WO2009013315A2 - Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung - Google Patents

Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung Download PDF

Info

Publication number
WO2009013315A2
WO2009013315A2 PCT/EP2008/059662 EP2008059662W WO2009013315A2 WO 2009013315 A2 WO2009013315 A2 WO 2009013315A2 EP 2008059662 W EP2008059662 W EP 2008059662W WO 2009013315 A2 WO2009013315 A2 WO 2009013315A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
contact hole
recess
hole filling
produced
Prior art date
Application number
PCT/EP2008/059662
Other languages
English (en)
French (fr)
Other versions
WO2009013315A3 (de
Inventor
Franz Schrank
Martin Schrems
Jochen Kraft
Original Assignee
Austriamicrosystems Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems Ag filed Critical Austriamicrosystems Ag
Priority to US12/670,303 priority Critical patent/US8378496B2/en
Publication of WO2009013315A2 publication Critical patent/WO2009013315A2/de
Publication of WO2009013315A3 publication Critical patent/WO2009013315A3/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Definitions

  • the present invention relates to semiconductor substrates with vertical via, in particular for vertical or cubic integration.
  • the thicker silicon layer on the opposite side of the insulating layer commonly referred to as a bulk silicon layer, has a recess which is filled with a metal which passes through a recess in the insulating layer with vertical through-contacts of the body silicon layer and arranged thereon Wiring is connected. In this way, a vertical electrically conductive connection is formed between a rear-side terminal and a metallization level of the top-side wiring.
  • the object of the present invention is to provide a semiconductor substrate with through-connection which can be produced easily and which in particular has a structure which is particularly suitable for a production method.
  • an easily executable method for the production of semiconductor substrates with plated through is to be specified.
  • an insulating layer is embedded in semiconductor material so that layers of semiconductor material are present on opposite sides of the insulating layer. At least one contact hole filling is arranged in one of the layers of semiconductor material, so that the contact hole filling the layer in which it is arranged up to the _
  • Insulation layer penetrates.
  • a recess with a layered metallization applied therein is present on the opposite side, so that this recess penetrates the layer of semiconductor material which is present on the opposite side of the insulation layer from the contact hole filling.
  • the insulation layer is recessed in the region of the contact hole filling, and the contact hole filling and the metallization are electrically conductively connected to one another there.
  • the metallization completely covers surfaces of the contact hole filling and the insulating layer, which face the recess, within the recess.
  • the metallization also has a preferably planar interface with the contact hole filling and an interface arranged in the same plane with the insulating layer.
  • the contact hole filling may be electrically conductive doped polysilicon. This has the advantage that the contact hole filling can be produced prior to the production of electronic components and then no more for the electronic components inadmissible thermal budget is required. However, the contact hole filling can also be made to reduce the ohmic resistance of metal, which then preferably takes place after the manufacture of the electronic components in the substrate.
  • the semiconductor substrate with electrical feedthrough has two opposite upper sides and an insulating layer which is arranged in a layer layer present between the upper sides and has a distance to each upper side.
  • the insulation layer is enough. There is also a recess with a layer-like metallization applied therein, which extends from the opposite upper side of the semiconductor substrate to the layer layer of the insulating layer.
  • the insulation layer is in the range of
  • Contact hole filling recessed, and the contact hole filling and the metallization are electrically conductively connected together there.
  • the metallization and the contact hole filling have a common interface, which is arranged in the interior of the layer layer of the insulating layer.
  • the method uses a semiconductor substrate with an insulating layer embedded in the semiconductor material, up to which portions of the through-connection in the semiconductor material are produced on both sides.
  • An etching process used for this purpose then stops in each case on the insulating layer.
  • the defined by means of the insulating layer limiting the two portions of the via simplifies the manufacturing process significantly.
  • An SOI substrate or a substrate having a buried insulating layer limited to a region of the layer plane may be used.
  • an integrated circuit in particular with CMOS components, can be formed in the semiconductor material, for example in a body-silicon layer.
  • a recess provided for the plated-through hole on this side which is formed in the manner of a contact hole, can be filled with electrically conductive doped semiconductor material, preferably with polysilicon, prior to the manufacture of the circuit components.
  • electrically conductive doped semiconductor material preferably with polysilicon
  • handling wafers are mounted, which allows easier handling of the substrate to be processed. It is possible in this way to thin the substrate from the back so that the substrate as a whole has a thickness suitable for a via.
  • the rear-side recess is made in the semiconductor material with a larger diameter than the front-side recess and provided on the inside with a metallization, which electrically contacts the front-side contact hole filling and thus forms the through-hole penetrating the entire substrate.
  • the insulation layer is exposed in the recess.
  • the exposed in the recess surfaces of the semiconductor material are covered with a dielectric layer, preferably an oxide of the semiconductor material such as silicon dioxide, and thus electrically insulated.
  • a dielectric formed on the bottom of the recess, in particular an oxide can be removed or at least thinned.
  • An electrically conductive material is introduced into the recess and thus produces a contact hole filling.
  • a recess in the substrate is produced in the region of this contact hole filling, so that the insulating layer is exposed in the recess.
  • the semiconductor material exposed in the recess on sidewalls is again covered with a dielectric layer, which may also be an oxide.
  • the dielectric layer is in - -
  • FIG. 1 shows a cross-section of an intermediate product of an embodiment of the method after the production of a mask.
  • FIG. 2 shows a cross-section according to FIG. 1 after the insulation of the side walls of the contact holes.
  • FIG. 3 shows a cross-section according to FIG. 2 after the introduction of polysilicon.
  • FIG. 4 shows a cross section according to FIG. 3 after a planarization step.
  • FIG. 5 shows a cross-section according to FIG. 4 after the production of a wiring.
  • FIG. 6 shows a cross section according to FIG. 5 after the application of a handling wafer. - -
  • FIG. 7 shows a cross section according to FIG. 6 after the production of a recess in the back of the substrate.
  • FIG. 8 shows a cross section according to FIG. 7 after producing a side wall insulation of the recess.
  • FIG. 9 shows a cross section according to FIG. 8 after the application of a metallization.
  • FIG. 10 shows a section from the cross section according to FIG. 9 after producing an upper-side insulation and applying solder balls for external electrical connection.
  • FIG. 11 shows a cross section according to FIG. 10 for an alternative embodiment of the electrical connection.
  • FIG. 12 shows a cross-section of an intermediate product according to FIG. 1 for a further embodiment of the method.
  • FIG. 13 shows a cross-section according to FIG. 12 after producing a sidewall insulation of the contact holes.
  • FIG. 14 shows a cross-section according to FIG. 13 after opening the insulating layer in the contact holes.
  • FIG. 15 shows a cross section according to FIG. 14 after the introduction of a metal.
  • FIG. 16 shows a cross-section according to FIG. 15 after planarization and the application of an upper-side insulation.
  • FIG. 17 shows a cross-section according to FIG. 16 after making a wiring.
  • FIG. 18 shows a cross-section according to FIG. 1 for a further exemplary embodiment with a laterally delimited insulation layer.
  • FIG. 19 shows a cross section according to FIG. 9 for the embodiment of FIG. 18.
  • FIG. 20 shows a cross section according to FIG. 5 for a further embodiment of the method.
  • FIG. 21 shows a cross section according to FIG. 20 after regrinding the substrate.
  • FIG. 22 shows a cross section according to FIG. 21 after the application of a bonding layer.
  • FIG. 23 shows a cross-section according to FIG. 22 after the bonding of a backside wafer.
  • FIG. 1 shows in cross section a substrate 1 which has the structure of an SOI substrate.
  • a relatively thin body silicon layer 11 is separated from a thicker bulk silicon layer 13 by an insulating layer 12.
  • the body silicon layer of an SOI substrate is commonly used to fabricate the circuit components.
  • a mask 2 preferably a mask, is applied to the upper side of the body silicon layer 11
  • Paint mask, applied with openings 20 It is sufficient to provide only one opening for each via to be produced; but it can also each have multiple openings per _
  • Via be provided.
  • two openings 20 are provided for the via.
  • the semiconductor material of the body silicon layer 11 is removed from the areas marked by vertical dashed lines in FIG. 1 through the openings 20.
  • the semiconductor material is removed down to the insulating layer 12, so that recesses are formed in the body silicon layer 11, which are provided as contact holes.
  • FIG. 2 shows a cross-section according to FIG. 1 after the etching of the recesses and after the production of a dielectric layer 21.
  • the dielectric layer 21 may in particular be an oxide of the semiconductor material, in this example a silicon oxide, and be produced by a thermal oxidation of the semiconductor material.
  • the dielectric layer 21 is provided to cover the semiconductor material of the body silicon layer 11 on the sidewalls of the recesses and thus to electrically insulate.
  • an anisotropic etching step with which the layer portions of the dielectric layer 21 and the insulation layer 12 are removed approximately in the regions marked with dashed lines in FIG.
  • the etching step, with which a layer portion of the insulation layer 12 is removed, can instead take place before the production of the dielectric layer 21. In this way, a structure is obtained which corresponds to that shown in the cross-section of FIG.
  • the insulating layer 12 is formed in multiple layers, wherein _
  • Material of a layer in particular in each case an oxide or a nitride of the semiconductor material is suitable.
  • an upper layer portion 12a removed during etching may be an oxide of the semiconductor material and another layer portion 12b serving as an etch stop layer may be a nitride of the semiconductor material.
  • an oxide-nitride-oxide layer sequence is suitable. The nitride layer in each case acts as an etch stop layer.
  • the result of the etching step is shown in cross section in FIG. 3, in which it can be seen that in this exemplary embodiment a remaining thin layer portion of the insulating layer 12 is left in the region of the recesses.
  • the dielectric layer 21 was previously made sufficiently thick, so that on the upper side of the body silicon layer 11 remaining layer portions of the dielectric layer 21 are still present.
  • the side walls of the recesses are still insulated with the dielectric layer 21.
  • an electrically conductive material in this example, electrically conductive doped polysilicon 3 is filled.
  • the polysilicon is preferably doped in situ, that is, when introduced into the recesses. Protruding polysilicon is then removed approximately to the height marked in FIG. 3 with the horizontal dashed lines. The removal of the polysilicon 3 stops in the planarization of the top first on the remaining layer portions of the dielectric layer 21, which are then also removed.
  • FIG. 4 shows a cross section according to FIG. 3 after planarizing the surface. From the polysilicon, the contact hole fillings 4 remain in the recesses. These contact hole fillings are of the semiconductor material _
  • the body silicon layer 11 is electrically insulated by the remaining portions of the dielectric layer 21.
  • FIG. 5 shows a cross section of a further intermediate product after the production of the top-side wiring.
  • the circuit components of the integrated circuit now produced are formed, for example, in the areas of the body silicon layer 11 labeled with the hatching 14.
  • the wiring can be made in a manner known per se by applying a plurality of metallization levels 5, each separated by intermetal dielectric 8.
  • each conductor tracks 6 are structured, which are interconnected between the metallization levels 5 via electrically conductive vertical connections 7.
  • the contact hole fillings 4 are provided with a different number of such vertical connections 7. Further vertical connections 7 can be found on the one to be contacted
  • the interconnection of the substrate can be connected to electronic circuits in other substrates, which are arranged above or below the substrate, which allows a three-dimensional or cubic integration of the integrated circuits.
  • connection contact surface 9 is provided on the upper side in the example shown, which is preferably formed in the uppermost metallization level 5. The size and number of such
  • Terminal contact surfaces 9 is basically arbitrary and can be selected according to the requirements of the respective circuit. In this case, it is possible to electrically connect the contact hole filling 4 to a terminal contact surface 9 arranged on the top side, as indicated in FIG. 5 for the contact hole fillings 4 drawn on the left. Thus, the finished device receives a vertical through-hole through the entire substrate, with which an upper-side terminal contact with a rear terminal contact is electrically connected.
  • a contact hole filling 4 may be connected to a terminal of the integrated electronic circuit (in the illustrated example in the area of the hatching 14), as indicated in FIG. 5 for the contact hole fillings 4 drawn on the right.
  • a contact hole filling 4 may be connected to different metallization levels, as is also indicated in FIG. 5 for the contact hole fillings 4 drawn on the right.
  • a passivation 10 is applied, which may be a material known per se, for example silicon nitride.
  • _ silicon nitride
  • Terminal contact surface 9 both the uppermost layer of the intermetal dielectric 8 and the passivation 9 are recessed, so that on the terminal contact surface 9, a solder ball or the like can be applied for the external electrical connection.
  • the vertical through-contacting through the substrate is produced down to the insulating layer 12 after these process steps.
  • a handling wafer 15 can be applied to the upper side. If necessary, the use of a handling wafer can also be dispensed with.
  • the handling wafer 15 can be substantially thicker than the processed substrate 1 and makes it easier to thin the substrate 1 from the rear side. In this case, however, the backside silicon layer 13 can remain significantly thicker than the front-side body silicon layer 11.
  • the thickness of the body silicon layer 11 is typically in the range of 10 ⁇ m to 20 ⁇ m, while the thickness of the backplane
  • Silicon layer 13 after thinning typically in the range of 200 microns to 300 microns.
  • FIG. 7 shows a cross-section according to FIG. 6 after the substrate has been thinned and a backside dielectric layer 22, for example made of oxide, has been formed on the back surface of the bulk silicon layer 13.
  • a backside dielectric layer 22 for example made of oxide
  • FIG. 8 shows a cross-section according to FIG. 7 after removing the remaining portions of the insulating layer 12 from the rear surfaces of the contact hole fillings 4, for example by anisotropic dry etching, so that the contact hole fillings 4 have been exposed, and a method step with which a further one Dielectric layer 23 has been prepared, which covers in particular the side walls of the recess 16 and thus electrically insulated.
  • the further dielectric layer 23 may in particular be an oxide of the semiconductor material, in particular silicon dioxide. If appropriate, the dielectric layer 23 can already be produced before the insulation layer 12 is removed from the rear surfaces of the contact hole fillings 4.
  • the metallization 17 mainly comprises a metal such as tungsten, but may also be a layer sequence of different metals. In a typical embodiment, _
  • a sequence of layers is first a thin titanium layer as a liner, then a TiN layer as a barrier layer and then a layer of tungsten.
  • the barrier layer prevents the outward diffusion of tungsten atoms into the semiconductor material.
  • the metallization 17 is preferably removed from the back surface of the substrate, which is done by, for example, anisotropic etching, so that it only layers the inner surfaces and the bottom of the recess 16 as a layer.
  • a contact layer 18 is produced, which can be produced, for example, by sputtering. As indicated in the cross section of FIG. 9, a proportion of the material of the contact layer 18 also reaches the lateral surfaces of the metallization 17, so that a good electrically conductive
  • the contact layer 18 is a metal preferred for terminal contacts, for example aluminum.
  • dielectric material is then applied to the rear side, in particular a dielectric layer 24 made of oxide and a further dielectric layer 25 made of nitride.
  • An opening in the dielectric layers 24, 25 releases a terminal contact surface 19 on the contact layer 18, to which a solder ball 30 for electrical connection to the outside, in particular to a further substrate, can be applied.
  • FIG. 11 shows an alternative embodiment to the embodiment according to FIG. 10, in which the terminal contact surface 19 surrounds the recess 16 and the - -
  • Lotkugel 31 is applied so that it closes the recess 16. In this way, the area occupied by the recess 16 back surface of the substrate can be used for the electrical connection. In particular, if a plurality of plated-through holes are provided in the substrate and thus a plurality of solder balls are applied to the rear side for the electrical connection, it is possible with this configuration to place the solder balls in a space-saving manner and to make better use of the back surface of the substrate.
  • the contact hole fillings 4 are polysilicon
  • implanting further dopant in the contact hole fillings using the implantation steps provided for the formation of the integrated circuit.
  • upper regions of the contact hole fillings can be formed as higher-doped terminal contact regions.
  • a low-resistance contact resistance between the metal of the wiring and the polysilicon of the contact hole fillings can be produced.
  • the diameter of a contact hole filling provided for a via is typically about one to two micrometers.
  • the diameter of the rear recess 16 is typically in the range of 50 microns to 500 microns, preferably in the range of 50 microns to 100 microns, and is for example about 100 microns at a depth of the recess 16 of about 250 microns.
  • the depth of the recess 16 is typically in the range of 200 microns to 725 microns, preferably in the range of 200 microns to 300 microns.
  • the backside terminal pad 19 may be used in a variety of embodiments in a manner known per se _
  • connection contact surface 19 may also be dimensioned larger.
  • the contact hole fillings can also be made of metal.
  • the construction is assumed, which is shown in cross section in FIG. 12 in accordance with the cross section of FIG.
  • an SOI substrate 1 has a body silicon layer 11, which is separated by an insulating layer 12 from a thicker bulk silicon layer 13.
  • a dielectric layer 26 is applied, which may be, for example, an oxide of the semiconductor material.
  • the mask 2 preferably a resist mask, is produced, which is provided with openings 20 in the region of the plated-through holes to be produced.
  • the portion to be etched out of the body silicon layer 11 is marked again in FIG. 12 by vertical dashed lines.
  • FIG. 13 shows the cross section of a further intermediate product after the etching of the recesses and the production of the dielectric layer 21, with which the side walls of the recesses are covered, so that the semiconductor material of the body silicon layer 11 is electrically insulated there.
  • Figure 15 shows the intermediate product after the introduction of the metal 32 provided for the contact hole fillings.
  • This metal 32 may be tungsten, for example. It is also an advantage for contact hole fillings if not only tungsten is introduced, but also a thin layer of titanium as a liner and a thin one on the titanium
  • Layer of TiN is applied as a barrier layer, which prevents outdiffusion of the metal atoms of the tungsten layer in the semiconductor material.
  • the metal 32 is then etched back planarizing, which can be done for example by means of CMP (chemical mechanical polishing) or RIE (reactive ion etching). _
  • FIG. 16 shows in cross-section the intermediate product after the planarizing etching back of the metal and the top-side application of a further dielectric layer 27, which forms thin upper insulations on the contact-hole fillings 28 after a further planarization step.
  • the contact hole fillings 28 produced in this way can project slightly beyond the upper side of the body silicon layer 11 due to the presence of the remaining layer portions of the dielectric layer 26. This can also be seen in the following figure 17.
  • FIG. 17 shows a cross-section according to FIG. 5 after the wiring has been established.
  • the same structure of the wiring was selected in all illustrated embodiments.
  • the wiring may vary according to the particular integrated circuit.
  • the method steps explained with reference to FIGS. 6 to 9 now follow in accordance with the exemplary embodiment described above.
  • the rear connections by solder balls can be prepared according to the figures 10 or 11.
  • the via fillings 28 in this embodiment are metal rather than semiconductor material, an etch stop layer is not required for the etch of the recess 16.
  • the semiconductor material of the bulk silicon layer 13 may be selective _
  • An intermediate product according to FIG. 1 in this case has, for example, the structure shown in cross-section in FIG. In the substrate 1, an insulating layer 29 is buried, which may be laterally substantially limited to the area provided for the via. It is, so to speak, an only locally existing SOI structure.
  • Such a structure can be produced starting from a semiconductor body, in particular a silicon wafer, by producing a dielectric layer on an upper side of the wafer and patterning it according to the insulation layer to be produced.
  • silicon is grown on the top of the wafer provided with the dielectric layer (ELO, epitaxial lateral overgrowth).
  • ELO epitaxial lateral overgrowth
  • FIG. 20 shows a cross-section according to FIG. 5 of an intermediate product obtained by first using a semiconductor body without an insulating layer as the substrate and making contact holes on an upper side of the substrate using a mask.
  • the inner surfaces of the contact holes are provided with a dielectric layer 33, for example of oxide.
  • a contact hole filling 4 is introduced into the contact holes, for example, as in the embodiments already described polysilicon or metal can be used.
  • Further method steps follow, with which the integrated circuit including the wiring is completed according to the previously described embodiments. For better handling, a handling wafer 15 can be attached on the top side. The result of these method steps is shown in FIG. 20 by way of an example.
  • the substrate 1 is then thinned from the back until the back surfaces of the contact hole fillings 4 are exposed.
  • the intermediate product thus obtained is shown in cross section in FIG.
  • a bonding layer 34 for example an oxide, is applied and patterned on the back side.
  • FIG. 23 shows another intermediate product after
  • the described method and the structure of the semiconductor substrate achieved thereby has the advantage that a high etch rate is possible during production and, on the other hand, the plated-through holes are only comparatively small
  • Claim proportion of substrate tops In particular, the embodiments with a solder ball spanning the rear-side recess make it possible to produce a multiplicity of plated-through holes of the substrate with a comparatively small surface area required for the substrate tops.

Abstract

Die Durchkontaktierung des Substrates wird durch eine Kontaktlochfüllung (4) einer Halbleiterschicht (11) und eine Metallisierung (17) einer Ausnehmung (16) in einer rückseitigen Halbleiterschicht (13) gebildet, wobei die Halbleiterschichten durch eine vergrabene Isolationsschicht (12) voneinander getrennt sind, an deren Schichtlage die Kontaktlochfüllung beziehungsweise die Metallisierung jeweils endet.

Description

Beschreibung
Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung
Die vorliegende Erfindung betrifft Halbleitersubstrate mit vertikaler Durchkontaktierung, insbesondere für vertikale oder kubische Integration.
Für die vertikale Integration von Halbleiterschaltungen werden Substrate mit Durchkontaktierungen zwischen den beiden Hauptseiten benötigt. Aus derartigen Substraten können Stapel gebildet werden und auf diese Weise aus den in den einzelnen Substraten integrierten elektronischen Bauelementen komplexe- re dreidimensionale Schaltungen aufgebaut werden. Die Herstellung langer Durchkontaktierungen mit geringem Durchmesser erfordert lange Ätzzeiten, die den Herstellungsprozess verteuern. Daher werden die Halbleiterkörper vor dem Herstellen der Durchkontaktierungen auf typische Dicken von 200 μm bis 300 μm gedünnt. Typische Aspektverhältnisse, das heißt, Quotienten aus der Länge und dem Durchmesser einer Durchkontaktierung, liegen bei 5:1 oder 10:1. Die Durchmesser der Durchkontaktierungen werden bei einer Substratdicke von zum Beispiel 250 μm auf typisch 25 μm bis 50 μm begrenzt. Aspekt- Verhältnisse von mehr als 50:1 liegen derzeit jenseits der technischen Möglichkeiten.
In US 6 461 956 Bl, US 7 030 466 Bl, US 5 122 856 und US 7 179 740 Bl sind Substrate mit Durchkontaktierungen und zugehörige Herstellungsverfahren beschrieben. Bei dem in der US 6 461 956 Bl beschriebenen Verfahren wird von einem SOI- Substrat ausgegangen, bei dem eine Isolationsschicht zwischen Siliziumschichten angeordnet ist. Die eine Siliziumschicht, _
üblicherweise als Body-Siliziumschicht bezeichnet, wird für die Integration elektronischer Bauelemente verwendet. Die auf der gegenüberliegenden Seite der Isolationsschicht vorhandene dickere Siliziumschicht, üblicherweise als Bulk-Silizium- schicht bezeichnet, weist eine Ausnehmung auf, die mit einem Metall gefüllt ist, das durch eine Aussparung in der Isolationsschicht hindurch mit vertikalen Durchkontaktierungen der Body-Siliziumschicht und darauf angeordneten Verdrahtungen verbunden ist. Auf diese Weise ist zwischen einem Rückseiten- anschluss und einer Metallisierungsebene der oberseitigen Verdrahtung eine vertikale elektrisch leitende Verbindung gebildet .
Aufgabe der vorliegenden Erfindung ist es, ein einfach herstellbares Halbleitersubstrat mit Durchkontaktierung anzugeben, das insbesondere eine für ein Herstellungsverfahren besonders geeignete Struktur besitzt. Außerdem soll ein einfach ausführbares Verfahren zur Herstellung von Halbleitersubstraten mit Durchkontaktierung angegeben werden.
Diese Aufgabe wird mit dem Halbleitersubstrat mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Verfahren zur Herstellung eines Halbleitersubstrates mit den Merkmalen des Anspruches 6 beziehungsweise 10 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
Bei dem Halbleitersubstrat mit Durchkontaktierung ist eine Isolationsschicht in Halbleitermaterial eingebettet, so dass auf gegenüberliegenden Seiten der Isolationsschicht Schichten aus Halbleitermaterial vorhanden sind. Mindestens eine Kontaktlochfüllung ist in einer der Schichten aus Halbleitermaterial angeordnet, so dass die Kontaktlochfüllung die Schicht, in der sie angeordnet ist, bis zu der _
Isolationsschicht durchdringt. Eine Ausnehmung mit einer darin aufgebrachten schichtartigen Metallisierung ist auf der gegenüberliegenden Seite vorhanden, so dass diese Ausnehmung die Schicht aus Halbleitermaterial durchdringt, die auf der der Kontaktlochfüllung gegenüberliegenden Seite der Isolationsschicht vorhanden ist. Die Isolationsschicht ist im Bereich der Kontaktlochfüllung ausgespart, und die Kontaktlochfüllung und die Metallisierung sind dort elektrisch leitend miteinander verbunden. Die Metallisierung überdeckt Oberflächen der Kontaktlochfüllung und der Isolationsschicht, die der Ausnehmung zugewandt sind, innerhalb der Ausnehmung vollständig. Die Metallisierung weist außerdem eine vorzugsweise ebene Grenzfläche mit der Kontaktlochfüllung und eine in derselben Ebene angeordnete Grenzfläche mit der Isolationsschicht auf.
Die Kontaktlochfüllung kann elektrisch leitfähig dotiertes Polysilizium sein. Das hat den Vorteil, dass die Kontaktlochfüllung vor der Herstellung von elektronischen Bauelementen hergestellt werden kann und dann kein für die elektronischen Komponenten unzulässiges thermisches Budget mehr erforderlich ist. Die Kontaktlochfüllung kann aber auch zur Verminderung des ohmschen Widerstandes aus Metall hergestellt werden, was dann vorzugsweise nach dem Herstellen der elektronischen Bauelemente in dem Substrat erfolgt.
Bei bevorzugten Ausgestaltungen besitzt das Halbleitersubstrat mit elektrischer Durchkontaktierung zwei einander gegenüberliegende Oberseiten und eine Isolationsschicht, die in einer zwischen den Oberseiten vorhandenen Schichtlage angeordnet ist und zu jeder Oberseite einen Abstand besitzt. Es ist eine Kontaktlochfüllung vorhanden, die von einer der Oberseiten des Halbleitersubstrates bis in die Schichtlage - -
der Isolationsschicht reicht. Es ist außerdem eine Ausnehmung mit einer darin aufgebrachten schichtartigen Metallisierung vorhanden, die von der gegenüberliegenden Oberseite des Halbleitersubstrates bis in die Schichtlage der Isolations- schicht reicht. Die Isolationsschicht ist im Bereich der
Kontaktlochfüllung ausgespart, und die Kontaktlochfüllung und die Metallisierung sind dort elektrisch leitend miteinander verbunden. Die Metallisierung und die Kontaktlochfüllung weisen eine gemeinsame Grenzfläche auf, die im Inneren der Schichtlage der Isolationsschicht angeordnet ist.
Das Verfahren verwendet ein Halbleitersubstrat mit einer in das Halbleitermaterial eingebetteten Isolationsschicht, bis zu der jeweils beidseitig Anteile der Durchkontaktierung in dem Halbleitermaterial hergestellt werden. Ein hierfür eingesetzter Ätzprozess stoppt dann jeweils auf der Isolationsschicht. Durch die mittels der Isolationsschicht definierte Begrenzung der beiden Anteile der Durchkontaktierung vereinfacht sich der Herstellungsprozess wesentlich. Es kann ein SOI-Substrat verwendet werden oder ein Substrat mit einer auf einen Bereich der Schichtebene begrenzten vergrabenen Isolationsschicht. Auf einer Seite der Isolationsschicht kann in dem Halbleitermaterial, zum Beispiel in einer Body-Sili- ziumschicht, eine integrierte Schaltung, insbesondere mit CMOS-Komponenten, ausgebildet werden. Eine für die Durchkontaktierung auf dieser Seite vorgesehene Aussparung, die nach Art eines Kontaktloches ausgebildet wird, kann vor dem Herstellen der Schaltungskomponenten mit elektrisch leitfähig dotiertem Halbleitermaterial, vorzugsweise mit Polysilizium gefüllt werden. Nach dem Herstellen der Schaltung wird rückseitig eine größere Ausnehmung in dem dort vorhandenen Halbleitermaterial, zum Beispiel in einer Bulk-Silizium- schicht, hergestellt. Dazu kann auf der Vorderseite ein so _
genannter Handling-Wafer angebracht werden, der eine leichtere Handhabung des zu bearbeitenden Substrates ermöglicht. Es ist auf diese Weise möglich, das Substrat von der Rückseite her so zu dünnen, dass das Substrat insgesamt eine für eine Durchkontaktierung geeignete Dicke aufweist. Vorzugsweise wird die rückseitige Ausnehmung in dem Halbleitermaterial mit einem größeren Durchmesser hergestellt als die vorderseitige Aussparung und auf Innenseiten mit einer Metallisierung versehen, die die vorderseitige Kontaktloch- füllung elektrisch leitend kontaktiert und so die das gesamte Substrat durchdringende Durchkontaktierung bildet.
Als Verfahrensschritte sind hierbei vorgesehen, ein Substrat aus Halbleitermaterial mit einer in das Halbleitermaterial eingebetteten Isolationsschicht bereitzustellen und von einer Oberseite dieses Substrates her unter Verwendung einer Maske eine Aussparung in dem Halbleitermaterial herzustellen. Dabei wird die Isolationsschicht in der Aussparung freigelegt. Die in der Aussparung freiliegenden Oberflächen des Halbleiter- materiales werden mit einer Dielektrikumschicht, vorzugsweise einem Oxid des Halbleitermateriales wie zum Beispiel Siliziumdioxid, bedeckt und so elektrisch isoliert. Gegebenenfalls kann ein auf dem Boden der Aussparung gebildetes Dielektrikum, insbesondere ein Oxid, entfernt oder zumindest gedünnt werden. Ein elektrisch leitfähiges Material wird in die Aussparung eingebracht und damit eine Kontaktlochfüllung hergestellt. Auf der gegenüberliegenden Seite der Isolationsschicht wird im Bereich dieser Kontaktlochfüllung eine Ausnehmung in dem Substrat hergestellt, so dass die Isola- tionsschicht in der Ausnehmung freigelegt ist. Das in der Ausnehmung an Seitenwänden freiliegende Halbleitermaterial wird wieder mit einer Dielektrikumschicht bedeckt, die ebenfalls ein Oxid sein kann. Die Dielektrikumschicht wird im - -
Bereich der Kontaktlochfüllung entfernt, und es wird eine Metallisierung in der Ausnehmung derart aufgebracht, dass die Metallisierung die Kontaktlochfüllung elektrisch kontaktiert. Dann werden Anschlusskontaktflächen hergestellt, die jeweils mit der Kontaktlochfüllung beziehungsweise mit der Metallisierung elektrisch leitend verbunden sind. Auf diese Weise ist die vollständige Durchkontaktierung des Substrates hergestellt. Es können dann noch Lotkugeln für externen elektrischen Anschluss auf den Anschlusskontaktflächen aufgebracht werden.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und des Halbleitersubstrats anhand der beigefügten Figuren .
Die Figur 1 zeigt einen Querschnitt eines Zwischenproduktes eines Ausführungsbeispiels des Verfahrens nach dem Herstellen einer Maske.
Die Figur 2 zeigt einen Querschnitt gemäß der Figur 1 nach dem Isolieren der Seitenwände der Kontaktlöcher.
Die Figur 3 zeigt einen Querschnitt gemäß der Figur 2 nach dem Einbringen von Polysilizium.
Die Figur 4 zeigt einen Querschnitt gemäß der Figur 3 nach einem Planarisierungsschritt.
Die Figur 5 zeigt einen Querschnitt gemäß der Figur 4 nach dem Herstellen einer Verdrahtung.
Die Figur 6 zeigt einen Querschnitt gemäß der Figur 5 nach dem Aufbringen eines Handling-Wafers . - -
Die Figur 7 zeigt einen Querschnitt gemäß der Figur 6 nach der Herstellung einer Ausnehmung in der Substratrückseite.
Die Figur 8 zeigt einen Querschnitt gemäß der Figur 7 nach dem Herstellen einer Seitenwandisolation der Ausnehmung.
Die Figur 9 zeigt einen Querschnitt gemäß der Figur 8 nach dem Aufbringen einer Metallisierung.
Die Figur 10 zeigt einen Ausschnitt aus dem Querschnitt gemäß der Figur 9 nach dem Herstellen einer oberseitigen Isolation und dem Aufbringen von Lotkugeln für externen elektrischen Anschluss .
Die Figur 11 zeigt einen Querschnitt gemäß der Figur 10 für eine alternative Ausgestaltung des elektrischen Anschlusses.
Die Figur 12 zeigt einen Querschnitt eines Zwischenproduktes entsprechend der Figur 1 für ein weiteres Ausführungsbeispiel des Verfahrens.
Die Figur 13 zeigt einen Querschnitt gemäß der Figur 12 nach dem Herstellen einer Seitenwandisolation der Kontaktlöcher.
Die Figur 14 zeigt einen Querschnitt gemäß der Figur 13 nach dem Öffnen der Isolationsschicht in den Kontaktlöchern.
Die Figur 15 zeigt einen Querschnitt gemäß der Figur 14 nach dem Einbringen eines Metalls.
Die Figur 16 zeigt einen Querschnitt gemäß der Figur 15 nach der Planarisierung und dem Aufbringen einer oberseitigen Isolation . Die Figur 17 zeigt einen Querschnitt gemäß der Figur 16 nach dem Herstellen einer Verdrahtung.
Die Figur 18 zeigt einen Querschnitt gemäß der Figur 1 für ein weiteres Ausführungsbeispiel mit einer seitlich begrenzten Isolationsschicht.
Die Figur 19 zeigt einen Querschnitt gemäß der Figur 9 für das Ausführungsbeispiel der Figur 18.
Die Figur 20 zeigt einen Querschnitt gemäß der Figur 5 für ein weiteres Ausführungsbeispiel des Verfahrens.
Die Figur 21 zeigt einen Querschnitt gemäß der Figur 20 nach dem Rückschleifen des Substrates.
Die Figur 22 zeigt einen Querschnitt gemäß der Figur 21 nach dem Aufbringen einer Bondschicht.
Die Figur 23 zeigt einen Querschnitt gemäß der Figur 22 nach dem Bonden eines Rückseitenwafers .
Die Figur 1 zeigt im Querschnitt ein Substrat 1, das den Aufbau eines SOI-Substrates aufweist. Eine relativ dünne Body-Siliziumschicht 11 ist durch eine Isolationsschicht 12 von einer dickeren Bulk-Siliziumschicht 13 getrennt. Die Body-Siliziumschicht eines SOI-Substrates wird üblicherweise zur Herstellung der Schaltungskomponenten verwendet. Zur Herstellung der Durchkontaktierung wird auf die Oberseite der Body-Siliziumschicht 11 eine Maske 2, vorzugsweise eine
Lackmaske, mit Öffnungen 20 aufgebracht. Es genügt, nur eine Öffnung für jede herzustellende Durchkontaktierung vorzusehen; es können aber auch jeweils mehrere Öffnungen pro _
Durchkontaktierung vorgesehen werden. In dem in der Figur 1 dargestellten Beispiel werden zwei Öffnungen 20 für die Durchkontaktierung vorgesehen. Unter Verwendung der Maske 2 wird durch die Öffnungen 20 hindurch das Halbleitermaterial der Body-Siliziumschicht 11 aus den in der Figur 1 mit senkrechten gestrichelten Linien markierten Bereichen entfernt. Das Halbleitermaterial wird bis auf die Isolationsschicht 12 hinab entfernt, so dass Aussparungen in der Body- Siliziumschicht 11 gebildet werden, die als Kontaktlöcher vorgesehen sind.
Die Figur 2 zeigt einen Querschnitt gemäß der Figur 1 nach dem Ätzen der Aussparungen und nach dem Herstellen einer Dielektrikumschicht 21. Die Dielektrikumschicht 21 kann insbesondere ein Oxid des Halbleitermateriales, in diesem Beispiel ein Siliziumoxid, sein und durch eine thermische Oxidation des Halbleitermateriales hergestellt werden. Die Dielektrikumschicht 21 ist dafür vorgesehen, das Halbleitermaterial der Body-Siliziumschicht 11 an den Seiten- wänden der Aussparungen abzudecken und so elektrisch zu isolieren. Es folgt dann ein anisotroper Ätzschritt, mit dem Schichtanteile der Dielektrikumschicht 21 und der Isolationsschicht 12 etwa in den in der Figur 2 mit den gestrichelten Linien markierten Bereichen entfernt werden. Der Ätzschritt, mit dem ein Schichtanteil der Isolationsschicht 12 entfernt wird, kann statt dessen vor dem Herstellen der Dielektrikumschicht 21 erfolgen. Man erhält auch auf diese Weise eine Struktur, die der in dem Querschnitt der Figur 2 dargestellten entspricht.
Für den Ätzschritt, mit dem ein Schichtanteil der Isolationsschicht 12 entfernt wird, ist es zweckmäßig, wenn die Isolationsschicht 12 mehrlagig ausgebildet ist, wobei als _
Material einer Schichtlage insbesondere jeweils ein Oxid oder ein Nitrid des Halbleitermateriales geeignet ist. Zum Beispiel kann ein oberer Schichtanteil 12a, der beim Ätzen entfernt wird, ein Oxid des Halbleitermateriales und ein weiterer Schichtanteil 12b, der als Ätzstoppschicht dient, ein Nitrid des Halbleitermateriales sein. Geeignet ist insbesondere eine Oxid-Nitrid-Oxid-Schichtfolge. Die Nitridschicht fungiert hierbei jeweils als Ätzstoppschicht.
Das Ergebnis des Ätzschrittes ist in der Figur 3 im Querschnitt dargestellt, in dem zu erkennen ist, dass bei diesem Ausführungsbeispiel ein restlicher dünner Schichtanteil der Isolationsschicht 12 im Bereich der Aussparungen übrig gelassen wird. Die Dielektrikumschicht 21 wurde zuvor ausreichend dick hergestellt, so dass auf der Oberseite der Body-Siliziumschicht 11 noch restliche Schichtanteile der Dielektrikumschicht 21 vorhanden sind. Die Seitenwände der Aussparungen sind nach wie vor mit der Dielektrikumschicht 21 isoliert. In die Aussparungen wird dann ein elektrisch leitendes Material, in diesem Beispiel elektrisch leitfähig dotiertes Polysilizium 3 eingefüllt. Das Polysilizium wird vorzugsweise in situ, das heißt, beim Einbringen in die Aussparungen, dotiert. Überstehendes Polysilizium wird dann etwa bis auf die in der Figur 3 mit den waagrechten ge- strichelten Linien markierte Höhe entfernt. Das Abtragen des Polysiliziums 3 stoppt bei der Planarisierung der Oberseite zunächst auf den restlichen Schichtanteilen der Dielektrikumschicht 21, die dann auch noch entfernt werden.
Die Figur 4 zeigt einen Querschnitt gemäß der Figur 3 nach dem Planarisieren der Oberfläche. Von dem Polysilizium sind die Kontaktlochfüllungen 4 in den Aussparungen verblieben. Diese Kontaktlochfüllungen sind von dem Halbleitermaterial _
der Body-Siliziumschicht 11 durch die restlichen Anteile der Dielektrikumschicht 21 elektrisch isoliert. Bei dem hier dargestellten Beispiel ist kein unmittelbarer elektrischer Kontakt zwischen den Kontaktlochfüllungen 4 und dem Material der Bulk-Siliziumschicht 13 vorhanden. Da die Dielektrikumschicht 21 von der Oberseite der Body-Siliziumschicht 11 entfernt worden ist, liegt die Oberseite des Halbleiter- materiales der Body-Siliziumschicht 11 jetzt frei. Es schließen sich dann an sich bekannte Verfahrensschritte zur Herstellung elektronischer Schaltungskomponenten, insbesondere von CMOS-Schaltungen, an.
Die Figur 5 zeigt einen Querschnitt eines weiteren Zwischenproduktes nach dem Herstellen der oberseitigen Verdrahtung. Die Schaltungskomponenten der jetzt hergestellten integrierten Schaltung sind zum Beispiel in den mit der Schraffur 14 markierten Bereichen der Body-Siliziumschicht 11 ausgebildet. Die Verdrahtung kann in einer an sich bekannten Weise durch Aufbringen mehrerer Metallisierungsebenen 5 hergestellt werden, die jeweils durch Zwischenmetalldielektrikum 8 voneinander getrennt sind. In den Metallisierungsebenen 5 sind jeweils Leiterbahnen 6 strukturiert, die zwischen den Metallisierungsebenen 5 über elektrisch leitende vertikale Verbindungen 7 miteinander verbunden sind. Das ist in der Figur 5 in einem Schema angedeutet, wobei die Leiterbahnen 6 und Verbindungen 7 jedoch grundsätzlich beliebig ausgestaltet werden können. In dem dargestellten Beispiel sind die Kontaktlochfüllungen 4 mit einer unterschiedlichen Anzahl von solchen vertikalen Verbindungen 7 versehen. Weitere vertikale Verbindungen 7 finden sich auf den zu kontaktierenden
Anschlussbereichen der elektronischen Bauelemente im Bereich der Schraffur 14. Auf diese Weise ist in dem Substrat eine elektronische Schaltung integriert, die über die herzustel- _
lende Durchkontaktierung des Substrates mit elektronischen Schaltungen in weiteren Substraten, die über oder unter dem Substrat angeordnet werden, verbunden werden kann, was eine dreidimensionale oder kubische Integration der integrierten Schaltungen ermöglicht.
Für den Anschluss an ein weiteres Substrat ist in dem gezeigten Beispiel oberseitig eine Anschlusskontaktfläche 9 vorgesehen, die vorzugsweise in der obersten Metallisierungs- ebene 5 ausgebildet ist. Die Größe und Anzahl solcher
Anschlusskontaktflächen 9 ist grundsätzlich beliebig und kann entsprechend den Erfordernissen der jeweiligen Schaltung gewählt werden. Hierbei ist es möglich, die Kontaktlochfüllung 4 mit einer oberseitig angeordneten Anschlusskontakt- fläche 9 elektrisch leitend zu verbinden, wie in der Figur 5 für die links eingezeichnete Kontaktlochfüllungen 4 angedeutet ist. Damit erhält das fertige Bauelement eine vertikale Durchkontaktierung durch das gesamte Substrat hindurch, mit der ein oberseitiger Anschlusskontakt mit einem rückseitigen Anschlusskontakt elektrisch leitend verbunden ist. Statt dessen (oder auch zusätzlich hierzu) kann eine Kontaktlochfüllung 4 mit einem Anschluss der integrierten elektronischen Schaltung (in dem dargestellten Beispiel im Bereich der Schraffur 14) verbunden sein, wie in der Figur 5 für die rechts eingezeichnete Kontaktlochfüllungen 4 angedeutet ist. Außerdem kann eine Kontaktlochfüllung 4 mit verschiedenen Metallisierungsebenen verbunden sein, wie das ebenfalls in der Figur 5 für die rechts eingezeichnete Kontaktlochfüllungen 4 angedeutet ist.
Auf der Oberseite ist in dem Beispiel noch eine Passivierung 10 aufgebracht, die ein hierfür an sich bekanntes Material, zum Beispiel Siliziumnitrid, sein kann. Im Bereich der _
Anschlusskontaktfläche 9 sind sowohl die oberste Lage des Zwischenmetalldielektrikums 8 als auch die Passivierung 9 ausgespart, so dass auf der Anschlusskontaktfläche 9 eine Lotkugel oder dergleichen für den externen elektrischen Anschluss aufgebracht werden kann. Die vertikale Durch- kontaktierung durch das Substrat hindurch ist nach diesen Verfahrensschritten bis herab auf die Isolationsschicht 12 hergestellt .
Für die weiteren Verfahrensschritte kann auf die Oberseite ein Handling-Wafer 15 gemäß dem Querschnitt der Figur 6 aufgebracht werden. Auf die Verwendung eines Handling-Wafers kann gegebenenfalls auch verzichtet werden. Der Handling- Wafer 15 kann wesentlich dicker als das bearbeitete Substrat 1 sein und erleichtert es, das Substrat 1 von der Rückseite her zu dünnen. Dabei kann jedoch die rückseitige BuIk- Siliziumschicht 13 deutlich dicker bleiben als die vorderseitige Body-Siliziumschicht 11. Bei möglichen Ausführungsformen liegt die Dicke der Body-Siliziumschicht 11 typisch im Bereich von 10 μm bis 20 μm, während die Dicke der BuIk-
Siliziumschicht 13 nach dem Dünnen typisch im Bereich von 200 μm bis 300 μm liegt.
Die Figur 7 zeigt einen Querschnitt gemäß der Figur 6 nach dem Dünnen des Substrates und dem Herstellen einer rückseitigen Dielektrikumschicht 22, zum Beispiel aus Oxid, auf der rückseitigen Oberfläche der Bulk-Siliziumschicht 13. Im Bereich der Kontaktlochfüllungen 4 wird von der Rückseite her in die Bulk-Siliziumschicht 13 eine Ausnehmung 16 geätzt, wobei die Isolationsschicht 12 als Ätzstoppschicht dient. Hierbei ist es insbesondere von Vorteil, wenn die Isolationsschicht 12, wie bereits oben beschrieben worden ist, mehrlagig ausgebildet ist. In diesem Fall kann eine _
Teilschicht der Isolationsschicht 12, zum Beispiel die erwähnte Nitridschicht, auch bei dem jetzt durchgeführten Ätzen der Ausnehmung 16 als Ätzstoppschicht fungieren. Die unter den Kontaktlochfüllungen 4 verbliebenen restlichen dünnen Schichtanteile der Isolationsschicht 12, also zum Beispiel diese Nitridschicht, sind dafür vorgesehen, das Polysilizium der Kontaktlochfüllungen 4 gegen den Ätzangriff zu schützen.
Die Figur 8 zeigt einen Querschnitt entsprechend der Figur 7 nach dem Entfernen der verbliebenen Anteile der Isolationsschicht 12 von den rückseitigen Flächen der Kontaktlochfüllungen 4, zum Beispiel durch anisotropes Trockenätzen, so dass die Kontaktlochfüllungen 4 freigelegt worden sind, und einem Verfahrensschritt, mit dem eine weitere Dielektrikumschicht 23 hergestellt worden ist, die insbesondere die Seitenwände der Ausnehmung 16 bedeckt und so elektrisch isoliert. Die weitere Dielektrikumschicht 23 kann insbesondere ein Oxid des Halbleitermateriales, insbesondere Siliziumdioxid sein. Die Dielektrikumschicht 23 kann gegebenenfalls bereits hergestellt werden, bevor die Isolationsschicht 12 von den rückseitigen Flächen der Kontaktlochfüllungen 4 entfernt wird.
Nachdem die weitere Dielektrikumschicht 23 und, falls dort noch vorhanden, die Isolationsschicht 12 von den rückseitigen Flächen der Kontaktlochfüllungen 4 entfernt worden sind, wird dann entsprechend dem Querschnitt der Figur 9 von der Rückseite her eine Metallisierung 17 aufgebracht, die einen elektrisch leitenden Kontakt mit den Kontaktlochfüllungen 4 bildet. Die Metallisierung 17 umfasst hauptsächlich ein Metall wie Wolfram, kann aber auch eine Schichtfolge aus verschiedenen Metallen sein. Bei einem typischen Ausführungs- _
beispiel einer derartigen Schichtfolge werden zunächst eine dünne Titanschicht als Liner, darauf eine TiN-Schicht als Barriereschicht und darauf eine Schicht aus Wolfram aufgebracht. Die Barriereschicht verhindert das Ausdiffundieren von Wolframatomen in das Halbleitermaterial. Die Metallisierung 17 wird vorzugsweise von der rückseitigen Oberfläche des Substrates entfernt, was zum Beispiel durch anisotropes Ätzen geschieht, so dass sie als Schicht nur die Innenflächen und den Boden der Ausnehmung 16 auskleidet. Für den externen elektrischen Anschluss wird eine Kontaktschicht 18 hergestellt, die zum Beispiel durch Aufstäuben (sputter) hergestellt werden kann. Wie in dem Querschnitt der Figur 9 angedeutet ist, gelangt dabei ein Anteil des Materials der Kontaktschicht 18 auch auf die seitlichen Oberflächen der Metallisierung 17, so dass eine gute elektrisch leitende
Verbindung zwischen der Metallisierung 17 und der Kontaktschicht 18 hergestellt wird. Die Kontaktschicht 18 ist ein für Anschlusskontakte bevorzugtes Metall, zum Beispiel Aluminium.
Wie in dem Querschnitt der Figur 10 in einem Ausschnitt dargestellt ist, wird dann auf die Rückseite noch dielektrisches Material aufgebracht, insbesondere eine Dielektrikumschicht 24 aus Oxid und eine weitere Dielektrikumschicht 25 aus Nitrid. Eine Öffnung in den Dielektrikumschichten 24, 25 gibt eine Anschlusskontaktfläche 19 auf der Kontaktschicht 18 frei, auf die eine Lotkugel 30 für elektrischen Anschluss nach außen, insbesondere an ein weiteres Substrat, aufgebracht werden kann.
Die Figur 11 zeigt eine zu der Ausführungsform gemäß der Figur 10 alternative Ausführungsform, bei der die Anschlusskontaktfläche 19 die Ausnehmung 16 rings umgibt und die - -
Lotkugel 31 so aufgebracht ist, dass sie die Ausnehmung 16 verschließt. Auf diese Weise kann auch die durch die Ausnehmung 16 eingenommene rückseitige Fläche des Substrates für den elektrischen Anschluss genutzt werden. Insbesondere, wenn mehrere Durchkontaktierungen in dem Substrat vorgesehen werden und somit mehrere Lotkugeln auf der Rückseite für den elektrischen Anschluss aufgebracht werden, ist es mit dieser Ausgestaltung möglich, die Lotkugeln Platz sparend anzubringen und die rückseitige Fläche des Substrates besser auszunutzen.
Bei Ausführungsbeispielen des Verfahrens, bei dem die Kontaktlochfüllungen 4 Polysilizium sind, besteht noch zusätzlich die Möglichkeit, mit den für die Ausbildung der integrierten Schaltung vorgesehenen Implantationsschritten auch eine Implantation weiteren Dotierstoffes in die Kontaktlochfüllungen vorzunehmen. Mit einer solchen Implantation können obere Bereiche der Kontaktlochfüllungen als höher dotierte Anschlusskontaktbereiche ausgebildet werden. Damit kann ein niederohmiger Übergangswiderstand zwischen dem Metall der Verdrahtung und dem Polysilizium der Kontaktlochfüllungen hergestellt werden.
Der Durchmesser einer für eine Durchkontaktierung vorgesehe- nen Kontaktlochfüllung liegt typisch bei etwa ein bis zwei Mikrometern. Der Durchmesser der rückseitigen Aussparung 16 liegt typisch im Bereich von 50 μm bis 500 μm, vorzugsweise im Bereich von 50 μm bis 100 μm, und ist zum Beispiel etwa 100 μm bei einer Tiefe der Aussparung 16 von etwa 250 μm. Die Tiefe der Aussparung 16 liegt typisch im Bereich von 200 μm bis 725 μm, vorzugsweise im Bereich von 200 μm bis 300 μm. Die rückseitige Anschlusskontaktfläche 19 kann bei einer Vielzahl von Ausführungsbeispielen in einer an sich bekannten Weise _
ausgestaltet sein und für übliche Lotkugeln bemessen sein; sie kann zum Beispiel eine typische Abmessung von etwa 300 μm bis 400 μm Seitenlänge oder Durchmesser aufweisen. Im Fall von Ausführungsbeispielen gemäß der Figur 11 wird die Anschlusskontaktfläche 19 gegebenenfalls auch größer bemessen .
Statt aus Polysilizium können die Kontaktlochfüllungen auch aus Metall hergestellt werden. Bei einem solchen Ausführungs- beispiel wird zum Beispiel von dem Aufbau ausgegangen, der im Querschnitt in der Figur 12 entsprechend dem Querschnitt der Figur 1 dargestellt ist. Auch hierbei kann von einem SOI- Substrat 1 ausgegangen werden, das eine Body-Siliziumschicht 11 aufweist, die durch eine Isolationsschicht 12 von einer dickeren Bulk-Siliziumschicht 13 getrennt ist. Auf der Oberseite der Body-Siliziumschicht 11 ist eine Dielektrikumschicht 26 aufgebracht, die zum Beispiel ein Oxid des Halbleitermateriales sein kann. Darauf wird die Maske 2, vorzugsweise eine Lackmaske, hergestellt, die mit Öffnungen 20 im Bereich der herzustellenden Durchkontaktierungen versehen ist. Der aus der Body-Siliziumschicht 11 auszuätzende Anteil ist in der Figur 12 wieder durch senkrechte gestrichelte Linien markiert.
Die Figur 13 zeigt den Querschnitt eines weiteren Zwischenproduktes nach dem Ätzen der Aussparungen und dem Herstellen der Dielektrikumschicht 21, mit der die Seitenwände der Aussparungen bedeckt werden, so dass das Halbleitermaterial der Body-Siliziumschicht 11 dort elektrisch isoliert wird.
Es folgt dann ein anisotroper Ätzschritt, mit dem die Struktur hergestellt wird, die im Querschnitt in der Figur 14 dargestellt ist. Bei diesem Ausführungsbeispiel wird inner- - o -
halb der Aussparungen, die für die Kontaktlochfüllungen vorgesehen sind, das Material der Isolationsschicht 12 bis herab auf die Bulk-Siliziumschicht 13 entfernt. Es liegt daher das Halbleitermaterial der Bulk-Siliziumschicht 13 innerhalb der Aussparungen offen. Statt dessen ist es aber auch bei dieser Ausführungsform mit metallischen Kontaktlochfüllungen möglich, entsprechend dem zuvor beschriebenen Ausführungsbeispiel mit Polysilizium zunächst noch einen oder mehrere Schichtanteile der Isolationsschicht 12 stehen zu lassen, die dann in den entsprechenden späteren Verfahrensschritten von den rückseitigen Flächen der Kontaktlochfüllungen entfernt werden. Auf diese Weise kann auch bei diesem Ausführungsbeispiel von der Ätzstoppschicht Gebrauch gemacht werden. Von der Dielektrikumschicht 26 sind auf der Oberseite der Body-Siliziumschicht 11 noch restliche Schichtanteile vorhanden. Die Dielektrikumschicht 21 isoliert die Seitenwände der Aussparungen, in die das Material der Kontaktlochfüllungen eingebracht wird.
Die Figur 15 zeigt das Zwischenprodukt nach dem Einbringen des für die Kontaktlochfüllungen vorgesehenen Metalls 32. Dieses Metall 32 kann zum Beispiel Wolfram sein. Auch bei den Kontaktlochfüllungen ist es von Vorteil, wenn nicht nur Wolfram eingebracht wird, sondern zuvor eine dünne Titan- schicht als Liner und auf dem Titan eine ebenfalls dünne
Schicht aus TiN als Barriereschicht aufgebracht wird, die ein Ausdiffundieren der Metallatome der Wolframschicht in das Halbleitermaterial unterbindet. Das Metall 32 wird dann planarisierend rückgeätzt, was zum Beispiel mittels CMP (chemical mechanical polishing) oder RIE (reactive ion etching) geschehen kann. _
Die Figur 16 zeigt im Querschnitt das Zwischenprodukt nach dem planarisierenden Rückätzen des Metalls und dem oberseitigen Aufbringen einer weiteren Dielektrikumschicht 27, die nach einem weiteren Planarisierungsschritt dünne obere Isolationen auf den Kontaktlochfüllungen 28 bildet. Wie der Figur 16 zu entnehmen ist, können die so hergestellten Kontaktlochfüllungen 28 wegen des Vorhandenseins der restlichen Schichtanteile der Dielektrikumschicht 26 die Oberseite der Body-Siliziumschicht 11 geringfügig überragen. Das ist auch in der nachfolgenden Figur 17 erkennbar.
Die Figur 17 zeigt einen Querschnitt entsprechend der Figur 5 nach dem Herstellen der Verdrahtung. Zur Verdeutlichung der für das beschriebene Verfahren wesentlichen Unterschiede zwischen den Ausführungsbeispielen wurde bei allen dargestellten Ausführungsbeispielen dieselbe Struktur der Verdrahtung gewählt. Die Verdrahtung kann aber entsprechend der jeweiligen integrierten Schaltung variieren. Es folgen nun entsprechend dem zuvor beschriebenen Ausführungsbeispiel die anhand der Figuren 6 bis 9 erläuterten Verfahrensschritte. Auch die rückseitigen Anschlüsse durch Lotkugeln können entsprechend den Figuren 10 oder 11 hergestellt werden. Es ist noch zu erwähnen, dass im Unterschied zu dem zuvor beschriebenen Ausführungsbeispiel vor dem Herstellen der Metallisierung 17 innerhalb der rückseitigen Ausnehmung 16 allenfalls die zusätzlich aufgebrachte Dielektrikumschicht 23 von den Kontaktlochfüllungen entfernt werden muss, da die Isolationsschicht 12 dort bereits entfernt worden ist. Da die Kontaktlochfüllungen 28 bei diesem Ausführungsbeispiel Metall und kein Halbleitermaterial sind, ist eine Ätzstoppschicht für das Ätzen der Ausnehmung 16 nicht erforderlich. Das Halbleitermaterial der Bulk-Siliziumschicht 13 kann selektiv _
bezüglich des Metalls der Kontaktlochfüllungen 28 geätzt werden .
Statt ein herkömmliches SOI-Substrat zu verwenden, ist es auch möglich, die Isolationsschicht als eine in dem
Halbleitermaterial vergrabene und seitlich innerhalb des Halbleitermateriales begrenzte Isolationsschicht auszubilden. Ein Zwischenprodukt gemäß der Figur 1 hat in diesem Fall zum Beispiel die in der Figur 18 im Querschnitt dargestellte Struktur. In dem Substrat 1 ist eine Isolationsschicht 29 vergraben, die seitlich im Wesentlichen auf den für die Durchkontaktierung vorgesehenen Bereich begrenzt sein kann. Es handelt sich hierbei gewissermaßen um eine nur lokal vorhandene SOI-Struktur .
Eine derartige Struktur kann ausgehend von einem Halbleiterkörper, insbesondere einem Silizium-Wafer, hergestellt werden, indem auf einer Oberseite des Wafers eine dielektrische Schicht hergestellt und entsprechend der herzustellenden Isolationsschicht strukturiert wird. Mittels einer nachfolgenden Epitaxie wird Silizium auf der mit der dielektrischen Schicht versehenen Oberseite des Wafers aufgewachsen (ELO, epitaxial lateral overgrowth) . Dann wird ein Reflowschritt bei etwa 10000C bis 12000C und hoher H2-Flussrate durchge- führt, um ein Verfließen und Planarisieren des aufgewachsenen Siliziums oberhalb der jetzt vergrabenen dielektrischen Schicht zu bewirken. Man erhält so das in der Figur 18 im Querschnitt dargestellte Substrat mit der vergrabenen Isolationsschicht 29. Die weiteren Prozessschritte können sich entsprechend den bereits beschriebenen Ausführungsbeispielen anschließen. Zur Veranschaulichung des Ergebnisses ist in der Figur 19 ein der Figur 9 entsprechender Querschnitt für ein Ausführungsbeispiel mit lokaler SOI-Struktur dargestellt. _
Eine weitere Möglichkeit, das Halbleitersubstrat mit Durch- kontaktierung herzustellen, wird anhand der Figuren 20 bis 23 beschrieben. Die Figur 20 zeigt einen Querschnitt gemäß der Figur 5 eines Zwischenproduktes, das man erhält, wenn man zunächst einen Halbleiterkörper ohne Isolationsschicht als Substrat verwendet und an einer Oberseite des Substrates unter Verwendung einer Maske Kontaktlöcher herstellt. Die Innenflächen der Kontaktlöcher werden mit einer Dielektrikumschicht 33, zum Beispiel aus Oxid, versehen. Dann wird in die Kontaktlöcher eine Kontaktlochfüllung 4 eingebracht, für die zum Beispiel wie in den bereits beschriebenen Ausführungsbeispielen Polysilizium oder Metall verwendet werden kann. Weitere Verfahrensschritte schließen sich an, mit denen die integrierte Schaltung einschließlich der Verdrahtung entsprechend den zuvor beschriebenen Ausführungsbeispielen fertig gestellt wird. Zur besseren Handhabung kann oberseitig ein Handling-Wafer 15 angebracht werden. Das Ergebnis dieser Verfahrensschritte ist in der Figur 20 an einem Beispiel gezeigt .
Das Substrat 1 wird dann von der Rückseite her gedünnt, bis die rückseitigen Flächen der Kontaktlochfüllungen 4 freigelegt sind. Das so erhaltene Zwischenprodukt ist im Querschnitt in der Figur 21 dargestellt.
Dann wird entsprechend dem Querschnitt der Figur 22 rückseitig eine Bondschicht 34, zum Beispiel ein Oxid, aufgebracht und strukturiert.
Die Figur 23 zeigt ein weiteres Zwischenprodukt nach dem
Bonden eines Rückseitenwafers 35. Weitere Verfahrensschritte, mit denen die rückseitige Aussparung 16 hergestellt und mit einer Metallisierung 17 versehen wird, schließen sich _
entsprechend den zuvor beschriebenen Ausführungsbeispielen an. Im Ergebnis erhält man so eine Struktur, die der in der Figur 9 dargestellten Struktur weitgehend ähnlich ist, mit dem Unterschied, dass die Isolationsschicht 12 durch die Bondschicht 34 ersetzt ist.
Das beschriebenen Verfahren und die damit erreichte Struktur des Halbleitersubstrates hat den Vorteil, dass eine hohe Ätzrate bei der Herstellung möglich ist und andererseits die Durchkontaktierungen nur einen vergleichsweise geringen
Anteil der Substratoberseiten beanspruchen. Insbesondere die Ausführungsformen mit einer die rückseitige Ausnehmung überspannenden Lotkugel ermöglichen es, eine Vielzahl von Durchkontaktierungen des Substrates bei vergleichsweise geringem dafür erforderlichem Flächenanteil der Substratoberseiten herzustellen.
- -
Bezugszeichenliste
1 Substrat
2 Maske
3 Polysilizium
4 Kontaktlochfüllung
5 Metallisierungsebene
6 Leiterbahn
7 vertikale Verbindung
8 Zwischenmetalldielektrikum
9 Anschlusskontaktfläche
10 Passivierung
11 Body-Siliziumschicht
12 IsolationsSchicht
12a oberer Schichtanteil der Isolationsschicht
12b weiterer Schichtanteil der Isolationsschicht
13 Bulk-Siliziumschicht
14 Schraffur
15 Handling-Wafer
16 Ausnehmung
17 Metallisierung
18 Kontaktschicht
19 Anschlusskontaktfläche
20 Öffnung
21 Dielektrikumschicht
22 Dielektrikumschicht
23 Dielektrikumschicht
24 Dielektrikumschicht
25 Dielektrikumschicht
26 Dielektrikumschicht
27 Dielektrikumschicht
28 Kontaktlochfüllung
29 IsolationsSchicht
30 Lotkugel - -
Lotkugel Metall Dielektrikumschicht Bondschicht Rückseitenwafer

Claims

_Patentansprüche
1. Halbleitersubstrat mit Durchkontaktierung, bei dem
- eine Isolationsschicht (12; 29; 34) in Halbleitermaterial eingebettet ist, so dass auf gegenüberliegenden Seiten der Isolationsschicht (12; 29; 34) Schichten aus Halbleitermaterial vorhanden sind,
- mindestens eine Kontaktlochfüllung (4; 28) in einer der Schichten aus Halbleitermaterial (11; 1) angeordnet ist, so dass die Kontaktlochfüllung (4; 28) die betreffende Schicht durchdringt,
- eine Ausnehmung (16) mit einer darin aufgebrachten schichtartigen Metallisierung (17) vorhanden ist, die die auf der gegenüberliegenden Seite der Isolationsschicht (12; 29; 34) vorhandene Schicht aus Halbleitermaterial (13; 35) durchdringt, und
- die Isolationsschicht (12; 29; 34) im Bereich der Kontaktlochfüllung (4; 28) ausgespart ist, so dass die Kontaktlochfüllung (4; 28) und die Metallisierung (17) dort elektrisch leitend miteinander verbunden sind.
2. Halbleitersubstrat nach Anspruch 1, bei dem die Kontaktlochfüllung (4) elektrisch leitfähig dotiertes Polysilizium ist.
3. Halbleitersubstrat nach Anspruch 1 oder 2, bei dem die Isolationsschicht (12; 29; 34) mehrlagig ausgebildet ist.
4. Halbleitersubstrat nach Anspruch 3, bei dem die Isolationsschicht (12; 29; 34) eine Nitridschicht und/oder mindestens eine Oxidschicht umfasst. - -
5. Halbleitersubstrat nach Anspruch 3, bei dem die Isolationsschicht (12; 29; 34) als Oxid- Nitrid-Oxid-Schichtfolge ausgebildet ist.
6. Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung, bei dem
- ein Substrat (1) aus Halbleitermaterial mit einer in das Halbleitermaterial eingebetteten Isolationsschicht (12; 29) bereitgestellt wird, - an einer Oberseite des Substrates (1) unter Verwendung einer Maske (2) mindestens eine Aussparung in dem Halbleitermaterial hergestellt wird, so dass die Isolationsschicht (12; 29) in der Aussparung freigelegt ist, — eine Dielektrikumschicht (21) hergestellt und damit in der Aussparung freiliegendes Halbleitermaterial bedeckt wird,
- ein elektrisch leitfähiges Material (3; 32) in die Aussparung eingebracht und damit mindestens eine Kontaktlochfüllung (4; 28) hergestellt wird,
- an einer der Oberseite gegenüberliegenden Rückseite des Substrates (1) eine Ausnehmung (16) hergestellt wird, so dass die Isolationsschicht (12; 29) in der Ausnehmung freigelegt ist, — eine Dielektrikumschicht (23) hergestellt und damit in der Ausnehmung freiliegendes Halbleitermaterial bedeckt wird,
- die Kontaktlochfüllung (4; 28) von der Rückseite her freigelegt wird, — eine Metallisierung (17) in der Ausnehmung (16) aufgebracht wird, so dass die Metallisierung (17) die Kontaktlochfüllung (4; 28) elektrisch kontaktiert, und _
- mindestens eine Anschlusskontaktfläche (9, 19) hergestellt wird, die mit der Kontaktlochfüllung (4; 28) elektrisch leitend verbunden ist.
7. Verfahren nach Anspruch 6, bei dem
- das Substrat (1) ein SOI-Substrat ist, das eine Body- Siliziumschicht (11) und eine Bulk-Siliziumschicht (13) aufweist, zwischen denen die Isolationsschicht (12) angeordnet ist, - die Aussparung in der Body-Siliziumschicht (11) hergestellt wird und
- mindestens ein elektronisches Bauelement in der Body- Siliziumschicht (11) hergestellt wird.
8. Verfahren nach Anspruch 6, bei dem
- das Substrat (1) hergestellt wird, indem
- auf einer Oberseite eines Halbleiterkörpers eine Isolationsschicht (29) hergestellt und so strukturiert wird, dass ein Anteil dieser Oberseite des Halbleiter- körpers von der Isolationsschicht (29) frei ist,
- Halbleitermaterial aufgewachsen wird, so dass die Isolationsschicht (29) vollständig in Halbleitermaterial eingebettet ist, und
- das aufgewachsene Halbleitermaterial oberseitig planarisiert wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, bei dem
- die Isolationsschicht (12; 29) in der Aussparung bis auf einen verbleibenden restlichen Schichtanteil gedünnt wird, bevor das elektrisch leitfähige Material (3; 32) in die Aussparung eingebracht wird, - o —
- das elektrisch leitfähige Material (3; 32) auf den restlichen Schichtanteil der Isolationsschicht (12; 29) aufgebracht wird,
- der restliche Schichtanteil der Isolationsschicht (12; 29) beim Herstellen der Ausnehmung (16) auf der Rückseite als Ätzstoppschicht verwendet wird und
- der restliche Schichtanteile der Isolationsschicht (12; 29) vor dem Aufbringen der Metallisierung (17) von der Kontaktlochfüllung (4) entfernt wird.
10. Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung, bei dem
- an einer Oberseite eines Substrates (1) aus Halbleitermaterial unter Verwendung einer Maske (2) eine Aussparung mit Innenflächen in dem Substrat hergestellt wird,
- eine Dielektrikumschicht (33) auf die Innenflächen der Aussparung aufgebracht wird,
- ein elektrisch leitfähiges Material (3; 32) in die Aussparung eingebracht und damit mindestens eine Kontaktlochfüllung (4; 28) hergestellt wird,
- das Substrat (1) von einer der Oberseite gegenüberliegenden Rückseite her gedünnt wird, so dass eine rückseitige Fläche der Kontaktlochfüllung (4; 28) freigelegt wird,
- eine Bondschicht (34) auf die Rückseite aufgebracht wird, — ein Rückseitenwafer (35) auf der Bondschicht (34) dauerhaft befestigt wird,
- eine Ausnehmung (16) in dem Rückseitenwafer (35) hergestellt wird,
- eine Dielektrikumschicht (23) hergestellt und damit in der Ausnehmung (16) freiliegendes Halbleitermaterial bedeckt wird, _
— die Kontaktlochfüllung (4; 28) von der Rückseite her freigelegt wird,
— eine Metallisierung (17) in der Ausnehmung (16) aufgebracht wird, so dass die Metallisierung (17) die Kontaktlochfüllung (4; 28) elektrisch kontaktiert, und
— mindestens eine Anschlusskontaktfläche (9, 19) hergestellt wird, die mit der Kontaktlochfüllung (4; 28) elektrisch leitend verbunden ist.
11. Verfahren nach einem der Ansprüche 6 bis 10, bei dem die Kontaktlochfüllung (4) aus elektrisch leitfähig dotiertem Polysilizium gebildet wird.
12. Verfahren nach Anspruch 11, bei dem - nach dem Herstellen der Kontaktlochfüllung (4) CMOS- Bauelemente hergestellt werden,
— eine Verdrahtung aus Metallisierungsebenen (5) und Zwischenmetalldielektrikum (8) hergestellt wird, wobei die Kontaktlochfüllung (4) elektrisch leitend mit der Anschlusskontaktfläche (9) verbunden wird, und
— danach die Ausnehmung (16) auf der der Kontaktlochfüllung
(4) gegenüberliegenden Seite der Isolationsschicht (12; 29; 34) hergestellt wird.
13. Verfahren nach einem der Ansprüche 6 bis 10, bei dem die Kontaktlochfüllung (28) aus Metall gebildet wird.
14. Verfahren nach Anspruch 13, bei dem
— vor dem Herstellen der Kontaktlochfüllung (28) CMOS- Bauelemente hergestellt werden,
— nach dem Herstellen der Kontaktlochfüllung (28) eine Verdrahtung aus Metallisierungsebenen (5) und Zwischen- _
metalldielektrikum (8) hergestellt wird, wobei die Kontaktlochfüllung (28) elektrisch leitend mit der Anschlusskontaktfläche (9) verbunden wird, und — danach die Ausnehmung (16) auf der der Kontaktlochfüllung (28) gegenüberliegenden Seite der Isolationsschicht (12; 29) hergestellt wird.
15. Verfahren nach einem der Ansprüche 6 bis 14, bei dem auf der Rückseite eine mit der Metallisierung (17) verbundene Anschlusskontaktfläche (19) hergestellt wird und eine Lotkugel (31) auf der Anschlusskontaktfläche (19) aufgebracht wird, die die Ausnehmung (16) überdeckt.
PCT/EP2008/059662 2007-07-24 2008-07-23 Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung WO2009013315A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/670,303 US8378496B2 (en) 2007-07-24 2008-07-23 Semiconductor substrate with interlayer connection and method for production of a semiconductor substrate with interlayer connection

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007034306A DE102007034306B3 (de) 2007-07-24 2007-07-24 Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung
DE102007034306.1 2007-07-24

Publications (2)

Publication Number Publication Date
WO2009013315A2 true WO2009013315A2 (de) 2009-01-29
WO2009013315A3 WO2009013315A3 (de) 2009-04-02

Family

ID=39884282

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2008/059662 WO2009013315A2 (de) 2007-07-24 2008-07-23 Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung

Country Status (3)

Country Link
US (1) US8378496B2 (de)
DE (1) DE102007034306B3 (de)
WO (1) WO2009013315A2 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2597677A1 (de) 2011-11-23 2013-05-29 austriamicrosystems AG Halbleitervorrichtung mit Substratdurchgang, der von einer Lötkugel abgedeckt wird, und zugehöriges Herstellungsverfahren
CN103681548A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体器件
EP3460835A1 (de) * 2017-09-20 2019-03-27 ams AG Verfahren zur herstellung eines halbleiterbauelements sowie halbleiterbauelement
EP3671823A1 (de) * 2018-12-21 2020-06-24 ams AG Halbleiterbauelement mit substratdurchkontaktierung und verfahren zur herstellung eines halbleiterbauelements mit substratdurchkontaktierung

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI502705B (zh) 2009-08-19 2015-10-01 Xintec Inc 晶片封裝體及其製造方法
EP2306506B1 (de) 2009-10-01 2013-07-31 ams AG Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Durchkontaktierung
DE102009049102B4 (de) 2009-10-13 2012-10-04 Austriamicrosystems Ag Halbleiterbauelement mit Durchkontaktierung und Verfahren zur Herstellung einer Durchkontaktierung in einem Halbleiterbauelement
CN102148202B (zh) * 2010-02-09 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
EP2772939B1 (de) 2013-03-01 2016-10-19 Ams Ag Halbleitervorrichtung zum Erfassen von Strahlung und Verfahren zum Herstellen einer Halbleitervorrichtung zum Erfassen von Strahlung
EP2775275B1 (de) 2013-03-08 2015-12-16 Ams Ag UV-Sensor-Halbleitervorrichtung und Verfahren zum Messen ultravioletter Strahlung
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
EP2899760B1 (de) 2014-01-27 2018-08-29 ams AG Halbleitervorrichtung für optische Anwendungen und Verfahren zur Herstellung solch einer Halbleitervorrichtung
EP3024029B1 (de) 2014-11-19 2020-04-22 ams AG Verfahren zur Herstellung eines Halbleiterbauelements mit einer Aperturanordnung
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
US11764543B2 (en) 2020-04-23 2023-09-19 Mellanox Technologies, Ltd. Integration of modulator and laser in a single chip

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316799A1 (de) * 1987-11-13 1989-05-24 Nissan Motor Co., Ltd. Halbleitervorrichtung
FR2797140A1 (fr) * 1999-07-30 2001-02-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
US20020011670A1 (en) * 2000-06-30 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
WO2006097842A1 (en) * 2005-03-17 2006-09-21 Hymite A/S Thin package for a micro component
WO2008035261A1 (en) * 2006-09-22 2008-03-27 Nxp B.V. Electronic device and method for making the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
EP0746875B1 (de) * 1994-12-23 2002-03-06 Koninklijke Philips Electronics N.V. Verfahren zur herstellung von halbleiterbauteilen mit halbleiterelementen, die in einer halbleiterschicht gebildet wurden, welche auf einen trägerwafer geklebt sind
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
US7179740B1 (en) * 1999-05-03 2007-02-20 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US7030466B1 (en) * 1999-05-03 2006-04-18 United Microelectronics Corporation Intermediate structure for making integrated circuit device and wafer
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
JP4869546B2 (ja) * 2003-05-23 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
DE102006054334B3 (de) 2006-11-17 2008-07-10 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes mit Isolationsgraben und Kontaktgraben

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316799A1 (de) * 1987-11-13 1989-05-24 Nissan Motor Co., Ltd. Halbleitervorrichtung
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
FR2797140A1 (fr) * 1999-07-30 2001-02-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
US20020011670A1 (en) * 2000-06-30 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
WO2006097842A1 (en) * 2005-03-17 2006-09-21 Hymite A/S Thin package for a micro component
WO2008035261A1 (en) * 2006-09-22 2008-03-27 Nxp B.V. Electronic device and method for making the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773729B2 (en) 2011-11-23 2017-09-26 Ams Ag Method of producing a semiconductor device with through-substrate via covered by a solder ball
WO2013075947A1 (en) 2011-11-23 2013-05-30 Ams Ag Semiconductor device with through-substrate via covered by a solder ball and related method of production
EP2854167A1 (de) 2011-11-23 2015-04-01 ams AG Halbleitervorrichtung mit Substratdurchgang, der von einer Lötkugel abgedeckt wird, und zugehöriges Herstellungsverfahren
US9553039B2 (en) 2011-11-23 2017-01-24 Ams Ag Semiconductor device with through-substrate via covered by a solder ball and related method of production
US9735101B2 (en) 2011-11-23 2017-08-15 Ams Ag Semiconductor device with through-substrate via covered by a solder ball
EP2597677A1 (de) 2011-11-23 2013-05-29 austriamicrosystems AG Halbleitervorrichtung mit Substratdurchgang, der von einer Lötkugel abgedeckt wird, und zugehöriges Herstellungsverfahren
US9870988B2 (en) 2011-11-23 2018-01-16 Ams Ag Method of producing a semiconductor device with through-substrate via covered by a solder ball
CN103681548A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体器件
EP3460835A1 (de) * 2017-09-20 2019-03-27 ams AG Verfahren zur herstellung eines halbleiterbauelements sowie halbleiterbauelement
WO2019057436A1 (en) * 2017-09-20 2019-03-28 Ams Ag METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE
US11355386B2 (en) 2017-09-20 2022-06-07 Ams Ag Method for manufacturing a semiconductor device and semiconductor device
EP3671823A1 (de) * 2018-12-21 2020-06-24 ams AG Halbleiterbauelement mit substratdurchkontaktierung und verfahren zur herstellung eines halbleiterbauelements mit substratdurchkontaktierung
WO2020127988A1 (en) * 2018-12-21 2020-06-25 Ams Ag Semiconductor device with through-substrate via and method of manufacturing a semiconductor device with through-substrate via

Also Published As

Publication number Publication date
WO2009013315A3 (de) 2009-04-02
US20100314762A1 (en) 2010-12-16
DE102007034306B3 (de) 2009-04-02
US8378496B2 (en) 2013-02-19

Similar Documents

Publication Publication Date Title
DE102007034306B3 (de) Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung
DE60126960T2 (de) Verbesserter rissunterbrecher für halbleiterchips
DE102004002659B4 (de) Halbleitervorrichtung mit einem Kontaktmuster und Herstellungsverfahren dafür
DE102013220852B4 (de) Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden
DE10351875B4 (de) Integriertes Schaltkreisbauelement mit MIM-Kondensator
DE10021385B4 (de) Verfahren zur Herstellung eines Kondensators mit Erzeugung einer unteren Kondensatorelektrode unter Verwendung einer CMP-Stoppschicht
DE10253938B4 (de) Verfahren zur gleichzeitigen Herstellung einer Bonding-Pad-Struktur und eines Stapelkondensators in einer Halbleitervorrichtung
DE102010037093B4 (de) Halbleitervorrichtung mit vergrabenen Wortleitungen
DE19750918B4 (de) Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren
DE102017123445A1 (de) Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
EP0698289A1 (de) Kontaktstrukturierung für vertikale chipverbindungen
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE102012201586B4 (de) Verfahren zur Herstellung von integrierten Schaltungen mit platzsparenden Kondensatoren
DE10236682A1 (de) Halbleitervorrichtung
WO2010006916A1 (de) Verfahren zur herstellung eines halbleiterbauelementes und halbleiterbauelement
DE102013105635A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102010045055B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung
DE102010063780A1 (de) Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität
DE102015119536A1 (de) Kondensatoren mit dielektrischen Barriereschichten und Verfahren zu deren Ausbildung
DE102004007244B4 (de) Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske
WO2006066690A1 (de) Bauelement mit halbleiterübergang und verfahren zur herstellung
DE102020116563A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE102016120614B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08786354

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 12670303

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 08786354

Country of ref document: EP

Kind code of ref document: A2