WO2008129992A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Masahiko Ishida
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device using a carbon nanotube for a channel layer and a manufacturing method thereof.
  • Carbon nanotube (hereinafter referred to as CNT) is used as the channel layer.
  • CNT is a carbon material made by forming a cylindrical structure with a graphite sheet that is seamless.
  • the minimum thickness of CNT is about 0.7 nm, and the length is usually 1 to several tens of zm / zm.
  • CNTs with a thickness of about 5 nm or more show metallic (conducting) properties, but CNTs with a thickness of 5 nm or less have semiconducting properties depending on how the graphite sheet is wound (chirality, spiral). There is something to show. Research is underway to apply CNTs that exhibit this semiconductor property to semiconductor devices.
  • CNTs have the property of having higher electron (hole) mobility (example: 1000 to 10000 cm 2 ZV s) than silicon currently used in semiconductor devices. Such a property is greatly expected as a switching device such as a field effect transistor (FET), particularly as a switching device used in an image display device or the like that requires a high response speed.
  • FET field effect transistor
  • CNTs also have advantages from the viewpoint of semiconductor device manufacturing methods.
  • C N T produced by a bulk growth method such as a laser ablation method, an arc plasma method, or a chemical vapor deposition method may be attached to the surface of the substrate.
  • a high mobility transistor can be easily manufactured without requiring a high process temperature.
  • the advantage of not requiring a high process temperature during production is particularly suitable for satisfying the demand for thin image display devices.
  • One of the demands in manufacturing image display devices One example is the weight reduction of the device itself and the flexibility in the sense of bending or rounding.
  • polycrystalline silicon is generally used as the TFT for device drive.
  • annealing must be performed at a high temperature (eg, 300 ° C or higher) to increase mobility, so the process temperature cannot be lowered.
  • JP-A-2005-93472 discloses a step of adjusting a dispersion of carbon nanotubes when manufacturing a field effect semiconductor device using carbon nanotubes in a current path, a step of attaching the dispersion to a predetermined pattern, Forming a current path composed of carbon nanotubes by drying the dispersion; and A method for manufacturing a field effect semiconductor device is disclosed.
  • Japanese Patent Application Laid-Open No. 2005-93472 describes the use of carbon nanotubes having a length of 0.1 / zm or more and 10 ⁇ m or less.
  • Japanese Patent Laid-Open Nos. 2003-17508 and 2007-12665 describe a field effect transistor in which a channel layer is constituted by a plurality of force-bonn nanotubes in a direction parallel to a channel.
  • Japanese Unexamined Patent Application Publication No. 2006-190868 describes a multi-value nonvolatile memory device in which a channel layer is composed of carbon nanotubes.
  • a semiconductor device includes: a source electrode and a drain electrode; and a channel layer provided between the source electrode and the drain electrode.
  • the channel layer is longer than a channel length in a channel direction. It is composed of (N + 1) (N is a positive integer) carbon nanotube patches having a short size, and the source electrode and the drain electrode are connected to each other.
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming a first carbon nanotube film in which carbon nanotubes are dispersed between a source electrode and a drain electrode of a substrate, and the first carbon nanotube film is orthogonal to the channel direction.
  • a first force single-bonn nanotube patch, and further the source electrode and drain Forming a second carbon nanotube film between the electrodes; dividing the second carbon nanotube film perpendicular to the channel direction; and spacing between the first carbon nanotube patches and between the source electrode and the drain electrode. Forming a second carbon nanotube patch so as to fill the gap.
  • the channel layer of the transistor is configured using a plurality of CNT patches divided so as to be orthogonal to the channel direction.
  • the probability of semiconducting C N T patches can be increased.
  • a transistor having a good on / off ratio can be obtained by modulating the channel layer made of the semiconducting CNT patch with the gate electrode and turning it on.
  • Figure 1 is a schematic diagram of a semiconductor device that does not undergo CNT patch processing.
  • Fig. 2 is a graph showing the CNT density dependence of the characteristic distribution of the semiconductor device of Fig. 1.
  • 3A and 3B are schematic views of the semiconductor device for explaining the CNT patch processing.
  • FIG. 4 is a schematic diagram of a semiconductor device subjected to CNT patch processing.
  • Fig. 5 is a graph showing the CNT density dependence of the characteristic distribution of the semiconductor device in Fig. 4.
  • FIG. 6 is a diagram for explaining the CNT patch structure.
  • FIG. 7D is a graph showing the relationship between the number of connected patches and the defect rate of the semiconductor device.
  • FIG. 8A, FIG. 8B, and FIG. 8C are cross-sectional views illustrating a manufacturing procedure of a semiconductor device subjected to CN patch processing.
  • FIG. 1 shows a schematic diagram of a semiconductor device without CNT patch processing.
  • a graph showing the CNT density dependence of the characteristic distribution of the semiconductor device is shown.
  • 3A and 3B are schematic views of a semiconductor device for explaining CNT patch processing.
  • Fig. 4 shows a schematic diagram of a semiconductor device that has undergone CNT patch processing
  • Fig. 5 shows a graph showing the CNT density dependence of the characteristic distribution of the semiconductor device shown in Fig. 4.
  • Figure 6 shows a diagram explaining the CNT patch structure.
  • Figure 7D is the number of patch connections and semiconductors
  • a graph showing the relationship between the failure rate of the equipment is shown.
  • 8A, 8B, and 8C are cross-sectional views for explaining a manufacturing procedure of a semiconductor device subjected to CNT patch processing.
  • the device of the semiconductor device here is a transistor.
  • the U-shaped regions at both ends in FIG. 1 are a source (S) electrode 5 and a drain (D) electrode 6.
  • S source
  • D drain
  • the solid CNT is a conductive CNT
  • the dotted CNT is a semiconducting CNT.
  • the sizes of L c h Lw and L c n t are provisional, and C NT is also shown in a straight line, unlike the actual one.
  • Figure 2 shows the characteristics of an actual transistor when the density of CNT is varied for the transistor under the conditions shown in Figure 1.
  • Transistor The characteristic prediction was performed using a circuit simulator. A random network of CNTs actually dispersed on a computer is combined with the resistance of the CNT itself, the contact resistance between the CNT and CNT and the electrode, and the onZo ff ratio (105 and Assumption) was analyzed as a network type device.
  • the horizontal axis in Fig. 2 represents the density of CNT (lines / im), and the vertical axis represents the ratio.
  • the plot represented by open shows the percentage of transistors that do not flow at all, and the one represented by short shows the percentage of transistors that have an onZo ff ratio of less than 10 2 and a large leakage current due to conductive CNTs. It represents a s wh ich is a on / off ratio of 10 2 or more, a ratio of the transistors having good characteristics consisting of semiconductive CNT. Each ratio is a plot of the characteristics of 64 transistors fabricated under each condition.
  • Fig. 1 shows that conductive CNTs directly bridge S-D. In this way, the length of CNT is larger than the distance between S and D. Therefore, if CNT is dispersed with a certain density or more, the probability of short is increased.
  • the optimum density is 0.006, and at this time, more than 92% of the transistors show s w i t c h characteristics.
  • the ratio of s short transistors has decreased, but this time there will be open transistors that are not connected by CNT between S and D. For this reason, 40 ⁇ m CNTs in a 100 mX 100 ⁇ m channel contain nearly 10% of defective devices even if the conditions are optimized, and it is difficult to actually use them as products.
  • the channel layer of the transistor is composed of a CNT film.
  • the CNT film composed of this CNT network is cut in the direction perpendicular to the channel to form strip-shaped CNT patches. Multiple CNT patches are stacked to form a transistor channel.
  • a semiconducting CNT patch Probability increases. Therefore, even when the density of the CNT film is increased, the probability that conductive CNTs directly connect between S and D can be reduced.
  • the strip-shaped CNT patch 1 as the first layer is arranged on the substrate on which the source electrode 5 and the drain electrode 6 are manufactured so as not to overlap each other.
  • Each CNT patch 1 is divided and placed in the direction perpendicular to the channel as shown in the figure.
  • the CNT patch 2, which is the second layer divided in the direction orthogonal to the channel is arranged so as to fill the space between the first layer patch and the S_D electrode (Fig. 3B).
  • Figure 5 shows the ratio of open, short, and switch when the density of the CNT film is varied for the patch type transistor configured as shown in Figure 4. Compared to the results without patch processing in Fig. 2, a transistor with a switch characteristic of almost 100% is obtained in a very wide density range (approximately 0.016 to 0.033 lines / zm). I understand.
  • the actual C NT patch is a non-uniform film composed of a finite number of C NTs. However, for the sake of convenience, we will discuss it as a homogeneous film that has a certain probability of conducting (short), semiconducting (switch), or insulating (open) connections. Insulating connection means that CNTs are not actually connected. By superimposing these patches, it is possible to predict the electrical connection between SD.
  • each region represented by lengths L 1 and L 3 is composed of one CNT patch 3 and CNT patch 4, and each region represented by length L 2 is composed of two CNT patches, CNT patch 3 and CNT patch 4. It is an overlapping area.
  • the power of the area where the patches overlap In order to consider how the electrical connection is, let L 1 and L 3 be the limit of length 0, and if the density of CNT is more than a certain level- The connection is almost 100% conductive. Therefore, considering only the L 2 region, the probability that a conductor connection between S_D is a function P M (L 2, p) of length L 2 and patch density / 0.
  • the probability of a semiconductor connection is P s (L 2, p), and the probability that S—D is not electrically connected is 1—P M —P s .
  • N S–D electrode pairs that can be expressed in this way are connected in series.
  • the number of CNT patches is n + 1
  • the number of patch overlapping points (SD electrode pairs) that are connection points is n.
  • all n electrode pairs must have a conductive or semiconductor connection (no single electrode pair is connected), and n It is necessary that at least one of the electrode pairs exhibits a semiconductor connection. This probability can be represented as (P M + P S) n x (1 -P M n).
  • FIG. 7D is a graph showing how the logarithmic value 1 og (errorrate) of the lowest defect ratio changes under each condition of n.
  • FIG. 8A, 8B, and 8C are cross-sectional views schematically showing a manufacturing procedure of the semiconductor device according to the present invention.
  • the substrate 11 an insulating material such as a plastic material, a ceramic material, or an acid silicon can be used.
  • the source electrode 12 and the drain electrode 13 are prepared in advance using a lithography method or the like. These electrodes may be produced after the production of CNT patches.
  • the first CNT film 14 is formed.
  • the CNT film can be prepared for various methods such as laser ablation, arc discharge, chemical vapor deposition (CVD), and high PCO (high-pressurecarbon monoxide). .
  • CVD chemical vapor deposition
  • PCO high-pressurecarbon monoxide
  • the present invention is not limited to these methods, and other methods may be used as long as CNT having good crystallinity can be manufactured.
  • CNT may be used by increasing the ratio of semiconductor CNT by optimizing the growth conditions and purifying in advance. Normal C NT is two-thirds of the theoretical ratio is to be the semiconductor CNT, by increasing this value, P M decreases, since P s is increased, more the proportion of the defective Can be easily reduced.
  • a method of attaching the CNT film to the substrate a method of spraying or depositing CNT in the gas phase, or a method of attaching CNT through a liquid phase by dispersing the CNT in a solvent or the like can be used.
  • CNTs produced by various vapor phase growth methods can be guided to the substrate by air current, electrostatic force, light pressure, weight, etc. from the state in which it drifts in the gas phase.
  • CNT pieces in a solvent can be dispersed using an ultrasonic vibrator or the like, and the CNT film can be adhered to the substrate by applying this solution to the substrate.
  • a coating method it is possible to use a method such as a direct brushing method, a spin coating method, a dip coating method, a spray coating method, or a method of dropping fine droplets.
  • the C N T density of the coating film can be controlled by the C N T density in the solution and the coating conditions such as the number of times and the speed. In the simulation, the density is expressed by the number of CNTs per unit area.
  • the protective film 15 is patterned into the shape of a C N T patch prepared as shown in FIG. 8A.
  • an organic resin that is insoluble in an organic solvent such as a lift-off resist and is soluble in an alkaline solvent, or a metal thin film that can be dissolved with a weak acid or weak strength can be used.
  • a 1 thin film is preferable as a mask material because it is highly resistant to various treatments and can be easily removed with a weak alkali.
  • the organic resin window is opened with an alkaline solvent using the resist pattern obtained by exposing the photoresist for organic resin patterning as a mask. Then, the organic resin mask can be produced by removing only the photoresist with acetone or the like. In this case, even when a CNT solution using an organic solvent is applied, the pattern is sufficiently retained, which is very effective.
  • a 1 thin film 3 0 ⁇ ⁇ ! Pattern a ⁇ 50 nm A1 film using the same photoresist, and simultaneously develop the resist and open the window of the A1 film with an alkaline developer for photoresist. After that, only the photoresist can be removed to obtain an A1 mask.
  • the unmasked part of the CNT film can be removed.
  • a method for removing the CNT film a method such as an oxygen plasma treatment, a plasma treatment with other oxidizing gas, an ozone treatment, a sputtering treatment, or a strong acid treatment can be selected according to the use.
  • a CNT film 16 as a second layer is applied, and the protective film 17 is patterned (FIG. 8B).
  • the protective film 17 was removed.
  • the protective films 15 and 17 were removed together to obtain a CNT patch 18 as the second layer (Fig. 8C).
  • a method for removing the protective film can be appropriately selected. For example, both the organic resin and the A1 mask can be effectively removed with a weak solution such as a photoresist developer.
  • a gate insulating film can be further coated on the CNT patches 14 and 18, and a gate electrode can be formed thereon.
  • a gate electrode covered with a gate insulating film on a substrate 11 can be produced in advance, and a device can be produced thereon. In this way, a CNT device (transistor) using a notched CNT film as a channel can be fabricated.
  • the leakage current flowing through the conductive CNT path As described above, in CNT transistors, the largest factor that deteriorates the characteristics of the onZo f f ratio is the leakage current flowing through the conductive CNT path. In order to suppress this leakage current, it is necessary to connect at least part of the S_D with semiconducting CNT without connecting it directly with conductive CNT. When the S-D electrodes are directly connected only by the conductive CNT, the S-D is in the short state, leak current flows, and the on / off characteristics of the transistor deteriorate. For this reason, semiconductor CNTs must be used whenever the transistor channel length is fabricated using a single CNT.
  • the CNT channel layer of the transistor is divided so as to be orthogonal to the channel direction, and a plurality of CNT patches are used to connect S-D.
  • a transistor is fabricated using multiple CTN patches, a transistor with a switch characteristic of almost 100% can be obtained in a very wide CNT density region.
  • conductive CNTs are mixed in this way, by configuring the channel layer with a plurality of CNT patches orthogonal to the channel direction, a part of the CMT patch in the channel layer is replaced with a semiconducting CNT patch. Can increase the probability.
  • a transistor whose part of the channel layer is composed of semiconducting CNT patches is modulated by the gate voltage and performs on / off operation. In this way, a transistor having a good on / off ratio can be obtained.
  • a semiconductor device including a transistor having a good onZo ff ratio and a manufacturing method thereof can be obtained.
  • FIGS. 8A, 8B, and 8 C. a typical manufacturing method and characteristics of a transistor manufactured by the manufacturing method will be described in detail with reference to FIGS. 8A, 8B, and 8 C. .
  • a polyethylene naphthalate substrate having a thickness of 200 ⁇ was used as the substrate 11.
  • the substrate 11 other plastic materials, ceramic materials, insulating materials such as silicon oxide can be used.
  • the source electrode 12 and the drain electrode 13 manufactured using optical exposure are manufactured.
  • the electrode material a double-layer metal film of 5 nm titanium 45 5 nm gold was used.
  • the first CNT film 14 was formed by a coating method.
  • the solution was prepared by adding CNT 1 // g prepared by the laser ablation method to a 1 ml dichloroethane solution and stirring for 10 seconds with a head-type ultrasonic stirrer. This solution 201 was spin coated on the substrate 10 times to form CNTS14.
  • the protective film 15 an A 1 film deposited with a thickness of 30 nm was used. Optical exposure was used to process the A 1 film. The CNT film-coated substrate covered with photoresist ⁇ is optically exposed using a desired optical mask. Then, when developing for 1 minute using a 2.5% tetramethylammonium hydrate (TMAH) solution, the A 1 film can be etched simultaneously, and the protective film 15 can be obtained. Then remove the photo resist with acetone. Through the same procedure, the second-layer CNT patch 18 was processed, and finally the A 1 protective film was removed using 2.5% TMAH.
  • TMAH tetramethylammonium hydrate
  • a CNT patch channel layer in which a total of 21 CNT patches with a width of 9 ⁇ m and a distance of l ⁇ m are placed between the S and D distances of 100 ⁇ .
  • ⁇ 20.
  • the size corresponding to the channel width of the transistor was 100 / xm.
  • a 300 nm thick hydrogenated silsesquioxane (HSQ) film was prepared by spin coating, and cured with a mercury lamp for optical exposure for 5 minutes.
  • HSQ hydrogenated silsesquioxane
  • a second FET with the CNT film formed and the CNT patch size changed.
  • the second FET increases the number of spin coatings to form a C NT film to 40, the C NT patch width is 6 ⁇ , the spacing between adjacent patches in the same layer is 4 m, and the patch overlap width Is 1 zm.
  • This FET had an on-resistance of 2.5 ⁇ 10 5 ⁇ , and a mobility of 200 cm 'V s 2 was obtained.
  • the normal operation probability of FET was 100%.
  • a channel layer composed of a plurality of CNTs is further processed into a plurality of CNT patches orthogonal to the channel direction, and a channel layer is produced by superimposing these CNT patches.
  • the channel layer By configuring the channel layer with multiple C NT patches orthogonal to the channel direction, it is possible to increase the probability that a part of the C NT patch in the channel layer becomes a semiconducting C NT patch.
  • a transistor having a good onZo ff ratio can be obtained by using a part of the channel layer as a semiconducting CNT patch. Since CNT is used as the channel layer, it can be formed by a lower temperature process.
  • a semiconductor device including a transistor having a good on / off ratio and a manufacturing method thereof can be obtained.
  • the present invention comprises a source electrode and a drain electrode, and a channel layer provided between the source electrode and the drain electrode, and the channel layer has a size shorter than the channel length in the channel direction.
  • a semiconductor device composed of (N + 1) (N is a positive integer) carbon nanotube patches and connecting the source electrode and the drain electrode is obtained.
  • adjacent carbon nanotube patches are arranged so as to overlap each other with the force of different layers, and the overlapping width can be 1 ⁇ or less.
  • at least one of the (N + 1) carbon nanotube patches may include at least one semiconducting carbon nanotube, and the length may be 20 or more.
  • the carbon nanotubes that make up the patch may contain more than two-thirds of the theoretical abundance of semiconducting carbon nanotubes.
  • Forming a first carbon nanotube patch further forming a second carbon nanotube film between the source electrode and the drain electrode, and dividing the second carbon nanotube film perpendicular to the channel direction. Forming a second carbon nanotube patch so as to fill the gap between the first carbon nanotube patches and the gap between the source electrode and the drain electrode, and a method for manufacturing a semiconductor device.
  • the substrate can be an insulating material including any one of a plastic material, a ceramic material, and silicon oxide.
  • the single-bonn nanotube may be produced by any one of the laser ablation method, the arc discharge method, the chemical vapor deposition method (CVD), and the Hi PCO (hig hp ressurecarbon monoxide) method.
  • the first and second carbon nanotube films may be produced by any one of a method of attaching the carbon nanotubes in a gas phase, a method of dispersing in a solvent or the like, and attaching via a liquid phase. .

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Abstract

　トランジスタのＣＮＴチャネル層をチャネルの直交方向に分断し、複数のＣＮＴパッチを用いてソース・ドレイン間を接続する。ＣＮＴチャネル層を複数のＣＮＴパッチで構成することで、そのＣＮＴパッチのいくつかを半導体的ＣＮＴパッチとする確率が高くなる。チャネル層を構成する複数のＣＮＴパッチの一部を半導体的ＣＮＴパッチとすることで、良好なｏｎ／ｏｆｆ比を持つトランジスタが得られる。

Description

半導体装置及びその製造方法 技術分野
本発明は半導体装置及びその製造方法に関し、 特に、 チャネル層にカーボンナ ノチューブを用いた半導体装置及びその製造方法に関する。 明
背景技術
チャネル層として、 カーボンナノチューブ （以下、 CNTと記載する） を用い 書
た半導体装置の検討が行われている。 CNTは、 グラフアイ トシートがシームレ スの筒状構造を形成してできる炭素材料である。 CNTの太さは最小約 0. 7 n mで、 長さは通常 1〜数 10 /zm、 長い場合には 1 mmを超えるものもある。 太 さが約 5 nm以上の CNTは金属的 （導電体的） な性質を示すが、 5 nm以下の CNTでは、 グラフアイ トシートの巻き方 （カイラリティ、 螺旋性） に依存して 半導体的性質を示すものがある。 この半導体的性質を示す CNTを、 半導体装置 に応用しようという研究が進められているのである。
CNTは、 現在一般的に半導体装置に使用されているシリコンを上回る高い電 子 （正孔） 移動度 （例示； 1000〜 10000 cm2ZV s) を持つ性質があ る。 このような性質は、 電界効果型トランジスタ （FET) などのスイッチング デバイスとして、 特に、 高い応答速度が求められる画像表示装置等に用いられる スイッチングデバイスとして、 大きく期待される。
また、 CNTは、 半導体装置の製造方法の観点からも利点を有している。 CN Tを用いて半導体装置を製造するにあたっては、 レーザーアブレーシヨン法、 ァ 一クプラズマ法、 化学気相成長法などのバルク成長方法によって作製した C N T を、 基板の表面に付着させればよい。 この過程において、 高いプロセス温度を必 要とせず、 容易に高移動度トランジスタを作製することができる。
製造時に高いプロセス温度を必要としない、 という利点は、 特に薄型画像表示 装置に対する要求を満たす上で適している。 画像表示装置作製における要求の一 つとして、 装置自体の軽量化や、 曲げたり、 丸めたりする意味でのフレキシブル 化が挙げられる。 アクティブマトリックス型の装置については、 素子駆動用 TF Tとして、 多結晶シリコンが一般的に用いられる。 しかしながら、 多結晶シリコ ンを用いた場合、 移動度を高めるために高温 （例示 300°C以上） ァニール処理 が必要であるため、 プロセス温度を下げられない。
プラスチック基板を使用するためには、 プロセス温度を高くても 200度、 好 ましくは 120度以下程度に下げる必要がある。 従って、 基板としては、 プラス チック基板ではなく、 重くて割れやすいガラス基板が用いられている。 そこで、 高いァニール処理を必要としない半導体材料として、 非常に低いプロセス温度で 利用できるほとんど唯一の半導体材料ともいえる C N Tが期待されているのであ る。
また、 アクティブマトリックス型の液晶素子、 EL素子を用いた画像表示装置 の場合の他の課題の一つとして、 光リーク電流の抑制が挙げられる。 画素のシリ コン T FT部分に、 バックライ トからの光 （〜1 051 X ) が侵入すると、 光リ ーク電流が増大してしまう。 これを抑えるために、 画素トランジスタの部分は金 属薄膜で作製した遮光膜で覆う必要がある。 しかし、 そのため、 画素トランジス タの占める面積分だけ開口率が制限されてしまう。
その結果、 画像表示装置としては、 画素開口率の制限による最大輝度や明るさ の変化幅の減少、 光のロスによるエネルギー効率低下などが生じ、 同時に金属遮 光膜の作製プロセスの付加によって、 性能対コストの比率が悪化してしまう。 こ れに対して、 C NTを用いた半導体装置は、 J a p a n e s e J o u r n a l o f Ap p l i e d Phy s i c s誌 （44号 4 A卷 1 592頁 2 005年） に記載される様に、 光リーク電流が非常に小さい性質を持つ。 従って、 CNTは、 このようなコスト面ゃリニク電流の課題を解決する手段としても期待 されている。
しかしながら、 CNTを半導体装置に応用しょうとする場合には、 CNT製造 時に、 導電体的性質を持つ C NTと、 半導体的性質を持つ CNTが同時に作製さ れてしまうという点を考慮しなければならない。 作製されたままの C N Tを使つ てトランジスタを作製した場合、 一本でも導電体的な CNTが存在するとソース 一ドレイン （S—D) 間のリーク電流によって、 トランジスタのオン電流とオフ 電流比 （以下、 o nZo f f 比と略記する） などのスイッチング特性が悪化して しまうという問題がある。
そのため、 成長した CNTから導電体的 CNTを除去する試みや、 半導体的 C NTだけを選択的に成長させる試みなどがなされている。 し力 し、 実際は全ての 導電体的 CNTを除去することは困難であるのが実情である。 例えば、 成長後に 導電体的 CNTと半導体的 CNTを分離しようとしても、 CNTが静電気や物理 吸着によつて凝集しゃすレ、上、 非常に細くて長い構造を持つので一度凝集すると 分離しにくい。
また、 成長過程における導電体的 C N Tと半導体的 CNTの作り分けることも、 非常に難しレ、。 例えば CNTの成長に用いる金属触媒粒子サイズを 0. l nm以 下の誤差で揃えた場合でも、 C NTのカイラリティにより導電体的か半導体的か が変化してしまう。 このように導電体的 C NTと半導体的 C NTとの分離や、 作 り分けすることは困難である。 従って、 CNTを用いて半導体装置を作製する際 には、 導電体的 CNTと半導体的 CNTが混合した材料を使っても、 o n/o f f 比の高いトランジスタを作製できることが望まれる。
導電体的 C N Tと半導体的 C N Tが混合した C N Tを用いた半導体装置の性能 を向上する方法として、 S c i e n c e誌 （292号 （200 1年）、 706 頁） には、 選択的焼き切り手法が開示されている。 しかしこの手法は、 半導体装 置の作動電流と比較してかなり大きな電流を流して焼き切り処理をする必要があ る。 そのため、 半導体装置全体に対する負荷が大きいこと、 個々の半導体装置に 処理を施し安定した特性を得ることが難しいこと、 焼き切り処理を施すと トラン ジスタのオン電流が減少すること、 などの問題があることなどから、 工業的に現 実的な方法とはなっていない。
さらに CNTを用いた半導体装置に関する特許文献として下記特許文献がある。 特開 2005— 93472号公報には、 カーボンナノチューブを電流通路に用い た電界効果半導体装置を製造するに際し、 カーボンナノチューブの分散液を調整 する工程と、 その分散液を所定パターンに付着する工程と、 その分散液を乾燥す ることによって、 カーボンナノチューブからなる電流通路を形成する工程と、 を 有する電界効果半導体装置の製造方法が開示されている。 この特開 2005-9 3472号公報には、 長さが 0. l /zm以上、 10 μ m以下のカーボンナノチュ ーブを用いることが記載されている。
また特開 2003- 1 7508号公報、 特開 2007— 12665号公報には、 チャネルと平行方向に複数の力一ボンナノチューブによりチヤネル層を構成した 電界効果トランジスタが記載されている。 特開 2006— 1 90868号公報に は、 チャネル層をカーボンナノチューブにより構成した多値の不揮発性記憶装置 が記載されている。 しかしこれらの上記先行文献には、 本発明の課題や、 その課 題を解決する技術的思想に関する記載がなく、 本願発明を示唆するものではない。 発明の開示
発明が解決しようとする課題
上記したように C N Tを用いた半導体装置においては、 導電体的 C N Tと半導 体的 C NTが混在する。 トランジスタの S—D間が導電体的 C NTにより直接接 続されることで、 そのスィツチング特性が悪化するという問題がある。
本発明の目的は、 導電体的 CNTが混在していても良好なスィツチング特性を 有する半導体装置及びその製造方法を提供することにある。 本発明の他の目的は、 低温プロセスにより形成することのできる半導体装置及びその製造方法を提供す ることにある。
課題を解決するための手段
本発明の半導体装置は、 ソース電極及びドレイン電極と、 前記ソース電極と前 記ドレイン電極間に設けられたチャネル層と、 を具備し、 前記チャネル層は、 チ ャネル方向には、 チャネル長よりも短い大きさを持つ （N+ 1) 個 （Nは正の整 数） のカーボンナノチューブパッチにより構成され、 前記ソース電極と前記ドレ イン電極間とを接続していることを特徴とする。
本発明の半導体装置の製造方法は、 基板のソース電極とドレイン電極間にカー ボンナノチューブを分散させた第 1のカーボンナノチューブ膜を形成する工程と、 前記第 1のカーボンナノチューブ膜をチャネル方向に直交して分断し、 第 1の力 一ボンナノチューブパッチを形成する工程と、 さらに前記ソース電極とドレイン 電極間に第 2のカーボンナノチューブ膜を形成する工程と、 前記第 2のカーボン ナノチューブ膜をチャネル方向に直交して分断し、 前記第 1のカーボンナノチュ ーブパッチの間隔及び前記ソース電極とドレイン電極間の間隔を埋めるように第 2のカーボンナノチューブパッチを形成する工程と、 を備えたことを特徴とする。 発明の効果
本発明においては、 トランジスタのチャネル層はチャネル方向に直交するよう に分断した複数の C N Tパッチを用いて構成する。 トランジスタのチャネル層を 複数の C N Tパッチから構成することで、 半導体的 C N Tパッチの確率を高くで きる。 この半導体的 CNTパッチからなるチャネル層をゲート電極により変調さ せ、 o nZo f f させることで、 良好な o n/o f f 比を有するトランジスタが 得られる。 図面の簡単な説明
図 1は、 C NTのパッチ加工を施さない半導体装置の模式図である。
図 2は、 図 1の半導体装置の特性分布の CNT密度依存性を示すグラフである。 図 3A、 図 3 Bは、 CNTのパッチ加工を説明する半導体装置の概略図である。 図 4は、 C N Tのパッチ加工を施した半導体装置の模式図である。
図 5は、 図 4の半導体装置の特性分布の C NT密度依存性を示すダラフである。 図 6は、 C NTのパッチ構造を説明する図である。
図 7A、 図 7 B、 図 7Cは、 C NTのパッチ加工を施した半導体装置において、 パッチの接続数 n=l、 5、 20における CNTの密度とパッチ同士の重なり幅 に対する不良割合を示すグラフであり、 図 7 Dはパッチの接続数と半導体装置の 不良率の関係を表すグラフである。
図 8A、 図 8 B、 図 8Cは、 C NTのパッチ加工を施した半導体装置の作製手 順を説明する断面図である。 発明を実施するための最良の形態
本発明の半導体装置及びその製造方法について、 図面を参照して詳細に説明す る。 図 1には CNTのパッチ加工を施さない半導体装置の模式図、 図 2には図 1 に示す半導体装置の特性分布の C NT密度依存性を示すグラフを示す。 図 3 A、 3 Bには CNTのパッチ加工を説明する半導体装置の概略図を示す。 図 4には C N Tのパッチ加工を施した半導体装置の模式図、 図 5には図 4に示す半導体装置 の特性分布の C N T密度依存性を示すグラフを示す。 図 6には C N Tのパッチ構 造を説明する図を示す。 図 7A、 7B、 7 Cにはパッチの接続数 n = 1、 5、 2 0における C N Tの密度とパッチ同士の重なり幅に対する不良割合を示すグラフ であり、 図 7 Dはパッチの接続数と半導体装置の不良率の関係を表すグラフを示 す。 図 8A、 8B、 8 Cには CNTのパッチ加工を施した半導体装置の作製手順 を説明する断面図を示す。
最初に本発明と対比させるために図 1、 2を参照して、 CNTのパッチ加工を 施さない CNTをチャネル層とした半導体装置を説明する。 ここでの半導体装置 のデバイスは、 トランジスタである。 図 1に示すトランジスタは、 ソース （S) —ドレイン （D) (以下、 S— Dと略記する） 間のチャネル長 L c h= 100 / m、 チヤネノレの幅 L w 100 mである。
CNTチャネルとして、 長さ L c n t =40 /x mの直線状の C N Tを密度 0. 025本 Ζμπιで配置し、 チャネルの幅 Lwが 100 /zmになるように作製する。 図 1における両端のコの字型の領域は、 ソース （S) 電極 5、 ドレイン （D) 電 極 6である。 S— D電極の間に分散する直線状の C NTの内、 実線で示す C NT は導電体的 CNT、 点線で示す CNTは半導体的 CNTである。 L c h Lw、 L c n tの大きさは仮のもので、 C NTも実際とは異なって直線状に表している。 しかしトランジスタ特性を予測するために重要なことは、 L c hや Lwと L c n tの関係や、 CNT同士や CNTと電極が接続する点がどのように配置し、 関 係するかである。 従ってこの様な仮定は十分これらの要件を満たすものである。 ここで重要な点は、 CNTが非常に細長い形状を持っために、 作製しょう'とする トランジスタの S— D間距離に対して無視できない長さを持つことである。 場合 によっては、 S— D間距離よりも長い CNTが存在するために、 導電体的 CNT が S— D間を直接に接続する可能性が高くなる。
図 2は、 図 1の条件のトランジスタについて CNTの密度を変化させたときに、 実際のトランジスタがどのような特性を示すか調べたものである。 トランジスタ の特性予測は、 回路シミュレータによって解析する方法で行った。 計算機上で実 際に分散させた CNTのランダムネットワークに、 CNT自身の抵抗、 CNT同 士ゃ C NTと電極の間の接触抵抗、 さらに 1本の半導体的 CNTが示す o nZo f f 比 （105と仮定） を割り当てたネットワーク型デバイスとして解析した。 図 2の横軸は C NTの密度 （本 / im)、 縦軸は割合を表す。 o p e nと表す プロットは電流が全く流れないトランジスタの割合を示し、 s h o r tと表すも のは、 逆に o nZo f f 比が 102未満で導電体的 CNTによるリーク電流が大 きいトランジスタの割合を示す。 s wh i c hと表すものは、 o n/o f f 比が 102以上で、 半導体的 CNTからなる良好な特性を持つトランジスタの割合で ある。 それぞれの割合は、 各条件で 64個作製したトランジスタの特性を調べて プロットしたものである。
図 1で示した密度 0. 025本 /jumの C NTをチャネル層としたトランジス タの場合、 図 2からほぼ 100%が s h o r tの特性を示すことが分かる。 実際 に図 1でも、 導電体的 CNTが直接 S—D間を橋渡ししている様子が分かる。 こ のように S—D間距離に対して CNTの長さが大きいために、 ある一定以上の密 度で CNTを分散すると、 s h o r tの確率が高くなってしまうことを示してい る。
さらに図 2から、 最適な密度は 0. 006本 で、 この時 92%以上のト ランジスタが s w i t c hの特性を示すことが分かる。 しかし、 0. 025から 密度を下げたことによって、 s h o r tのトランジスタの割合は少なくなつたも のの、 今度は S—D間が C NTでつながっていない o p e nのトランジスタが出 てくる。 そのために、 100 mX 100 μ mのチャネルに 40 μ mの CNTで は、 条件を最適化しても 1割弱の不良デバイスが含まれ、 実際には製品として使 用することは難しい。
図 3A、 3 Bに本発明の半導体装置の概略図を示す。 本発明においては、 トラ ンジスタのチャネル層を C NT膜で構成する。 この C NTのネットワークで構成 される C NT膜をチャネルと直交する方向に分断し、 短冊状の C NTパッチとす る。 複数の CNTパッチを重ね合わせ、 トランジスタのチャネルを構成する。 チ ャネル層を複数の CNTパッチにより構成することで、 半導体的 CNTパッチの 確率が高くなる。 そのため CNT膜の密度を高くした場合でも、 導電体的 CNT が直接 S— D間を接続する確率を低減できる。
図 3 Aに示すように、 まずソース電極 5とドレイン電極 6を作製した基板に、 第一層目となる短冊状の CNTパッチ 1を、 お互いが重ならないように配置する。 C NTパッチ 1は、 図に示すようにチャネルと直交する方向に、 それぞれが分断 され、 配置されている。 さらに同様にチャネルと直交する方向に分断された第二 層目となる CNTパッチ 2を、 第一層目のパッチや S_D電極の間を埋めるよう に配置する （図 3B)。 この様にチャネルに複数の CNTパッチを配置すること で、 短冊状の CNTパッチが半導体的 CNTとなる確率を高くできる。 チャネル をチャネルと直交する方向に分断することで、 導電体的 CNTによって直接 S— D間が接続する確率を低減することができる。 '
図 4は、 チャネル長 L c h= 100 μπιの間に、 幅 6 μ mの短冊状の C NTパ ツチ 21枚を、 お互いが 1 /zm重なるように配置した場合のトランジスタの一例 を示す。 この様にソースとドレインを結ぶ方向に対して、 垂直に CNT膜を分断 して C NTのパッチを作製すると、 リーク電流を低減する上で効果的である。 図 5は、 図 4の構成のパッチ型トランジスタについて、 CNT膜の密度を変化させ た場合の、 o p e n、 s h o r t、 s w i t c hの割合を調べたものである。 図 2のパッチ加工を施さない場合の結果と比較すると、 非常に広い密度領域 （約 0. 016〜0. 033本 / z m) で、 ほぼ 100%、 s w i t c h特性のトランジ スタが得られていることが分かる。
実際の C NTパッチは、 有限の数の C NTで構成される不均一な膜である。 し かし便宜上、 ある一定の確率で導電体的 （ s h o r t)、 半導体的 （ s w i t c h) もしくは絶縁的 （o p e n) な接続をする均質な膜と考えて議論する。 絶縁 的な接続とは、 実際は CNTが接続しない状態を表す。 これらのパッチの重ね合 わせで S—D間がどのような電気的接続を示すかを予測することができる。
そこで図 6のような構成の S—D電極間が、 どのような電気的接続を示すかを 考える。 長さ L 1と L 3で表す領域はそれぞれ 1枚の C NTパッチ 3と CNTパ ツチ 4で構成され、 長さ L 2で表す領域は CNTパッチ 3と CNTパッチ 4の 2 枚の CNTパッチが重なっている領域である。 ここではパッチが重なる領域の電 気的接続がどのようになっているかを考えるため、 L 1と L 3については長さ 0 の極限とし、 CNTの密度もある一定以上-であるとすると、 L l、 L 3領域の電 気的接続は、 ほぼ 100%導電体的接続となる。 従って L 2の領域についてのみ 考慮すると、 S_D間が導電体的な接続となる確率は、 長さ L 2とパッチの密度 /0の関数 PM (L 2， p) となる。 同様に半導体的な接続となる確率は Ps (L 2, p ) となり、 S— D間が電気的に接続しない確率は 1— PM— Psである。 この様に表すことができる S— D電極対を直列に n個接続する。 つまり CNT パッチ数は n + 1個、 接続点となるパッチの重ね合わせ部 （S— D電極対） は n 個となる。 この場合に、 全体として半導体的な接続を示すためには、 n個の電極 対が全て導電体的か半導体的な接続を持つこと （一つでも接続しない電極対が無 いこと） と、 n個の電極対の内で少なくとも一つが半導体的接続を示すことが必 要である。 この確率は （PM+PS) nx (1 -PM n) と表すことができる。 この 確率は、 （PM+PS) は限りなく 1であり、 かつ PM< Psの条件の時に nを増や すほど 1に近づく。 この時、 1に足りない分が正常動作しない不良の割合となる。 図 7A、 7 B、 7Cは、 n = l、 5、 20の場合について、 不良割合の対数値 l o g (1— (PM+PS) nx (1— PM n)) を、 CNTの密度 （D e n s i t y) と、 L 2の重なり幅 （Ov e r l a p w i d t h) に対してプロットした ものである。 図 7Dは、 各 nの条件で、 最少となる不良割合の対数値 1 o g (e r r o r r a t e ) がどのように変化するかを表すグラフである。
これらのグラフから、 nを大きくすると最少となる不良割合が減少し、 n = 2 0の場合に最適な条件でデバイスを作製すると、 不良となる割合は 10一6以下 となる。 さらに nを増やすことでさらに不良割合を低減することができる。 また グラフから明らかな通り、 L 2の重なり幅を短くすると、 最適な C NTの密度は 大きくなる傾向がある。 従ってオン抵抗や移動度などのデバイス特性を向上する ために CNT密度を大きくする必要がある場合は、 L 2の重なり幅を短くすると 良いことが分かる。
L 2の重なり幅が 20 m以上では、 その関係が逆になり重なりを大きくする と、 最適の密度も大きくなる傾向がある。 しかし、 これはシミュレーションに用 いた C NTの長さ 40 ^umに関係している。 C NTを短くすると、 傾向が反転す る L 2の重なり幅の値が小さくなり、 C NTを長くすると反転する値は大きくな る。 これを利用して、 デバイス作製の最適条件を決定することも可能である。 ま た、 半導体的 C N Tの割合を高めた C N Tを利用することでさらにデバイスの不 良率を低減し、 オン抵抗、 移動度などの特性を向上し、 安定させることが可能で ある。
図 8A、 8 B、 8Cは、 本発明にかかる半導体装置の作製手順を概略的に示す 断面図である。 基板 1 1としては、 プラスチック材料、 セラミック材料、 酸ィ匕シ リコンなどの絶縁材料を用いることができる。 基板 1 1の上に、 リソグラフィ手 法などを用いて予めソース電極 12とドレイン電極 13とを作製する。 これらの 電極の作製は C N Tパッチの作製の後などでも構わない。
1層目の CNT膜 14を形成する。 CNT膜は、 例えば、 レーザーアブレ一シ ョン、 アークデイスチャージ、 化学気相堆積法 （CVD)、 H i PCO (h i g h— p r e s s u r e c a r b o n mo n o x i d e) 法などの方'法 用レヽ て準備することができる。 但し、 これらの方法に限られるものではなく、 結晶性 の良い C N Tを作製できれば他の方法を用いても構わない。 C N Tを基板表面に 分散する方法には、 CVD法などを用いて直接基板上に成長させる方法や、 予め 成長させた C NT膜を後から基板に付着させる方法がある。 直接成長させるには 基板を 500°C以上の高温にする必要があるので、 熱耐性の低い基板を用いる場 合は後者の方法を用いると良い。
また、 C NTは予め成長条件の最適化や、 精製処理を行って、 半導体 C NTの 比率を高めたものを使用しても良い。 通常の C NTは、 理論的比率の 3分の 2が 半導体 CNTであるとされているが、 この値を大きくすることによって、 PMが 減少し、 Psが増大するので、 より不良の割合を減少させることが容易になる。 C NT膜を基板に付着させる方法には、 気相で C NTを吹き付けたり降り積もら せたりする方法や、 CNTを溶媒などに分散させ、 液相を介して付着させる方法 を用いることができる。 気相で行う場合は、 様々な気相成長法で作製した C NT が気相に漂う状態から、 気流や静電気力、 光圧力、 重量などによって基板に誘導 し付着させることで、 CNTが束 （バンドル） になることを防ぐことができるの で好ましい。 溶液に分散する場合は、 溶媒に入れた C N T片を、 超音波振動子などを用いて 分散することができ、 この溶液を基板に塗布することで C N T膜を基板に付着さ せることができる。 塗布方法としては、 直接はけなどで塗る方法や、 スピンコー ト、 ディップコート、 スプレーコート、 微少液滴を滴下する方法などを用いるこ とができる。
塗布膜の C N T密度は、 溶液中の C N T密度や、 回数や速度などの塗布条件で 制御することができる。 シミュレーションでは、 C N Tの単位面積あたりの本数 で密度を表している。 実際にデバイスを作製する場合は、 基板に照射したレーザ 一光の散乱光強度や、 基板が透明である場合の透過光強度の測定値と、 デバイス を作製して得られる o p e n、 s w i t c h、 s h o r tなどの割合によつて、 この塗布の最適条件を得ることができる。
続いて、 保護膜 1 5を図 8 Aのように作製した C N Tパッチの形にパターニン グする。 保護膜には、 リフトオフ用レジストなどの有機溶剤に不溶でアルカリ系 溶剤に溶解性を持つ有機樹脂や、 弱酸や弱アル力リで溶解できる金属薄膜を用い ることができる。 例えば A 1薄膜などは、 様々な処理に耐性が高く、 弱アルカリ で容易に除去することができるためマスク材料として好ましい。
有機樹脂を用いる場合は、 有機樹脂パターユング用のフォトレジストなどを露 光して得たレジストパターンをマスクとして、 アルカリ系溶剤で有機樹脂を窓開 けする。 その後フォトレジストだけをアセトンなどで除去することで有機樹脂マ スクを作製することができる。 この場合、 有機溶剤を用いる C N T溶液を塗布す る場合でも十分パターンが保持されるため非常に有効である。 A 1薄膜を用いる 場合は、 3 0 η π！〜 5 0 n mの A 1膜を同じくフォトレジストを用いてパター二 ングし、 フォ トレジス トの用のアルカリ現像液で、 レジストの現像と A 1膜の窓 開けを同時に行う。 その後フォトレジストのみを除去して A 1マスクを得ること ができる。
作製した保護膜をマスクにして、 マスクされていない部分の C N T膜を除去す ることができる。 C N T膜の除去方法には、 酸素プラズマ処理、 その他の酸化性 ガスによるプラズマ処理、 オゾン処理、 スパッタ処理、 強酸処理などの方法を用 途に応じて選ぶことができる。 続いて、 第二層目となる CNT膜 16を塗布し、 保護膜 1 7をパターニングす る （図 8B)。 パターニングした保護膜 1 7をマスクに用いて、 不要な範囲の C NT膜を除去する。 最後に、 保護膜 15と 1 7をまとめて除去することによって、 第二層目となる CNTパッチ 1 8を得た （図 8 C)。 保護膜を除去する方法は適 宜選ぶことができる。 例えば、 有機樹脂と A 1のマスクはいずれも、 フォトレジ スト用現像液などの弱アル力リ溶液で効果的に除去することができる。
トランジスタの変調を行うためのゲート電極は、 CNTパッチ 14、 18の上 にさらにゲート絶縁膜を被覆し、 その上にゲ一ト電極を作製することができる。 もしくは、 あらかじめ基板 1 1の上にゲート絶縁膜で被覆したゲート電極を作製 しておいて、 その上にデバイスを作製することも可能である。 この様にして、 ノ ツチ加工を施した CNT膜をチャネルとする CNTデバイス （トランジスタ） を 作製することができる。
上記したように CNTトランジスタにおいて、 o nZo f f 比の特性を悪化さ せる最大の要因は導電体的 CNTパスを流れるリーク電流である。 そのリーク電 流を抑制するためには、 S_D間を直接導電体的 CNTで接続しないで、 少なく ともその一部分を半導体的 CNTとする必要がある。 S— D電極間が導電体的 C NTだけによつて直接接続されている場合には、 S— D間が s h o r t状態とな りリーク電流が流れ、 トランジスタの o n/o f f 特性が悪くなる。 そのためト ランジスタのチャネル長を一本の C NTを用いて作製する場合は、 必ず半導体的 CNTを用いる必要がある。
本発明においては、 トランジスタの C NTチャネル層をチャネル方向に直交す るように分断し、 複数の CNTパッチを用いて S— D間を接続する。 複数の CN Tパッチを用いてトランジスタを作製する場合は、 非常に広い C NT密度領域で、 ほぼ 100%、 s w i t c h特性のトランジスタが得られる。 このように導電体 的 C NTが混在している場合にも、 チャネル層をチャネル方向に直交する複数の C N Tパッチで構成することで、 チャネル層の一部の C M Tパッチが半導体的 C NTパッチとなる確率を高くできる。 チャネル層の一部を半導体的 CNTパッチ により構成されたトランジスタは、 ゲート電圧により変調され、 o n/o f f 動 作を行う。 このようにして良好な o n/o f f 比を有するトランジスタができる。 本発明によれば、 良好な o nZo f f 比を持つトランジスタを備えた半導体装置 及びその製造方法が得られる。
(実施例）
以下、 本発明にかかる半導体装置の具体的な実施例として、 その代表的な製造 方法及びその製造方法により作製されたトランジスタの特性について、 図 8A、 8B、 8 Cを参照して詳細に説明する。
まず、 基板 1 1には厚さ 200 μπιのポリエチレンナフタレート基板を用いた。 基板 1 1にはその他のプラスチック材料、 セラミック材料、 酸化シリコンなどの 絶縁材料を用いることができる。 基板 1 1の上に、 光学露光を用いて作製したソ ース電極 12とドレイン電極 1 3を作製する。 電極材料には、 5 nmチタンノ 4 5 nm金の二層金属膜を用いた。 第 1の CNT膜 14は塗布法により形成した。 溶液は、 レーザーアブレーシヨン法で作製した CNT 1 // gを、 1m lのジクロ ロェタン溶液に投入し、 ヘッド型の超音波攪拌器で 10秒間攪拌し作製した。 こ の溶液 20 1を、 基板に 10回スピンコートして、 CNTS 14を形成した。 保護膜 15には、 30 nm厚さで蒸着した A 1膜を用いた。 A 1膜の加工には 光学露光を用いた。 フォ トレジス卜で覆った C NT膜付き基板を所望の光学マス クを用いて光学露光する。 その後 2. 5%のテトラメチルアンモニゥムハイドレ ート （TMAH) 溶液を用いて 1分現像すると、 A 1膜も同時にエッチングする ことができ保護膜 15を得ることができる。 その後、 アセトンを用いてフオ トレ ジストを除去する。 同様の手順を経て、 2層目の CNTパッチ 18を加工し、 最 後に 2. 5%TMAHを用いて A 1保護膜を除去した。
この様にして、 S— D間距離 100 μηの間に、 幅 9 μ mの C NTパッチを、 l ^mの間隔で、 第一層、 第二層あわせて 21枚配置した CNTパッチチャネル 層を作製した。 この時、 η = 20となる。 トランジスタのチャネル幅にあたる大 きさは 100 /xmとした。 さらにゲート絶縁膜として、 厚さ 300 nmの水素化 シルセスキォキサン （HSQ) 膜をスピンコートで作製し、 光学露光用の水銀ラ ンプを 5分照射して硬化させた。 最後にソース、 ドレイン電極と同じ手順でゲー ト電極を作製して、 CNTパッチを用いた FETを作製した。 以上の手順で作製 した 100個の FETの正常動作 （o η/ο ί f 比 103以上） 確率は 100% で、 オン抵抗は平均 5 X 105Ω、 最大の o nZo f f 比は 105程度が得られ た。 この時の移動度はおよそ 50 cm · V/ s 2であった。
また、 上記で説明した半導体装置と同じ作製手順を用いて、 CNT膜の形成や、 CNTパッチのサイズを変更した第 2の FETを作製した。 第 2の FETは、 C NT膜を形成するスピンコートの回数を 40回に増やし、 C NTパッチの幅は 6 μπι、 同一層内での隣接パッチの間隔は 4 m、 パッチ同士の重なりの幅が 1 z mである。 この FETは、 オン抵抗が 2. 5 χ 105Ωとなり、 200 cm ' V ノ s 2の移動度を得ることができた。 FETの正常動作確率は 100%であった。 本発明では、 複数の CNTから構成されるチャネル層を、 さらにチャネル方向 に直交する複数の C NTパッチに加工し、 それらの C NTパッチを重ね合わせた チャネル層を作製する。 チャネル層をチャネル方向に直交する複数の C NTパッ チで構成することで、 チャネル層の一部の C NTパッチが半導体的 C NTパッチ となる確率を高くできる。 このようにチャネル層の一部を半導体的 CNTパッチ とすることで、 良好な o nZo f f 比を持つトランジスタが得られる。 またチヤ ネル層として C NTを使用することから、 より低温プロセスにより形成すること ができる。 本発明によれば、 良好な o n/o f f 比を持つトランジスタを備えた 半導体装置及びその製造方法が得られる。
本発明においては、 ソース電極及びドレイン電極と、 ソース電極と前記ドレイ ン電極間に設けられたチャネル層と、 を具備し、 チャネル層は、 チャネル方向に は、 チャネル長よりも短い大きさを持つ （N+ 1) 個 （Nは正の整数） のカーボ ンナノチューブパッチにより構成され、 ソース電極とドレイン電極間とを接続し ている半導体装置が得られる。
本発明の半導体装置は、 隣接するカーボンナノチューブパッチは異なる層の力 一ボンナノチューブパッチにより重なり合うように配置され、 その重なり幅は 1 μπι以下とすることができる。 また （N+ 1) 個のカーボンナノチューブパッチ の少なくとも 1つは、 半導体的カーボンナノチューブを少なくとも 1本以上含み、 Νは 20以上とすることができる。 さらに、 パッチを構成するカーボンナノチュ ーブは、 半導体的カーボンナノチューブを理論的存在比である 3分の 2より多く 含んでも良い。 本発明においては、 基板のソース電極とドレイン電極間にカーボンナノチュー ブを分散させた第 1のカーボンナノチューブ膜を形成する工程と、 第 1のカーボ ンナノチューブ膜をチャネル方向に直交して分断し、 第 1のカーボンナノチュー ブパッチを形成する工程と、 さらにソース電極とドレイン電極間に第 2のカーボ ンナノチューブ膜を形成する工程と、 第 2のカーボンナノチューブ膜をチャネル 方向に直交して分断し、 第 1のカーボンナノチューブパッチの間隔及びソース電 極とドレイン電極間の間隔を埋めるように第 2のカーボンナノチューブパッチを 形成する工程と、 を備えた半導体装置の製造方法が得られる。
本発明の半導体装置の製造方法において、 基板はプラスチック材料、 セラミツ ク材料、 酸化シリコンのいずれかを含む絶縁材料とすることができる。 また、 力 一ボンナノチューブは、 レーザーアブレーシヨン法、 アークデイスチャージ法、 化学気相堆積法 （CVD)、 H i PCO (h i g h-p r e s s u r e c a r b o n mo n o x i d e) 法のいずれかの方法により作製しても良い。 さらに、 第 1、 及び第 2のカーボンナノチューブ膜は、 カーボンナノチューブを気相で付 着させる方法、 溶媒などに分散させ、 液相を介して付着させる方法のいずれかの 方法により作製しても良い。
以上、 実施形態及び実施例に基づき本発明を具体的に説明したが、 本発明は上 述の実施形態及び実施例に制限されるものではなく、 その要旨を逸脱しない範囲 で種々の変更を施すことができ、 これらの変更例も本願に含まれることはいうま でもない。
この出願は、 2007年 4月 16日に出願された日本出願特願 2007— 10 6732号を基礎とする優先権を主張し、 その開示の全てをここに取り込む。

Claims

1 . ソース電極及びドレイン電極と、 前記ソース電極と前記ドレイン電極間 に設けられたチャネル層と、 を具備し、 前記チャネル層は、 チャネル方向には、 チャネル長よりも短い大きさを持つ （N + 1 ) 個 （Nは正の整数） のカーボンナ ノチューブパッチにより構成され、 前記ソース電極と前記ドレイン電極間とを接 続していることを特徴とする半導体装置。
2 . 隣接するカーボンナノチューブパッチは異なる層のカーボンナノチュー の
ブパッチにより重なり合うように配置され、 その重なり幅は 1 μ πι以下であるこ とを特徴とする請求項 1に記載の半導体装置。
囲
3 . 前記 （N + 1 ) 個のカーボンナノチューブパッチの少なくとも 1つは、 半導体的カーボンナノチューブを少なくとも 1本以上含むことを特徴とする請求 項 1又は 2に記載の半導体装置。
4 . 前記 Νは、 2 0以上であることを特徴とする請求項 1乃至 3のいずれか に記載の半導体装置。
5 . パッチを構成するカーボンナノチューブは、 半導体的カーボンナノチュ ーブを理論的存在比である 3分の 2より多く含むことを特徴とする請求項 1乃至 4のいずれかに記載の半導体装置。
6 . 基板のソース電極とドレイン電極間にカーボンナノチューブを分散させ た第 1のカーボンナノチユーブ膜を形成する工程と、 前記第 1のカーボンナノチ ユーブ膜をチャネル方向に直交して分断し、 第 1のカーボンナノチューブパッチ を形成する工程と、 さらに前記ソース電極と ドレイン電極間に第 2のカーボンナ ノチューブ膜を形成する工程と、 前記第 2のカーボンナノチューブ膜をチャネル 方向に直交して分断し、 前記第 1のカーボンナノチューブパッチの間隔及び前記 ソース電極とドレイン電極間の間隔を埋めるように第 2のカーボンナノチューブ パッチを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
7. 前記基板は、 プラスチック材料、 セラミック材料、 酸化シリコンのいず れかを含む絶縁材料であることを特徴とする請求項 6に記載の半導体装置の製造 方法。
8. 前記カーボンナノチューブは、 レーザーアブレーシヨン法、 アークディ スチャージ法、 化学気相堆積法 （CVD)、 H i PCO (h i g h— p r e s s u r e c a r b o n m o n o x i d e ) 法のいずれかの方法により作製する ことを特徴とする請求項 6又は 7に記載の半導体装置の製造方法。 、
9. 前記第 1、 及び第 2のカーボンナノチューブ膜は、 前記カーボンナノチ ユーブを気相で付着させる方法、 溶媒などに分散させ、 液相を介して付着させる 方法のいずれかの方法により作製することを特徴とする請求項 6乃至 8のいずれ かに記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061046A (ja) * 2009-09-10 2011-03-24 Sony Corp ３端子型電子デバイス及び２端子型電子デバイス
US20110147715A1 (en) * 2008-06-16 2011-06-23 Purdue Research Foundation Medium Scale Carbon Nanotube Thin Film Integrated Circuits on Flexible Plastic Substrates
JP2014150175A (ja) * 2013-02-01 2014-08-21 Honda Motor Co Ltd 半導体装置に好適なカーボンナノチューブ束群を用いた半導体装置の製造方法、及び半導体装置
JP2014150174A (ja) * 2013-02-01 2014-08-21 Honda Motor Co Ltd キャリア輸送方向に対して直交する方向にｃｎｔチャネルを有する電界効果トランジスタ

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US10665798B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278505A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> カーボンナノチューブの製造方法及びトランジスタの製造方法
JP2007031239A (ja) * 2005-07-29 2007-02-08 Sony Corp 金属的カーボンナノチューブの破壊方法、半導体的カーボンナノチューブ集合体の製造方法、半導体的カーボンナノチューブ薄膜の製造方法、半導体的カーボンナノチューブの破壊方法、金属的カーボンナノチューブ集合体の製造方法、金属的カーボンナノチューブ薄膜の製造方法、電子素子の製造方法、カーボンナノチューブ集合体の製造方法、金属的カーボンナノチューブの選択的反応方法および半導体的カーボンナノチューブの選択的反応方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
JP4036454B2 (ja) * 2003-05-30 2008-01-23 独立行政法人理化学研究所 薄膜トランジスタ。
JP4834950B2 (ja) 2003-09-12 2011-12-14 ソニー株式会社 電界効果半導体装置の製造方法
US7345296B2 (en) * 2004-09-16 2008-03-18 Atomate Corporation Nanotube transistor and rectifying devices
JP2006190868A (ja) 2005-01-07 2006-07-20 Sharp Corp 半導体記憶装置
US20100065820A1 (en) * 2005-02-14 2010-03-18 Atomate Corporation Nanotube Device Having Nanotubes with Multiple Characteristics
JP4864358B2 (ja) 2005-06-28 2012-02-01 富士通株式会社 カーボンナノ細線トランジスタの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278505A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> カーボンナノチューブの製造方法及びトランジスタの製造方法
JP2007031239A (ja) * 2005-07-29 2007-02-08 Sony Corp 金属的カーボンナノチューブの破壊方法、半導体的カーボンナノチューブ集合体の製造方法、半導体的カーボンナノチューブ薄膜の製造方法、半導体的カーボンナノチューブの破壊方法、金属的カーボンナノチューブ集合体の製造方法、金属的カーボンナノチューブ薄膜の製造方法、電子素子の製造方法、カーボンナノチューブ集合体の製造方法、金属的カーボンナノチューブの選択的反応方法および半導体的カーボンナノチューブの選択的反応方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147715A1 (en) * 2008-06-16 2011-06-23 Purdue Research Foundation Medium Scale Carbon Nanotube Thin Film Integrated Circuits on Flexible Plastic Substrates
US8946683B2 (en) * 2008-06-16 2015-02-03 The Board Of Trustees Of The University Of Illinois Medium scale carbon nanotube thin film integrated circuits on flexible plastic substrates
JP2011061046A (ja) * 2009-09-10 2011-03-24 Sony Corp ３端子型電子デバイス及び２端子型電子デバイス
JP2014150175A (ja) * 2013-02-01 2014-08-21 Honda Motor Co Ltd 半導体装置に好適なカーボンナノチューブ束群を用いた半導体装置の製造方法、及び半導体装置
JP2014150174A (ja) * 2013-02-01 2014-08-21 Honda Motor Co Ltd キャリア輸送方向に対して直交する方向にｃｎｔチャネルを有する電界効果トランジスタ

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