JP2011061046A - 3端子型電子デバイス及び2端子型電子デバイス - Google Patents
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Abstract
【解決手段】3端子型電子デバイスは、(A)制御電極14、(B)第1電極及び第2電極16、並びに、(C)第1電極と第2電極の間であって、絶縁層15を介して制御電極14と対向して設けられた能動層20を備えており、能動層20はナノシート21の集合体から成り、ナノシートの平均サイズをLS、第1電極と第2電極の間隔をDとしたとき、LS/D≧10を満足する。あるいは又、第1電極及び第2電極の長さをLEとしたとき、D×LE≧3×102×LS 2を満足する。
【選択図】 図1
Description
(A)制御電極、
(B)第1電極及び第2電極、並びに、
(C)第1電極と第2電極の間であって、絶縁層を介して制御電極と対向して設けられた能動層、
を備えた3端子型電子デバイスであって、
能動層は、ナノシートの集合体から成る。
(A)第1電極及び第2電極、並びに、
(B)第1電極と第2電極の間に設けられた能動層、
を備えた2端子型電子デバイスであって、
能動層は、ナノシートの集合体から成る。
1.本発明の第1の態様及び第2の態様に係る3端子型電子デバイス及び2端子型電子デバイス、全般に関する説明
2.実施例1(本発明の第1の態様及び第2の態様に係る3端子型電子デバイス)
3.実施例2(実施例1の変形)
4.実施例3(実施例1の変形)
5.実施例4(実施例1の変形)
6.実施例5(本発明の第1の態様及び第2の態様に係る2端子型電子デバイス、その他)
本発明の第1の態様あるいは第2の態様に係る3端子型電子デバイスあるいは2端子型電子デバイス(以下、これらを総称して、単に、『本発明の電子デバイス』と呼ぶ場合がある)において、ナノシートとは、一辺の長さが数十ナノメートルから数百ミクロンの大きさで、厚さが数原子層以下の材料を指す。代表的なナノシートとして、炭素原子1層から成るグラフェン(還元グラフェン酸化物,RGOを含む)から成るナノシートや、MoS2、SnS2、GaSeといった半導体材料から成るナノシートを挙げることができる。これらのナノシートを溶媒に分散させることで、溶液プロセス(例えば、塗布法)に基づき、大面積の薄膜を成膜することができる。ナノシートを用いて溶液プロセスで薄膜を基体上に成膜すると、ナノシートが基体上に堆積(積層)して基体を覆うため、電子は、ナノシートからナノシートへと伝導して、電極間を横断することができる。このとき、ナノシート集合体(多数のナノシートから構成された薄膜)のシート抵抗値Rsheetは、(Rintra+Rinter)の総和となる(図3の模式図参照)。ここで、Rintraは、ナノシート内部の電気抵抗値であり、Rinterは、ナノシート間の電気抵抗値である。シート抵抗値Rsheetが、RintraとRinterの総和となる理由は、図3に示すように、(Rintra+Rinter)の直列接続が、並列に、多数、存在するためである。尚、図3中、電流の流れる方向に対して垂直に配された抵抗成分(Rintra)には電流が流れないため(あるいは流れても僅かであるが故に)、無視することができる。
(a)支持体上に形成されたゲート電極(制御電極に相当する)、
(b)ゲート電極及び支持体上に形成されたゲート絶縁膜(絶縁層に相当し、且つ、基体に相当する)、
(c)ゲート絶縁膜上に形成されたソース/ドレイン電極(第1電極及び第2電極に相当する)、並びに、
(d)ソース/ドレイン電極の間であってゲート絶縁膜上に形成され、能動層によって構成されたチャネル形成領域、
を備えている。
(a)支持体上に形成されたゲート電極(制御電極に相当する)、
(b)ゲート電極及び支持体上に形成されたゲート絶縁膜(絶縁層に相当し、且つ、基体に相当する)、
(c)ゲート絶縁膜上に形成され、能動層によって構成されたチャネル形成領域を含むチャネル形成領域構成層、並びに、
(d)チャネル形成領域構成層上に形成されたソース/ドレイン電極(第1電極及び第2電極に相当する)、
を備えている。
(a)基体上に形成されたソース/ドレイン電極(第1電極及び第2電極に相当する)、
(b)ソース/ドレイン電極の間の基体上に形成され、能動層によって構成されたチャネル形成領域、
(c)ソース/ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁膜(絶縁層に相当する)、並びに、
(d)ゲート絶縁膜上に形成されたゲート電極(制御電極に相当する)、
を備えている。
(a)基体上に形成され、能動層によって構成されたチャネル形成領域を含むチャネル形成領域構成層、
(b)チャネル形成領域構成層上に形成されたソース/ドレイン電極(第1電極及び第2電極に相当する)、
(c)ソース/ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁膜(絶縁層に相当する)、並びに、
(d)ゲート絶縁膜上に形成されたゲート電極(制御電極に相当する)、
を備えている。
(A)制御電極(ゲート電極14が相当する)、
(B)第1電極及び第2電極(ソース/ドレイン電極16が相当する)、並びに、
(C)第1電極と第2電極の間であって、絶縁層(ゲート絶縁膜15が相当する)を介して制御電極14と対向して設けられた能動層20、
を備えた3端子型電子デバイスである。
(a)支持体10上に形成されたゲート電極14(制御電極に相当する)、
(b)ゲート電極14及び支持体10上に形成されたゲート絶縁膜15(絶縁層に相当し、且つ、基体13に相当する)、
(c)ゲート絶縁膜15上に形成されたソース/ドレイン電極16(第1電極及び第2電極に相当する)、並びに、
(d)ソース/ドレイン電極16の間であってゲート絶縁膜15上に形成され、能動層20によって構成されたチャネル形成領域17、
を備えている。
試料 D(μm) LE(μm) D×LE(m2) D×LE/LS 2
1 2.5 34 8.5×10-11 2.1×10
2 2.5 100 2.5×10-10 6.3×10
3 2.5 560 1.4×10-9 3.5×102
4 2.5 2700 6.8×10-9 1.7×103
5 6.5 100 6.5×10-10 1.6×102
6 6.5 900 5.9×10-9 1.5×103
7 18.5 100 1.9×10-9 4.6×102
8 18.5 300 5.6×10-9 1.4×103
9 54.5 100 5.5×10-9 1.4×103
10 54.5 900 4.9×10-8 1.2×104
先ず、支持体10上にゲート電極14を形成する。具体的には、ガラス基板11の表面に形成されたSiO2から成る絶縁膜12上に、ゲート電極14を形成すべき部分が除去されたレジスト層(図示せず)を、リソグラフィ技術に基づき形成する。その後、密着層としてのチタン(Ti)層(図示せず)、及び、ゲート電極14としての金(Au)層を、順次、真空蒸着法にて全面に成膜し、その後、レジスト層を除去する。こうして、所謂リフト・オフ法に基づき、ゲート電極14を得ることができる。
次に、ゲート電極14を含む支持体10(より具体的には、ガラス基板11の表面に形成された絶縁膜12)上に、基体13に相当するゲート絶縁膜15を形成する。具体的には、SiO2から成るゲート絶縁膜15を、スパッタリング法に基づきゲート電極14及び絶縁膜12上に形成する。ゲート絶縁膜15の成膜を行う際、ゲート電極14の一部をハードマスクで覆うことによって、ゲート電極14の取出部(図示せず)をフォトリソグラフィ・プロセス無しで形成することができる。
その後、ゲート絶縁膜15の上に、金(Au)層から成るソース/ドレイン電極16を形成する(図1の(A)参照)。具体的には、密着層としての厚さ約0.5nmのチタン(Ti)層(図示せず)、及び、ソース/ドレイン電極16として厚さ約25nmの金(Au)層を、順次、真空蒸着法に基づき形成する。これらの層の成膜を行う際、ゲート絶縁膜15の一部をハードマスクで覆うことによって、ソース/ドレイン電極16をフォトリソグラフィ・プロセス無しで形成することができる。
次いで、能動層20を、上述したナノシート21を含む溶液を用いて、塗布法に基づき基体13上に形成する。具体的には、予め調製されたナノシート21を含む溶液を用いて、スピンコート法により、全面にナノシート21を含む溶液を塗布し、乾燥させることで、能動層20をゲート絶縁膜15及びソース/ドレイン電極16上に形成することができる(図1の(B)参照)。
最後に、全面にパッシベーション膜(図示せず)を形成することで、ボトムゲート/ボトムコンタクト型のFET(具体的には、TFT)を得ることができる。
(a)支持体10上に形成されたゲート電極14(制御電極に相当する)、
(b)ゲート電極14及び支持体10上に形成されたゲート絶縁膜15(絶縁層に相当し、且つ、基体13に相当する)、
(c)ゲート絶縁膜15上に形成され、能動層20によって構成されたチャネル形成領域17を含むチャネル形成領域構成層18、並びに、
(d)チャネル形成領域構成層18上に形成されたソース/ドレイン電極16(第1電極及び第2電極に相当する)、
を備えている。
先ず、実施例1の[工程−100]と同様にして、支持体10上にゲート電極14を形成した後、実施例1の[工程−110]と同様にして、ゲート電極14を含む支持体(より具体的には絶縁膜12)上に、基体13に相当するゲート絶縁膜15を形成する。
次いで、実施例1の[工程−130]と同様にして、能動層20を基体13の上に形成する(図4の(A)参照)。こうして、チャネル形成領域17を含むチャネル形成領域構成層18を形成することができる。
その後、チャネル形成領域構成層18の上に、チャネル形成領域17を挟むようにソース/ドレイン電極16を形成する(図4の(B)参照)。具体的には、実施例1の[工程−120]と同様にして、密着層としてのチタン(Ti)層(図示せず)、及び、ソース/ドレイン電極16としての金(Au)層を、順次、真空蒸着法に基づき形成する。これらの層の成膜を行う際、チャネル形成領域構成層18の一部をハードマスクで覆うことによって、ソース/ドレイン電極16をフォトリソグラフィ・プロセス無しで形成することができる。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例2の3端子型電子デバイスを完成させることができる。
(a)基体13に相当する絶縁膜12上に形成されたソース/ドレイン電極16(第1電極及び第2電極に相当する)、
(b)ソース/ドレイン電極16の間の基体13上に形成され、能動層20によって構成されたチャネル形成領域17、
(c)ソース/ドレイン電極16及びチャネル形成領域17上に形成されたゲート絶縁膜15(絶縁層に相当する)、並びに、
(d)ゲート絶縁膜15上に形成されたゲート電極14(制御電極に相当する)、
を備えている。
先ず、実施例1の[工程−120]と同様の方法で、基体13に相当する絶縁膜12上にソース/ドレイン電極16を形成した後、実施例1の[工程−130]と同様にして、ソース/ドレイン電極16を含む基体13(より具体的には絶縁膜12)上に、能動層20を形成する(図5の(A)参照)。
次いで、ゲート絶縁膜15を、実施例1の[工程−110]と同様の方法で形成する。その後、チャネル形成領域17の上のゲート絶縁膜15の部分に、実施例1の[工程−100]と同様の方法でゲート電極14を形成する(図5の(B)参照)。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例3の3端子型電子デバイスを完成させることができる。
(a)基体13に相当する絶縁膜12上に形成され、能動層20によって構成されたチャネル形成領域17を含むチャネル形成領域構成層18、
(b)チャネル形成領域構成層18上に形成されたソース/ドレイン電極16(第1電極及び第2電極に相当する)、
(c)ソース/ドレイン電極16及びチャネル形成領域17上に形成されたゲート絶縁膜15(絶縁層に相当する)、並びに、
(d)ゲート絶縁膜15上に形成されたゲート電極14(制御電極に相当する)、
を備えている。
先ず、実施例1の[工程−130]と同様にして、基体13(より具体的には絶縁膜12)上に、能動層20を形成する(図6の(A)参照)。
次いで、実施例1の[工程−120]と同様の方法で、チャネル形成領域構成層18上にソース/ドレイン電極16を形成する(図6の(B)参照)。
その後、ゲート絶縁膜15を実施例1の[工程−110]と同様の方法で形成する。次いで、チャネル形成領域17の上のゲート絶縁膜15の部分に、実施例1の[工程−100]と同様の方法でゲート電極14を形成する(図6の(C)参照)。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例4の3端子型電子デバイスを完成させることができる。
(A)第1電極116A及び第2電極116B、並びに、
(B)第1電極116Aと第2電極116Bの間に設けられた能動層120、
を備えており、能動層(化学物質検知層)120は、ナノシート21の集合体から成る。尚、図7の(A)に示した実施例5の2端子型電子デバイスにあっては、基体13上に第1電極116Aと第2電極116Bが形成されている。一方、尚、図7の(B)に示した実施例5の2端子型電子デバイスにあっては、基体13と第1電極116Aと第2電極116Bとの間にナノシート21の集合体が存在している。そして、ナノシートの平均サイズをLS、第1電極116Aと第2電極116Bの間隔をDとしたとき、LS/D≧10を満足する。あるいは又、ナノシートの平均サイズをLS、第1電極116Aと第2電極116Bの間隔をD、第1電極116A及び第2電極116Bの長さをLEとしたとき、D×LE≧3×102×LS 2を満足する。尚、実施例5の2端子型電子デバイスにあっては、能動層120の露出部以外の部分を、例えば、樹脂層(図示せず)にて封止する。
Claims (4)
- (A)制御電極、
(B)第1電極及び第2電極、並びに、
(C)第1電極と第2電極の間であって、絶縁層を介して制御電極と対向して設けられた能動層、
を備えた3端子型電子デバイスであって、
能動層は、ナノシートの集合体から成り、
ナノシートの平均サイズをLS、第1電極と第2電極の間隔をDとしたとき、LS/D≧10を満足する3端子型電子デバイス。 - (A)制御電極、
(B)第1電極及び第2電極、並びに、
(C)第1電極と第2電極の間であって、絶縁層を介して制御電極と対向して設けられた能動層、
を備えた3端子型電子デバイスであって、
能動層は、ナノシートの集合体から成り、
ナノシートの平均サイズをLS、第1電極と第2電極の間隔をD、第1電極及び第2電極の長さをLEとしたとき、D×LE≧3×102×LS 2を満足する3端子型電子デバイス。 - (A)第1電極及び第2電極、並びに、
(B)第1電極と第2電極の間に設けられた能動層、
を備えた2端子型電子デバイスであって、
能動層は、ナノシートの集合体から成り、
ナノシートの平均サイズをLS、第1電極と第2電極の間隔をDとしたとき、LS/D≧10を満足する2端子型電子デバイス。 - (A)第1電極及び第2電極、並びに、
(B)第1電極と第2電極の間に設けられた能動層、
を備えた2端子型電子デバイスであって、
能動層は、ナノシートの集合体から成り、
ナノシートの平均サイズをLS、第1電極と第2電極の間隔をD、第1電極及び第2電極の長さをLEとしたとき、D×LE≧3×102×LS 2を満足する2端子型電子デバイス。
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