WO2008041428A1 - Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande - Google Patents

Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande Download PDF

Info

Publication number
WO2008041428A1
WO2008041428A1 PCT/JP2007/066308 JP2007066308W WO2008041428A1 WO 2008041428 A1 WO2008041428 A1 WO 2008041428A1 JP 2007066308 W JP2007066308 W JP 2007066308W WO 2008041428 A1 WO2008041428 A1 WO 2008041428A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
signal
output
timing
counting
Prior art date
Application number
PCT/JP2007/066308
Other languages
English (en)
French (fr)
Inventor
Fujio Kurokawa
Original Assignee
Nagasaki University, National University Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2006272375A external-priority patent/JP2008092387A/ja
Application filed by Nagasaki University, National University Corporation filed Critical Nagasaki University, National University Corporation
Priority to US12/444,126 priority Critical patent/US7999716B2/en
Priority to KR1020097008981A priority patent/KR101215763B1/ko
Priority to EP07792893A priority patent/EP2083518A4/en
Publication of WO2008041428A1 publication Critical patent/WO2008041428A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
    • H03M1/207—Increasing resolution using an n bit system to obtain n + m bits by interpolation using a digital interpolation circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/86—Digital/analogue converters with intermediate conversion to frequency of pulses

Definitions

  • the present invention relates to an analog 'digital conversion circuit for generating bit data in analog-digital conversion, a predetermined number of periodic signal output circuits, and a predetermined number of periodic signal output circuits and the same number of pulse counting devices. And the same number of pulse counters, a timing signal generation circuit that can generate a timing signal in digital / analog conversion, and an analog signal to be controlled are converted into a digital signal, and a digital signal for control is converted based on this signal.
  • the present invention relates to a control device that generates and controls an analog quantity to be controlled based on the digital signal.
  • analog output voltage and the like are A / D converted, and this is filtered by a digital signal processing circuit, and then a timing signal is generated by a timing signal generation circuit. Based on the above, on-off drive of switching elements such as transistors is performed. In digital control, high-quality control can be performed by increasing the resolution during A / D conversion.
  • An object of the present invention is to provide an analog 'digital conversion for generating analog' digital conversion bit 'data by a predetermined number of periodic signal output circuits and the same number of pulse counting devices. Conversion circuit, a predetermined number of periodic signal output circuits and the same number of pulse counting devices, a timing signal generation circuit capable of generating a timing signal in digital 'analog conversion, and an analog signal to be controlled are converted into a digital signal. Another object of the present invention is to provide a control device that generates a digital signal for control based on this and controls an analog quantity to be controlled based on the digital signal.
  • Another object of the present invention is to provide an analog / digital conversion circuit and a timing signal generation circuit that can perform the same operation as that of a high oscillation noise with a low oscillation pulse without generating a high oscillation noise. It is to provide a control device using them.
  • a periodic signal output circuit that inputs an analog signal that changes over time and outputs the analog signal by replacing it with an N-sequence periodic signal having a frequency corresponding to the magnitude of the analog signal;
  • N pulse counting devices that respectively count the number of pulses of the N-sequence periodic signal, and the N-sequence periodic signal are input, and a digital signal corresponding to the magnitude of the analog signal is sampled from these periodic signals.
  • An analog-to-digital conversion circuit with a digital signal generation circuit that generates every period,
  • the periodic signal output circuit sequentially delays and generates the N-sequence periodic signals, so that the first to jth counts of the N number of count devices are counted during the sample period. Let the device count the count value X, and let the rest of the counters count the count value (X-1).
  • the digital signal generating circuit converts the analog signal into the digital signal from the counting state of the N pulse counting devices with a resolution N times that when A / D conversion is performed in the sample period.
  • An analog 'digital conversion circuit converts the analog signal into the digital signal from the counting state of the N pulse counting devices with a resolution N times that when A / D conversion is performed in the sample period.
  • the periodic signal output circuit sequentially outputs the N-sequence periodic signals.
  • the periodic signal output circuit has N converter powers for converting the magnitude of an electric signal into a frequency, and these converters generate the N series of periodic signals [ 1) or analog to digital conversion circuit according to [2].
  • the converter comprises an integrating circuit, and the periodic signal generated by the converter is:
  • the integration circuit starts operating and ends by the input voltage (for example, when the integration circuit is a CR circuit, charging of the capacitor is started by the reference voltage and the charging voltage force S threshold is reached. The charging of the capacitor is terminated and discharging is started until the charging voltage returns to the initial voltage).
  • the periodic signal output circuit includes: at least one converter that converts the magnitude of the electric signal into a frequency; and at least one delay circuit that outputs the output signal of the converter with a delay.
  • the analog-to-digital conversion circuit according to any one of [1] to [4], wherein the converter and the delay circuit generate the N-sequence periodic signal.
  • the “pulse counting device” can also be configured by a circuit including a force S that is typically a counter, a shift register, and a CPU.
  • the “converter that converts the magnitude of an electric signal into a frequency” is a voltage-controlled oscillator, but the amplitude or the like of the voltage / current value to be converted is changed to a frequency (specifically, a periodic pulse). If it can be changed to (), it is not limited to a voltage controlled oscillator.
  • the M comparison pulse counters that input the M-sequence periodic signal corresponding to the magnitude of the digital signal and output a predetermined signal when the count value reaches the set value, and the M comparison nodes
  • a signal generation circuit that inputs the M predetermined signals from the less counter and generates a timing signal of a time interval corresponding to the magnitude of the digital signal for each reference period from the predetermined signals;
  • a timing signal generating circuit comprising:
  • the first count value is added to the 1st to kth Knoll counters among the M comparison Knoll counters. Set the second count value to the remaining Knoll counter,
  • the signal generating circuit By inputting the M-sequence periodic signals at sequentially delayed time intervals, the signal generating circuit generates a timing signal from one pulse counter from the output state of the M pulse counters.
  • a timing signal generator circuit that generates a timing signal with N times the accuracy of the timing signal.
  • timing signal generation circuit according to [6], wherein the timing signal generation circuit is input at a delay time interval.
  • the periodic signal output circuit is composed of M converters that convert the magnitude of the electric signal into a frequency, and these converters generate periodic signals [6] To [8].
  • the converter comprises an integration circuit, and the periodic signal generated by the converter is:
  • the capacitor starts charging with the reference voltage, and when the charging voltage reaches the threshold value, the capacitor ends charging and starts discharging.
  • the timing signal generating circuit according to any one of [6] to [9], wherein one cycle is a period until the charging voltage returns to the initial voltage.
  • the analog-to-digital conversion circuit digitizes the analog output from the controlled object, the digital signal processing circuit processes the digitized signal to generate a digital timing value,
  • the timing signal generation circuit generates a control timing signal based on the digital timing value; A control device characterized by that.
  • the control target is a power conversion circuit including a switch element
  • the analog 'digital conversion circuit inputs an output voltage of the power conversion circuit, and the timing signal generation circuit outputs an ON'OFF timing signal to the switch element of the power conversion circuit.
  • control device according to any one of [11] to [13].
  • an analog 'digital conversion circuit for generating bit data in analog-digital conversion by a predetermined number of periodic signal output circuits and the same number of pulse counting devices, and a predetermined number of periodic signals
  • a timing signal generation circuit capable of generating a timing signal in digital / analog conversion by an output circuit and the same number of pulse counting devices, and a digital signal for control based on the conversion of an analog signal to be controlled into a digital signal It is possible to provide a control device that generates a signal and controls an analog amount to be controlled based on the digital signal.
  • an operation equivalent to that of the high oscillation pulse can be performed using a low oscillation pulse without generating a pulse of a high oscillation pulse. 'Manufacturing costs and power consumption can be reduced compared to digital conversion circuits, timing signal generation circuits, and control devices.
  • the analog-digital conversion circuit and the timing signal generation circuit of the present invention are low !, using a frequency oscillation noise, and a high speed equivalent to an operation with several to several tens of times the oscillation noise. Operation is possible.
  • control device can be configured by combining them. Cost and high performance control system can be constructed.
  • FIG. 1 is an explanatory view showing a first embodiment of an analog-digital conversion circuit of the present invention.
  • FIG. 2 is an explanatory view showing an analog / digital conversion circuit according to a second embodiment of the present invention.
  • FIG. 3 is an explanatory view showing a third embodiment of the analog-to-digital conversion circuit of the present invention.
  • FIG. 4 is a timing chart of signals generated by the periodic signal output circuit of FIG.
  • FIG. 5 is an explanatory diagram of the operation of the voltage controlled oscillator of FIG. 3.
  • FIG. 6 is an explanatory view showing a fourth embodiment of the analog-to-digital conversion circuit of the present invention.
  • FIG. 7 is an explanatory view showing a fifth embodiment of the analog-to-digital conversion circuit of the present invention.
  • FIG. 8 is a diagram showing a periodic signal output circuit in which the delay circuit is configured by a delay element having a delay time T / N.
  • FIG. 9 is an explanatory diagram showing a first embodiment of a timing signal generating circuit according to the present invention.
  • FIG. 10 is a waveform diagram showing the operation of the timing signal generation circuit of the present invention.
  • FIG. 11 is an explanatory diagram showing a second embodiment of the timing signal generating circuit of the present invention.
  • FIG. 12 is an explanatory diagram showing a third embodiment of the timing signal generating circuit of the present invention.
  • FIG. 13 is a timing chart showing an output signal of the periodic signal output circuit of FIG.
  • FIG. 14 is an explanatory diagram of the operation of the voltage controlled oscillator of FIG. 12.
  • FIG. 15 is an explanatory diagram showing a fourth embodiment of the timing signal generating circuit of the present invention.
  • FIG. 16 is an explanatory diagram showing a first embodiment of the control device of the present invention.
  • FIG. 17 is an explanatory diagram showing a second embodiment of the control device of the present invention.
  • FIG. 18 is an explanatory view showing a third embodiment of the control device of the present invention.
  • FIG. 19 shows a timing signal generation circuit in which a repetitive signal generation circuit generates a plurality of phases.
  • FIG. 20 is a circuit diagram specifically showing the timing signal generation circuit of FIG.
  • FIG. 21 is a diagram showing another configuration example of the timing signal generation circuit.
  • FIG. 22 is a circuit diagram specifically illustrating the timing signal generation circuit of FIG. 21.
  • FIG. 23 is an explanatory diagram showing a modification of the circuit shown in FIG. 19.
  • FIG. 24 is an explanatory diagram showing a combined circuit of the circuit shown in FIG. 19 and the circuit shown in FIG.
  • FIG. 25] is an explanatory diagram showing another modification of the circuit shown in FIGS. 19 and 20.
  • FIG. 26 is an explanatory diagram showing a modification of the circuit shown in FIG.
  • FIG. 27 is a diagram illustrating an example of a timing signal generation circuit in which a repetitive signal generation circuit generates signals having a plurality of different phases.
  • FIG. 29 is a diagram showing another example of a timing signal generation circuit in which a repetitive signal generation circuit generates signals of different phases.
  • FIG. 31 is a diagram showing still another example of a timing signal generation circuit in which a repetitive signal generation circuit generates signals of different phases.
  • FIG. 33 is a diagram showing another example of a circuit specifically showing the timing signal generation circuit 7 of FIG.
  • FIGS. 34A and 34B are diagrams showing examples of operation waveforms of the timing signal generation circuit.
  • FIG. 35 is a circuit diagram showing an example in which a timing signal generation circuit is applied to a pulse generation circuit.
  • FIG. 35 is a diagram showing another example of a phase shift circuit in which a delay element or a delay circuit is directly connected.
  • FIG. 38 is an explanatory diagram showing another modification of the circuit shown in FIG. 27.
  • FIG. 39 is a diagram illustrating a configuration example of a timing signal generation circuit in which a repetitive signal generation circuit generates signals having a plurality of phases.
  • FIG. 40 is a diagram showing another configuration example of the timing signal generation circuit in which the repetitive signal generation circuit generates signals having a plurality of phases.
  • FIG. 41 is a specific circuit diagram of the timing signal generation circuit of FIG.
  • FIG. 40 is another specific circuit diagram of the timing signal generation circuit of FIG.
  • FIG. 43 is still another specific circuit diagram of the timing signal generation circuit of FIG.
  • FIG. 44] FIG. 40 is still another specific circuit diagram of the timing signal generation circuit of FIG.
  • FIG. 45] is a specific circuit diagram of the timing signal generation circuit of FIG.
  • FIG. 46 is a diagram showing a specific example of a delay circuit.
  • FIG. 47 is a diagram showing another specific example of the delay circuit.
  • FIG. 48 shows an example of a phase shift circuit applying the circuit of FIG.
  • FIG. 49 is a diagram showing the relationship between the delay time of the signal output from the timing signal generation circuit and the on / off state of the switch group constituting the phase shift circuit.
  • FIG. 50 is an explanatory diagram showing an example of a timing signal generation circuit of the present invention.
  • 51 is a timing chart showing an example of the operation of the timing signal generation circuit of FIG. 50.
  • FIG. 52 is a timing chart showing another example of the operation of the timing signal generation circuit of FIG. 50.
  • FIG. 53 is an explanatory diagram showing another example of the timing signal generation circuit of the present invention.
  • FIG. 54 It is a diagram showing a specific example of the periodic signal generation circuit used in FIG. 53, (A) shows a part of the oscillation circuit, and shows an example in which a bipolar transistor is connected in series with a resistor (B) is a diagram showing an example in which the periodic signal generation circuit is configured by connecting in parallel a set of series connection circuits of a transistor and a resistor provided in the main current path of the transistor. 55] FIG. 55 is a diagram showing a modification in which the phase shift circuit group is provided in the preceding stage of the storage device group in the timing signal generation circuit of FIG. 53.
  • FIG. 57 is a diagram showing an example of a phase shift circuit.
  • FIG. 58 is an explanatory diagram showing still another example of the timing signal generating circuit of the present invention.
  • FIG. 5 is a diagram showing an example in which a single oscillating circuit power is configured in the Gakuin 59 timing signal generation circuit.
  • (A) is a waveform diagram showing a normal count of “27” at a high frequency
  • (B) and (C) are waveform diagrams when signals of different frequencies are counted by one counting circuit.
  • (61) (A) and (B) are waveform diagrams when signals with different frequencies are counted by two counting circuits.
  • FIG. 62 is an explanatory diagram in the case of reducing power consumption by shortening the on-time ratio of low-frequency and frequency signals.
  • FIG. 63] is an explanatory diagram showing another example of another example of the timing signal generation circuit.
  • FIG. 64] is an explanatory diagram showing still another example of the timing signal generation circuit of the present invention.
  • FIG. 65 is a diagram showing an example in which a phase shift circuit is provided in the timing signal generation circuit of FIG.
  • FIG. 66 A diagram showing a pulse generating circuit used in the present invention, (A) showing a basic configuration, and (B) showing a case where an integrating circuit includes a plurality of elements.
  • FIG. 67 (A) shows an example in which the integration circuit is configured by three integration circuit elements and a selection circuit, and (B) is an example in which the reference signal output circuit is configured by three reference signal output circuit elements.
  • FIG.68 (A) Shows an example in which the integration circuit is composed of three integration circuit elements and a selection circuit, and the reference signal output circuit is composed of three reference signal output circuit elements (selection circuit power). (B) shows an example in which the integration circuit is composed of three integration circuit elements and a selection circuit, and the reference signal output circuit is composed of three reference signal output circuit elements (two selection circuits).
  • FIG. 69 is an explanatory diagram showing an example in which the integration circuit includes a plurality of integration circuit elements and the comparison circuit includes a plurality of comparison circuit elements.
  • FIG. 70 is a diagram showing an example in which the waveform synthesis circuit inputs the output of the comparison circuit and performs waveform synthesis in the circuit of FIG. 69.
  • FIG. 71 is an explanatory diagram showing an example in which the integration circuit includes a plurality of integration circuit elements and the comparison circuit includes a plurality of comparison circuit elements.
  • FIG. 72 is a diagram illustrating an example in which the waveform synthesis circuit performs waveform synthesis by inputting the output of the comparison circuit element without inputting a pulse signal in the circuit of FIG. 71.
  • FIG. 73 is an explanatory diagram showing an example in which the reference signal output circuit includes a plurality of reference signal output circuit elements and the comparison circuit includes a plurality of comparison circuit elements.
  • FIG. 74 is a diagram showing an example in which the waveform synthesis circuit inputs the output of the comparison circuit and performs waveform synthesis in the circuit of FIG. 73.
  • FIG. 75 is a diagram showing an example of a pulse generation circuit provided with a plurality of sets of integration circuits, reference signal output circuits, and comparison circuits, and sharing a waveform synthesis circuit.
  • FIG. 76 is a diagram showing another example of a pulse generation circuit provided with a plurality of sets of integration circuits, reference signal output circuits, and comparison circuits, and sharing a waveform synthesis circuit.
  • FIG. 77 is a diagram showing a specific example of a pulse generation circuit used in the present invention.
  • It is a diagram showing an example of the operation waveform of the pulse generation circuit, (A) is a diagram showing a case where the waveform synthesis circuit is an ND circuit, (B) is a diagram showing a case where the waveform synthesis circuit is an OR circuit .
  • FIG. 80 is an explanatory diagram showing an example of a pulse generation circuit in which a plurality of sets of an integration circuit, a reference signal output circuit, and a comparison circuit are provided in series.
  • FIG. 81 is an explanatory diagram showing an example in which the reference signal output circuit is shared in the noise generation circuit of FIG.
  • FIG. 82 is a diagram showing a specific example of the pulse generation circuit of FIG.
  • FIG. 83 is a diagram showing an example of operation waveforms of the pulse generation circuit of FIG. 82.
  • FIG.84 (A) is an explanatory diagram of a pulse generation circuit that has a counting circuit in front of the pulse generation circuit of Fig. 66 or 67, and (B) is the operation of the (N) generation circuit of (A).
  • FIG. 85 (A) is an explanatory diagram of a pulse generation circuit that has a counting circuit in front of the pulse generation circuit of Fig. 66 or 67, and (B) is the operation of the (N) generation circuit of (A).
  • Phase Phase shift signal (k l, 2, ..., M)
  • FIG. 1 is an explanatory view showing a first embodiment of an analog-to-digital conversion circuit of the present invention.
  • the analog / digital conversion circuit 1 includes a periodic signal output circuit 11, a counter 12, and a digital signal generation circuit 13.
  • the periodic signal output circuit 11 inputs the time-varying analog signal A, and this analog signal.
  • the signal A is replaced by an N-sequence periodic signal P to P with a frequency f corresponding to the magnitude of the signal A.
  • Counter 12 counts N powers for counting the number of pulses of N-sequence periodic signals P to P, respectively.
  • Digital signal generation circuit 13 is an N-sequence periodic signal
  • P ⁇ P is input, and from these periodic signals P ⁇ P, it corresponds to the magnitude of the analog signal A
  • a digital signal D is generated every sampling period T.
  • the periodic signal output circuit 11 sequentially receives N-sequence periodic signals P to P, [Approximate value of one period (T) of periodic signals P to P] ⁇ N (pieces)
  • P is a signal (T / N) behind P
  • P is a signal (T / N) behind P
  • This signal is delayed by (T / N) from P.
  • CNTR to CNTR count the count value X, and the remaining counters count the count value (X-1).
  • the output signal accuracy (resolution) is 2 a 'N. That is, the digital signal generation circuit 13 starts from the count state of the N counters 12 (counter CNTR-CNTR) from the sampling period T
  • Analog signal A is converted to a digital signal (digital norm) with N times the accuracy of A / D conversion with N SM.
  • the count value of CNTR to CNTR is X
  • the count value of CNTR —CNTR is X
  • the periodic signal output circuit 11 can be configured with N voltage / frequency conversion circuits VF to VF.
  • Figure 2
  • VF generates an operation start timing signal for P, P, ..., P (dotted line in Fig. 2)
  • the controller can generate the operation start timing signal as shown in the third embodiment described below.
  • FIG. 3 is an explanatory view showing a third embodiment of the analog-to-digital conversion circuit of the present invention.
  • the analog / digital conversion circuit 1 includes a periodic signal output circuit 11, a counter 12, a digital signal generation circuit 13, and a controller 14.
  • the counter 12 is constituted by CNTR-CNTR. In this embodiment, counters CNTR to C
  • the NTR resolution is 5 bits and the counter 12 has 8 (2 3 ) counters CNTR—CNTR
  • the analog-digital conversion circuit 1 Since it is composed of 8 1 8, the analog-digital conversion circuit 1 has a resolution of 8 bits as a whole.
  • the periodic signal output circuit 11 inputs a voltage e as an analog signal that changes over time, and supplies this voltage.
  • the periodic signal output circuit 11 includes a voltage controlled oscillator (vco to
  • Consists of. Controller 14 generates VCO to VCO operation start timing signal SV
  • the periodic signal output circuit 11 sequentially transmits eight series of periodic signals P to P,
  • Counters CNTR to CNTR input periodic signals P to P every sampling period T.
  • Counters CNTR to CNTR are used when the sample period T has expired.
  • Counter CNTR-CNTR has a count value of 22, and the remaining counter CNTR
  • the digital signal generation circuit 13 uses the counter CNT when the sampling period T expires.
  • Line 13 sums the values of each counter CNTR -CNTR and outputs a digital value
  • the CNTR-CNTR count is 22, and the rest
  • the power to do S is 256 because the whole is 8 bits.
  • the VCO to VCO includes a CR circuit, and the VCO to VCO generates a circuit.
  • the initial signals P to P start charging C (capacitor) by the input voltage As shown in FIG. 5, the initial signals P to P start charging C (capacitor) by the input voltage,
  • VCO is generated by controller 14
  • the operation is started by the operation start timing signal SV, and the input voltage reaches the threshold value V.
  • the VCO When 1 ⁇ , the VCO generates a periodic signal p.
  • the controller 14 uses the charging voltage V / 4, 2 when the C voltage of the CR circuit of the VCO rises.
  • the controller 14 has a charging voltage of V / 4, 2V / 4, 3V /
  • SV, SV, SV, SV, and SV are generated (Fig. 5 shows only SV and SV).
  • VCO voltage rise
  • FIG. 6 is an explanatory view showing a fourth embodiment of the analog / digital conversion circuit of the present invention.
  • the periodic signal output circuit 11 in FIG. 6 includes one voltage controlled oscillator VCO and a plurality of delay circuits (DLY to DLY).
  • VCO output is P as counter CNTR
  • Delay circuit DLY is a VCO output.
  • the delay circuit DLY outputs a signal P delayed by T / N from the output (P) of the delay circuit DLY. Similarly, the delay times
  • FIG. 7 is an explanatory view showing a fifth embodiment of the analog / digital conversion circuit of the present invention.
  • the periodic signal output circuit 11 shown in FIG. 7 includes one voltage controlled oscillator VCO and a plurality of delay circuits (DLY to DLY).
  • VCO output is P as counter CNTR
  • the delay circuit DLY is output as a signal P delayed by (T / N) from the input signal (VCO output).
  • FIG. 5 is a diagram showing a periodic signal output circuit 11 in which DLY is constituted by a delay element having a delay time T / N. As shown in Fig. 8, DLY is composed of one delay element and T / N delay
  • DLY is composed of two delay elements and is delayed by 2 (T / N).
  • DLY is composed of two delay elements (T / N) delayed signal P
  • FIG. 9 is an explanatory diagram showing a first embodiment of the timing signal generating circuit of the present invention.
  • the timing signal generation circuit 2 includes a periodic signal output circuit 21, a comparison counter 22, a signal generation circuit 23, and a distribution circuit 24.
  • the capital letter “P” is used as the periodic signal.
  • the following timing signal generation circuit uses the small letter “p” as the periodic signal.
  • the counter is capitalized “CNTR”
  • the frequency conversion circuit is capitalized “VF”
  • the frequency conversion circuit is capitalized “VCO”.
  • the frequency conversion circuit is capitalized “vf” and the frequency conversion circuit is capitalized “vco”.
  • the periodic signal output circuit 21 includes an M-sequence periodic signal p to p having a frequency f and a timing signal.
  • the operation cycle signal r of the comparison counter 22 of the signal generation circuit 2 is output.
  • Comparison counter 22 is M counters cntr ⁇ cntr force, cntr ⁇ cntr is M series
  • the signal generation circuit 23 generates M counter cntr to cntr force, and the full count signal fc to fc.
  • the distribution circuit 24 can set the count value Y, (Y-1) to M counters. Distribution circuit 24 force M comparison counters 22 out of 1st to kth counters cntr to cntr
  • the signal generation circuit 23 generates an N signal when the timing signal is generated by one counter from the output state of the M counters 22 (counters cnt r to cntr).
  • the signal generation circuit 23 includes M pieces of
  • Timing signal T is generated when input, and at this time, as shown by TOT in Figure 10
  • the periodic signal output circuit 2 1 can be composed of N voltage 'frequency conversion circuits vf to vf force.
  • vf is p
  • the controller may generate the operation start timing signal.
  • FIG. 12 is an explanatory diagram showing a third embodiment of the timing signal generating circuit of the present invention.
  • the timing signal generation circuit 2 includes a periodic signal output circuit 21, a comparison counter 22, a signal generation circuit 23, a distribution circuit 24, and a controller 25.
  • the counter 22 is configured by cntr to cntr. In this embodiment, count
  • Cntr to cntr have 5 bits, and counter 22 has 8 (2 3 ) counters cntr to cn
  • the analog 'digital conversion circuit 1 Since it is composed of 1 8 1 tr, the analog 'digital conversion circuit 1 has a total resolution of 8 bits.
  • the periodic signal output circuit 21 inputs a reference voltage e as a time-varying analog signal, and replaces the voltage e of ref with eight series of periodic signals p to p having a frequency f corresponding to the magnitude of ref S 1 8
  • the periodic signal output circuit 21 is connected to a voltage controlled oscillator (vco to vco).
  • the controller 25 generates the operation start timing signals s to s and vco to vco.
  • timing signal generator 2 operation signal r of timing signal generator 2 are generated.
  • the periodic signal output circuit 21 sequentially outputs eight series of periodic signals p to p,
  • Eight counters 22 (counters cntr to cntr) have periodic signals p to p every reference cycle T.
  • the count value of cntr to cntr out of 8 counters 12 is 22, and the remaining counters
  • Counters cntr to cntr output a full count signal when the count value reaches the set value.
  • the signal generation circuit 23 outputs a full count signal when all cntr to cntr forces are input.
  • the signal generation circuit 23 Since the value set in the remaining counters cntr and cntr is 21, the signal generation circuit 23 is 22-6
  • vco to vco include CR circuits, and a periodic signal generated by vco to vco.
  • the operation is started by the operation start timing signal s, and the input voltage reaches the threshold value V.
  • the controller 25 has a charging voltage V / 4, 2V when the voltage of C of the vco CR circuit rises.
  • Controller 25 has a charging voltage of V / 4, 2V / 4, 3V
  • FIG. 15 is an explanatory diagram showing a fourth embodiment of the timing signal generating circuit 2 of the present invention.
  • the periodic signal output circuit 21 in FIG. 15 includes one voltage-controlled oscillator vco and a plurality of delay circuits (dly to dly). The output of the voltage controlled oscillator vco is sequentially changed from dly to dly
  • FIG. 16 is an explanatory diagram showing a first embodiment of the control device of the present invention.
  • the control device 4 includes the above-described analog-to-digital conversion circuit 1, the above-described timing signal generation circuit 2, and the digital signal processing circuit 3.
  • the analog-digital conversion circuit 1 inputs the analog signal A from the controlled object 5 and
  • the digital signal processing circuit 3 generates a timing value Q by applying a digital filter, P control, I control, D control or a combination thereof to the digitized signal.
  • Timing signal generation circuit 2 is a control timing signal based on digital timing value Q.
  • FIG. 17 is an explanatory diagram showing a second embodiment of the control device of the present invention.
  • the periodic signal output circuit 11 used for the analog / digital conversion circuit 1 and the periodic signal output circuit 21 used for the timing signal generation circuit 2 are shared.
  • FIG. 18 is an explanatory view showing a third embodiment of the control apparatus of the present invention.
  • control target 5 is a power conversion circuit including switch element SW, and power source 61 is connected to the input side and additional 62 is connected to the output side.
  • the analog “digital conversion circuit 1” includes an on-off signal generation circuit 51, and receives the output voltage of the power conversion circuit as an input.
  • the timing signal generation circuit 2 can output an on / off timing signal TMNG to the switch element SW of the power conversion circuit 5.
  • the timing signal generation circuit of the present invention can be replaced with the configurations (1) to (12).
  • a circuit for generating a predetermined timing for a signal to be processed comprising a phase shift circuit, a phase shift controller, and a counting circuit,
  • the phase shift circuit that inputs a repetitive signal outputs a signal whose phase is shifted by a predetermined amount (including a shift amount of zero) based on the repetitive signal
  • the phase shift controller controls the force of the phase shift circuit to output a signal in any of the first to M-th phases (the first signal is the shift amount zero and the M-th signal is the maximum shift amount).
  • the counting circuit counts a predetermined number of output signals of the phase shift circuit, and generates a count end signal when the count value reaches a set value
  • the counting circuit outputs a signal of a synthesis timing of the timing of the repetitive signal and the timing shifted by the phase shift circuit;
  • a timing signal generating circuit A timing signal generating circuit.
  • a counting circuit a phase shift circuit, and a phase shift controller
  • a counting circuit that inputs a repetitive signal counts a predetermined number of repetitive signals, generates a count end signal when the count value reaches a set value
  • the phase shift circuit outputs a signal whose phase is shifted by a predetermined amount (including a shift amount of zero) from the output signal of the counting circuit
  • the phase shift controller controls the power of the phase shift circuit that outputs any of the first to M-th phase signals (the first signal is the shift amount zero and the M-th signal is the maximum shift amount). by doing,
  • the phase shift circuit outputs a signal of a synthesis timing of the timing of the repetitive signal and the timing shifted by the phase shift circuit;
  • a timing signal generating circuit A timing signal generating circuit.
  • a repetitive signal generation circuit a phase shift circuit that generates a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero), and one of the plurality of signals from the phase shift circuit, A selection circuit for selecting corresponding to the value of the lower digit, and a counting circuit for setting a value corresponding to the upper digit of the timing value;
  • the phase shift circuit receives an output signal of the repetitive signal generation circuit, and outputs a plurality of signals whose phases are shifted by a predetermined amount based on the signal,
  • the selection circuit selects and outputs one of a plurality of signals from the phase shift circuit corresponding to the value of the lower digit of the timing value, and the counting circuit When the value reaches the set value, a count end signal is output as a timing signal corresponding to a value obtained by combining the value corresponding to the lower digit and the value corresponding to the upper digit.
  • Timing signal generating circuit When the value reaches the set value, a count end signal is output as a timing signal corresponding to a value obtained by combining the value corresponding to the lower digit and the value corresponding to the upper digit.
  • a repetitive signal generation circuit a phase shift circuit for generating a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero), and a plurality of counting elements in which a value corresponding to the upper digit of the timing value is set. And a selection circuit that selects one of signals from a plurality of counting elements of the counting circuit corresponding to the value of the lower digit of the timing value,
  • the phase shift circuit receives an output signal of the repetitive signal generation circuit, and outputs a plurality of signals whose phases are shifted by a predetermined amount based on the signal
  • Each counting element of the counting circuit receives and counts the plurality of output signals of the phase shift circuit, and outputs a count end signal when the count value reaches a set value.
  • the selection circuit selects one of the output signals from the plurality of counting circuits according to a value corresponding to the lower digit, and selects the selection signal with a value corresponding to the lower digit and a value corresponding to the upper digit. Is output as a timing signal corresponding to the combined value,
  • a timing signal generating circuit A timing signal generating circuit.
  • a repetitive signal generating circuit a counting circuit in which a value corresponding to the upper digit of the timing value is set, a phase shifting circuit for generating a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero), A selection circuit that selects one of a plurality of signals from the phase shift circuit corresponding to the value of the lower digit of the timing value; and a selection circuit controller;
  • the counting circuit inputs and counts the output signal of the repetitive signal generation circuit, and outputs a count end signal when the count value reaches a set value
  • the phase shift circuit receives a count end signal of the counting circuit, outputs a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero) based on the signal, and the selection circuit is Selecting one of a plurality of output signals from the phase shift circuit according to a value corresponding to the lower digit and combining the selection signal with a value corresponding to the lower digit and a value corresponding to the upper digit Output as a timing signal corresponding to the value
  • a timing signal generating circuit A timing signal generating circuit.
  • phase shift circuit includes a delay element or a delay circuit or a serial connection, a parallel connection, or a series / parallel connection in which these are combined.
  • (8) It further includes a phase shift controller, and further includes a phase shift controller that stops an operation of a delay element or a delay circuit that is not used among delay elements or delay circuits constituting the phase shift controller.
  • the timing signal generation circuit according to any one of (3) to (5), which is characterized.
  • (9) A circuit that generates a predetermined timing for a signal to be processed,
  • a repetition signal generation circuit that outputs a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero), and a counting element consisting of a plurality of counting element forces in which a value corresponding to the upper digit of the timing value is set.
  • a selection circuit that selects one of a plurality of signals from the counting circuit in accordance with a lower digit value of the timing value,
  • a plurality of counting elements of the counting circuit inputs and counts a plurality of output signals of the repetitive signal generation circuit, and outputs a count end signal when the count value reaches a set value
  • the selection circuit selects one of the output signals from the plurality of counting circuits according to a value corresponding to a lower digit, and a value corresponding to the lower digit and a value corresponding to the upper digit Is output as a timing signal corresponding to the combined value,
  • a timing signal generating circuit A timing signal generating circuit.
  • a repetitive signal generation circuit that outputs a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero), and one of the plurality of signals from the repetitive signal generation circuit is assigned to the least significant digit of the timing value.
  • the selection circuit selects and outputs one of a plurality of output signals from the repetitive signal generation circuit according to a value corresponding to the lower digit
  • the counting circuit inputs the output of the selection circuit and counts, and when the count value reaches a set value, the counting end signal corresponds to the value corresponding to the lower digit and the upper digit. Output as a timing signal corresponding to the value obtained by combining the value to be
  • a timing signal generating circuit A timing signal generating circuit.
  • the repetitive signal generation circuit includes one repetitive signal generation source and a phase shift circuit
  • the phase shift circuit receives the output of the repetitive signal generation source, and outputs a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero) based on the repetitive signal (9 ) Or the timing signal generation circuit according to (10).
  • the phase shift circuit includes a delay element or a delay circuit connected in series, a parallel connection, or a series-parallel connection that is a combination thereof, and the phase is transmitted from the terminal of the delay element or the delay circuit.
  • the timing signal generating circuit according to (11) wherein a plurality of signals shifted by a predetermined amount are output.
  • the delay circuits (13) to (17) can be used.
  • (Y-1) first output switches connected between a terminal far from the signal input side of each first delay circuit and a device output terminal
  • each delay circuit is connected in series with a short-circuit prevention switch that is turned on and off in synchronization with a bypass switch of each delay circuit.
  • the delay circuit according to the above.
  • the delay circuit described in (13) to (17) can be used for the phase shift circuit.
  • a periodic signal output circuit is connected to the signal input terminal.
  • one period of the periodic signal output circuit is set to be equal to or longer than the maximum delay time created by the series-connected delay circuit group.
  • the “predetermined timing for the processing target signal” is typically a “level transition timing value of the processing target signal”.
  • the phase shift circuit includes a series connection, a parallel connection, or a series-parallel connection in which these delay elements or delay circuits are combined.
  • the phase shift circuit may output a single signal. In this case, however, the phase shift circuit can control the phase shift circuit S to output a signal having a desired phase. Also, any of the second through second nodes is output from the terminal of the delay element or delay circuit. Can be configured to be powered.
  • the phase shift circuit can include a line with a switch that passes the input signal, and the phase shift controller can also control the on / off of the switch.
  • the phase shift circuit force S and a plurality of signals whose phases are shifted may be output. In this case, any of the second to Mth nodes can be output from the terminal of the delay element or delay circuit.
  • the phase shift circuit can include a line for passing an input signal. In this case, the phase shift controller can inactivate delay elements or delay circuits that are not used.
  • the counting circuit may be either one that converts serial input into parallel output, or one that converts parallel output into serial output. Specifically, it is possible to use a normal counter that outputs the count output in parallel bits, a counter that outputs a carry signal or a single signal when the count is up or down, and a shift register. Also, a tri-state buffer can be used as the delay element, and an integration circuit using an integration circuit can be used as the delay circuit. In addition, an element or circuit capable of voltage / time conversion can be used as a delay element or a delay circuit.
  • Predetermined timing (period, on time, off time, duty ratio, dead time, dead time ratio with respect to period, etc.) for the signal to be processed is adjusted at a timing that is finer than the frequency of the repetitive signal generation circuit. be able to. That is, even if an oscillator with a node of about several tens of MHz is used, a timing signal for level transition of the signal to be processed can be generated at a frequency of several tens of GHz, for example. VCO control equipment can be provided. In addition, a phase shift controller that stops the operation of the pulse generation circuit that has not been counted can be provided, so that power consumption can be further reduced. Furthermore, since the phase shift circuit can be constituted by a delay element or a series connection of delay circuits, a parallel connection, or a series-parallel connection in which these are combined, the manufacturing cost can be reduced.
  • FIG. 19 and FIG. 20 show timing signal generation circuits in which the repetitive signal generation circuit generates a plurality of phases.
  • the timing signal generation circuit 7 has a predetermined timing (cycle, on-time, off-time, duty ratio, dead time, and dead time for the signal to be processed.
  • TS ratio is generated, and includes a repetitive signal generation circuit 71, a phase shift circuit 72, a phase shift controller 73, and a counting circuit 74.
  • the phase shift circuit 72 receives the repetitive signal PLS from the repetitive signal generating circuit 71 and outputs a pulse PLS whose phase is shifted by a predetermined amount.
  • the phase shift controller 73 receives the repetitive signal PLS from the repetitive signal generating circuit 71 and outputs a pulse PLS whose phase is shifted by a predetermined amount.
  • the phase circuit 72 controls the output force of which phase nores.
  • the counting circuit 74 outputs a predetermined number of outputs from the phase shift circuit 72 (a number corresponding to the value of the upper digit N)
  • Counts and outputs a count end signal (signal output after count-up or count-down ends). This signal is the timing of the repetitive signal PLS (corresponding to the value of the upper digit N)
  • timing shifted by the phase shift circuit 72 (timing corresponding to the value of the lower digit N specified by the phase shift controller 73).
  • FIG. 20 is a circuit specifically showing the timing signal generation circuit 7 of FIG. 19.
  • the phase shift circuit 72 includes a switch SW, a first delay circuit for generating a delay time T, a delay time 2. Second delay circuit that generates ⁇ ⁇ , delay time ( ⁇ -1) ⁇ Consists of parallel connection of first ( ⁇ -1) delay circuits that generate ⁇ .
  • the phase shift circuit 72 uses the pulse PLS output from the repetitive signal generation circuit 71 as the first pulse PLS, and the phase is derived from the first pulse PLS or the first pulse PLS.
  • phase shift controller 73 includes a phase shift circuit 72.
  • the switch SW selects the signal from the repetitive signal generation circuit 71 as the PLS, and the first delay circuit
  • the path generates a PLS that is T delayed from the PLS, and the second delay circuit generates a PLS that is delayed by 2 ⁇ 2.
  • the ( ⁇ -1) delay circuit generates a PLS delayed by ( ⁇ -1) ⁇ .
  • the phase shift controller 73 is set with a low-order digit of timing, and activates either the switch SW or the first (M-1) delay circuit from the first delay circuit, and makes the rest inactive.
  • the upper digit N is set.
  • FIG. 21 is a diagram showing another configuration example of the timing signal generation circuit.
  • the timing signal generation circuit 7 is similar to the timing signal generation circuit of FIG. 19 in that a predetermined timing (period, on time, off time, duty ratio, dead time, dead time with respect to a signal to be processed is processed.
  • the counting circuit 74 counts a predetermined number (the value of the upper digit N) of the noise PLS from the repetitive signal generation circuit 71 and outputs a counting end signal.
  • the phase shift circuit 72 is a predetermined number (the value of the upper digit N) of the noise PLS from the repetitive signal generation circuit 71 and outputs a counting end signal.
  • the phase shift controller 73 controls which phase pulse the phase shift circuit 72 outputs. As a result, the phase shift circuit 72 repeats the timing of the repetitive signal (upper digit N
  • the phase shift circuit 72 sets the counting end signal output from the counting circuit 74 as the first pulse PLS, and the phase sequentially shifts from the first pulse PLS or the first pulse PLS.
  • phase shift circuit 72 has first to Mth pulses PLS to
  • the phase shift circuit 72 is controlled to output any one of the PLS.
  • the counting circuit 74 is provided in the subsequent stage of the phase shift circuit 72, but in FIG. 22, the counting circuit 74 is provided in the preceding stage of the phase shift circuit 72.
  • the lower digit N-force of the timing is set in the phase shift controller 73 in Fig. 22, and the upper digit N is set in the counting circuit 74, and the phase shift circuit 72 corresponds to the timing value N N
  • each component can be appropriately shared and each timing signal generation circuit can be combined. Examples are shown in Figs.
  • FIG. 23 is an explanatory diagram showing a modification of the circuit shown in FIG.
  • the phase shift circuit 721 in the set of the phase shift circuit 721 and the counting circuit 741 is shown.
  • the phase shift circuit 722 and the force S in the set of the phase shift circuit 722 and the counting circuit 742 are controlled by one phase shift controller 73.
  • the repetitive signal generating circuit 71 is also shared by the two sets, and the timing signal TS is output from the counting circuit 741.
  • the timing signal TS is output from the phase shift circuit 722.
  • FIG. 24 is an explanatory diagram showing a combined circuit of the circuit shown in FIG. 19 and the circuit shown in FIG.
  • the phase shift circuit 721 in the set of the phase shift circuit 721 and the count circuit 741 and the phase shift circuit 722 in the set of the count circuit 742 and the phase shift circuit 722 have one phase.
  • An example controlled by the shift controller 73 is shown.
  • the repetitive signal generation circuit 71 is also shared by the two sets, the counting circuit 741 outputs the timing signal TS, and the phase shift circuit 722 outputs the timing signal TS.
  • FIG. 25 is an explanatory diagram showing another modified example of the circuits shown in FIGS. 19 and 20.
  • the timing signal generation circuit 7 of FIG. 25 an example is shown in which the counting circuits 741 and 742 are provided in the subsequent stage of the phase shift circuit 72.
  • the timing signal TS is output from the counting circuit 741, and the counting circuit
  • Timing signal TS is output from 742.
  • FIG. 26 is an explanatory diagram showing a modification of the circuit shown in FIG.
  • the phase shift circuits 721 and 722 are provided in the subsequent stage of the counting circuit 74, and the phase shift controller 73 is shared by the phase shift circuits 721 and 722.
  • Timing signal TS is output from 721, and timing signal is output from phase shift circuit 722.
  • FIGS. 27 to 32 are diagrams showing timing signal generation circuits in which the repetitive signal generation circuit generates signals of different phases.
  • 27 includes a repetitive signal generation circuit 71, a phase shift circuit 72, a phase shift controller 73, a selection circuit 75, a selection controller 76, and a counting circuit 74.
  • the phase shift circuit 72 uses the pulse output from the repetitive signal generation circuit 71 as the first pulse PLS, and the second pulse whose phase is sequentially shifted from the first pulse PLS and the first pulse PLS.
  • the phase shift controller 73 is a delay element or delay circuit constituting the phase shift circuit 72. Of these, it is used to stop unused elements and circuits.
  • the selection circuit 75 outputs the output signal from the phase shift circuit 72 (first pulse PLS to Mth pulse).
  • the selection controller 76 outputs a selection instruction signal to the selection circuit 75, and the selection circuit 75 has the first pulse PLS, the first pulse PLS, and
  • the counting circuit 74 When the count value reaches the set value, the counting circuit 74 outputs a count end signal by combining the value N corresponding to the lower digit and the value N corresponding to the upper digit. NN
  • a phase shift circuit 72 includes a path through which the signal from the repetitive signal generation circuit 71 passes, a first delay circuit that generates a delay time T, and a second delay that generates a delay time 2 ⁇ ⁇ .
  • Circuit, ⁇ consisting of parallel connection of delay time ( ⁇ -1) ⁇ delay circuit ( ⁇ -1) that generates ⁇ .
  • Select circuit 75 inputs PLS, PLS, PLS, ..., PLS, and according to the value of lower digit ⁇
  • the selection circuit 75 performs this selection based on an instruction from the selection controller 76. Since the high-order digit ⁇ is set in the counting circuit 74, counting
  • the circuit 74 can output a timing signal TS corresponding to the timing ⁇ ⁇ ⁇ .
  • the timing signal generation circuit 7 in FIG. 29 includes a repetitive signal generation circuit 71, a phase shift circuit 72 that generates a plurality of signals whose phases are shifted by a predetermined amount, a phase shift controller 73, and timing values.
  • Counting time consisting of multiple counting elements with value ⁇ set to the upper digit
  • a path 74, a selection circuit 75 for selecting an output signal from a plurality of counting elements according to a value ⁇ ⁇ corresponding to the lower digit of the timing value, and a selection controller 76 are provided.
  • phase shift circuit 72 and the phase shift controller 73 operate in the same manner as the phase shift circuit 72 and the phase shift controller 73 in FIG. That is, the phase shift circuit 72 sets the pulse output from the repetitive signal generation circuit 71 as the first pulse PLS, The phase is sequentially from the first pulse PLS, the first pulse PLS, and the first pulse PLS.
  • the shifted second pulse PLS, third pulse PLS,..., Mth pulse PLS are output.
  • phase shift controller 73 is used to stop unused elements and circuits of the delay elements and delay circuits constituting the phase shift circuit 72. And can be omitted.
  • Counting circuit elements constituting the counting circuit 74 input and count the output signal first pulse PLS to Mth pulse PLS of the phase shift circuit 72, respectively, and the count value is set.
  • the count end signal is output when the measured value (value N corresponding to the upper digit of the timing value) is reached.
  • the selection circuit 75 selects one of the output signals from the counting circuit element of the counting circuit 74 according to the value N of the lower digit of the timing, and the value N corresponding to the upper digit and the value corresponding to the lower digit N Is output as a timing signal corresponding to the value NN combined with.
  • FIG. 30 is a circuit diagram specifically showing the timing signal generation circuit 7 of FIG. 29.
  • the phase shift circuit 72 generates a delay time T and a circuit that passes the signal from the repetitive signal generation circuit 71.
  • the counting circuit 74 is composed of counting elements 14 (1), 14 (2),..., 14 ( ⁇ ), each of which has an upper digit ⁇ ⁇ ⁇ ⁇ set and outputs a counting end signal to the selection circuit 75. . Select circuit 75
  • the selection circuit 75 has a timing corresponding to the timing
  • 31 includes a repetitive signal generation circuit 71, a counting circuit 74, a phase shift circuit 72, a phase shift controller 73, a selection circuit 75, and a selection controller 76. Yes.
  • a value corresponding to the upper digit ⁇ of the predetermined timing value is set by a control device (not shown), and the counting circuit 74 repeats until the set value is reached.
  • the phase shift circuit 72 uses the pulse output from the counting circuit 74 as the first pulse PLS. Phase is sequentially shifted from the first pulse PLS, the first pulse PLS, and the first pulse PLS.
  • the second pulse PLS, third pulse PLS,..., Mth pulse PLS are output. Also figure
  • phase shift controller 73 is used to stop unused elements and circuits of the delay elements and delay circuits constituting the phase shift circuit 72. And can be omitted.
  • the selection circuit 75 outputs a plurality of output signals (first pulse PLS, second pulse from the phase shift circuit).
  • FIG. 32 is a circuit diagram specifically showing the timing signal generation circuit 7 of FIG.
  • the counting circuit 74 In the counting circuit 74, the upper digit N is set, and the counting end signal of the counting circuit 74 is
  • the phase shift circuit 72 is a circuit that passes the signal from the repetitive signal generation circuit 71, a first delay circuit that generates a delay time T, a second delay circuit that generates a delay time 2T, a delay time (M — 1) It consists of a parallel connection of (1) delay circuit that generates T, and delays the count end signal from the counting circuit 74.
  • Select circuit 75 selects PLS, PLS, PLS, ..., PLS according to the value of lower digit ⁇
  • FIG. 33 is another example of a circuit specifically showing the timing signal generation circuit 7 of FIG.
  • the selection controller 76 issues a selection instruction to the selection circuit 75 based on this signal.
  • the phase shift controller 73 inactivates a delay circuit that is not used based on the count end signal of the counting circuit 74.
  • ⁇ Indicates pulse PLS and timing signal TS.
  • ⁇ is the maximum ⁇
  • Fig. 34 (B) shows the case of 0 ⁇ ⁇ .
  • FIG. 35 is a circuit diagram showing an example in which the timing signal generation circuit is applied to a pulse generation circuit.
  • the pulse generation circuit generates a timing signal of the level transition of the signal to be processed that changes in force with a constant period or changes at a plurality of levels during one period.
  • the signal to be processed can be a pulse signal subjected to pulse width modulation or an output signal of a voltage controlled oscillator.
  • the repetitive signal generation circuit 71 for example, an oscillation circuit of about 25 to 100 MHz can be used.
  • the counting circuit 74 receives the noise from the repetitive signal generating circuit 71 and is given a value corresponding to the upper digit (N) of the timing value (N N in this embodiment).
  • the first signal is output.
  • the phase shift circuit 72 includes a second pulse PLS whose phase is shifted by a delay time T from the output cannulus of the counting circuit 74, and a third pulse PLS whose phase is shifted by a delay time 2 ⁇ from the second pulse.
  • ⁇ (M-1) pulse PLS ( ⁇ -1) ⁇ ⁇ phase shifted by ⁇ ⁇ ⁇
  • the selection circuit 75 inputs the first to second pulses of the output of the phase shift circuit 72.
  • the selection controller 76 is set with a value corresponding to the lower digit ( ⁇ ) of the timing value at which the signal to be processed transitions in level, and the selection controller 76 sets the value to the selection circuit 75 according to the given value.
  • a selection instruction signal for selecting one of the 1st pulse from 1 is output.
  • the waveform adjustment circuit 79 outputs the first pulse PLS output from the counting circuit 74 and the selection circuit 75.
  • the waveform adjustment circuit 79 can perform processing according to the input, and can typically be composed of an AND or OR circuit, and adjusts the rising or falling timing of the first pulse with an integer multiple of T. be able to.
  • delay elements and delay circuits having different delay times are connected in parallel as the phase shift circuit.
  • Elements and delay circuits can be connected in series, and delay signals ⁇ ⁇ , 2T, ..., (M-1) T can be extracted from the connection terminals.
  • each component can be appropriately shared and each timing signal generation circuit can be combined, and examples thereof are shown in FIGS. 37 and 38.
  • FIG. 37 is an explanatory diagram showing a modification of the circuit shown in FIG.
  • a set of the selection circuit 751 and the counting circuit 741 and the selection circuit 752 and the counting circuit 742 are arranged after the phase shift circuit 72 (including the phase shift controller 73! /). Pair
  • the selection circuit 751 and the selection circuit 752 are controlled by one selection controller 76.
  • the repetitive signal generation circuit 71 is also shared by the two sets, the timing signal TS is output from the counting circuit 741, and the timing signal T is output from the counting circuit 742.
  • FIG. 38 is an explanatory diagram showing another modification of the circuit shown in FIG. In the timing signal generation circuit 7 of FIG. Are connected to each other, the selection circuit 751 and the selection circuit 752 are controlled by one selection controller 76, and the phase shift circuit 721 and the phase shift circuit 722 are controlled by one phase shift controller 73. Show.
  • the repetitive signal generation circuit 71 is shared by two sets, the timing signal TS is output from the counting circuit 741, and the timing signal TS is output from the counting circuit 742.
  • the output of the phase shift circuit 721 is PLS (l), PLS (1),.
  • FIG. 39 and FIG. 40 are diagrams showing a configuration example of a timing signal generation circuit in which the repetitive signal generation circuit generates signals having a plurality of phases.
  • the timing generation circuit of FIG. 39 includes a repetitive signal generation circuit 71, a counting circuit 74, a selection circuit 75, and a selection controller 76.
  • the repetitive signal generation circuit 71 outputs a plurality of signals Phase, Phase, ..., Phase whose phase is shifted by a predetermined amount (including a shift amount of zero).
  • Shina which consists of multiple counting elements, which count until the set value is reached.
  • the count end signal is output.
  • the selection circuit 75 selects counting end signals from a plurality of counting elements according to the value corresponding to the lower digit N, and sets the value N corresponding to the upper digit to the lower digit.
  • a timing signal TS corresponding to a value N N obtained by combining the corresponding value N is output.
  • the selection controller 76 outputs a selection instruction signal to the selection circuit 75 to make the above selection.
  • the timing generation circuit shown in FIG. 40 includes a repetitive signal generation circuit 71, a selection circuit 75, and a selection circuit. It comprises a controller 76 and a counting circuit 74.
  • the repetitive signal generation circuit 71 outputs a plurality of signals whose phases are shifted by a predetermined amount (including a shift amount of zero).
  • the selection circuit 75 selects the signal whose phase is shifted from the repetitive signal generation circuit 71 in accordance with the value of the lower digit N of the timing value.
  • the counting circuit 74 inputs the output from the selection circuit 75 and counts. When the count value reaches the set value, the counting end signal is sent to the value corresponding to the upper digit N and the lower digit N.
  • a timing signal TS corresponding to a value N N obtained by combining the values is output.
  • LA 76 outputs a selection instruction signal to the selection circuit 75 to make the above selection.
  • FIG. 41 is a specific circuit diagram of the timing signal generation circuit of FIG. 41, the repeat signal generation circuit 71 outputs a plurality of signals Phase, Phase, ..., Phase.
  • a circuit 712 and a shift controller 713 are provided.
  • the drive signal TRG is input to the first oscillation circuit PG, and the first oscillation circuit PG force SPhase is output.
  • phase shift circuit 712 are connected to the second oscillation circuit PG, the third oscillation circuit PG,.
  • TRG Drive signal TRG, TRG, ..., TRG is output to the path PG, and the second oscillation circuit PG
  • M 2 3 M 2 oscillator circuit PG, ..., Mth oscillator circuit PG outputs Phase, Phase, ..., Phase sequentially.
  • the selection circuit 75 selects a counting circuit corresponding to the lower digit N and outputs a timing signal TS corresponding to a value N N obtained by combining a value corresponding to the upper digit N and a value corresponding to the lower digit N.
  • FIG. 42 is another specific circuit diagram of the timing signal generation circuit of FIG. In Fig. 42, the external signal ES is used as the drive signal TRG for the first oscillation circuit PG, and ES is phase shifted.
  • FIG. 43 is still another specific circuit diagram of the timing signal generation circuit of FIG. In Figure 43, the output of the first oscillation circuit PG is driven by delaying it with a delay element or delay circuit.
  • the signal TRG is generated to drive the second oscillation circuit PG, and the output of the second oscillation circuit PG is delayed to generate the drive signal TRG to drive the third oscillation circuit PG.
  • the Mth oscillation circuit PG is driven from circuit PG.
  • the first oscillation circuit PG To (M-1) oscillation circuit PG output side delay element or delay circuit is phase shifted
  • the circuit 712 is configured.
  • FIG. 44 is another specific circuit diagram of the timing signal generation circuit of FIG. 44, the phase shift circuit 712 is driven not by an external signal but by the output of the first oscillation circuit PG of FIG.
  • FIG. 45 is a specific circuit diagram of the timing signal generation circuit of FIG. In Fig. 45, the output of the repetitive signal generation circuit 71 (output of the oscillation circuit 711) Phase, Phase, ...
  • 1 2 M is output to the M selection circuit 75, and the selection circuit 75 selects the signal corresponding to the lower digit N of the timing value and outputs it to the counting circuit 74.
  • the high-order digit N is set in the counting circuit 74.
  • the counting circuit 74 outputs the value corresponding to the upper digit N and the lower digit by the output of the counting end signal.
  • a timing signal TS corresponding to a value N N obtained by combining a value corresponding to N is output.
  • the output of the first oscillation circuit PG is input to the phase shift circuit 51 and the second oscillation circuit PG
  • the power that generated the drive timing of the M oscillation circuit PG An external signal can be input to the phase shift circuit 51 to generate the drive timing of the M oscillation circuit PG from the first oscillation circuit PG.
  • the second oscillation circuit PG is driven by the output of the first oscillation circuit PG
  • the third oscillation circuit PG is driven by the second oscillation circuit PG
  • the next stage oscillation is sequentially performed by the output of the preceding oscillation circuit.
  • the delay circuit can have various configurations. For example, an integration circuit, a gate element, a monostable multivibrator, or the like can be used as the delay circuit. As the delay circuit, one whose delay time cannot be changed can be used, and it can also be configured to be programmable as shown in FIGS. In the delay circuits shown in Fig. 46 to Fig. 49, the delay time of each delay component (delay element or delay circuit) is weighted and switched by a switch (semiconductor switch) to create many delay times. it can.
  • a switch semiconductor switch
  • a delay circuit 70 serves as a phase shift circuit 72 and a phase shift controller 73.
  • the delay circuit 70 (a)
  • a series-connected delay circuit group (indicated as dly to dly in FIG. 46),
  • a bypass switch group (indicated as S 1, S 2,..., S in FIG. 46),
  • (Y-1) first output switches connected between a terminal far from the signal input side of each first delay circuit and a device output terminal
  • Output switch group (indicated by S 1, S 2,..., S in FIG. 46),
  • Power can be configured.
  • the delay circuits dly to dly have bypass switches S, S,
  • a circuit that can create a delay from ⁇ to 124 ⁇ ⁇ can be configured by a series of delay circuits connected to the delay circuit.
  • the delay circuit 70 includes a phase shift circuit 72 and a phase shift controller 73.
  • the phase shift circuit 72 is composed of Q delay circuits (dly to dly) and switch group (S to S, S to S) forces, dly, dlv,
  • Phase shift controller 7 1 Q ⁇ 1 AQ ⁇ 1 BQ 1 2 dly can generate a delay time of 2 ° ⁇ ⁇ , 2 ⁇ ⁇ ⁇ , ⁇ ,.
  • Phase shift controller 7 Phase shift controller 7
  • FIG. 48 shows an example of a timing signal generation circuit applying the circuit of FIG.
  • the repetitive signal generating circuit 71 is provided in the previous stage of the phase shift circuit 72
  • the counting circuit 74 is provided in the subsequent stage of the phase shift circuit 72.
  • Figure 49 shows the relationship between the delay time of the signal output from the timing signal generation circuit and the ON / OFF state of the switch group (S to S, S to S) constituting the phase shift circuit 72.
  • the delay time due to the switch cannot be ignored, the delay time can be weighted in consideration of the delay.
  • the timing signal generation circuit of the present invention can be replaced by the configurations (18) to (27).
  • A First period signal, A second periodic signal with a higher frequency than the first periodic signal, and a periodic signal that outputs a higher frequency than the (M-1) periodic signal (M is an integer equal to or greater than 2)! And the Mth periodic signal.
  • a second counting circuit for counting the second periodic signal an Mth counting circuit for counting the Mth periodic signal
  • the value allocated on the time axis of the predetermined timing is represented by the number of periods N of the first periodic signal, the number of periods N of the second periodic signal N, ..., the number of periods N of the Mth periodic signal,
  • the number of periods N of the first period signal is input to the first counting circuit
  • the periodic number N of the second periodic signal is set to the second counting circuit, and the periodic number N of the Mth periodic signal is set to the Mth counting circuit,
  • a timing signal generation circuit comprising:
  • timing signal generation circuit according to (18), wherein the timing signal generation circuit comprises a signal selection circuit.
  • the timing signal generation circuit according to any one of (18) to (20), wherein the periodic signal generation circuit includes a first frequency signal generation circuit to an Mth frequency signal generation circuit. Raw circuit.
  • the periodic signal generation circuit includes a first frequency signal generation circuit to an Mth frequency signal generation circuit. Raw circuit.
  • the periodic signal output from the active frequency signal generation circuit is counted.
  • the predetermined counting circuit is finished, the frequency signal generating circuit that is not yet active is activated, and the predetermined counting circuit sequentially counts the periodic signal output from the activated frequency signal generating circuit.
  • the frequency controller that activates the frequency signal generation circuit and the counting circuit corresponding to the frequency signal generation circuit that was last activated are output at the end of counting.
  • the timing signal generation circuit further comprising: a signal selection circuit; and a signal selection controller that causes the signal selection circuit to select the counting end signal.
  • the periodic signal generation circuit includes a variable frequency oscillation circuit, and outputs the first periodic signal to the Mth periodic signal, according to any one of (18) to (22) Timing signal generation circuit.
  • a timing signal generating circuit characterized in that the minimum frequency of the periodic signal generating circuit of the subsequent unit is higher than the maximum frequency of the periodic signal generating circuit of the preceding unit.
  • a phase shift circuit that shifts the phase by a predetermined amount within the range of one cycle of the signal having the maximum frequency among the frequencies generated by the periodic signal generation circuit, and a phase shift circuit that follows the counting circuit
  • the timing signal generation circuit according to any one of (18) to (24), further comprising a phase shift controller that selects which phase the shift circuit outputs.
  • a phase shift circuit that shifts a predetermined amount at a width smaller than one period of a signal having the maximum frequency among the frequencies generated by the periodic signal generation circuit, and a phase shift circuit that follows the counting circuit.
  • the timing signal generating circuit according to any one of (18) to (25), further comprising a phase shift controller that selects a phase at which the circuit outputs a signal.
  • a second phase shift circuit that shifts a predetermined amount by a width larger than the period of the other periodic signal smaller than one period of the second periodic signal after the second counting circuit;
  • An M-th phase shift circuit that shifts a predetermined amount by a width that is smaller than the period of another periodic signal that is smaller than one period of the M-th periodic signal;
  • a phase shift circuit group consisting of force
  • a phase shift controller for selecting a phase at which the phase shift circuit outputs a signal
  • timing signal generating circuit according to any one of (18) to (25), characterized in that
  • the timing signal of the level transition of the signal to be processed that changes in at least two levels during one period and changes in at least two levels in one cycle is fine. Can be generated accurately.
  • an oscillation circuit periodic signal generation circuit
  • the ON / OFF time width of the periodic signal can be set precisely and precisely. That is, in this timing signal generation circuit, even if an oscillator with a main clock of about several tens of MHz is used, the timing can be reduced by operating only a part of a clock with a frequency of several tens to several hundreds of GHz.
  • an accurate timing signal (a signal that controls the transition timing of the signal to be processed) can be generated, and the control device can generate a low power consumption PWM control device and the control device can generate a low power consumption VCO.
  • the frequency controller can also make the frequency signal generation circuit that does not start counting inactive, thereby further reducing power consumption.
  • FIG. 50 is an explanatory diagram showing an example of the timing signal generation circuit.
  • the timing signal generation circuit 8 generates a timing signal of the level transition of the signal to be processed that changes in force with a constant cycle or changes at a level of 2 or more during one cycle.
  • the signal to be processed is a pulse signal modulated by pulse width modulation (PWM) This is the output signal of the voltage controlled oscillator (vco).
  • PWM pulse width modulation
  • the timing signal generation circuit 8 includes a periodic signal generation circuit 81, a counting circuit group 82, a frequency controller 86, a signal selection circuit (corresponding to the timing signal generation circuit of the present invention) 84, and a signal selection controller 85. Become.
  • the periodic signal generation circuit 81 generates a first frequency signal FRQ and generates a first frequency signal FRQ.
  • Path 811 second frequency signal generation circuit 812 for generating second period signal FRQ, third frequency signal generation circuit 813 for generating third period signal FRQ, and generation of fourth period signal FRQ
  • the fourth frequency signal generation circuit 814, the second periodic signal FRQ has a higher frequency than the first periodic signal F RQ, and the third periodic signal FRQ has a higher frequency than the second periodic signal FRQ.
  • the fourth periodic signal FRQ has a higher frequency than the third periodic signal FRQ.
  • the counting circuit group 82 includes a first counting circuit 821 that counts the first period signal FRQ, and a second period signal.
  • timing value (timing value A) at which the signal to be processed makes a level transition is assigned to these circuits and set.
  • the first counting circuit 821 has N force second counting times.
  • the frequency controller 86 activates only the first frequency signal generation circuit 811 at the start of counting (other frequency signal generation circuits are inactive), and outputs from the first frequency signal generation circuit 811. 1st period signal FRQ count
  • the second frequency signal generation circuit 812 When the circuit 821 is finished, the second frequency signal generation circuit 812 is activated. Similarly, when the second counting circuit 822 finishes counting the second periodic signal FRQ output from the second frequency signal generating circuit 812, the third frequency signal generating circuit 813 is activated, and the third frequency signal The third period signal FRQ output from the generator circuit 813 is counted by the third counter circuit 82.
  • the fourth frequency signal generation circuit 814 is activated.
  • the frequency controller 86 controls the frequency signal generation circuit 81.
  • the start of counting 824 may be controlled.
  • the first counting circuit 821 is activated when the first frequency signal generating circuit 811 operates
  • the second counting circuit 822 is activated when the second frequency signal generating circuit 812 operates
  • the third counting circuit 823 can be activated when the 813 operates
  • the fourth counting circuit 824 can be activated when the fourth frequency signal generation circuit 814 operates.
  • the frequency controller 86 does not control the operation of the frequency signal generation circuit 81 (first frequency signal generation circuit 811, second frequency signal generation circuit 812, third frequency signal generation circuit 813, fourth frequency signal generation circuit 814 may be all active), and the counting circuit 82 in the counting circuit group 82;! To 824 may be controlled to start counting.
  • the signal selection circuit 84 outputs a signal output by the counting circuit (any one of the first counting circuit to the fourth counting circuit) that counts the output of the frequency signal generating circuit that becomes active last, at the end of counting. When received, it outputs a timing signal.
  • the frequency controller 86 controls the start of counting of the counting circuit 82;! To 824 of the counting circuit group 82 without controlling the operation of the frequency signal generating circuit 81, the counting that is activated last is performed.
  • a timing signal is output.
  • N, N, and N are zero in the frequency signal generation circuit that becomes active last.
  • 2 3 4 is the first frequency signal generation circuit 811, and N is not zero and N and N are zero.
  • N, N, N, and N are input in advance to the signal selection controller 85, and the N, N, and the
  • the signal selection circuit 84 is made to select the signal to be output (timing signal TS).
  • FIGS. 51 and 52 are timing diagrams illustrating an example of the operation of the timing signal generation circuit 8 of FIG.
  • FIG. Figure 51 shows an example where N, N, and N are not zero and N is zero.
  • the first counting circuit 821 starts counting N, and the first counting circuit 821
  • the N counting by the fourth counting circuit 824 is started without counting by the third counting circuit 823, and the N counting by the fourth counting circuit 824 is started.
  • the count end signal output from the fourth counter circuit 824 is output to the signal selection circuit 84, and the signal selection circuit 84 outputs the timing signal TS.
  • FIG. 52 shows an example in which N 1 and N are not zero. This
  • the first counting circuit 821 does not count N.
  • the second counting circuit 822 the second counting circuit 822
  • the count end signal output from 23 is output to the signal selection circuit 84, and the signal selection circuit 84 outputs the timing signal TS.
  • FIG. 53 is an explanatory diagram showing another example of the timing signal generation circuit of the present invention.
  • the periodic signal generation circuit 81 is configured by a plurality of frequency signal generation circuits.
  • the periodic signal generation circuit 81 is 1 It consists of two oscillation circuits 87.
  • the oscillation circuit 87 is a circuit that can generate four frequencies.
  • a selection switch (multiplexer) 88 is provided at the subsequent stage of the oscillation circuit 87!
  • the frequency controller 86 has four frequencies frq, frq, frq,
  • FIG. 53 A specific example of the periodic signal generation circuit used in FIG. 53 (another example of the timing signal generation circuit of the present invention) will be described with reference to FIGS. 54 (A) and 54 (B).
  • Fig. 54 (A) shows a part of the oscillation circuit 87.
  • the star transistor is connected.
  • the main current I of the transistor Tr is controlled in the non-saturated region (the control current is the base current I).
  • the transistor Tr has a variable resistance r.
  • transistor Tr is used as a switch.
  • the resistance value in the resonant circuit can be changed stepwise, that is, the oscillation frequency can be changed.
  • timing signal generation circuit 8 of this example like the timing signal generation circuit described above, it is possible to perform a large numerical count with a small number of counts, thereby generating a desired timing.
  • power consumption depends on the number of rises and falls. This example, which can reduce the number of rising and falling times of the periodic signal, is suitable for fabrication by a CMOS process.
  • the power consumption depends on the length of the on-period. For this circuit, as will be described later (see Fig. 62), the time ratio of the on-time at a low frequency is shortened. By doing so, power consumption can be reduced.
  • FIG. 55 shows a modification in which the phase shift circuit group 80 is provided in the preceding stage of the storage device group 89 in the timing signal generation circuit 8 of FIG.
  • the first count circuit 821 and the phase shift circuit group 80 include a first phase shift circuit 801, a second phase shift circuit 802, a third phase shift circuit 803, and a fourth phase shift circuit 804.
  • each of the phase shift circuits 803 to 804 can complement the fineness between the frequencies generated by the frequency signal generation circuit 81 ;! to 8114.
  • the phase shift controller 810 can control the phase shift amount.
  • the period of the first phase shift circuit 801 is smaller than one period of the first period signal (greater than the frequency of the first period signal) and larger than the period of other period signals (the first period signal Shift the phase by a certain amount by a width smaller than the frequency)
  • the period of the second phase shift circuit 802 is another period signal that is smaller than one period of the second period signal.
  • the period of the M-th phase shift circuit 802 can shift the phase by a predetermined amount with a width that is smaller than the period of the other periodic signal that is smaller than one period of the M-th period signal.
  • FIG. 56 shows a modification in which the phase shift circuit group 80 is provided in the subsequent stage of the storage device group 89 in the timing signal generation circuit 8 of FIG. In this case as well, one phase shift circuit is provided after the selection switch 88 (before the counting circuit group 82) to compensate for the fineness between the frequencies generated by the frequency signal generation circuit 81;! be able to.
  • one phase shift circuit is connected to the subsequent stage of the selection switch 88. It can be provided (preceding the counting circuit group 82) to complement the fineness between the frequencies generated by the frequency signal generating circuits 811-8114.
  • a phase shift circuit can be provided in the subsequent stage of the selection circuit.
  • the phase shift circuit can shift the phase by a predetermined amount with a width smaller than one cycle of the signal having the maximum frequency among the frequencies generated by the periodic signal generation circuit.
  • phase shift circuit is provided in the timing signal generation circuit 8 in FIG. 53 in FIG. 53 .
  • four phase shift circuits are provided before or after the counting circuit group 82 of the timing signal generation circuit 8 in FIG.
  • a circuit group can be provided, or a phase shift circuit can be provided after the signal selection circuit 84.
  • FIG. 57 shows an example of the phase shift circuit.
  • the phase shift controller force S and the tri-state delay element are controlled to output a signal having any delay time of 2 ⁇ ⁇ , ⁇ , ⁇ ⁇ ⁇ . can do.
  • the timing signal generation circuit 8 includes a periodic signal generation circuit 81, a counting circuit 820, a setting circuit 83, and a frequency controller 86.
  • the periodic signal generation circuit 81 generates a periodic signal whose frequency changes.
  • the periodic signal generation circuit 81 includes signals frq, frq,..., Fr of the first frequency f, the second frequency f,. It is configured so that q can be output sequentially.
  • the preset values are the number of signals q at the first frequency f, the number of signals q at the second frequency f, ..., M
  • the counting circuit 820 receives the periodic signal, counts the number thereof, and outputs a count end signal when the count value reaches a preset value.
  • the setting circuit 83 sets the preset value (tot) in the counting circuit 820 in the counting device.
  • the frequency controller 86 controls the frequency of the periodic signal output from the periodic signal generation circuit 81, and causes the periodic signal generation circuit 81 to output q signals frq of the first frequency f.
  • a register is provided in the counting circuit, and the counted value reaches q, (q + q), ..., (q + q + --- + q).
  • the periodic signal generation circuit 81 that can output a predetermined signal (a signal indicating the end of counting of the corresponding frequency signal) to the roller can be composed of a plurality of frequency signal generation circuits as described above. As shown, it can also consist of a single oscillator circuit. In FIG. 59, the periodic signal generation circuit 81 includes an oscillation circuit 87 and a selection switch (multiplexer) 88.
  • timing signal generation circuit 8 of FIG. 58 and FIG. 59 a large number can be counted with a small number of counts, whereby a predetermined timing (represented by a numerical value tot) can be generated.
  • Figure 60 (A) shows a normal count counting “27” at a high frequency f (period T).
  • 60 (B) and (C) are waveform diagrams when signals of different frequencies are counted by one counting circuit.
  • the value set in the register of the counting circuit 820 is q, (q + q), ..., (q + q + — + q
  • a value obtained by subtracting a predetermined number from these may be set in a register.
  • the values set in the register are (q -1), (q + q -1), ..., (q + q + — 1).
  • the frequency controller and periodic signal generator circuit receive signals for each frequency f, ⁇ , ..., f.
  • a function of counting the number of signs q, q,..., Q may be provided. Again, the frequency
  • the number controller and the periodic signal generator circuit are q, (q + q), ..., (q + q + --- + q)
  • Periodic signal generator circuit power when the count is performed The signal of the next frequency may be output, or (q—1), (q + q—1), After counting (q + q +- ⁇ + —1)
  • the timing signal generation circuit in FIG. 63 includes a periodic signal generation circuit 81, a counting circuit 820, a setting circuit 83, and a frequency controller 86.
  • the periodic signal generation circuit 81 generates a signal frq of a predetermined frequency (f 1, f 2, f) according to the control signal from the frequency controller 86.
  • the periodic signal generation circuit 81 is shown in FIGS.
  • the counting circuit 820 includes a register rg.
  • the frequency controller 86 outputs an on signal to the periodic signal generation circuit 81, and the periodic signal generation circuit 81 outputs a signal of frequency f.
  • the frequency controller 86 first outputs a signal of frequency f from the periodic signal generation circuit 81.
  • the counting circuit 820 outputs a signal indicating that the counting of the signal of the frequency f is completed to the frequency controller 86.
  • the frequency controller 86 initially receives a signal of frequency f from the periodic signal generation circuit 81.
  • the timing signal generation circuit 8 in FIG. 64 includes a periodic signal generation circuit 81, a counting circuit 820, a setting circuit 83, and a frequency controller 86, as in the timing signal generation circuit 8 in FIG. I have.
  • the setting circuit 83 obtains a value “4562” in decimal, and this value is set in the register r g of the counting circuit 820.
  • the periodic signal generator 81 generates a signal of frequency f
  • a frequency signal generation circuit 811 having a register rg for generating a signal of frequency f.
  • Frequency signal generation circuit 8113 with rg and frequency signal to generate signal of frequency f
  • the frequency controller 86 acquires the upper 3 digits “456” of the “4562”, and “4”, “5”, “6” are set in rg, rg, rg. [0174]
  • the frequency controller 86 outputs an on signal to the frequency signal generation circuit 811, and the frequency signal generation circuit 811 has the frequency of the value (4) set in the register rg in the counting circuit 820.
  • the frequency signal generation circuit 811 outputs the on signal after the fourth signal is output.
  • the frequency signal generation circuit 8112 outputs the signal of the frequency f to the counting circuit 8 20 by the number of values (5) set in the register rg.
  • the frequency signal generation circuit 81 12 outputs an on signal to the frequency signal generation circuit 8113 after the fifth signal is output, and the frequency signal generation circuit 8113 is set in the register rg in the counting circuit 820.
  • the frequency signal generation circuit 8113 Output the signal of frequency f by the number of values (6).
  • the on signal is output to the frequency signal generation circuit 8114, and the frequency signal generation circuit 8114 outputs the signal of frequency f to the counting circuit 820.
  • FIG. 65 shows an example in which a phase shift circuit 800 is provided in the timing signal generation circuit 8 of FIG.
  • the phase shift circuit 800 is provided at the position P1 (after the selection switch 88), but it can also be provided at the position P2 (before the selection switch 88) or P3 (after the counting circuit 820).
  • the shift width is usually smaller than one cycle of the signal having the highest frequency among the frequencies generated by the periodic signal generation circuit.
  • the phase shift controller 810 can select at which phase the phase shift circuit 800 outputs a signal.
  • the phase shift circuit 800 may be the same as the phase shift circuit 800 shown in FIG.
  • a plurality of timing signal generation circuits shown in Figs. 50, 53, 55, 56, 58, 59, 63, 64, and 65 of the present invention are connected in series. Timing can be generated.
  • the minimum frequency of the periodic signal generating circuit of the subsequent unit is set to be larger than the maximum frequency of the periodic signal generating circuit of the preceding unit.
  • phase-shifted noise is determined by the force S generated by the noise generation circuit from (28) to (36).
  • An integration circuit that inputs a pulse of a rectangular or substantially rectangular shape and outputs a signal that gradually increases or gradually decreases by integrating the relevant noise signal;
  • a reference signal output circuit for outputting a constant value or a changing value as a reference signal;
  • a comparison circuit that compares the output of the integration circuit and the output of the reference signal output circuit, and outputs a rising force or a falling pulse at a timing when the magnitude relationship of these outputs changes;
  • a pulse generation circuit comprising:
  • a plurality of sets of the integration circuit, the reference signal output circuit, and the comparison circuit are provided in parallel, and a selection circuit is provided at a subsequent stage of the comparison circuit.
  • the integration circuit includes a plurality of integration circuit elements and a selection circuit that selects an output of the integration circuit element, and / or
  • the reference signal output circuit includes a plurality of reference signal output circuit elements, and a selection circuit that selects an output of the reference signal output circuit elements,
  • the noise generation circuit according to (28) or (29), wherein the plurality of comparison circuits compare the plurality of integration circuits with an output of the reference signal output circuit.
  • the noise generation circuit according to (28) or (29), wherein the plurality of comparison circuits compare the plurality of reference signal output circuits with the output of the integration circuit.
  • the output stage includes a waveform synthesis circuit that synthesizes the rectangular or substantially rectangular pulse signal and the output signal of the comparison circuit.
  • a counter circuit is provided in the preceding stage or the latter stage of the waveform synthesis circuit,
  • the pulse generation circuit according to any one of (28) to (35), wherein a pulse signal having a frequency equal to or lower than the frequency of the pulse signal is generated to generate a turn-on and / or turn-off timing of the processing target pulse.
  • a desired waveform can be generated from the input pulse signal and the reference signal. Specifically, the rising edge or falling edge of the PWM device or the like is finely adjusted (from the oscillation circuit). In addition, the ON / OFF time range can be set with high resolution accuracy), or dead time and period can be adjusted with high accuracy.
  • the integration circuit is connected in series, so that even if the resolution of the DA converter used for the reference signal is low, it repeats at the rise time that gradually decreases over several stages. The same effect as using a high-resolution DA converter can be obtained, and a high-resolution timing waveform can be obtained.
  • FIG. 66A is an explanatory diagram showing an example of a pulse generation circuit.
  • the noise generation circuit 9 includes an integration circuit 91, a reference signal output circuit 92, and a comparison circuit 93.
  • the integrating circuit 91 receives a rectangular or substantially rectangular pulse signal, and outputs a signal that gradually increases or gradually decreases by integrating the pulse signal.
  • the integrating circuit 91 can be configured by a circuit (a circuit including a capacitor and a resistor) that does not include an active element, or can be configured by a circuit including an active element.
  • the reference signal output circuit 92 outputs a constant value or a changing value as a reference signal.
  • the reference signal output circuit 92 can be composed of a D / A converter. Further, when the reference signal output circuit 92 outputs a changing value, a low-pass filter can be further provided in the subsequent stage of the D / A converter to make the output of the D / A converter smooth.
  • the comparison circuit 93 compares the output of the integration circuit 91 and the output of the reference signal output circuit 92, and can output a signal in which a time-modulated signal is added to a rectangular or roughly rectangular signal.
  • Figure 66 (B) shows the input of the integration circuit 9 (input of the pulse generation circuit 9) S and the output of the integration circuit 91
  • the integration circuit 91 includes a plurality of integration circuits. It is composed of circuit elements (SE, SE, SE in Fig. 67 (A)) and selection circuit SLCT.
  • the selection circuit SLCT is based on an instruction from a selection controller (not shown).
  • Figure 67 (B) shows the pulse generation circuit.
  • the reference signal output circuit 92 is composed of a plurality of reference signal output circuit elements (BE, BE, BE in Fig. 68 (A)) and a selection circuit SLCT.
  • the Figure 68 (B) shows the input of the pulse generation circuit (input of the integration circuit) S, the output of the integration circuit S, the base
  • the integration circuit 91 is composed of a plurality of integration circuit elements (SE, SE,..., SE in FIG. 69) and a selection circuit SLCT as shown in FIG. , Standard
  • the signal output circuit 92 includes a plurality of reference signal output circuit elements (in FIG. 69, BE, BE,..., BE
  • the integration circuit 91 is inputted with a plurality of integration circuit elements (SE, SE,..., SE in FIG. 70) and signals from these. Multiple letters
  • the reference signal output circuit 92 is connected to a plurality of reference signal output circuit elements (in FIG. 70, BE, BE).
  • a selection circuit SLCT that outputs multiple signals (two signals S and S in Fig. 70).
  • the comparison circuit 93 is composed of a plurality of comparison circuit elements (reference numerals CE and CE in FIG. 68 (B)).
  • the comparison circuit 93 inputs one (S) of the two signals from the integration circuit 91 and one (S) of the two signals from the reference signal output circuit 92.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明 細 書
アナログ 'デジタル変換回路、タイミング信号発生回路および制御装置 技術分野
[0001] 本発明は、所定個数の周期信号出力回路とこれと同数のノ ルス計数装置とにより アナログ ·デジタル変換におけるビット ·データを生成するアナログ 'デジタル変換回 路、所定個数の周期信号出力回路とこれと同数のパルス計数装置とによりデジタル' アナログ変換におけるタイミング信号を生成できるタイミング信号発生回路、および、 制御対象のアナログ信号をデジタル信号に変換し、これに基づき制御のためのデジ タル信号を生成し、このデジタル信号に基づき制御対象のアナログ量を制御する制 御装置に関する。
背景技術
[0002] 電力変換装置のデジタル制御においては、アナログ出力電圧等を A/D変換し、こ れをデジタル信号処理回路によりフィルタ処理等した後、タイミング信号発生回路に よりタイミング信号を発生してこれに基づきトランジスタ等のスイッチング素子のオン- オフ駆動を行っている。デジタル制御においては、 A/D変換に際して、分解能を高 くすることで品質が高い制御を行うことができる。
発明の開示
発明が解決しょうとする課題
[0003] しかし、高い周波数の発振ノ ルスを発生できる発振装置は価格が高くなる。たとえ ば、安価な 25MHz程度の発振器を用いて、この発振器出力を遁倍して GHzオーダ の発振周波数を得る発振装置では回路が大掛力、りになり、一般には製造コストが増 大するという問題がある。
[0004] また、アナログ 'デジタル変換回路等の発振器で動作する機器は、一般には周波 数が高くなるほど消費電力が加速度的に増大するため、経済効率が悪くなつたり、放 熱等の対処が必要となったりするなどの問題もある。
[0005] 本発明の目的は、所定個数の周期信号出力回路とこれと同数のノ ルス計数装置と によりアナログ 'デジタル変換におけるビット'データを生成するアナログ 'デジタル変 換回路、所定個数の周期信号出力回路とこれと同数のパルス計数装置とによりデジ タル'アナログ変換におけるタイミング信号を生成できるタイミング信号発生回路、お よび、制御対象のアナログ信号をデジタル信号に変換し、これに基づき制御のため のデジタル信号を生成し、このデジタル信号に基づき制御対象のアナログ量を制御 する制御装置を提供することにある。
また、本発明の目的は、高い発振ノ ルスを発生させずに、低い発振パルスで当該 高い発振ノ ルスでの動作と同等の動作を行うことができるアナログ ·デジタル変換回 路、タイミング信号発生回路、これらを用いた制御装置を提供することにある。
課題を解決するための手段
[0006] 本発明のアナログ ·デジタル変換回路は、〔1〕から〔5〕を要旨とする。
〔1〕 時間変化するアナログ信号を入力し当該アナログ信号をその大きさに対応する 周波数の N系列の周期信号に置き換えて出力する周期信号出力回路と、
前記 N系列の周期信号のパルス数をそれぞれ計数する N個のパルス計数装置と、 前記 N系列の周期信号を入力しこれらの周期信号から、前記アナログ信号の大きさ に対応するデジタル信号を、サンプル周期ごとに生成するデジタル信号発生回路と を備えたアナログ 'デジタル変換回路であって、
前記周期信号出力回路は、前記 N系列の周期信号を、順次、遅延させて生成する ことで、サンプル周期の間に、前記 N個のノ ルス計数装置のうち第 1〜第 jのノ ルス 計数装置に計数値 Xを、残りのノ ルス計数装置に計数値 (X— 1)をそれぞれ計数さ せ、
前記デジタル信号発生回路は、前記 N個のパルス計数装置の計数状態から、前記 サンプル周期で A/D変換するときの N倍の分解能で、前記アナログ信号を前記デ ジタル信号に変換することを特徴とするアナログ 'デジタル変換回路。
[0007] 〔2〕 前記周期信号出力回路は、前記 N系列の周期信号を、順次、
[周期信号の 1周期 (T)の概略値] ÷N (個）
の遅れ時間間隔で生成することを特徴とする〔1〕に記載のアナログ 'デジタル変換回 路。 [0008] 〔3〕 前記周期信号出力回路は、電気信号の大きさを周波数に変換する N個の変換 器力 なり、これら変換器が前記 N系列の周期信号を発生することを特徴とする〔1〕 または〔2〕に記載のアナログ 'デジタル変換回路。
[0009] 〔4〕 前記変換器が積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで (たとえば、積分 回路が CR回路であるときは、基準電圧によりキャパシタの充電を開始し、充電電圧 力 Sしきい値に達したときに当該キャパシタの充電を終了するとともに放電を開始し、当 該充電電圧が初期電圧に戻るまで）、
を一周期とすることを特徴とする〔2〕または〔3〕に記載のアナログ 'デジタル変換回路
[0010] 〔5〕 前記周期信号出力回路は、電気信号の大きさを周波数に変換する少なくとも 1 つの変換器と、この変換器の出力信号を遅延させて出力する少なくとも 1つの遅延回 路とからなり、これら変換器と遅延回路とが前記 N系列の周期信号を発生することを 特徴とする〔1〕から〔4〕の何れかに記載のアナログ 'デジタル変換回路。
[0011] 本発明において、「パルス計数装置」は、典型的にはカウンタである力 S、シフトレジス タさらに CPUを含む回路により構成することもできる。
また、本発明において「電気信号の大きさを周波数に変換する変換器」は、電圧制 御発振器であるが、変換対象となる電圧 ·電流値の振幅等を、周波数 (具体的には 周期パルス）に変できるものであれば、電圧制御発振器には限定されない。
[0012] 本発明のタイミング信号発生回路は、〔6〕から〔10〕を要旨とする。
〔6〕 周波数の M系列の周期信号を出力する周期信号出力回路と、
デジタル信号の大きさに対応する前記 M系列の周期信号を入力し計数値が前記 セットした値に達したときに所定信号を出力する M個の比較ノ ルス計数装置と、 前記 M個の比較ノ レス計数装置から M個の前記所定信号を入力しこれらの所定 信号から、基準周期ごとに、デジタル信号の大きさに対応する時間間隔のタイミング 信号を生成する信号生成回路と、
を備えたタイミング信号発生回路であって、
前記 M個の比較ノ ルス計数装置のうち第 1〜第 kのノ ルス計数装置に第 1計数値 を、残りのノ ルス計数装置に第 2計数値をそれぞれセットし、
前記 M系列の周期信号を、順次遅延した時間間隔で入力することで、 前記信号生成回路は、前記 M個のパルス計数装置の出力状態から、 1個のパルス 計数装置によりタイミング信号を発生するときの N倍の精度のタイミング信号を発生す ることを特徴とするタイミング信号発生回路。
[0013] 〔7〕 前記 M系列の周期信号を、順次、
[周期信号の 1周期 (T)の概略値] ÷M (個）
の遅れ時間間隔で入力することを特徴とする〔6〕に記載のタイミング信号発生回路。
[0014] 〔8〕 前記 M個の比較パルス計数装置に前記計数値をセットする分配回路を備えた ことを特徴とする〔6〕または〔7〕に記載のタイミング信号発生回路。
[0015] 〔9〕 前記周期信号出力回路は、 M個の、電気信号の大きさを周波数に変換する変 換器からなり、これら変換器が周期信号を発生することを特徴とする〔6〕から〔8〕の何 れかに記載のタイミング信号発生回路。
[0016] 〔10〕 前記変換器は積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで（基準電圧により キャパシタの充電を開始し、充電電圧がしきい値に達したときに当該キャパシタの充 電を終了するとともに放電を開始し、当該充電電圧が初期電圧に戻るまで）、 を一周期とすることを特徴とする〔6〕から〔9〕の何れかに記載のタイミング信号発生回 路。
[0017] [11] 〔1〕から〔5〕の何れかに記載のアナログ ·デジタル変換回路と、
〔6〕から〔10〕の何れかに記載のタイミング信号発生回路と、
デジタル信号処理回路と、
力、らなる制御装置であって、
前記アナログ 'デジタル変換回路は制御対象からのアナログ出力をデジタル化し、 前記デジタル信号処理回路は前記デジタル化した信号により処理してデジタルタイ ミング値を生成し、
前記タイミング信号発生回路は前記デジタルタイミング値に基づき制御用タイミング 信号を発生する、 ことを特徴とする制御装置。
[0018] 〔12〕 前記アナログ 'デジタル変換回路において使用する周期信号出力回路と、前 記タイミング信号発生回路において使用する周期信号出力回路とを共用することを 特徴とする〔11〕に記載の制御装置。
[0019] 〔13〕 前記デジタル信号処理回路は、デジタルフィルタ、または P制御、 I制御、 D制 御またはこれらを組み合わせた処理を行うことを特徴とする〔11〕または〔12〕に記載 の制御装置。
[0020] 〔14〕 前記制御対象はスィッチ素子を含む電力変換回路であり、
前記アナログ 'デジタル変換回路が前記電力変換回路の出力電圧を入力し、 前記タイミング信号発生回路が前記電力変換回路の前記スィッチ素子にオン'オフ のタイミング信号を出力する、
ことを特徴とする〔11〕から〔13〕の何れかに記載の制御装置。
発明の効果
[0021] 本発明では、所定個数の周期信号出力回路とこれと同数のノ ルス計数装置とによ りアナログ ·デジタル変換におけるビット ·データを生成するアナログ 'デジタル変換回 路、所定個数の周期信号出力回路とこれと同数のパルス計数装置とによりデジタル' アナログ変換におけるタイミング信号を生成できるタイミング信号発生回路、および、 制御対象のアナログ信号をデジタル信号に変換し、これに基づき制御のためのデジ タル信号を生成し、このデジタル信号に基づき制御対象のアナログ量を制御する制 御装置を提供することができる。
[0022] 本発明では、高い発振パルスのパルスを発生させずに、低い発振パルスを用いて 当該高い発振ノ レスでの動作と同等の動作を行うことができるので、同等性能の従 来のアナログ 'デジタル変換回路、タイミング信号発生回路、制御装置に比べて、製 造コストの低減、消費電力の低減等が可能となる。
[0023] すなわち、本発明のアナログ ·デジタル変換回路およびタイミング信号発生回路で は、低!、周波数の発振ノ ルスを用いてその数倍から数十倍の発振ノ ルスでの動作と 同等の高速動作が可能となる。
また、本発明の制御装置では、これらを組み合わせて制御装置を構成することで低 コストかつ高性能の制御システムを構築できる。
図面の簡単な説明
[図 1]本発明のアナログ 'デジタル変換回路の第 1実施形態を示す説明図である。
[図 2]本発明のアナログ 'デジタル変換回路の第 2実施形態に示す説明図である。
[図 3]本発明のアナログ 'デジタル変換回路の第 3実施形態を示す説明図である。
[図 4]図 3の周期信号出力回路が生成する信号のタイミング図である。
[図 5]図 3の電圧制御発振器の動作を説明図である。
[図 6]本発明のアナログ 'デジタル変換回路の第 4実施形態を示す説明図である。
[図 7]本発明のアナログ 'デジタル変換回路の第 5実施形態を示す説明図である。
[図 8]ディレイ回路を、遅れ時間 T/Nのディレイ素子により構成した周期信号出力回 路を示す図である。
[図 9]本発明のタイミング信号発生回路の第 1実施形態を示す説明図である。
[図 10]本発明のタイミング信号発生回路の動作を示す波形図である。
[図 11]本発明のタイミング信号発生回路の第 2実施形態を示す説明図である。
[図 12]本発明のタイミング信号発生回路の第 3実施形態を示す説明図である。
[図 13]図 12の周期信号出力回路の出力信号を示すタイミング図である。
[図 14]図 12の電圧制御発振器の動作を説明図である。
[図 15]本発明のタイミング信号発生回路の第 4実施形態を示す説明図である。
[図 16]本発明の制御装置の第 1実施形態を示す説明図である。
[図 17]本発明の制御装置の第 2実施形態を示す説明図である。
[図 18]本発明の制御装置の第 3実施形態を示す説明図である。
[図 19]繰返し信号発生回路が複数の位相を発生するタイミング信号発生回路を示す 図である。
[図 20]図 19のタイミング信号発生回路を具体的に示した回路である。
[図 21]タイミング信号発生回路の他の構成例を示す図である。
[図 22]図 21のタイミング信号発生回路を具体的に示す回路である。
[図 23]図 19に示した回路の変形例を示す説明図である。
[図 24]図 19に示した回路と図 21に示した回路の合成回路を示す説明図である。 園 25]図 19、図 20に示した回路の他の変形例を示す説明図である。
園 26]図 21に示した回路の変形例を示す説明図である。
[図 27]繰返し信号発生回路が、異なる複数位相の信号を発生するタイミング信号発 生回路の一例を示す図である。
園 28]図 27のタイミング信号発生回路を具体的に示す回路である。
[図 29]繰返し信号発生回路が、異なる複数位相の信号を発生するタイミング信号発 生回路の他の例を示す図である。
園 30]図 29のタイミング信号発生回路 7を具体的に示した回路である。
[図 31]繰返し信号発生回路が、異なる複数位相の信号を発生するタイミング信号発 生回路のさらに他の例を示す図である。
園 32]図 31のタイミング信号発生回路 7を具体的に示した回路である。
園 33]図 31のタイミング信号発生回路 7を具体的に示した回路の他の例を示す図で ある。
[図 34] (A) , (B)はタイミング信号発生回路の動作波形例を示す図である。
[図 35]タイミング信号発生回路をパルス生成回路に応用した例を示す回路図である 園 36]遅延素子または遅延回路が直接に接続された位相シフト回路の他の例を示 す図である。
園 37]図 27に示した回路の変形例を示す説明図である。
[図 38]図 27に示した回路の他の変形例を示す説明図である。
[図 39]繰返し信号発生回路が複数の位相の信号を発生するタイミング信号発生回路 の構成例を示す図である。
[図 40]繰返し信号発生回路が複数の位相の信号を発生するタイミング信号発生回路 の他の構成例を示す図である。
園 41]図 39のタイミング信号発生回路の具体的な回路図である。
園 42]図 39のタイミング信号発生回路の他の具体的な回路図である。
園 43]図 39のタイミング信号発生回路のさらに他の具体的な回路図である。
園 44]図 39のタイミング信号発生回路のさらに他の具体的な回路図である。 園 45]図 40のタイミング信号発生回路の具体的な回路図である。
[図 46]遅延回路の具体例を示す図である。
[図 47]遅延回路の他の具体例を示す図である。
[図 48]図 46の回路を応用した位相シフト回路の例を示す。
園 49]タイミング信号発生回路により出力される信号の遅延時間と、位相シフト回路 を構成するスィッチ群のオン'オフ状態との関係を示す図である。
[図 50]本発明のタイミング信号発生回路の例を示す説明図である。
[図 51]図 50のタイミング信号発生回路の動作の例を示すタイミング図である。
[図 52]図 50のタイミング信号発生回路の動作の他の例を示すタイミング図である。 園 53]本発明のタイミング信号発生回路の他の例を示す説明図である。
園 54]図 53で使用される周期信号発生回路の具体例を示す図であり、 (A)は発振 回路の一部を示しており抵抗に直列にバイポーラトランジスタが接続されている例を 示す図、 (B)は周期信号発生回路がトランジスタとこのトランジスタの主電流経路に 設けられた抵抗との直列接続回路の組を並列接続して構成した例を示す図である。 園 55]図 53のタイミング信号発生回路において、記憶装置群の前段に位相シフト回 路群を設けた変形例を示す図である。
園 56]図 53のタイミング信号発生回路において、記憶装置群の後段に位相シフト回 路群を設けた変形例を示して!/、る。
[図 57]位相シフト回路の一例を示す図である。
園 58]本発明のタイミング信号発生回路のさらに他の例を示す説明図である。
園 59调期信号発生回路を単一の発振回路力も構成した例を示す図である。
園 60] (A)は高い周波数で「27」数える通常の計数を示す波形図、（B) , (C)は 1つ の計数回路により異なる周波数の信号を計数する場合の波形図である。
園 61] (A) , (B)は、 2つの計数回路により異なる周波数の信号を計数する場合の波 形図である。
[図 62]低レ、周波数の信号のオン時間の時比率を短くすることで、消費電力を低減す る場合の説明図である。
園 63]タイミング信号発生回路の他の例の他の例を示す説明図である。 園 64]本発明のタイミング信号発生回路のさらに他の例を示す説明図である。
園 65]図 59のタイミング信号発生回路に位相シフト回路を設けた例を示す図である。 園 66]本発明において使用されるパルス発生回路を示す図であり、（A)は基本構成 を示す図、（B)は積分回路が複数の要素を含む場合を示す図である。
[図 67] (A)は、積分回路を 3つの積分回路要素と選択回路とにより構成した例を示す 図、（B)は基準信号出力回路を 3つの基準信号出力回路要素により構成した例を示 す図である。
[図 68] (A)積分回路を 3つの積分回路要素と選択回路とにより構成し、かつ基準信 号出力回路を 3つの基準信号出力回路要素により構成した例 (選択回路力 つ）を示 す図であり、（B)は積分回路を 3つの積分回路要素と選択回路とにより構成し、かつ 基準信号出力回路を 3つの基準信号出力回路要素により構成した例 (選択回路が 2 つ）を示す図である。
園 69]積分回路が複数の積分回路要素を含み、比較回路が複数の比較回路要素を 含む例を示す説明図である。
園 70]図 69の回路において波形合成回路が比較回路の出力を入力して波形合成を 行う例を示す図である。
[図 71]積分回路が複数の積分回路要素を含み、比較回路が複数の比較回路要素を 含む例を示す説明図である。
園 72]図 71の回路において、波形合成回路が、パルス信号を入力せずに、比較回 路要素の出力を入力して、波形合成を行う例を示す図である。
園 73]基準信号出力回路が複数の基準信号出力回路要素を含み、比較回路が複 数の比較回路要素を含む例を示す説明図である。
園 74]図 73の回路において波形合成回路が比較回路の出力を入力して波形合成を 行う例を示す図である。
[図 75]積分回路、基準信号出力回路、比較回路の組が複数備えられ、波形合成回 路が共用されるパルス発生回路の例を示す図である。
[図 76]積分回路、基準信号出力回路、比較回路の組が複数備えられ、波形合成回 路が共用されるパルス発生回路の他の例を示す図である。 [図 77]本発明において使用されるパルス発生回路を示す具体的例を示す図である。 園 78]パルス発生回路の動作波形の一例を示す図であり、 (A)は波形合成回路が A ND回路である場合、（B)は波形合成回路が OR回路である場合を示す図である。 園 79]パルス発生回路の動作波形の他の例を示す図であり、 (A)は波形合成回路 が AND回路である場合、 (B)は波形合成回路が OR回路である場合を示す図である
[図 80]積分回路、基準信号出力回路、比較回路の組が直列に複数備えられたパル ス発生回路の一例を示す説明図である。
園 81]図 80のノ ルス発生回路において基準信号出力回路が共用された例を示す説 明図である。
[図 82]図 80のパルス発生回路の具体例を図である。
[図 83]図 82のパルス発生回路の動作波形の一例を示す図である。
[図 84] (A)は図 66または図 67のノ ルス発生回路の前段にさらに計数回路を備えた ノ ルス発生回路の説明図、（B)は (A)のノ^レス発生回路の動作を説明するタイミン グ図である。
符号の説明
1 アナログ 'デジタル変換回路
2 タイミング信号発生回路
3 デジタル信号処理回路
4 制御装置
5 制御対象
7 タイミング信号発生回路
8 タイミング信号発生回路
9 ノ ルス発生回路
11 周期信号出力回路
12 カウンタ
13 デジタル信号発生回路
21 周期信号出力回路 I：匕較カウンタ
信号生成回路
分配回路
オン ·オフ信号生成回路
電源
負荷
繰返し信号発生回路
, 721, 722, 51 位相シフ卜回路
, 52 位相シフトコントローラ
, 741, 742, 74(1), 74(2), ···, 74 (M), 751, 752 選択回路
選択コントローラ
波形調整回路
位相シフト回路群
周期信号発生回路
計数回路群
設定回路
信号選択回路
信号選択コントローラ
周波数コントローラ
発振回路 記憶装置群
積分回路
基準信号出力回路
比較回路
波形合成回路
1 発振回路群 712 位相シフト回路
713 シフトコントローラ
810 位相シフトコントローラ
811 第 1周波数信号発生回路
812 第 2周波数信号発生回路
813 第 3周波数信号発生回路
814 第 4周波数信号発生回路
821 第 1計数回路
822 第 2計数回路
823 第 3計数回路
824 第 4計数回路
801 第 1位相シフト回路
802 第 2位相シフト回路
803 第 3位相シフト回路
804 第 4位相シフト回路
820 計数回路
921 D/A変換器
922 ローパスフィルタ
dly ディレイ回路 (k= l， 2， · · ·， Q) k
ES 外部信号
frq , frq , frq , frq 周波数
1 2 3 4
f f f f - - - . f 周波数
1、 2、 3、 4 M
FRQ 第 4周期信号
4
FRQ 第 3周期信号
3
FRQ 第 2周期信号
FRQ 第 1周期信号
1
I 制御電流はベース電流
B
N N、 N、 N タイミングの値 PLS 繰返し信号
PLS
PS
Phase 位相シフト信号（k=l, 2, ···, M)
k
PGk 第 k発振回路 (k=l, 2, ···, M)
PLS 第 kパルス（k=l, 2, ···, M)
k
q , q , ···, q 信号個数
1 2 M-l
rg rg rg レンスタ
2 1、 3、
r 可変抵抗
eq
R 抵抗
1
S バイパススィッチ群（k=l， 2， ···， Q)
Ak
S 出力スィッチ（k=l, 2, ···, Q)
Bk
S 短絡防止スィッチ（k=l， 2， ···， Q)
Ck
swスィッチ
TS， TS， TS タイミング信号
1 2
TS タイミング信号
Tr バイポーラトランジスタ
発明を実施するための最良の形態
[0026] 図 1は本発明のアナログ 'デジタル変換回路の第 1実施形態を示す説明図である。
図 1において、アナログ 'デジタル変換回路 1は、周期信号出力回路 11と、カウンタ 1 2と、デジタル信号発生回路 13とを備えている。
周期信号出力回路 11は、時間変化するアナログ信号 A を入力し、このアナログ信
IN
号 A をその大きさに対応する周波数 f の N系列の周期信号 P〜Pに置き換えて出
IN S I N
力する。
[0027] カウンタ 12は、 N系列の周期信号 P〜Pのパルス数をそれぞれ計数する N個の力
1 N
ゥンタ CNTR〜CNTR力、らなる。デジタル信号発生回路 13は、 N系列の周期信号
1 N
P〜Pを入力しこれらの周期信号 P〜Pから、アナログ信号 A の大きさに対応する
1 N 1 N IN
デジタル信号 D を、サンプル周期 T ごとに生成する。
OUT SMPL
[0028] 本発明において、周期信号出力回路 11は、 N系列の周期信号 P〜Pを、順次、 [周期信号 P〜Pの 1周期 (T)の概略値] ÷N (個）
1 N
の遅れ時間間隔で生成する。たとえば、 Pは Pより（T/N)遅れた信号であり、 Pは
2 1 3
Pよりさらに (T/N)遅れた信号である。
[0029] これにより、サンプル周期 T の間に、 N個のカウンタ 12のうち第 1〜第 jのカウンタ
SMPL
CNTR〜CNTRが計数値 Xを、残りのカウンタが計数値（X—1)をそれぞれカウント
1 j
することになる。ただし、 j =Nのときは「残りのカウンタ」は存在しない。すなわち、総て のカウンタ CNTR〜CNTR の計数値は Xである。
1 N
[0030] カウンタ CNTR -CNTRの精度が aビットである場合には、周期信号出力回路 11
1 N
の出力信号の精度（分解能）は 2a'Nとなる。すなわち、デジタル信号発生回路 13は 、 N個のカウンタ 12 (カウンタ CNTR -CNTR )の計数状態から、サンプル周期 T
1 N SM で A/D変換するときの N倍の精度で、アナログ信号 A をデジタル信号 (デジタノレ
PL IN
数値) D に変換する。
OUT
[0031] たとえば、 CNTR〜CNTRの計数値が Xであり、 CNTR —CNTR の計数値が X
1 j j+l N
— 1であるときは、計数値は (X— 1) + (j/N)となる。
[0032] 図 2は本発明のアナログ 'デジタル変換回路の第 2実施形態に示すように、周期信 号出力回路 11は、 N個の電圧 '周波数変換回路 VF〜VF力 構成できる。図 2で
1 N
は、 VFが P , P , · · · , Pの動作開始タイミング信号を生成しているが（図 2の点線
1 1 2 N
参照）、次に述べる第 3実施形態に示すように動作開始タイミング信号をコントローラ が生成するようにもできる。
[0033] 図 3は本発明のアナログ 'デジタル変換回路の第 3実施形態を示す説明図である。
図 3において、アナログ 'デジタル変換回路 1は、周期信号出力回路 11と、カウンタ 1 2と、デジタル信号発生回路 13と、コントローラ 14を備えている。図 3では、カウンタ 1 2は、 CNTR—CNTRにより構成されている。本実施形態ではカウンタ CNTR〜C
1 8 1
NTRの分解能は 5ビットであり、カウンタ 12が 8 (23)個のカウンタ CNTR—CNTR
8 1 8 により構成されることから、アナログ ·デジタル変換回路 1は全体で 8ビットの分解能を 持っている。
[0034] 周期信号出力回路 11は、時間変化するアナログ信号として電圧 e を入力しこの電
0
圧 e をその大きさに対応する周波数 f の 8系列の周期信号 P〜Pに置き換えて出力 する。具体的には、周期信号出力回路 11は、電圧制御発振器 (vco〜
1 vco )に
N
より構成される。コントローラ 14は、 VCO〜VCOの動作開始タイミング信号 SV〜
1 N 1
SVおよびアナログ 'デジタル変換回路 1の動作周期信号 Rを生成している。
8
[0035] 図 4に示すように、周期信号出力回路 11は、 8系列の周期信号 P〜Pを、順次、
1 8
[周期信号 P〜Pの 1周期 (T)の概略値 ] ÷ 8 (個）
1 8
の遅れ時間間隔で生成する。本実施形態では、図 4に TOTで示すノ^レス列の分解 能と同等の分解能を得ることができる。
[0036] カウンタ CNTR〜CNTRは、サンプル周期 T ごとに周期信号 P〜Pを入力し
1 8 SMPL 1 8 て計数する。カウンタ CNTR〜CNTRは、サンプル周期 T の期間が満了した場
1 8 SMPL
合において、カウンタ CNTR—CNTRの計数値が 22であり、残りのカウンタ CNTR
1 3
-CNTRの計数値が 21である場合を示している。
4 8
[0037] デジタル信号発生回路 13は、サンプル周期 T が満了したときの、カウンタ CNT
SMPL
R -CNTRの計数状態から、サンプル周期 T で A/D変換するときの 8倍の分
1 N SMPL
解能で、電圧 eをデジタル信号 D に変換すること力 Sできる。デジタル信号発生回
0 OUT
路 13は、各カウンタ CNTR -CNTRの値を合計してデジタル数値を出力すること
4 8
ができる。たとえば、上記の例では、 CNTR—CNTRの計数値が 22であり、残りの
1 3
カウンタ CNTR—CNTRの計数値が 21なので、出力数値を 22 · 3 + 21 · 5 = 171と
4 8
すること力 Sできる。なお、フルカウント値は、全体が 8ビットなので 256である。
[0038] 本実施形態では、 VCO〜VCOは CR回路を備え、 VCO〜VCOが発生する周
1 8 1 8
期信号 P〜Pは、図 5に示すように、入力電圧により C (キャパシタ）の充電を開始し、
1 8
充電電圧がしきい値に達したときに当該キャパシタ Cの充電を終了するとともに放電 を開始し、当該充電電圧が初期電圧に戻るまでを一周期としている。
[0039] 図 5により図 3の VCO〜VCOの動作を説明する。 VCOは、コントローラ 14が生
1 8 1
成する動作開始タイミング信号 SVにより動作を開始し、入力電圧がしきい値 Vに達
1 τ したときに VCOは周期信号 pを生成する。
1 1
[0040] 一方、コントローラ 14は、 VCOの CR回路の Cの電圧上昇時の充電電圧 V /4, 2
1 τ
V /4, 3V /4, Vおよび電圧下降時の充電電圧 3V /4, 2V /4, V /4のタイ ミングを検出している。そして、コントローラ 14は充電電圧が V /4, 2V /4, 3V /
T T T 4, V , 3V /4, 2V /4, V /4となるタイミングで動作開始タイミング信号 SV , SV
Τ Τ Τ Τ 2
， SV， SV， SV， SV， SVを生成する（図 5では SV， SVのみを示す）。これらの
3 4 5 6 7 8 2 3
動作開始タイミング信号により vco〜
2 vcoが駆動して入力電圧がそれぞれのしき
8
い値 Vに達したときに周期信号 P〜P (図 5では P , Pのみを示す）を生成する。な
T 2 8 2 3
お、 VCO〜vcoの電圧上昇は、それぞれの動作時の入力電圧の値に依存する。
1 8
図 5では、 VC〇〜VC〇の電圧上昇の傾きを α 〜α で示してある。
1 3 1 3
[0041] 図 6は本発明のアナログ 'デジタル変換回路の第 4実施形態を示す説明図である。
図 6の周期信号出力回路 1 1は、 1つの電圧制御発振器 VCOと、複数のディレイ回 路（DLY〜DLY )により構成されている。 VCOの出力は Pとしてカウンタ CNTRに
1 7 1 1 入力される一方、ディレイ回路 DLYに入力される。ディレイ回路 DLYは、 VCOの出
1 1
力（P )よりも T/N遅れた信号 Pを出力する。ディレイ回路 DLYは、ディレイ回路 D LYの出力（P )よりも T/N遅れた信号 Pを出力する。以下同様にして、ディレイ回
1 2 3
路 DLY (k= 3 , 4, · · · , 7)は、ディレイ回路 DLY の出力（P )よりも T/N遅れた k k-1 k
信号 P を出力する。
k+1
[0042] 図 7は本発明のアナログ 'デジタル変換回路の第 5実施形態を示す説明図である。
図 7の周期信号出力回路 1 1は、 1つの電圧制御発振器 VCOと、複数のディレイ回 路（DLY〜DLY )により構成されている。 VCOの出力は Pとしてカウンタ CNTRに
1 7 1 1 入力される一方、ディレイ回路 DLY , DLY , · · · , DLYに入力される。ディレイ回 路 DLYは入力信号 (VCOの出力）よりも (T/N)遅らせた信号 Pとして出力し、ディ
1 2 レイ回路 DLYは入力信号 (VCOの出力）を 2 · (T/N)遅らせた信号 Pを出力する。
2 3
以下同様にして、ディレイ回路 DLY (k = 3, 4, · · · , 7)は、入力信号 (VCOの出力 k
)を (丁/ 遅れた信号 P を出力する。図 8は、ディレイ回路 DLY , DLY , · · · , k+1 1 2
DLYを、遅れ時間 T/Nのディレイ素子により構成した周期信号出力回路 1 1を示 す図である。図 8に示すように、 DLYは 1つのディレイ素子により構成され T/N遅れ
1
た信号 Pを生成し、 DLYは 2つのディレイ素子により構成され 2 · (T/N)遅れた信
1 2
号 Pを生成する。 DLYは 2つのディレイ素子により構成され (T/N)遅れた信号 P
2 k
を生成する。
k
[0043] 図 9は、本発明のタイミング信号発生回路の第 1実施形態を示す説明図である。図 9において、タイミング信号発生回路 2は、周期信号出力回路 21と、比較カウンタ 22 と、信号生成回路 23と、分配回路 24とを備えている。
[0044] なお、上記したアナログ ·デジタル変換回路では、周期信号として大文字符号「P」 を用いたが、以下のタイミング信号発生回路では周期信号として小文字符号「p」を用 いる。また、上記したアナログ 'デジタル変換回路では、カウンタを大文字「CNTR」で 、周波数変換回路を大文字「VF」で、周波数変換回路を大文字「VCO」で表示した 力 以下のタイミング信号発生回路ではそれぞれ小文字「cntr」で、周波数変換回路 を大文字「vf」で、周波数変換回路を大文字「vco」を用レ、て表示する。
[0045] 周期信号出力回路 21は、周波数 f の M系列の周期信号 p〜p およびタイミング信
S 1 M
号発生回路 2の比較カウンタ 22の動作周期信号 rを出力する。
比較カウンタ 22は、 M個のカウンタ cntr〜cntr力、らなり、 cntr〜cntr は、 M系
1 M 1 M
列の周期信号 P〜P を入力し計数値がセットした値に達したときにフルカウント信号
1 M
を出力する。
[0046] 信号生成回路 23は、 M個のカウンタ cntr〜cntr力、らフルカウント信号 fc〜fc を
1 M 1 M 入力しこれらのフルカウント信号 fc〜fc から、基準周期 T ごとに、デジタル信号 D
1 M REF I の大きさに対応する時間間隔のタイミング信号 τ を生成する。
N OUT
[0047] 分配回路 24は、 M個のカウンタに計数値 Y, (Y—1)をセットすることができる。分 配回路 24力 M個の比較カウンタ 22のうち第 1〜第 kのカウンタ cntr〜cntrに計数
1 k 値 Yを、残りのカウンタに計数値 (Y—1)をそれぞれセットしたものとする。図 10に示 すように、 M系列の周期信号 p〜p 力 順次、
1 M
[周期信号 P〜P の 1周期 (T)の概略値] ÷M (個）
1 M
の遅れ時間間隔で入力される。信号生成回路 23は、 M個のカウンタ 22 (カウンタ cnt r〜cntr )の出力状態から、 1個のカウンタによりタイミング信号を発生するときの N
1 M
倍の精度のタイミング信号 T を発生する。すなわち、信号生成回路 23は、 M個の
OUT
カウンタ cntr〜cntr全てからのフルカウント信号（図 10では上向き矢印で示す）を
1 M
入力したときにタイミング信号 T を発生するが、このとき、図 10の TOTで示すように
OUT
、Tの N倍の精度のノ ルス列の分解能と同等の分解能を得ることができる。
[0048] 図 11のタイミング信号発生回路の第 2実施形態に示すように、周期信号出力回路 2 1は、 N個の電圧 '周波数変換回路 vf 〜vf 力、ら構成できる。図 11では、 vf が p , p
1 N 1 1 2
, · · · , pの動作開始タイミング信号を生成しているが（図 11の点線参照）、次に述べ
N
る第 3実施形態に示すように動作開始タイミング信号をコントローラが生成するように もできる。
[0049] 図 12は本発明のタイミング信号発生回路の第 3実施形態を示す説明図である。図 12において、タイミング信号発生回路 2は、周期信号出力回路 21と、比較カウンタ 2 2と、信号生成回路 23と、分配回路 24と、コントローラ 25とを備えている。
[0050] 図 12では、カウンタ 22は、 cntr〜cntrにより構成される。本実施形態ではカウン
1 8
タ cntr〜cntrの分角早能は 5ビットであり、カウンタ 22が 8 (23)個のカウンタ cntr〜cn
1 8 1 trにより構成されることから、アナログ 'デジタル変換回路 1は全体で 8ビットの分解能
8
を持っている。
[0051] 周期信号出力回路 21は、時間変化するアナログ信号として基準電圧 e を入力しこ ref の電圧 e をその大きさに対応する周波数 f の 8系列の周期信号 p〜pに置き換えて ref S 1 8
出力する。具体的には、周期信号出力回路 21は、電圧制御発振器 (vco〜vco )に
1 8 より構成される。コントローラ 25は、 vco〜vcoの動作開始タイミング信号 s〜sおよ
1 8 1 8 びタイミング信号発生回路 2の動作周期信号 rを生成している。
[0052] 図 13に示すように、周期信号出力回路 21は、 8系列の周期信号 p〜pを、順次、
1 8
[周期信号 P〜pの 1周期 (T)の概略値 ] ÷ 8 (個）
1 8
の遅れ時間間隔で生成する。
[0053] 8個のカウンタ 22 (カウンタ cntr〜cntr )は、基準周期 T ごとに周期信号 p〜p
1 8 REF 1 8 を入力して計数する。カウンタ cntr〜cntrは、基準周期 T の期間が満了した場合
1 8 REF
において、 8個のカウンタ 12のうち cntr〜cntrの計数値が 22であり、残りのカウンタ
1 6
cntr， cntrの計数値が 21である場合を示している。
7 8
[0054] カウンタ cntr〜cntrは計数値がセットした値に達したときにフルカウント信号を出
1 8
力する。信号生成回路 23は全ての cntr〜cntr力もフルカウント信号を入力するとタ
1 8
イミング信号を出力する。上記の例では、 cntr〜cntrにセットされた値が 22であり、
1 6
残りのカウンタ cntr， cntrにセットされた値が 21なので、信号生成回路 23は、 22 - 6
7 8
+ 21 · 2 = 174の数値に対応するタイミング信号 (たとえばデューティ）を出力すること ができる。
[0055] 本実施形態では、 vco〜vcoは CR回路を備え、 vco〜vcoが発生する周期信号
1 8 1 8
p〜pは、図 14に示すように、入力電圧により C (キャパシタ）の充電を開始し、充電
1 8
電圧がしきい値に達したときに当該キャパシタ Cの充電を終了するとともに放電を開 始し、当該充電電圧が初期電圧に戻るまでを一周期としている。
[0056] 図 14により図 12の vco〜vcoの動作を説明する。 vcoは、コントローラ 25が生成
1 8 1
する動作開始タイミング信号 sにより動作を開始し、入力電圧がしきい値 Vに達した
1 T
ときに vcoは周期信号 pを生成する。
1 1
[0057] 一方、コントローラ 25は、 vcoの CR回路の Cの電圧上昇時の充電電圧 V /4, 2V
3V /4, Vおよび電圧下降時の充電電圧 3V /4, 2V /4, V
T T T T
ングを検出している。そして、コントローラ 25は充電電圧が V /4, 2V /4, 3V
T T r
, V , 3V /4, 2V /4, V /4となるタイミングで動作開始タイミング信号 s , s , s ,
Τ Τ Τ Τ 2 3 4 s , s , s , sを生成する（図 14では V , sのみを示す）。これらの動作開始タイミング
5 6 7 8 2 3
信号により vco〜vcoが駆動して入力電圧がそれぞれのしきい値 Vに達したときに
2 8 T
周期信号 P〜P (図 5では p， pのみを示す）を生成する。なお、 VCO〜VCOの電圧
2 8 2 3 1 8 上昇は、それぞれの動作時の入力電圧の値に依存する。図 14では、 vco〜vcoの
1 3 電圧上昇の傾きを /3 〜 0 で示してある。
1 3
[0058] 図 15は本発明のタイミング信号発生回路 2の第 4実施形態を示す説明図である。
図 15の周期信号出力回路 21は、 1つの電圧制御発振器 vcoと、複数のディレイ回路 (dly〜dly )により構成されている。電圧制御発振器 vcoの出力は順次 dly〜dlyに
1 7 1 7 より遅延されて周期信号 P〜pが生成される。
2 8
[0059] 図 16は本発明の制御装置の第 1実施形態を示す説明図である。図 16にお!/、て、 制御装置 4は上述したアナログ 'デジタル変換回路 1と、上述したタイミング信号発生 回路 2と、デジタル信号処理回路 3とからなる。
アナログ ·デジタル変換回路 1は、制御対象 5からのアナログ信号 A を入力し、これ
IN
をデジタル化する。デジタル信号処理回路 3はデジタル化した信号にデジタルフィル タ、または P制御、 I制御、 D制御またはこれらを組み合わせた処理を施し、 タイミング値 Q を生成する。 タイミング信号発生回路 2はデジタルタイミング値 Q に基づき制御用タイミング信
TMNG
号 TMNGを発生する。
[0060] 図 17は本発明の制御装置の第 2実施形態を示す説明図である。図 17では、アナ ログ'デジタル変換回路 1にお!/、て使用する周期信号出力回路 11と、前記タイミング 信号発生回路 2において使用する周期信号出力回路 21とが共用されている。
[0061] 図 18は本発明の制御装置の第 3実施形態を示す説明図である。図 18において、 制御対象 5はスィッチ素子 SWを含む電力変換回路であり、入力側に電源 61が接続 され、出力側に付加 62が接続されている。アナログ 'デジタル変換回路 1は、オン'ォ フ信号生成回路 51を含み、電力変換回路の出力電圧を入力とする。タイミング信号 発生回路 2は電力変換回路 5のスィッチ素子 SWにオン ·オフのタイミング信号 TMN Gを出力することができる。
[0062] 本発明のタイミング信号発生回路は（1)から（12)の構成で代替できる。
(1) 処理対象信号についての所定タイミングを発生する回路であって、 位相シフト回路と位相シフトコントローラと計数回路とを備え、
(A)繰返し信号を入力する前記位相シフト回路は、繰返し信号に基づき、位相が所 定量 (シフト量ゼロを含む）シフトした信号を出力し、
(B)前記位相シフトコントローラは、前記位相シフト回路が第 1から第 Mのどの位相の 信号 (第 1の信号はシフト量ゼロ、第 Mの信号はシフト量最大）を出力する力、を制御し
(C)前記計数回路は、前記位相シフト回路の出力信号を所定数計数し、計数値がセ ットされた値に達したときに計数終了信号を発生することで、
前記計数回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフ トしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング信号発生回路。
[0063] (2) 処理対象信号についての所定タイミングを発生する回路であって、
計数回路と位相シフト回路と位相シフトコントローラとを備え、
(A)繰返し信号を入力する計数回路は繰返し信号を所定数計数し、計数値がセット された値に達したときに計数終了信号を発生し、 (B)前記位相シフト回路は、前記計数回路の出力信号から、位相が所定量 (シフト量 ゼロを含む）シフトした信号を出力し、
(C)前記位相シフトコントローラは、前記位相シフト回路が第 1から第 Mのどの位相の 信号 (第 1の信号はシフト量ゼロ、第 Mの信号はシフト量最大）を出力する力、を制御 することで、
前記位相シフト回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によ りシフトしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング信号発生回路。
[0064] (3) 処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量 (シフト量ゼロを含む）シフトした複数の信号 を生成する位相シフト回路と、前記位相シフト回路からの複数の信号のうちの 1つを 前記タイミングの値の下位桁の値に対応して選択する選択回路と、前記タイミングの 値の上位桁に対応する値がセットされる計数回路とを備え、
(A)前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信 号に基づき位相が所定量シフトした複数の信号を出力し、
(B )前記選択回路は、前記位相シフト回路からの複数の信号のうちの 1つを前記タイ ミングの値の下位桁の値に対応して選択して出力し、前記計数回路は、計数値がセ ットされた値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位 桁に対応する値とを結合した値に相当するタイミング信号として出力する、 ことを特徴とするタイミング信号発生回路。
[0065] (4) 処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量 (シフト量ゼロを含む）シフトした複数の信号 を生成する位相シフト回路と、前記タイミングの値の上位桁に対応する値がセットされ る複数の計数要素からなる計数回路と、前記計数回路の複数の計数要素からの信 号のうちの 1つを前記タイミングの値の下位桁の値に対応して選択する選択回路とを 備え、
(A)前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信 号に基づき位相が所定量シフトした複数の信号を出力し、 (B)前記計数回路の各計数要素は、前記位相シフト回路の複数の出力信号を入力 して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、前 記選択回路は、前記複数の計数回路からの出力信号の 1つを記下位桁に対応する 値に応じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応 する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング信号発生回路。
[0066] (5) 処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、前記タイミングの値の上位桁に対応する値がセットされる 計数回路と、位相が所定量 (シフト量ゼロを含む）シフトした複数の信号を生成する位 相シフト回路と、前記位相シフト回路からの複数の信号のうちの 1つを前記タイミング の値の下位桁の値に対応して選択する選択回路と、選択回路コントローラとを備え、
(A)前記計数回路は、前記繰返し信号発生回路の出力信号を入力して計数し、前 記計数値がセットされた値に達したときに計数終了信号を出力し、
(B)前記位相シフト回路は、前記計数回路の計数終了信号を入力し、この信号に基 づき位相が所定量 (シフト量ゼロを含む）シフトした複数の信号を出力し、前記選択回 路は、前記位相シフト回路からの複数の出力信号の 1つを下位桁に対応する値に応 じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応する値 とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング信号発生回路。
[0067] (6) 前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続また はこれらが組み合わされた直並列接続を含むことを特徴とする（1)から（5)の何れか に記載のタイミング信号発生回路。
[0068] (7) 前記遅延素子または遅延回路の端子から、順次位相がシフトした信号を出力 することを特徴とする（3)から（5)の何れかに記載のタイミング信号発生回路。
[0069] (8) 位相シフトコントローラをさらに備え、当該位相シフトコントローラを構成する遅 延素子または遅延回路のうち、使用されない遅延素子または遅延回路の動作を停止 する位相シフトコントローラをさらに備えたことを特徴とする（3)から（5)の何れかに記 載のタイミング信号発生回路。 [0070] (9) 処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量 (シフト量ゼロを含む）シフトした複数の信号を出力する繰返し信号発 生回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素 力、らなる計数回路と、前記計数回路からの複数の信号のうちの 1つを前記タイミング の値の下位桁の値に対応して選択する選択回路とを備え、
(A)前記計数回路の複数の計数要素は、前記繰返し信号発生回路の複数の出力 信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を 出力し、
(B)前記選択回路は、前記複数の計数回路からの出力信号の 1つを下位桁に対応 する値に応じて選択して、前記下位桁に対応する値と前記上位桁に対応する値とを 結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング信号発生回路。
[0071] (10) 処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量 (シフト量ゼロを含む）シフトした複数の信号を出力する繰返し信号発 生回路と、前記繰返し信号発生回路からの複数の信号のうちの 1つを前記タイミング の値の下位桁の値に対応して選択する選択回路と、前記タイミングの値の上位桁に 対応する値がセットされる複数の計数要素からなる計数回路とを備え、
(A)前記選択回路は、前記繰返し信号発生回路からの複数の出力信号の 1つを前 記下位桁に対応する値に応じて選択して出力し、
(B)前記計数回路は、前記選択回路の出力を入力して計数し、計数値がセットされ た値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位桁に対応 する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング信号発生回路。
[0072] (11) 前記繰返し信号発生回路は、 1つの繰返し信号発生源と、位相シフト回路とを 備え、
前記位相シフト回路は、前記繰返し信号発生源の出力を入力し、繰返し信号に基 づき、位相が所定量 (シフト量ゼロを含む）シフトした複数の信号を出力することを特 徴とする（9)または（10)に記載のタイミング信号発生回路。 [0073] (12) 前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続また はこれらが組み合わされた直並列接続を含み、前記遅延素子または遅延回路の端 子から、前記位相が所定量シフトした複数の信号を出力することを特徴とする（11)に 記載のタイミング信号発生回路。
[0074] 上記のタイミング信号発生回路では、（13)から（17)の遅延回路を使用することが できる。
(13) (1)から（12)における位相シフト回路に使用される遅延回路であって、
(a) 少なくとも 2つの遅れ時間が異なる Q個のディレイ回路
力、らなる直列接続ディレイ回路群と、
(b) 前記各ディレイ回路の両端子間にそれぞれ接続された Q個のバイパススィッチ 力、らなるバイパススィッチ群と、
(c) 前記各ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された Q個のスィッチからなる出力スィッチ群と、
力 なることを特徴とする遅延回路。
[0075] (14) (1)から（12)における位相シフト回路に使用される遅延回路であって、
(a)
(Y—1)個の遅れ時間 Τ·Υ°の第 1ディレイ回路、
(Υ— 1)個の遅れ時間 Τ'Υ1の第 2ディレイ回路、
(Υ— 1)個の遅れ時間 Τ·ΥΡ— 1の第 Ρディレイ回路、
力、らなる直列接続ディレイ回路群と、
(b)
前記各第 1ディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 1バイパ ススィッチ、
前記各第 2ディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 2バイパ ススィッチ、 前記各第 Pディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 Pバイパ ススィッチ、
力、らなるバイパススィッチ群と、
(c)
前記各第 1ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 1出力スィッチ、
前記各第 2ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 2出力スィッチ、
前記各第 Pディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 P出力スィッチ、
力、らなる出力スィッチ群と、
力 なることを特徴とする遅延回路。
[0076] (15) Y = 2であることを特徴とする（14)に記載の遅延回路。
[0077] (16) 前記各ディレイ回路には各ディレイ回路のバイパススィッチに同期してオン- オフする短絡防止スィッチが直列に接続されていることを特徴とする（13)から（15) の何れかに記載の遅延回路。
[0078] (17) 前記ディレイ回路は半導体集積回路上に作製された積分回路を含むことを特 徴とする（13)から（16)の何れかに記載の遅延回路。
[0079] (13)から（17)に記載の遅延回路を位相シフト回路に使用することができる。この 場合には、信号入力端に周期信号出力回路が接続される。また、周期信号出力回 路の一周期は、直列接続ディレイ回路群により作られる最大ディレイ時間と同じ、また は前記ディレイ時間よりも大きくなるように設定する。
[0080] ここで、「処理対象信号についての所定タイミング」は、典型的には「処理対象信号 のレベル遷移タイミング値」である。また、位相シフト回路は、遅延素子または遅延回 路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含む。
位相シフト回路は、単一の信号を出力することもあるが、この場合には、位相シフト コントローラ力 S、所望位相の信号を出力するように位相シフト回路を制御することがで きる。また、遅延素子または遅延回路の端子から、第 2から第 Μノ レスの何れかが出 力されるように構成できる。位相シフト回路は、入力信号をパスさせるスィッチを備え たラインを含むことができ、位相シフトコントローラはこのスィッチのオン ·オフ制御をも 行うこと力 Sできる。また、位相シフト回路力 S、位相がシフトした複数の信号を出力するこ ともある。この場合、遅延素子または遅延回路の端子から、第 2から第 Mノ レスの何 れかを出力することができる。また、位相シフト回路は、入力信号をパスさせるライン を含むことができる。この場合、位相シフトコントローラは使用しない遅延素子または 遅延回路をインアクティブにすることができる。
[0081] なお、計数回路は、シリアル入力をパラレル出力に変換するもの、逆にパラレル出 力をシリアル出力に変換するものの何れであってもよい。具体的には、カウント出力を 並列ビットで出力する通常のカウンタ、カウントアップまたはカウントダウンしたときにキ ャリー信号，ポロ一信号を出力するカウンタ、シフトレジスタ等を使用することができる 。また、遅延素子として、トライステートバッファを使用でき、遅延回路として積分回路 を使用した積分回路等を使用できる。また、遅延素子や遅延回路として電圧/時間 変換ができる素子や回路を使用することもできる。
[0082] 処理対象信号についての所定タイミング (周期，オン時間，オフ時間，デューティ比 ,デッドタイム，周期に対するデッドタイム比率等）は、繰返し信号発生回路の周波数 よりも細力、いタイミングで調整することができる。すなわち、ノ レスが数十 MHz程度の 発振器を使用しても、たとえば数十 GHzの周波数で、処理対象信号のレベル遷移の タイミング信号を発生することができ、制御装置が安価な PWM制御装置， VCOの制 御装置等を提供することができる。また、計数が行われていないパルスの発生回路の 動作を停止する位相シフトコントローラを備えることもできるので、電力消費をさらに低 減すること力 Sできる。さらに、位相シフト回路は、遅延素子または遅延回路の直列接 続、並列接続またはこれらが組み合わされた直並列接続から構成できるので、製造 コストを低く ffi]えることができる。
[0083] 図 19および図 20は、繰返し信号発生回路が複数の位相を発生するタイミング信号 発生回路を示す図である。
図 19において、タイミング信号発生回路 7は、処理対象信号についての所定タイミ ング (周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタ ィム比率等) TSを発生するもので、繰返し信号発生回路 71と位相シフト回路 72と位 相シフトコントローラ 73と計数回路 74とを備えている。
[0084] 位相シフト回路 72は、繰返し信号発生回路 71からの繰返し信号 PLSを入力し、位 相が所定量シフトしたパルス PLS を出力する。位相シフトコントローラ 73は、位相シ
PS
フト回路 72がどの位相のノ レスを出力する力、を制御している。
[0085] 計数回路 74は、位相シフト回路 72の出力を所定数（上位桁 Nの値に相当する数）
1
計数し、計数終了信号 (カウントアップまたはカウントダウンの終了後に出力される信 号)を出力する。この信号は、繰り返し信号 PLSのタイミング（上位桁 Nの値に対応
1
するタイミング）と、位相シフト回路 72によりシフトしたタイミング (位相シフトコントロー ラ 73により指定される、下位桁 Nの値に対応するタイミング）との合成タイミングの信 号である。
[0086] 図 20は、図 19のタイミング信号発生回路 7を具体的に示した回路であり、位相シフ ト回路 72は、スィッチ SW、遅延時間 Tを発生させる第 1遅延回路、遅延時間 2 ·Τを 発生させる第 2遅延回路、 · · ·、遅延時間（Μ— 1) ·Τを発生させる第 (Μ— 1)遅延回 路の並列接続からなる。
[0087] 図 20に示すように、位相シフト回路 72は、繰返し信号発生回路 71が出力するパル ス PLSを第 1パルス PLSとし、この第 1パルス PLSあるいは第 1パルス PLSより位相
1 1 1 が順次シフトした第 2パルス PLS ,第 3パルス PLS , · · · ,第 Μパルス PLS の何れ
2 3 Μ 力、を PLS として出力する。ここで、位相シフトコントローラ 73は、位相シフト回路 72が
PS
第 1〜第 Μパルス PLS〜PLS の何れ力 1パルスのみを出力するように、位相シフト
1 M
回路 72を制御する。
[0088] スィッチ SWは繰返し信号発生回路 71からの信号を PLSとして選択し、第 1遅延回
1
路は PLSを T遅延した PLSを生成し、第 2遅延回路は PLSを 2 ·Τ遅延した PLSを
1 2 1 3 生成する。また、第 (Μ— 1)遅延回路は、 PLSを (Μ— 1)Τ遅延した PLS を生成す
1 Μ る。位相シフトコントローラ 73にはタイミングの下位桁 Νがセットされており、スィッチ S W、第 1遅延回路から第 (M— 1)遅延回路の何れかをアクティブにし、残りをインァク ティブにする。計数回路 74には、上位桁 Nがセットされており、計数回路 74は、タイ
1
ミングイ直 N Nに対応するタイミング信号 TSを出力することができる。 [0089] 図 21はタイミング信号発生回路の他の構成例を示す図である。図 21において、タ イミング信号発生回路 7は、図 19のタイミング信号発生回路と同様、処理対象信号に ついての所定タイミング (周期，オン時間，オフ時間，デューティ比，デッドタイム，周 期に対するデッドタイム比率等）を発生するもので、繰返し信号発生回路 71と計数回 路 74と位相シフト回路 72と位相シフトコントローラ 73とを備えている。
[0090] 図 21では、計数回路 74は繰返し信号発生回路 71からのノ ルス PLSを所定数（上 位桁 Nの値)計数して、計数終了信号を出力する。そして、位相シフト回路 72は、計
1
数回路 74の出力パルス（計数終了信号) CSを入力すると、位相が所定量シフトした パルス PLSの何れ力、 1つを出力する。
位相シフトコントローラ 73は、位相シフト回路 72がどの位相のパルスを出力するか を制御する。これにより、位相シフト回路 72は、繰り返し信号のタイミング（上位桁 N
1 の値に対応するタイミング）と、位相シフト回路 72により所定量位相がシフトしたタイミ ング (位相シフトコントローラ 73により選ばれた、下位桁 Nの値に対応するタイミング） との合成タイミングのノ ルスを出力することができる。
[0091] 図 22に示すように、位相シフト回路 72は、計数回路 74が出力する計数終了信号を 第 1パルス PLSとし、この第 1パルス PLSあるいは第 1パルス PLSより位相が順次シ
1 1 1
フトした第 2パルス PLS，第 3パルス PLS， · · ·，第 Mパルス PLS の何れかを出力
2 3 M
する。位相シフトコントローラ 73は、位相シフト回路 72が第 1から第 Mノ ルス PLS〜
1
PLS の何れか 1つを出力するように、位相シフト回路 72を制御する。
[0092] 図 20のタイミング回路 1では、計数回路 74は位相シフト回路 72の後段に設けられ ているが、図 22では計数回路 74は位相シフト回路 72の前段に設けられている。図 2 0と同様、図 22でも位相シフトコントローラ 73にはタイミングの下位桁 N力 計数回路 74には上位桁 Nがセットされており、位相シフト回路 72は、タイミング値 N Nに対応
1 1 2 するタイミング信号 TSを出力することができる。
[0093] 図 19と図 21のタイミング信号発生回路では各構成要素の適宜の共用や、各タイミ ング信号発生回路の複合が可能である。図 23から図 26にその例を示す。
[0094] 図 23は図 19に示した回路の変形例を示す説明図である。図 23のタイミング信号発 生回路 7では、位相シフト回路 721と計数回路 741の組における位相シフト回路 721 と、位相シフト回路 722と計数回路 742の組における位相シフト回路 722と力 S、 1つの 位相シフトコントローラ 73により制御される例を示している。図 23では、繰返し信号発 生回路 71も 2つの組に共用されており、計数回路 741からタイミング信号 TSが出力
1 され、位相シフト回路 722からタイミング信号 TSが出力されている。
[0095] 図 24は図 19に示した回路と図 21に示した回路の合成回路を示す説明図である。
図 24のタイミング信号発生回路 7では、位相シフト回路 721と計数回路 741の組に おける位相シフト回路 721と、計数回路 742と位相シフト回路 722との組における位 相シフト回路 722とが 1つの位相シフトコントローラ 73により制御される例を示してい る。図 21では、繰返し信号発生回路 71も 2つの組に共用されており、計数回路 741 力もタイミング信号 TSが出力され、位相シフト回路 722からタイミング信号 TSが出
1 2 力されている。
[0096] 図 25は図 19、図 20に示した回路の他の変形例を示す説明図である。図 25のタイ ミング信号発生回路 7では、計数回路 741 , 742とが位相シフト回路 72の後段に設 けられた例を示しており、計数回路 741からタイミング信号 TSが出力され、計数回路
1
742からタイミング信号 TSが出力されている。
[0097] 図 26は図 21に示した回路の変形例を示す説明図である。図 26のタイミング信号発 生回路 7では、位相シフト回路 721 , 722とが計数回路 74の後段に設けられており、 位相シフトコントローラ 73は位相シフト回路 721 , 722に共用されており、位相シフト 回路 721からタイミング信号 TSが出力され、位相シフト回路 722からタイミング信号
1
TSが出力されている。
[0098] 図 27から図 32は、繰返し信号発生回路が、異なる複数位相の信号を発生するタイ ミング信号発生回路を示す図である。
図 27は繰返し信号発生回路 71と、位相シフト回路 72と、位相シフトコントローラ 73 と、選択回路 75と、選択コントローラ 76と、計数回路 74とを備えている。
[0099] 位相シフト回路 72は、繰返し信号発生回路 71が出力するパルスを第 1パルス PLS とし、この第 1パルス PLS、および第 1パルス PLSより位相が順次シフトした第 2パ
1 1 1
ノレス PLS，第 3パルス PLS， · · ·，第 Mパルス PLS を出力する。なお、図 27におい
2 3 M
て位相シフトコントローラ 73は、位相シフト回路 72を構成する遅延素子や遅延回路 のうち、使用していない素子や回路を停止させるために使用されるもので、省略する こと力 Sでさる。
[0100] 選択回路 75は、位相シフト回路 72からの出力信号 (第 1パルス PLS〜第 Mパルス
1
PLS )の 1つを、タイミングの値の下位桁 Nの値に対応して選択して出力する。 すなわち、図 28に示すように、選択コントローラ 76は、選択回路 75に選択指示信 号を出力しており、選択回路 75は、第 1パルス PLS、この第 1パルス PLS、および
1 1 第 1パルス PLSより位相が順次シフトした第 2パルス PLS ,第 3パルス PLS , · · · ,
1 2 3 第 Mパルス PLS の何れか（タイミングの値の下位桁 Nの値に対応するパルス）を選 択して出力する。また、計数回路 74にはタイミング値の上位桁 Nに対応する値がセ
1
ットされているので、計数回路 74は、計数値がセットされた値に達したときに計数終 了信号を、下位桁に対応する値 Nと上位桁に対応する値 Nとを結合した値 N Nに
2 1 1 2 相当するタイミング信号として出力する。
[0101] 図 28において、位相シフト回路 72は、繰返し信号発生回路 71からの信号を通過さ せるパス、遅延時間 Tを発生させる第 1遅延回路、遅延時間 2 ·Τを発生させる第 2遅 延回路、 · · ·、遅延時間（Μ— 1) ·Τを発生させる第 (Μ— 1)遅延回路の並列接続か らなる。
選択回路 75は PLS、 PLS、 PLS、 · · ·、 PLS を入力し、下位桁 Νの値に応じて
1 2 3 Μ 2
何れか 1つの信号を選択する。なお、選択回路 75は、選択コントローラ 76からの指示 に基づきこの選択を行う。計数回路 74には、上位桁 Νがセットされているので、計数
1
回路 74は、タイミング ^ΙΝ Νに対応するタイミング信号 TSを出力することができる。
1 2
[0102] 図 29のタイミング信号発生回路 7は、繰返し信号発生回路 71と、位相が所定量シ フトした複数の信号を生成する位相シフト回路 72と、位相シフトコントローラ 73と、タイ ミングの値の上位桁に対応する値 Νがセットされる複数の計数要素からなる計数回
1
路 74と、複数の計数要素からの出力信号をタイミングの値の下位桁に対応する値 Ν に応じて選択する選択回路 75と、選択コントローラ 76とを備えて!/ヽる。
[0103] 図 29において、位相シフト回路 72および位相シフトコントローラ 73は、図 28の位相 シフト回路 72および位相シフトコントローラ 73と同様に動作するで。すなわち、位相 シフト回路 72は、繰返し信号発生回路 71が出力するパルスを第 1パルス PLSとし、 この第 1パルス PLS、この第 1パルス PLS、および第 1パルス PLSより位相が順次
1 1 1
シフトした第 2パルス PLS ,第 3パルス PLS , · · · ,第 Mパルス PLS を出力する。ま
2 3 M
た、図 29においても、図 27におけると同様、位相シフトコントローラ 73は、位相シフト 回路 72を構成する遅延素子や遅延回路のうち、使用していない素子や回路を停止 させるために使用されるもので、省略することができる。
[0104] 計数回路 74を構成する図示しない計数回路要素は、それぞれ位相シフト回路 72 の出力信号第 1パルス PLS〜第 Mパルス PLS を入力して計数し、計数値がセットさ
1 M
れた値 (タイミングの値の上位桁に対応する値 N )に達したときに計数終了信号を出
1
力する。選択回路 75は、計数回路 74の計数回路要素からの出力信号の 1っをタイミ ングの下位桁の値 Nに応じて選択して、上位桁に対応する値 Nと下位桁 Nに対応 する値とを結合した値 N Nに相当するタイミング信号として出力する。
1 2
[0105] 図 30は、図 29のタイミング信号発生回路 7を具体的に示した回路であり、位相シフ ト回路 72は、繰返し信号発生回路 71からの信号をパスさせる回路、遅延時間 Tを発 生させる第 1遅延回路、遅延時間 2 ·Τを発生させる第 2遅延回路、 · · ·、遅延時間（ Μ— 1) ·Τを発生させる第 (Μ— 1)遅延回路の並列接続からなる。
計数回路 74は、計数要素 14 (1) , 14 (2) , · · · , 14 (Μ)からなり、それぞれに、上 位桁 Νがセットされており計数終了信号を選択回路 75に出力する。選択回路 75は
1
PLS、 PLS、 PLS、 · · ·、 PLS を入力し、下位桁 Νの値に応じて PLS、 PLS、 Ρ
1 2 3 Μ 2 1 2
LS、 · · ·、 PLS を選択する。選択回路 75は、タイミング直 Ν Νに対応するタイミン
3 Μ 1 2
グ信号 TSを出力することができる。
[0106] 図 31のタイミング信号発生回路 7は、繰返し信号発生回路 71と、計数回路 74と、 位相シフト回路 72と、位相シフトコントローラ 73と、選択回路 75と、選択コントローラ 7 6とを備えている。
計数回路 74には、図示しない制御装置により前記所定のタイミングの値の上位桁 Νに対応する値がセットされており、計数回路 74はセットした値に達するまで繰返し
1
信号発生回路 71の出力パルスを計数し、計数値がセットされた値 (タイミングの値の 上位桁に対応する値 Ν )に達したときに計数終了信号を出力する。
1
[0107] 位相シフト回路 72は、計数回路 74が出力するノ ルスを第 1パルス PLSとし、この 第 1パルス PLS 、この第 1パルス PLS、および第 1パルス PLSより位相が順次シフト
1 1 1
した第 2パルス PLS ,第 3パルス PLS , · · · ,第 Mパルス PLS を出力する。また、図
2 3 M
31においても、図 27および図 29におけると同様、位相シフトコントローラ 73は、位相 シフト回路 72を構成する遅延素子や遅延回路のうち、使用していない素子や回路を 停止させるために使用されるもので、省略することができる。
選択回路 75は、位相シフト回路からの複数の出力信号 (第 1パルス PLS、第 2パル
1 ス PLS , · · · ,第 Mノ ルス PLS )の 1つを下位桁に対応する値 Nに応じて選択して
2 M 2
、上位桁に対応する値 Nと下位桁に対応する値 Nとを結合した値 N Nに相当する
1 2 1 2
タイミング信号として出力する。
[0108] 図 32は、図 31のタイミング信号発生回路 7を具体的に示した回路である。
計数回路 74には、上位桁 Nがセットされており、計数回路 74の計数終了信号は、
1
位相シフト回路 72に出力される。位相シフト回路 72は、繰返し信号発生回路 71から の信号をパスさせる回路、遅延時間 Tを発生させる第 1遅延回路、遅延時間 2Tを発 生させる第 2遅延回路、 · · ·、遅延時間（M— 1)Tを発生させる第 (Μ— 1)遅延回路 の並列接続からなり、計数回路 74からの計数終了信号を遅延させる。
選択回路 75は PLS、 PLS、 PLS、 · · ·、 PLS の何れかを下位桁 Νの値に応じ
1 2 3 Μ 2
て選択し、タイミング値 Ν Νに対応するタイミング信号 TSを出力する。
1 2
[0109] 図 33は、図 31のタイミング信号発生回路 7を具体的に示した回路の他の例である。
図 33では、計数回路 74が計数終了信号を出力すると、この信号に基づき、選択コン トローラ 76は、選択回路 75に選択指示を行う。また、位相シフトコントローラ 73は、計 数回路 74の計数終了信号に基づき、使用しない遅延回路をインアクティブにする。
[0110] 図 34 (A) , (Β)に、第 1パルス PLS ,第 2パルス PLS .第 3パルス PLS , · · · ,第
1 2 3
Μパルス PLS と、タイミング信号 TSとを示す。図 34 (A)では、 Νが最大 Ν である
Μ 2 2ΜΑΧ 場合を示し、図 34 (B)では 0 < Ν < Ν の場合を示す。
2 2ΜΑΧ
[0111] 図 35は、タイミング信号発生回路をパルス生成回路に応用した例を示す回路図で ある。
図 35において、パルス生成回路は、周期が一定である力、または変化し、一周期の 間に複数のレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を発 生するもので、処理対象信号は、具体的には、パルス幅変調されたパルス信号また は電圧制御発振器の出カノ ルス信号とすることができる。
[0112] 繰返し信号発生回路 71は、たとえば 25〜100MHz程度の発振回路が使用できる 。計数回路 74は、繰返し信号発生回路 71からのノ ルスを入力とし、タイミングの値（ 本実施形態では N Nとする）の上位桁 (N )に対応する値が与えられ、計数値がこの
1 2 1
値 )に達したときに第 1信号としてのノ ルスを出力する。
1
位相シフト回路 72は、計数回路 74の出カノルスよりも遅れ時間 Tだけ位相がシフト した第 2パルス PLS、第 2パルスよりも遅れ時間 2 ·Τだけ位相がシフトした第 3パルス PLS、 . · · ·、第（M—1)パルス PLS よりも（Μ—1) ·Τだけ位相がシフトした第 Μ
2 M-1
パルス PLS を出力する（ただし、 （^ 1) '丁<パルスの周期丁）。
Μ ρ
[0113] 選択回路 75は、位相シフト回路 72の出力のうち第 1から第 Μノ ルスを入力する。選 択コントローラ 76には、処理対象信号がレベル遷移するタイミングの値の下位桁（Ν )に対応する値がセットされ、選択コントローラ 76は、与えられた値に応じて、選択回 路 75に第 1から第 Μパルスの何れかを選択する選択指示信号を出力する。
[0114] 波形調整回路 79は、計数回路 74が出力する第 1パルス PLSと選択回路 75が出
1
力する第 2から第 Μノ^レスの何れかのノ ルスとを入力し、これらの波形から調整波形 (合成波形)を出力する。波形調整回路 79は、入力に応じた処理を施すことができ、 典型的には ANDまたは OR回路から構成でき、第 1パルスの立上がりまたは立下がり のタイミングを Tの整数倍の細かさで調整することができる。
図 30,図 32,図 33のタイミング信号発生回路では、位相シフト回路として、遅延時 間が異なる、遅延素子や遅延回路を並列接続したが、図 36に示すように、同一遅延 時間 Tの遅延素子や遅延回路を直列接続し、接続端子から遅延時間 Τ, 2T, · · · , ( M— 1)Tの遅延信号を取りだすこともできる。
[0115] 図 27から図 33のタイミング信号発生回路では各構成要素の適宜の共用や、各タイ ミング信号発生回路の複合が可能であり、図 37および図 38にその例を示す。
[0116] 図 37は、図 27に示した回路の変形例を示す説明図である。図 37のタイミング信号 発生回路 7では、位相シフト回路 72 (位相シフトコントローラ 73を備えて!/、る）の後段 に、選択回路 751と計数回路 741の組と、選択回路 752と計数回路 742の組とが接 続され、選択回路 751と選択回路 752とが、 1つの選択コントローラ 76により制御され る例を示している。図 37では、繰返し信号発生回路 71も 2つの組に共用されており、 計数回路 741からタイミング信号 TSが出力され、計数回路 742からタイミング信号 T
1
Sが出力されている。
[0117] 図 38は、図 27に示した回路の他の変形例を示す説明図である。図 38のタイミング 信号発生回路 7では、繰返し信号発生回路 71の後段に、位相シフト回路 721と選択 回路 751と計数回路 741の組と、位相シフト回路 722と選択回路 752と計数回路 74 2の組とが接続され、選択回路 751と選択回路 752とが 1つの選択コントローラ 76に より制御され、位相シフト回路 721と位相シフト回路 722とが 1つの位相シフトコント口 ーラ 73により制御される例を示している。
図 38では、繰返し信号発生回路 71が 2つの組に共用されており、計数回路 741か らタイミング信号 TSが出力され、計数回路 742からタイミング信号 TSが出力されて
1 2
いる。なお、図 38では、位相シフト回路 721の出力を PLS (l) 、 PLS (1) , · · · , PL
1 2
S (l) で示し、位相シフト回路 722の出力を PLS (2) 、 PLS (2) , · · · , PLS (2) で
M 1 2 M 示す。
[0118] 図 39および図 40は、繰返し信号発生回路が複数の位相の信号を発生するタイミン グ信号発生回路の構成例を示す図である。
図 39のタイミングを発生回路は、繰返し信号発生回路 71と、計数回路 74と、選択 回路 75と選択コントローラ 76とを備えている。繰返し信号発生回路 71は、位相が所 定量（シフト量ゼロを含む）シフトした複数の信号 Phase , Phase , · · · , Phase を出
1 2 M 力する。計数回路 74は、タイミングの値の上位桁 Nに対応する値がセットされる図示
1
しなレ、複数の計数要素からなり、複数の計数要素はセットした値に達するまで計数し
、計数終了信号を出力する。選択回路 75は、複数の計数要素からの計数終了信号 を、下位桁 Nに対応する値に応じて選択し、上位桁に対応する値 Nと下位桁に対
2 1
応する値 Nとを結合した値 N Nに相当するタイミング信号 TSとして出力する。選択 コントローラ 76は、選択回路 75に選択指示信号を出力して、上記の選択を行わせる
〇
[0119] 図 40のタイミングを発生回路は、繰返し信号発生回路 71と、選択回路 75と、選択 コントローラ 76と、計数回路 74とからなる。繰返し信号発生回路 71は、位相が所定 量 (シフト量ゼロを含む）シフトした複数の信号を出力する。選択回路 75は、繰返し信 号発生回路 71からの位相がシフトした信号を、タイミングの値の下位桁 Nの値に対 応して選択する。
[0120] 計数回路 74は、選択回路 75からの出力を入力して計数し、計数値がセットされた 値に達したときに計数終了信号を、上位桁 Nに対応する値と下位桁 Nに対応する
1 2
値とを結合した値 N Nに相当するタイミング信号 TSとして出力する。選択コントロー
1 2
ラ 76は、選択回路 75に選択指示信号を出力して、上記の選択を行わせる。
[0121] 図 41は、図 39のタイミング信号発生回路の具体的な回路図である。図 41では、繰 返し信号発生回路 71は、複数の複数の信号 Phase , Phase , · · · , Phase を出力
1 2 M する第 1発振回路 PGから第 M発振回路 PG力 なる発振回路群 711と、位相シフト
1 M
回路 712と、シフトコントローラ 713を備えている。繰返し信号発生回路 71では、第 1 発振回路 PGに駆動信号 TRGが入力され、第 1発振回路 PG力 SPhaseを出力する
1 1 1 1 と、位相シフト回路 712が、第 2発振回路 PG ,第 3発振回路 PG , · · · ,第 M発振回
2 3
路 PG に駆動信号 TRG , TRG , · · · , TRGを出力し、第 2発振回路 PG ,第 3発
M 2 3 M 2 振回路 PG， · · ·，第 M発振回路 PG は、順次 Phase， Phase， · · ·， Phase を出
3 M 2 3 M 力する。計数回路 74 (1)， 74 (2) , · · ·， 74 (M)は、 Phase， Phase， · · ·， Phase
1 2 M をそれぞれ上位桁 Nに達するまで計数し、計数終了信号を出力する。選択回路 75 は下位桁 Nに対応する計数回路を選択し、上位桁 Nに対応する値と下位桁 Nに対 応する値とを結合した値 N Nに相当するタイミング信号 TSを出力する。
1 2
[0122] 図 42は、図 39のタイミング信号発生回路の他の具体的な回路図である。図 42では 、外部信号 ESを第 1発振回路 PGの駆動信号 TRGとするとともに、 ESを位相シフト
1 1
回路 712に入力して、駆動信号 TRG， TRG， · · ·， TRGを発生させている。
2 3 M
[0123] 図 43は、図 39のタイミング信号発生回路のさらに他の具体的な回路図である。図 4 3では、第 1発振回路 PGの出力を遅延素子または遅延回路により遅延させて駆動
1
信号 TRGを生成して第 2発振回路 PGを駆動し、第 2発振回路 PGの出力を遅延さ せて駆動信号 TRGを生成して第 3発振回路 PGを駆動する。同様にして、第 4発振
3 3
回路 PGから第 M発振回路 PG を駆動している。なお、図 43では、第 1発振回路 PG から第 (M— 1)発振回路 PG の出力側の遅延素子または遅延回路が位相シフト
1 M-1
回路 712を構成している。
図 44は図 39のタイミング信号発生回路のさらに他の具体的な回路図である。図 44 では、外部からの信号ではなく図 41の第 1発振回路 PGの出力により、位相シフト回 路 712が駆動されている。
[0124] 図 45は図 40のタイミング信号発生回路の具体的な回路図である。図 45では、繰返 し信号発生回路 71の出力（発振回路 711の出力） Phase , Phase , · · · , Phase が
1 2 M 選択回路 75に出力され、選択回路 75はタイミングの値の下位桁 Nに対応する信号 を選択し、計数回路 74に出力する。計数回路 74には上位桁 Nがセットされているの
1
で、計数回路 74は、計数終了信号の出力により、上位桁 Nに対応する値と、下位桁
1
Nに対応する値とを結合した値 N Nに相当するタイミング信号 TSを出力する。
[0125] 第 1発振回路 PGの出力を位相シフト回路 51に入力して第 2発振回路 PGから第
1 2
M発振回路 PG の駆動タイミングを生成した力 外部信号を位相シフト回路 51に入 力して第 1発振回路 PGから第 M発振回路 PG の駆動タイミングを生成することもで
1 M
きるし、第 1発振回路 PGの出力により第 2発振回路 PGを駆動し、第 2発振回路 PG により第 3発振回路 PGを駆動し、順次前段の発振回路の出力により次の段の発振
3
回路を駆動するようにもできる。
[0126] 遅延回路は、種々の構成をとることが可能である。たとえば、積分回路、ゲート素子 、単安定マルチバイブレータ等を遅延回路として使用することができる。遅延回路とし て、遅延時間を変更できないものを使用できるし、図 46から図 49に示すようにプログ ラマブルに構成することもできる。図 46から図 49に示す遅延回路では、各遅延構成 要素（ディレイ素子または遅延回路）の遅れ時間に重みを付け、スィッチ（半導体スィ ツチ）で切り替えて組み合わせることにより多くの遅れ時間を作るようにできる。
遅延回路に、遅延素子の直列接続や遅延回路の直列接続からなる遅延回路群を 多用する場合には、各遅延回路群の特性を同じにすることが困難になることがあるが 、以下に述べる遅延回路を用いることで、誤差の少ない遅延回路を構成できる。
[0127] 図 46において、遅延回路 70は、位相シフト回路 72と、位相シフトコントローラ 73と 力 なる。遅延回路 70は、 (a)
(Y—l)個の遅れ時間 Τ·Υ°の第 1ディレイ回路、
(Υ— 1)個の遅れ時間 Τ'Υ1の第 2ディレイ回路、
(Υ— 1)個の遅れ時間 Τ·ΥΡ— 1の第 Ρディレイ回路、
力もなる直列接続ディレイ回路群（図 46では dly〜dlyで示す）と、
1 Q
(b)
前記各第 1ディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 1バイパ ススィッチ、
前記各第 2ディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 2バイパ ススィッチ、 前記各第 Pディレイ回路の両端子間にそれぞれ接続された (Y— 1)個の第 Pバイパ ススィッチ、
力、らなるバイパススィッチ群（図 46では S , S , ···, S で示す）と、
Al A2 AQ
(c)
前記各第 1ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 1出力スィッチ、
前記各第 2ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 2出力スィッチ、
前記各第 Pディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に 接続された (Y— 1)個の第 P出力スィッチ、
力もなる出力スィッチ群（図 46では S , S , ···, S で示す）と、
Bl B2 BQ
力、ら構成できる。
この場合、ディレイ回路 dly〜dlyには各ディレイ回路のバイパススィッチ S , S ,
1 Q Al A2
···, S に同期してオン'オフする短絡防止スィッチ S , S , ···, S を直列に接
AQ CI C2 CQ
続することカできる。なお、 S (k=l， 2， ···， Q)は、 S (k=l， 2， ···）がオンのと きにオフとなり、 S (k= l , 2, · · · )がオフのときにオンとなる。
AK
[0129] Y= 5の場合に、たとえば、 4個の遅延時間 Τ · 5°のディレイ回路と、 4個の遅延時間 Τ · 51のディレイ回路と、 4個の遅延時間 Τ · 52のディレイ回路との直列接続ディレイ回 路群により、 Τから 124 ·Τまでの遅延を作ることができる回路を構成できる。
[0130] 図 47に、 Υ = 2の場合の遅延回路を示す。図 47において、遅延回路 70は、位相シ フト回路 72と、位相シフトコントローラ 73とからなる。位相シフト回路 72は、 Q個のディ レイ回路（dly 〜dly )とスィッチ群（S 〜S , S 〜S )力、らなり、 dly , dlv , · · · ,
1 Q Α1 AQ Β1 BQ 1 2 dlyは、 2° ·Τ, 2ι ·Ύ, · · · , の遅れ時間を生成できる。位相シフトコントローラ 7
Q
3がスィッチ群（S 〜S , S 〜S )をオン ·オフ制御することにより、スィッチの切り
Al A4 Bl B4
替えの組み合わせにより 0, Τ, 2T, · · · , 2^ '丁までの遅れ時間を生成できる。
[0131] すなわち、 Y = 2のときは、同じ遅延時間のディレイ回路は複数必要なぐ最大遅延 時間 15 ·Τの遅延を生成でき、遅延時間 Τの遅延回路を 15個直列に接続した場合と 、同じ効果を得ること力できる。同様に、 10個の遅延回路を用いれば、最大で 1023 個を直列に接続した場合と同じ効果が得られる。
図 48に、図 47の回路を応用したタイミング信号発生回路の例を示す。図 48では、 繰返し信号発生回路 71が位相シフト回路 72の前段に設けられており、計数回路 74 が位相シフト回路 72の後段に設けられている。
図 49に、タイミング信号発生回路により出力される信号の遅延時間と、位相シフト 回路 72を構成するスィッチ群（S 〜S , S 〜S )のオン'オフ状態との関係を示
Al AQ Bl BQ
す。なお、スィッチによる遅れ時間が無視できない場合には、当該遅れを考慮して遅 延時間の重み付けを行うことができる。
[0132] 本発明のタイミング信号発生回路は（18)から（27)の構成でも代替できる。
( 18) 処理対象信号についての所定タイミング (周期，オン時間，オフ時間，デュ— ティ比，デッドタイム，周期に対するデッドタイム比率等）を発生する回路、たとえば、 周期が一定である力、または変化し、一周期の間に 2以上のレベルで遷移する処理対 象信号の当該レベル遷移のタイミング信号を細力^、タイミング精度で正確に発生す る回路であって、
(A)第 1周期信号、 第 1周期信号よりも周波数が高い第 2周期信号、 第 (M— 1)周期信号 (Mは 2以上の整数)よりも周波数が高!/、第 M周期信号、 をそれぞれ出力する周期信号発生回路と、
(B)第 1周期信号を計数する第 1計数回路、
第 2周期信号を計数する第 2計数回路、 第 M周期信号を計数する第 M計数回路、
からなる計数回路群
(C)前記所定タイミングの値を時間軸で配分して、
前記所定タイミングの時間軸で配分した値を、第 1周期信号の周期個数 N、第 2周 期信号の周期個数 N、 · · ·、第 M周期信号の周期個数 Nで表し、
第 1周期信号の周期個数 Nを前記第 1計数回路に、
第 2周期信号の周期個数 Nを前記第 2計数回路に、 第 M周期信号の周期個数 Nを前記第 M計数回路に、
セットする設定装置と、
(D)第 1計数回路〜第 M計数回路による計数が全て終了したときに、当該終了信号 に基づきタイミングを発生するタイミング信号発生回路と、
を備えたことを特徴とするタイミング信号発生回路。
[0133] (19) 前記タイミング信号発生回路が信号選択回路からなることを特徴とする（18) に記載のタイミング信号発生回路。
[0134] (20) 前記処理対象信号が、パルス幅変調されたパルス信号または電圧制御発振 器の出カノ ルス信号であることを特徴とする（18)または（19)に記載のタイミング信 号発生回路。
[0135] (21) 前記周期信号発生回路が、第 1周波数信号発生回路〜第 M周波数信号発 生回路からなることを特徴とする（18)から（20)の何れかに記載のタイミング信号発 生回路。 [0136] (22) 計数開始時に第 1周波数信号発生回路〜第 M周波数信号発生回路の何れ 力、 1つのみをアクティブとし、アクティブとなっている周波数信号発生回路から出力さ れる周期信号の計数を所定の計数回路が終えたときに、まだアクティブとなっていな い周波数信号発生回路をアクティブにし、順次、アクティブにされた周波数信号発生 回路から出力される周期信号の計数を所定の計数回路が終えたときに、まだァクティ ブとなってレ、な!/、周波数信号発生回路をアクティブにする周波数コントローラと、 最後にアクティブとなった周波数信号発生回路に対応する計数回路が計数の終了 時に出力する計数終了信号 (カウントアップまたはカウントダウンの終了時に出力さ れる信号)を選択し、当該信号をタイミング信号として出力する信号選択回路と、 前記計数終了信号を前記信号選択回路に選択させる信号選択コントローラと、 を備えたことを特徴とする（21)に記載のタイミング信号発生回路。
[0137] (23) 前記周期信号発生回路が、可変周波数発振回路からなり、第 1周期信号〜 第 M周期信号を出力することを特徴とする（18)から（22)の何れかに記載のタイミン グ信号発生回路。
[0138] (24) (18)から（23)の何れかに記載のタイミング信号発生回路のユニットを複数直 列に接続したタイミング信号発生回路であって、
後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号 発生回路の最大周波数よりも大きいことを特徴とするタイミング信号発生回路。
[0139] (25) 前記計数回路の後段に、前記周期信号発生回路が発生する周波数のうち最 大の周波数の信号の 1周期の範囲内で所定量位相をシフトする位相シフト回路と、 前記位相シフト回路がどの位相を出力するかを選択する位相シフトコントローラを 備えたことを特徴とする（18)から（24)の何れかに記載のタイミング信号発生回路。
[0140] (26) 前記計数回路の後段に、前記周期信号発生回路が発生する周波数のうち最 大の周波数の信号の 1周期よりも小さい幅で所定量シフトする位相シフト回路と、 前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコント口 ーラを備えたことを特徴とする（18)から（25)の何れかに記載のタイミング信号発生 回路。
[0141] (27) 前記第 1計数回路の後段に前記第 1周期信号の 1周期よりも小さぐ他の周期 信号の周期よりも大きい幅で所定量シフトする第 1位相シフト回路、
前記第 2計数回路の後段に前記第 2周期信号の 1周期よりも小さぐ他の周期信号 の周期よりも大きい幅で所定量シフトする第 2位相シフト回路、 前記第 M計数回路の後段に前記第 M周期信号の 1周期よりも小さぐ他の周期信 号の周期よりも大きい幅で所定量シフトする第 M位相シフト回路、
力、らなる位相シフト回路群と、
前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコント口 ーラと、
を備えたことを特徴とする（18)から（25)の何れかに記載のタイミング信号発生回路
[0142] このタイミング信号発生回路では、周期が一定であるかまたは変化し、一周期の間 に少なくとも 2つのレベルで遷移する処理対象信号の当該レベル遷移のタイミング信 号を細力、いタイミングで正確に発生することができる。特に、 PWM装置や VCOに備 えた発振回路 (周期信号発生回路）において、周期信号のオン'オフの時間幅を細 力、いタイミングで正確に設定することができる。すなわち、このタイミング信号発生回 路では、主クロックが数十 MHz程度の発振器を使用しても、数十〜数百 GHzの周波 数のクロックを一部分で動作させるだけで、タイミングが細力、くかつ正確なタイミング 信号 (処理対象信号の遷移タイミングを司る信号)を発生することができ、制御装置が 低消費電力の PWM制御装置や、制御装置が低消費電力の VCOを生成することが できる。
また、このタイミング信号発生回路では、周波数コントローラは、計数が開始されな い周波数信号発生回路をアクティブとはしないようにもできるので、さらに電力消費が 低減される。
[0143] 図 50は、上記のタイミング信号発生回路の例を示す説明図である。図 50において 、タイミング信号発生回路 8は、周期が一定である力、または変化し、一周期の間に 2 以上のレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を発生 する。具体的には、処理対象信号は、パルス幅変調（PWM)されたパルス信号や、 電圧制御発振器 (vco)の出カノ ルス信号である。
タイミング信号発生回路 8は、周期信号発生回路 81と、計数回路群 82と、周波数コ ントローラ 86と、信号選択回路 (本発明のタイミング信号発生回路に対応する） 84と、 信号選択コントローラ 85とからなる。
[0144] 周期信号発生回路 81は、第 1周期信号 FRQを発生する第 1周波数信号発生回
1
路 811と、第 2周期信号 FRQを発生する第 2周波数信号発生回路 812と、第 3周期 信号 FRQを発生する第 3周波数信号発生回路 813と、第 4周期信号 FRQを発生
3 4 する第 4周波数信号発生回路 814とからなり、第 2周期信号 FRQは第 1周期信号 F RQよりも周波数が高ぐ第 3周期信号 FRQは第 2周期信号 FRQよりも周波数が高
1 3 2
ぐ第 4周期信号 FRQは第 3周期信号 FRQよりも周波数が高ぐ第 1周期信号 FRQ
4 3
,第 2周期信号 FRQ ,第 3周期信号 FRQ ,第 4周期信号 FRQは、それぞれ別ライ
1 2 3 4
ンに出力される。
[0145] 計数回路群 82は、第 1周期信号 FRQを計数する第 1計数回路 821と、第 2周期信
1
号 FRQを計数する第 2計数回路 822と、第 3周期信号 FRQを計数する第 3計数回
2 3
路 823と、第 4周期信号 FRQを計数する第 4計数回路 824とからなり、設定回路 83
3
により、処理対象信号がレベル遷移するタイミングの値（タイミング値 A)がこれらの回 路に割り振られてセットされる。本例では、第 1計数回路 821には N力 第 2計数回
1
路 821には N力 第 3計数回路 821には N力 第 4計数回路 824には Nがセットさ
2 3 4 れている。
[0146] 本例では、周波数コントローラ 86は、計数開始時に第 1周波数信号発生回路 811 のみをアクティブとしており（他の周波数信号発生回路をインアクティブとしており）、 第 1周波数信号発生回路 811から出力される第 1周期信号 FRQの計数を第 1計数
1
回路 821が終えたときに、第 2周波数信号発生回路 812をアクティブにする。同様に 、第 2周波数信号発生回路 812から出力される第 2周期信号 FRQの計数を第 2計 数回路 822が終えたときに、第 3周波数信号発生回路 813をアクティブにし、第 3周 波数信号発生回路 813から出力される第 3周期信号 FRQの計数を第 3計数回路 82
3
3が終えたときに、第 4周波数信号発生回路 814をアクティブにする。
[0147] なお、本例では、周波数コントローラ 86は周波数信号発生回路 81を制御している 力 第 1周波数信号発生回路 811 ,第 2周波数信号発生回路 812,第 3周波数信号 発生回路 813,第 4周波数信号発生回路 814を制御するとともに、計数回路群 82の 第 1計数〜第 4計数回路 824の計数の開始を制御するようにしてもよい。たとえば、 第 1周波数信号発生回路 811が動作するときに第 1計数回路 821をアクティブにし、 第 2周波数信号発生回路 812が動作するときに第 2計数回路 822をアクティブにし、 第 3周波数信号発生回路 813が動作するときに第 3計数回路 823をアクティブにし、 第 4周波数信号発生回路 814が動作するときに第 4計数回路 824をアクティブにする ことができる。また、周波数コントローラ 86は、周波数信号発生回路 81の動作を制御 せずに（第 1周波数信号発生回路 811 ,第 2周波数信号発生回路 812,第 3周波数 信号発生回路 813,第 4周波数信号発生回路 814を全てアクティブとし）、計数回路 群 82の計数回路 82；!〜 824の計数の開始を制御するようにしてもよい。
[0148] 信号選択回路 84は、最後にアクティブとなる周波数信号発生回路の出力を計数す る計数回路（第 1計数回路〜第 4計数回路の何れか）が、計数終了時に出力する信 号を受け取ったときに、タイミング信号を出力する。なお、周波数コントローラ 86が、 周波数信号発生回路 81の動作を制御せずに、計数回路群 82の計数回路 82；!〜 82 4の計数の開始を制御する場合には、最後にアクティブとなる計数回路（第 1計数回 路〜第 4計数回路の何れか）が出力する信号を受け取ったときに、タイミング信号を 出力する。
[0149] 図 50の例では、最後にアクティブとなる周波数信号発生回路は、 N , N , Nがゼロ
2 3 4 であるときには第 1周波数信号発生回路 811であり、 Nがゼロでなく N , Nがゼロで
2 3 4 あるときには第 2周波数信号発生回路 812であり、 Nがゼロでなく Nがゼロであるとき
3 4
には第 3周波数信号発生回路 813であり、 Nがゼロでないときには第 4周波数信号
4
発生回路 814である。
[0150] 信号選択コントローラ 85には、 N , N , N , Nが予め入力されており、この N , N ,
1 2 3 4 1 2
N , Nに基づき信号選択回路 84の選択を制御し、計数回路 82；!〜 824による周期
3 4
信号の計数が全て終了したときに、出力するべき信号 (タイミング信号 TS)を信号選 択回路 84に選択させる。
[0151] 図 51および図 52は、図 50のタイミング信号発生回路 8の動作の例を示すタイミン グ図である。図 51においては、 N , N , Nがゼロではなぐ Nがゼロである例を示し
1 2 4 3
ている。まず、第 1計数回路 821による Nの計数が開始され、第 1計数回路 821によ
1
る Nの計数が終了すると、第 2計数回路 822による Nの計数が開始される。第 2計数
1 2
回路 822による Nの計数が終了すると、第 3計数回路 823による計数は行われずに 、第 4計数回路 824による Nの計数が開始され、第 4計数回路 824による Nの計数
4 4 が終了すると、第 4計数回路 824が出力する計数終了信号が信号選択回路 84に出 力され、信号選択回路 84はタイミング信号 TSを出力する。
[0152] 図 52においては、 N , Nがゼロではなぐ N , Nがゼロである例を示している。この
2 3 1 4
場合には、第 1計数回路 821による Nの計数は行われず、まず、第 2計数回路 822
1
による Nの計数が開始され、第 2計数回路 822による周期信号 Nの計数が終了する と、第 3計数回路 823による Nの計数が開始される。つぎに、第 3計数回路 823によ
3
る Nの計数が終了すると、第 4計数回路 824による計数は行われず、第 3計数回路 8
3
23が出力する計数終了信号が信号選択回路 84に出力され、信号選択回路 84はタ イミング信号 TSを出力する。
[0153] 図 53は、本発明のタイミング信号発生回路の他の例を示す説明図である。図 50の タイミング信号発生回路 8では、周期信号発生回路 81を複数の周波数信号発生回 路により構成した場合を説明したが、本例のタイミング信号発生回路 8では、周期信 号発生回路 81は 1つの発振回路 87により構成される。発振回路 87は、 4つの周波 数を発生できる回路であり、本例では、図 53に示すように、発振回路 87の後段に選 択スィッチ（マルチプレクサ） 88が設けられて!/、る。
[0154] 周波数コントローラ 86は、周期信号発生回路 81から 4つの周波数 frq , frq , frq ,
1 2 3 frqを順次出力させ (4つの周波数の全てが出力されない場合もある）、周波数力 ¾rq
4 1 のときは第 1計数回路 821に、周波数が frqのときは第 2計数回路 822に、周波数が frqのときは第 3計数回路 823に、周波数が frqのときは第 4計数回路 824に発振回
3 4
路 87を接続する。
[0155] 図 54 (A) , (B)により、図 53 (本発明のタイミング信号発生回路の他の例）で使用さ れる周期信号発生回路の具体例を説明する。
図 54 (A)は、発振回路 87の一部を示しており抵抗 Rに直列にバイポーラトランジ スタ Trが接続されている。図 54 (A)では、トランジスタ Trの主電流 Iを非飽和領域で 制御しており（制御電流はベース電流 I )、実質上、トランジスタ Trを可変抵抗 r とし
B eq て動作させており、共振回路中の抵抗の値を連続的に変化させること、すなわち発 振周波数を変化させることができる。
[0156] 図 54 (B)では、周期信号発生回路は、トランジスタ Tr (k= l , 2, 3, · · · , M)と、こ
k
のトランジスタの主電流経路に設けられた抵抗 Rとの直列接続回路の組を、並列接
k
続して構成されている。この周期信号発生回路では、トランジスタ Trをスィッチとして
k
動作させており、共振回路中の抵抗の値を段階的に変化させること、すなわち発振 周波数を変化させることができる。
[0157] この例のタイミング信号発生回路 8では、上記したのタイミング信号発生回路と同様 、少ない計数回数で、大きい数値の計数を行うことができ、これにより所望のタイミン グを発生できる。 CMOSプロセスにより作製された回路では、消費電力は立ち上りや 立ち下りの出現回数に依存する。周期信号の立ち上りや立ち下りの回数を低減でき る本例は、 CMOSプロセスによる作製に好適である。 TTLの製造プロセスにより作製 された回路では、消費電力はオン期間の長さに依存するので、当該回路の場合には 後述するように（図 62参照）、低い周波数におけるオン時間の時比率を短くすること で、消費電力を低減できる。
[0158] 図 55は、図 53のタイミング信号発生回路 8において、記憶装置群 89の前段に位相 シフト回路群 80を設けた変形例を示している。第 1計数回路 821に位相シフト回路 群 80は、第 1位相シフト回路 801と、第 2位相シフト回路 802と、第 3位相シフト回路 8 03と、第 4位相シフト回路 804とからなる。
図 55に示したタイミング信号発生回路 8では、各位相シフト回路 803〜804は、周 波数信号発生回路 81；!〜 8114が発生する周波数の間の細かさを補完することがで きる。位相シフトコントローラ 810は、どの位相のシフト量を制御することができる。
[0159] 第 1位相シフト回路 801の周期は、第 1周期信号の 1周期よりも小さく（第 1周期信号 の周波数よりも大きく）、他の周期信号の周期よりも大きい (第 1周期信号の周波数よ りも小さレ、）幅で所定量位相をシフトし、
第 2位相シフト回路 802の周期は、第 2周期信号の 1周期よりも小さぐ他の周期信 第 M位相シフト回路 802の周期は、第 M周期信号の 1周期よりも小さぐ他の周期 信号の周期よりも大きい幅で所定量位相をシフトするようにできる。
図 56は、図 53のタイミング信号発生回路 8において、記憶装置群 89の後段に位相 シフト回路群 80を設けた変形例を示している。この場合にも、 1つの位相シフト回路 を、選択スィッチ 88の後段（計数回路群 82の前段）に設けて、周波数信号発生回路 81；!〜 8114が発生する周波数の間の細かさを補完することができる。
[0160] なお、図 55や図 56のタイミング信号発生回路 8では、 4つの位相シフト回路 80；!〜 804を設けた力 これらを設けずに、 1つの位相シフト回路を、選択スィッチ 88の後段 (計数回路群 82の前段）に設けて、周波数信号発生回路 81 1〜8114が発生する周 波数の間の細かさを補完することができる。
また、図 53のタイミング信号発生回路 8において、選択回路の後段に位相シフト回 路を設けることもできる。この場合には、位相シフト回路は、周期信号発生回路が発 生する周波数のうち最大の周波数の信号の 1周期よりも小さい幅で所定量位相をシ フトすることができる。
[0161] 上記の説明では図 53のタイミング信号発生回路 8に位相シフト回路を設ける例を説 明したが、図 50のタイミング信号発生回路 8の計数回路群 82の前段または後段に 4 つの位相シフト回路群を設けることもできるし、信号選択回路 84の後段に位相シフト 回路を設けることもできる。
[0162] 図 57に位相シフト回路の一例を示す。図 57の位相シフト回路では、位相シフトコン トローラ力 S、トライステートの遅延素子を制御して、遅延時間丁， 2 ·Τ, · · · , Μ ·Τの何 れかの遅れをもつ信号を出力することができる。
[0163] 本発明において使用できるタイミング信号発生回路のさらに他の例を以下に説明 する。このタイミング信号発生回路 8は、図 58に示すように周期信号発生回路 81と、 計数回路 820と、設定回路 83と、周波数コントローラ 86とを備えている。
周期信号発生回路 81は、周波数が変化する周期信号を発生する。周期信号発生 回路 81は第 1周波数 f ,第 2周波数 f , · · · ,第 M周波数 f の信号 frq , frq , · · · , fr qを順次出力できるように構成される。
プリセット値は、第 1周波数 f の信号個数 q ,第 2周波数 f の信号個数 q， …，第 M
1 1 2 2 周波数 f の信号個数 q の合計値、
M M
tot = q +α + · · · +q
1 2 M
である。
[0164] 計数回路 820は、周期信号を受信してその個数を計数し当該計数値がプリセット値 に達したときに計数終了信号を出力する。
設定回路 83は、計数装置に計数コントローラは設定回路 83は、計数回路 820に前 記するプリセット値 (tot)をセットする。
周波数コントローラ 86は、周期信号発生回路 81が出力する周期信号の周波数を 制御するもので、周期信号発生回路 81に、第 1周波数 f の信号 frqを q個出力させ
1 1 1
、第 2周波数 f の信号 frqを q個出力させ、 · · ·、第 M周波数 f の信号 frq を q個出
2 2 2 M M M 力させる。
本発明のタイミング信号発生回路 8では、では、計数回路にレジスタを設けておき、 前記計数値が q, (q +q), ···, (q +q +---+q )に達したときに、周波数コント
1 1 2 1 2 M-1
ローラに所定信号 (該当周波数信号の計数終了を示す信号)を出力することができる 周期信号発生回路 81は、上述したように複数の周波数信号発生回路から構成す ることもできるし、図 59に示すように、単一の発振回路から構成することもできる。図 5 9では、周期信号発生回路 81は発振回路 87と、選択スィッチ（マルチプレクサ） 88と 力、ら構成されている。
[0165] 図 58および図 59のタイミング信号発生回路 8では、少ない計数回数で、大きい数 値の計数を行うことができ、これにより所定のタイミング (数値 totで表される）を発生で きる。
図 60(A)では、高い周波数 f (周期 T )で「27」数える通常の計数を示している。図
H H
60(B), (C)は、 1つの計数回路により異なる周波数の信号を計数する場合の波形 図である。
図 60(B)に示すように、低い周波数 f =f /10(周期 Τ =10·Τ )の信号を「2」数 え、次に高い周波数 f の信号を「7」数えることは、高い周波数 f の信号を「27」数え
H H
ること（図 60(A))と同じである。図 60(C)に示すように、低い周波数 f =f /10(周
L H
期 Τ =10·Τ )の信号を「1」数え、次に高い周波数 f の信号を「17」数えることも、高
L H H
い周波数 f の信号を「27」数えることと同じである。
H
[0166] 図 61 (A) , (B)は、 2つの計数回路により異なる周波数の信号を計数する場合の波 形図である。図 61(A)に示すように、低い周波数 f =f /10(周期 Τ =10·Τ )の信
L H L Η
号を「2」数え、次に高い周波数 f の信号を「7」数えることは、高い周波数 f の信号を
H H
「27」数えること（図 60(A)参照）と同じである。図 61(B)に示すように、低い周波数 f
=f /10(周期 Τ =10·Τ )の信号を「1」数え、次に高い周波数 f の信号を「17」数
H L H H
えることも、高い周波数 f の信号を「27」数えることと同じである。
H
[0167] CMOSプロセスにより作製された回路では、消費電力は立ち上りや立ち下りの出 現回数に依存する。したがって、周期信号の立ち上りや立ち下りの回数を低減できる 本例では、 CMOSプロセスによる作製に好適である。 TTLの製造プロセスにより作 製された回路では、消費電力はオン期間の長さに依存するので、当該回路の場合に は図 62に示すように、低い周波数におけるオン時間の時比率を短くすることで、消費 電力を低減できる。
[0168] 計数回路 820のレジスタにセットする値は、 q , (q +q ), ···, (q +q +— +q
1 1 2 1 2 M-l
)であってもよい。この場合、次の周波数に変更するための処理に時間がかかり、誤 差が生じること力 る。この誤差が問題となるときは、これらから所定数を減算（たとえ ば、それぞれ「1」を減算）した値をレジスタにセットしておいてもよい。具体的には、レ ジスタにセットする値を、 (q -1), (q +q -1), ···, (q +q + — 1)とし
1 1 2 1 2 M-l
て、これらを計数した後に、次の周波数に移行する処理を行うことができる。
[0169] また、周波数コントローラや周期信号発生回路に、周波数 f , ί , ···, f ごとの信
1 2 M-l
号個数 q , q, ···, q を計数する機能を備えておいてもよい。この場合にも、周波
1 2 M-1
数コントローラや周期信号発生回路は、 q , (q +q), ···, (q +q +---+q )を
1 1 2 1 2 M-l 計数したときに、周期信号発生回路力 次の周波数の信号が出力されるようにしても よいし、（q— 1), (q +q— 1), ···, (q +q + --·+ —1)を計数した後に、次
1 1 2 1 2 M-1
の周波数に移行する処理を行うことができる。 [0170] 図 63におけるタイミング信号発生回路は、周期信号発生回路 81と、計数回路 820 と、設定回路 83と、周波数コントローラ 86とを備えている。周期信号発生回路 81は 周波数コントローラ 86からの制御信号に応じて、所定の周波数 (f , f , f )の信号 frq
1 2 3 1
, frq , frqの何れかを出力する。周期信号発生回路 81は、図 58や図 59において
2 3
説明した周期信号発生回路 81と実質上同じである。
[0171] 計数回路 820はレジスタ rgを備えている。本例では、設定回路 83は 10進数で「53 2」の値を取得しており、この値を計数回路 820の図示しないレジスタにセットするとと もに、レジスタ rgに「5」、「8」（ = 5 + 3)および「10」（= 5 + 3 + 7)をセットしてある。 周波数コントローラ 86は、 on信号を周期信号発生回路 81に出力し、周期信号発 生回路 81は周波数 f の信号を出力する。計数回路 820は、計数値力 S「5」に達したと
1
きに、周波数コントローラ 86に、周波数 f の信号の計数が終了したことを意味する信
1
号を出力する。
[0172] つぎに、周波数コントローラ 86は、最初は周期信号発生回路 81から周波数 f の信 号を出力させる。計数回路 820は、計数値が「8」に達したときに、周波数コントローラ 86に、周波数 f の信号の計数が終了したことを意味する信号を出力する。
この後、周波数コントローラ 86は、最初は周期信号発生回路 81から周波数 f の信
3 号を出力させる。計数回路 820は、計数値が「10」（ = 5 + 3 + 2)に達したときに、計 数終了信号 (タイミング信号 TS)を出力する。
[0173] 図 64におけるタイミング信号発生回路 8は、図 63のタイミング信号発生回路 8にお けると同様、周期信号発生回路 81と、計数回路 820と、設定回路 83と、周波数コント ローラ 86とを備えている。
設定回路 83は、 10進数で「4562」の値を取得しており、計数回路 820のレジスタ r gにはこの値がセットされている。周期信号発生回路 81は、周波数 f の信号を生成
0 1
するレジスタ rgを備えた周波数信号発生回路 811と、周波数 f の信号を生成するレ
1 2 ジスタ rgを備えた周波数信号発生回路 8112と、周波数 f の信号を生成するレジスタ
2 3
rgを備えた周波数信号発生回路 8113と、周波数 f の信号を生成する周波数信号
3 4
発生回路 81 14と力、らなる。本例では、周波数コントローラ 86は前記「4562」の上位 3 桁「456」を取得しており、 rg , rg , rgには、「4」， 「5」， 「6」がセットされている。 [0174] 周波数コントローラ 86は on信号を周波数信号発生回路 811に出力し、周波数信 号発生回路 81 1は計数回路 820にレジスタ rgにセットされた値 (4)の個数だけ周波
1
数 f の信号を出力する。周波数信号発生回路 811は、 4個目の信号の出力後、 on信
1
号を周波数信号発生回路 8112に出力し、周波数信号発生回路 8112は計数回路 8 20にレジスタ rgにセットされた値（5)の個数だけ周波数 f の信号を出力する。周波 数信号発生回路 81 12は、 5個目の信号の出力後、 on信号を周波数信号発生回路 81 13に出力し、周波数信号発生回路 8113は計数回路 820にレジスタ rgにセットさ
3 れた値（6)の個数だけ周波数 f の信号を出力する。周波数信号発生回路 8113は、
3
6個目の信号の出力後、 on信号を周波数信号発生回路 8114に出力し、周波数信 号発生回路 81 14は計数回路 820に周波数 f の信号を出力する。計数回路 820は、
4
周波数 f の信号を、計数値が 17になるまで計数する。
4
[0175] 図 65は、図 59のタイミング信号発生回路 8に位相シフト回路 800を設けた例を示す 図である。図 65では、位相シフト回路 800は P1の位置（選択スィッチ 88の後段）に設 けたが、 P2の位置 (選択スィッチ 88の前段）や P3の位置（計数回路 820の後段）に 設けることもできる。シフト幅は、通常は、周期信号発生回路が発生する周波数のうち 最大の周波数の信号の 1周期よりも小さい幅である。位相シフトコントローラ 810は、 位相シフト回路 800がどの位相で信号を出力するかを選択することができる。位相シ フト回路 800は、図 57に示した位相シフト回路 800と同じものを例示することができる
[0176] 本発明の図 50,図 53,図 55,図 56,図 58,図 59,図 63,図 64,図 65に示したタ イミング信号発生回路の複数ユニットを複数直列に接続してタイミングを発生させるこ とができる。この場合、後段のユニットの周期信号発生回路の最小周波数が、前段の ユニットの周期信号発生回路の最大周波数よりも大きくする。
[0177] 上記した位相がシフトしたノ ルスは、（28)から（36)のノ ルス発生回路により生成 すること力 Sでさる。
(28) 矩形または概略矩形のパルスを入力し、当該ノ ルス信号を積分した漸次増加 または漸次減少する信号を出力する積分回路と、
一定の値または変化する値を基準信号として出力する基準信号出力回路と、 前記積分回路の出力と前記基準信号出力回路の出力とを比較し、これらの出力の 大小関係が変化するタイミングで、立上がる力、または立ち下がるパルスを出力する比 較回路と、
を備えたことを特徴とするパルス発生回路。
[0178] (29) 前記基準信号出力回路が D/A変換器を備え、またはさらに D/A変換器の 後段にローパスフィルタを備えたことを特徴とする（28)に記載のノ ルス発生回路。
[0179] (30) 前記積分回路、前記基準信号出力回路、前記比較回路の組が並列に複数 備えられ、前記比較回路の後段に選択回路が備えられていることを特徴とする（28) または（29)に記載のノ ルス発生回路。
[0180] (31) 前記積分回路、前記基準信号出力回路、前記比較回路の組が直列に複数 備えられてレ、ることを特徴とする（28)または（29)に記載のノ ルス発生回路。
[0181] (32) 前記積分回路が、複数の積分回路要素と、前記積分回路要素の出力を選択 する選択回路とを備え、かつ/または、
前記基準信号出力回路が、複数の基準信号出力回路要素と、前記基準信号出力 回路要素の出力を選択する選択回路とを備え、
て!/、ることを特徴とする（28)または（29)に記載のノ ルス発生回路。
[0182] (33) 積分回路が複数であり、これらの積分回路の出力側に前記比較回路がそれ ぞれ備えられ、
前記複数の比較回路は、前記複数の積分回路と、前記基準信号出力回路の出力 とを比較することを特徴とする（28)または（29)に記載のノ ルス発生回路。
[0183] (34) 基準信号出力回路が複数であり、これらの基準信号出力回路の出力側に前 記比較回路がそれぞれ備えられ、
前記複数の比較回路は、前記複数の基準信号出力回路と、前記積分回路の出力 とを比較することを特徴とする（28)または（29)に記載のノ ルス発生回路。
[0184] (35) 出力段に前記矩形または概略矩形のパルス信号と前記比較回路の出力信号 とを合成する波形合成回路を備えたことを特徴とする（28)から（34)の何れかに記載 のパルス発生回路。
[0185] (36) さらに前記波形合成回路の前段または後段に計数回路を備え、 前記パルス信号の周波数以下のパルス信号を生成し、処理対象パルスのターンォ ンおよび/またはターンオフのタイミングを発生することを特徴とする（28)から（35) の何れかに記載のパルス発生回路。
[0186] 入力したパルス信号と基準信号とから、所望の波形を生成することができ、具体的 には、 PWM装置等の立上力 Sりエッジや立下りエッジを微調整し (発振回路よりも高い 分解精度でノ ルスのオンやオフの時間幅を設定し）、あるいはデッドタイム，周期等 を高レ、精度で調整することができる。
[0187] 上記のパルス発生回路では、積分回路を直列接続することにより、基準信号に用 いる DA変換器の分解能が低くても、数段に渡り順次短くなる立ち上がり時間に繰り 返すことで、高分解能の DA変換器を用いたことと同じ効果が得られ、高分解能のタ イミングの波形を得ることができる。
[0188] 図 66 (A)はパルス発生回路の例を示す説明図である。図 66 (A)において、ノ ルス 発生回路 9は、積分回路 91と、基準信号出力回路 92と、比較回路 93とを備えている
[0189] 積分回路 91は、矩形または概略矩形のパルス信号を入力し、当該パルス信号を積 分した漸次増加または漸次減少する信号を出力する。積分回路 91は、アクティブ素 子を含まない回路 (キャパシタと抵抗とからなる回路)力、ら構成することもできるし、ァ クティブ素子を含む回路から構成することもできる。
[0190] 基準信号出力回路 92は、一定の値または変化する値を基準信号として出力する。
基準信号出力回路 92は、 D/A変換器から構成することができる。また、基準信号 出力回路 92が変化する値を出力する場合には、 D/A変換器の後段にさらにローバ スフィルタを設け、 D/A変換器の出力をなめらかにすることができる。
[0191] 比較回路 93は、積分回路 91の出力と基準信号出力回路 92の出力とを比較し、矩 形または概略矩形のノ^レス信号に時間変調が加えられた信号を出力することができ
[0192] 図 66 (B)に積分回路 9の入力（パルス発生回路 9の入力） S、積分回路 91の出力
1
S、基準信号出力回路 92の出力 S、比較回路 93の出力 Sの一例を示す。
2 3 4
[0193] ノ^レス発生回路 9においては、図 67 (A)に示すように、積分回路 91を複数の積分 回路要素（図 67 (A)では SE , SE , SE )と選択回路 SLCTとにより構成すること力 S
1 2 3 1
できる。
選択回路 SLCTは、図示しない選択コントローラからの指示により、積分回路要素
1
SE , SE , SEの何れか一つを選択することができる。図 67 (B)にパルス発生回路
1 2 3
の入力（積分回路要素 SE ， SE ， SEの入力） S、積分回路要素 SE ， SE ， SEの
1 2 3 1 1 2 3 出力 S , S , S 、選択回路 SLCTの出力 S、基準信号出力回路 92の出力 S、比
21 22 23 1 2 3 較回路 93の出力 Sの一例を示す。
4
[0194] また、図 68 (A)に示すように、基準信号出力回路 92を複数の基準信号出力回路 要素（図 68 (A)では BE , BE , BE )と選択回路 SLCTとにより構成することができ
1 2 3 2
る。図 68 (B)にパルス発生回路の入力（積分回路の入力） S、積分回路出力 S、基
1 2 準信号出力回路要素 BE , BE , BEの出力 S , S , S 、選択回路 SLCTの出力
1 2 3 31 32 33 2
S、比較回路 93の出力 Sの一例を示す。
3 4
[0195] また、ノ ルス発生回路 9においては、図 69に示すように積分回路 91を複数の積分 回路要素（図 69では SE , SE , · · · , SE )と選択回路 SLCTとにより構成し、基準
1 2 M 1
信号出力回路 92を複数の基準信号出力回路要素（図 69では BE , BE , · · · , BE
1 2 M
)と選択回路 SLCT2とにより構成することができる。
[0196] さらに、パルス発生回路 9においては、図 70に示すように積分回路 91を複数の積 分回路要素（図 70では SE , SE , · · · , SE )と、これらからの信号を入力し複数信
1 2 M
号（図 70では 2信号 S , S )を出力する選択回路 SLCTとにより構成する。
21 22 1
[0197] また、基準信号出力回路 92を複数の基準信号出力回路要素（図 70では BE , BE
1 2
, · · · , BE )と複数信号（図 70では 2信号 S , S )を出力する選択回路 SLCTとに
M 31 32 2 より構成し、比較回路 93を、複数の比較回路要素（図 68 (B)では符号 CE , CEで
1 2 示す）により構成することができる。ここで、比較回路 93は、積分回路 91からの 2信号 のうち一方（S )と基準信号出力回路 92からの 2信号のうち一方（S )を入力する比
21 31
較回路要素 CEと、積分回路 91からの 2信号のうちの他方（S )と基準信号出力回
1 22 路 92からの 2信号のうちの他方（S )を入力する比較回路要素 CEとから構成するこ
32 2
と力 sできる。
[0198] 図 67,図 68では、積分回路 91、基準信号出力回路 92の何れかかが選択回路（図 67では SLCT、図 68では SLCT )を有している場合を説明し、図 69,図 70では、
1 2
積分回路 91、基準信号出力回路 92の双方が選択回路（SLCT、 SLCT )を有して
1 2 いる場合を説明したが、図 71から図 76に示すように、積分回路 91、基準信号出力回 路 92がともに選択回路を含まないように構成できる。
[0199] 図 71は、積分回路 91が複数の積分回路要素を含み、比較回路 93が複数の比彰 回路要素を含む例を示す説明図である。図 71において、積分回路要素 91は 3つの 積分回路要素 SE , SE , SEからなり、比較回路要素 93は 3つの比較回路要素 CE
1 2 3 1
, CE , CE力もなる。積分回路要素の出力 SE , SE , SEは比較回路要素 CE , C
2 3 1 2 3 1
E , CEに入力される。なお、積分回路要素 SE , SE , SEの積分特性は異なって
2 3 1 2 3
いる。
[0200] 比較回路要素 CE , CE , CEは、それぞれ基準信号発生回路 92からの信号 Sを
1 2 3 3 入力しており、比較結果 (信号 S 〜S )を波形合成回路 94に出力する。波形合成
41 43
回路 94は、信号 S 〜S の他、パルス信号 Sを入力しており、これらの信号に基づき
41 43 1
波形合成を行う。波形合成回路 94は、たとえば、内蔵した選択回路により信号 S , S
41
, S のうちの 1つを選択し、この選択した信号とパルス信号 Sとから出カノ ルス Sを
42 43 1 5 発生すること力 sでさる。
[0201] 図 7は、図 71の回路において、波形合成回路 94が、パルス信号 Sを入力せずに、
1
比較回路要素 CE , CE , CEの出力 S , S , S を入力して、波形合成を行う例を
1 2 3 41 42 43
示している。この場合には、波形合成回路 94は、たとえば、内蔵した選択回路により 信号 S , S , S のうちの 2つを選択し、これらの選択信号から出カノ ルス Sを発生
41 42 43 5 すること力 sでさる。
[0202] 図 71では波形合成回路 94により信号 S , S , S のうちの 1つを選択して、選択し
41 42 43
た信号と Sとを合成する例を示したが、たとえば、波形合成回路 94に代えて選択回
1
路を用いて S , S , S , S のうちの 1つを選択して出力するようにしてもよい。また、
1 41 42 43
図 72では波形合成回路 94により信号 S , S , S のうちの 2つを選択して、選択した
41 42 43
信号を合成する例を示したが、たとえば、波形合成回路 94に代えて選択回路を用い て S , S , S のうちの 1つを選択して出力するようにしてもよい。
41 42 43
[0203] 図 73は、基準信号出力回路 92が複数の基準信号出力回路要素を含み、比較回 路 93が複数の比較回路要素を含む例を示す説明図である。図 73において、基準信 号出力回路要素および比較回路要素はそれぞれ 3つであり、基準信号出力回路要 素 BE , BE , BEの出力 S , S . S は比較回路要素 CE , CE , CEに入力されて
1 2 3 31 32 33 1 2 3 いる。なお、基準信号出力回路要素 BE , BE , BEの入出力特性は異なっている。
1 2 3
[0204] 比較回路要素 CE , CE , CEは、それぞれ積分回路 91からの信号 Sを入力して
1 2 3 2 おり、比較結果 (信号 S 〜S )を波形合成回路 94に出力する。波形合成回路 94は
41 43
、信号 s 〜S の他、パルス信号 Sを入力しており、これらの信号に基づき波形合成
41 43 1
を行う。
[0205] 図 74は、図 73の回路において、波形合成回路 94が、パルス信号 Sを入力せずに
1
、比較回路要素 CE , CE , CEの出力 S 〜S を入力して、波形合成を行う例を示
1 2 3 41 43
している。
[0206] 図 73では波形合成回路 94により信号 S , S , S のうちの 1つを選択して、選択し
41 42 43
た信号と Sとを合成する例を示したが、たとえば、波形合成回路 94に代えて選択回
1
路を用いて S , S , S , S のうちの 1つを選択して出力するようにしてもよい。また、
1 41 42 43
図 74では波形合成回路 94により信号 S , S , S のうちの 2つを選択して、選択した
41 42 43
信号を合成する例を示したが、たとえば、波形合成回路 94に代えて選択回路を用い て S , S , S のうちの 1つを選択して出力するようにしてもよい。
41 42 43
[0207] 図 75は、積分回路 911 ,基準信号出力回路 921 ,比較回路 931の組 Gと、積分回
1 路 912,基準信号出力回路 922,比較回路 932の組 Gと、積分回路 913,基準信号 出力回路 923,比較回路 933の組 Gが備えられ、波形合成回路 94が共用されるパ
3
ルス発生回路 9の例を示している。図 75のパルス発生回路 9では、各組 G， G， G
1 2 3 から異なるパルス（比較回路要素 CE , CE , CE力、らの S , S , S )が生成され、
1 2 3 41 42 43
波形合成回路 94はこれらの信号と入力パルス信号 Sとから適宜の波形を生成する。
1
なお、図 75は、積分回路 91、基準信号出力回路 92、比較回路 93がそれぞれ 3要素 からなり波形合成回路 94がパルス信号 Sを入力する波形合成回路（図 71 ,図 73を
1
合わせたもの）と同じである。
[0208] 図 76は、図 75の回路において、パルス発生回路 9が入カノルス信号 Sを入力しな
1 い例を示す図である。図 76のパルス発生回路 9では、各組 G , G , G力も異なるパ ノレス（比較回路要素 CE , CE , CEからの S , S , S )が生成され、波形合成回路
1 2 3 41 42 43
94はこれらの信号に基づき適宜の波形 Sを生成する。なお、なお、図 76は、積分回
5
路 91、基準信号出力回路 92、比較回路 93がそれぞれ 3要素からなり波形合成回路 94がパルス信号 Sを入力しない波形合成回路（図 72,図 74を合わせたもの）と同じ
1
である。
図 77は、図 66のノ ルス発生回路 9を具体的に示す説明図である。
[0209] 本形態では、積分回路 91を CR回路により構成し、基準信号出力回路 92を D/A 変換器 921とローパスフィルタ 922とにより構成し、比較回路 93をアナログオペアン プにより構成し、波形合成回路 94を AND回路ほたは OR回路）により構成している
[0210] 図 78 (A) , (B)に、図 73または図 74のパルス発生回路 9の動作波形の一例を示 す。図 78 (A)は、波形合成回路 94が AND回路である場合を示し、図 78 (B)は、波 形合成回路 94が OR回路である場合を示して!/、る。
もともと、パルス信号 Sの生成に用いられた基本クロックの周波数で十分である場
1
合の系には上記したノ、ルス発生回路はさほど有効ではない。上記したノ ルス発生回 路 9により作られた図 78 (A)における Sの遅れ t 、図 78 (B)における Sの遅れ t に
5 dl 5 d2 よって、実質上、基本クロックよりも高いクロックを使用したと同様の Sの立上りエッジ（
5
図 78 (A) )、立下りエッジ（図 78 (B) )を発生できる。
[0211] 図 79 (A) , (B)に、パルス信号 Sの生成に用いられた基本クロック CLKよりも高い
1
精度でタイミングを発生する動作波形の例を示す。図 79 (A)は、波形合成回路 94が AND回路である場合を示し、図 79 (B)は、波形合成回路 94が OR回路である場合 を示している。図 79 (A)における Sの立上りエッジの遅れ t はクロック CLKの周期 t
5 dl d0 よりも短く設定でき、図 79 (B)における Sの立下りエッジの遅れ t もクロック CLKの周
5 dl
期 よりも短く設定できるので、実質上、クロック CLKよりも高いクロックを使用したと do
同様の処理を行うことができる。
[0212] 図 80は、ノ ルス発生回路に、積分回路、基準信号出力回路、比較回路の組が直 列に複数備えられている例を示す説明図である。図 80において、積分回路 911、基 準信号出力回路 921、比較回路 931の組が 2つ（G , G )が直列に接続 ス発生回路 9を示しており、波形合成回路 94が G2の後段に備えられている。波形合 成回路 94は、 G1の入力 S と G2の出力 S とを取得して、これらの信号に基づき適宜
11 24
の波形 Sを生成する。図 81は、基準信号出力回路 921を Gと Gとで共用した場合を
5 1 2 示している。
[0213] G2における積分回路 91 1の時定数は、 G2における積分回路 91 1の時定数よりも 大きくなるように構成されている。
これにより、 G1において細かくエッジのタイミングが作られ、さらに G2においてより 細かくエッジのタイミングが作られる。
[0214] 図 82は、図 80のパルス発生回路 9を具体的に示す回路である。図 80のパルス発 生回路 9では、 G , Gそれぞれに、積分回路 911、基準信号出力回路 921との直列
1 2
接続を短絡するスィッチ SW , SWが備えられており、 G , Gの直列接続の何れかを
1 2 1 2
選択できるように構成されている。なお、 G , Gの何れかにスィッチを備えるようにし
1 2
てもよい。
[0215] 本例のパルス発生回路 9は、図 83の動作波形 (波形合成回路 94の出力は示して いない）に示すように、前段の積分回路 911、基準信号出力回路 921、比較回路 93 1の組 Gにより、基本クロックよりも高いクロックを使用したと同様のエッジ（細密精度
1
のエッジ）が生成され、さらに、後段の積分回路 911、基準信号出力回路 921、比較 回路 931の組 Gにより、さらに細密なエッジがされる。
[0216] 図 84 (A)は図 66等のノ ルス発生回路 9の後段にさらに計数回路 96を備えたパル ス発生回路の説明図であり、図 84 (B)はパルス発生回路 2の動作を説明するタイミン グ図である。図 84 (B)に示すように、パルス信号の周波数以下のパルス信号を生成 し、図示しない処理対象波のターンオンまたはターンオフのタイミングを発生すること ができる。
産業上の利用可能性
[0217] PWM制御装置， VCOへの応用が可能である。

Claims

請求の範囲
[1] 時間変化するアナログ信号を入力し当該アナログ信号をその大きさに対応する周 波数の N系列の周期信号に置き換えて出力する周期信号出力回路と、
前記 N系列の周期信号のパルス数をそれぞれ計数する N個のパルス計数装置と、 前記 N系列の周期信号を入力しこれらの周期信号から、前記アナログ信号の大きさ に対応するデジタル信号を、サンプル周期ごとに生成するデジタル信号発生回路と を備えたアナログ 'デジタル変換回路であって、
前記周期信号出力回路は、前記 N系列の周期信号を、順次、遅延させて生成する ことで、サンプル周期の間に、前記 N個のノ ルス計数装置のうち第 1〜第 jのノ ルス 計数装置に計数値 Xを、残りのノ ルス計数装置に計数値 (X— 1)をそれぞれ計数さ せ、
前記デジタル信号発生回路は、前記 N個のパルス計数装置の計数状態から、前記 サンプル周期で A/D変換するときの N倍の分解能で、前記アナログ信号を前記デ ジタル信号に変換することを特徴とするアナログ 'デジタル変換回路。
[2] 前記周期信号出力回路は、前記 N系列の周期信号を、順次、
[周期信号の 1周期 (T)の概略値] ÷N (個）
の遅れ時間間隔で生成することを特徴とする請求項 1に記載のアナログ 'デジタル変 換回路。
[3] 前記周期信号出力回路は、電気信号の大きさを周波数に変換する N個の変換器 からなり、これら変換器が前記 N系列の周期信号を発生することを特徴とする請求項
1または 2に記載のアナログ 'デジタル変換回路。
[4] 前記変換器が積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで、
を一周期とすることを特徴とする請求項 2または 3に記載のアナログ 'デジタル変換回 路。
[5] 前記周期信号出力回路は、電気信号の大きさを周波数に変換する少なくとも 1つ の変換器と、この変換器の出力信号を遅延させて出力する少なくとも 1つの遅延回路 とからなり、これら変換器と遅延回路とが前記 N系列の周期信号を発生することを特 徴とする請求項 1から 4の何れかに記載のアナログ 'デジタル変換回路。
[6] 周波数の M系列の周期信号を出力する周期信号出力回路と、
デジタル信号の大きさに対応する前記 M系列の周期信号を入力し計数値が前記 セットした値に達したときに所定信号を出力する M個の比較ノ ルス計数装置と、 前記 M個の比較ノ レス計数装置から M個の前記所定信号を入力しこれらの所定 信号から、基準周期ごとに、デジタル信号の大きさに対応する時間間隔のタイミング 信号を生成する信号生成回路と、
を備えたタイミング信号発生回路であって、
前記 M個の比較ノ ルス計数装置のうち第 1〜第 kのノ ルス計数装置に第 1計数値 を、残りのノ ルス計数装置に第 2計数値をそれぞれセットし、
前記 M系列の周期信号を、順次遅延した時間間隔で入力することで、 前記信号生成回路は、前記 M個のパルス計数装置の出力状態から、 1個のパルス 計数装置によりタイミング信号を発生するときの N倍の精度のタイミング信号を発生す ることを特徴とするタイミング信号発生回路。
[7] 前記 M系列の周期信号を、順次、
[周期信号の 1周期 (T)の概略値] ÷M (個）
の遅れ時間間隔で入力することを特徴とする請求項 6に記載のタイミング信号発生回 路。
[8] 前記 M個の比較ノ ルス計数装置に前記計数値をセットする分配回路を備えたこと を特徴とする請求項 6または 7に記載のタイミング信号発生回路。
[9] 前記周期信号出力回路は、 M個の、電気信号の大きさを周波数に変換する変換 器力もなり、これら変換器が周期信号を発生することを特徴とする請求項 6から 8の何 れかに記載のタイミング信号発生回路。
[10] 前記変換器は積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで、
を一周期とすることを特徴とする請求項 6から 9の何れかに記載のタイミング信号発生 回路。
[11] 請求項 1から 5の何れかに記載のアナログ 'デジタル変換回路と、
請求項 6から 10の何れかに記載のタイミング信号発生回路と、
デジタル信号処理回路と、
力、らなる制御装置であって、
前記アナログ 'デジタル変換回路は制御対象からのアナログ出力をデジタル化し、 前記デジタル信号処理回路は前記デジタル化した信号により処理してデジタルタイ ミング値を生成し、
前記タイミング信号発生回路は前記デジタルタイミング値に基づき制御用タイミング 信号を発生する、
ことを特徴とする制御装置。
[12] 前記アナログ 'デジタル変換回路において使用する周期信号出力回路と、前記タイ ミング信号発生回路において使用する周期信号出力回路とを共用することを特徴と する請求項 11に記載の制御装置。
[13] 前記デジタル信号処理回路は、デジタルフィルタ、または P制御、 I制御、 D制御ま たはこれらを組み合わせた処理を行うことを特徴とする請求項 11または 12に記載の 制御装置。
[14] 前記制御対象はスィッチ素子を含む電力変換回路であり、
前記アナログ 'デジタル変換回路が前記電力変換回路の出力電圧を入力し、 前記タイミング信号発生回路が前記電力変換回路の前記スィッチ素子にオン'オフ のタイミング信号を出力する、
ことを特徴とする請求項 11から 13の何れかに記載の制御装置。
PCT/JP2007/066308 2006-10-04 2007-08-22 Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande WO2008041428A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/444,126 US7999716B2 (en) 2006-10-04 2007-08-22 Analog-digital conversion circuit, timing signal generating circuit, and control device
KR1020097008981A KR101215763B1 (ko) 2006-10-04 2007-08-22 타이밍 신호 발생 회로
EP07792893A EP2083518A4 (en) 2006-10-04 2007-08-22 ANALOG-DIGITAL TRANSFORMATION CIRCUIT, TIMING SIGNAL GENERATION CIRCUIT AND CONTROL DEVICE

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2006272375A JP2008092387A (ja) 2006-10-04 2006-10-04 アナログ・デジタル変換回路、タイミング信号発生回路および制御装置
JP2006-272375 2006-10-04
JP2007201390 2007-08-01
JP2007-201391 2007-08-01
JP2007200249 2007-08-01
JP2007-200249 2007-08-01
JP2007-201390 2007-08-01
JP2007201391 2007-08-01

Publications (1)

Publication Number Publication Date
WO2008041428A1 true WO2008041428A1 (fr) 2008-04-10

Family

ID=39268292

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/066308 WO2008041428A1 (fr) 2006-10-04 2007-08-22 Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande

Country Status (4)

Country Link
US (1) US7999716B2 (ja)
EP (1) EP2083518A4 (ja)
KR (1) KR101215763B1 (ja)
WO (1) WO2008041428A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011193674A (ja) * 2010-03-16 2011-09-29 Fuji Electric Co Ltd デジタル制御ｄｃ／ｄｃコンバータ
JP2019115022A (ja) * 2017-12-26 2019-07-11 富士電機株式会社 ゲート駆動装置および電力変換装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8982099B2 (en) * 2009-06-25 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Touch panel and driving method of the same
FR2958471B1 (fr) * 2010-03-31 2012-08-24 Ulis Procede de conversion analogique/numerique parallele, dispositif mettant en oeuvre un tel procede et detecteur d'imagerie comportant un tel dispositif
US9743024B2 (en) * 2015-07-01 2017-08-22 Massachusetts Institute Of Technology Method and apparatus for on-chip per-pixel pseudo-random time coded exposure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02141029A (ja) * 1988-11-21 1990-05-30 Nippon Telegr & Teleph Corp <Ntt> Ａｄ変換回路
JP2004357030A (ja) * 2003-05-29 2004-12-16 Denso Corp Ａ／ｄ変換方法及び装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175600B2 (ja) * 1996-08-09 2001-06-11 株式会社デンソー 時間測定装置
US5942997A (en) * 1997-08-29 1999-08-24 Trw Inc. Correlated superconductor single flux quantum analog-to-digital converter
JP2000252825A (ja) * 1999-03-04 2000-09-14 Matsushita Electric Ind Co Ltd Ａｄ変換器
JP4345854B2 (ja) * 2007-07-17 2009-10-14 株式会社デンソー Ａ／ｄ変換回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02141029A (ja) * 1988-11-21 1990-05-30 Nippon Telegr & Teleph Corp <Ntt> Ａｄ変換回路
JP2004357030A (ja) * 2003-05-29 2004-12-16 Denso Corp Ａ／ｄ変換方法及び装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2083518A4 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011193674A (ja) * 2010-03-16 2011-09-29 Fuji Electric Co Ltd デジタル制御ｄｃ／ｄｃコンバータ
JP2019115022A (ja) * 2017-12-26 2019-07-11 富士電機株式会社 ゲート駆動装置および電力変換装置
JP7314476B2 (ja) 2017-12-26 2023-07-26 富士電機株式会社 ゲート駆動装置および電力変換装置

Also Published As

Publication number Publication date
EP2083518A1 (en) 2009-07-29
US7999716B2 (en) 2011-08-16
KR101215763B1 (ko) 2012-12-26
US20090267820A1 (en) 2009-10-29
KR20090108688A (ko) 2009-10-16
EP2083518A4 (en) 2011-12-07

Similar Documents

Publication Publication Date Title
US7884749B2 (en) A/D converting apparatus
US9722625B2 (en) Semiconductor device and semiconductor device operating method
US20120032824A1 (en) Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor
JP4409673B2 (ja) スイッチングレギュレータにおけるタイミングおよびスロープ補償を制御するための回路および方法
US7977994B2 (en) Digital pulse-width-modulator with discretely adjustable delay line
JP4550144B2 (ja) Ａ／ｄコンバータ
US8836567B2 (en) Integration and analog to digital conversion circuit with common capacitors and operating method thereof
JP4760909B2 (ja) Ｐｗｍ信号生成回路
KR20170012255A (ko) 지연-없는 비교기에 기초한 rc 오실레이터
CN109964404A (zh) 高线性度相位内插器
WO2001047123A1 (fr) Convertisseur n/a de haute precision
US20090021412A1 (en) Time-interleaved analog-to-digital-converter
US11296714B2 (en) Residue transfer loop, successive approximation register analog-to-digital converter, and gain calibration method
JP2000078012A (ja) Ａ／ｄコンバ―タ
WO2008041428A1 (fr) Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande
US10057528B2 (en) Circuit for reading a sensor having a pixel matrix with analog-to-digital conversion having a high acquisition rate, and image sensor including such a circuit
JP2008092387A (ja) アナログ・デジタル変換回路、タイミング信号発生回路および制御装置
JPWO2018096973A1 (ja) パルス周波数制御回路、マイコン、ｄｃｄｃコンバータ、及びパルス周波数制御方法
TW200306078A (en) Analog-to-digital conversion
US8604890B2 (en) Method and circuit for increasing the resolution of a digitally controlled oscillator
EP2211463A1 (en) Timing generation circuit and phase shift circuit
Stanchieri et al. A 0.4 V 180 nm CMOS Sub-μW Ultra-Compact and Low-Effort Design PWM-Based ADC
de Castro et al. High resolution pulse width modulators in FPGA
JP5303757B2 (ja) タイミング発生回路
CN109802677B (zh) 模拟数字转换装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200780042862.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07792893

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2007792893

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020097008981

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 12444126

Country of ref document: US