JPH02141029A

JPH02141029A - Ａｄ変換回路

Info

Publication number: JPH02141029A
Application number: JP29434088A
Authority: JP
Inventors: Kuniharu Uchimura; 内村　国治; Atsushi Iwata; 穆岩田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-11-21
Filing date: 1988-11-21
Publication date: 1990-05-30
Anticipated expiration: 2012-12-17
Also published as: JP2691174B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、アナログ信号を、その帯域幅よりも十分高い
周波数を有するサンプリング信号を用いてデジタル信号
に′ａ換するＡＤ変換回路に関する。

【従来の技術１従来、第７図を伴って次に述べるＡＤ変換回路が提案さ
れている。Ｊなわち、アナログ信号入力端子１からのアナ［１グ（
ｉ　、ＲＡを入力し、その電圧に応じた周波数を有する
パルス信号Ｐを出力りる発振回路２を有する。また、発振回路２から出力されるパルス信号Ｐと、サン
プリング信号入力端子４からのアナログ信号Ａの帯域幅
よりも十分高い周波数ｆＳ１を有するサンプリング信号
Ｓ１とを入力し、第８図に示びょうに、パルス信号１〕
のパルス数をサンプリング信号Ｓの周期ＴＤ（＝１／ｆ
、）旬に順次計数しく図においては、パルス信号ｑを４
敗している場合を示している）、その計数出力ＣＮを順
次デジタル信号として出力する計数回路１１を有する。さらに、計数回路１１から出力されるＢ１数出力ＣＮで
なるデジタル信号を入力し、ぞれから、それに含まれて
いるｍ子化雑音の次に述べるサンプリング信号Ｓ２の周
波数ｆＳ２の１／２以上の周波数成分を除去し、その母
子化雑音の周波数ｆ’Ｓ２の１７２Ｌズ上の周波数成分
のデジタル信ｇの他のリンブリング信号入力端子７から
の、アナログ信号への帯域幅の２倍以上の周波数を有す
るが、リンブリング信号Ｓ１の周波数ｆＳ１よりｂ低い
周波数ｆＳ２を有するサンプリング信＠Ｓ２によってサ
ンプリングされたデジタル信号を、アナ〔１グイ３δΔ
のデジタル変換されたデジクル１３号として、デジタル
信号出力端子８に出力する）２シメーシヨンフイルター
２を有する。以上が、従来提案されているＡＤ変換回路の＋７４成で
ある。このような構成を右づるＡＤ変換回路によれば、晶１故
回路１１から出力される：１！数出力ＣＮでなるデジタ
ル信号が、電圧−周波数変換回路２からのパルス化＠Ｐ
の、第８図に示スにうな、サンプリング信８５１の各周
期下、□にＪ５いてパルス数として計数されなかった分
の位相１′１ｔ　ｑと、パルス信号Ｐの周期ｔ　との比
１．．／１Ｖで表わされる大なるレベルの重子化雑音を
含んで得られるとしても、デシメーシヨンフィルタ１２
から出力されるデジタル信号が、ｔｑ／ｌ、で表される
ｍ子化雑＆よりも低減され！こ母子化雑音しか含んでい
ないデジタル信号で得られる。このため、負〕７図に承りＡＤ変換回路によれば、アナ
［１グ信号を、母子化雑音の少ないデジタル信号に変換
することができる、という特徴を右する。【発明が解決しようとする課題］しかしながら、第７図に承り従来のＡＤ変換回路の場合
、電圧−周波数変換回路２からのパルス信号Ｐの周波数
の上限値が高ければ高いほど、母子化雑音を低くづるこ
とができるが、電圧−周波数変換回路２からのパルス信
号Ｐの周波数の上限値を高くするのに、例えば、５００
Ｍ　Ｈ７程度までというような一定の限度を有するのが
電圧−周波数変換回路を構成する上からも予成なくされ
ることから、ｍ了化雑ａをａ（＜することに一定の限１
哀を有していた。よって、本発明は、上１本した限度を大幅に緩和しく］
するＶ＋現なＡＤ変換回路を提案せんとり′るものであ
る。【実施例１】次に、第１図を伴って、本発明によるＡＤ変１条回路の
第１の実施例を述べＪ：・〕。第１図にＪ３いて、第７図との対応部分には同一符番〕
を（＝Ｊ　Ｌ、て詳細説明を省略覆る。第１図に示す本発明によるＡＤ変換回路は、次に述べる
構成を有する。！Ｊな：ｂら、アナログ信号入力端子１からのアナログ
信号Δを入力し、その電圧に応じた周波数を４４するパ
ルス信号Ｐを出力りる電圧−周波数変換回路２を右す゛
る。また、サンプリング信号入力端ｊ″−４から（！Ｊられ
る、アナログ信号への帯域幅の２イ８以上の周波数「８
１を有するサンプリング信丹Ｓ１の周期（ＴＳ１＝１／
ｆＳ１）　（７）１／Ｎ（７）１１．’Ｊ間（ＴＤ、＝
７３１／Ｎ＞だけ遅延を与える複数Ｎ個のパルス遅延回
路Ｄ　　、Ｄ　　・・・・・・・・・ＤＮがぞれらの順
に縦続接続され、遅延回路Ｄ１が７１２ＬＬ−周波数変
換回路２から出力されるパルス信８　Ｆ）　Ｑを入力し
、遅延回路Ｄ　　、Ｄ　　・・・・・・・・・ＤＮから
、第２図に承りような、パルス信号Ｐ　の時間Ｔ　、２
丁ＯＤＤ・・・・・・・・・ＮＴｏだけそれぞれ遅延している
パルス信号Ｐ　　、Ｐ　　・・・・・・・・・ＰＩ４を
それぞれ出力ずるパルス遅延装置３を右ザる。ただし、
第２図にＪ３いては、Ｎ＝４の場合が示されている。さらに、パルス遅延装置４の遅延回路Ｄ１１〕　・・・
・・・・・・ＯＮからそれぞれ出力されるパルス信号Ｐ
　　Ｐ２・・・・・・・・・ＰＮをそれぞれ入力し且つ
サンプリング信号Ｓ１をともに入力し、上記パルス信号
Ｐ　　、Ｐ　　・・・・・・・・・ＰＮのパルス数を、
第２図に示すように、サンプリング信号Ｓ１の順次の周
期Ｔ３毎にそれぞれ順次６１数し、それらの順次の計数
出力ＣＮ　、ＣＮ２・・・・・・・・・ＣＮＮをそれぞ
れ順次出力する計数回路α１、α２・・・・・・・・・
ＣＮを有する。さらに、８１数回路Ｃ、Ｃ２・・・・・・・・・ＣＮか
らそれぞれ出力される４数出力ＣＮ　　、ＣＮ２・・・
・・・・・・ＣＮＮを入力し、それらの値の加算された
値を有する加算出力をデジタル信号Ｍ２として出力する
加算回路５を有する。また、加ε）回路５から出力されるデジタル信号Ｍ１を
入力し、そのデジタル信号Ｍ１から、それに含まれてい
る母子化雑音の次に述べるり“ンブリング信号Ｓ２の周
波数「３２の１／２以上の周波数成分し、その足子化雑
＆の周波数「８２の１／２以上の周波数成分の除去され
たデジタル（Ｌｉ￥ｊの、Ｖンブリング信号人力※工：
子７からのアナ［１グ（Ｈ号Ａの帯域幅の２侶以上であ
るが、リンブリング信号Ｓ１の周°波数「８１まりも低
い周波数ｆＳ２を有するサンプリング信Ｏ８２によって
サンプリング（ｆｆ１号されたデジタル（２Ｑ　Ｍ　２
を、デジタル信号出力端子８にデジクル信号を出力する
、第７図で上述したと同様のデシメーシ」ンフィルタ６
を有する。以上が、本発明によるＡＤ変換回路の第゛１の実／１１
！１１３４Ｉの構成である。このような構成を有する本発明ににるＡＤ変換回路は、
詳細説明は省１３するが、第３図に示づような、第１図
で上述した従来の八〇変換回路においで、その工１数回
路１１が、サンプリング信号入力端子４からのｆＳｌの
周波数を有するリーンブリング信号Ｓ１の各周期毎に電
圧−周波数変換回路２からのパルス信号Ｐを順次計数す
るのに代え、Ｖンプリング信号入力端子４′からのＮｆ
８１の周波数を有するサンプリング信号８１’の各周期
毎に、電圧−周波数変換回路２からのパルスｊｉ　丹ｐ
を順次ｎ１数し、その８１数出力ＣＮ’を第２図の場合
と同様の８延回路Ｄ１〜ＤＮからなる遅延装置３と係数
回路Ｈ１〜ト１９ど汀線回路５とからなるＦＩＲ形デジ
タルフィルタ２０に通し、次で、ザンブリング信号入力
端？４からのナンプリング信ｑＳ１を用いた間引ぎ回路
１３を通じてデシメーションフィルタ１２に供給覆るよ
うになされていることを除いて、第２図の場合と同様の
ＡＤ変換回路と等価である。従って、第１図に示す本発明によるＡＤ変換回路によれ
ば、サンプリング信号Ｓ１として、周波数ｆＳ１を有す
るサンプリング信号を用いるにもかかわらず、周波数Ｎ
ｆＳ１を右ザる（ノンプリング信号を用いた場合と同等
の作用りｌ果が得られるの（・、アナログ信号を、第２
図で上述した従来のＡＤ変換回路の場合に比し、低い石
子化雑８・シか含まないデジタル信号に変換させること
ができる。

【実施例２］第４図は、゛本発明によるＡＤ変換回路の第２の実施例
を示し、８１数出力ＣＮ　　、ＣＮ２・・・・・・・・
・ＣＮＮに、係数回路Ｈ１１，１−１２・・・・・・・
・・１１Ｎにおいて、係数α　、α２・・・・・・・・
・ＣＮに５１ｔぜられ、その係数の爪ビられた計数出力
ＣＮ′　１〜ＣＮ２を加算回路５に供給するようにして
いることを除いて、第１図の場合ど同様ぐある。このような構成を有するＡＤ２換回路にＪ、れば、第３
図で上述したＦＩＲ型デジタルフィルタ２０におけると
同様の係数回路Ｉ」　〜１−ＩＮを有することから、第
１図の場合に比しよＤ１、吊子化雑音を低減させるこが
できる。なお、この意味においで、第１図及び第４図に示ず本発
明によるＡ［）変換回路の場合、及び後述づる第５図及
び第６図の場合において、デシメーションフィルタ６を
省略することができる。【実施例３】第５図及び第６図は、本発明にＪ：るＡＤ変換回路の他
の例を示し、遅延装置３における遅延回路の数を（Ｎ−
１）とし、これに応じて、電圧−周波数変換回路２から
のパルス信号Ｐ。計数回路Ｃに供給し、また、遅延回路
Ｄ　　、Ｄ２・・・・・・・・・Ｄ　　からのパルス信
号Ｐ　　、Ｐ　　・・・ト１　　　　　　　　１　２・・・・・・ＰＮ−１をそれぞれ計数回路Ｃ１、ｃ２・
・・・・・・・・ＯＮ−１に供給するようにしたことを
除いて、それぞれ第１図及び第４図の場合と同様の構成
を有する。第５図及び第６図に示ず構成にＪ：れば、詳細説明は省
略するが１、それぞれ第１図及び第４図Ｃ上述したと同
様の作用効果が得られることは明らかである。

【図面の簡単な説明】

第１図は、木光躬によるＡＤ変換回路の実施例を示す系
統的接続図である。第２図はその説明に供する波形図である。第３図は、第１図の等価回路を示１図て′ある。第４図、第５図及び第６図は、それぞれ本発明による池
の実施例を示す系統的）ａ続図である。第７図は、従来のＡＤ変換回路を示ず系統的接続図であ
る。第８図は、その説明に供する波形図である。出願人　　日本電信電話株式会社第図

Claims

【特許請求の範囲】１、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号Ｐ＿０を出力する電圧−周波数変換回
路と、順次縦続接続された複数Ｎ個の遅延回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿Ｎを有し、上記遅
延回路Ｄ＿１〜Ｄ＿Ｎは、上記パルス信号Ｐ＿０に上記
アナログ信号の帯域幅の２倍以上の周波数ｆ＿Ｓ＿１を
有するサンプリング信号の周期Ｔ＿Ｓ＿１（＝１／ｆ＿
Ｓ＿１）の１／Ｎの時間Ｔ＿Ｄ（＝Ｔ＿Ｓ＿１／Ｎ）だ
け遅延を与える遅延特性を有し、上記遅延回路Ｄ＿１が
上記パルス信号Ｐ＿０を入力し、上記遅延回路Ｄ＿１、
Ｄ＿２・・・・・・・・・Ｄ＿Ｎから、時間Ｔ＿Ｄ、２
Ｔ＿Ｄ・・・・・・・・・ＮＴ＿Ｄだけそれぞれ遅延し
ているパルス信号Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ
＿Ｎをそれぞれ出力する遅延装置と、上記パルス信号Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ＿
Ｎをそれぞれ入力し且つ上記サンプリング信号をともに
入力し、上記パルス信号Ｐ＿１、Ｐ＿２・・・・・・・
・・Ｐ＿Ｎのパルス数を上記サンプリング信号の順次の
周期毎にそれぞれ順次計数し、それらの順次の計数出力
ＣＮ＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿Ｎをそれ
ぞれ順次出力する複数Ｎ個の計数回路Ｃ＿１、Ｃ＿２・
・・・・・・・・Ｃ＿Ｎと、上記計数出力ＣＮ＿１、Ｃ
Ｎ＿２・・・・・・・・・ＣＮ＿Ｎを入力し、それらの
値の加算された値を有する加算出力を、上記アナログ信
号のデジタル変換されたデジタル信号として出力する加
算回路とを有することを特徴とするＡＤ変換回路。２、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号Ｐ＿０を出力する電圧−周波数変換回
路と、順次縦続接続された複数Ｎ個の遅延回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿Ｎを有し、上記遅
延回路Ｄ＿１〜Ｄ＿Ｎは、上記パルス信号Ｐ＿０に上記
アナログ信号の帯域幅の２倍以上の周波数ｆ＿Ｓ＿１を
有するサンプリング信号の周期Ｔ＿Ｓ＿１（＝１／ｆ＿
Ｓ＿１）の１／Ｎの時間Ｔ＿Ｄ（＝Ｔ＿Ｓ／Ｎ）だけ遅
延を与える遅延特性を有し、上記遅延回路Ｄ＿１が上記
パルス信号Ｐ＿０を入力し、上記遅延回路Ｄ＿１、Ｄ＿
２・・・・・・・・・Ｄ＿Ｎから、時間Ｔ＿Ｄ、２Ｔ＿
Ｄ・・・・・・・・・ＮＴ＿Ｄだけそれぞれ遅延してい
るパルス信号Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ＿Ｎ
をそれぞれ出力する遅延装置と、上記パルス信号Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ＿
Ｎをそれぞれ入力し且つ上記サンプリング信号をともに
入力し、上記パルス信号Ｐ＿１、Ｐ＿２・・・・・・・
・・Ｐ＿Ｎのパルス数を上記サンプリング信号の順次の
周期毎にそれぞれ順次計数し、それらの順次の計数出力
ＣＮ＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿Ｎをそれ
ぞれ順次出力する複数Ｎ個の計数回路Ｃ＿１、Ｃ＿２・
・・・・・・・・Ｃ＿Ｎと、上記計数出力ＣＮ＿１、Ｃ
Ｎ＿２・・・・・・・・・ＣＮ＿Ｎをそれぞれ入力し、
それらの値にそれぞれ係数α＿１、α＿２・・・・・・
・・・α＿Ｎ（ただし、α＿１、α＿２・・・・・・・
・・α＿Ｎは正の整数）が乗じられた値を有する計数出
力ＣＮ′＿１、ＣＮ′＿２・・・・・・・・・ＣＮ′＿
Ｎをそれぞれ出力する複数Ｎ個の係数回路Ｈ＿１、Ｈ＿
２・・・・・・・・・Ｈ＿Ｎと、上記計数出力ＣＮ′＿
１、ＣＮ′＿２・・・・・・・・・ＣＮ′＿Ｎを入力し
、それらの値の加算された値を有する加算出力を、上記
アナログ信号のデジタル変換されたデジタル信号として
出力する加算回路とを有することを特徴とするＡＤ変換
回路。３、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号Ｐ＿０を出力する電圧−周波数変換回
路と、順次縦続接続された複数（Ｎ−１）個の遅延回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿（＿Ｎ＿
−＿１＿）を有し、上記遅延回路Ｄ＿１〜Ｄ＿（＿Ｎ＿
−＿１＿）は、上記パルス信号Ｐ＿０に上記アナログ信
号の帯域幅の２倍以上の周波数ｆ＿Ｓ＿１を有するサン
プリング信号の周期Ｔ＿Ｓ＿１（＝１／ｆ＿Ｓ＿１）の
１／Ｎの時間Ｔ＿Ｄ（＝Ｔ＿Ｓ＿１／Ｎ）だけ遅延を与
える遅延特性を有し、上記遅延回路Ｄ＿１が上記パルス
信号Ｐ＿０を入力し、上記遅延回路Ｄ＿１、Ｄ＿２・・
・・・・・・・Ｄ＿（＿Ｎ＿−＿１＿）から、時間Ｔ＿
Ｄ、２Ｔ＿Ｄ・・・・・・・・・（Ｎ−１）Ｔ＿Ｄだけ
それぞれ遅延しているパルス信号Ｐ＿１、Ｐ＿２・・・
・・・・・・Ｐ＿（＿Ｎ＿−＿１＿）をそれぞれ出力す
る遅延装置と、上記パルス信号Ｐ＿０、Ｐ＿１、Ｐ＿２・・・・・・・
・・Ｐ＿（＿Ｎ＿−＿１＿）をそれぞれ入力し且つ上記
サンプリング信号をともに入力し、上記パルス信号Ｐ＿
０、Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ＿（＿Ｎ＿−
＿１＿）のパルス数を上記サンプリング信号の順次の周
期毎にそれぞれ順次計数し、それらの順次の計数出力Ｃ
Ｎ＿０、ＣＮ＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿
（＿Ｎ＿−＿１＿）をそれぞれ順次出力する複数Ｎ個の
計数回路Ｃ＿０、Ｃ＿１、Ｃ＿２・・・・・・・・・Ｃ
＿（＿Ｎ＿−＿１＿）と、上記計数出力ＣＮ＿０、ＣＮ
＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿（＿Ｎ＿−＿
１＿）を入力し、それらの値の加算された値を有する加
算出力を、上記アナログ信号のデジタル変換されたデジ
タル信号として出力する加算回路とを有することを特徴
とするＡＤ変換回路。４、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号Ｐ＿０を出力する電圧−周波数変換回
路と、順次縦続接続された複数（Ｎ−１）個の遅延回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿（＿Ｎ＿
−＿１＿）を有し、上記遅延回路Ｄ＿１〜Ｄ＿（＿Ｎ＿
−＿１＿）は、上記パルス信号Ｐ＿０に上記アナログ信
号の帯域幅の２倍以上の周波数ｆ＿Ｓ＿１を有するサン
プリング信号の周期Ｔ＿Ｓ＿１（＝１／ｆ＿Ｓ＿１）の
１／Ｎの時間Ｔ＿Ｄ（＝Ｔ＿Ｓ＿１／Ｎ）だけ遅延を与
える遅延特性を有し、上記遅延回路Ｄ＿１が上記パルス
信号Ｐ＿０を入力し、上記遅延回路Ｄ＿１、Ｄ＿２・・
・・・・・・・Ｄ＿（＿Ｎ＿−＿１＿）から、時間Ｔ＿
Ｄ、２Ｔ＿Ｄ・・・・・・・・・（Ｎ−１）Ｔ＿Ｄだけ
それぞれ遅延しているパルス信号Ｐ＿１、Ｐ＿２・・・
・・・・・・Ｐ＿（＿Ｎ＿−＿１＿）をそれぞれ出力す
る遅延装置と、上記パルス信号Ｐ＿０、Ｐ＿１、Ｐ＿２・・・・・・・
・・Ｐ＿（＿Ｎ＿−＿１＿）をそれぞれ入力し且つ上記
サンプリング信号をともに入力し、上記パルス信号Ｐ＿
０、Ｐ＿１、Ｐ＿２・・・・・・・・・Ｐ＿（＿Ｎ＿−
＿１＿）のパルス数を上記サンプリング信号の順次の周
期毎にそれぞれ順次計数し、それらの順次の計数出力Ｃ
Ｎ＿０、ＣＮ＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿
（＿Ｎ＿−＿１＿）をそれぞれ順次出力する複数Ｎ個の
計数回路Ｃ＿０、Ｃ＿１、Ｃ＿２・・・・・・・・・Ｃ
＿（＿Ｎ＿−＿１＿）と、上記計数出力ＣＮ＿０、ＣＮ
＿１、ＣＮ＿２・・・・・・・・・ＣＮ＿（＿Ｎ＿−＿
１＿）をそれぞれ入力し、それらの値にそれぞれ係数α
＿０、α＿１、α＿２・・・・・・・・・α＿（＿Ｎ＿
−＿１＿）（ただし、α＿０、α＿１、α＿２・・・・
・・・・・α＿（＿Ｎ＿−＿１＿）は正の整数）が乗じ
られた値を有する計数出力ＣＮ′＿０、ＣＮ′＿１、Ｃ
Ｎ′＿２・・・・・・・・・ＣＮ′＿（＿Ｎ＿−＿１＿
）をそれぞれ出力する複数Ｎ個の係数回路Ｈ＿０、Ｈ＿
１、Ｈ＿２・・・・・・・・・Ｈ＿（＿Ｎ＿−＿１＿）
と、上記計数出力ＣＮ＿０、ＣＮ′＿１、ＣＮ′＿２・
・・・・・・・・ＣＮ′＿（＿Ｎ＿−＿１＿）を入力し
、それらの値の加算された値を有する加算出力を上記ア
ナログ信号のデジタル変換されたデジタル信号として出
力する加算回路とを有することを特徴とするＡＤ変換回
路。５、特許請求の範囲第１項〜第４項記載のＡＤ変換回路
において、上記デジタル信号を入力し、それから、それに含まれている量子化雑音の後記周波数ｆ＿Ｓ＿２の
１／２以上の周波数成分を除去し、その量子化雑音の上
記周波数ｆ＿Ｓ＿２の１／２以上の周波数成分を除去さ
れたデジタル信号の、上記アナログ信号の帯域幅の２倍
以上の周波数を有するが、上記サンプリング信号の周波
数ｆ＿Ｓ＿１よりも低い周波数ｆ＿Ｓ＿２を有するサン
プリング信号によってサンプリングされたデジタル信号
を、上記アナログ信号のデジタル変換されたデジタル信
号として出力するデシメーションフィルタとを有するこ
とを特徴とするＡＤ変換回路。