JPH02141029A - Ad変換回路 - Google Patents
Ad変換回路Info
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- JPH02141029A JPH02141029A JP29434088A JP29434088A JPH02141029A JP H02141029 A JPH02141029 A JP H02141029A JP 29434088 A JP29434088 A JP 29434088A JP 29434088 A JP29434088 A JP 29434088A JP H02141029 A JPH02141029 A JP H02141029A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/207—Increasing resolution using an n bit system to obtain n + m bits by interpolation using a digital interpolation circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、アナログ信号を、その帯域幅よりも十分高い
周波数を有するサンプリング信号を用いてデジタル信号
に′a換するAD変換回路に関する。
周波数を有するサンプリング信号を用いてデジタル信号
に′a換するAD変換回路に関する。
【従来の技術1
従来、第7図を伴って次に述べるAD変換回路が提案さ
れている。 Jなわち、アナログ信号入力端子1からのアナ[1グ(
i 、RAを入力し、その電圧に応じた周波数を有する
パルス信号Pを出力りる発振回路2を有する。 また、発振回路2から出力されるパルス信号Pと、サン
プリング信号入力端子4からのアナログ信号Aの帯域幅
よりも十分高い周波数fS1を有するサンプリング信号
S1とを入力し、第8図に示びょうに、パルス信号1〕
のパルス数をサンプリング信号Sの周期TD(=1/f
、)旬に順次計数しく図においては、パルス信号qを4
敗している場合を示している)、その計数出力CNを順
次デジタル信号として出力する計数回路11を有する。 さらに、計数回路11から出力されるB1数出力CNで
なるデジタル信号を入力し、ぞれから、それに含まれて
いるm子化雑音の次に述べるサンプリング信号S2の周
波数fS2の1/2以上の周波数成分を除去し、その母
子化雑音の周波数f’S2の172Lズ上の周波数成分
のデジタル信gの他のリンブリング信号入力端子7から
の、アナログ信号への帯域幅の2倍以上の周波数を有す
るが、リンブリング信号S1の周波数fS1よりb低い
周波数fS2を有するサンプリング信@S2によってサ
ンプリングされたデジタル信号を、アナ〔1グイ3δΔ
のデジタル変換されたデジクル13号として、デジタル
信号出力端子8に出力する)2シメーシヨンフイルター
2を有する。 以上が、従来提案されているAD変換回路の+74成で
ある。 このような構成を右づるAD変換回路によれば、晶1故
回路11から出力される:1!数出力CNでなるデジタ
ル信号が、電圧−周波数変換回路2からのパルス化@P
の、第8図に示スにうな、サンプリング信851の各周
期下、□にJ5いてパルス数として計数されなかった分
の位相1′1t qと、パルス信号Pの周期t との比
1../1Vで表わされる大なるレベルの重子化雑音を
含んで得られるとしても、デシメーシヨンフィルタ12
から出力されるデジタル信号が、tq/l、で表される
m子化雑&よりも低減され!こ母子化雑音しか含んでい
ないデジタル信号で得られる。 このため、負〕7図に承りAD変換回路によれば、アナ
[1グ信号を、母子化雑音の少ないデジタル信号に変換
することができる、という特徴を右する。 【発明が解決しようとする課題] しかしながら、第7図に承り従来のAD変換回路の場合
、電圧−周波数変換回路2からのパルス信号Pの周波数
の上限値が高ければ高いほど、母子化雑音を低くづるこ
とができるが、電圧−周波数変換回路2からのパルス信
号Pの周波数の上限値を高くするのに、例えば、500
M H7程度までというような一定の限度を有するのが
電圧−周波数変換回路を構成する上からも予成なくされ
ることから、m了化雑aをa(<することに一定の限1
哀を有していた。 よって、本発明は、上1本した限度を大幅に緩和しく]
するV+現なAD変換回路を提案せんとり′るものであ
る。 【実施例1】 次に、第1図を伴って、本発明によるAD変1条回路の
第1の実施例を述べJ:・〕。 第1図にJ3いて、第7図との対応部分には同一符番〕
を(=J L、て詳細説明を省略覆る。 第1図に示す本発明によるAD変換回路は、次に述べる
構成を有する。 !Jな:bら、アナログ信号入力端子1からのアナログ
信号Δを入力し、その電圧に応じた周波数を44するパ
ルス信号Pを出力りる電圧−周波数変換回路2を右す゛
る。 また、サンプリング信号入力端j″−4から(!Jられ
る、アナログ信号への帯域幅の2イ8以上の周波数「8
1を有するサンプリング信丹S1の周期(TS1=1/
fS1) (7)1/N(7)11.’J間(TD、=
731/N>だけ遅延を与える複数N個のパルス遅延回
路D 、D ・・・・・・・・・DNがぞれらの順
に縦続接続され、遅延回路D1が712LL−周波数変
換回路2から出力されるパルス信8 F) Qを入力し
、遅延回路D 、D ・・・・・・・・・DNから
、第2図に承りような、パルス信号P の時間T 、2
丁OD D・・・・・・・・・NToだけそれぞれ遅延している
パルス信号P 、P ・・・・・・・・・PI4を
それぞれ出力ずるパルス遅延装置3を右ザる。ただし、
第2図にJ3いては、N=4の場合が示されている。 さらに、パルス遅延装置4の遅延回路D11〕 ・・・
・・・・・・ONからそれぞれ出力されるパルス信号P
P2・・・・・・・・・PNをそれぞれ入力し且つ
サンプリング信号S1をともに入力し、上記パルス信号
P 、P ・・・・・・・・・PNのパルス数を、
第2図に示すように、サンプリング信号S1の順次の周
期T3毎にそれぞれ順次61数し、それらの順次の計数
出力CN 、CN2・・・・・・・・・CNNをそれぞ
れ順次出力する計数回路α1、α2・・・・・・・・・
CNを有する。 さらに、81数回路C、C2・・・・・・・・・CNか
らそれぞれ出力される4数出力CN 、CN2・・・
・・・・・・CNNを入力し、それらの値の加算された
値を有する加算出力をデジタル信号M2として出力する
加算回路5を有する。 また、加ε)回路5から出力されるデジタル信号M1を
入力し、そのデジタル信号M1から、それに含まれてい
る母子化雑音の次に述べるり“ンブリング信号S2の周
波数「32の1/2以上の周波数成分し、その足子化雑
&の周波数「82の1/2以上の周波数成分の除去され
たデジタル(Li¥jの、Vンブリング信号人力※工:
子7からのアナ[1グ(H号Aの帯域幅の2侶以上であ
るが、リンブリング信号S1の周°波数「81まりも低
い周波数fS2を有するサンプリング信O82によって
サンプリング(ff1号されたデジタル(2Q M 2
を、デジタル信号出力端子8にデジクル信号を出力する
、第7図で上述したと同様のデシメーシ」ンフィルタ6
を有する。 以上が、本発明によるAD変換回路の第゛1の実/11
!1134Iの構成である。 このような構成を有する本発明ににるAD変換回路は、
詳細説明は省13するが、第3図に示づような、第1図
で上述した従来の八〇変換回路においで、その工1数回
路11が、サンプリング信号入力端子4からのfSlの
周波数を有するリーンブリング信号S1の各周期毎に電
圧−周波数変換回路2からのパルス信号Pを順次計数す
るのに代え、Vンプリング信号入力端子4′からのNf
81の周波数を有するサンプリング信号81’の各周期
毎に、電圧−周波数変換回路2からのパルスji 丹p
を順次n1数し、その81数出力CN’を第2図の場合
と同様の8延回路D1〜DNからなる遅延装置3と係数
回路H1〜ト19ど汀線回路5とからなるFIR形デジ
タルフィルタ20に通し、次で、ザンブリング信号入力
端?4からのナンプリング信qS1を用いた間引ぎ回路
13を通じてデシメーションフィルタ12に供給覆るよ
うになされていることを除いて、第2図の場合と同様の
AD変換回路と等価である。 従って、第1図に示す本発明によるAD変換回路によれ
ば、サンプリング信号S1として、周波数fS1を有す
るサンプリング信号を用いるにもかかわらず、周波数N
fS1を右ザる(ノンプリング信号を用いた場合と同等
の作用りl果が得られるの(・、アナログ信号を、第2
図で上述した従来のAD変換回路の場合に比し、低い石
子化雑8・シか含まないデジタル信号に変換させること
ができる。
れている。 Jなわち、アナログ信号入力端子1からのアナ[1グ(
i 、RAを入力し、その電圧に応じた周波数を有する
パルス信号Pを出力りる発振回路2を有する。 また、発振回路2から出力されるパルス信号Pと、サン
プリング信号入力端子4からのアナログ信号Aの帯域幅
よりも十分高い周波数fS1を有するサンプリング信号
S1とを入力し、第8図に示びょうに、パルス信号1〕
のパルス数をサンプリング信号Sの周期TD(=1/f
、)旬に順次計数しく図においては、パルス信号qを4
敗している場合を示している)、その計数出力CNを順
次デジタル信号として出力する計数回路11を有する。 さらに、計数回路11から出力されるB1数出力CNで
なるデジタル信号を入力し、ぞれから、それに含まれて
いるm子化雑音の次に述べるサンプリング信号S2の周
波数fS2の1/2以上の周波数成分を除去し、その母
子化雑音の周波数f’S2の172Lズ上の周波数成分
のデジタル信gの他のリンブリング信号入力端子7から
の、アナログ信号への帯域幅の2倍以上の周波数を有す
るが、リンブリング信号S1の周波数fS1よりb低い
周波数fS2を有するサンプリング信@S2によってサ
ンプリングされたデジタル信号を、アナ〔1グイ3δΔ
のデジタル変換されたデジクル13号として、デジタル
信号出力端子8に出力する)2シメーシヨンフイルター
2を有する。 以上が、従来提案されているAD変換回路の+74成で
ある。 このような構成を右づるAD変換回路によれば、晶1故
回路11から出力される:1!数出力CNでなるデジタ
ル信号が、電圧−周波数変換回路2からのパルス化@P
の、第8図に示スにうな、サンプリング信851の各周
期下、□にJ5いてパルス数として計数されなかった分
の位相1′1t qと、パルス信号Pの周期t との比
1../1Vで表わされる大なるレベルの重子化雑音を
含んで得られるとしても、デシメーシヨンフィルタ12
から出力されるデジタル信号が、tq/l、で表される
m子化雑&よりも低減され!こ母子化雑音しか含んでい
ないデジタル信号で得られる。 このため、負〕7図に承りAD変換回路によれば、アナ
[1グ信号を、母子化雑音の少ないデジタル信号に変換
することができる、という特徴を右する。 【発明が解決しようとする課題] しかしながら、第7図に承り従来のAD変換回路の場合
、電圧−周波数変換回路2からのパルス信号Pの周波数
の上限値が高ければ高いほど、母子化雑音を低くづるこ
とができるが、電圧−周波数変換回路2からのパルス信
号Pの周波数の上限値を高くするのに、例えば、500
M H7程度までというような一定の限度を有するのが
電圧−周波数変換回路を構成する上からも予成なくされ
ることから、m了化雑aをa(<することに一定の限1
哀を有していた。 よって、本発明は、上1本した限度を大幅に緩和しく]
するV+現なAD変換回路を提案せんとり′るものであ
る。 【実施例1】 次に、第1図を伴って、本発明によるAD変1条回路の
第1の実施例を述べJ:・〕。 第1図にJ3いて、第7図との対応部分には同一符番〕
を(=J L、て詳細説明を省略覆る。 第1図に示す本発明によるAD変換回路は、次に述べる
構成を有する。 !Jな:bら、アナログ信号入力端子1からのアナログ
信号Δを入力し、その電圧に応じた周波数を44するパ
ルス信号Pを出力りる電圧−周波数変換回路2を右す゛
る。 また、サンプリング信号入力端j″−4から(!Jられ
る、アナログ信号への帯域幅の2イ8以上の周波数「8
1を有するサンプリング信丹S1の周期(TS1=1/
fS1) (7)1/N(7)11.’J間(TD、=
731/N>だけ遅延を与える複数N個のパルス遅延回
路D 、D ・・・・・・・・・DNがぞれらの順
に縦続接続され、遅延回路D1が712LL−周波数変
換回路2から出力されるパルス信8 F) Qを入力し
、遅延回路D 、D ・・・・・・・・・DNから
、第2図に承りような、パルス信号P の時間T 、2
丁OD D・・・・・・・・・NToだけそれぞれ遅延している
パルス信号P 、P ・・・・・・・・・PI4を
それぞれ出力ずるパルス遅延装置3を右ザる。ただし、
第2図にJ3いては、N=4の場合が示されている。 さらに、パルス遅延装置4の遅延回路D11〕 ・・・
・・・・・・ONからそれぞれ出力されるパルス信号P
P2・・・・・・・・・PNをそれぞれ入力し且つ
サンプリング信号S1をともに入力し、上記パルス信号
P 、P ・・・・・・・・・PNのパルス数を、
第2図に示すように、サンプリング信号S1の順次の周
期T3毎にそれぞれ順次61数し、それらの順次の計数
出力CN 、CN2・・・・・・・・・CNNをそれぞ
れ順次出力する計数回路α1、α2・・・・・・・・・
CNを有する。 さらに、81数回路C、C2・・・・・・・・・CNか
らそれぞれ出力される4数出力CN 、CN2・・・
・・・・・・CNNを入力し、それらの値の加算された
値を有する加算出力をデジタル信号M2として出力する
加算回路5を有する。 また、加ε)回路5から出力されるデジタル信号M1を
入力し、そのデジタル信号M1から、それに含まれてい
る母子化雑音の次に述べるり“ンブリング信号S2の周
波数「32の1/2以上の周波数成分し、その足子化雑
&の周波数「82の1/2以上の周波数成分の除去され
たデジタル(Li¥jの、Vンブリング信号人力※工:
子7からのアナ[1グ(H号Aの帯域幅の2侶以上であ
るが、リンブリング信号S1の周°波数「81まりも低
い周波数fS2を有するサンプリング信O82によって
サンプリング(ff1号されたデジタル(2Q M 2
を、デジタル信号出力端子8にデジクル信号を出力する
、第7図で上述したと同様のデシメーシ」ンフィルタ6
を有する。 以上が、本発明によるAD変換回路の第゛1の実/11
!1134Iの構成である。 このような構成を有する本発明ににるAD変換回路は、
詳細説明は省13するが、第3図に示づような、第1図
で上述した従来の八〇変換回路においで、その工1数回
路11が、サンプリング信号入力端子4からのfSlの
周波数を有するリーンブリング信号S1の各周期毎に電
圧−周波数変換回路2からのパルス信号Pを順次計数す
るのに代え、Vンプリング信号入力端子4′からのNf
81の周波数を有するサンプリング信号81’の各周期
毎に、電圧−周波数変換回路2からのパルスji 丹p
を順次n1数し、その81数出力CN’を第2図の場合
と同様の8延回路D1〜DNからなる遅延装置3と係数
回路H1〜ト19ど汀線回路5とからなるFIR形デジ
タルフィルタ20に通し、次で、ザンブリング信号入力
端?4からのナンプリング信qS1を用いた間引ぎ回路
13を通じてデシメーションフィルタ12に供給覆るよ
うになされていることを除いて、第2図の場合と同様の
AD変換回路と等価である。 従って、第1図に示す本発明によるAD変換回路によれ
ば、サンプリング信号S1として、周波数fS1を有す
るサンプリング信号を用いるにもかかわらず、周波数N
fS1を右ザる(ノンプリング信号を用いた場合と同等
の作用りl果が得られるの(・、アナログ信号を、第2
図で上述した従来のAD変換回路の場合に比し、低い石
子化雑8・シか含まないデジタル信号に変換させること
ができる。
【実施例2]
第4図は、゛本発明によるAD変換回路の第2の実施例
を示し、81数出力CN 、CN2・・・・・・・・
・CNNに、係数回路H11,1−12・・・・・・・
・・11Nにおいて、係数α 、α2・・・・・・・・
・CNに51tぜられ、その係数の爪ビられた計数出力
CN′ 1〜CN2を加算回路5に供給するようにして
いることを除いて、第1図の場合ど同様ぐある。 このような構成を有するAD2換回路にJ、れば、第3
図で上述したFIR型デジタルフィルタ20におけると
同様の係数回路I」 〜1−INを有することから、第
1図の場合に比しよD1、吊子化雑音を低減させるこが
できる。 なお、この意味においで、第1図及び第4図に示ず本発
明によるA[)変換回路の場合、及び後述づる第5図及
び第6図の場合において、デシメーションフィルタ6を
省略することができる。 【実施例3】 第5図及び第6図は、本発明にJ:るAD変換回路の他
の例を示し、遅延装置3における遅延回路の数を(N−
1)とし、これに応じて、電圧−周波数変換回路2から
のパルス信号P。計数回路Cに供給し、また、遅延回路
D 、D2・・・・・・・・・D からのパルス信
号P 、P ・・・ト1 1 2 ・・・・・・PN−1をそれぞれ計数回路C1、c2・
・・・・・・・・ON−1に供給するようにしたことを
除いて、それぞれ第1図及び第4図の場合と同様の構成
を有する。 第5図及び第6図に示ず構成にJ:れば、詳細説明は省
略するが1、それぞれ第1図及び第4図C上述したと同
様の作用効果が得られることは明らかである。
を示し、81数出力CN 、CN2・・・・・・・・
・CNNに、係数回路H11,1−12・・・・・・・
・・11Nにおいて、係数α 、α2・・・・・・・・
・CNに51tぜられ、その係数の爪ビられた計数出力
CN′ 1〜CN2を加算回路5に供給するようにして
いることを除いて、第1図の場合ど同様ぐある。 このような構成を有するAD2換回路にJ、れば、第3
図で上述したFIR型デジタルフィルタ20におけると
同様の係数回路I」 〜1−INを有することから、第
1図の場合に比しよD1、吊子化雑音を低減させるこが
できる。 なお、この意味においで、第1図及び第4図に示ず本発
明によるA[)変換回路の場合、及び後述づる第5図及
び第6図の場合において、デシメーションフィルタ6を
省略することができる。 【実施例3】 第5図及び第6図は、本発明にJ:るAD変換回路の他
の例を示し、遅延装置3における遅延回路の数を(N−
1)とし、これに応じて、電圧−周波数変換回路2から
のパルス信号P。計数回路Cに供給し、また、遅延回路
D 、D2・・・・・・・・・D からのパルス信
号P 、P ・・・ト1 1 2 ・・・・・・PN−1をそれぞれ計数回路C1、c2・
・・・・・・・・ON−1に供給するようにしたことを
除いて、それぞれ第1図及び第4図の場合と同様の構成
を有する。 第5図及び第6図に示ず構成にJ:れば、詳細説明は省
略するが1、それぞれ第1図及び第4図C上述したと同
様の作用効果が得られることは明らかである。
第1図は、木光躬によるAD変換回路の実施例を示す系
統的接続図である。 第2図はその説明に供する波形図である。 第3図は、第1図の等価回路を示1図て′ある。 第4図、第5図及び第6図は、それぞれ本発明による池
の実施例を示す系統的)a続図である。 第7図は、従来のAD変換回路を示ず系統的接続図であ
る。 第8図は、その説明に供する波形図である。 出願人 日本電信電話株式会社 第 図
統的接続図である。 第2図はその説明に供する波形図である。 第3図は、第1図の等価回路を示1図て′ある。 第4図、第5図及び第6図は、それぞれ本発明による池
の実施例を示す系統的)a続図である。 第7図は、従来のAD変換回路を示ず系統的接続図であ
る。 第8図は、その説明に供する波形図である。 出願人 日本電信電話株式会社 第 図
Claims (1)
- 【特許請求の範囲】 1、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号P_0を出力する電圧−周波数変換回
路と、 順次縦続接続された複数N個の遅延回路D _1、D_2・・・・・・・・・D_Nを有し、上記遅
延回路D_1〜D_Nは、上記パルス信号P_0に上記
アナログ信号の帯域幅の2倍以上の周波数f_S_1を
有するサンプリング信号の周期T_S_1(=1/f_
S_1)の1/Nの時間T_D(=T_S_1/N)だ
け遅延を与える遅延特性を有し、上記遅延回路D_1が
上記パルス信号P_0を入力し、上記遅延回路D_1、
D_2・・・・・・・・・D_Nから、時間T_D、2
T_D・・・・・・・・・NT_Dだけそれぞれ遅延し
ているパルス信号P_1、P_2・・・・・・・・・P
_Nをそれぞれ出力する遅延装置と、 上記パルス信号P_1、P_2・・・・・・・・・P_
Nをそれぞれ入力し且つ上記サンプリング信号をともに
入力し、上記パルス信号P_1、P_2・・・・・・・
・・P_Nのパルス数を上記サンプリング信号の順次の
周期毎にそれぞれ順次計数し、それらの順次の計数出力
CN_1、CN_2・・・・・・・・・CN_Nをそれ
ぞれ順次出力する複数N個の計数回路C_1、C_2・
・・・・・・・・C_Nと、上記計数出力CN_1、C
N_2・・・・・・・・・CN_Nを入力し、それらの
値の加算された値を有する加算出力を、上記アナログ信
号のデジタル変換されたデジタル信号として出力する加
算回路とを有することを特徴とするAD変換回路。 2、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号P_0を出力する電圧−周波数変換回
路と、 順次縦続接続された複数N個の遅延回路D _1、D_2・・・・・・・・・D_Nを有し、上記遅
延回路D_1〜D_Nは、上記パルス信号P_0に上記
アナログ信号の帯域幅の2倍以上の周波数f_S_1を
有するサンプリング信号の周期T_S_1(=1/f_
S_1)の1/Nの時間T_D(=T_S/N)だけ遅
延を与える遅延特性を有し、上記遅延回路D_1が上記
パルス信号P_0を入力し、上記遅延回路D_1、D_
2・・・・・・・・・D_Nから、時間T_D、2T_
D・・・・・・・・・NT_Dだけそれぞれ遅延してい
るパルス信号P_1、P_2・・・・・・・・・P_N
をそれぞれ出力する遅延装置と、 上記パルス信号P_1、P_2・・・・・・・・・P_
Nをそれぞれ入力し且つ上記サンプリング信号をともに
入力し、上記パルス信号P_1、P_2・・・・・・・
・・P_Nのパルス数を上記サンプリング信号の順次の
周期毎にそれぞれ順次計数し、それらの順次の計数出力
CN_1、CN_2・・・・・・・・・CN_Nをそれ
ぞれ順次出力する複数N個の計数回路C_1、C_2・
・・・・・・・・C_Nと、上記計数出力CN_1、C
N_2・・・・・・・・・CN_Nをそれぞれ入力し、
それらの値にそれぞれ係数α_1、α_2・・・・・・
・・・α_N(ただし、α_1、α_2・・・・・・・
・・α_Nは正の整数)が乗じられた値を有する計数出
力CN′_1、CN′_2・・・・・・・・・CN′_
Nをそれぞれ出力する複数N個の係数回路H_1、H_
2・・・・・・・・・H_Nと、上記計数出力CN′_
1、CN′_2・・・・・・・・・CN′_Nを入力し
、それらの値の加算された値を有する加算出力を、上記
アナログ信号のデジタル変換されたデジタル信号として
出力する加算回路とを有することを特徴とするAD変換
回路。 3、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号P_0を出力する電圧−周波数変換回
路と、 順次縦続接続された複数(N−1)個の遅 延回路D_1、D_2・・・・・・・・・D_(_N_
−_1_)を有し、上記遅延回路D_1〜D_(_N_
−_1_)は、上記パルス信号P_0に上記アナログ信
号の帯域幅の2倍以上の周波数f_S_1を有するサン
プリング信号の周期T_S_1(=1/f_S_1)の
1/Nの時間T_D(=T_S_1/N)だけ遅延を与
える遅延特性を有し、上記遅延回路D_1が上記パルス
信号P_0を入力し、上記遅延回路D_1、D_2・・
・・・・・・・D_(_N_−_1_)から、時間T_
D、2T_D・・・・・・・・・(N−1)T_Dだけ
それぞれ遅延しているパルス信号P_1、P_2・・・
・・・・・・P_(_N_−_1_)をそれぞれ出力す
る遅延装置と、 上記パルス信号P_0、P_1、P_2・・・・・・・
・・P_(_N_−_1_)をそれぞれ入力し且つ上記
サンプリング信号をともに入力し、上記パルス信号P_
0、P_1、P_2・・・・・・・・・P_(_N_−
_1_)のパルス数を上記サンプリング信号の順次の周
期毎にそれぞれ順次計数し、それらの順次の計数出力C
N_0、CN_1、CN_2・・・・・・・・・CN_
(_N_−_1_)をそれぞれ順次出力する複数N個の
計数回路C_0、C_1、C_2・・・・・・・・・C
_(_N_−_1_)と、上記計数出力CN_0、CN
_1、CN_2・・・・・・・・・CN_(_N_−_
1_)を入力し、それらの値の加算された値を有する加
算出力を、上記アナログ信号のデジタル変換されたデジ
タル信号として出力する加算回路とを有することを特徴
とするAD変換回路。 4、アナログ信号を入力し、その電圧に応じた周波数を
有するパルス信号P_0を出力する電圧−周波数変換回
路と、 順次縦続接続された複数(N−1)個の遅 延回路D_1、D_2・・・・・・・・・D_(_N_
−_1_)を有し、上記遅延回路D_1〜D_(_N_
−_1_)は、上記パルス信号P_0に上記アナログ信
号の帯域幅の2倍以上の周波数f_S_1を有するサン
プリング信号の周期T_S_1(=1/f_S_1)の
1/Nの時間T_D(=T_S_1/N)だけ遅延を与
える遅延特性を有し、上記遅延回路D_1が上記パルス
信号P_0を入力し、上記遅延回路D_1、D_2・・
・・・・・・・D_(_N_−_1_)から、時間T_
D、2T_D・・・・・・・・・(N−1)T_Dだけ
それぞれ遅延しているパルス信号P_1、P_2・・・
・・・・・・P_(_N_−_1_)をそれぞれ出力す
る遅延装置と、 上記パルス信号P_0、P_1、P_2・・・・・・・
・・P_(_N_−_1_)をそれぞれ入力し且つ上記
サンプリング信号をともに入力し、上記パルス信号P_
0、P_1、P_2・・・・・・・・・P_(_N_−
_1_)のパルス数を上記サンプリング信号の順次の周
期毎にそれぞれ順次計数し、それらの順次の計数出力C
N_0、CN_1、CN_2・・・・・・・・・CN_
(_N_−_1_)をそれぞれ順次出力する複数N個の
計数回路C_0、C_1、C_2・・・・・・・・・C
_(_N_−_1_)と、上記計数出力CN_0、CN
_1、CN_2・・・・・・・・・CN_(_N_−_
1_)をそれぞれ入力し、それらの値にそれぞれ係数α
_0、α_1、α_2・・・・・・・・・α_(_N_
−_1_)(ただし、α_0、α_1、α_2・・・・
・・・・・α_(_N_−_1_)は正の整数)が乗じ
られた値を有する計数出力CN′_0、CN′_1、C
N′_2・・・・・・・・・CN′_(_N_−_1_
)をそれぞれ出力する複数N個の係数回路H_0、H_
1、H_2・・・・・・・・・H_(_N_−_1_)
と、上記計数出力CN_0、CN′_1、CN′_2・
・・・・・・・・CN′_(_N_−_1_)を入力し
、それらの値の加算された値を有する加算出力を上記ア
ナログ信号のデジタル変換されたデジタル信号として出
力する加算回路とを有することを特徴とするAD変換回
路。 5、特許請求の範囲第1項〜第4項記載のAD変換回路
において、 上記デジタル信号を入力し、それから、そ れに含まれている量子化雑音の後記周波数f_S_2の
1/2以上の周波数成分を除去し、その量子化雑音の上
記周波数f_S_2の1/2以上の周波数成分を除去さ
れたデジタル信号の、上記アナログ信号の帯域幅の2倍
以上の周波数を有するが、上記サンプリング信号の周波
数f_S_1よりも低い周波数f_S_2を有するサン
プリング信号によってサンプリングされたデジタル信号
を、上記アナログ信号のデジタル変換されたデジタル信
号として出力するデシメーションフィルタとを有するこ
とを特徴とするAD変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63294340A JP2691174B2 (ja) | 1988-11-21 | 1988-11-21 | Ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63294340A JP2691174B2 (ja) | 1988-11-21 | 1988-11-21 | Ad変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02141029A true JPH02141029A (ja) | 1990-05-30 |
JP2691174B2 JP2691174B2 (ja) | 1997-12-17 |
Family
ID=17806436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63294340A Expired - Fee Related JP2691174B2 (ja) | 1988-11-21 | 1988-11-21 | Ad変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2691174B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0865288A (ja) * | 1994-08-23 | 1996-03-08 | Nec Corp | Pds伝送システムにおける遅延測定方式 |
WO2008041428A1 (fr) * | 2006-10-04 | 2008-04-10 | Nagasaki University, National University Corporation | Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande |
US9297842B2 (en) | 2008-01-15 | 2016-03-29 | Nagasaki University, National University Corporation | Frequency detection device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57155838U (ja) * | 1981-03-25 | 1982-09-30 | ||
JPS57169681A (en) * | 1981-04-13 | 1982-10-19 | Sony Corp | Detecting circuit for inversion intervals of signal |
-
1988
- 1988-11-21 JP JP63294340A patent/JP2691174B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US7999716B2 (en) | 2006-10-04 | 2011-08-16 | Nagasaki University, National University Corporation | Analog-digital conversion circuit, timing signal generating circuit, and control device |
US9297842B2 (en) | 2008-01-15 | 2016-03-29 | Nagasaki University, National University Corporation | Frequency detection device |
Also Published As
Publication number | Publication date |
---|---|
JP2691174B2 (ja) | 1997-12-17 |
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