KR20090108688A - 아날로그 디지털 변환 회로, 타이밍 신호 발생 회로 및 제어 장치 - Google Patents

아날로그 디지털 변환 회로, 타이밍 신호 발생 회로 및 제어 장치 Download PDF

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KR20090108688A
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Abstract

주파수가 높은 발진 펄스를 발생시키지 않고, 주파수가 낮은 발진 펄스로 당해 높은 주파수에서의 동작과 동등의 동작을 행할 수 있는 아날로그 디지털 변환 회로, 마찬가지로 상기 높은 주파수에 의거하여 타이밍 신호를 발생하는 타이밍 신호 발생 회로, 및 이들 회로를 이용한 제어 장치를 제공한다. 아날로그 디지털 변환 회로(1)는 주기 신호 출력 회로(11)가, N계열의 주기 신호를 순차적으로 [주기 신호의 1주기(T)의 대략 값] ÷ N(개)의 지연 시간 간격에서 생성함으로써, 샘플 주기 사이에, N개의 펄스 계수 장치 중 제1 내지 제j 펄스 계수 장치(카운터(12))에 계수값 X을, 나머지 펄스 계수 장치에 계수값 (X-1)을 각각 계수시키고, 디지털 신호 발생 회로는 N개의 펄스 계수 장치의 계수 상태로부터 샘플 주기로 A/D 변환할 때의 N배의 분해능으로, 아날로그 신호를 디지털 신호로 변환한다.

Description

아날로그 디지털 변환 회로, 타이밍 신호 발생 회로 및 제어 장치{Analog/digital conversion circuit, timing signal generation circuit and control device}
본 발명은 소정 개수의 주기 신호 출력 회로와 그것과 동수의 펄스 계수 장치에 의해 아날로그 디지털 변환에서의 비트 데이터를 생성하는 아날로그 디지털 변환 회로, 소정 개수의 주기 신호 출력 회로와 그것과 동수의 펄스 계수 장치에 의해 디지털 아날로그 변환에서의 타이밍 신호를 생성할 수 있는 타이밍 신호 발생 회로, 및 제어 대상의 아날로그 신호를 디지털 신호로 변환하고, 그것에 의거하여 제어하기 위한 디지털 신호를 생성하고, 그 디지털 신호에 의거하여 제어 대상의 아날로그 양을 제어하는 제어 장치에 관한 것이다.
전력 변환 장치의 디지털 제어에 있어서는, 아날로그 출력 전압 등을 A/D 변환하고, 그것을 디지털 신호 처리 회로에 의해 필터 처리 등을 행한 후, 타이밍 신호 발생 회로에 의해 타이밍 신호를 발생하여 그것에 의거하여 트랜지스터 등의 스위칭 소자의 온 오프 구동을 행하고 있다. 디지털 제어에 있어서는, A/D 변환할 때에, 분해능을 높게 함으로써 품질이 높은 제어를 행할 수 있다.
그러나, 높은 주파수의 발진 펄스를 발생할 수 있는 발진 장치는 가격이 높아진다. 예를 들어, 저렴한 25MHz 정도의 발진기를 이용하여, 그 발진기 출력을 채배하여 GHz 오더의 발진 주파수를 얻는 발진 장치에서는 회로가 커지게 되고, 일반적으로는 제조 비용이 증대한다는 문제가 있다.
또한, 아날로그 디지털 변환 회로 등의 발진기에 의해 동작하는 기기는, 일반적으로는 주파수가 높아질수록 소비 전력이 가속적으로 증대하기 때문에, 경제 효율이 나빠지거나, 방열 등의 대처가 필요로 되는 등의 문제도 있다.
본 발명의 목적은, 소정 개수의 주기 신호 출력 회로와 그것과 동수의 펄스 계수 장치에 의해 아날로그 디지털 변환에서의 비트 데이터를 생성하는 아날로그 디지털 변환 회로, 소정 개수의 주기 신호 출력 회로와 그것과 동수의 펄스 계수 장치에 의해 디지털 아날로그 변환에서의 타이밍 신호를 생성할 수 있는 타이밍 신호 발생 회로, 및 제어 대상의 아날로그 신호를 디지털 신호로 변환하고, 그것에 의거하여 제어하기 위한 디지털 신호를 생성하고, 이 디지털 신호에 의거하여 제어 대상의 아날로그 양을 제어하는 제어 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은 높은 발진 펄스를 생성시키지 않고, 낮은 발진 펄스로 당해 높은 발진 펄스에서의 동작과 동등한 동작을 행하는 것이 가능한 아날로그 디지털 변환 회로, 타이밍 신호 발생 회로, 이들을 이용한 제어 장치를 제공하는 것에 있다.
본 발명에서는, 소정 개수의 주기 신호 출력 회로와 이것과 동수의 펄스 계수 장치에 의해 아날로그 디지털 변환에서의 비트 데이터를 생성하는 아날로그 디지털 변환 회로, 소정 개수의 주기 신호 출력 회로와 이것과 동수의 펄스 계수 장치에 의해 디지털 아날로그 변환에서의 타이밍 신호를 생성할 수 있는 타이밍 신호 발생 회로, 및 제어 대상의 아날로그 신호를 디지털 신호로 변환하고, 이것에 의거하여 제어를 위한 디지털 신호를 생성하고, 이 디지털 신호에 의거하여 제어 대상의 아날로그 양을 제어하는 제어 장치를 제공할 수 있다.
본 발명에서는, 높은 발진 펄스의 펄스를 발생시키지 않고, 낮은 발진 펄스를 이용하여 당해 높은 발진 펄스의 동작과 동등의 동작을 행할 수 있으므로, 동등 성능의 종래의 아날로그 디지털 변환 회로, 타이밍 신호 발생 회로, 제어 장치에 비해 제조 비용의 저감, 소비 전력의 저감 등이 가능하게 된다.
즉, 본 발명의 아날로그 디지털 변환 회로 및 타이밍 신호 발생 회로에서는, 낮은 주파수의 발진 펄스를 이용하여 그 수 배 내지 수십 배의 발진 펄스에서의 동작과 동등의 고속 동작이 가능하게 된다.
또한, 본 발명의 제어 장치에서는, 이들을 조합하여 제어 장치를 구성함으로써 낮은 비용 및 고성능의 제어 시스템을 구축할 수 있다.
[도 1] 본 발명의 아날로그 디지털 변환 회로의 제1 실시예를 나타내는 설명도.
[도 2] 본 발명의 아날로그 디지털 변환 회로의 제2 실시예를 나타내는 설명도.
[도 3] 본 발명의 아날로그 디지털 변환 회로의 제3 실시예를 나타내는 설명도.
[도 4] 도 3의 주기 신호 출력 회로가 생성하는 신호의 타이밍도.
[도 5] 도 3의 전력 제어 발진기의 동작의 설명도.
[도 6] 본 발명의 아날로그 디지털 변환 회로의 제4 실시예를 나타내는 설명도.
[도 7] 본 발명의 아날로그 디지털 변환 회로의 제5 실시예를 나타내는 설명도.
[도 8] 지연 회로를, 지연 시간 T/N의 지연 소자에 의해 구성한 주기 신호 출력 회로를 나타내는 도면.
[도 9] 본 발명의 타이밍 신호 발생 회로의 제1 실시예를 나타내는 설명도.
[도 10] 본 발명의 타이밍 신호 발생 회로의 동작을 나타내는 파형도.
[도 11] 본 발명의 타이밍 신호 발생 회로의 제2 실시예를 나타내는 설명도.
[도 12] 본 발명의 타이밍 신호 발생 회로의 제3 실시예를 나타내는 설명도.
[도 13] 도 12의 주기 신호 출력 회로의 출력 신호를 나타내는 타이밍 도.
[도 14] 도 12의 전압 제어 발진기의 동작의 설명도.
[도 15] 본 발명의 타이밍 신호 발생 회로의 제4 실시예를 나타내는 설명도.
[도 16] 본 발명의 제어 장치의 제1 실시예를 나타내는 설명도.
[도 17] 본 발명의 제어 장치의 제2 실시예를 나타내는 설명도.
[도 18] 본 발명의 제어 장치의 제3 실시예를 나타내는 설명도.
[도 19] 반복 신호 발생 회로가 복수의 위상을 발생하는 타이밍 신호 발생 회로를 나타내는 도면.
[도 20] 도 19의 타이밍 신호 발생 회로를 구체적으로 나타내는 회로.
[도 21] 타이밍 신호 발생 회로의 다른 구성예를 나타내는 도면.
[도 22] 도 21에 타이밍 신호 발생 회로의 구체예를 나타내는 회로.
[도 23] 도 19에 나타낸 회로의 변형예를 나타내는 설명도.
[도 24] 도 19에 나타낸 회로와 도 21에 나타낸 회로의 합성 회로를 나타내는 성명도.
[도 25] 도 19, 도 20에 나타낸 회로의 다른 변형예를 나타내는 설명도.
[도 26] 도 21에 나타낸 회로의 변형예를 나타내는 설명도.
[도 27] 반복 신호 생성 회로가, 다른 복수 위상의 신호를 생성하는 타이밍 신호 발생 회로의 일례를 나타내는 도면.
[도 28] 도 27의 타이밍 신호 발생 회로를 구체적으로 나타내는 회로.
[도 29] 반복 신호 발생 회로가, 다른 복수의 위상 신호를 발생하는 타이밍 신호 발생 회로의 다른 예를 나타내는 도면.
[도 30] 도 29의 타이밍 신호 발생 회로(7)를 구체적으로 나타내는 회로.
[도 31] 반복 신호 발생 회로가, 다른 복수 위상 신호를 발생하는 타이밍 신호 발생 회로의 또 다른 예를 나타내는 도면.
[도 32] 도 31의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로.
[도 33] 도 31의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로의 다른 예를 나타내는 도면.
[도 34] (A), (B)는 타이밍 신호 발생 회로의 동작 파형 예를 나타내는 도면.
[도 35] 타이밍 신호 발생 회로를 펄스 생성 회로에 응용한 예를 나타내는 회로도.
[도 36] 지연 소자 또는 지연 회로가 직접 접속된 위상 시프트 회로의 다른 예를 나타내는 도면.
[도 37] 도 27에 나타낸 회로의 변형예를 나타내는 설명도.
[도 38] 도 27에 나타낸 회로의 다른 변형예를 나타내는 설명도.
[도 39] 반복 신호 발생 회로가 복수의 위상 신호를 발생하는 타이밍 신호 발생 회로의 구성예를 나타내는 도면.
[도 40] 반복 신호 발생 회로가 복수의 위상 신호를 발생하는 타이밍 신호 발생 회로의 다른 구성예를 나타내는 도면.
[도 41] 도 39의 타이밍 신호 발생 회로의 구체적인 회로도.
[도 42] 도 39의 타이밍 신호 발생 회로의 다른 구체적인 회로도.
[도 43] 도 39의 타이밍 신호 발생 회로의 또 다른 구체적인 회로도.
[도 44] 도 39의 타이밍 신호 발생 회로의 또 다른 구체적인 회로도.
[도 45] 도 40의 타이밍 신호 발생 회로의 구체적인 회로도.
[도 46] 지연 회로의 구체예를 나타내는 도면.
[도 47] 지연 회로의 다른 구체예를 나타내는 도면.
[도 48] 도 46의 회로를 응용한 위상 시프트 회로의 예를 나타내는 도면.
[도 49] 타이밍 신호 발생 회로에 의해 출력되는 신호의 지연 시간과, 위상 시프트 회로를 구성하는 스위치 군의 온 오프 상태와의 관계를 나타내는 도면.
[도 50] 본 발명의 타이밍 신호 발생 회로의 예를 나타내는 설명도.
[도 51] 도 50의 타이밍 신호 발생 회로의 동작 예를 나타내는 타이밍도.
[도 52] 도 50의 타이밍 신호 발생 회로의 동작의 다른 예를 나타내는 타이밍도.
[도 53] 본 발명의 타이밍 신호 발생 회로의 다른 예를 나타내는 설명도.
[도 54] 도 53에서 사용되는 주기 신호 발생 회로의 구체예를 나타내는 도면으로, (A)는 발진 회로의 일부를 나타내고 있으며 저항에 직렬로 바이폴라 트랜지스터가 접속되어 있는 예를 나타내는 도면이고, (B)는 주기 신호 발생 회로가 트랜지스터와 이 트랜지스터의 주전류(主電流) 경로에 설치된 저항과의 직렬 접속 회로의 조(組)를 병렬 접속하여 구성한 예를 나타내는 도면.
[도 55] 도 53의 타이밍 신호 발생 회로에 있어서, 기억 장치군(群)의 전단에 위상 시프트 회로군을 설치한 변형예를 나타내는 도면.
[도 56] 도 53의 타이밍 신호 발생 회로에 있어서, 기억 장치군의 후단에 위상 시프트 회로군을 설치한 변형예를 나타내는 도면.
[도 57] 위상 시프트 회로의 일례를 나타내는 도면.
[도 58] 본 발명의 타이밍 신호 발생 회로의 다른 예를 나타내는 설명도.
[도 59] 주기 신호 발생 회로를 단일의 발진 회로로 구성한 예를 나타내는 도면.
[도 60] (A)는 높은 주파수에서 “27”을 카운트하는 통상의 계수를 나타내는 파형도, (B)와 (C)는 1개의 계수 회로에 의해 다른 주파수의 신호를 계수하는 경우의 파형도.
[도 61] (A)와 (B)는 2개의 계수 회로에 의해 다른 주파수의 신호를 계수하는 경우의 파형도.
[도 62] 낮은 주파수의 신호의 온 시간의 시비율(時比率)을 짧게 함으로써, 소비 전력을 저감하는 경우의 설명도.
[도 63] 타이밍 신호 발생 회로의 다른 예를 나타내는 설명도.
[도 64] 본 발명의 타이밍 신호 발생 회로의 또 다른 예를 나타내는 설명도.
[도 65] 도 59의 타이밍 신호 발생 회로에 위상 시프트 회로를 설치한 예를 나타내는 도면.
[도 66] 본 발명에서 사용되는 펄스 발생 회로를 나타내는 도면으로, (A)는 기본 구성을 나타내는 도면, (B)는 적분 회로가 복수의 요소를 포함하는 경우를 나타내는 도면.
[도 67] (A)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성한 예를 나타내는 도면, (B)는 기준 신호 출력 회로를 3개의 기준 신호 출력 회로 요소에 의해 구성한 예를 나타내는 도면.
[도 68] (A)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성하고, 또한 기준 신호 출력 회로를 3개의 기준 신호 출력 회로 요소에 의해 구성한 예(선택 회로가 1개)를 나타내는 도면이며, (B)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성하고, 또한 기준 신호 출력 회로를 3개의 기준 신호 출력 회로 요소에 의해 구성한 예(선택 회로가 2개)를 나타내는 도면.
[도 69] 적분 회로가 복수의 적분 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 예를 나타내는 설명도.
[도 70] 도 69의 회로에서 파형 합성 회로가 비교 회로의 출력을 입력하여 파형 합성을 행하는 예를 나타내는 도면.
[도 71] 적분 회로가 복수의 적분 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 예를 나타내는 설명도.
[도 72] 도 71의 회로에 있어서, 파형 합성 회로가, 펄스 신호를 입력시키지 않고, 비교 회로 요소의 출력을 입력하여, 파형 합성을 행하는 예를 나타내는 도면.
[도 73] 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 예를 나타내는 설명도.
[도 74] 도 73의 회로에서 파형 합성 회로가 비교 회로의 출력을 입력하여 파형 합성을 행하는 예를 나타내는 도면.
[도 75] 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 복수 구비되고, 파형 합성 회로가 공용되는 펄스 발생 회로의 예를 나타내는 도면.
[도 76] 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 복수 구비되고, 파형 합성 회로가 공용되는 펄스 발생 회로의 다른 예를 나타내는 도면.
[도 77] 본 발명에서 사용되는 펄스 발생 회로를 나타내는 구체적인 예를 나타내는 도면.
[도 78] 펄스 발생 회로의 동작 파형의 일례를 나타내는 도면으로, (A)는 파형 합성 회로가 AND 회로인 경우, (B)는 파형 합성 회로가 OR 회로인 경우 를 나타내는 도면.
[도 79] 펄스 발생 회로의 동작 파형의 다른 예를 나타내는 도면으로, (A)는 파형 합성 회로가 AND 회로인 경우, (B)는 파형 합성 회로가 OR 회로인 경우를 나타내는 도면.
[도 80] 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 직렬로 복수 구비된 펄스 발생 회로의 일례를 나타내는 설명도.
[도 81] 도 80의 펄스 발생 회로에서 기준 신호 출력 회로가 공용된 예를 나타내는 설명도.
[도 82] 도 80의 펄스 발생 회로의 구체예를 나타내는 도면.
[도 83] 도 82의 펄스 발생 회로의 동작 파형의 일례를 나타내는 도면.
[도 84] (A)는 도 66 또는 도 67의 펄스 발생 회로의 전단에 계수 회로를 더 구비한 펄스 발생 회로의 설명도, (B)는 (A)의 펄스 발생 회로의 동작을 설명하는 타이밍도.
부호의 설명
1: 아날로그 디지털 변환 회로
2: 타이밍 신호 발생 회로
3: 디지털 신호 처리 회로
4: 제어 장치
5: 제어 대상
7: 타이밍 신호 발생 회로
8: 타이밍 신호 발생 회로
9: 펄스 발생 회로
11: 주기 신호 출력 회로
12: 카운터
13: 디지털 신호 발생 회로
21: 주기 신호 출력 회로
22: 비교 카운터
23: 신호 생성 회로
24: 분배 회로
51: 온 오프 신호 생성 회로
61: 전원
62: 부하
71: 반복 신호 발생 회로
72, 721, 722, 51: 위상 시프트 회로
73, 52: 위상 시프트 컨트롤러
74, 741, 742, 74(1), 74(2), …, 74(M): 계수 회로
75, 751, 752: 선택 회로
76: 선택 컨트롤러
79: 파형 조정 회로
80: 위상 시프트 회로군
81: 주기 신호 발생 회로
82: 계수 회로군
83: 설정 회로
84: 신호 선택 회로
85: 신호 선택 컨트롤러
86: 주파수 컨트롤러
87: 발진 회로
88: 선택 스위치(멀티플렉서)
89: 기억 장치군
91: 적분 회로
92: 기준 신호 출력 회로
93: 비교 회로
94: 파형 합성 회로
711: 발진 회로군
712: 위상 시프트 회로
713: 시프트 컨트롤러
810: 위상 시프트 컨트롤러
811: 제1 주파수 신호 발생 회로
812: 제2 주파수 신호 발생 회로
813: 제3 주파수 신호 발생 회로
814: 제4 주파수 신호 발생 회로
821: 제1 계수 회로
822: 제2 계수 회로
823: 제3 계수 회로
824: 제4 계수 회로
801: 제1 위상 시프트 회로
802: 제2 위상 시프트 회로
803: 제3 위상 시프트 회로
804: 제4 위상 시프트 회로
820: 계수 회로
921: D/A 변환기
922: 저역 필터
dlyk: 지연 회로(k=1, 2, …, Q)
ES: 외부 신호
frq1, frq2, frq3, frq4: 주파수
f1, f2, f3, f4, …, fM: 주파수
FRQ4: 제4 주기 신호
FRQ3: 제3 주기 신호
FRQ2: 제2 주기 신호
FRQ1: 제1 주기 신호
IB: 제어 전류는 베이스 전류
N1, N2, N3, N4: 타이밍 값
PLS: 반복 신호
PLSPS
Phasek: 위상 시프트 신호(k=1, 2, …, M)
PGk: 제k 발진 회로(k=1, 2, …, M)
PLSk: 제k 펄스(k=1, 2, …, M)
q1, q2, …, qM -1: 신호 개수
rg2, rg1, rg3: 레지스터
req: 가변 저항
R1: 저항
SAk: 바이패스 스위치군(k=1, 2, …, Q)
SBk: 출력 스위치(k=1, 2, …, Q)
SCk: 단락 방지 스위치(k=1, 2, …, Q)
SW: 스위치
TS, TS1, TS2: 타이밍 신호
TS: 타이밍 신호
Tr: 바이폴라 트랜지스터
도 1은 본 발명의 아날로그 디지털 변환 회로의 제1 실시예를 나타내는 설명도이다. 도 1에서, 아날로그 디지털 변환 회로(1)는 주기 신호 출력 회로(11), 카운터(12), 및 디지털 신호 발생 회로(13)을 구비하고 있다.
주기 신호 출력 회로(11)는, 시간 변화하는 아날로그 신호(AIN)를 입력하고, 이 아날로그 신호(AIN)를 그 크기에 대응하는 주파수(fS)의 N계열의 주기 신호(P1 ~ PN)로 치환하여 출력한다.
카운터(12)는, N계열의 주기 신호(P1 ~ PN)의 펄스 수를 각각 계수하는 N개의 카운터(CNTR1 ~ CNTRN)로 이루어진다. 디지털 신호 발생 회로(13)는, N계열의 주기 신호(P1 ~ PN)를 입력하고 이들의 주기 신호(P1 ~ PN)로부터, 아날로그 신호(AIN)의 크기에 대응하는 디지털 신호(DOUT)를 샘플 주기(TSMPL)마다 생성한다.
본 발명에서, 주기 신호 출력 회로(11)는, N계열의 주기 신호(P1 ~ PN) 를, 순차적으로, [주기 신호(P1 ~ PN)의 1주기(T)의 대략 값] ÷ N(개)의 지연 신호 간격으로 생성한다. 예를 들면, P2는 P1보다 (T/N) 지연된 신호이며, P3는 P2보다 (T/N) 더 지연된 신호이다.
이에 의해, 샘플 주기(TSMPL) 사이에, N개의 카운터(12) 중 제1 ~ 제j 카운터(CNTR1 ~ CNTRj)를 계수값 X을, 나머지 카운터가 계수값 (X-1)을 각각 카운트하게 된다. 다만, j=N의 경우는 “나머지 카운터”는 존재하지 않는다. 즉, 모든 카운터(CNTR1 ~ CNTRN)의 계수값은 X이다.
카운터(CNTR1 ~ CNTRN)의 정밀도가 a 비트인 경우에는, 주기 신호 출력 회로(11)의 출력 신호의 정밀도(분해능)는 2aN으로 된다. 즉, 디지털 신호 발생 회로(13)는, N개의 카운터(12; 카운터(CNTR1 ~ CNTRN))의 계수 상태로부터, 샘플 주기(TSMPL)에서 A/D 변환할 때의 N배의 정밀도로, 아날로그 신호(AIN)를 디지털 신호(디지털 수값; DOUT)로 변환한다.
예를 들면, CNTR1 ~ CNTRj의 계수값이 X이고, CNTRj +1 ~ CNTRN의 계수값이 (X-1)일 때에, 계수값은 (X-1)+(j/N)으로 된다.
도 2는 본 발명의 아날로그 디지털 변환 회로의 제2 실시예를 나타낸 바와 같이, 주기 신호 출력 회로(11)는, N개의 전압 주파수 변환 회로(VF1 ~ VFN)로 구성할 수 있다. 도 2에서는, VF1이 P1, P2, …, PN의 동작 개시 타이밍 신호를 생성하고 있지만(도 2의 점선 참조), 다음에 설명하는 제3 실시예에 나타내는 바와 같이 동작 개시 타이밍 신호를 컨트롤러가 생성하도록 할 수도 있다.
도 3은 본 발명의 아날로그 디지털 변환 회로의 제3 실시예를 나타내는 설명도이다. 도 3에서, 아날로그 디지털 변환 회로(1)는, 주기 신호 출력 회로(11), 카운터(12), 디지털 신호 발생 회로(13), 및 컨트롤러(14)를 구비하고 있다. 도 3에서는, 카운터(12)가 CNTR1 ~ CNTR8에 의해 구성되어 있다. 본 실시예에서는 카운터(CNTR1 ~ CNTR8)의 분해능은 5 비트이며, 카운터(12)가 8(23)개의 카운터(CNTR1 ~ CNTR8)에 의해 구성되기 때문에, 아날로그 디지털 변환 회로(1)는 전체 8 비트의 분해능을 갖는다.
주기 신호 출력 회로(11)는, 시간 변화하는 아날로그 신호로서 전압(eO)을 입력하고 이 전압(eO)을 그 크기에 대응하는 주파수(fS)의 8계열의 주기 신호(P1 ~ P8)로 치환하여 출력한다. 구체적으로는, 주기 신호 출력 회로(11)는, 전압 제어 발진기(VCO1 ~ VCON)에 의해 구성된다. 컨트롤러(14)는, VCO1 ~ VCON의 동작 개시 타이밍 신호(SV1 ~ SV8) 및 아날로그 디지털 변환 회로(1)의 동작 주기 신호(R)를 생성한다.÷
도 4에 나타낸 바와 같이, 주기 신호 출력 회로(11)는, 8계열의 주기 신호(P1 ~ P8)를, 순차적으로, [주기 신호(P1 ~ P8)의 1주기(T)의 대략 값] ÷8(개)의 지연 시간 간격으로 생성한다. 본 실시예에서는, 도 4에 TOT로 나타내는 펄스열의 분해능과 동등의 분해능을 얻을 수 있다.
카운터(CNTR1 ~ CNTR8)는, 샘플 주기(TSMPL)마다 주기 신호(P1 ~ P8)를 입력하여 계수한다. 카운터(CNTR1 ~ CNTR8)는, 샘플 주기(TSMPL)의 주기가 만료한 경우에, 카운터(CNTR1 ~ CNTR3)의 계수값이 22이며, 나머지 카운터(CNTR4 ~ CNTR8)의 계수값이 21인 경우를 나타내고 있다.
디지털 신호 발생 회로(13)는, 샘플 주기(TSMPL)가 만료하였을 때의 카운터(CNTR1 ~ CNTRN)의 계수 상태로부터 샘플 주기(TSMPL)에서 A/D 변환할 때의 8배의 분해능으로 전압(eO)을 디지털 신호(DOUT)로 변환할 수 있다. 디지털 신호 발생 회로(13)는, 각 카운터(CNTR4 ~ CNTR8)의 값을 합계하여 디지털 수값을 출력할 수 있다. 상기의 예에서는, 카운터(CNTR1 ~ CNTR3)의 계수값이 22이며, 나머지의 카운터(CNTR4 ~ CNTR8)의 계수값이 21이므로, 출력 수값을 22·3 + 21·5 = 171로 할 수 있다. 또한, 풀카운트 값은, 전체가 8 비트이므로 256이다.
본 실시예에서는, VCO1 ~ VCO8은 CR 회로를 구비하고, VCO1 ~ VCO8이 발생하는 주기 신호(P1 ~ P8)는, 도 5에 나타낸 바와 같이, 입력 전압에 의해 C(커패 시터)의 충전을 개시하고, 충전 전압이 임계값에 도달했을 때에 당해 커패시터(C)의 충전을 종료하는 동시에 방전을 개시하고, 당해 충전 전압이 초기 전압으로 되돌아 가기까지를 일주기로 하고 있다.
도 5에 의해 도 3의 VCO1 ~ VCO8의 동작을 설명한다. VCO1은 컨트롤러(14)가 생성하는 동작 개시 타이밍 신호(SV1)에 의해 동작을 개시하고, 입력 전압이 임계값(VT)에 도달했을 때에 VCO1은 주기 신호(P1)을 생성한다.
한편, 컨트롤러(14)는, VCO1의 CR 회로의 C의 전압 상승시의 충전 전압(VT/4, 2VT/4, 3VT/4, VT) 및 전압 하강시의 충전 전압(3VT/4, 2VT/4, VT/4)의 타이밍을 검출한다. 그리고, 컨트롤러(14)는 충전 전압이 VT/4, 2VT/4, 3VT/4, VT, 3VT/4, 2VT/4, VT/4로 되는 타이밍에서 동작 개시 타이밍 신호(SV2, SV3, SV4, SV5, SV6, SV7, SV8)를 생성한다(도 5에서는 SV2, SV3만 도시). 이들의 동작 개시 타이밍 신호에 의해 VCO2 ~ VCO8이 구동하여 입력 전압이 각각의 임계값(VT)에 도달했을 때에 주기 신호(P2 ~ P8; 도 5에서는 P2, P3만 도시)를 생성한다. 또한, VCO2 ~ VCO8의 전압 상승은, 각각의 동작시의 입력 전압의 값에 의존한다. 도 5에서는, VCO2 ~ VCO8의 전압 상승의 기울기를 α1 ~ α3으로 나타내고 있다.
도 6은 본 발명의 아날로그 디지털 변환 회로의 제4 실시예를 나타내는 설명도이다. 도 6의 주기 신호 출력 회로(11)는 1개의 전압 제어 발진기(VCO), 복수의 지연 회로(DLY1 ~ DLY7)에 의해 구성되어 있다. VCO의 출력은 P1으로서 카운터(CNTR1)에 입력되는 한편, 지연 회로(DLY1)에 입력된다. 지연 회로(DLY1)는 VCO의 출력(P1)보다도 T/N 지연된 신호(P2)를 출력한다. 지연 회로(DLY2)는 지연 회로(DLY1)의 출력(P2)보다도 T/N 지연된 신호(P3)를 출력한다. 이하 마찬가지로, 지연 회로(DLYk; k=3, 4, …, 7)는 지연 회로(DLYk -1)의 출력(Pk)보다도 T/N 지연된 신호(Pk +1)를 출력한다.
도 7은 본 발명의 아날로그 디지털 변환 회로의 제5 실시예를 나타내는 설명도이다. 도 7의 주기 신호 출력 회로(11)는 1개의 전압 제어 발진기(VCO), 복수의 지연 회로(DLY1 ~ DLY7)에 의해 구성된다. VCO의 출력은 P1으로서 카운터(CNTR1)에 입력되는 한편, 지연 회로(DLY1, DLY2, …, DLY7)에 입력된다. 지연 회로(DLY1)는 입력 신호(VCO의 출력)보다도 (T/N) 지연시킨 신호(P2)로서 출력하고, 지연 회로(DLY2)는 입력 신호(VCO의 출력)를 2·(T/N) 지연시킨 신호(P3)를 출력한다. 이하 마찬가지로, 지연 회로(DLYk; k=3, 4, …, 7)는 입력 신호(VCO의 출력)를 k·(T/N) 지연시킨 신호(Pk +1)를 출력한다. 도 8은 지연 회로(DLY1, DLY2, …, DLY7)를 지연 시간(T/N)의 지연 소자에 의해 구성한 주기 신호 출력 회로(11)를 나타내는 도면이다. 도 8에 나타낸 바와 같이, DLY1은 1개의 지연 소자에 의해 구성 되어 T/N 지연된 신호(P1)을 생성하고, DLY2는 2개의 지연 소자에 의해 구성되어 2·(T/N) 지연된 신호(P2)를 생성한다. DLYk는 2개의 지연 소자에 의해 구성되어 k·(T/N) 지연된 신호(Pk)를 생성한다.
도 9는 본 발명의 타이밍 신호 발생 회로의 제1 실시예를 나타내는 설명도이다. 도 9에서, 타이밍 신호 발생 회로(2)는 주기 신호 출력 회로(21), 비교 카운터(22), 신호 발생 회로(23), 및 분배 회로(24)를 구비한다.
또한, 상기 아날로그 디지털 변환 회로에서는, 주기 신호로서 대문자 부호 “P”를 이용하였지만, 이하의 타이밍 신호 발생 회로에서는 주기 신호로서 소문자 부호 “p”를 이용한다. 그리고, 상기한 아날로그 디지털 변환 회로에서는, 카운터를 대문자 “CNTR”로, 주파수 변환 회로를 대문자 “VF”로, 주파수 변환 회로를 대문자 “VCO”로 표시하였지만, 이하의 타이밍 신호 발생 회로에서는 각각 소문자 “cntr”로, 주파수 변환 회로를 소문자 “vf”로, 주파수 변환 회로를 소문자 “vco”를 이용하여 표시한다.
주기 신호 출력 회로(21)는 주파수(fs)의 M계열의 주기 신호(p1 ~ pM) 및 타이밍 신호 발생 회로(2)의 비교 카운터(22)의 동작 주기 신호(r)를 출력한다.
비교 카운터(22)는 M개의 카운터(cntr1 ~ cntrM)로 이루어지며, cntr1 ~ cntrM는 M계열의 주기 신호(p1 ~ pM)를 입력하고 계수값이 세트된 값에 도달했을 때에 풀카운트 신호를 출력한다.
신호 생성 회로(23)은 M개의 카운터(cntr1 ~ cntrM)로부터 카운트 신호(fc1 ~ fcM)를 입력하고 이들의 풀카운트 신호(fc1 ~ fcM)로부터, 기준 주기(TREF)마다, 디지털 신호(D1N)의 크기에 대응하는 시간 간격의 타이밍 신호(TOUT)를 생성한다.
분배 회로(24)는 M개의 카운터에 계수값(Y, (Y-1))을 세트할 수 있다. 분배 회로(24)가 M개의 비교 카운터(22) 중 제1 ~ 제k 카운터(cntr1 ~ cntrk)에 계수값 Y를, 나머지 카운터에 계수값 (Y-1)을 각각 세트한 것으로 한다. 도 10에 나타낸 바와 같이, M계열의 주기 신호(p1 ~ pM)가, 순차적으로, [주기 신호(p1 ~ pM)의 1주기(T)의 개략적인 값] ÷ M(개)의 지연 시간 간격으로 입력된다. 신호 생성 회로(23)는 M개의 카운터(22; 카운터(cntr1 ~ cntrM))의 출력 상태로부터, 1개의 카운터에 의해 타이밍 신호를 발생할 때의 N배의 정밀도의 타이밍 신호(TOUT)를 발생한다. 즉, 신호 생성 회로(23)는 M개의 카운터(cntr1 ~ cntrM) 모두로부터의 풀카운트 신호(도 10에서는 상방 화살표로 도시)를 입력했을 때에 타이밍 신호(TOUT)를 발생하지만, 이때 도 10의 TOT로 나타낸 바와 같이, T의 N배의 정밀도의 펄스열의 분해능과 동등의 분해능을 얻을 수 있다.
도 11의 타이밍 신호 발생 회로의 제2 실시예에 나타낸 바와 같이, 주기 신호 출력 회로(21)는 N개의 전압 주파수 변환 회로(vf1 ~ vfN)로 구성될 수 있 다. 도 11에서는, vf1이 p1, p2, …, pN의 동작 개시 타이밍 신호를 생성하고 있지만(도 11의 점선 참조), 다음에 설명하는 제3 실시예에 나타내는 바와 같이 동작 개시 타이밍 신호를 컨트롤러가 생성하도록 할 수도 있다.
도 12는 본 발명의 타이밍 신호 발생 회로의 제3 실시예를 나타내는 설명도이다. 도 12에서, 타이밍 신호 발생 회로(2)는 주기 신호 출력 회로(21), 비교 카운터(22), 신호 생성 회로(23), 분배 회로(24), 및 컨트롤러(25)를 구비한다.
도 12에서, 카운터(22)는 cntr1 ~cntr8에 의해 구성된다. 본 실시예에서는 카운터(cntr1 ~cntr8)의 분해능은 5 비트이며, 카운터(22)가 8(23)개의 카운터(cntr1 ~cntr8)에 의해 구성되므로, 아날로그 디지털 변환 회로(1)는 전체 8 비트의 분해능을 갖는다.
주기 신호 출력 회로(21)는 시간 변화하는 아날로그 신호로서 기준 전압(eref)을 입력하고 이 전압(eref)을 그 크기에 대응하는 주파수(fs)의 8계열의 주기 신호(p1 ~ p8)로 치환하여 출력한다. 구체적으로는, 주기 신호 출력 회로(21)는 전압 제어 발진기(vco1 ~ vco8)에 의해 구성된다. 컨트롤러(25)는 vco1 ~ vco8의 동작 개시 타이밍 신호(s1 ~ s8) 및 타이밍 신호 발생 회로(2)의 동작 주기 신호(r)를 생성한다.
도 13에 나타낸 바와 같이, 주기 신호 출력 회로(21)는 8계열의 주기 신호(p1 ~ p8)를, 순차적으로, [주기 신호(p1 ~ p8)의 1주기(T)의 대략 값] ÷ 8(개)의 지연 시간 간격으로 생성한다.
8개의 카운터(22; 카운터(cntr1 ~cntr8))는 기준 주기(TREF)마다 주기 신호(p1 ~ p8)를 입력하여 계수한다. 카운터(cntr1 ~cntr8)는 기준 주기(TREF)의 기간이 만료한 경우에, 8개의 카운터(12) 중 cntr1 ~ cntr6의 계수값이 22이며, 나머지 카운터 cntr7, cntr8의 계수값이 21인 경우를 나타낸다.
카운터(cntr1 ~cntr8)는 계수값이 세트한 값에 도달했을 때에 풀카운트 신호를 출력한다. 신호 생성 회로(23)은 모든 cntr1 ~cntr8로부터 풀카운트 신호를 입력하면 타이밍 신호를 출력한다. 상기의 예에서는, cntr1 ~ cntr6에 세트된 값이 22이며, 나머지 카운터(cntr7, cntr8)에 세트된 값이 21이므로, 신호 생성 회로(23)은 22·6 + 21·2 = 174의 수값에 대응하는 타이밍 신호(예를 들면, 듀티)를 출력할 수 있다.
본 실시예에서, vco1 ~ vco8은 CR 회로를 구비하고, vco1 ~ vco8이 발생하는 주기 신호(p1 ~ p8)는, 도 14에 나타낸 바와 같이, 입력 전압에 의해 C(커패시터)의 충전을 개시하고, 충전 전압이 임계값에 도달했을 때에 당해 커패시터(C)의 충전을 종료하는 동시에 방전을 개시하고, 당해 충전 전압이 초기 전압으로 되돌아 가기까지를 일주기로 한다.
도 14에 의해 도 12의 vco1 ~ vco8의 동작을 설명한다. Vco1은 컨트롤러(25)가 생성하는 동작 개시 타이밍 신호(s1)에 의해 동작을 개시하고, 입력 전압이 임계값(VT)에 도달했을 때에 vco1은 주기 신호(p1)를 생성한다.
한편, 컨트롤러(25)는, vco1의 CR 회로의 C의 전압 상승시의 충전 전압(VT/4, 2VT/4, 3VT/4, VT) 및 전압 하강시의 충전 전압(3VT/4, 2VT/4, VT/4)의 타이밍을 검출한다. 그리고, 컨트롤러(25)는 충전 전압이 VT/4, 2VT/4, 3VT/4, VT, 3VT/4, 2VT/4, VT/4로 되는 타이밍에서 동작 개시 타이밍 신호(s2, s3, s4, s5, s6, s7, s8)를 생성한다(도 14에서는 V2, s3만 도시). 이들의 동작 개시 타이밍 신호에 의해 vco2 ~ vco8이 구동하여 입력 전압이 각각의 임계값(VT)에 도달했을 때에 주기 신호(p2 ~ p8; 도 5에서는 p2, p3만 도시)를 생성한다. 또한, vco2 ~ vco8의 전압 상승은, 각각의 동작시의 입력 전압의 값에 의존한다. 도 14에서는, vco1 ~ vco3의 전압 상승의 기울기를 β1 ~ β3으로 나타낸다.
도 15는 본 발명의 타이밍 신호 발생 회로(2)의 제4 실시예를 나타내는 설명도이다. 도 15의 주기 신호 출력 회로(21)는 1개의 전압 제어 발진기(vco), 복수의 지연 회로(dly1 ~ dly7)에 의해 구성된다. 전압 제어 발진기(vco)의 출력은 순차적으로 dly1 ~ dly7에 의해 지연되어 주기 신호(p2 ~ p8)가 생성된다.
도 16은 본 발명의 제어 장치의 제1 실시예를 나타내는 설명도이다. 도 16에서, 제어 장치(4)는 상술한 아날로그 디지털 변환 회로(1), 상술한 타이밍 신호 발생 회로(2), 및 디지털 신호 처리 회로(3)로 이루어진다.
아날로그 디지털 변환 회로(1)는 제어 대상(5)으로부터의 아날로그 신호(AIN)를 입력하고, 이것을 디지털화한다. 디지털 신호 처리 회로(3)는 디지털화한 신호에 디지털 필터, 또는 P제어, I제어, D제어 또는 이들을 조합시킨 처리를 실시하여, 디지털 타이밍 값(QTMNG)을 생성한다.
타이밍 신호 발생 회로(2)는 디지털 타이밍 값(QTMNG)에 의거하여 제어용 타이밍 신호(TMNG)를 발생한다.
도 17은 본 발명의 제어 장치의 제2 실시예를 나타내는 설명도이다. 도 17에서, 아날로그 디지털 변환 회로(1)에서 사용하는 주기 신호 출력 회로(11), 상기 타이밍 신호 발생 회로(2)에서 사용하는 주기 신호 출력 회로(21)가 공용된다.
도 18은 본 발명의 제어 장치의 제3 실시예를 나타내는 설명도이다. 도 18에서, 제어 대상(5)은 스위치 소자(SW)를 포함하는 전력 변환 회로이며, 입력측에 전원(61)이 접속되고, 출력측에 부하(62)가 접속된다. 아날로그 디지털 변환 회로(1)는 온 오프 생성 회로(51)를 포함하고, 전력 변환 회로의 출력 전압을 입력으로 한다. 타이밍 신호 발생 회로(2)는 전력 변환 회로(5)의 스위치 소자(SW)에 온 오프의 타이밍 신호(TMNG)를 출력할 수 있다.
본 발명의 타이밍 신호 발생 회로는 (1) 내지 (12)의 구성으로 대체될 수 있다.
(1) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
위상 시프트 회로, 위상 시프트 컨트롤러, 및 계수 회로를 구비하고,
(A) 반복 신호를 입력하는 상기 위상 시프트 회로는 반복 신호에 의거하여, 위상이 소정 양(시프트 제로를 포함) 시프트한 신호를 출력하고,
(B) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제1 내지 제M 신호 중 어느 위상 신호(제1 신호는 시프트 양이 제로, 제M 신호는 시프트 양이 최대)를 출력할지를 제어하고,
(C) 상기 계수 회로는 상기 위상 시프트 회로의 출력 신호를 소정 수 계수하고, 계수값이 설정된 값에 도달했을 때에 계수 종료 신호를 발생함으로써,
상기 계수 회로는 상기 반복 신호의 타이밍, 상기 위상 시프트 회로에 의한 시프트한 타이밍과의 합성 타이밍 신호를 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(2) 처리 대상 신호에 대한 소정 타이밍을 발생하는 신호로서,
계수 회로, 위상 시프트 회로, 및 상기 시프트 컨트롤러를 구비하고
(A) 반복 신호를 입력하는 계수 회로는 반복 신호를 소정 수 계수하고, 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 발생하고,
(B) 상기 위상 시프트 회로는 상기 계수 회로의 출력 신호로부터 위상이 소정 양(시프트량 제로를 포함) 시프트한 신호를 출력하고,
(C) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제1 내지 제M 신호 중 어느 위상 신호(제1 신호는 시프트량 제로, 제M 신호는 시프트량 최대)를 출력할지를 제어함으로써,
상기 위상 시프트 회로는 상기 반복 신호의 타이밍과, 상기 위상 시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍 신호를 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(3) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발생 회로, 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로, 상기 위상 시프트 회로로보터의 복수의 신호 중 1개를 상기 타이밍 값의 하위 자리 값에 대응하여 선택하는 선택 회로, 및 상기 타이밍 값의 상위 자리에 대응하는 값이 세트되는 계수 회로를 구비하고,
(A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 의거하여 위상이 소정 양 시프트한 복수의 신호를 출력하고,
(B) 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 신호 중 1개를 상기 타이밍 값의 하위 자리의 값에 대응하여 선택하여 출력하고, 상기 계수 회로는 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 상기 하위 자리에 대응하는 값과 상기 상위 자리에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(4) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발행 회로, 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로, 상기 타이밍 값의 상위 자리에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로, 및 상기 계수 회로의 복수의 계수 요소로부터의 신호 중 1개를 상기 타이밍 값의 하위 자리의 값에 대응하여 선택하는 선택 회로를 구비하고,
(A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 의거하여 소정 양 시프트한 복수의 신호를 출력하고,
(B) 상기 계수 회로의 각 계수 요소는 상기 위상 시프트 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 출력하고, 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중 1개를 상기 하위 자리에 대응하는 값에 따라서 선택하여 당해 선택 신호를 상기 하위 자리에 대응하는 값과 상기 상위 자리에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(5) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발생 회로, 상기 타이밍 값의 상위 자리에 대응하는 값이 세트되는 계수 회로, 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로, 상기 위상 시프트 회로로부터의 복수의 신호 중 1개를 상기 타이밍 값의 하위 자리의 값에 대응하여 선택하는 선택 회로, 및 선택 회로 컨트롤러를 구비하고,
(A) 상기 계수 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 출력하고,
(B) 상기 위상 시프트 회로는 상기 계수 회로의 계수 종료 신호를 입력하고, 이 신호에 의거하여 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하고, 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 출력 신호 중 1개를 하위 자리에 대응하는 값에 따라서 선택하여 당해 선택 신호를 상기 하위 자리에 대응하는 값과 상기 상위 자리에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(6) 상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하는 것을 특징으로 하는 (1) 내지 (5)의 어느 하나에 기재된 타이밍 신호 발생 회로.
(7) 상기 지연 소자 또는 지연 회로의 단자로부터, 순차적으로 위상 시프트한 신호를 출력하는 것을 특징으로 하는 (3) 내지 (5) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
(8) 상위 시프트 컨트롤러를 더 구비하고, 당해 위상 시프트 컨트롤러를 구성하는 지연 소자 또는 지연 회로 중, 사용되지 않는 지연 소자 또는 지연 회로의 동작을 정지하는 위상 시프트 컨트롤러를 더 구비하는 것을 특징으로 하는 (3) 내지 (5) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
(9) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로, 상기 타이밍 값의 상위 자리에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로, 및 상기 계수 회로로부터의 복수의 신호 중 1개를 상기 타이밍 값의 하위 자리의 값에 대응하여 선택하는 선택 회로를 구비하고,
(A) 상기 계수 회로의 복수의 계수 요소는 상기 반복 신호 발생 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 출력하고,
(B) 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중 1개를 하위 자리에 대응하는 값에 따라서 선택하여, 상기 하위 자리에 대응하는 값과 상기 상위 자리에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(10) 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로, 상기 반복 신호 발생 회로로부터의 복수의 신호 중 1개를 상기 타이밍 값의 하위 자리의 값에 대응하여 선택하는 선택 회로, 및 상기 타이밍 값의 상위 자리에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로를 구비하고,
(A) 상기 선택 회로는 상기 반복 신호 발생 회로로부터의 복수의 출력 신호 중 1개를 상기 하위 자리에 대응하는 값에 따라서 선택하여 출력하고,
(B) 상기 계수 회로는 상기 선택 회로의 출력을 입력하여 계수하고, 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를, 상기 하위 자리에 대응하는 값과 상기 상위 자리에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(11) 상기 반복 신호 발생 회로는 1개의 반복 신호 발생원과 위상 시프트 회로를 구비하고,
상기 위상 시프트 회로는 상기 반복 신호 발생원의 출력을 입력하고, 반복 신호에 의거하여, 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 (9) 또는 (10)에 기재된 타이밍 신호 발생 회로.
(12) 상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하고, 상기 지연 소자 또는 지연 회로의 단자로부터, 상기 위상이 소정 양 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 (11)에 기재된 타이밍 발생 회로.
상기 타이밍 신호 발생 회로에서는, (13) 내지 (17)의 지연 회로를 사용할 수 있다.
(13) (1) 내지 (12)에서의 위상 시프트 회로에 사용되는 지연 회로로서,
(a) 적어도 2개의 지연 시간이 다른 Q개의 지연 회로로 이루어지는 직렬 접속 지연 회로군,
(b) 상기 각 지연 회로의 양 단자 사이에 각각 접속된 Q개의 바이패스 스위치로 이루어지는 바이패스 스위치군, 및
(c) 상기 각 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 Q개의 스위치로 이루어지는 출력 스위치군으로 이루어지는 것을 특징으로 하는 지연 회로.
(14) (1) 내지 (12)에서의 위상 시프트 회로에 사용되는 지연 회로로서,
(a)
(Y-1)개의 지연 시간 T·Y0의 제1 지연 회로,
(Y-1)개의 지연 시간 T·Y1의 제2 지연 회로,
…
(Y-1)개의 지연 시간 T·YP -1의 제P 지연 회로로 이루어지는 직렬 접속 지연 회로군,
(b)
상기 각 제1 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제1 바이패스 스위치,
상기 각 제2 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제2 바이패스 스위치,
…
상기 각 제P 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제P 바이패스 스위치로 이루어지는 바이패스 스위치군, 및
(c)
상기 각 제1 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제1 출력 스위치,
상기 각 제2 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제2 출력 스위치,
…
상기 각 제P 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제P 출력 스위치로 이루어지는 출력 스위치군으로 이루어지는 것을 특징으로 하는 지연 회로.
(15) Y=2인 것을 특징으로 하는 (14)에 기재된 지연 회로.
(16) 상기 각 지연 회로에는 각 지연 회로의 바이패스 스위치에 동기하여 온 오프하는 단락 방지 스위치가 직렬로 접속되어 있는 것을 특징으로 하는 (13) 내지 (15) 중 어느 하나에 기재된 지연 회로.
(17) 상기 지연 회로는 반도체 집적 회로 상에 제작된 적분 회로를 포함하는 것을 특징으로 하는 (13) 내지 (16) 중 어느 하나에 기재된 지연 회로.
(13) 내지 (17)에 기재된 지연 회로를 위상 시프트 회로에 사용할 수 있다. 이 경우에는, 신호 입력 단에 주기 신호 출력 회로가 접속된다. 또한, 주기 신호 출력 회로의 일주기는 직렬 접속 지연 회로군에 의해 생기는 최대 지연 시 간과 같고, 또한 상기 지연 시간보다도 크게 되도록 설정된다.
여기서, “처리 대상 신호에 대한 소정 타이밍”은 전형적으로는 “처리 대상 신호의 레벨 천이 타이밍 값”이다. 또한, 상위 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함한다.
위상 시프트 회로는 단일의 신호를 출력할 수 있지만, 이 경우에는, 위상 시프트 컨트롤러가 소망 위상의 신호를 출력하도록 위상 시프트 회로를 제어할 수 있다. 또한, 지연 소자 또는 지연 회로의 단자로부터, 제2 내지 제M 펄스 중 임의의 것이 출력되도록 구성할 수 있다. 위상 시프트 회로는 입력 신호를 패스시키는 스위치를 구비한 라인을 포함할 수 있고, 위상 시프트 컨트롤러는 이 스위치의 온 오프 제어도 행할 수 있다. 또한, 위상 시프트 회로가, 위상이 시프트한 복수의 신호를 출력할 수도 있다. 이 경우, 지연 소자 또는 지연 회로의 단자로부터, 제2 내지 제M 펄스 중 임의의 것을 출력할 수 있다. 또한, 위상 시프트 회로는 입력 신호를 패스시키는 라인을 포함할 수 있다. 이 경우, 위상 시프트 컨트롤러는 사용하지 않는 지연 소자 또는 지연 회로를 비활성으로 할 수 있다.
또한, 계수 회로는 직렬 입력을 병렬 출력으로 변환하는 것, 반대로 병렬 입력을 직렬 출력으로 변환하는 통상의 것 중 어느 하나이어도 된다. 구체적으로는, 카운트 출력을 병렬 비트로 출력하는 통상의 카운터, 카운트 업 또는 카운트 다운했을 때에 캐리어(carrier) 신호, 보로우(borrow) 신호를 출력하는 카운터, 시프트 레지스터 등을 사용할 수 있다. 또한, 지연 소자로서, 삼상 버퍼(tri- state buffer)를 사용할 수 있고, 지연 회로로서 적분 회로 등을 사용할 수 있다. 또한 지연 소자나 지연 회로로서 전압/시간 변환이 가능한 소자나 회로를 사용할 수 있다.
처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임(dead time), 주기에 대한 데드 타임 비율 등)은 반복 신호 발생 회로의 주파수보다도 세밀한 타이밍으로 조정할 수 있다. 즉, 펄스가 수십 MHz 정도의 발진기를 사용하여도, 예를 들면, 수십 GHz 주파수로 처리 대상 신호의 레벨 천이의 타이밍 신호를 발상할 수 있고, 제어 장치가 저렴한 PWM 제어 장치, VCO의 제어 장치 등을 제공할 수 있다. 또한, 계수가 행해지지 않는 펄스 발생 회로의 동작을 정지시키는 위상 시프트 컨트롤러를 구비할 수 있으므로, 전력 소비를 더욱 저감할 수 있다. 더욱이, 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속으로 구성 될 수 있으므로, 제조 비용을 낮게 억제할 수 있다.
도 19 및 도 20은 반복 신호 발생 회로가 복수의 위상을 발생하는 타이밍 신호 발생 회로를 나타내는 도면이다.
도 19에서, 타이밍 신호 발생 회로(7)는 처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등; TS)를 발생하는 것으로, 반복 신호 발생 회로(71), 위상 시프트 회로(72), 위상 시프트 컨토롤러(73), 및 계수 회로(74)를 구비한다.
위상 시프트 회로(72)는 반복 신호 발생 회로(71)로부터의 반복 신 호(PLS)를 입력하고, 위상이 소정 양 시프트한 펄스(PLSPS)를 출력한다. 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)가 어느 위상의 펄스를 출력할 지를 제어한다.
계수 회로(74)는 위상 시프트 회로(72)의 출력을 소정 값(상위 자리 N1의 값에 상당하는 수) 계수하고, 계수 종료 신호(카운트 업 또는 카운트 다운의 종료 후에 출력되는 신호)를 출력한다. 이 신호는 반복 신호(PLS)의 타이밍(상위 자리 N1의 값에 대응하는 타이밍), 위상 시프트 회로(72)에 의해 시프트한 타이밍(위상 시프트 컨트롤러(73)에 의해 지정되는, 하위 자리 N2의 값에 대응하는 타이밍)과의 합성 타이밍 신호다.
도 20은 도 19의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로이고, 위상 시프트 회로(72)는 스위치(SW), 지연 시간(T)를 발생시키는 제1 지연 회로, 지연 시간 2·T를 발생시키는 제2 지연 회로, …, 및 지연 시간 (M-1)·T를 발생시키는 제(M-1) 지연 회로의 병렬 접속으로 이루어진다.
도 20에 나타낸 바와 같이, 위상 시프트 회로(72)는 반복 신호 발생 회로(71)가 출력하는 펄스(PLS)를 제1 펄스(PLS1)로 하고, 이 제1 필스(PLS1) 또는 제1 필스(PLS1) 보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM) 중 어느 것을 PLSPS로 하여 출력한다. 여기서, 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)가 제1 ~ 제M 펄스(PLS1 ~ PLSM)의 어느 하나의 펄스만을 출력하도록 위상 시프트 회로(72)를 제어한다.
스위치(SW)는 반복 신호 발생 회로(71)으로부터의 신호를 PLS1으로서 선택하고, 제1 지연 회로는 PLS1을 T지연한 PLS2를 생성하고, 제2 지연 회로는 PLS1을 2·T지연한 PLS3을 생성한다. 또한, 제(M-1) 지연 회로는 PLS1을 (M-1)T 지연한 PLSM을 생성한다. 위상 시프트 컨트롤러(73)에는 타이밍의 하위 자리 N2가 세트되어 있고, 스위치(SW), 제1 지연 회로로부터 제(M-1) 지연 회로의 어느 하나를 활성화시키고, 나머지를 비활성화로 한다. 계수 회로(74)에는 상위 자리 N1가 세트되어 있고, 계수 회로(74)는 타이밍 값 N1N2에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 21은 타이밍 신호 발생 회로의 다른 구성예를 나타내는 도면이다. 도 21에서, 타이밍 신호 발생 회로(7)는 도 19의 타이밍 신호 발생 회로와 마찬가지로, 처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 발생하는 것으로, 반복 신호 발생 회로(71), 계수 회로(74), 위상 시프트 회로(72), 및 위상 시프트 컨트롤러(73)를 구비한다.
도 21에서, 계수 회로(74)는 반복 신호 발생 회로(71)으로부터의 펄스(PLS)를 소정 수(상위 자리 N1의 값) 계수하여, 계수 종료 신호를 출력한다. 그리고, 위상 시프트 회로(72)는 계수 회로(74)의 출력 펄스(계수 종료 신호; CS)를 입력하면, 위상이 소정 양 시프트한 펄스(PLS) 중 어느 1개를 출력한다.
위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)가 어느 위상의 펄스를 출력할지를 제어한다. 이에 의해, 위상 시프트 회로(72)는 반복 신호의 타이밍(상위 자리 N1의 값에 대응하는 타이밍), 위상 시프트 회로(72)에 의해 소정 양 위상이 시프트한 타이밍(위상 시프트 컨트롤러(73)에 의해 선택된, 하위 자리 N2의 값에 대응하는 타이밍)과의 합성 타이밍의 펄스를 출력할 수 있다.
도 22에 나타낸 바와 같이, 위상 시프트 회로(72)는 계수 회로(74)가 출력하는 계수 종료 신호를 제1 펄스(PLS1)로 하고, 이 제1 펄스(PLS1) 또는 제1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM) 중 어느 하나를 출력한다. 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)가 제1 에서 제M 펄스(PLS1 ~ PLSM) 중 어느 1개를 출력하도록 위상 시프트 회로(72)를 제어한다.
도 20의 타이밍 회로(1)에서, 계수 회로(74)는 위상 시프트 회로(72)의 후단에 설치되어 있지만, 도 22에서 계수 회로(74)는 위상 시프트 회로(72)의 후단에 설치되어 있다. 도 20과 마찬가지로, 도 22에서도 위상 시프트 컨트롤러(73)에는 타이밍의 하위 자리 N2가, 계수 회로(72)에는 상위 자리 N1가 세트되어 있으며, 위상 시프트 회로(72)는 타이밍값 N1N2에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 19와 도 21의 타이밍 신호 발생 회로에서는 각 구성 요소를 적절히 공용하거나, 각 타이밍 신호 발생 회로의 복합이 가능하다. 도 23 내지 도 26에 그 예를 나타낸다.
도 23은 도 19에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 23의 타이밍 신호 발생 회로(7)에서는, 위상 시프트 회로(721)와 계수 회로(741)의 조(組)에서의 위상 시프트 회로(721)와, 위상 시프트 회로(722)와 계수 회로(742)의 조에서의 위상 시프트 회로(722)가 1개의 위상 시프트 컨트롤러(73)에 의해 제어되는 예를 나타낸다. 도 23에서는, 반복 신호 발생 회로(71)도 2개의 조에 공용되며, 계수 회로(741)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(722)로부터 타이밍 신호(TS2)가 출력된다.
도 24는 도 19에 나타낸 회로와 도 21에 나타낸 회로의 합성 회로를 나타내는 설명도이다. 도 24의 타이밍 신호 발생 회로(7)에서는, 위상 시프트 회로(721)와 계수 회로(741)의 조에서의 위상 시프트 회로(721)와, 계수 회로(742)와 위상 시프트 회로(722)와의 조에서의 위상 시프트 회로(722)가 1개의 위상 시프트 컨트롤러(73)에 의해 제어되는 예를 나타낸다. 도 21에서는, 반복 신호 발생 회로(71)도 2개의 조에 공용되며, 계수 회로(741)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(722)로부터 타이밍 신호(TS2)가 출력된다.
도 25는 도 19 및 도 20에 나타낸 회로의 다른 변형예를 나타내는 설명도이다. 도 25의 타이밍 신호 발생 회로(7)에서는, 계수 회로(741, 742)가 위상 시프트 회로(72)의 후단에 설치된 예를 나타내며, 계수 회로(741)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(742)로부터 타이밍 신호(TS2)가 출력된다.
도 26은 도 21에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 26의 타이밍 신호 발생 회로(7)에서는, 위상 시프트 회로(721, 722)가 계수 회로(74)의 후단에 설치되어 있고, 위상 시프트 컨트롤러(73)는 위상 시프트 회로(721, 722)에 공용되며, 위상 시프트 회로(721)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(722)로부터 타이밍 신호(TS2)가 출력된다.
도 27 내지 도 32는 반복 신호 발생 회로가, 다른 복수 위상의 신호를 발생하는 타이밍 신호 발생 회로를 나타내는 도면이다.
도 27은 반복 신호 발생 회로(71), 위상 시프트 회로(72), 위상 시프트 컨트롤러(73), 선택 회로(75), 선택 컨트롤러(76), 및 계수 회로(74)를 구비한다.
위상 시프트 회로(72)는 반복 신호 발생 회로(71)가 출력하는 펄스를 제1 펄스(PLS1)로 하고, 이 제1 펄스(PLS1) 및 제1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM)를 출력한다. 또한, 도 27에서, 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)를 구성하는 지연 소자나 지연 회로 중, 사용하고 있지 않은 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
선택 회로(75)는 위상 시프트 회로(72)로부터의 출력 신호(제1 펄 스(PLS1) ~ 제M 펄스(PLSM)) 중 1개를 타이밍 값의 하위 자리(N2)의 값에 대응하여 선택하여 출력한다.
즉, 도 28에 나타낸 바와 같이, 선택 컨트롤러(76)는 선택 회로(75)에 선택 지시 신호를 출력하고, 선택 회로(75)는 제1 펄스(PLS1)로 하고, 이 제1 펄스(PLS1) 및 제1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM) 중 어느 것(타이밍 값의 하위 자리(N2)의 값에 대응하는 펄스)을 선택하여 출력한다. 또한, 계수 회로(74)에는 타이밍값의 상위 자리(N1)에 대응하는 값이 세트되어 있으므로, 계수 회로(74)는 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 하위 자리에 대응하는 값(N2)과 상위 자리에 대응하는 값(N1)을 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 28에서, 위상 시프트 회로(72)는 반복 신호 발생 회로(71)로부터의 신호를 통과시키는 펄스, 지연 시간 T를 발생시키는 제1 지연 회로, 지연 시간 2·T를 발생시키는 제2 지연 회로, …, 지연 시간 (M-1)·T를 발생시키는 제(M-1) 지연 회로의 병렬 접속으로 이루어진다.
선택 회로(75)는 PLS1, PLS2, PLS3, …, PLSM 를 입력하고, 하위 자리(N2)의 값에 따라서 어느 1개의 신호를 선택한다. 또한, 선택 회로(75)는 선택 컨트롤러(76)로부터의 지시에 의거하여 이 선택을 행한다. 계수 회로(74)에는, 상 위 자리(N1)가 세트되어 있으므로, 계수 회로(74)는 타이밍값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 29의 타이밍 신호 발생 회로(7)는 반복 신호 발생 회로(71), 위상이 소정 양 시프트한 복수의 신호를 생성하는 위상 시프트 회로(72), 위상 시프트 컨트롤러(73), 타이밍 값의 상위 자리에 대응하는 값(N1)이 세트되는 복수의 계수 요소로 이루어지는 계수 회로(74), 복수의 계수 요소로부터의 출력 신호를 타이밍 값의 하위 자리에 대응하는 값(N2)에 따라서 선택하는 선택 회로(75), 및 선택 컨트롤러(76)를 구비한다.
도 29에서, 위상 시프트 회로(72) 및 위상 시프트 컨트롤러(73)는 도 28의 위상 시프트 회로(72) 및 위상 시프트 컨트롤러(73)와 마찬가지로 동작한다. 즉, 위상 시프트 회로(72)는 반복 신호 발생 회로(71)가 출력하는 펄스를 제1 펄스(PLS1)로 하고, 이 제1 펄스(PLS1), 이 제1 펄스(PLS1), 및 제1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM)를 출력한다. 또한, 도 29에서도, 도 27에서와 마찬가지로, 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)를 구성하는 지연 소자나 지연 회로 중, 사용하고 있지 않은 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
계수 회로(74)를 구성하는 도시하지 않은 계수 회로 요소는 각각 위상 시프트 회로(72)의 출력 신호 제1 펄스(PLS1) ~ 제M 펄스(PLSM)를 입력하여 계수하 고, 계수값이 세트된 값(타이밍 값의 상위 자리에 대응하는 값(N1))에 도달했을 때에 계수 종료 신호를 출력한다. 선택 회로(75)는 계수 회로(74)의 계수 회로 요소로부터의 출력 신호 중 1개를 타이밍의 하위 자리의 값(N2)에 따라서 선택하여, 상위 자리에 대응하는 값(N1)과 하위 자리(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 30은 도 29의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로이며, 위상 시프트 회로(72)는, 반복 신호 발생 회로(71)로부터의 신호를 패스시키는 회로, 지연 시간 T을 발생시키는 제1 지연 회로, 지연 시간 2·T를 발생시키는 제2 지연 회로, …, 지연 시간 (M-1)·T를 발생시키는 제(M-1) 지연 회로의 병렬 접속으로 이루어진다.
계수 회로(74)는 계수 요소 14(1), 14(2), …, 14(M)으로 이루어지며, 각각에 상위 자리(N1)가 세트되어 있고 계수 종료 신호를 선택 회로(75)에 출력한다. 선택 회로(75)는 PLS1, PLS2, PLS3, …, PLSM 을 입력하고, 하위 자리(N2)의 값에 따라서 PLS1, PLS2, PLS3, …, PLSM 을 선택한다. 선택 회로(75)는 타이밍값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 31의 타이밍 신호 발생 회로(7)는 반복 신호 발생 회로(71), 계수 회로(74), 위상 시프트 회로(72), 위상 시프트 컨트롤러(73), 선택 회로(75), 및 선택 컨트롤러(76)를 구비한다.
계수 회로(74)에는 도시하지 않은 제어 장치에 의해 상기 소정의 타이밍 값의 상위 자리(N1)에 대응하는 값이 세트되어 있고, 계수 회로(74)는 세트한 값에 도달하기까지 반복 신호 발생 회로(71)의 출력 펄스를 계수하고, 계수값이 세트된 값(타이밍 값의 상위 자리에 대응하는 값(N1))에 도달했을 때에 계수 종료 신호를 출력한다.
위상 시프트 회로(72)는 계수 회로(74)가 출력하는 펄스를 제1 펄스(PLS1)로 하고, 이 제1 펄스(PLS1), 및 제1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM)를 출력한다. 또한, 도 31에서도, 도 27 및 도 29에서와 마찬가지로, 위상 시프트 컨트롤러(73)는 위상 시프트 회로(72)를 구성하는 지연 소자나 지연 회로 중 사용하고 있지 않은 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
선택 회로(75)는 위상 시프트 회로로부터의 복수의 출력 신호(제1 펄스(PLS1), 제2 펄스(PLS2), …, 제M 펄스(PLSM)) 중 1개를 하위 자리에 대응하는 값(N2)에 따라서 선택하여, 상위 자리에 대응하는 값(N1)과 하위 자리에 대응하는 값(N2)를 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 32는 도 31의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로이다.
계수 회로(74)에는, 상위 자리(N1)가 세트되어 있고, 계수 회로(74)의 계수 종료 신호는 위상 시프트 회로(72)에 출력된다. 위상 시프트 회로(72)는 반복 신호 발생 회로(71)로부터의 신호를 패스시키는 회로, 지연 시간 T를 발생시키는 제1 지연 회로, 지연 시간 2·T를 발생시키는 제2 지연 회로, …, 지연 시간 (M-1)·T를 발생시키는 제(M-1) 지연 회로의 병렬 접속으로 이루어지며, 계수 회로(74)로부터의 계수 종료 신호를 지연시킨다.
선택 회로(75)는 PLS1, PLS2, PLS3, …, PLSM 중 어느 것을 하위 자리(N2)의 값에 따라서 선택하고, 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력한다.
도 33은 도 31의 타이밍 신호 발생 회로(7)를 구체적으로 나타낸 회로의 다른 예이다. 도 33에서는, 계수 회로(74)가 계수 종료 신호를 출력하면, 이 신호에 의거하여, 선택 컨트롤러(76)는 선택 회로(75)에 선택 지시를 행한다. 또한, 위상 시프트 컨트롤러(73)는 계수 회로(74)의 계수 종료 신호에 의거하여, 사용하고 있지 않는 지연 회로를 비활성으로 한다.
도 34의 (A) 및 (B)에 제1 펄스(PLS1), 제2 펄스(PLS2), 제3 펄스(PLS3), …, 제M 펄스(PLSM), 및 타이밍 신호(TS)를 나타낸다. 도 34의 (A)에서는, N2가 최대 N2MAX인 경우를 나타내고, 도 34의 (B)에서는 0<N2<N2MAX의 경우를 나타낸다..
도 35는 타이밍 신호 발생 회로를 펄스 생성 회로에 응용한 예를 나타 내는 회로도이다.
도 35에서, 펄스 생성 회로는 주기가 일정하든지 또는 변화하고, 일주기 사이에 복수의 레벨에서 천이하는 처리 대상 신호의 당해 레벨 천이의 타이밍 신호를 발생하는 것으로, 처리 대상 신호는, 구체적으로는, 펄스 폭 변조된 펄스 신호 또는 전압 제어 발진기의 출력 펄스 신호로 할 수 있다.
반복 신호 발생 회로(71)는, 예를 들면 25 ~ 100 MHz 정도의 발진 회로가 사용될 수 있다. 계수 회로(74)는 반복 신호 발생 회로(71)로부터 펄스를 입력으로 하고, 타이밍 값(본 실시예에서는 N1N2로 함)의 상위 자리(N1)에 대응하는 값이 부여되고, 계수값이 이 값(N1)에 도달했을 때에 제1 신호로서의 펄스를 출력한다.
상위 시프트 회로(72)는 계수 회로(74)의 출력 펄스보다도 지연 시간 T만큼 위상이 시프트한 제2 펄스(PLS2), 제2 펄스보다도 지연 시간 2·T만큼 위상이 시프트한 제3 펄스(PSL3), …, 제(M-1) 펄스(PLSM -1)보다도 (M-1)·T만큼 위상이 시프트한 제M 펄스(PLSM)를 출력한다(단, (M-1)·T < 펄스의 주기 TP).
선택 회로(75)는 위상 시프트 회로(72)의 출력 중 제1 내지 제M 펄스를 입력한다. 선택 컨트롤러(76)에는, 처리 대상 신호가 레벨 천이하는 타이밍 값의 하위 자리(N2)에 대응하는 값이 세트되고, 선택 컨트롤러(76)는 부여된 값에 따라서, 선택 회로(75)에 제1 내지 제M 펄스 중 어느 것을 선택하는 선택 지시 신호 를 출력한다.
파형 조정 회로(79)는 계수 회로(74)가 출력하는 제1 펄스(PLS1)와 선택 회로(75)가 출력하는 제2 내지 제M 펄스 중 어느 것의 펄스를 입력하고, 이들의 파형으로부터 조정 파형(합성 파형)을 출력한다. 파형 조정 회로(79)는 입력에 따른 처리를 실시할 수 있고, 전형적으로는 AND 또는 OR 회로로 구성될 수 있으며, 제1 펄스의 상승 또는 하강의 타이밍을 T의 정수 배로 세밀하게 조정할 수 있다.
도 30, 도 32, 및 도 33의 타이밍 신호 발생 회로에서는, 위상 시프트 회로로서, 지연 시간이 다른, 지연 소자나 지연 회로를 병렬 접속하였지만, 도 36에 나타낸 바와 같이, 동일 지연 시간(T)의 지연 소자나 지연 회로를 직렬 접속하고, 접속 단자로부터 지연 시간 T, 2T, …, (M-1)T의 지연 신호를 취하는 것도 가능하다.
도 27로부터 도 33의 타이밍 신호 발생 회로에서는 각 구성 요소를 적당히 공용하거나, 각 타이밍 신호 발생 회로의 복합이 가능하며, 도 37 및 도 38에 그 예를 나타낸다.
도 37은 도 27에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 37의 타이밍 신호 발생 회로(7)에서는 위상 시프트 회로(72; 위상 시프트 컨트롤러(73)을 구비함)의 후단에 선택 회로(751)과 계수 회로(741)의 조와, 선택 회로(752)와 계수 회로(742)의 조가 접속되고, 선택 회로(751)와 선택 회로(752)가 1개의 선택 컨트롤러(76)에 의해 제어되는 예를 나타내고 있다. 도 37에서는, 반복 신호 발생 회로(71)도 2개의 조에 공용되고 있으며, 계수 회로(741)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(742)로부터 타이밍 신호(TS2)가 출력되고 있다.
도 38은 도 27에 나타낸 회로의 다른 변형예를 나타내는 설명도이다. 도 38의 타이밍 신호 발생 회로(7)에서는 반복 신호 발생 회로(71)의 후단에, 위상 시프트 회로(721)와 선택 회로(751)와 계수 회로(741)의 조와, 위상 시프트 회로(722)와 선택 회로(752)와 계수 회로(742)의 조가 접속되고, 선택 회로(751)와 선택 회로(752)가 1개의 선택 컨트롤러(76)에 의해 제어되고, 위상 시프트 회로(721)와 위상 시프트 회로(722)가 1개의 위상 시프트 컨트롤러(73)에 의해 제어되는 예를 나타내고 있다.
도 38에서는, 반복 신호 발생 회로(71)가 2개의 조에 공용되고 있으며, 계수 회로(741)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(742)로부터 타이밍 신호(TS2)가 출력되고 있다. 또한, 도 38에서는, 위상 시프트 회로(721)의 출력을 PLS(1)1, PLS(1)2, …, PLS(1)M으로 나타내고, 위상 시프트 회로(722)의 출력을 PLS(2)1, PLS(2)2, …, PLS(2)M으로 나타낸다.
도 39 및 도 40은 반복 신호 발생 회로가 복수의 위상의 신호를 발생하는 타이밍 신호 발생 회로의 구성예를 나타내는 도면이다.
도 39의 타이밍 신호 발생 회로는 반복 신호 발생 회로(71), 계수 회로(74), 선택 회로(75), 및 선택 컨트롤러(76)를 구비하고 있다. 반복 신호 발생 회로(71)는 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호(Phase1, Phase2, …, PhaseM)을 출력한다. 계수 회로(74)는 타이밍 값의 상위 자리(N1)에 대응하는 값이 세트되는 도시하지 않은 복수의 계수 요소로 이루어지며, 복수의 계수 요소는 세트한 값에 도달하기까지 계수하고, 계수 종료 신호를 출력한다. 선택 회로(75)는 복수의 계수 요소로부터의 계수 종료 신호를 하위 자리(N2)에 대응하는 값에 따라서 선택하고, 상위 자리에 대응하는 값(N1)과 하위 자리에 대응하는 값(N2)을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)로서 출력한다. 선택 컨트롤러(76)는 선택 회로(75)에 선택 지시 신호를 출력하여, 상기의 선택을 행하게 한다.
도 40의 타이밍 신호 발생 회로는 반복 신호 발생 회로(71), 선택 회로(75), 선택 컨트롤러(76), 및 계수 회로(74)로 이루어진다. 반복 신호 발생 회로(71)는 위상이 소정 양(시프트량 제로를 포함) 시프트한 복수의 신호를 출력한다. 출력 신호(75)는 반복 신호 발생 회로(71)로부터의 위상이 시프트한 신호를 타이밍 값의 하위 자리(N2)의 값에 대응하여 선택한다.
계수 회로(74)는 선택 회로(75)로부터의 출력을 입력하여 계수하고, 계수값이 세트된 값에 도달했을 때에 계수 종료 신호를 상위 자리(N1)에 대응하는 값과 하위 자리(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)로서 출력한다. 선택 컨트롤러(76)는 선택 회로(75)에 선택 지시 신호를 출력하여, 상기의 선택을 행하게 한다.
도 41은 도 39의 타이밍 신호 발생 회로의 구체적인 회로도이다. 도 41에서, 반복 신호 발생 회로(71)는 복수의 신호(Phase1, Phase2, …, PhaseM)를 출력하는 제1 발진 회로(PG1) 내지 제M 발진 회로(PGM)로 이루어지는 발진 회로군(711), 위상 시프트 회로(712), 및 시프트 컨트롤러(713)를 구비하고 있다. 반복 신호 발생 회로(71)에서는, 제1 발진 회로(PG1)에 구동 신호(TRG1)가 입력되고, 제1 발진 회로(PG1)가 Phase1을 출력하면, 위상 시프트 회로(712)가 제2 발진 회로(PG2), 제3 발진 회로(PG3), …, 제M 발진 회로(PGM)에 구동 신호(TRG2, TRG3, …, TRGM)를 출력하고, 제2 발진 회로(PG2), 제3 발진 회로(PG3), …, 제M 발진 회로(PGM)는 순차적으로 Phase2, Phase3, …, PhaseM을 출력한다. 계수 회로(74(1), 74(2), …, 74(M))는 Phase1, Phase2, …, PhaseM을 각각 상위 자리(N1)에 도달하기까지 계수하고, 계수 종료 신호를 출력한다. 선택 회로(75)는 하위 자리(N2)에 대응하는 계수 회로를 선택하고, 상위 자리(N1)에 대응하는 값과 하위 자리(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)를 출력하다.
도 42는 도 39의 타이밍 신호 발생 회로의 다른 구체적인 회로도이다. 도 42에서는, 외부 신호(ES)를 제1 발진 회로(PG1)의 구동 신호(TRG1)로 하는 동시에, ES를 상위 시프트 회로(712)에 입력하여, 구동 신호(TRG2, TRG3, …, TRGM)를 발생시킨다.
도 43은 도 39의 타이밍 신호 발생 회로의 또 다른 구체적인 회로도이다. 도 43에서는, 제1 발진 회로(PG1)의 출력을 지연 소자 또는 지연 회로에 의해 지연시켜서 구동 신호(TRG2)를 생성하여 제2 발진 회로(PG2)를 구동하고, 제2 발진 회로(PG2)의 출력을 지연시켜서 구동 신호(TRG3)를 생성하여 제3 발진 회로(PG3)를 구동한다. 마찬가지로, 제4 발진 회로(PG4)로부터 제M 발진 회로(PGM)를 구동하고 있다. 또한, 도 43에서는, 제1 발진 회로(PG1)로부터 제(M-1) 발진 회로(PGM -1)의 출력 측의 지연 소자 또는 지연 회로가 위상 시프트 회로(712)를 구성한다.
도 44는 도 39의 타이밍 신호 발생 회로의 또 다른 구체적인 회로도이다. 도 44에서는, 외부로부터의 신호가 아닌 도 41의 제1 발진 회로(PG2)의 출력에 의해 위상 시프트 회로(712)가 구동되고 있다.
도 45는 도40의 타이밍 신호 발생 회로의 구체적인 회로도이다. 도 45에서는, 반복 신호 발생 회로(71)의 출력(발진 회로(711)의 출력; Phase1, Phase2, …, PhaseM)이 선택 회로(75)로 출력되고, 선택 회로(75)는 타이밍 값의 하위 자리(N2)에 대응하는 신호를 선택하고, 계수 회로(74)에 출력한다. 계수 회로(74)에서는 상위 자리(N1)가 세트되어 있으므로, 계수 회로(74)는 계수 종료 신호의 출력에 의해 상위 자리(N1)에 대응하는 값과 하위 자리(N2)에 대응하는 값을 결 합한 값(N1N2)에 상당하는 타이밍 신호(TS)를 출력한다.
제1 발진 회로(PG1)의 출력을 위상 시프트 회로(51)로 입력하여 제2 발진 회로(PG2)로부터 제M 발진 회로(PGM)의 구동 타이밍을 생성하였지만, 외부 신호를 위상 시프트 회로(51)에 입력하여 제1 발진 회로(PG1) 내지 제M 발진 회로(PGM)의 구동 타이밍을 생성할 수도 있고, 제1 발진 회로(PG1)의 출력에 의해 제2 발진 회로(PG2)를 구동하고, 제2 발진 회로(PG2)에 의해 제3 발진 회로(PG3)를 구동하고, 순차적으로 전단의 발진 회로의 출력에 의해 다음 단의 발진 회로를 구동할 수도 있다.
지연 회로는 각각 구성을 취하는 것도 가능하다. 예를 들면, 적분 회로, 게이트 소자, 단안정 멀티 바이브레이터 등을 지연 회로로서 사용할 수 있다. 지연 회로로서, 지연 시간을 변경할 수 없는 것을 사용할 수 있고, 도 46 내지 도 49에 나타낸 바와 같이 프로그램 가능하게 구성할 수도 있다. 도 46 내지 도 49에 나타낸 지연 회로에서는, 각 지연 구성 요소(지연 소자 또는 지연 회로)의 지연 시간에 가중치를 부여하고, 스위치(반도체 스위치)에 의해 절환하여 조합시킴으로써 많은 지연 시간을 만들어낼 수 있다.
지연 회로에, 지연 소자의 직렬 접속이나 지연 회로의 직렬 접속으로 이루어지는 지연 회로군을 다용하는 경우에는, 각 지연 회로군의 특성을 같도록 하는 것이 곤란하게 되는 경우가 있지만, 이하의 설명하는 지연 회로를 이용함으로 써, 오차가 적은 지연 회로를 구성할 수 있다.
도 46에서, 지연 회로(70)는 위상 시프트 회로(72)와 위상 시프트 컨트롤러(73)로 이루어진다. 지연 회로(70)는,
(a)
(Y-1)개의 지연 시간 T·Y0의 제1 지연 회로,
(Y-1)개의 지연 시간 T·Y1의 제2 지연 회로,
…
(Y-1)개의 지연 시간 T·YP -1의 제P 지연 회로로 이루어지는 직렬 접속 지연 회로군(도 46에서는 dly1 ~ dlyQ로 표시)와,
(b)
상기 각 제1 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제1 바이패스 스위치,
상기 각 제2 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제2 바이패스 스위치,
…
상기 각 제P 지연 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제P 바이패스 스위치로 이루어지는 바이패스 스위치군(도 46에서는 SA1, SA2, …, SAQ로 표시)와,
(c)
상기 각 제1 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제1 출력 스위치,
상기 각 제2 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제2 출력 스위치,
…
상기 각 제P 지연 회로의 신호 입력측에서 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제P 출력 스위치로 이루어지는 출력 스위치군(도 46에서는 SB1, SB2, …, SBQ)로 구성될 수 있다.
이 경우, 지연 회로(dly1 ~ dlyQ)에는 각 지연 회로의 바이패스 스위치(SA1, SA2, …, SAQ)에 동기하여 온 오프하는 단락 방지 스위치(SC1, SC2, …, SCQ)를 직렬로 접속할 수 있다. 또한, SCk(k=1, 2, …, Q)는 SAk(k=1, 2, …)가 온일 경우 오프로 되고, SAk(k=1, 2, …)가 오프일 경우 온으로 된다.
Y=5의 경우에, 예를 들면, 4개의 지연 시간 T·50의 지연 회로, 4개의 지연 시간 T·51의 지연 회로, 4개의 지연 시간 T·52의 지연 회로와의 직렬 접속 지연 회로군에 의해, T에서 124·T까지의 지연을 만들 수 있는 회로를 구성할 수 있다.
도 47에, Y=2의 경우의 지연 회로를 나타낸다. 도 47에서, 지연 회 로(70)는 위상 시프트 회로(72)와 위상 시프트 컨트롤러(73)로 이루어진다. 위상 시프트 회로(72)는 Q개의 지연 회로(dly1 ~ dlyQ)와 스위치군(SA1 ~ SAQ, SB1 ~ SBQ)으로 이루어지며, dly1, dly2, …, dlyQ는 20·T, 21·T, …, 2M-1·T의 지연 시간을 생성할 수 있다. 위상 시프트 컨트롤러(73)가 스위치군(SA1 ~ SA4, SB1 ~ SB4)을 온 오프 제어함으로써, 스위치의 절환의 조합시켜 0, T, 2T, …, 2M-1T까지의 지연 시간을 생성할 수 있다.
즉, Y=2일 때, 동일 지연 시간의 지연 회로는 복수일 필요는 없으며, 최대 지연 시간 15·T의 지연을 생성할 수 있고, 지연 시간(T)의 지연 회로를 15개 직렬로 접속한 경우와, 동일한 효과를 얻을 수 있다. 마찬가지로, 10개의 지연 회로를 이용하면, 최대 1023개의 직렬로 접속한 경우와 마찬가지의 효과를 얻게 된다.
도 48에, 도 47의 회로를 응용한 타이밍 신호 발생 회로의 예를 나타낸다. 도 48에서는, 반복 신호 발생 회로(71)가 위상 시프트 회로(72)의 전단에 설치되어 있으며, 계수 회로(74)가 위상 시프트 회로(72)의 후단에 설치되어 있다.
도 49에, 타이밍 신호 발생 회로에 의해 출력되는 신호의 지연 시간과, 위상 시프트 회로(72)를 구성하는 스위치군(SA1 ~ SAQ, SB1 ~ SBQ)의 온 오프 상태와의 관계를 나타낸다. 또한, 스위치에 의한 지연 시간이 무시될 수 없는 경우에는, 당해 지연을 고려하여 지연 시간의 가중치를 부여를 행할 수 있다.
본 발명의 타이밍 신호 발생 회로는 (18) 내지 (27)의 구성으로도 대체할 수 있다.
(18) 처리 대상 신호에 대한 소정의 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 발생하는 회로, 예를 들면, 주기가 일정하거나 또는 변화하고, 일주기 사이에 2 이상의 레벨 천이하는 처리 대상 신호의 당해 레벨 천이의 타이밍 신호를 세밀한 타이밍 정밀도로 정확하게 발생하는 회로로서,
(A) 제1 주기 신호,
제1 주기 신호보다도 주파수가 높은 제2 주기 신호,
…,
제(M-1) 주기 신호(M은 2 이상의 정수)보다도 주파수가 높은 제M 주기 신호를 각각 출력하는 주기 신호 발생 회로,
(B) 제1 주기 신호를 계수하는 제1 계수 회로,
제2 주기 신호를 계수하는 제2 계수 회로,
…
제M 주기 신호를 계수하는 제M 계수 회로로 이루어지는 계수 회로군,
(C) 상기 소정 타이밍 값을 시간 축에 배분하여,
상기 소정 타이밍의 시간 축에 배분한 값을 제1 주기 신호의 주기 개수(N1), 제2 주기 신호의 주기 개수(N2), …, 제M 주기 신호의 주기 개수(NM)으로 표시하고,
제1 주기 신호의 주기 개수(N1)를 상기 제1 계수 회로에,
제2 주기 신호의 주기 개수(N2)를 상기 제2 계수 회로에,
…
제M 주기 신호의 주기 개수(NM)를 상기 제M 계수 회로에 세트하는 설정 장치, 및
(D) 제1 계수 회로 내지 제M 계수 회로에 의한 계수가 모두 종료했을 때에, 당해 종료 신호에 의거하여 타이밍을 발생하는 타이밍 신호 발생 회로를 구비하는 것을 특징으로 하는 타이밍 신호 발생 회로.
(19) 상기 타이밍 신호 발생 회로가 신호 선택 회로로 이루어지는 것을 특징으로 하는 (18)에 기재된 타이밍 신호 발생 회로.
(20) 상기 처리 대상 신호가 펄스 폭 변조된 펄스 신호 또는 전압 제어 발진기의 출력 펄스 신호인 것을 특징으로 하는 (18) 또는 (19)에 기재된 타이밍 신호 발생 회로.
(21) 상기 주기 신호 발생 회로가 제1 주파수 신호 발생 회로 내지 제M 주파수 신호 발생 회로로 이루어지는 것을 특징으로 하는 (18) 내지 (20)의 어느 하나에 기재된 타이밍 신호 발생 회로.
(22) 계수 개시시에 제1 주파수 신호 발생 회로 내지 제M 주파수 신호 발생 회로 중 어느 1개만을 활성화하고, 활성화되어 있는 주파수 신호 발생 회로로 부터 출력되는 주기 신호의 계수를 소정의 계수 회로가 종료하였을 때에, 아직 활성화되어 있지 않는 주파수 신호 발생 회로를 활성화하고, 순차적으로 활성화된 주파수 신호 발생 회로로부터 출력되는 주기 신호의 계수를 소정의 계수 회로가 종료하였을 때에, 아직 활성화되어 있지 않은 주파수 신호 발생 회로를 활성화하는 주파수 컨트롤러,
최후로 활성화된 주파수 신호 발생 회로에 대응하는 계수 회로가 계수의 종료시에 출력하는 계수 종료 신호(카운트 업 또는 카운트 다운의 종료시에 출력되는 신호)를 선택하고, 당해 신호를 타이밍 신호로서 출력하는 신호 선택 회로,
상기 계수 종료 신호를 상기 신호 선택 회로에 선택시키는 신호 선택 컨트롤러를 구비하는 것을 특징으로 하는 (21)에 기재된 타이밍 신호 발생 회로.
(23) 상기 주기 신호 발생 회로가 가변 주파수 발진 회로로 이루어지며, 제1 주기 신호 내지 제M 주기 신호를 출력하는 것을 특징으로 하는 (18) 내지 (22) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
(24) (18) 내지 (23) 중 어느 하나에 기재된 타이밍 신호 발생 회로의 유닛을 복수 직렬로 접속한 타이밍 신호 발생 회로로서,
후단의 유닛의 주기 신호 발생 회로의 최소 주파수가 전단의 유닛의 주기 신호 발생 회로의 최대 주파수보다도 큰 것을 특징으로 하는 타이밍 신호 발생 회로.
(25) 상기 계수 회로의 후단에, 상기 주기 신호 발생 회로가 발생하는 주파수 중 최대의 주파수의 신호의 1주기의 범위 내에서 소정 양 위상을 시프트하 는 위상 시프트 회로, 및
상기 위상 시프트 회로가 어느 위상을 출력할지를 선택하는 위상 시프트 컨트롤러를 구비하는 것을 특징으로 하는 (18) 내지 (24) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
(26) 상기 계수 회로의 후단에, 상기 주기 신호 발생 회로가 발생하는 주파수 중 최대의 주파수의 신호의 1주기보다도 작은 폭으로 소정 양 시프트하는 위상 시프트 회로, 및
상기 위상 시프트 회로가 어느 위상으로 신호를 출력할지를 선택하는 위상 시프트 컨트롤러를 구비하는 것을 특징으로 하는 (18) 내지 (25) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
(27) 상기 제1 계수 회로의 후단에, 상기 제1 주기 신호의 1주기보다도 작고, 다른 주기 신호의 주기보다도 큰 폭으로 소정 양 시프트하는 제1 위상 시프트 회로,
상기 제2 계수 회로의 후단에, 상기 제2 주기 신호의 1주기보다도 작고, 다른 주기 신호의 주기보다도 큰 폭으로 소정 양 시프트하는 제2 위상 시프트 회로,
…
상기 제M 계수 회로의 후단에, 상기 제M 주기 신호의 1주기보다도 작고, 다른 주기 신호의 주기보다도 큰 폭으로 소정 양 시프트하는 제M 위상 시프트 회로로 이루어지는 위상 시프트 회로군, 및
상기 위상 시트로 회로가 어느 위상으로 신호를 출력할지를 선택하는 위상 시프트 컨트롤러를 구비하는 것을 특징으로 하는 (18) 내지 (25) 중 어느 하나에 기재된 타이밍 신호 발생 회로.
이 타이밍 신호 발생 회로에서는, 주기가 일정하거나 또는 변화하고, 일주기 사이에 적어도 2개의 레벨에서 천이하는 처리 대상 신호의 당해 레벨 천이의 타이밍 신호를 세밀한 타이밍으로 정확하게 발생할 수 있다. 특히, PWM 장치나 VCO에 구비된 발진 회로(주기 신호 발생 회로)에서, 주기 신호의 온 오프의 시간 폭을 세말한 타이밍으로 정확하게 설정할 수 있다. 즉, 이 타이밍 신호 발생 회로에서는, 메인 클록이 수십 MHz 정도의 발진기를 사용하여도, 수십 내지 수백 GHz의 주파수의 클록을 일부분에서 동작시키는 것만으로, 타이밍이 세밀하고 또한 정확한 타이밍 신호(처리 대상 신호의 천이 타이밍을 담당하는 신호)를 발생할 수 있고, 제어 장치가 저소비 전력의 PWM 제어 장치나, 제어 장치가 저소비 전력의 VCO를 생성할 수 있다.
또한, 이 타이밍 신호 발생 회로에서, 주파수 컨트롤러는 계수가 개시되지 않은 주파수 신호 발생 회로를 활성화하지 않도록 할 수 있기 때문에, 전력 소비가 더욱 저감된다.
도 50은 상기의 타이밍 신호 발생 회로의 예를 나타내는 설명도이다. 도 50에서, 타이밍 신호 발생 회로(8)는 주기가 일정하든지 또는 변화하고, 일주기 사이에 2 이상의 레벨에서 천이하는 처리 대상 신호의 당해 레벨 천이의 타이밍 신호를 발생한다. 구체적으로는, 처리 대상 신호는 펄스 폭 변조(PWM)된 펄스 신호 나, 전압 제어 발진기(VCO)의 출력 펄스 신호이다.
타이밍 신호 발생 회로(8)는 주기 신호 발생 회로(81), 계수 회로군(82), 주파수 컨트롤러(86), 신호 선택 회로(본 발명의 타이밍 신호 발생 회로에 대응; 84), 및 신호 선택 컨트롤러(85)로 이루어진다.
주기 신호 발생 회로(81)는 제1 주기 신호(FRG1)를 발생하는 제1 주파수 신호 발생 회로(811), 제2 주기 신호(FRG2)를 발생하는 제2 주파수 신호 발생 회로(812), 제3 주기 신호(FRQ3)를 발생하는 제3 주파수 신호 발생 회로(813), 및 제4 주기 신호(FRG4)를 발생하는 제4 주파수 신호 발생 회로(814)로 이루어지며, 제2 주기 신호(FRG2)는 제1 주기 신호(FRG1)보다도 주파수가 높고, 제3 주기 신호(FRG3)는 제2 주기 신호(FRG2)보다도 주파수가 높고, 제4 주기 신호(FRG4)는 제3 주기 신호(FRG3)보다도 주파수가 높고, 제1 주기 신호(FRG1), 제2 주기 신호(FRG2), 제3 주기 신호(FRG3), 및 제4 주기 신호(FRG4)는 각각 다른 라인으로 출력된다.
계수 회로군(82)은 제1 주기 신호(FRG1)를 계수하는 제1 계수 회로(821), 제2 주기 신호(FRG2)를 계수하는 제2 계수 회로(822), 제3 주기 신호(FRG3)를 계수하는 제3 계수 회로(823), 및 제4 주기 신호(FRG4)를 계수하는 제4 계수 회로(824)로 이루어지며, 설정 회로(83)에 의해, 처리 대상 신호가 레벨 천이하는 타이밍 값(타이밍값 A)이 이들의 회로에 할당되어 세트된다. 본 예에서는, 제1 계수 회로(821)에는 N1이, 제2 계수 회로(822)에는 N2가, 제3 계수 회로(823)에는 N3이, 제4 계수 회로(824)에는 N4가 세트되어 있다.
본 예에서, 주파수 컨트롤러(86)는, 계수 개시시에 제1 주파수 신호 발생 회로(811)만을 활성화로 하고(다른 주파수 신호 발생 회로를 비활성화로 하고), 제1 주파수 신호 발생 회로(811)로부터 출력되는 제1 주기 신호(FRQ1)의 계수를 제1 계수 회로(821)가 종료했을 때에, 제2 주파수 신호 발생 회로(812)를 활성화한다. 마찬가지로, 제2 주파수 신호 발생 회로(812)로부터 출력되는 제2 주기 신호(FRQ2)의 계수를 제2 계수 회로(822)가 종료했을 때에, 제3 주파수 신호 발생 회로(813)를 활성화하고, 제3 주파수 신호 발생 회로(813)로부터 출력되는 제3 주기 신호(FRQ3)의 계수를 제3 계수 회로(823)가 종료했을 때에, 제4 주파수 신호 발생 회로(814)를 활성화한다.
또한, 본 예에서, 주파수 컨트롤러(86)는 주파수 신호 발생 회로(81)를 제어하고 있지만, 제1 주파수 신호 발생 회로(811), 제2 주파수 신호 발생 회로(812), 제3 주파수 신호 발생 회로(813), 및 제4 주파수 신호 발생 회로(814)를 제어하는 동시에, 계수 회로군(82)의 제1 계수 내지 제4 계수 회로(824)의 계수의 개시를 제어하도록 하여도 된다. 예를 들면, 제1 주파수 신호 발생 회로(811)가 동작할 때에 제1 계수 회로(821)를 활성화하고, 제2 주파수 신호 발생 회로(812)가 동작할 때에 제2 계수 회로(822)를 활성화하고, 제3 주파수 신호 발생 회로(813)가 동작할 때에 제3 계수 회로(823)를 활성화하고, 제4 주파수 신호 발생 회로(814)가 동작할 때에 제4 계수 회로(824)를 활성화할 수 있다. 또한, 주파수 컨트롤러(86)는 주파수 신호 발생 회로(81)의 동작을 제어시키지 않고(제1 주파수 신호 발생 회로(811), 제2 주파수 신호 발생 회로(812), 제3 주파수 신호 발생 회로(813), 및 제4 주파수 신호 발생 회로(814)를 모두 활성화하고), 계수 회로군(82)의 계수 회로(821 ~ 824)의 계수의 개시를 제어하도록 하여도 된다.
신호 선택 회로(84)는, 최후로 활성화되는 주파수 신호 발생 회로의 출력을 계수하는 계수 회로(제1 계수 회로 ~ 제4 계수 회로 중 어느 하나)가 계수 종료시에 출력하는 신호를 받았을 때에, 타이밍 신호를 출력한다. 또한, 주파수 컨트롤러(86)가 주파수 신호 발생 회로(81)의 동작을 제어하지 않고, 계수 회로군(82)의 계수 회로(821 ~ 824)의 계수의 개시를 제어하는 경우에는, 최후로 활성화되는 계수 회로(제1 계수 회로 ~ 제4 계수 회로 중 어느 하나)가 출력하는 신호를 받았을 때에, 타이밍 신호를 출력한다.
도 50의 예에서는, 최후로 활성화되는 주파수 신호 발생 회로는 N2, N3, N4가 제로인 때에는 제1 주파수 신호 발생 회로(811)이며, N2가 제로가 아니고 N3, N4가 제로인 때에는 제2 주파수 신호 발생 회로(812)이고, N3가 제로가 아니고 N4가 제로인 때에는 제3 주파수 신호 발생 회로(813)이며, N4가 제로가 아닌 때에는 제4 주파수 신호 발생 회로(814)이다.
신호 선택 컨트롤러(85)에서는, N1, N2, N3, 및 N4가 미리 입력되어 있 고, 이 N1, N2, N3, 및 N4에 의거하여 신호 선택 회로(84)의 선택을 제어하고, 계수 회로(821 ~ 824)에 의한 주기 신호의 계수가 모두 종료했을 때에, 출력해야 하는 신호(타이밍 신호(TS))를 신호 선택 회로(84)에 선택시킨다.
도 51 및 도 52는 도 50의 타이밍 신호 발생 회로(8)의 동작의 예를 나타내는 타이밍도이다. 도 51에서, N1, N2, N3, 및 N4가 제로가 아니며, N3가 제로인 예를 나타내고 있다. 우선, 제1 계수 회로(821)에 의한 N1의 계수가 개시되고, 제1 계수 회로(821)에 의한 N1의 계수가 종료되면, 제2 계수 회로(822)에 의한 N2의 계수가 개시된다. 제2 계수 회로(822)에 의한 N2의 계수가 종료되면, 제3 계수 회로(823)에 의한 계수는 행해지지 않고, 제4 계수 회로(824)에 의한 N4의 계수가 개시되고, 제4 계수 회로(824)에 의한 N4의 계수가 종료하면, 제4 계수 회로(824)가 출력하는 계수 종료 신호가 신호 선택 회로(84)에 출력되고, 신호 선택 회로(84)는 타이밍 신호(TS)를 출력한다.
도 52에서, N2, N3가 제로가 아니고, N1, N4가 제로인 예를 나타내고 있다. 이 경우에는, 제1 계수 회로(821)에 의한 N1의 계수는 행해지지 않고, 우선 제2 계수 회로(822)에 의한 N2의 계수가 개시되고, 제2 계수 회로(822)에 의한 주기 신호(N2)의 계수가 종료하면, 제3 계수 회로(823)에 의한 N3의 계수가 개시된다. 즉, 제3 계수 회로(823)에 의한 N3의 계수가 종료하면, 제4 계수 회로(824)에 의한 계수는 행해지지 않고, 제3 계수 회로(823)가 출력하는 계수 종료 신호가 신호 선택 회로(84)에 출력되고, 신호 선택 회로(84)는 타이밍 신호(TS)를 출력한다.
도 53은 본 발명의 타이밍 신호 발생 회로의 다른 예를 나타내는 설명도이다. 도 50의 타이밍 신호 발생 회로(8)에서는, 주기 신호 발생 회로(81)를 복수의 주파수 신호 발생 회로에 의해 구성한 경우를 설명하였지만, 본 예의 타이밍 신호 발생 회로(8)에서는, 주기 신호 발생 회로(81)는 1개의 발진 회로(87)에 의해 구성된다. 발진 회로(87)는 4개의 주파수를 발생할 수 있는 회로이며, 본 예에서는, 도 53에 나타낸 바와 같이, 발진 회로(87)의 후단에 선택 스위치(멀티플렉서; 88)가 설치되어 있다.
주파수 컨트롤러(86)는 주기 신호 발생 회로(81)로부터 4개의 주파수(frq1, frq2, frq3, frq4)를 순차적으로 출력시키고(4개의 주파수 모두가 출력되지 않는 경우도 있음), 주파수가 frq1인 때에는 제1 계수 회로(821)에, 주파수가 frq2인 때에는 제2 계수 회로(822)에, 주파수가 frq3인 때에는 제3 계수 회로(823)에, 주파수가 frq4인 때에는 제4 계수 회로(824)에 발진 회로(87)가 접속한다.
도 54의 (A)와 (B)에 의해, 도 53(본 발명의 타이밍 신호 발생 회로의 다른 예)에서 사용되는 주기 신호 발생 회로의 구체예를 설명한다.
도 54의 (A)는 발진 회로(87)의 일부를 나타내고 있으며 저항(R1)에 직렬로 바이폴라 트랜지스터(Tr)가 접속되어 있다. 도 54의 (A)에서는, 트랜지스터(Tr)의 주 전류(I)를 비포화 영역에서 제어하고 있고(제어 전류는 베이스 전류(IB)), 실질적으로, 트랜지스터(Tr)를 가변 저항(req)으로서 동작시키고 있으며, 공진 회로 중의 저항의 값을 연속적으로 변화시키는 것, 즉 발진 주파수를 변화시키는 것이 가능하다.
도 54의 (B)에서, 주기 신호 발생 회로는, 트랜지스터(Trk; k=1, 2, 3, …, M)와 이 트랜지스터의 주 전류 경로에 설치된 저항(Rk)과의 직렬 접속 회로의 조를 병렬 접속하여 구성된다. 이 주기 신호 발생 회로에서는, 트랜지스터(Trk)를 스위치로서 동작시키고 있으며, 공진 회로 중의 저항의 값을 단계적으로 변화시키는 것, 즉 발진 주파수를 변화시키는 것이 가능하다.
이 예의 타이밍 신호 발생 회로(8)에서는, 상기한 타이밍 신호 발진 회로와 마찬가지로, 작은 계수 회로로, 큰 계수의 계수를 행할 수 있고, 이들에 의해 소망의 타이밍을 발생할 수 있다. CMOS 프로세스에 의해 제작된 회로에서는, 소비 전력이 상승(rising edge)이나 하강(falling edge)의 출현 회수에 의존한다. 주기 신호의 상승이나 하강의 회수를 저감할 수 있는 본 예는, CMOS 프로세스에 의한 제작에 바람직하다. TTL의 제조 프로세스에 의해 제작된 회로에서는, 소비 전력이 온 주기의 길이에 의존하므로, 당해 회로의 경우에는 후술하는 바와 같이(도 62 참조), 낮은 주파수에서의 온 시간의 시비율을 짧게 함으로써, 소비 전력을 저감할 수 있다.
도 55는 도 53의 타이밍 신호 발생 회로(8)에서, 기억 장치군(89)의 전단에 위상 시프트 회로군(80)을 설치한 변형예를 나타내고 있다. 제1 계수 회로(821)에 위상 시프트 회로군(80)은, 제1 위상 시프트 회로(801), 제2 위상 시프트 회로(802), 제3 위상 시프트 회로(803), 및 제4 위상 시프트 회로(804)로 이루어진다.
도 55에 나타낸 타이밍 신호 발생 회로(8)에서는, 각 위상 시프트 회로(803 ~ 804)는 주파수 신호 발행 회로(811 ~ 814)가 발생하는 주파수 사이의 세밀함을 보완할 수 있다. 위상 시프트 컨트롤러(801)는 임의의 위상 시프트 양을 제어할 수 있다.
제1 위상 시프트 회로(801)의 주기는 제1 주기 신호의 1주기보다도 작고(제1 주기 신호의 주파수보다도 크고), 다른 주기 신호의 주기보다도 큰(제1 주기 신호의 주파수보다도 작은) 폭으로 소정 양 위상을 시프트하고, 제2 위상 시프트 회로(802)의 주기는 제2 주기 신호의 1주기보다도 작고, 다른 주기 신호의 주기보다도 큰 폭으로 소정 양 위상을 시프트하고, …, 제M 위상 시프트 회로(802)의 주기는 제M 주기 신호의 1주기보다도 작고, 다른 주기 신호의 주기보다도 큰 폭으로 소정 양 위상을 시프트할 수 있다.
도 56은 도 53의 타이밍 신호 발생 회로(8)에서, 기억 장치군(89)의 후단에 위상 시프트 회로군(80)을 설치한 변형예를 나타내고 있다. 이 경우에도, 1개의 위상 시프트 회로를 선택 스위치(88)의 후단(계수 회로군(82)의 전단)에 설치하여, 주파수 신호 발생 회로(811 ~ 814)가 발생하는 주파수 사이의 세밀함을 보 완할 수 있다.
또한, 도 55나 도 56의 타이밍 신호 발행 회로(8)에서는, 4개의 위상 시프트 회로(801 ~ 804)를 설치하였지만, 이들을 설치하지 않고, 1개의 위상 시프트 회로를 선택 스위치(88)의 후단(계수 회로군(82)의 전단)에 설치하여, 주파수 신호 발생 회로(811 ~ 814)가 발생하는 주파수 사이의 세밀함을 보완할 수 있다.
또한, 도 53의 타이밍 신호 발생 회로(8)에서, 선택 회로의 후단에 위상 시프트 회로를 설치할 수 있다. 이 경우에, 위상 시프트 회로는 주기 신호 발생 회로가 발생하는 주파수 중 최대의 주파수 신호의 1주기보다도 작은 폭으로 소정 양 위상을 시프트할 수 있다.
상기의 설명에서는 도 53의 타이밍 신호 발생 회로(8)에 위상 시프트 회로를 설치하는 예를 설명하였지만, 도 50의 타이밍 신호 발행 회로(8)의 계수 회로군(82)의 전단 또는 후단에 4개의 위상 시프트 회로군을 설치할 수도 있고, 신호 선택 회로(84)의 후단에 위상 시프트 회로를 설치할 수도 있다.
도 57에 위상 시프트 회로의 일례를 나타낸다. 도 57의 위상 시프트 회로에서는, 위상 시프트 컨트롤러가 삼상(tri-state) 지연 소자를 제어하여, 지연 시간 T, 2·T, …, M·T 중 어느 하나의 지연을 갖는 신호를 출력할 수 있다.
본 발명에서 사용할 수 있는 타이밍 신호 발생 회로의 또 다른 예를 이하에 설명한다. 이 타이밍 신호 발생 회로(8)는 도 58에 나타낸 바와 같이 주기 신호 발생 회로(81), 계수 회로(820), 설정 회로(83), 및 주파수 컨트롤러(86)를 구비하고 있다.
주기 신호 발생 회로(81)는 주파수가 변화하는 주기 신호를 발생한다. 주기 신호 발생 회로(81)는 제1 주파수(f1), 제2 주파수(f2), …, 제M 주파수(fM)의 신호(frq1, frq2, …, frqM)를 순차적으로 출력할 수 있도록 구성된다.
프리세트값은 제1 주파수(f1)의 신호 개수(q1), 제2 주파수(f2)의 신호 개수(q2), …, 제M 주파수(fM)의 신호 개수(qM)의 합계값,
tot = q1 + q2 + … + qM 이다.
계수 회로(820)는 주기 신호를 수신하여 그 개수를 계수하고 당해 계수값이 프리세트값에 도달했을 때에 계수 종료 신호를 출력한다.
설정 회로(83)는, 계수 장치에 계수 컨트롤러는 설정 회로(83)는, 계수 회로(820)에 상기한 프리세트값(tot)을 세트한다.
주파수 컨트롤러(86)는 주기 신호 발생 회로(81)가 출력하는 주기 신호의 주파수를 제어하는 것으로, 주기 신호 발생 회로(81)에, 제1 주파수(f1)의 신호(frq1)를 q1개 출력시키고, 제2 주파수(f2)의 신호(frq2)를 q2개 출력시키고, …, 제M 주파수(fM)의 신호(frqM)를 qM개 출력시킨다.
본 발명의 타이밍 신호 발생 회로(8)에서는, 계수 회로에 레지스터를 설치하고, 상기 계수값이 q1, (q1+q2), …, (q1+q2+…+qM -1)에 도달했을 때에, 주파수 컨트롤러에 소정 신호(해당 주파수 신호의 계수 종료를 나타내는 신호)를 출력할 수 있다.
주기 신호 발생 회로(81)는 상술한 바와 같이 복수의 주파수 신호 발생 회로로 구성할 수도 있고, 도 59에 나타낸 바와 같이, 단일의 발진 회로로 구성할 수도 있다. 도 59에서, 주기 신호 발생 회로(81)는 발진 회로(87)와 선택 스위치(멀티플렉서; 88)로 구성되어 있다.
도 58 및 도 59의 타이밍 신호 발생 회로(8)에서는, 작은 계수 회로로, 큰 수치의 계수를 행할 수 있고, 이에 의해 소정의 타이밍(수치 tot로 표시됨)을 발생할 수 있다.
도 60의 (A)에서는 높은 주파수(fH; 주기(TH))로 “27”을 세는 통상의 계수를 나타내고 있다. 도 60의 (B) 및 (C)는, 1개의 계수 회로에 의해 다른 주파수의 신호를 계수하는 경우의 파형도이다.
도 60의 (B)에 나타낸 바와 같이, 낮은 주파수(fL=fH/10(주기(TL)=10·TH))의 신호를 “2” 세고, 다음으로 높은 주파수(fH)의 신호를 “7” 세는 것은, 높은 주파수(fH)의 신호를 “27” 세는 것(도 60의 (A))과 같다. 도 60의 (C)에 나타낸 바와 같이, 낮은 주파수(fL=fH/10(주기(TL)=10·TH))의 신호를 “1” 세고, 다음으로 높은 주파수(fH)의 신호를 “17” 세는 것도, 높은 주파수(fH)의 신호를 “27” 세는 것과 같다.
도 61의 (A) 및 (B)는, 2개의 계수 회로에 의해 다른 주파수의 신호를 계수하는 경우의 파형도이다. 도 61의 (A)에 나타낸 바와 같이, 낮은 주파 수(fL=fH/10(주기(TL)=10·TH))의 신호를 “2” 세고, 다음으로 높은 주파수(fH)의 신호를 “7” 세는 것은, 높은 주파수(fH)의 신호를 “27” 세는 것(도 60의 (A) 참조)과 같다. 도 61의 (B)에 나타낸 바와 같이, 낮은 주파수(fL=fH/10(주기(TL)=10·TH))의 신호를 “1” 세고, 다음으로 높은 주파수(fH)의 신호를 “17” 세는 것도, 높은 주파수(fH)의 신호를 “27” 세는 것과 같다.
CMOS 프로세스에 의해 제조된 회로에서는, 소비 전력은 상승이나 하강의 출현 회수에 의존한다. 따라서, 주기 신호의 상승이나 하강의 회수를 저감할 수 있는 본 예에서는, CMOS 프로세스에 의한 제조에 바람직하다. TTL의 제조 프로세스에 의해 제조된 회로에서는, 소비 전력은 온 주기의 길이에 의존하므로, 당해 회로의 경우에는 도 62에 나타낸 바와 같이, 낮은 주파수에서의 온 시간의 시비율을 짧게 함으로써, 소비 전력을 저감할 수 있다.
계수 회로(820)의 레지스터에 세트되는 값은, q1, (q1+ q2), …, (q1+ q2+…+ qM)이어도 된다. 이 경우, 다음의 주파수로 변경하기 위한 처리에 시간이 걸이고, 오차가 생가는 경우가 있다. 이 오차가 문제로 될 때는, 이들로부터 소정 수를 감산(예를 들면, 각각 “1”을 감산)한 값을 레지스터에 세트하여도 된다. 구체적으로는, 레지스터에 세트하는 값을 (q1-1), (q1+ q2-1), …, (q1+ q2+…+ qM -1)로 하여, 이들을 계수한 후에, 다음의 주파수로 이행하는 처리를 행할 수 있다.
또한, 주파수 컨트롤러나 주기 신호 발생 회로에, 주파수(f1, f2, …, fM-1)마다의 신호 개수(q1, q2, …, qM -1)를 계수하는 기능을 구비하면 된다. 이 경우에도, 주파수 컨트롤러나 주기 신호 발행 회로는, q1, (q1+ q2), …, (q1+ q2+…+ qM-1)를 계수했을 때에, 주기 신호 발해 회로로부터 다음의 주파수 신호가 출력되도록 하여도 되고, (q1-1), (q1+ q2-1), …, (q1+ q2+…+ qM -1-1)를 계수한 후에, 다음의 주파수로 이행하는 처리를 행할 수 있다.
도 63에서의 타이밍 신호 발생 회로는, 주기 신호 발생 회로(81), 계수 회로(820), 설정 회로(83), 및 주파수 컨트롤러(86)을 구비하고 있다. 주기 신호 발생 회로(81)는 주파수 컨트롤러(86)로부터의 제어 신호에 따라서, 소정의 주파수(f1, f2, f3)의 신호(frq1, frq2, frq3) 중 어느 하나를 출력한다. 주기 신호 발생 회로(81)는 도 58이나 도 59에서 설명한 주기 신호 발생 회로(81)와 실질적으로 동일하다.
계수 회로(820)는 레지스터(rg)를 구비하고 있다. 본 예에서, 설정 회로(83)는 10진수로 “532”의 값을 취득하고, 이 값을 계수 회로(820)의 도시하지 않은 레지스터에 세트하는 동시에, 레지스터(rg)에 “5”, “8”(=5+3), 및 “10”(=5+3+7)을 세트한다.
주파수 컨트롤러(86)는 온(on) 신호를 주기 신호 발생 회로(81)에 출력하고, 주기 신호 발생 회로(81)는 주파수(f1)의 신호를 출력한다. 계수 회 로(820)는 계수값이 “5”에 도달했을 때에, 주파수 컨트롤러(86)에 주파수(f1)의 신호의 계수가 종료했음을 의미하는 신호를 출력한다.
즉, 주파수 컨트롤러(86)는 최초에는 주기 신호 발생 회로(81)로부터 주파수(f2)의 신호를 출력시킨다. 계수 회로(820)는 계수값이 “8”에 도달했을 때에, 주파수 컨트롤러(86)에 주파수(f2)의 신호의 계수가 종료했음을 의미하는 신호를 출력한다.
이 후에, 주파수 컨트롤러(86)은, 최초에는 주기 신호 발생 회로(81)로부터 주파수(f3)의 신호를 출력시킨다. 계수 회로(820)는, 계수값이 “10”(=5+3+2)에 도달했을 때에, 계수 종료 신호(타이밍 신호(TS))를 출력한다.
도 64에서의 타이밍 신호 발생 회로(8)는 도 63의 타이밍 신호 발생 회로(8)에서와 마찬가지로, 주기 신호 발생 회로(81), 계수 회로(820), 설정 회로(83), 및 주파수 컨트롤러(86)를 구비하고 있다.
설정 회로(83)은 10진수로 “4562”의 값을 취득하고 있고, 계수 회로(820)의 레지스터(rg0)는 이 값이 세트되어 있다. 주기 신호 발생 회로(81)는 주파수(f1)의 신호를 생성하는 레지스터(rg1 )를 구비한 주파수 신호 발생 회로(811), 주파수(f2)의 신호를 생성하는 레지스터(rg2)를 구비한 주파수 신호 발생 회로(812), 주파수(f3)의 신호를 생성하는 레지스터(rg3)를 구비한 주파수 신호 발생 회로(813), 주파수(f4)의 신호를 생성하는 주파수 신호 발생 회로(814)로 이루어진 다. 본 예에서는, 주파수 컨트롤러(86)는 상기 “4562”의 상위 3자리 “456”을 취득하며, rg1, rg2, rg3에는 “4”, “5”, “6”이 세트된다.
주파수 컨트롤러(86)은 온(on) 신호를 주파수 신호 발생 회로(811)에 출력하고, 주파수 신호 발생 회로(811)는 계수 회로(820)에 레지스터(rg1)에 세트된 값(“4”)의 개수만큼 주파수(f1)의 신호를 출력한다. 주파수 신호 발생 회로(811)는 4개째의 신호 출력 후, 온(on) 신호를 주파수 신호 발생 회로(812)에 출력하고, 주파수 신호 발생 회로(812)는 계수 회로(820)에 레지스터(rg2)에 세트된 값(“5”)의 개수만큼 주파수(f2)의 신호를 출력한다. 주파수 신호 발생 회로(812)는 5개째의 신호 출력 후, 온(on) 신호를 주파수 신호 발생 회로(813)에 출력하고, 주파수 신호 발생 회로(813)는 계수 회로(820)에 레지스터(rg3)에 세트된 값(“6”)의 개수만큼 주파수(f3)의 신호를 출력한다. 주파수 신호 발생 회로(813)는 6개째 신호 출력 후, 온(on) 신호를 주파수 신호 발생 회로(814)에 출력하고, 주파수 신호 발생 회로(814)는 계수 회로(820)에 주파수(f4)의 신호를 출력한다. 계수 회로(820)는 주파수(f4)의 신호를, 계수값이 “17”이 되기까지 계수한다.
도 65는 도 59의 타이밍 신호 발생 회로(8)에 위상 시프트 회로(800)를 설치한 예를 나타내는 도면이다. 도 65에서, 위상 시프트 회로(800)는 P1의 위치(선택 스위치(88)의 후단)에 설치하였지만, P2의 위치(선택 스위치(88)의 전단)나 P3의 위치(계수 회로(820)의 후단)에 설치될 수도 있다. 시프트 폭은 통상 주기 신호 발생 회로가 발생하는 주파수 중 최대의 주파수의 신호의 1주기보다도 작은 폭이다. 위상 시프트 컨트롤러(810)는 위상 시프트 회로(800)가 어느 위상에서 신호를 출력할지를 선택할 수 있다. 위상 시프트 회로(800)는 도 57에 나타낸 위상 시프트 회로(800)와 동일한 것을 예시할 수 있다.
본 발명의 도 50, 도 53, 도 55, 도 56, 도 58, 도 59, 도 63, 도 64, 및 도 65에 나타낸 타이밍 신호 발생 회로의 복수 유닛을 복수 직렬로 접속하여 타이밍을 발생시킬 수 있다. 이 경우, 후단의 유닛의 주기 신호 발생 회로의 최소 주파수가, 후단의 유닛의 주기 신호 발생 회로의 최대 주파수보다도 크게 한다.
상기한 위상이 시프트한 펄스는 (28) 내지 (36)의 펄스 발생 회로에 의해 생성할 수 있다.
(28) 구형(矩形) 또는 대략 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 축차 증가 또는 축차 감소하는 신호를 출력하는 적분 회로,
일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로, 및
상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들의 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강인 펄스를 출력하는 비교 회로를 구비하는 것을 특징으로 하는 펄스 발생 회로.
(29) 상기 기준 신호 출력 회로가 D/A 변환기를 구비하고, 또는 D/A 변환기의 후단에 저역 필터를 더 구비하는 것을 특징으로 하는 (28)에 기재된 펄스 발생 회로.
(30) 상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조가 병렬로 복수 구비되고, 상기 비교 회로의 후단에 선택 회로가 구비되는 것을 특징으로 하는 (28) 또는 (29)에 기재된 펄스 발생 회로.
(31) 상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조가 직렬로 복수 구비되는 것을 특징으로 하는 (28) 또는 (29)에 기재된 펄스 발생 회로.
(32) 상기 적분 회로가 복수의 적분 회로 요소와 상기 적분 회로 요소의 출력을 선택하는 선택 회로를 구비하고, 및/또는,
상기 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소와 상기 기준 신호 출력 회로 요소의 출력을 선택하는 선택 회로를 구비하고 있는 것을 특징으로 하는 (28) 또는 (29)에 기재된 펄스 발생 회로.
(33) 적분 회로가 복수이며, 이들의 적분 회로의 출력 측에 상기 비교 회로가 각각 구비되고,
상기 복수의 비교 회로는 상기 복수의 적분 회로와 상기 기준 신호 출력 회로의 출력을 비교하는 것을 특징으로 하는 (28) 또는 (29)에 기재된 펄스 발생 회로.
(34) 기준 신호 출력 회로가 복수이며, 이들의 기준 신호 출력 회로의 출력 측에 상기 비교 회로가 각각 구비되고,
상기 복수의 비교 회로는 상기 복수의 기준 신호 출력 회로와 상기 적분 회로의 출력을 비교하는 것을 특징으로 하는 (28) 또는 (29)에 기재된 펄스 발생 회로.
(35) 출력 단에 상기 구형 또는 대략 구형의 펄스 신호와 상기 비교 회로의 출력 신호를 합성하는 파형 합성 회로를 구비하는 것을 특징으로 하는 (28) 내지 (34) 중 어느 하나에 기재된 펄스 발생 회로.
(36) 상기 파형 합성 회로의 전단 또는 후단에 계수 회로를 더 구비하고,
상기 펄스 신호의 주파수 이하의 펄스 신호를 생성하고, 처리 대상 펄스의 턴온 및/또는 턴오프의 타이밍을 발생하는 것을 특징으로 하는 (28) 내지 (35) 중 어느 하나에 기재된 펄스 발생 회로.
입력된 펄스 신호와 기준 신호로부터, 소망의 파형을 생성할 수 있고, 구체적으로는, PWM 장치 등의 상승 에지나 하강 에지를 미세 조정하고(발진 회로보다도 높은 분해 정밀도로 펄스의 온 또는 오프의 시간 폭을 세트하고), 또는 데드 타임, 주기 등을 높은 정밀도로 조정할 수 있다.
상기의 펄스 발생 회로에서는, 적분 회로를 직렬 접속함으로써, 기준 신호에 이용하는 D/A 변환기의 분해능이 낮아져도, 여러 단에 걸쳐 순차적으로 짧아지는 상승 시간에 반복함으로써, 높은 분해능의 D/A 변환기를 이용하는 것과 같은 효과를 얻게 되고, 높은 분해능의 타이밍 파형을 얻을 수 있다.
도 66의 (A)는 펄스 발생 회로의 예를 나타내는 설명도이다. 도 66의 (A)에서, 펄스 발생 회로(9)는 적분 회로(91), 기준 신호 출력 회로(92), 및 비교 회로(93)를 구비하고 있다.
적분 회로(91)는 구형 또는 대략 구형의 펄스 신호를 입력하고, 당해 펄스 신호를 적분한 축차 증가 또는 축차 감소하는 신호를 출력한다. 적분 회로(91)는 활성 소자를 포함하지 않는 회로(커패시터와 저항으로 이루어지는 회로)로 구성할 수도 있고, 활성 소자를 포함하는 회로로 구성할 수도 있다.
기준 신호 출력 회로(92)는 일정한 값 또는 변화하는 값을 기준 신호로서 출력한다. 기준 신호 출력 회로(92)는 D/A 변환기로 구성할 수 있다. 또한, 기준 신호 출력 회로(92)가 변화하는 값을 출력하는 경우에는, D/A 변환기의 후단에 저역 필터를 더 설치하고, D/A 변환기의 출력을 매끄럽게 할 수 있다.
비교 회로(93)는 적분 회로(91)의 출력과 기준 신호 출력 회로(92)의 출력을 비교하고, 구형 또는 대략 구형의 펄스 신호에 시간 변조가 더해진 신호를 출력할 수 있다.
도 66의 (B)는 적분 회로(9)의 입력(펄스 발생 회로(9)의 입력; S1), 적분 회로(91)의 출력(S2), 기준 신호 출력 회로(92)의 출력(S3), 및 비교 회로(93)의 출력(S4)의 일례를 나타낸다.
펄스 발생 회로(9)에서는, 도 67의 (A)에 나타낸 바와 같이, 적분 회로(91)를 복수의 적분 회로 요소(도 67의 (A)에서는 SE1, SE2, SE3)와 선택 회 로(SLCT1)에 의해 구성할 수 있다.
선택 회로(SLCT1)는 도시하지 않은 선택 컨트롤러로부터의 지시에 의해, 적분 회로 요소(SE1, SE2, SE3)의 어느 하나를 선택할 수 있다. 도 67의 (B)에 펄스 발생 회로의 입력(적분 회로 요소(SE1, SE2, SE3)의 입력; S1), 적분 회로 요소(SE1, SE2, SE3)의 출력(S21, S22, S23), 선택 회로(SLCT1)의 출력(S2), 기준 신호 출력 회로(92)의 출력(S3), 및 비교 회로(93)의 출력(S4)의 일례를 나타낸다.
또한, 도 68의 (A)에 나타낸 바와 같이, 기준 신호 출력 회로(92)를 복수의 기준 신호 출력 회로 요소(도 68의 (A)에서는 BE1, BE2, BE3)와 선택 회로(SLCT2)에 의해 구성할 수 있다. 도 68의 (B)에 펄스 발생 회로의 입력(적분 회로의 입력; S1), 적분 회로 출력(S2), 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 출력(S31, S32, S33), 선택 회로(SLCT2)의 출력(S3), 및 비교 회로(93)의 출력(S4)의 일례를 나타낸다.
또한, 펄스 발생 회로(9)에서는, 도 69에 나타낸 바와 같이 적분 회로(91)를 복수의 적분 회로 요소(도 69에서는 SE1, SE2, …, SEM)와 선택 회로(SLCT1)에 의해 구성하고, 기준 신호 출력 회로(92)를 복수의 기준 신호 출력 회로 요소(도 69에서는 BE1, BE2, …, BEM)와 선택 회로(SLCT2)에 의해 구성할 수 있 다.
또한, 펄스 발생 회로(9)에서는, 도 70에 나타낸 바와 같이 적분 회로(91)를 복수의 적분 회로 요소(도 70에서는 SE1, SE2, …, SEM)와, 이들로부터의 신호를 입력하고 복수 신호(도 70에서는 2개의 신호(S21, S22))를 출력하는 선택 회로(SLCT1)에 의해 구성한다.
또한, 기준 신호 출력 회로(92)를 복수의 기준 신호 출력 회로 요소(도 70에서는 BE1, BE2, …, BEM)와 복수 신호(도 70에서는 2개의 신호(S31, S32))를 출력하는 선택 회로(SLCT2)에 의해 구성하고, 비교 회로(93)를 복수의 비교 회로 요소(도 68의 (B)에서는 부호 CE1, CE2로 나타냄)에 의해 구성할 수 있다. 여기서, 비교 회로(93)는 적분 회로(91)로부터의 2개의 신호 중 하나(S21)와 기준 신호 출력 회로(92)로부터의 2개의 신호 중 하나(S31)를 입력하는 비교 회로 요소(CE1), 적분 회로(91)로부터의 2개의 신호 중 다른 하나(S22)와 기준 신호 출력 회로(92)로부터의 2개의 신호 중 다른 하나(S32)를 입력하는 비교 회로 요소(CE2)로 구성할 수 있다.
도 67, 도 68에서는, 적분 회로(91), 기준 신호 출력 회로(92) 중 어느 하나가 선택 회로(도 67에서는 SLCT1, 도 68에서는 SLCT2)를 갖고 있는 경우를 설명하고, 도 69, 도 70에서는, 적분 회로(91), 기준 신호 출력 회로(92) 쌍방이 선택 회로(SLCT1, SLCT2)를 갖고 있는 경우를 설명하였지만, 도 71 내지 도 76에 나타낸 바와 같이, 적분 회로(91), 기준 신호 출력 회로(92)가 함께 선택 회로를 포함하지 않도록 구성할 수 있다.
도 71은, 적분 회로(91)가 복수의 적분 회로 요소를 포함하고, 비교 회로(93)가 복수의 비교 회로 요소를 포함하는 예를 나타내는 설명도이다. 도 71에서, 적분 회로 요소(91)는 3개의 적분 회로 요소(SE1, SE2, SE3)로 이루어지고, 비교 회로 요소(93)는 3개의 비교 회로 요소(CE1, CE2, CE3)로 이루어진다. 적분 회로 요소의 출력(SE1, SE2, SE3)은 비교 회로 요소(CE1, CE2, CE3)에 입력된다. 또한, 적분 회로 요소(SE1, SE2, SE3)의 적분 특성은 다르다.
비교 회로 요소(CE1, CE2, CE3)는 각각 기준 신호 발생 회로(92)로부터의 신호(S3)를 입력하고, 비교 결과(신호 S41 ~ S43)를 파형 합성 회로(94)에 출력한다. 파형 합성 회로(94)는 신호(S41 ~ S43) 이외에 펄스 신호(S1)을 입력하고, 이들의 신호에 의거하여 파형 합성을 행한다. 파형 합성 회로(94)는, 예를 들면, 내장한 선택 회로에 의해 신호(S41, S42, S43) 중 1개를 선택하고, 이 선택한 신호와 펄스 신호(S1)로부터 출력 펄스(S5)를 발생할 수 있다.
도 72는 도 71의 회로에서, 파형 합성 회로(94)가 펄스 신호(S1)를 입력시키지 않고, 비교 회로 요소(CE1, CE2, CE3)의 출력(S41, S42, S43)을 입력하여, 파 형 합성을 행하는 예를 나타내고 있다. 이 경우에는, 파형 합성 회로(94)는, 예를 들면, 내장한 선택 회로에 의해 신호 SS41, S42, S43 중 2개를 선택하고, 이들의 선택 신호로부터 출력 펄스(S5)를 발생할 수 있다.
도 71에서는 파형 합성 회로(94)에 의해 신호 S41, S42, S43 중 1개를 선택하여, 선택한 신호와 S1을 합성하는 예를 나타내었지만, 예를 들면, 파형 합성 회로(94) 대신에 선택회로를 이용하여 S1, S41, S42, S43 중 1개를 선택하여 출력하도록 하여도 된다. 또한, 도 72에서는 파형 합성 회로(94)에 의해 신호 S41, S42, S43 중 2개를 선택하여, 선택한 신호를 합성하는 예를 나타내었지만, 예를 들면, 파형 합성 회로(94) 대신에 선택 회로를 이용하여 S41, S42, S43 중 1개를 선택하여 출력하도록 하여도 된다.
도 73은 기준 신호 출력 회로(92)가 복수의 기준 신호 출력 회로 요소를 포함하고, 비교 회로(93)가 복수의 비교 회로 요소를 포함하는 예를 나타내는 설명도이다. 도 73에서, 기준 신호 출력 회로 요소 및 비교 회로 요소는 각각 3개이며, 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 출력(S31, S32, S33)은 비교 회로 요소(CE1, CE2, CE3)에 입력된다. 또한, 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 입출력 특성은 다르다.
비교 회로 요소(CE1, CE2, CE3)는 각각 적분 회로(91)로부터의 신 호(S2)를 입력하고, 비교 결과(신호 S41 ~ S43)를 파형 합성 회로(94)에 출력한다. 파형 합성 회로(94)는 신호 S41 ~ S43 이외에 펄스 신호(S1)를 입력하고, 이들의 신호에 의거하여 파형 합성을 행한다.
도 74는 도 73의 회로에서, 파형 합성 회로(94)가 펄스 신호(S1)를 입력시키지 않고, 비교 회로 요소(CE1, CE2, CE3)의 출력(S41 ~ S43)를 입력하여, 파형 합성을 행하는 예를 나타내고 있다.
도 73에서는 파형 합성 회로(94)에 의해 신호 S41, S42, S43 중 1개를 선택하여, 선택한 신호와 S1을 합성하는 예를 나타내었지만, 예를 들면, 파형 합성 회로(94) 대신에 선택 회로를 이용하여 S1, S41, S42, S43 중 1개를 선택하여 출력하도록 하여도 된다.
도 75는 적분 회로(911), 기준 신호 출력 회로(921), 비교 회로(931)의 조(G1)와, 적분 회로(912), 기준 신호 출력 회로(922), 비교 회로(932)의 조(G2)와, 적분 회로(913), 기준 신호 출력 회로(923), 비교 회로(933)의 조(G3)가 구비되고, 파형 합성 회로(94)가 공용되는 펄스 발생 회로(9)의 예를 나타내고 있다. 도 75의 펄스 발생 회로(9)에서는, 각 조(G1, G2, G3)로부터 다른 펄스(비교 회로 요소 CE1, CE2, CE3로부터의 S41, S42, S43)가 생성되고, 파형 합성 회로(94)는 이들의 신호와 입력 펄스 신호(S1)로부터 적당한 파형을 생성한다. 또한, 도 75는 적분 회로(91), 기준 신호 출력 회로(92), 비교 회로(93)가 각각 3개의 요소로 이 루어지고 파형 합성 회로(94)가 펄스 신호(S1)를 입력하는 파형 합성 회로(도 71, 도 73을 합성한 것)와 동일하다.
도 76은 도 75의 회로에서, 펄스 발생 회로(9)가 입력 펄스 신호(S1)를 입력하지 않는 예를 나타내는 도면이다. 도 76의 펄스 발생 회로(9)에서는, 각 조(G1, G2, G3)로부터 다른 펄스(비교 회로 요소 CE1, CE2, CE3로부터의 S41, S42, S43)가 생성되고, 파형 합성 회로(94)에 이들의 신호에 의거하여 적당한 파형(S5)을 생성한다. 또한, 도 76은 적분 회로(91), 기준 신호 출력 회로(92), 비교 회로(93)가 각각 3개의 요소로 이루어지고 파형 합성 회로(94)가 펄스 신호(S1)를 입력하지 않는 파형 합성 회로(도 72, 도 74를 합성한 것)와 동일하다.
도 77은 도 66의 펄스 발생 회로(9)를 구체적으로 나타내는 설명도이다.
본 형태에서는, 적분 회로(91)를 CR 회로에 의해 구성하고, 기준 신호 출력 회로(92)를 D/A 변환기(921)와 저역 필터(922)에 의해 구성하고, 비교 회로(93)를 아날로그 증폭기(OPAMP)에 의해 구성하고, 파형 합성 회로(94)를 AND 회로(또는 OR 회로)에 의해 구성하고 있다.
도 78의 (A) 및 (B)에, 도 73 또는 도 74의 펄스 발생 회로(9)의 동작 파형의 일례를 나타낸다. 도 78의 (A)는 파형 합성 회로(94)가 AND 회로인 경우를 나타내고, 도 78의 (B)는 파형 합성 회로(94)가 OR 회로인 경우를 나타내고 있다.
본래, 펄스 회로(S1)의 생성에 이용되는 기본 클록 주파수로 충분한 경우의 계(系)에서는 상기한 펄스 발생 회로는 그다지 유효하지 않다. 상기한 펄스 발생 회로(9)에 의해 만들어진 도 78의 (A)에서의 S5의 지연(td1), 도 78의 (B)에서의 S5의 지연(td2)에 의해, 실질적으로 기본 클록보다도 높은 클록을 사용한 것과 동일한 S5의 상승 에지(도 78의 (A)), 하강 에지(도 78의 (B))를 발생할 수 있다.
도 79의 (A) 및 (B)에, 펄스 신호(S1)의 생성에 이용된 기본 클록(CLK)보다도 높은 정밀도로 타이밍을 발생하는 동작 파형의 예를 나타낸다. 도 79의 (A)는 파형 합성 회로(94)가 AND 회로인 경우를 나타내고, 도 79의 (B)는 파형 합성 회로(94)가 OR 회로인 경우를 나타내고 있다. 도 79의 (A)에서의 S5의 상승 에지의 지연(td1)은 클록(CLK)의 주기(td0)보다도 짧게 설정될 수 있고, 도 79의 (B)에서의 S5의 하강 에지의 지연(td1)도 클록(CLK)의 주기(td0)보다도 짧게 설정될 수 있으므로, 실질적으로 클록(CLK)보다도 높은 클록을 사용한 것과 동일의 처리를 행할 수 있다.
도 80은 펄스 발생 회로에 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 직렬로 복수 구비되어 있는 예를 나타내는 설명도이다. 도 80에서, 적분 회로(911), 기준 신호 출력 회로(921), 비교 회로(931)의 조가 2개(G1, G2)가 직렬로 접속된 펄스 발생 회로(9)를 나타내며, 파형 합성 회로(94)가 G2의 후단에 구 비되어 있다. 파형 합성 회로(94)는 G1의 입력(S11)과 G2의 입력(S24)을 취득하여, 이들의 신호에 의거하여 적당한 파형 S5를 생성한다. 도 81은 기준 신호 출력 회로(921)를 G1과 G2에서 공용한 경우를 나타내고 있다.
G2에서의 적분 회로(911)의 시정수는, G2에서의 적분 회로(911)의 시정수보다도 크게 되도록 구성되어 있다.
이에 의해, G1에서의 세밀한 에지의 타이밍이 만들어지고, 또한 G2에서 보다 세밀한 에지의 타이밍이 만들어진다.
도 82는 도 80의 펄스 발생 회로(9)를 구체적으로 나타내는 회로이다. 도 80의 펄스 발생 회로(9)에서는 G1, G2 각각에 적분 회로(911), 기준 신호 출력 회로(921)의 직렬 접속을 단락하는 스위치(SW1, SW2)가 구비되어 있고, G1, G2의 직렬 접속의 어느 것을 선택할 수 있도록 구성되어 있다. 또한, G1, G2의 어느 것에 스위치를 구비하도록 하여도 된다.
본 예의 펄스 발생 회로(9)는 도 83의 동작 파형(파형 합성 회로(94)의 출력은 도시 생략)에 나타낸 바와 같이, 전단의 적분 회로(911), 기준 신호 출력 회로(921), 비교 회로(931)의 조(G1)에 의해, 기본 클록보다 높은 클록을 사용한 것과 동일한 에지(세밀 정밀도의 에지)가 생성되고, 또한 후단의 적분 회로(911), 기준 신호 출력 회로(921), 비교 회로(931)의 조(G2)에 의해, 보다 세밀한 에지로 된다.
도 84의 (A)는 도 66 등의 펄스 발생 회로(9)의 후단에 계수 회로(96)을 더 구비한 펄스 발생 회로의 설명도이며, 도 84의 (B)는 펄스 발생 회로(2)의 동작을 설명하는 타이밍도이다. 도 84의 (B)에 나타낸 바와 같이, 펄스 신호의 주파수 이하의 펄스 신호를 생성하고, 도시하지 않은 처리 대상파의 턴온 또는 턴오프의 타이밍을 발생할 수 있다.
PWM 제어 장치, VCO에의 응용이 가능하다.

Claims (14)

  1. 시간 변화하는 아날로그 신호를 입력하고 당해 아날로그 신호를 그 크기에 대응하는 주파수의 N계열의 주기 신호로 치환하여 출력하는 주기 신호 출력 회로와,
    상기 N계열의 주기 신호의 펄스 수를 각각 계수하는 N개의 펄스 계수 장치와,
    상기 N계열의 주기 신호를 입력하고 이들의 주기 신호로부터, 상기 아날로그 신호의 크기에 대응하는 디지털 신호를 샘플 주기마다 생성하는 디지털 신호 발생 회로를 구비한 아날로그 디지털 변화 회로로서,
    상기 주기 신호 출력 회로는 상기 N계열의 주기 신호를 순차적으로 지연시켜서 생성함으로써, 샘플 주기 사이에 상기 N개의 펄스 계수 장치 중 제1 내지 제j 펄스 계수 장치에 계수값 X를, 나머지 펄스 계수 장치에 계수값 (X-1)을 각각 계수시키고,
    상기 디지털 신호 발생 회로는 상기 N개의 펄스 계수 장치의 계수 상태로부터 상기 샘플 주기에서 아날로그/디지탈(A/D) 변환할 때의 N배의 분해능으로, 상기 아날로그 신호를 상기 디지털 신호로 변환하는 것을 특징으로 하는 아날로그 디지털 변환 회로.
  2. 제1 항에 있어서,
    상기 주기 신호 출력 회로는 상기 N계열의 주기 신호를 순차적으로
    [주기 신호의 1주기(T)의 대략 값] ÷ N(개)
    의 지연 시간 간격으로 생성하는 것을 특징으로 하는 아날로그 디지털 변환 회로.
  3. 제1 항 또는 제2 항에 있어서,
    상기 주기 신호 출력 회로는 전기 신호의 크기를 주파수로 변환하는 N개의 변환기로 이루어지고, 이들 변환기가 상기 N계열의 주기 신호를 발생하는 것을 특징으로 하는 아날로그 디지털 변환 회로.
  4. 제2 항 또는 제3 항에 있어서,
    상기 변환기가 적분 회로로 이루어지고, 상기 변환기가 발생하는 주기 신호는,
    입력 전압에 의해 상기 적분 회로가 동작을 개시하고 나서 종료하기 까지를 일주기로 하는 것을 특징으로 하는 아날로그 디지털 변환 회로.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 주기 신호 출력 회로는 전기 신호의 크기를 주파수로 변환하는 적어도 1개의 변환기와, 이 변환기의 출력 신호를 지연시켜서 출력하는 적어도 1개의 지연 회로로 이루어지며, 이들 변환기와 지연 회로가 상기 N계열의 주기 신호를 발생하는 것을 특징으로 하는 아날로그 디지털 변환 회로.
  6. 주파수의 M계열의 주기 신호를 출력하는 주기 신호 출력 회로와,
    디지털 신호의 크기에 대응하는 상기 M계열의 주기 신호를 입력하고 계수값이 상기 세트된 값에 도달했을 때에 소정 신호를 출력하는 M개의 비교 펄스 계수 장치와,
    상기 M개의 비교 펄스 계수 장치로부터 M개의 상기 소정 신호를 입력하고 이들의 소정 신호로부터, 기준 주기마다, 디지털 신호의 크기에 대응하는 시간 간격의 타이밍 신호를 생성하는 신호 생성 회로를 구비하는 타이밍 신호 발생 회로로서,
    상기 M개의 비교 펄스 계수 장치 중 제1 내지 제k 펄스 계수 장치에 제1 계수값을, 나머지 펄스 계수 장치에 제2 계수값을 각각 세트하고,
    상기 M계열의 주기 신호를 순차적으로 지연시킨 시간 간격으로 입력함으로써,
    상기 신호 생성 회로는 상기 M개의 펄스 계수 장치의 출력 상태로부터 1개의 펄스 계수 장치에 의해 타이밍 신호를 발생할 때의 N배의 정밀도의 타이밍 신호를 발생하는 것을 특징으로 하는 타이밍 신호 발생 회로.
  7. 제6 항에 있어서,
    상기 M계열의 주기 신호를 순차적으로,
    [주기 신호의 1주기(T)의 대략 값] ÷ M(개)
    의 지연 시간 간격으로 입력하는 것을 특징으로 하는 타이밍 신호 발생 회로.
  8. 제6 항 또는 제7 항에 있어서,
    상기 M개의 비교 펄스 계수 장치에 상기 계수값을 세트하는 분배 회로를 구비하는 것을 특징으로 하는 타이밍 신호 발생 회로.
  9. 제6 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 주기 신호 출력 회로는 전기 신호의 크기를 주파수로 변환하는 M개의 변환기로 이루어지고, 이들 변환기가 주기 신호를 발생하는 것을 특징으로 하는 타이밍 신호 발생 회로.
  10. 제6 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 변환기는 적분 회로로 이루어지고, 상기 변환기가 발생하는 주기 신호는,
    입력 전압에 의해 상기 적분 회로가 동작을 개시하고 나서 종료하기 까지를 일주기로 하는 것을 특징으로 하는 타이밍 신호 발생 회로.
  11. 제1 항 내지 제5 항 중 어느 한 항에 기재된 아날로그 디지털 변환 회로와,
    제6 항 내지 제10 항 중 어느 한 항에 기재된 타이밍 신호 발생 회로와,
    디지털 신호 처리 회로로 이루어지는 제어 장치로서,
    상기 아날로그 디지털 변환 회로는 제어 대상으로부터의 아날로그 출력을 디지털화하고,
    상기 디지털 신호 처리 회로는 디지털화한 신호에 의해 처리하여 디지털 타이밍 값을 생성하고,
    상기 타이밍 신호 발행 회로는 상기 디지털 타이밍 값에 의거하여 제어용 타이밍 신호를 발생하는 것을 특징으로 하는 제어 장치.
  12. 제11 항에 있어서,
    상기 아날로그 디지털 변환 회로에서 사용하는 주기 신호 출력 회로와, 상기 타이밍 신호 발생 회로에서 사용하는 주기 신호 출력 회로를 공용하는 것을 특징으로 하는 제어 장치.
  13. 제11 항 또는 제12 항에 있어서,
    상기 디지털 신호 처리 회로는 디지털 필터, 또는 P제어, I제어, D제어 또는 이들을 조합한 처리를 행하는 것을 특징으로 하는 제어 장치.
  14. 제11 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 제어 대상은 스위치 소자를 포함하는 전력 변환 회로이고,
    상기 아날로그 디지털 변환 회로가 상기 전력 변환 회로의 출력 전압을 입력하고,
    상기 타이밍 신호 발생 회로가 상기 전력 변환 회로의 상기 스위치 소자에 온 오프의 타이밍 신호를 출력하는 것을 특징으로 하는 제어 장치.
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