WO2007135803A1 - アクティブマトリクス型液晶表示装置及びその駆動方法 - Google Patents

アクティブマトリクス型液晶表示装置及びその駆動方法 Download PDF

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WO2007135803A1
WO2007135803A1 PCT/JP2007/055239 JP2007055239W WO2007135803A1 WO 2007135803 A1 WO2007135803 A1 WO 2007135803A1 JP 2007055239 W JP2007055239 W JP 2007055239W WO 2007135803 A1 WO2007135803 A1 WO 2007135803A1
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line
voltage
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Kentaro Irie
Masae Kitayama
Fumikazu Shimoshikiryoh
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Sharp Kabushiki Kaisha
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    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking

Definitions

  • the present invention includes a pixel at each intersection of a scanning signal line, a data signal line, and the scanning signal line and the data signal line, and each pixel has two sub-pixel forces, and the two sub-pixels are configured.
  • a first storage capacitor wiring that forms a capacitance with the first subpixel electrode in one of the subpixels, and a second storage capacitor that forms a capacitance with the other second subpixel electrode of the two subpixels.
  • An active matrix liquid crystal display device in which signal voltages having phases opposite to each other are applied to the first storage capacitor line and the second storage capacitor line, and a driving method thereof It is.
  • an impulse-type display device such as a CRT (CathodeRayTube: Cathode Ray Tube)
  • CRT CathodeRayTube: Cathode Ray Tube
  • the lighting period and the image are not displayed! Repeated. For example, even when a moving image is displayed, an off-period is inserted when the image for one screen is rewritten, so that an afterimage of an object moving in human vision does not occur.
  • a hold-type display device such as a liquid crystal display device using a thin film transistor (TFT)
  • TFT thin film transistor
  • the luminance of each pixel is determined by the voltage held in each pixel capacitor.
  • the holding voltage in the capacitor is maintained for one frame period once it is rewritten.
  • a blurring phenomenon occurs when a moving image is displayed. This moving image blur is caused by the eye chasing the moving object being displayed (gaze tracking).
  • Patent Document 1 As a method for improving the above-mentioned trailing afterimage, a period for performing black display is inserted in one frame period (hereinafter referred to as “black insertion”). It is known how to make impulse display (imitation)!
  • Patent Document 1 in the case of a liquid crystal display panel having, for example, 480 scanning lines (gate lines), the gate lines Y1 to Y480 are image signals in one frame period. Are sequentially started up with a slight shift in timing. 4 When all 80 gate lines are turned on and image signals are written to the pixel cells, one frame period is completed. At this time, the gate lines ⁇ 1 to ⁇ 480 are started again after a delay of 1/2 frame period from the start for writing the image signal, and the potential for displaying black in each pixel cell via the data line X Supply. As a result, each pixel cell is in a black display state.
  • each gate line ⁇ becomes high level twice in different periods in one frame period.
  • the pixel cell displays image data for a certain period by the first selection, and the pixel cell forcibly displays black by the second selection.
  • the display state force of the hold type drive can be approximated to the display of the impulse type drive such as the CRT, and the moving image display It is possible to improve image quality degradation due to motion blur that occurs during the process.
  • VA mode In the vertical alignment mode (VA mode), the contrast is excellent, but the gamma curve at the front does not match the gamma curve at the oblique viewing angle, and the entire screen appears whitish and white at an oblique viewing angle compared to the front.
  • one picture element is divided into a plurality of sub-picture elements (multi-picture element structure) so that the brightness between the sub-picture elements is different.
  • Set up called multi-picture element technology, area gradation technology).
  • Patent Document 1 Japanese Patent Publication “Japanese Patent Laid-Open No. 11 109921 (published on April 23, 1999)”
  • Patent Document 2 Japanese Published Patent Publication “JP 2005-345973 Publication (published on December 15, 2005)”
  • Patent Document 3 Japanese Patent Gazette “JP 2004-62146 (published on Feb. 26, 2004)”
  • Patent Document 2 discloses that the black writing timing is changed depending on the black insertion rate. However, when the brightness difference occurs between the top and bottom of the screen of the display panel, the problem is described. Don't hesitate.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to change the effective voltage for each pixel for each sub-pixel by capacitive coupling of the holding capacity and the liquid crystal capacity. Therefore, to provide an active matrix liquid crystal display device capable of preventing the occurrence of a luminance difference between the top and bottom of the display panel screen and a driving method thereof when black is inserted into a display panel on which bright and dark sub-pixels are formed. It is in.
  • the active matrix liquid crystal display device of the present invention includes pixels at scanning signal lines, data signal lines, and intersections between the scanning signal lines and the data signal lines.
  • the pixel is composed of a plurality of subpixels, and a first storage capacitor wiring that forms a capacitance with a first subpixel electrode in at least one subpixel of the plurality of subpixels, and of the plurality of subpixels
  • a second sub-pixel electrode in at least one other sub-pixel and a second storage capacitor line forming a capacitor are provided, and the first storage capacitor line and the second storage capacitor line are connected to each other.
  • a voltage corresponding to black display is set as the voltage of each data signal line only during a part of the black signal insertion period in one frame period.
  • Black signal insertion means for adding, black insertion rate changing means for changing the black signal insertion period Of the timing at which the signal voltage of the first storage capacitor line or the second storage capacitor line rises, the storage capacitor is the start timing closest to the start time before the start timing of the black signal insertion period.
  • Retention capacitance phase change that controls the black signal insertion period after the change so that the time difference between the voltage rise timing and the start timing of the black signal insertion period is the same before and after the change of the black signal insertion period Means.
  • the storage capacitor phase invariant means includes the scanning signal at the beginning of the storage capacitor voltage rising timing and the black signal insertion period.
  • the black signal insertion period after the change may be controlled so that the time difference from the rising timing of the black insertion pulse applied to the line is the same before and after the black signal insertion period is changed.
  • the driving method of the active matrix liquid crystal display device of the present invention includes a scanning signal line, a data signal line, and each intersection of the scanning signal line and the data signal line.
  • a second sub-pixel electrode in at least one other sub-pixel and a second storage capacitor wiring for forming a capacitor are provided, and the first storage capacitor wiring and the second storage capacitor wiring are provided.
  • the voltage of each data signal line is applied only during a part of the black signal insertion period in one frame period.
  • the signal voltage of the black signal insertion process for applying a voltage corresponding to black display, the black insertion rate changing process for changing the black signal insertion period, and the signal voltage of the first storage capacitor line or the second storage capacitor line Among the rise timings, the time difference between the retention capacitor voltage rise timing, which is the rise timing closest to the start time before the start timing of the black signal insertion period, and the start timing of the black signal insertion period is And a storage capacitor phase non-change step for controlling the black signal insertion period after the change so that the black signal insertion period is the same before and after the change.
  • the active matrix liquid crystal display device of the present invention includes a scanning signal line and a data signal line. And a pixel at each intersection of the scanning signal line and the data signal line, and each pixel is composed of a plurality of sub-pixels, and the first sub-pixel in at least one sub-pixel of the plurality of sub-pixels A first storage capacitor wiring that forms a capacitance with the electrode, and a second storage capacitor wiring that forms a capacitance with the second subpixel electrode in at least one other subpixel of the plurality of subpixels.
  • a part of the black signal is inserted in one frame period.
  • the black signal insertion means for applying a voltage corresponding to black display as the voltage of each data signal line only for the period, the black insertion rate changing means for changing the black signal insertion period, and the black signal insertion period being changed. From the rising position in the signal voltage of the first holding capacitor wiring or the second holding capacitor wiring to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period before the change. And the rising position of the signal voltage of the first holding capacitor line or the second holding capacitor line to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period after the change.
  • the storage capacitor phase invariant means for controlling the black signal insertion period after the change is provided so that the time is the same.
  • the driving method of the active matrix liquid crystal display device of the present invention includes a scanning signal line, a data signal line, and a pixel at each intersection of the scanning signal line and the data signal line, and each pixel includes a plurality of pixels.
  • a first storage capacitor line that forms a capacitance with a first subpixel electrode in at least one subpixel of the plurality of subpixels, and at least another of the plurality of subpixels.
  • a second sub-pixel electrode in one sub-pixel and a second storage capacitor wiring that forms a capacitance are provided, and signals having phases opposite to each other are provided in the first storage capacitor wiring and the second storage capacitor wiring.
  • a black signal that applies a voltage corresponding to black display is applied as a voltage of each data signal line only during a part of black signal insertion period in one frame period
  • a holding capacitor phase non-change step for controlling the black signal insertion period after the change so that the time to the rising position of the first black insertion pulse in the black signal insertion period is the same.
  • a pixel is provided at each intersection of the scanning signal line, the data signal line, and the scanning signal line and the data signal line, and each pixel includes a plurality of sub-pixels, and the plurality of sub-pixels are provided.
  • a first storage capacitor line that forms a capacitance with a first subpixel electrode in at least one subpixel of the pixels; and a second subpixel electrode in at least one other subpixel of the plurality of subpixels
  • an active matrix type in which signal voltages having opposite phases are applied to the first storage capacitor line and the second storage capacitor line.
  • black insertion is performed in order to achieve pseudo impulse.
  • the black signal insertion means applies a voltage corresponding to black display as the voltage of each data signal line only during a part of the black signal insertion period in one frame period.
  • the black insertion rate changing means changes the black signal insertion period.
  • a luminance difference may occur in the display portion. This is because, when the black signal insertion period is changed, the first rising position of each black insertion pulse in the black signal insertion period before the change and the black signal insertion period after the change,
  • the time widths with respect to the rising position in the signal voltage of the first storage capacitor line or the second storage capacitor line are different forces.
  • the change is made from the rising position in the signal voltage of the first storage capacitor line or the second storage capacitor line. From the time until the rising position of the first black insertion pulse in the black signal insertion period in the previous black signal insertion period and the rising position in the signal voltage of the first storage capacitor line or the second storage capacitor line, The time until the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period after the change is provided so that the force is the same.
  • the active matrix liquid crystal display device of the present invention includes a pixel at each intersection of the scanning signal line, the data signal line, and the scanning signal line and the data signal line.
  • each pixel is composed of a plurality of subpixels, a first storage capacitor wiring that forms a capacitor with a first subpixel electrode in at least one subpixel of the plurality of subpixels, and the plurality of subpixels
  • a second sub-pixel electrode in at least one other sub-pixel and a second storage capacitor line that forms a capacitor are provided, and the first storage capacitor line and the second storage capacitor line are connected to each other.
  • a voltage corresponding to black display as the voltage of each data signal line only during a part of black signal insertion period in one frame period.
  • Retention capacitance phase invariant means for controlling the insertion period is provided.
  • the driving method of the active matrix type liquid crystal display device of the present invention provides a pixel at each scanning signal line, data signal line, and each intersection of the scanning signal line and the data signal line.
  • At least one other subpixel of A second sub-pixel electrode and a second storage capacitor line forming a capacitor are provided, and signal voltages having phases opposite to each other are applied to the first storage capacitor line and the second storage capacitor line.
  • the black signal insertion period the time to the rising position of the first black insertion pulse in the black signal insertion period and the fall in the signal voltage of the first storage capacitor line or the second storage capacitor line Holding capacity for controlling the black signal insertion period after the change so that the time from the first position to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period after the change is the same Including a phase invariant process
  • the black signal insertion period before the change from the rising position in the signal voltage of the first storage capacitor line or the second storage capacitor line is changed.
  • the black signal after the change from the time until the rising position of the first black insertion pulse in the black signal insertion period and the rising position in the signal voltage of the first storage capacitor line or the second storage capacitor line in FIG. Control is performed so that the time to the rising position of the first black insertion pulse during the black signal insertion period in the insertion period is the same.
  • the black signal inserting means is configured such that when the polarity of the data signal in the plurality of data signal lines is inverted, each data signal line is only in a predetermined black signal insertion period. Is preferably set to a voltage corresponding to black display.
  • the time corresponding to black display when the polarity of the data signal is reversed is short, and the voltage application corresponding to one black display is sufficient for black display. is not.
  • the polarity is inverted many times during one frame period. Therefore, it is possible to make up for insufficient writing of the black voltage by applying a voltage corresponding to black display many times at each of the plurality of polarity inversions.
  • the storage capacitor phase invariant means includes the first storage capacitor in the black signal insertion period before the change and the black signal insertion period after the change. It is preferable to have a storage means for storing the output timing of each of the plurality of black signal insertion periods for controlling the wiring or the second storage capacitor wiring so that the phase with respect to the signal voltage does not change from each other. .
  • the first storage capacitor line or the second storage capacitor line in the black signal insertion period before the change and the black signal insertion period after the change are determined based on the data stored in the storage means. It is possible to control so that the phase with respect to the signal voltage does not change. Therefore, no complicated circuit is required.
  • the storage means comprises a look-up table.
  • the active matrix liquid crystal display device and the driving method of the active matrix liquid crystal display device according to the present invention have the first holding function when the black signal insertion period is changed.
  • the time from the falling position in the signal voltage of the first holding capacitor line or the second holding capacitor line to the rising position of the first black insertion pulse in the black signal insertion period after the change in the black signal insertion period is The black signal insertion period after the change is controlled so as to be the same.
  • the active matrix liquid crystal display device and the driving method of the active matrix liquid crystal display device according to the present invention include a signal of the first storage capacitor line or the second storage capacitor line when the black signal insertion period is changed.
  • the time from the falling position of the voltage to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period before the change, and the first storage capacitor line or the second storage capacitor line The black signal after the change so that the time from the falling position in the signal voltage of the black signal to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period after the change is the same.
  • Retention capacitance phase invariant means for controlling the insertion period is provided.
  • FIG. 1 (a), (b) and (c) are timing charts showing an embodiment of an active matrix liquid crystal display device and a driving method thereof according to the present invention.
  • FIG. 2 is a block diagram showing an overall configuration of the active matrix liquid crystal display device.
  • FIG. 3 is a timing chart showing the timing of black insertion in the active matrix liquid crystal display device.
  • FIG. 4 is a plan view showing the structure of a pixel having a multi-picture element structure in the active matrix liquid crystal display device.
  • FIG. 5 is a circuit diagram showing an equivalent circuit of a pixel having a multi-picture element structure in the active matrix liquid crystal display device.
  • FIG. 6 is a timing chart showing a driving method in the active matrix type liquid crystal display device having the multi-picture element structure.
  • FIG. 10 is a timing chart showing driving in the case where the phases of the second storage capacitor wiring are different from each other with respect to the signal voltage.
  • the active matrix liquid crystal display device when the black signal insertion period is changed, the first storage capacitor wiring or the first storage capacitor wiring in the black signal insertion period before the change and the black signal insertion period after the change is changed.
  • 10 is a timing chart showing driving when phases of signal voltages of second storage capacitor wires change from each other.
  • FIG. 9 (a) is a block diagram showing a configuration of a storage capacitor phase non-change control unit in the active matrix liquid crystal display device, and (b) is an explanatory diagram showing contents stored in a lookup table.
  • FIG. 10 (a) and (b) are schematic views showing a three-divided picture element, and (c) is a plan view showing a pixel structure of the three-divided multi-picture element structure.
  • FIG. 11 is a timing chart showing a black insertion driving method in a conventional active matrix liquid crystal display device.
  • FIG. 12 is a plan view showing a display panel in which a difference in brightness occurs between the upper and lower sides of the screen in the active matrix liquid crystal display device.
  • FIG. 13 (a), (b), and (c) show the black signal insertion period before the change and the black signal after the change when the black signal insertion period is changed in the active matrix liquid crystal display device.
  • 10 is a timing chart showing driving when the phase of the first storage capacitor line or the second storage capacitor line changes with respect to the signal voltage during the insertion period.
  • Second storage capacitor wiring (second storage capacitor wiring)
  • Retention capacity phase change control unit Retention capacity phase change means, black insertion control means
  • the liquid crystal display device 20 of the present embodiment is an active matrix display unit 21, a gate driver 22 that is a scanning signal line driving circuit, and a data signal line driving circuit.
  • a source driver 23 and a display control circuit 24 for controlling the source driver 23 and the gate driver 22 are provided.
  • the display unit 21 includes gate lines GLl to GLm as a plurality of (m) scanning signal lines, and a plurality (n) of data signal lines intersecting each of the gate lines GLl to GLm.
  • Source lines SLl to SLn, and a plurality (m X n) of pixel forming portions provided corresponding to the intersections of the gate lines GLl to GLm and the source lines SLl to SLn, respectively. .
  • Each pixel forming portion includes a TFT 4 that is a switching element in which a gate terminal is connected to a gate line GLj that passes through a corresponding intersection and a source terminal is connected to a source line SLi that passes through the intersection, and the TFT 4 A pixel electrode connected to the drain terminal of A common counter electrode Ec that is a counter electrode provided in common in the pixel formation portion, and a liquid crystal layer that is provided in common in the plurality of pixel formation portions and sandwiched between the pixel electrode and the common counter electrode Ec. It is made up of.
  • a pixel capacitance Cp is constituted by a liquid crystal capacitance formed by the pixel electrode and the common counter electrode Ec.
  • the pixel has a multi-pixel structure, and each pixel is divided into two parts, a first sub-pixel P1 and a second sub-pixel P2. Specific configurations of the first subpixel P1 and the second subpixel P2 will be described later.
  • the pixel electrode in each of the pixel forming portions is given a potential corresponding to an image to be displayed by the source driver 23 and the gate driver 22, and the common counter electrode Ec has a power supply circuit force (not shown) having a predetermined potential (“ (Referred to as “common electrode potential”).
  • a voltage corresponding to the potential difference between the pixel electrode and the common counter electrode Ec is applied to the liquid crystal, and the amount of light transmitted to the liquid crystal layer is controlled by this voltage application, whereby image display is performed.
  • a polarizing plate is used to control the amount of transmitted light by applying a voltage to the liquid crystal layer. In the present embodiment, it is assumed that the polarizing plate is arranged so as to be normally black.
  • the display control circuit 24 displays, from an external signal source, a digital video signal Dv representing an image to be displayed, a horizontal synchronizing signal HSY and a vertical synchronizing signal VSY corresponding to the digital video signal Dv, a display
  • the control signal Dc for controlling the operation is received. Then, based on the digital video signal Dv, the horizontal synchronization signal HSY, the vertical synchronization signal VSY, and the control signal Dc, the data start is performed as a signal for displaying the image represented by the digital video signal Dv on the display unit 21.
  • the gate driver output control signal GOE is generated and output.
  • the display control circuit 24 outputs the digital video signal Dv from the display control circuit 24 as a digital image signal DA after adjusting the timing of the digital video signal Dv as necessary in the internal memory.
  • the display control circuit 24 generates a data clock signal SCK as a norska signal corresponding to each pixel of the image represented by the digital image signal DA, and performs horizontal synchronization.
  • the data start pulse signal SSP is generated as a signal which becomes high level (H level) for a predetermined period every horizontal scanning period.
  • the display control circuit 24 generates the gate start pulse signal GSP as a signal that becomes H level for a predetermined period every frame period (one vertical scanning period) based on the vertical synchronization signal VSY, and generates the horizontal synchronization signal HS. Based on Y, the gate clock signal GCK is generated. Then, based on the horizontal synchronization signal HSY and the control signal Dc, the short circuit control signal Csh and the gate driver output control signal GOE (GOEl to GOEq) are generated.
  • the digital image signal DA, the short-circuit control signal Csh, the data start pulse signal SSP and the data clock signal SCK for the source driver 23 are: Input to source driver 23.
  • the gate start pulse signal GSP and gate clock signal GCK for the gate driver 22 and the gate driver output control signal GOE are input to the gate driver 22.
  • the source driver 23 Based on the digital image signal DA, the data start pulse signal SSP, and the data clock signal SCK, the source driver 23 stores data as an analog voltage corresponding to the pixel value in each horizontal scanning line of the image represented by the digital image signal DA.
  • the signals S (1) to S (n) are generated sequentially every horizontal scanning period, and these data signals S (1) to S (n) are applied to the source lines SL1 to SLn, respectively.
  • the polarity of the voltage applied to the liquid crystal layer is inverted every frame period, and in each frame, one gate line Gl to G2m and one source line A driving method in which data signals S (1) to S (n) are output, that is, a dot inversion driving method, is employed so as to be inverted every SL1 to SLn. Therefore, the source driver 23 inverts the polarity of the voltage applied to the source lines SL1 to SLn for each of the source lines SL1 to SLn, and changes the voltage polarity of the data signal S (i) applied to each source line SLi. Invert every horizontal scanning period.
  • the reference potential for reversing the polarity of the voltage applied to the source lines SLl to SLn is the DC level of the data signals S (1) to S (n) (the potential corresponding to the DC component).
  • this DC level does not coincide with the DC level of the common counter electrode Ec, and the level shift due to the parasitic capacitance Cgd between the gate and drain of TFT4 in each pixel formation part (field through) One voltage) AVd differs from the DC level of the common counter electrode Ec.
  • the DC level of the data signals S (1) to S (n) is the DC level of the common counter electrode Ec. Therefore, the polarity of the data signals S (1) to S (n), that is, the polarity of the voltage applied to the source lines SL1 to SLn is determined every horizontal period based on the potential of the common counter electrode Ec. You may think it reverses.
  • black insertion a period for performing black display is inserted in one frame period (hereinafter referred to as “black insertion”).
  • black insertion method in order to reduce power consumption, a charge sharing method is employed in which adjacent source lines are short-circuited when the polarity of the data signals S (1) to S (n) is inverted. Adopted, black insertion is performed during the short-circuit period.
  • the source driver 23 generates an analog voltage signal d (i) as a video signal whose polarity is inverted every horizontal scanning period (1H).
  • the display control circuit 24 As shown in FIG. 3 (b), when the polarity of each analog voltage signal d (i) is inverted, it is high for a predetermined period (short as one horizontal blanking period, period) Tsh (H).
  • the short-circuit control signal Csh is generated (hereinafter, the period during which the short-circuit control signal Csh is at the high level (H level) is referred to as the “short-circuit period”).
  • each analog voltage signal d (i) is output as a data signal S (i), and when the short-circuit control signal Csh is at an H level. Adjacent source lines are shorted together.
  • each data signal S (i) that is, the voltage of each source line SLi is substantially equal to the DC level VSdc of the data signal S (i) in the short circuit period Tsh.
  • the voltage of each source line SLi in the short-circuit period Tsh may be set to a certain voltage (for example, black voltage)! /.
  • the gate lines GLl to GLm are set to approximately one horizontal in each frame period (each vertical scanning period) of the digital image signal DA.
  • the gate driver 22 scans the signal G (1) to G (m) including the pixel data write pulse Pw and the black voltage application pulse Pb as shown in (d) and (e) of FIG. Are applied to the gate lines GL1 to GLm, the gate line GLj to which these pulses Pw'Pb are applied is selected, and the TFT connected to the selected gate line GLj is turned on (non- The TFT connected to the selected gate line is turned off).
  • each scanning signal G (j) first after the pixel data write pulse Pw and the pixel data write pulse Pw.
  • the black voltage applied pulse Pb appearing in Fig. 2 is a 2Z3 frame period, and the black voltage applied pulse Pb is 3 in one frame period (IV), followed by one horizontal scanning period (1H). appear.
  • each pixel forming section in the display section 21 when the pixel data write pulse Pw is applied to the gate line GLj connected to the gate terminal of the TFT4 included therein, the TFT4 is turned on, and the source terminal of the TFT4 The voltage of the source line SLi connected to is written in the pixel formation portion as the value of the data signal S (i). That is, the voltage of the source line SLi is held at the pixel capacity Cp. After that, the gate line GLj is black voltage applied! ] The period until pulse Pb appears Thd is not selected, so the voltage written in the pixel formation section remains It is held.
  • the black voltage application pulse Pb is applied to the gate line GLj during the short-circuit period Tsh after the non-selected state period (hereinafter referred to as “image data holding period”) Thd.
  • each data signal S (i) that is, the voltage of each source line S Li is substantially equal to the DC level of the data signal S (i) (that is, the black voltage and Become). Therefore, by applying the black voltage application pulse Pb to the gate line GLj, the voltage held in the pixel capacitance Cp of the pixel forming unit changes with the black voltage.
  • the frame voltage Cp Since the pulse width of the black voltage application pulse Pb is short, the frame voltage Cp must be set to the black voltage in order to ensure that the holding voltage at the pixel capacitance Cp is black, as shown in (d) and (e) of FIG.
  • three black voltage application pulses Pb are applied to the corresponding gate line GLj at intervals of one horizontal scanning period (1H). From this, the luminance of the pixel formed by the pixel formation portion connected to the gate line GLj (the amount of transmitted light determined by the holding voltage at the pixel capacitance Cp) L (j, i) is shown in (f) of FIG. It changes as shown.
  • the black display period Tbk is also shifted by one horizontal scanning period (1H) for each display line, and black insertion having the same length is performed for all display lines. In this way, a sufficient black insertion period is secured without shortening the charging period at the pixel capacitance Cp for writing pixel data. Also, it is not necessary to increase the operating speed of source driver 23 etc. for black insertion.
  • the liquid crystal display device 20 of the present embodiment further has a multi-pixel structure in addition to black insertion by the charge sharing method.
  • a multi-picture element structure in the liquid crystal display device 20 of the present embodiment will be described.
  • each red (R) 'green (G)' blue (B) pixel is divided into two or more subpixels, and each subpixel electrode is driven individually.
  • the signal voltages having opposite phases applied to two or more storage capacitor lines are storage capacitor voltages that are used to manipulate the area gradation for pixels having a pixel division structure.
  • This holding capacitor voltage includes the holding capacitor voltage (holding capacitor Cs polarity is +) that contributes to the rise of the drain signal voltage (Vs) supplied from the source after the gate signal is turned off, and the drain signal voltage (Vs).
  • the effective voltage for each pixel is changed for each sub-pixel by capacitive coupling of the storage capacitor voltage, the storage capacitor Cs, and the liquid crystal capacitor. .
  • the effective voltage for each pixel is changed for each sub-pixel by capacitive coupling of the storage capacitor voltage, the storage capacitor Cs, and the liquid crystal capacitor. .
  • bright and dark sub-pixels can be formed, and these multi-pixel drive can be realized.
  • FIG. 4 is a plan view showing the configuration of one pixel.
  • the active matrix substrate 10 includes a pixel region 1 arranged in a matrix and gate lines GL1,..., GLj, GLj + l,. (Column direction, horizontal direction in the figure) and source line SL1, ⁇ , SLi, SLi + 1, ⁇ , SLn (row direction, upper and lower direction in the figure), first holding capacitor wiring 11 and second holding The capacitor wiring 12 is provided.
  • a TFT 4 is provided as a switching element that is a switching element.
  • the TFT 4 as an active element includes a gate line GLj functioning as a gate electrode, a source electrode 5 connected to the source line SLi, and a first drain electrode 6a and a second drain electrode 6b facing each other.
  • the TFT 4 includes the first TFT 4a composed of the gate electrode connected to the source electrode 5 and the gate line GLj and the first drain electrode 6a, the gate electrode connected to the source electrode 5 and the gate line GLj, and the first electrode.
  • a second TFT 4b composed of two drain electrodes 6b.
  • the first drain electrode 6a and the second drain electrode 6b are respectively connected to the first drain lead wiring 7a and the second drain lead wiring 7b made of a conductive layer constituting the wiring portion.
  • the first drain lead wiring 7a and the second drain lead wiring 7b are respectively connected to the first sub pixel electrode la and the second sub pixel electrode lb through the first contact hole 8a and the second contact hole 8b penetrating the interlayer insulating film.
  • the first subpixel electrode la is connected to the source line SLi through the first TFT 4a
  • the second subpixel electrode lb is connected to the source lines SL1 to SLn through the second TFT 4b.
  • the gates of the first TFT 4a and the second TFT 4b are both connected to the gate line GLj.
  • a first storage capacitor Ccsl is formed between the first storage capacitor upper electrode 9a connected to the first subpixel electrode la and the first storage capacitor wiring 11 and the second subpixel electrode lb
  • a second storage capacitor Ccs2 is formed between the second storage capacitor upper electrode 9b connected to the second storage capacitor line 12 and the second storage capacitor line 12. Note that different storage capacitor signals (auxiliary capacitor counter voltage) are supplied to the first storage capacitor line 11 and the second storage capacitor line 12.
  • the first subpixel electrode la, the common counter electrode Ec, and the liquid crystal layer therebetween constitute a first subpixel capacitor Cpl
  • the second subpixel electrode lb and the common counter electrode The second subpixel capacitor Cp2 is configured by Ec and the liquid crystal layer between them.
  • Fig. 6 (a) shows the drive waveform of the nth frame
  • Fig. 6 (b) shows the n + 1 frame. It shows the driving waveform of the frame.
  • (b) in Fig. 6 is a reversal of polarity with respect to (a) in Fig. 6.
  • this driving method merely shows a driving method of a multi-picture element structure, and the contents relating to the black insertion technique are omitted.
  • the first subpixel P1 is a bright subpixel
  • the second subpixel P2 is a vertical subpixel.
  • Vg indicates the gate voltage
  • Vs indicates the source voltage
  • V csl 'Vcs2 indicates the voltage of the storage capacitor line CSl' C S2 of each of the first subpixel P1 and the second subpixel P2, and Vlcl and Vlc2 respectively
  • the pixel electrode voltages of the first subpixel P1 and the second subpixel P2 are shown.
  • Vsp is given to the source voltage as a positive polarity with respect to the median value V sc of the source voltage in the nth frame, and (b) of FIG. ) As shown in), Vsn is applied to the source voltage as the negative polarity in the next (n + 1) frame, and dot inversion is performed for each frame.
  • the holding capacitor line CS1 'CS2 is a signal in which the first holding capacitor voltage Vcsl and the second holding capacitor voltage Vcs2 are amplified by the amplitude voltage Vad, and the phase of the holding capacitor line CS1 and the phase of the holding capacitor line CS2 are shifted by 180 degrees. Enter.
  • the gate voltage Vg changes from VgL to VgH
  • the first TFT 4a and the second TFT 4b of both sub-pixels are turned on, and the first liquid crystal capacitor Clcl, the second liquid crystal capacitor Clc2, and the first holding capacitor Ccsl 'The voltage of Vsp is applied to the second storage capacitor Ccs2.
  • the gate voltage Vg changes from VgH to VgL
  • the first TFT 4a and the second TFT 4b of the first sub-pixel P1 and the second sub-pixel P2 are turned off, and the first liquid crystal capacitance Clcl ⁇ second liquid crystal
  • the capacitor Clc2 and the first holding capacitor Ccsl 'the second holding capacitor Ccs2 are electrically insulated from the source lines SL1 to SLn.
  • Vlcl Vsp -Vd
  • Vcs ⁇ Vcom— Vad
  • Vcs2 Vcom + Vad
  • Vd (VgH-VgL) X Cgd / (Clc (V) + Cgd + Ccs)
  • VgH and VgL are the gate-on voltage and gate-off voltage of the first TFT 4a and second TFT 4b
  • Cgd is the parasitic capacitance generated between the gate and drain of the first TFT 4a and second TFT 4b
  • Clc (V) is the liquid crystal.
  • Ccs indicates the capacitance of capacitance (capacitance value).
  • the first storage capacitor voltage Vcsl of the storage capacitor line CS1 changes from Vcom—Vad to Vcom + Vad
  • the second storage capacitor voltage Vcs2 of the storage capacitor line CS2 changes to Vcom + Vad.
  • the first subpixel voltage Vic1 and the second subpixel voltage Vlc2 of each of the first subpixel P1 and the second subpixel P2 are:
  • Vlcl Vsp-Vd + 2 XKXVad
  • Vlc2 Vsp-Vd- 2 XKXVad
  • the first storage capacitor voltage Vcsl changes from Vcom + Vad to Vcom—Vad
  • the second storage capacitor voltage Vcs2 changes from Vcom—Vad to Vcom + Vad.
  • the first subpixel voltage Vlcl and the second subpixel voltage Vlc2 are
  • Vlcl Vsp-Vd
  • Vlc2 Vsp-Vd
  • the first holding capacitor voltage Vcsl changes from Vcom—Vad to Vcom + Vad
  • the second holding capacitor voltage Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • the first subpixel voltage Vlcl and the second subpixel voltage Vlc2 are
  • Vlcl Vsp-Vd + 2 XKX Vad
  • Vlc2 Vsp-Vd- 2 XKXVad It becomes.
  • the first storage capacitor voltage Vcsl, the second storage capacitor voltage Vcs2, the first subpixel voltage Vlcl, and the first storage voltage are obtained every integer multiple of the horizontal scanning period 1H.
  • the operations at time T4 and time T5 are repeated alternately. Therefore, the effective values of the first subpixel voltage Vlcl and the second subpixel voltage Vlc2 are
  • Vlc2 Vsp-Vd-KXVad
  • VI Vsp-Vd + K X Vad-Vcom
  • V2 Vsp-Vd-K XVad-Vcom
  • the first subpixel PI is a bright subpixel
  • the second subpixel P2 is a dark subpixel
  • the above-described multi-pixel driving is performed.
  • the parasitic capacitance that is, the parasitic capacitance between the source lines SLl to SLn and the first subpixel electrode la ′ and the second subpixel electrode lb is omitted.
  • the phase of the first storage capacitor voltage Vcsl and the phase of the second storage capacitor voltage Vcs2 are simply shifted by 180 degrees, but it is sufficient that the sub-pixel forming one pixel is a bright pixel and a dark pixel. Therefore, the phase shift is not necessarily 180 degrees.
  • the pulse widths of the first storage capacitor voltage Vcsl and the second storage capacitor voltage Vcs2 are made equal to Vs.
  • the pulse width is not limited to this, for example, due to delay of the storage capacitor signal when driving a large high-definition liquid crystal display device.
  • the pulse width may be changed in consideration of insufficient charging of the storage capacitor.
  • the above-described black insertion technique based on the charge sharing method is applied.
  • the first storage capacitor voltage Vcsl is applied in a rectangular wave.
  • the pixel data write pulse Pw and the black voltage marking calo pulse Pb are applied to the gate line GL1.
  • the insertion ratio of the black voltage application pulse Pb is, for example, 30% of one frame.
  • the drain voltage D (j) also shows the accompanying behavior. That is, it shows the same behavior as the first line.
  • the effective applied voltage of the liquid crystal between the drain voltage and the counter voltage (Vcom) is the same for the first line and the j-th line, and no luminance difference occurs. As shown in Fig. 7, the display is uniform.
  • the black insertion rate is variable by changing the timing of pulse Pb.
  • the black insertion rate can be increased to reduce motion blur, and in the case of still images, black insertion can be stopped and the display can be held.
  • the first storage capacitor voltage Vcsl is applied as a rectangular wave.
  • the pixel data write pulse Pw and the black voltage application pulse Pb are applied to the gate line GL1.
  • the first storage capacitor voltage Vcsl is applied in a rectangular wave on the j-th line of the screen.
  • the pixel data write pulse Pw and the black voltage application pulse Pb are applied to the gate line GLj.
  • the drain voltage D (j) also shows the accompanying behavior. The result is shown in the figure Thus, the behavior is different from the first line.
  • the display unit 21 since the effective applied voltage of the liquid crystal between the drain voltage and the counter voltage (Vcom) differs between the first line and the in-line, the display unit 21 has a luminance difference as shown in FIG. Will occur.
  • a storage capacitor phase non-change control unit 30 is provided, and a storage unit provided in the storage capacitor phase non-change control unit 30 is provided.
  • Lookup table LUTs are controlled so that the phases are aligned!
  • the Vtotal is the number of gate clock signals GCK per frame.
  • the output timing of the black voltage application pulse Pb indicates the number of gate clock signals GCK from the start of one frame to the output of the black voltage application pulse Pb.
  • the black clock application pulse Pb starts to be output from the position where the gate clock signal GCK number V is 823. As a result, the phase relationship between the black voltage application pulse Pb and the storage capacitor voltage Vcs can be kept constant.
  • the black insertion rate is set to 30% at maximum, and the value is set in 16 steps between 0 to 30%.
  • this is not necessarily the case, and you can create a lookup table LUT according to the black insertion rate to be used.
  • the number of gate clock signals GCK is counted by the V counter 31 from the gate start pulse signal GSP and the gate clock signal GCK, and Vtotal is obtained.
  • the calculated Vtotal, black insertion rate, and force also refer to the lookup table LUT, calculate the insertion start output timing of the black voltage application pulse Pb, count the number of gate clock signals GCK, and insert the black voltage application pulse Pb. When the start output timing is reached, the black voltage application pulse Pb starts to be output.
  • one pixel can be divided into, for example, three sub-pixels.
  • sub picture element 1 and sub picture element 3 have the same luminance
  • sub picture element 2 has a different luminance from sub picture element 1 and sub picture element 3.
  • the pixel electrode of the sub-picture element 1 and the pixel electrode of the sub-picture element 3 are made conductive to have the same luminance.
  • it can be driven by two types of wiring, that is, the first storage capacitor wiring 11 and the second storage capacitor wiring 12 as described above.
  • the gate lines GLl to GLm, the source lines SLl to SLn, and the respective intersections thereof are provided with pixels.
  • each pixel is also configured with two sub-pixel forces.
  • the first subpixel electrode la and the capacitance of one of the two first subpixels P1 and P2 are subpixels.
  • a first storage capacitor line 11 that forms a quantity, and a second storage capacitor line 12 that forms a capacitor with the other second subpixel electrode lb of the two subpixels are provided. Then, signal voltages having opposite phases are applied to the first storage capacitor line 11 and the second storage capacitor line 12.
  • the present invention can also be applied to a case where a pixel is composed of a plurality of subpixels.
  • black insertion is performed in order to achieve pseudo impulse.
  • the display control circuit 24, the gate driver 22 and the source driver 23 as black signal insertion means display black as the voltage of each data signal line only during a part of the black signal insertion period in one frame period. Apply the corresponding voltage.
  • the display control circuit 24, the gate driver 22 and the source driver 23 as means for changing the black insertion rate change the black signal insertion period.
  • a luminance difference may occur in the display unit 21 in relation to the waveform of the storage capacitor voltage as the black insertion rate is changed.
  • the black signal insertion period when the black signal insertion period is changed, from the rising position in the signal voltage of the first storage capacitor line 11 or the second storage capacitor line 12
  • the storage capacitor phase control for controlling the black signal insertion period after the change is made to be the same as the time until the rising position of the first black insertion pulse in the black signal insertion period.
  • a change control unit 30 is provided.
  • the rise in the signal voltage of the first storage capacitor line 11 or the second storage capacitor line 12 is established.
  • the time from the falling position to the rising position of the first black insertion pulse in the black signal insertion period in the black signal insertion period before the change, and the signal voltage of the first storage capacitor line 11 or the second storage capacitor line 12 The black signal insertion period after the change is controlled to be the same as the time from the falling position of the black signal insertion period to the rising position of the first black insertion pulse in the black signal insertion period after the change.
  • Retention capacitance phase invariant control Part 30 is provided.
  • each of the black signal insertion period before the change and the black signal insertion period after the change is changed.
  • the voltage of each data signal line is set for a predetermined black signal insertion period. Is a voltage corresponding to black display.
  • the voltage of the data signal line is temporarily equivalent to black display from the positive voltage that does not change directly from the positive polarity to the negative polarity. After the voltage is applied, a negative voltage is applied. Accordingly, the voltage difference is reduced, so that power consumption can be reduced.
  • the polarity is inverted many times during one frame period. Therefore, the lack of writing of the black voltage can be compensated by applying the voltage corresponding to the black display many times every time the polarity is inverted a plurality of times.
  • this black voltage writing method a sufficient black insertion period is secured without shortening the charging period in the pixel capacitance for writing pixel data. It is also necessary to increase the operating speed of the source driver etc. for black insertion.
  • the first storage capacitor line 11 or the second storage capacitor line in the black signal insertion period before the change and the black signal insertion period after the change Storage means for storing the output timings of a plurality of black signal insertion periods for controlling so that the phases with respect to the 12 signal voltages are not changed from each other is provided.
  • the black signal insertion period before the change is determined by the data stored in the storage means. Control can be performed so that the phase of the first storage capacitor line 11 or the second storage capacitor line 12 with respect to the signal voltage in the changed black signal insertion period does not change from each other. Therefore, no complicated circuit is required.
  • the storage means includes a lookup table LUT.
  • the present invention provides a display panel having a multi-pixel structure in which bright and dark sub-pixels are formed by changing the effective voltage for each pixel for each sub-pixel by capacitive coupling of a storage capacitor and a liquid crystal capacitor.
  • the present invention can be applied to an active matrix liquid crystal display device that performs insertion and a driving method thereof.

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Abstract

　１フレーム期間における一部に黒表示に相当する電圧を印加する。黒信号挿入期間が変更されたときに、第１又は第２保持容量配線の信号電圧における立ち上がり位置から、変更前の黒信号挿入期間における黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間と、第１又は第２保持容量配線の信号電圧における立ち上がり位置から、変更後の黒信号挿入期間における黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入期間を制御する。これにより、保持容量及び液晶容量の容量結合により、画素毎への実効電圧を副画素毎に代えることによって明・暗の副画素を形成させる表示パネルに黒挿入を行う場合に、表示パネルの画面の上下における輝度差の発生を防止し得るアクティブマトリクス型液晶表示装置及びその駆動方法を提供することができる。

Description

明 細 書
アクティブマトリクス型液晶表示装置及びその駆動方法
技術分野
[0001] 本発明は、走査信号線、データ信号線、及び上記走査信号線とデータ信号線との 各交差部に画素を備えると共に、各画素が 2つの副画素力 構成され、上記 2つの 副画素のうちの一方の副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記 2つの副画素のうちの他方の第 2副画素電極と容量を形成する第 2 の保持容量配線とが設けられ、かつ上記第 1の保持容量配線及び第 2の保持容量 配線には互いに逆の位相の信号電圧が印加されているアクティブマトリクス型液晶表 示装置及びその駆動方法に関するものである。
背景技術
[0002] CRT (CathodeRayTube :陰極線管）のようなインパルス型の表示装置においては、 個々の画素に着目すると、画像が表示される点灯期間と画像が表示されな!、消灯期 間とが交互に繰り返される。例えば動画の表示が行われた場合にも、 1画面分の画 像の書き換えが行われる際に消灯期間が挿入されるため、人間の視覚に動いている 物体の残像が生じることがな 、。
[0003] これに対し、 TFT (Thin Film Transistor：薄膜トランジスタ）を使用した液晶表示装 置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持され る電圧によって決まり、画素容量における保持電圧は、一旦、書き換えられると 1フレ ーム期間維持される。ホールド型表示装置では動画を表示した際にボケ現象 (動画 ボケ）が生じる。この動画ボケは、表示している動体を眼が追いかけること (視線追跡） によって生じる。
[0004] そこで、アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置で は、動画表示の際に動画ボケが生じるので、この動画ボケを改善する技術が提案さ れている。
[0005] 例えば、特許文献 1では、上記の尾引残像を改善する方法として、 1フレーム期間 中に黒表示を行う期間を挿入する（以下「黒挿入」という）等により液晶表示装置にお ける表示を (擬似的に)インパルス化すると!、う方法が知られて 、る。
[0006] この特許文献 1では、図 11に示すように、例えば 480本の走査線 (ゲート線）を有す る液晶表示パネルの場合、ゲート線 Y1〜Y480は、 1フレーム周期中において画像 信号を画素セルに書き込むために、タイミングを少しずらして順次立ち上げられる。 4 80本全てのゲート線を立ち上げて、画像信号を画素セルに書き込むことにより、 1フ レーム周期が終了する。このとき、画像信号の書き込みのための立ち上げから、 1/2 フレーム周期程遅れて、ゲート線 Υ1〜Υ480を再度立ち上げて、各画素セルにデー タ線 Xを介して黒を表示する電位を供給する。これにより、各画素セルは黒表示状態 となる。
[0007] すなわち、各ゲート線 Υは、 1フレーム周期において、異なる期間で 2回高レベルと なる。 1回目の選択により画素セルは一定期間画像データを表示し、それに続く 2回 目の選択で、画素セルは強制的に黒表示を行う。このように、 1フレーム期間内に画 像表示期間と黒表示期間とを設けることによって、擬似的にホールド型駆動の表示 状態力も CRTのようなインパルス型駆動の表示に近づけることができ、動画表示の際 に生じる動きぼけによる画質劣化を改善することが可能となる。
[0008] 垂直配向モード (VAモード）では、コントラストに優れているが、正面のガンマカー ブと斜め視角のガンマカーブとがー致せず、正面に比べ斜め視角では画面全体が 白っぽ 白浮きして)見える。斜め視角の白浮きを低減する技術として、例えば、特 許文献 3では、 1絵素を複数の副絵素に分割 (マルチ絵素構造)し、各副絵素間の輝 度を異なるように設定して 、る (マルチ絵素技術、面積階調技術と呼ばれる)。
特許文献 1 :日本国公開特許公報「特開平 11 109921号公報（1999年 4月 23日 公開)」
特許文献 2 :日本国公開特許公報「特開 2005— 345973号公報（2005年 12月 15 日公開）」
特許文献 3 :日本国公開特許公報「特開 2004— 62146号公報（2004年 2月 26日公 開)」
発明の開示
[0009] (発明が解決しょうとする課題） しカゝしながら、黒挿入技術とマルチ絵素技術を合わせて試作を行い、評価した結果
、図 12に示すように、表示パネルの画面の上下において輝度差が生じるという問題 を有して!/、ることが分力つた。
[0010] この原因は、図 13の（a)に示す保持容量 CSの波形に対して、図 13の（b)に示す 位置に黒挿入を行う場合と、図 13の (c)に示す位置に黒挿入を行う場合とでは、図 1 3の（a)に示す保持容量 CSの波形の状態が異なる。この結果、保持容量 CSの突き 上げ量と突き下げ量とが変化するので、図 12に示すように、表示パネルの画面の上 下において輝度差が生じることによる。
[0011] この問題は、特に、黒表示期間の割合を変化させる場合に発生し易い。例えば、特 許文献 2には、黒挿入率により黒書込みタイミングを変える点が開示されているが、 表示パネルの画面の上下にぉ 、て輝度差が生じると 、う問題に対しては言及して ヽ ない。
[0012] 本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、保持容 量及び液晶容量の容量結合により、画素毎への実効電圧を副画素毎に代えることに よって明 ·暗の副画素を形成させる表示パネルに黒挿入を行う場合に、表示パネル の画面の上下における輝度差の発生を防止し得るアクティブマトリクス型液晶表示装 置及びその駆動方法を提供することにある。
[0013] (課題を解決するための手段）
本発明のアクティブマトリクス型液晶表示装置は、上記課題を解決するために、走 查信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に画 素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のうち の少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持容 量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副画 素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持容 量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が周期的に印加さ れているアクティブマトリクス型液晶表示装置において、 1フレーム期間における一部 の黒信号挿入期間だけ、各データ信号線の電圧として黒表示に相当する電圧を印 加する黒信号挿入手段と、上記黒信号挿入期間を変更する黒挿入率変更手段と、 上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧が立ち上がるタイミン グのうち、上記黒信号挿入期間の開始タイミングより前であって、該開始時間に最も 近い立ち上がりタイミングである保持容量電圧立ち上がりタイミングと、上記黒信号挿 入期間の開始タイミングとの時間差が、上記黒信号挿入期間の変更前後で同じとな るように、変更後の黒信号挿入期間を制御する保持容量位相不変化手段とが設けら れている構成である。
[0014] また、本発明のアクティブマトリクス型液晶表示装置は、上記の構成において、上記 保持容量位相不変化手段が、上記保持容量電圧立ち上がりタイミングと、上記黒信 号挿入期間の最初に上記走査信号線に印加される黒挿入パルスの立ち上がりタイミ ングとの時間差が、上記黒信号挿入期間の変更前後で同じとなるように、変更後の 黒信号挿入期間を制御する構成としてもよい。
[0015] また、本発明のアクティブマトリクス型液晶表示装置の駆動方法は、上記課題を解 決するために、走査信号線、データ信号線、及び上記走査信号線とデータ信号線と の各交差部に画素を備えると共に、各画素が複数の副画素から構成され、上記複数 の副画素のうちの少なくとも一つの副画素における第 1副画素電極と容量を形成する 第 1の保持容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素に おける第 2副画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上 記第 1の保持容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が 周期的に印加されているアクティブマトリクス型液晶表示装置の駆動方法において、 1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧として 黒表示に相当する電圧を印加する黒信号挿入工程と、上記黒信号挿入期間を変更 する黒挿入率変更工程と、上記第 1の保持容量配線又は第 2の保持容量配線の信 号電圧が立ち上がるタイミングのうち、上記黒信号挿入期間の開始タイミングより前で あって、該開始時間に最も近い立ち上がりタイミングである保持容量電圧立ち上がり タイミングと、上記黒信号挿入期間の開始タイミングとの時間差が、上記黒信号挿入 期間の変更前後で同じとなるように、変更後の黒信号挿入期間を制御する保持容量 位相不変化工程とを含む方法である。
[0016] また、本発明のアクティブマトリクス型液晶表示装置は、走査信号線、データ信号線 、及び上記走査信号線とデータ信号線との各交差部に画素を備えると共に、各画素 が複数の副画素から構成され、上記複数の副画素のうちの少なくとも一つの副画素 における第 1副画素電極と容量を形成する第 1の保持容量配線と、上記複数の副画 素のうちの他の少なくとも一つの副画素における第 2副画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持容量配線及び第 2の保持容量 配線には互いに逆の位相の信号電圧が印加されているアクティブマトリクス型液晶表 示装置において、 1フレーム期間における一部の黒信号挿入期間だけ、各データ信 号線の電圧として黒表示に相当する電圧を印加する黒信号挿入手段と、上記黒信 号挿入期間を変更する黒挿入率変更手段と、上記黒信号挿入期間が変更されたと きに、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち 上がり位置から、変更前の該黒信号挿入期間における上記黒信号挿入期間の最初 の黒挿入パルスの立ち上がり位置までの時間と、上記第 1の保持容量配線又は第 2 の保持容量配線の信号電圧における立ち上がり位置から、変更後の該黒信号挿入 期間における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの 時間とが同じとなるように、変更後の黒信号挿入期間を制御する保持容量位相不変 化手段とが設けられて 、る構成である。
また、本発明のアクティブマトリクス型液晶表示装置の駆動方法は、走査信号線、 データ信号線、及び上記走査信号線とデータ信号線との各交差部に画素を備えると 共に、各画素が複数の副画素から構成され、上記複数の副画素のうちの少なくとも 一つの副画素における第 1副画素電極と容量を形成する第 1の保持容量配線と、上 記複数の副画素のうちの他の少なくとも一つの副画素における第 2副画素電極と容 量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持容量配線及び 第 2の保持容量配線には互いに逆の位相の信号電圧が印加されているアクティブマ トリタス型液晶表示装置の駆動方法において、 1フレーム期間における一部の黒信号 挿入期間だけ、各データ信号線の電圧として黒表示に相当する電圧を印加する黒 信号挿入工程と、上記黒信号挿入期間を変更する黒挿入率変更工程と、上記黒信 号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保持容量配線 の信号電圧における立ち上がり位置から、変更前の該黒信号挿入期間における上 記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間と、上記第 1 の保持容量配線又は第 2の保持容量配線の信号電圧における立ち上がり位置から、 変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒挿入パルス の立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入期間を制御 する保持容量位相不変化工程とを含む方法である。
[0018] 本発明では、走査信号線、データ信号線、及び上記走査信号線とデータ信号線と の各交差部に画素を備えると共に、各画素が複数の副画素から構成され、上記複数 の副画素のうちの少なくとも一つの副画素における第 1副画素電極と容量を形成する 第 1の保持容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素に おける第 2副画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上 記第 1の保持容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が 印加されて 、るアクティブマトリクス型液晶表示装置を対象にして 、る。
[0019] また、本発明では、擬似インパルス化を図るために、黒挿入を行う。具体的には、黒 信号挿入手段が、 1フレーム期間における一部の黒信号挿入期間だけ、各データ信 号線の電圧として黒表示に相当する電圧を印加する。さらに、黒挿入率変更手段は 、黒信号挿入期間を変更する。
[0020] このようなアクティブマトリクス型液晶表示装置においては、黒挿入率の変更に伴い
、保持容量電圧の波形との関係において、表示部に輝度差が生じることがある。この 理由は、黒信号挿入期間が変更されたときに、該変更前の黒信号挿入期間と変更 後の黒信号挿入期間とにおける各黒挿入パルスの最初の立ち上がり位置と、上記第
1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち上がり位置との 時間幅が互いに異なる力 である。
[0021] そこで、本発明では、この問題を解決するために、黒信号挿入期間が変更されたと きに、第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち上がり 位置から、変更前の該黒信号挿入期間における上記黒信号挿入期間の最初の黒挿 入パルスの立ち上がり位置までの時間と、上記第 1の保持容量配線又は第 2の保持 容量配線の信号電圧における立ち上がり位置から、変更後の該黒信号挿入期間に おける上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間と 力同じとなるように、変更後の黒信号挿入期間を制御する保持容量位相不変化手段 とが設けられている。
[0022] したがって、保持容量及び液晶容量の容量結合により、画素毎への実効電圧を副 画素毎に代えることによって明 ·暗の副画素を形成させる表示パネルに黒挿入を行う 場合に、表示パネルの画面の上下における輝度差の発生を防止し得るアクティブマ トリタス型液晶表示装置及びその駆動方法を提供することができる。
[0023] また、本発明のアクティブマトリクス型液晶表示装置は、上記課題を解決するために 、走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加されてい るアクティブマトリクス型液晶表示装置において、 1フレーム期間における一部の黒信 号挿入期間だけ、各データ信号線の電圧として黒表示に相当する電圧を印加する 黒信号挿入手段と、上記黒信号挿入期間を変更する黒挿入率変更手段と、上記黒 信号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保持容量配 線の信号電圧における立ち下がり位置から、変更前の該黒信号挿入期間における 上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間と、上記 第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち下がり位置 から、変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒挿入パ ルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入期間を 制御する保持容量位相不変化手段とが設けられて 、ることを特徴として 、る。
[0024] 本発明のアクティブマトリクス型液晶表示装置の駆動方法は、上記課題を解決する ために、走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交 差部に画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画 素のうちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の 保持容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における 第 2副画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1 の保持容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加さ れているアクティブマトリクス型液晶表示装置の駆動方法において、 1フレーム期間 における一部の黒信号挿入期間だけ、各データ信号線の電圧として黒表示に相当 する電圧を印加する黒信号挿入工程と、上記黒信号挿入期間を変更する黒挿入率 変更工程と、上記黒信号挿入期間が変更されたときに、上記第 1の保持容量配線又 は第 2の保持容量配線の信号電圧における立ち下がり位置から、変更前の該黒信号 挿入期間における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置ま での時間と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧におけ る立ち下がり位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間 の最初の黒挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の 黒信号挿入期間を制御する保持容量位相不変化工程とを含むことを特徴としている
[0025] すなわち、本発明では、黒信号挿入期間が変更されたときに、第 1の保持容量配線 又は第 2の保持容量配線の信号電圧における立ち上がり位置から、変更前の該黒信 号挿入期間における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置 までの時間と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧にお ける立ち上がり位置から、変更後の該黒信号挿入期間における上記黒信号挿入期 間の最初の黒挿入パルスの立ち上がり位置までの時間とが同じとなるように、制御す る。
[0026] これによつても、保持容量及び液晶容量の容量結合により、画素毎への実効電圧 を副画素毎に代えることによって明 ·暗の副画素を形成させる表示パネルに黒挿入 を行う場合に、表示パネルの画面の上下における輝度差の発生を防止し得るァクテ イブマトリクス型液晶表示装置及びその駆動方法を提供することができる。
[0027] また、本発明のアクティブマトリクス型液晶表示装置では、前記黒信号挿入手段は 、複数のデータ信号線におけるデータ信号の極性が反転するときに、所定黒信号挿 入期間だけ各データ信号線の電圧を黒表示に相当する電圧とすることが好ましい。
[0028] これにより、データ信号の極性が反転するときに、例えば、正極性から負極性へ直 接変化するのではなぐ正極性の電圧から、一旦、データ信号線の電圧を黒表示に 相当する電圧を印加した後、負極性の電圧を印加する。したがって、電圧差が小さく なるので、消費電力を低減することができる。
[0029] ここで、データ信号の極性が反転するときの黒表示に相当する電圧を印加する時 間は、短時間であり、 1回の黒表示に相当する電圧印加では、黒表示としては十分で はない。
[0030] この点、ドット反転駆動においては、 1フレーム期間中に何度も極性が反転する。し たがって、この複数回の極性反転時毎に電圧を黒表示に相当する電圧を何度も印 加することによって、黒電圧の書き込み不足を補うことができる。
[0031] また、この黒電圧の書き込み方法では、画素データ書込のための画素容量での充 電期間を短縮することなぐ十分な黒挿入期間が確保される。また、黒挿入のために ソースドライバ等の動作速度を上げる必要もな 、。
[0032] また、本発明のアクティブマトリクス型液晶表示装置では、前記保持容量位相不変 化手段は、前記変更前の黒信号挿入期間と変更後の黒信号挿入期間とにおける、 上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧に対する位相が互い に変わらないように制御するための複数の各黒信号挿入期間の出力タイミングを格 納した記憶手段を有して 、ることが好ま 、。
[0033] これにより、記憶手段に格納されているデータにより、変更前の黒信号挿入期間と 変更後の黒信号挿入期間とにおける、上記第 1の保持容量配線又は第 2の保持容 量配線の信号電圧に対する位相が互いに変わらないように制御することができる。し たがって、複雑な回路が不要である。
[0034] また、本発明のアクティブマトリクス型液晶表示装置では、前記記憶手段は、ルック アップテーブルからなって 、ることが好まし 、。
[0035] これにより、有限の黒挿入率に対する最適な黒信号挿入期間の組み合わせを容易 に求めることができる。
[0036] (発明の効果）
本発明のアクティブマトリクス型液晶表示装置及びアクティブマトリクス型液晶表示 装置の駆動方法は、以上のように、黒信号挿入期間が変更されたときに、第 1の保持 容量配線又は第 2の保持容量配線の信号電圧における立ち下がり位置から、変更 前の該黒信号挿入期間における上記黒信号挿入期間の最初の黒挿入パルスの立 ち上がり位置までの時間と、上記第 1の保持容量配線又は第 2の保持容量配線の信 号電圧における立ち下がり位置から、変更後の該黒信号挿入期間における上記黒 信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間とが同じとなるよ うに、変更後の黒信号挿入期間を制御する。
[0037] 本発明のアクティブマトリクス型液晶表示装置及びアクティブマトリクス型液晶表示 装置の駆動方法は、黒信号挿入期間が変更されたときに、第 1の保持容量配線又は 第 2の保持容量配線の信号電圧における立ち下がり位置から、変更前の該黒信号 挿入期間における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置ま での時間と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧におけ る立ち下がり位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間 の最初の黒挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の 黒信号挿入期間を制御する保持容量位相不変化手段とが設けられている。
[0038] それゆえ、保持容量及び液晶容量の容量結合により、画素毎への実効電圧を副画 素毎に代えることによって明 ·暗の副画素を形成させる表示パネルに黒挿入を行う場 合に、表示パネルの画面の上下における輝度差の発生を防止し得るアクティブマトリ タス型液晶表示装置及びその駆動方法を提供するという効果を奏する。
図面の簡単な説明
[0039] [図 1] (a) (b) (c)は、本発明におけるアクティブマトリクス型液晶表示装置及びその駆 動方法の実施の一形態を示すタイミングチャートである。
[図 2]上記アクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。
[図 3]上記アクティブマトリクス型液晶表示装置の黒挿入のタイミングを示すタイミング チャートである。
[図 4]上記アクティブマトリクス型液晶表示装置のマルチ絵素構造の画素の構造を示 す平面図である。
[図 5]上記アクティブマトリクス型液晶表示装置のマルチ絵素構造の画素の等価回路 を示す回路図である。 [図 6]上記マルチ絵素構造のアクティブマトリクス型液晶表示装置における駆動方法 を示すタイミングチャートである。
圆 7]上記アクティブマトリクス型液晶表示装置において、黒信号挿入期間が変更さ れたときに、該変更前の黒信号挿入期間と変更後の黒信号挿入期間とにおける、第 1の保持容量配線又は第 2の保持容量配線の信号電圧に対する位相が互いに変わ らな 、場合の駆動を示すタイミングチャートである。
圆 8]上記アクティブマトリクス型液晶表示装置において、黒信号挿入期間が変更さ れたときに、該変更前の黒信号挿入期間と変更後の黒信号挿入期間とにおける、第 1の保持容量配線又は第 2の保持容量配線の信号電圧に対する位相が互いに変わ る場合の駆動を示すタイミングチャートである。
[図 9] (a)は上記アクティブマトリクス型液晶表示装置における保持容量位相不変化 制御部の構成を示すブロック図であり、 (b)はルックアップテーブルの格納内容を示 す説明図である。
[図 10] (a) (b)は 3分割絵素を示す模式図であり、（c)は上記 3分割マルチ絵素構造 の画素の構造を示す平面図である。
[図 11]従来のアクティブマトリクス型液晶表示装置における黒挿入の駆動方法を示す タイミングチャートである。
[図 12]上記アクティブマトリクス型液晶表示装置において、画面の上下において輝度 差が生じて 、る表示パネルを示す平面図である。
[図 13] (a) (b) (c)は、上記アクティブマトリクス型液晶表示装置において、黒信号挿 入期間が変更されたときに、該変更前の黒信号挿入期間と変更後の黒信号挿入期 間とにおける、第 1の保持容量配線又は第 2の保持容量配線の信号電圧に対する位 相が互いに変わる場合の駆動を示すタイミングチャートである。
符号の説明
4 TFT
11 第 1保持容量配線 (第 1の保持容量配線）
12 第 2保持容量配線 (第 2の保持容量配線）
20 液晶表示装置 21 表示部
22 ゲートドライバ (黒信号挿入手段、黒挿入率変更手段）
23 ソースドライバ (黒信号挿入手段、黒挿入率変更手段）
24 表示制御回路 (黒信号挿入手段、黒挿入率変更手段）
30 保持容量位相不変化制御部 (保持容量位相不変化手段、黒挿入制御手段)
GLl〜GLm ゲートライン (走査信号線）
LUT ルックアップテーブル (記憶手段)
P1 第 1副画素
P2 第 2副画素
Pb 黒電圧印カロパルス
SLl〜SLn ソースライン (データ信号線）
T 時間
発明を実施するための最良の形態
[0041] 本発明の一実施形態について図 1ないし図 9に基づいて説明すれば、以下の通り である。
[0042] 本実施の形態の液晶表示装置 20は、図 2に示すように、アクティブマトリクス形の表 示部 21と、走査信号線駆動回路であるゲートドライバ 22と、データ信号線駆動回路 であるソースドライバ 23と、ソースドライバ 23及びゲートドライバ 22を制御するための 表示制御回路 24とを備えている。
[0043] 上記表示部 21は、複数本 (m本）の走査信号線としてのゲートライン GLl〜GLmと 、それらゲートライン GLl〜GLmのそれぞれと交差する複数本 (n本)のデータ信号 線としてのソースライン SLl〜SLnと、それらのゲートライン GLl〜GLmとソースライ ン SLl〜SLnとの交差点にそれぞれ対応して設けられた複数個 (m X n個）の画素形 成部とを含んでいる。
[0044] これらの画素形成部は、マトリクスに配置されて画素アレイを構成している。各画素 形成部は、対応する交差点を通過するゲートライン GLjにゲート端子が接続される共 に、該交差点を通過するソースライン SLiにソース端子が接続されたスイッチング素 子である TFT4と、その TFT4のドレイン端子に接続された画素電極と、上記複数の 画素形成部に共通的に設けられた対向電極である共通対向電極 Ecと、上記複数の 画素形成部に共通的に設けられ画素電極と共通対向電極 Ecとの間に挟持された液 晶層とからなっている。
[0045] そして、画素電極と共通対向電極 Ecとによって形成される液晶容量により、画素容 量 Cpが構成される。なお、本実施の形態では、後述するように、マルチ絵素構造を 有しており、各画素は第 1副画素 P1及び第 2副画素 P2の 2つに分かれている。この 第 1副画素 P1及び第 2副画素 P2の具体的な構成については、後述する。
[0046] 上記各画素形成部における画素電極には、ソースドライバ 23及びゲートドライバ 22 により表示すべき画像に応じた電位が与えられ、共通対向電極 Ecには、図示しない 電源回路力も所定電位（「共通電極電位」と呼ぶ) Vcomが与えられる。これにより、 画素電極と共通対向電極 Ecとの間の電位差に応じた電圧が液晶に印加され、この 電圧印加によって液晶層に対する光の透過量が制御されることによって、画像表示 が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには 偏光板が使用される。本実施形態では、ノーマリブラックとなるように偏光板が配置さ れているものとする。
[0047] 上記表示制御回路 24は、外部の信号源から、表示すべき画像を表すデジタルビ デォ信号 Dvと、該デジタルビデオ信号 Dvに対応する水平同期信号 HSY及び垂直 同期信号 VSYと、表示動作を制御するための制御信号 Dcとを受け取る。そして、そ れらデジタルビデオ信号 Dv、水平同期信号 HSY、垂直同期信号 VSY、及び制御 信号 Dcに基づき、そのデジタルビデオ信号 Dvの表す画像を表示部 21に表示させ るための信号として、データスタートパルス信号 SSPと、データクロック信号 SCKと、 短絡制御信号 Cshと、表示すべき画像を表すデジタル画像信号 DA (ビデオ信号 Dv に相当する信号）と、ゲートスタートパルス信号 GSPと、ゲートクロック信号 GCKと、ゲ ートドライバ出力制御信号 GOEとを生成して出力する。
[0048] 詳細には、表示制御回路 24は、デジタルビデオ信号 Dvを内部メモリにて必要に応 じてタイミング調整等を行った後に、デジタル画像信号 DAとして表示制御回路 24か ら出力する。また、表示制御回路 24は、そのデジタル画像信号 DAの表す画像の各 画素に対応するノルスカ なる信号としてデータクロック信号 SCKを生成し、水平同 期信号 HSYに基づき 1水平走査期間毎に所定期間だけハイレベル (Hレベル)とな る信号としてデータスタートパルス信号 SSPを生成する。さら〖こ、表示制御回路 24は 、垂直同期信号 VSYに基づき、 1フレーム期間（1垂直走査期間）毎に所定期間だけ Hレベルとなる信号としてゲートスタートパルス信号 GSPを生成し、水平同期信号 HS Yに基づき、ゲートクロック信号 GCKを生成する。そして、水平同期信号 HSY及び 制御信号 Dcに基づき、短絡制御信号 Csh及びゲートドライバ出力制御信号 GOE ( GOEl〜GOEq)を生成する。
[0049] 上述のようにして、表示制御回路 24において生成された信号のうち、デジタル画像 信号 DAと短絡倒御信号 Cshとソースドライバ 23用のデータスタートパルス信号 SSP 及びデータクロック信号 SCKとは、ソースドライバ 23に入力される。一方、ゲートドラ ィバ 22用のゲートスタートパルス信号 GSP及びゲートクロック信号 GCKとゲートドラ ィバ出力制御信号 GOEとは、ゲートドライバ 22に入力される。
[0050] ソースドライバ 23は、デジタル画像信号 DAとデータスタートパルス信号 SSP及び データクロック信号 SCKとに基づき、デジタル画像信号 DAの表す画像の各水平走 查線における画素値に相当するアナログ電圧としてデータ信号 S (1)〜S (n)を 1水 平走査期聞毎に順次生成し、これらのデータ信号 S (1)〜S (n)をソースライン SL1 〜SLnにそれぞれ印加する。
[0051] 本実施の形態におけるソースドライバ 23は、液晶層への印加電圧の極性が 1フレ ーム期間毎に反転されると共に、各フレーム内において、 1ゲートライン Gl〜G2m毎 かつ 1ソースライン SLl〜SLn毎にも反転されるように、データ信号 S (1)〜S (n)が 出力される駆動方式、つまりドット反転駆動方式が採用されている。したがって、ソー スドライバ 23は、ソースライン SLl〜SLnへの印加電圧の極性をソースライン SL1〜 SLn毎に反転させ、かつ各ソースライン SLiに印加されるデータ信号 S (i)の電圧極 性を 1水平走査期間毎に反転させる。
[0052] ここで、ソースライン SLl〜SLnへの印加電圧の極性反転の基準となる電位は、デ ータ信号 S (1)〜S (n)の直流レベル（直流成分に相当する電位)であり、この直流レ ベルは、一般的には共通対向電極 Ecの直流レベルとは一致せず、各画素形成部に おける TFT4のゲート ·ドレイン間の寄生容量 Cgdによるレベルシフト（フィールドスル 一電圧） AVdだけ共通対向電極 Ecの直流レベルと異なる。ただし、寄生容量 Cgdに よるレベルシフト AVdが液晶の光学的閾値電圧 Vthに対して十分に小さい揚合に は、データ信号 S (1)〜S (n)の直流レベルは共通対向電極 Ecの直流レベルに等し V、とみなせるので、データ信号 S (1)〜S (n)の極性つまりソースライン SLl〜SLnへ の印加電圧の極性は共通対向電極 Ecの電位を基準として 1水平期間ごとに反転す ると考えてもよい。
[0053] ところで、本実施の形態の液晶表示装置 20では、表示を擬似的にインパルス化す る方法として、 1フレーム期間中に黒表示を行う期間を挿入して ヽる（以下「黒挿入」と いう）。
[0054] また、その黒挿入の仕方については、消費電力を低減するために、データ信号 S ( 1)〜S (n)の極性反転時に隣接ソースライン間が短絡されるチャージシェアリング方 式を採用し、その短絡期間に黒挿入が行われるようになつている。
[0055] このような、チャージシ アリング方式による黒挿入について、以下に詳細に説明す る。
[0056] 先ず、図 3の（a)に示すように、ソースドライバ 23にて、 1水平走査期間（1H)毎に 極性の反転する映像信号としてアナログ電圧信号 d (i)が生成される。表示制御回路 24では、図 3の（b)に示すように、各アナログ電圧信号 d (i)の極性の反転時に所定 期間（ 1水平ブランキング期間程度の短 、期間) Tshだけハイレベル (Hレベル）とな る短絡制御信号 Cshが生成される（以下、短絡制御信号 Cshがハイレベル (Hレベル )となる期間を「短絡期間」という)。
[0057] そして、上記短絡制御信号 Cshが、ローレベル (Lレベル）のときには各アナログ電 圧信号 d (i)がデータ信号 S (i)として出力され、短絡制御信号 Cshが Hレベルのとき には隣接ソースラインが互いに短絡される。
[0058] このとき、本実施形態では、ドット反転駆動が採用されていることから、隣接ソースラ インの電圧は互いに逆極性であって、しかも、その絶対値は略等しい。したがって、 各データ信号 S (i)の値つまり各ソースライン SLiの電圧は、短絡期間 Tshにおいて データ信号 S (i)の直流レベル VSdcに略等しくなる。また、短絡期間 Tshの各ソース ライン SLiの電圧をある一定の電圧 (例えば黒電圧）に設定してもよ!/、。 [0059] なお、このようにデータ信号の極性反転時に隣接ソースラインを短絡することによつ て、各ソースラインの電圧を黒電圧（データ信号 S (i)の直流レベル VSdc又は共通電 極電位 Vcom)に略等しくするという構成は、消費電力を低越するための手段として 従来提案されており、図 3に示した構成に限定されるものではない。
[0060] このとき、ゲートドライバ 22は、ゲートドライバ用のゲートスタートパルス信号 GSP及 びゲートクロック信号 GCKと、ゲートドライバ出力制御信号 GOEr (r= l、 2、 · ··、 q)と に基づき、各データ信号 S (1)〜S (n)を各画素形成部の画素容量に書き込むため に、デジタル画像信号 DAの各フレーム期間（各垂直走査期間）においてゲートライ ン GLl〜GLmを略 1水平走査期間ずつ順次選択すると共に、黒挿入のために、デ ータ信号 S (i) (i= l〜n)の極性反転時に所定期間だけゲートライン GLj (j = l〜m) を選択する。
[0061] すなわち、ゲートドライバ 22は、図 3の（d) (e)に示すような画素データ書込パルス P wと黒電圧印加パルス Pbとを含む走査信号 G (1)〜G (m)をゲートライン GL1〜GL mにそれぞれ印加し、これらのパルス Pw'Pbが印加されているゲートライン GLjは選 択状態となり、選択状態のゲートライン GLjに接続された TFTがオン状態となる（非選 択状態のゲートラインに接続された TFTはオフ状態となる)。
[0062] 本実施形態では、図 3の（d) (e)に示すように、各走査信号 G (j)において、画素デ 一タ書込パルス Pwと当該画素データ書込パルス Pwの後に最初に現れる黒電圧印 加パルス Pbとの間は 2Z3フレーム期間であり、黒電圧印加パルス Pbは、 1フレーム 期間（ IV)にお 、て 1水平走査期間（ 1H)の間隔で続 、て 3個現れる。
[0063] 次に、図 3の（a)〜（f)参照しつつ、上記のソースドライバ 23及びゲートドライバ 22 による表示部 21の駆動について説明する。
[0064] 表示部 21における各画素形成部では、それに含まれる TFT4のゲート端子に接続 されるゲートライン GLjに画素データ書込パルス Pwが印加されることにより、 TFT4が オンし、 TFT4のソース端子に接続されるソースライン SLiの電圧がデータ信号 S (i) の値として画素形成部に書き込まれる。すなわち、ソースライン SLiの電圧が画素容 量 Cpに保持される。その後、ゲートライン GLjは黒電圧印力！]パルス Pbが現れるまで の期間 Thdは非選択状態となるので、当該画素形成部に書き込まれた電圧がそのま ま保持される。黒電圧印加パルス Pbは、その非選択状態の期間（以下、「画像データ 保持期間」という) Thdの後の短絡期間 Tshにゲートライン GLjに印加される。
[0065] 前述したように、短絡期間 Tshでは、各データ信号 S (i)の値つまり各ソースライン S Liの電圧は、データ信号 S (i)の直流レベルに略等しくなる（つまり黒電圧となる）。し たがって、当該ゲートライン GLjへの黒電圧印加パルス Pbの印加により、当該画素形 成部の画素容量 Cpに保持される電圧は黒電圧に向力つて変化する。
[0066] し力し、黒電圧印加パルス Pbのパルス幅は短いので、画素容量 Cpにおける保持 電圧を確実に黒電圧にするため、図 3の（d) (e)に示すように、各フレーム期間にお いて 1水平走査期間（1H)の間隔で 3個の黒電圧印加パルス Pbが続けて当該ゲート ライン GLjに印加される。これ〖こより、当該ゲートライン GLjに接続される画素形成部 によって形成される画素の輝度 (画素容量 Cpでの保持電圧によって決まる透過光量 ) L (j, i)は、図 3の（f)に示すように変化する。したがって、各ゲートライン GLjに接続 される画素形成部に対応する 1表示ラインにおいて、画素データ保持期聞 Thdでは デジタル画像信号 DAに基づく表示が行われ、その後に上記 3個の黒電圧印加パル ス Pbが印加されて力 次に当該ゲートライン GLjに画素データ書込パルス Pwが印加 される時点までの期間 Tbkでは黒表示が行われる。このようにして、黒表示の行われ る期間（以下「黒表示期間」という) Tbkが各フレーム期間に挿入されることにより、液 晶表示装置 20によるインパルス化が行われる。
[0067] 図 3の（d) (e)からも分力るように、画素データ書込パルス Pwの現れる時点は走査 信号 G (j)毎に 1水平走査期間（ 1H)ずつずれて 、るので、黒電圧印加パルス Pbの 現れる時点も走査信号 G (j)毎に 1水平走査期問（1H)ずつずれている。
[0068] したがって、黒表示期間 Tbkも 1表示ライン毎に 1水平走査期問（1H)ずつずれて、 全ての表示ラインにつき同じ長さの黒挿入が行われる。このようにして、画素データ 書込のための画素容量 Cpでの充電期間を短縮することなぐ十分な黒挿入期間が 確保される。また、黒挿入のためにソースドライバ 23等の動作速度を上げる必要もな い。
[0069] 一方、本実施の形態の液晶表示装置 20は、チャージシェアリング方式による黒挿 入に加えて、さらにマルチ絵素構造を有している。 [0070] 以下に、本実施の形態の液晶表示装置 20におけるマルチ絵素構造について説明 する。
[0071] まず、マルチ絵素構造では、各赤 (R) '緑 (G) '青 (B)の画素が 2以上の副画素に 分割され、副画素電極がそれぞれ個別に駆動される。
[0072] このようなマルチ絵素構造が適用される場合、副画素のうちの少なくとも 2つは輝度 が互いに異なるものであることが好ましい。この形態によれば、 1つの画素内に明るい 副画素及び暗い副画素の両方が存在するため、面積階調によって中間調を表現す ることができ、液晶表示画面の斜め視角における白浮きを改善するのに好適である。 また、このような、明るい副画素及び暗い副画素を形成するために、本実施の形態で は、互いに逆の位相の信号電圧が印加される 2以上の保持容量配線が設けられてい る。
[0073] なお、 2以上の保持容量配線に印加される互いに逆の位相の信号電圧とは、画素 分割構造の画素にぉ 、て、面積階調を操作するために用いられる保持容量電圧の ことを意味している。この保持容量電圧としては、ゲート信号のオフ後に、ソースから 供給されるドレイン信号電圧 (Vs)の突き上げに寄与する保持容量電圧 (保持容量 C s極性が + )と、ドレイン信号電圧 (Vs)の突き下げに寄与する保持容量電圧 (保持容 量 Cs極性が一）との 2種類がある。
[0074] このような画素分割法 (面積階調技術）にお ヽては、保持容量電圧、保持容量 Cs 及び液晶容量の容量結合により、画素毎への実効電圧を副画素毎に代えている。こ れにより、明 ·暗の副画素を形成させ、これらのマルチ絵素駆動を実現することができ る。
[0075] 上記マルチ絵素構造を有するアクティブマトリクス基板 10を備えた液晶表示装置 2 0の構成を、図 4に基づいて詳述する。図 4は、 1画素の構成を示す平面図である。
[0076] 同図に示すように、上記アクティブマトリクス基板 10は、マトリクス状に配された画素 領域 1と、互いに直交するゲートライン GL1、 · ··、 GLj、 GLj + l、 · ··、 GLm (列方向、 図中左右方向）及びソースライン SL1、 · ··、 SLi、 SLi+ l、 · ··、 SLn (行方向、図中上 下方向）と、第 1保持容量配線 11及び第 2保持容量配線 12とを備えている。
[0077] 画素領域 1には、これらゲートライン GLjとソースライン SLiとの交差部分に、ァクティ ブ素子であるスイッチング素子としての TFT (Thin Film Transistor:薄膜トランジスタ） 4が設けられている。アクティブ素子である TFT4は、ゲート電極として機能するゲート ライン GLjと、ソースライン SLiに接続されたソース電極 5と、互いに向かい合う第 1ドレ イン電極 6a及び第 2ドレイン電極 6bとを備えている。この結果、上記 TFT4は、ソース 電極 5とゲートライン GLjに接続されるゲート電極と第 1ドレイン電極 6aとによって構成 される第 lTFT4aと、ソース電極 5とゲートライン GLjに接続されるゲート電極と第 2ド レイン電極 6bとによって構成される第 2TFT4bとを含んでいる。
[0078] そして、第 1ドレイン電極 6a及び第 2ドレイン電極 6bはそれぞれ、配線部を構成す る導電層からなる第 1ドレイン引出し配線 7a及び第 2ドレイン引出し配線 7bに接続さ れている。第 1ドレイン引出し配線 7a及び第 2ドレイン引出し配線 7bは、それぞれ層 間絶縁膜を貫く第 1コンタクトホール 8a及び第 2コンタクトホール 8bを介して第 1副画 素電極 la及び第 2副画素電極 lbと接続されて 、る。
[0079] 上記構成のアクティブマトリクス基板 10の各画素では、図 5に示す等価回路が実現 される。
[0080] すなわち、第 1副画素電極 laが第 lTFT4aを介してソースライン SLiに接続され、 第 2副画素電極 lbが第 2TFT4bを介してソースライン SLl〜SLnに接続される。な お、第 lTFT4a及び第 2TFT4bのゲートはいずれもゲートライン GLjに接続される。 また、第 1副画素電極 laに接続された第 1保持容量上電極 9aと第 1保持容量配線 1 1との間で第 1保持容量（Strage Capacitor) Ccslが形成され、第 2副画素電極 lbに 接続された第 2保持容量上電極 9bと第 2保持容量配線 12との間で第 2保持容量 Cc s2が形成される。なお、第 1保持容量配線 11及び第 2保持容量配線 12には、互い に異なる保持容量信号 (補助容量対向電圧)が供給される。
[0081] 同図に示すように、第 1副画素電極 la、共通対向電極 Ec、及び両者間の液晶層に よって第 1副画素容量 Cplが構成され、第 2副画素電極 lb、共通対向電極 Ec、及び 両者間の液晶層によって第 2副画素容量 Cp2が構成される。
[0082] 次に、この保持容量信号を用いた駆動方法の一例について、上記図 5に示す画素 の等価回路と、各信号の電圧波形 (タイミング)を示した図 6の (a) (b)とに基づいて説 明する。図 6の（a)は nフレーム目の駆動波形を示すものであり、図 6の（b)は n+ 1フ レーム目の駆動波形を示すものである。なお、図 6の（b)は図 6の（a)に対して極性反 転したものとなっている。また、この駆動方法は、単に、マルチ絵素構造の駆動方法 を示すものであって、黒挿入技術に関する内容は省略されている。
[0083] 先ず、図 6の (a) (b)に示した電圧波形によれば、第 1副画素 P1が明副画素となり、 第 2副画素 P2が喑副画素となる。 Vgはゲート電圧を示し、 Vsはソース電圧を示し、 V csl 'Vcs2は第 1副画素 P1及び第 2副画素 P2のそれぞれの保持容量ライン CSl 'C S2の電圧を示し、 Vlcl及び Vlc2はそれぞれ第 1副画素 P1及び第 2副画素 P2の画 素電極の電圧を示す。
[0084] 本実施の形態では、図 6の（a)に示すように、 nフレーム目にソース電圧の中央値 V scに対して、プラス極性としてソース電圧に Vspを与え、図 6の（b)に示すように、次 の（n+ 1)フレーム目にマイナス極性としてソース電圧に Vsnを与え、かつ、フレーム 毎にドット反転を行う。保持容量ライン CS1 'CS2には、第 1保持容量電圧 Vcsl及び 第 2保持容量電圧 Vcs2を振幅電圧 Vadで振幅させ、保持容量ライン CS1の位相と 保持容量ライン CS2の位相とを 180度ずらした信号を入力する。
[0085] 図 6の（a)を参照して、 nフレーム目のときの各信号の電圧の経時変化を説明する。
[0086] 時刻 T1のとき、ゲート電圧 Vgが VgLから VgHに変化し、両副画素の第 lTFT4a 及び第 2TFT4bが ON状態となり、第 1液晶容量 Clcl ·第 2液晶容量 Clc2及び第 1 保持容量 Ccsl '第 2保持容量 Ccs2に Vspの電圧が印加される。
[0087] 時刻 T2のとき、ゲート電圧 Vgが VgHから VgLに変化し、第 1副画素 P1及び第 2副 画素 P2の第 lTFT4a及び第 2TFT4bが OFF状態となり、第 1液晶容量 Clcl ·第 2 液晶容量 Clc2及び第 1保持容量 Ccsl '第 2保持容量 Ccs2がソースライン SL1〜S Lnと電気的に絶縁される。なお、この直後に寄生容量等の影響による引き込み現象 のために、第 1副画素 P1及び第 2副画素 P2のそれぞれに概ね同一の引き込み電圧 が発生し、各第 1副画素 P1及び第 2副画素 P2の第 1副画素電圧 Vlcl及び第 2副画 素電圧 Vlc2は、
Vlcl = Vsp -Vd
Vic 2= Vsp -Vd
となる。 [0088] また、このとき、第 1保持容量電圧 Vcsl及び第 2保持容量電圧 Vcs2は、
Vcs丄 =Vcom— Vad
Vcs2=Vcom+Vad
である。
[0089] なお、引き込み電圧 Vdは、下記の式のようになる。
[0090] Vd = (VgH - VgL) X Cgd/ (Clc (V) + Cgd + Ccs)
ここで、 VgH及び VgLはそれぞれ第 lTFT4a及び第 2TFT4bのゲートオン時の電 圧及びゲートオフ時の電圧、 Cgdは第 lTFT4a及び第 2TFT4bのゲートとドレインと の間に生じる寄生容量、 Clc (V)は液晶容量の静電容量 (容量値)、 Ccsは保持容量 の静電容量 (容量値)を示す。
[0091] 次に、時刻 T3のとき、保持容量ライン CS1の第 1保持容量電圧 Vcslが Vcom— V adから Vcom+Vadへ変化し、保持容量ライン CS2の第 2保持容量電圧 Vcs2が Vc om+ Vadから Vcom— Vadへ変化する。このとき各第 1副画素 P1及び第 2副画素 P 2の第 1副画素電圧 Vic 1及び第 2副画素電圧 Vlc2は、
Vlcl =Vsp-Vd+ 2 XKXVad
Vlc2=Vsp-Vd- 2 XKXVad
となる。ただし、 K= Ccs/ (Clc (V) + Ccs)である。
[0092] 時刻 T4では、第 1保持容量電圧 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 第 2保持容量電圧 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。このとき第 1 副画素電圧 Vlcl及び第 2副画素電圧 Vlc2は、
Vlcl =Vsp-Vd
Vlc2=Vsp-Vd
となる。
[0093] 時刻 T5では、第 1保持容量電圧 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 第 2保持容量電圧 Vcs2が Vcom+Vadから Vcom— Vadへ変化する。このとき第 1 副画素電圧 Vlcl及び第 2副画素電圧 Vlc2は、
Vlcl =Vsp-Vd+ 2 XKX Vad
Vlc2=Vsp-Vd- 2 XKXVad となる。
[0094] 後は、次に Vg=VgHとなり書き込みが行われるまで、水平走査期間 1Hの整数倍 毎に、第 1保持容量電圧 Vcsl及び第 2保持容量電圧 Vcs2と第 1副画素電圧 Vlcl 及び第 2副画素電圧 Vlc2とは、時刻 T4と時刻 T5との動作を交互に繰り返す。したが つて、第 1副画素電圧 Vlcl及び第 2副画素電圧 Vlc2の実効値は、
Vic 1 = Vsp - Vd + K X Vad
Vlc2=Vsp-Vd-KXVad
となる。
[0095] nフレーム目にお 、て、各副画素の液晶層に印加される実効電圧は、
VI =Vsp-Vd+K X Vad-Vcom
V2=Vsp-Vd-K XVad-Vcom
となるため、第 1副画素 PIが明副画素となり、第 2副画素 P2が喑副画素となる。
[0096] 以上のように、本実施の形態のアクティブマトリクス基板 10を備えた液晶表示装置 では、上述したマルチ画素駆動が行われる。なお、ここでは寄生容量すなわちソース ライン SLl〜SLnと第 1副画素電極 la'第 2副画素電極 lbとの寄生容量等は省略し て説明した。また、ここでは簡易的に第 1保持容量電圧 Vcslの位相と第 2保持容量 電圧 Vcs2の位相とを 180度ずらしているが、 1画素を形成する副画素が明画素と暗 画素となればよいので必ずしも位相のずれが 180度でなくても構わない。また、第 1 保持容量電圧 Vcsl及び第 2保持容量電圧 Vcs2のパルス幅を Vsと同等としたがこ れに限らず、例えば大型高精細の液晶表示装置を駆動する場合の保持容量信号遅 延による保持容量の充電不足を考慮してパルス幅を変更すればよい。
[0097] ここで、上記マルチ絵素構造の液晶表示装置 20において、前述のチャージシェア リング方式による黒挿入技術を適用する。
[0098] この場合の駆動動作を、図 7に基づいて説明する。
[0099] 同図に示すように、第 1フレームにおいて、例えば、画面の第 1ラインにおいて、第 1 保持容量電圧 Vcslが矩形波にて印加されている。このとき、ゲートライン GL1に画 素データ書込パルス Pw及び黒電圧印カロパルス Pbを印加する。このときの黒電圧印 加パルス Pbの挿入割合は、例えば 1フレームの 30%とする。 [0100] この黒電圧印加パルス Pbの最後のパルスの印加時には、同図に示すように、第 1 保持容量電圧 Vcslの波形は、突き上げとなっている。したがって、ドレイン電圧 D (l )もそれに伴う挙動を示す。
[0101] 同様に、画面の第 jラインにおいて、第 1保持容量電圧 Vcslが矩形波にて印加され ている。このとき、ゲートライン GLjに画素データ書込パルス Pw及び黒電圧印加パル ス Pbを印加する。この黒電圧印加パルス Pbの最後のパルスの印加時には、同図に 示すように、第 1保持容量電圧 Vcslの波形は、突き上げとなっている。したがって、ド レイン電圧 D (j)もそれに伴う挙動を示す。すなわち、第 1ラインと同様の挙動を示す。
[0102] したがって、ドレイン電圧と対向電圧 (Vcom)との間の液晶の実効印加電圧が 1ラ イン目と jライン目とで同じであり、輝度差は生じないため、表示部 21は、同図 7に示 すように、均一な表示となっている。
[0103] ところで、チャージシェアリング方式による黒挿入においては、黒電圧印力！]パルス P bのタイミングを変えることによって黒挿入率が可変である。動きの多い表示映像には 黒挿入率を高めて動画ボケを低減させたり、静止画の場合には黒挿入を止めてホー ルド表示にしたりする等が可能である。
[0104] 例えば、黒挿入の割合を上記の 1フレーム中 30%から 25%に変える場合を考える 。この場合の駆動動作を図 8に基づいて説明する。
[0105] すなわち、同図に示すように、第 1フレームにおいて、例えば、画面の第 1ラインに おいて、第 1保持容量電圧 Vcslが矩形波にて印加されている。このとき、ゲートライ ン GL1に画素データ書込パルス Pw及び黒電圧印加パルス Pbを印加する。
[0106] この黒電圧印加パルス Pbの最後のパルスの印加時には、同図に示すように、第 1 保持容量電圧 Vcslの波形は、突き上げとなっている。したがって、ドレイン電圧 D (l )もそれに伴う挙動を示す。ここまでは、上述の図 7と同じである。
[0107] し力しながら、例えば、画面の第 jラインにおいて、第 1保持容量電圧 Vcslが矩形 波にて印加されている。このとき、ゲートライン GLjに画素データ書込パルス Pw及び 黒電圧印加パルス Pbを印加する。この黒電圧印加パルス Pbの最後のパルスの印加 時には、同図に示すように、第 1保持容量電圧 Vcslの波形は、突き下げとなってい る。したがって、ドレイン電圧 D (j)もそれに伴う挙動を示す。その結果、同図に示すよ うに、第 1ラインとは異なる挙動を示す。
[0108] したがって、ドレイン電圧と対向電圧 (Vcom)との間の液晶の実効印加電圧が 1ラ イン目と イン目とで異なるため、表示部 21は、同図 8に示すように、輝度差が生じ た状態となる。
[0109] 液晶の実効印加電圧が異なる原因は、従来例の説明図である図 13の（a) (b) (c) に示すように、黒電圧印加パルス Pbの印加の第 1保持容量電圧 Vcslの矩形波に対 する位相が異なって 、るためである。
[0110] 本実施の形態の液晶表示装置 20では、この問題を解決するために、図 1の（a) (b)
(c)に示すように、第 1保持容量電圧 Vcslの矩形波に対する黒電圧印加パルス Pb の印加の位相を合わすようにして!/、る。
[0111] 具体的には、図 9の (a)に示すように、保持容量位相不変化制御部 30が設けられ ており、この保持容量位相不変化制御部 30に設けられた記憶手段としてのルックァ ップテーブル LUTにて、位相が揃うように制御して!/、る。
[0112] すなわち、ルックアップテーブル LUTには、ある黒挿入率に対して、黒電圧印加パ ルス Pbと保持容量電圧 Vcsの波形の位相関係を一定に保っために、図 9の（b)に示 すように、黒挿入率と黒電圧印加パルス Pbの出力タイミングとの組み合わせが格納さ れている。ここで、
黒挿入率 =黒書き込み期間 Z1フレーム
=黒電圧印加パルス Pbの出力タイミング ZVtotal
と定義する。また、この Vtotalとは、 1フレームのゲートクロック信号 GCK数をいう。ま た、黒電圧印加パルス Pbの出力タイミングとは、 1フレームの開始から黒電圧印加パ ルス Pbが出力されるまでのゲートクロック信号 GCKの数を示している。
[0113] ここで、本実施の形態の液晶表示装置 20は、例えば、走査信号線数 (VDISP) =
1080、データ信号線数（HDISP) = 1920のフルハイビジョン（FHD: Full High Defi nition)の表示部 21を有している。
[0114] この場合において、例えば、黒挿入率 = 26%、 Vtotal=1112の場合、黒電圧印加 パルス Pbの出力タイミングは、 Vtotal— 289 = 1112— 289 = 823となる。したがって
、ゲートクロック信号 GCK数 Vが 823の位置から黒電圧印加パルス Pbを出力し始め れば、黒電圧印加パルス Pbと保持容量電圧 Vcsとの位相関係を一定に保つことがで きる。
[0115] 本実施の形態のルックアップテーブル LUTでは、黒挿入率を最大 30%として、 0 〜30%の間を 16段階にして値を設定している。ただし、必ずしもこれに限らず、使用 する黒挿入率に応じて、ルックアップテーブル LUTを作成すればょ 、。
[0116] 上記のルックアップテーブル LUTを用いて、黒電圧印加パルス Pbの出力タイミン グを求める方法にっ 、て説明する。
[0117] すなわち、図 9の（a)に示すように、ゲートスタートパルス信号 GSPとゲートクロック 信号 GCKとから Vカウンタ 31にてゲートクロック信号 GCK数をカウントし、 Vtotalを求 める。そして、求めた Vtotalと黒挿入率と力もルックアップテーブル LUTを参照して、 黒電圧印加パルス Pbの挿入開始出力タイミングを算出し、ゲートクロック信号 GCK 数をカウントし、黒電圧印加パルス Pbの挿入開始出力タイミングと一致したときに黒 電圧印加パルス Pbを出力し始める。
[0118] なお、本実施の形態においては、画素が 2つの副画素から構成されているマルチ 絵素駆動について説明したが、必ずしもこれに限らず、本発明においては、画素が 複数の副画素力 構成されるマルチ絵素駆動の場合においても、適用が可能である
[0119] すなわち、図 10の（a) (b)に示すように、 1つ画素を、例えば、 3つの副画素に分割 することが可能である。この 3分割絵素においては、副絵素 1と副絵素 3とが同じ輝度 であり、副絵素 2は副絵素 1及び副絵素 3とは輝度が異なっている。このようなマルチ 絵素駆動を行うためには、例えば図 10の（c)に示すように、副絵素 1の画素電極と副 絵素 3の画素電極とを導通させて、同じ輝度にする。このときには、前述したと同様の 第 1保持容量配線 11及び第 2保持容量配線 12の 2種類の配線にて駆動することが できる。
[0120] このように、本実施の形態のアクティブマトリクス型の液晶表示装置 20及びその駆 動方法では、ゲートライン GLl〜GLm、ソースライン SLl〜SLn、及びこれらの各交 差部に画素を備えると共に、各画素が 2つの副画素力も構成される。これら 2つの第 1 副画素 P1及び第 2副画素 P2のうちの一方の副画素における第 1副画素電極 laと容 量を形成する第 1保持容量配線 11と、 2つの副画素のうちの他方の第 2副画素電極 lbと容量を形成する第 2保持容量配線 12とが設けられる。そして、第 1保持容量配 線 11及び第 2保持容量配線 12には互いに逆の位相の信号電圧が印加されて 、る。 なお、画素が複数の副画素から構成される場合においても、適用が可能である。
[0121] また、本実施の形態では、擬似インパルス化を図るために、黒挿入を行う。具体的 には、黒信号挿入手段としての表示制御回路 24、ゲートドライバ 22及びソースドライ ノ 23が、 1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電 圧として黒表示に相当する電圧を印加する。さら〖こ、黒挿入率変更手段としての表示 制御回路 24、ゲートドライバ 22及びソースドライバ 23は、黒信号挿入期間を変更す る。
[0122] このようなアクティブマトリクス型の液晶表示装置 20においては、黒挿入率の変更 に伴い、保持容量電圧の波形との関係において、表示部 21に輝度差が生じることが ある。
[0123] そこで、本実施の形態では、この問題を解決するために、黒信号挿入期間が変更 されたときに、第 1保持容量配線 11又は第 2保持容量配線 12の信号電圧における 立ち上がり位置から、変更前の該黒信号挿入期間における黒信号挿入期間の最初 の黒挿入パルスの立ち上がり位置までの時間 Tと、第 1保持容量配線 11又は第 2保 持容量配線 12の信号電圧における立ち上がり位置から、変更後の該黒信号挿入期 間における黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間丁と 力同じとなるように、変更後の黒信号挿入期間を制御する保持容量位相不変化制御 部 30が設けられている。
[0124] また、本実施の形態では、この問題を解決するために、黒信号挿入期間が変更さ れたときに、第 1保持容量配線 11又は第 2保持容量配線 12の信号電圧における立 ち下がり位置から、変更前の該黒信号挿入期間における上記黒信号挿入期間の最 初の黒挿入パルスの立ち上がり位置までの時間と、第 1保持容量配線 11又は第 2保 持容量配線 12の信号電圧における立ち下がり位置から、変更後の該黒信号挿入期 間における黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間と 力同じとなるように、変更後の黒信号挿入期間を制御する保持容量位相不変化制御 部 30が設けられている。
[0125] したがって、保持容量及び液晶容量の容量結合により、画素毎への実効電圧を副 画素毎に代えることによって明 ·暗の副画素を形成させる表示パネルに黒挿入を行う 場合に、表示パネルの画面の上下における輝度差の発生を防止し得るアクティブマ トリタス型の液晶表示装置 20及びその駆動方法を提供することができる。
[0126] また、本実施の形態のアクティブマトリクス型の液晶表示装置 20では、黒信号挿入 期間が変更されたときに、該変更前の黒信号挿入期間と変更後の黒信号挿入期間 とにおける各最後の位置が、第 1保持容量配線 11又は第 2保持容量配線 12の信号 電圧に対する位相が互いに変わらないように制御することによって、確実に、表示部 に輝度差が生じることを防止することができるようになって 、る。
[0127] また、本実施の形態のアクティブマトリクス型の液晶表示装置 20では、複数のソー スライン SLl〜SLnにおけるデータ信号の極性が反転するときに、所定黒信号挿入 期間だけ各データ信号線の電圧を黒表示に相当する電圧としている。
[0128] これにより、データ信号の極性が反転するときに、例えば、正極性から負極性へ直 接変化するのではなぐ正極性の電圧から、一旦、データ信号線の電圧を黒表示に 相当する電圧を印加した後、負極性の電圧を印加する。したがって、電圧差が小さく なるので、消費電力を低減することができる。
[0129] また、ドット反転駆動にお!、ては、 1フレーム期間中に何度も極性が反転する。した がって、この複数回の極性反転時毎に電圧を黒表示に相当する電圧を何度も印加 することによって、黒電圧の書き込み不足を補うことができる。
[0130] また、この黒電圧の書き込み方法では、画素データ書込のための画素容量での充 電期間を短縮することなぐ十分な黒挿入期間が確保される。また、黒挿入のために ソースドライバ等の動作速度を上げる必要もな 、。
[0131] また、本実施の形態のアクティブマトリクス型の液晶表示装置 20では、変更前の黒 信号挿入期間と変更後の黒信号挿入期間とにおける、第 1保持容量配線 11又は第 2保持容量配線 12の信号電圧に対する位相が互いに変わらな ヽように制御するた めの複数の各黒信号挿入期間の出力タイミングを格納した記憶手段を有している。
[0132] これにより、記憶手段に格納されているデータにより、変更前の黒信号挿入期間と 変更後の黒信号挿入期間とにおける、第 1保持容量配線 11又は第 2保持容量配線 12の信号電圧に対する位相が互いに変わらないように制御することができる。したが つて、複雑な回路が不要である。
[0133] また、本実施の形態のアクティブマトリクス型の液晶表示装置 20では、記憶手段は 、ルックアップテーブル LUTからなつている。これにより、有限の黒挿入率に対する 最適な黒信号挿入期間の組み合わせを容易に求めることができる。
産業上の利用の可能性
[0134] 本発明は、保持容量及び液晶容量の容量結合により、画素毎への実効電圧を副 画素毎に代えることによって明 ·暗の副画素を形成させるマルチ絵素構造の表示パ ネルに黒挿入を行うアクティブマトリクス型液晶表示装置及びその駆動方法に適用 することができる。

Claims

請求の範囲
[1] 走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が周期的に印 加されて!、るアクティブマトリクス型液晶表示装置にぉ 、て、
1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入手段と、
上記黒信号挿入期間を変更する黒挿入率変更手段と、
上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧が立ち上がるタイミ ングのうち、上記黒信号挿入期間の開始タイミングより前であって、該開始時間に最 も近い立ち上がりタイミングである保持容量電圧立ち上がりタイミングと、上記黒信号 挿入期間の開始タイミングとの時間差が、上記黒信号挿入期間の変更前後で同じと なるように、変更後の黒信号挿入期間を制御する保持容量位相不変化手段とが設け られていることを特徴とするアクティブマトリクス型液晶表示装置。
[2] 上記保持容量位相不変化手段が、上記保持容量電圧立ち上がりタイミングと、上 記黒信号挿入期間の最初に上記走査信号線に印加される黒挿入パルスの立ち上が りタイミングとの時間差が、上記黒信号挿入期間の変更前後で同じとなるように、変更 後の黒信号挿入期間を制御することを特徴とする請求項 1記載のアクティブマトリクス 型液晶表示装置。
[3] 走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加されてい るアクティブマトリクス型液晶表示装置において、
1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入手段と、
上記黒信号挿入期間を変更する黒挿入率変更手段と、
上記黒信号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保 持容量配線の信号電圧における立ち上がり位置から、変更前の該黒信号挿入期間 における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間 と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち上が り位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒 挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入 期間を制御する保持容量位相不変化手段とが設けられていることを特徴とするァクテ イブマトリクス型液晶表示装置。
走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加されてい るアクティブマトリクス型液晶表示装置において、
1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入手段と、
上記黒信号挿入期間を変更する黒挿入率変更手段と、
上記黒信号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保 持容量配線の信号電圧における立ち下がり位置から、変更前の該黒信号挿入期間 における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間 と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち下が り位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒 挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入 期間を制御する保持容量位相不変化手段とが設けられていることを特徴とするァクテ イブマトリクス型液晶表示装置。
[5] 上記黒信号挿入手段は、複数のデータ信号線におけるデータ信号の極性が反転 するときに、所定黒信号挿入期間だけ各データ信号線の電圧を黒表示に相当する 電圧とすることを特徴とする請求項 1、 3、または 4記載のアクティブマトリクス型液晶 表示装置。
[6] 上記保持容量位相不変化手段が、
上記黒信号挿入期間に対応する複数の値と、各値に対応する、上記黒信号挿入 期間の開始タイミングとを格納した記憶手段を有するともに、上記黒挿入率変更手段 によって黒信号挿入期間が変更された場合に、上記記憶手段を参照することによつ て変更された黒信号挿入期間に対応する黒信号挿入期間の開始タイミングを特定 することを特徴とする請求項 1、 3、または 4記載のアクティブマトリクス型液晶表示装 置。
[7] 前記保持容量位相不変化手段は、
前記変更前の黒信号挿入期間と変更後の黒信号挿入期間とにおける、上記第 1の 保持容量配線又は第 2の保持容量配線の信号電圧に対する位相が互いに変わらな いように制御するための複数の各黒信号挿入期間の出力タイミングを格納した記憶 手段を有していることを特徴とする請求項 1、 3、または 4記載のアクティブマトリクス型 液晶表示装置。
[8] 上記記憶手段は、ルックアップテーブル力 なっていることを特徴とする請求項 6記 載のアクティブマトリクス型液晶表示装置。
[9] 走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が周期的に印 加されて!、るアクティブマトリクス型液晶表示装置の駆動方法にぉ 、て、 1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入工程と、
上記黒信号挿入期間を変更する黒挿入率変更工程と、
上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧が立ち上がるタイミ ングのうち、上記黒信号挿入期間の開始タイミングより前であって、該開始時間に最 も近い立ち上がりタイミングである保持容量電圧立ち上がりタイミングと、上記黒信号 挿入期間の開始タイミングとの時間差が、上記黒信号挿入期間の変更前後で同じと なるように、変更後の黒信号挿入期間を制御する保持容量位相不変化工程とを含む ことを特徴とするアクティブマトリクス型液晶表示装置の駆動方法。
[10] 走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加されてい るアクティブマトリクス型液晶表示装置の駆動方法において、
1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入工程と、
上記黒信号挿入期間を変更する黒挿入率変更工程と、
上記黒信号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保 持容量配線の信号電圧における立ち上がり位置から、変更前の該黒信号挿入期間 における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間 と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち上が り位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒 挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入 期間を制御する保持容量位相不変化工程とを含むことを特徴とするアクティブマトリ タス型液晶表示装置の駆動方法。
[11] 走査信号線、データ信号線、及び上記走査信号線とデータ信号線との各交差部に 画素を備えると共に、各画素が複数の副画素から構成され、上記複数の副画素のう ちの少なくとも一つの副画素における第 1副画素電極と容量を形成する第 1の保持 容量配線と、上記複数の副画素のうちの他の少なくとも一つの副画素における第 2副 画素電極と容量を形成する第 2の保持容量配線とが設けられ、かつ上記第 1の保持 容量配線及び第 2の保持容量配線には互いに逆の位相の信号電圧が印加されてい るアクティブマトリクス型液晶表示装置の駆動方法において、
1フレーム期間における一部の黒信号挿入期間だけ、各データ信号線の電圧とし て黒表示に相当する電圧を印加する黒信号挿入工程と、
上記黒信号挿入期間を変更する黒挿入率変更工程と、
上記黒信号挿入期間が変更されたときに、上記第 1の保持容量配線又は第 2の保 持容量配線の信号電圧における立ち下がり位置から、変更前の該黒信号挿入期間 における上記黒信号挿入期間の最初の黒挿入パルスの立ち上がり位置までの時間 と、上記第 1の保持容量配線又は第 2の保持容量配線の信号電圧における立ち下が り位置から、変更後の該黒信号挿入期間における上記黒信号挿入期間の最初の黒 挿入パルスの立ち上がり位置までの時間とが同じとなるように、変更後の黒信号挿入 期間を制御する保持容量位相不変化工程とを含むことを特徴とするアクティブマトリ タス型液晶表示装置の駆動方法。
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