WO2007119524A1

WO2007119524A1 - 電子放出素子及びその製造方法並びに電子放出素子を用いた光電変換素子、撮像装置及びフラットパネルディスプレイ装置

Info

Publication number: WO2007119524A1
Application number: PCT/JP2007/056375
Authority: WO
Inventors: Yoshiyuki Okuda; Nobuyasu Negishi; Kazuto Sakemura; Tomonari Nakada; Ryota Tanaka; Kiyohide Ogasawara; Takamasa Yoshikawa; Atsushi Watanabe
Original assignee: Pioneer Corporation
Priority date: 2006-03-31
Filing date: 2007-03-27
Publication date: 2007-10-25

Description

明細書

電子放出素子及びその製造方法並びに電子放出素子を用いた光電変換素子、撮像装置及ぴフラットパネルディスプレイ装置

技術分野

[0001] 本発明は、電子源である電子放出素子及びその製造方法に関する。

背景技術

[0002] 従来から面電子源の電子放出素子の構造として、金属絶縁体一半導体 (MIS) 型、金属絶縁体金属（MIM)型などが冷陰極として知られて、る。

[0003] 例えば、基板上の下部電極上に、電子供給層、絶縁体層及び上部電極を順に積層したものが一例として挙げられる。これを真空中で下部電極と上部電極の間に所定電圧を印加すると、電子の一部が上部電極側から真空中へ飛び出す。

[0004] しかし、薄ヽ絶縁体層と薄!ヽ上部電極の積層構造のみで電子放出部を形成した構造の電子放出素子は、安定均一な電子放出特性を得難ぐまた、成膜時に発生してしまうディフエタトなどにより通電時に電流のリークが起こりやすぐ素子の破壊が起こりやす、と、う欠点を有して、る。

[0005] そこで、電子放出素子内に意図的に電子放出部を作り込むことで、上述の欠点を改善する方法が提案されている。例えば、微粒子又は逆テーパーブロックを用い、電子放出部を形成する電子放出素子の製法がそれである (特許文献 1参照)。

特許文献 l :WO03Z049132 A1公報

発明の開示

発明が解決しょうとする課題

[0006] かかる電子放出素子において、電子供給層の電子放出部にはその材料の結晶相力もなる結晶領域が、製造工程における活性ィ匕によって設けられている。この結晶化領域は、活性化のための通電によって電子放出部近傍の電子供給層が加熱されて溶融し、溶融した時点で素子自体が高抵抗ィ匕することによって自発的に電流減少を起こし、その結果、温度低下が起こり、温度低下によって再び固化する際に、ァモルファス状態に戻らず多結晶状態に移行することにより形成される。この自発的過程は素子の条件に左右され易ぐ素子破壊を招いてしまう場合がある。破壊の様態は、例えば多結晶化が電子供給層を上部電極から下部電極まで貫通する場合や、多結晶化が電子放出部近傍力非電子放出部部分へと横に拡がって、多結晶化による体積変化で上部電極が剥離する等の場合が挙げられる。

[0007] 上述した活性ィ匕工程における素子破壊という問題は、特に微細なセルに区切って、独立して電子放出動作させるように構成した電子放出素子において顕著になる傾向がある。

[0008] そこで、本発明の解決しょうとする課題には、破壊を起こさず安定的に活性ィ匕が生起できるとともに、安定的に電子の放出可能な電子放出部を形成する電子放出装置及びその製造方法を提供することが一例として挙げられる。発明者は製造工程にお Vヽて素子破壊が起こった状況を調べ、鋭意研究の結果に本発明に到った。

課題を解決するための手段

[0009] 本発明の電子放出素子は、下部電極及び上部電極と、前記下部電極及び前記上部電極の間に積層され前記下部電極側に配置された電子供給層及び前記上部電極側に配置された絶縁体層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側力電子を放出する電子放出素子であって、

前記絶縁体層を貫通する内壁の前記電子供給層へ接触する縁部によって画定された開口領域を含む電子放出部を有すること、

前記電子放出部は、前記上部電極側に接続されかつ前記開口領域において前記電子供給層に接触しかつ炭素を含む炭素領域と、前記炭素領域と接触する前記電子供給層の部分に一部結晶化した多結晶化部と、を含むこと、

前記電子放出部は、前記開口領域の面積に対し、前記下部電極の面積が前記開口領域の面積の 4倍以上の面積に設定され、かつ、前記下部電極は前記電子供給層を介して包含するように前記多結晶化部と重複してヽることを特徴とする。

[0010] 本発明の電子放出素子の製造方法は、下部電極及び上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、

前記絶縁体層を貫通する内壁の前記電子供給層へ接触する縁部によって画定された開口領域を形成して、前記電子供給層を露出させる電子放出部形成工程と、炭素を含みかつ前記上部電極側に接続されかつ前記開口領域において前記電子供給層に接触する炭素領域を成膜する炭素領域形成工程と、

前記上部電極及び前記電子供給層の間に所定電圧を印加することにより、前記炭素領域を介して前記電子供給層の一部を結晶化させ多結晶化部を形成する活性ィ匕工程と、を含み、

前記電子放出部形成工程において、前記開口領域の面積を、前記下部電極の面積に対して四分の一以下の面積に設定し、かつ、前記開口領域が前記電子供給層を介して前記下部電極に包含されかつ重複されるように設定されたことを特徴とする図面の簡単な説明

[図 1]本発明による実施形態の電子放出素子の拡大部分斜視図である。

[図 2]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 3]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 4]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 5]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 6]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 7]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 8]本発明による実施形態の電子放出素子製造工程における基板の拡大部分斜視図である。

[図 9A]本発明による実施形態の電子放出素子の拡大部分断面図である。

[図 9B]本発明による実施形態の電子放出素子の拡大部分断面図である。圆 10]本発明による実施形態の電子放出素子の測定システムを説明する概略断面図である。

[図 11]本発明による実施例の活性化処理後の評価結果を示すグラフである。

[図 12]本発明による実施例の活性化処理後の評価結果を示すグラフである。

圆 13]本発明による実施形態の電子放出素子のセル領域を示す透視平面図である圆 14]本発明による他の実施形態の電子放出素子のセル領域を示す透視平面図である。

圆 15]本発明による他の実施形態の電子放出素子のセル領域を示す透視平面図である。

圆 16]本発明による他の実施形態の電子放出素子の測定システムを説明する概略図である。

圆 17]本発明による他の実施形態の電子放出素子の測定システムを説明する概略図である。

圆 18]本発明による他の実施形態の電子放出素子の測定システムを説明する概略図である。

圆 19]本発明による他の実施形態の電子放出素子の測定システムを説明する概略図である。

圆 20]本発明による他の実施形態の電子放出素子の測定システムを説明する概略図である。

圆 21]本発明による実施形態の電子放出素子を用いた撮像素子の部分分解拡大斜視図である。

圆 22]本発明による他の実施形態の電子放出素子を適用したフラットパネルディスプレイ装置のパネル部の部分分解拡大斜視図である。

圆 23]本発明による実施形態の電子放出素子を用いた撮像素子の部分分解拡大斜視図である。

圆 24]本発明による他の実施形態の電子放出素子を適用したフラットパネルディスプレイ装置のパネル部の部分分解拡大斜視図である。 [図 25]図 23及び図 24に示した装置の素子基板を概略的に示す平面図である。

[図 26]素子駆動回路の等価回路の一例を示す図である。

[図 27]素子駆動回路の等価回路の他の例を示す図である。

[図 28]単結晶シリコン基板に形成された素子駆動回路の一例を概略的に示す断面図である。

[図 29]ガラス基板上に形成された素子駆動回路の一例を概略的に示す断面図である。

[図 30]本発明による他の実施形態の電子放出素子の電子放出部の拡大部分平面図である。

[図 31]本発明による他の実施形態の電子放出素子の電子放出部の拡大部分平面図である。

[図 32]本発明による他の実施形態の電子放出素子の拡大部分斜視図である。

[図 33]本発明による他の実施形態の電子放出素子の拡大部分斜視図である。符号の説明

[0012] 1……基板

2……下部電極

4……電子供給層

6……絶縁体層

7……上部電極

8……炭素膜

14……電子放出部

発明を実施するための形態

[0013] 以下、本実施形態の実施の形態について図面を参照しつつ説明する。

[0014] (電子放出素子構造）

図 1は、基板 1上に形成された 1つのセルにおいて電子放出部 14を有する電子放出素子の一例の構成を概略的に示す部分拡大斜視図である。電子放出素子は、下部電極 2、電子供給層 4、絶縁体層 6、上部電極 7、炭素膜 8及び多結晶化部 41を含む。電子放出部 14において、開口領域 HPは上部電極 7及び絶縁体層 6を貫通する内壁 IWの電子供給層 4へ接触する縁部 Bによって画定されてヽる。炭素膜 8は上部電極 7側に接続されかつ絶縁体層 6及び電子供給層 4に接触してヽる。多結晶化部 41は炭素膜 8と接触する電子供給層 4の一部が結晶化したものである。電子放出部 14は上部電極 7の平坦表面において円形凹部として記載されている力楕円、長円、溝などの凹部としても形成され得る。

[0015] 基板 1上の下部電極 2は単層又は多層力なり、例えば、アルミニウム (A1)、タンダステン (W)、窒化チタン (TiN)、銅（Cu)またはクロム（Cr)などからスパッタリング法などによって所定面積で形成される。この下部電極 2の上に、非晶質シリコンなどからなる電子供給層 4と、酸ィ匕シリコンなど力もなる絶縁体層 6とがこの順で形成されている。絶縁体層 6の上には、タングステン (W)、白金 (Pt)または金 (Au)など力もなる上部電極 7と炭素膜 8とが連続的に形成されている。絶縁体層 6は誘電体であり、絶縁体層 6の電子放出部 14以外の平坦部分の厚さは、 50nm以上が好ましいが、更に好適な厚さの範囲は、素子の静電容量から決定される。

[0016] 電子放出素子において、絶縁体層 6は、電子放出部 14の中心に近づくに従って漸次減少又は段階的にする膜厚を有し、電子放出部の中心部には上部電極 7と絶縁体層 6の膜厚がゼロになる領域が形成されている。この結果として、電子放出部 14は、中心付近が窪んだ表面形状を有している。

[0017] 上部電極 7は絶縁体層 6上又は絶縁体層 6の縁部で終端してその縁部が絶縁体層 6と炭素膜 8とに挟まれる。また、電子放出部 14では上部電極 7及び電子放出部全体を被覆するように数 nm以上の膜厚の炭素膜 8がスパッタリング法などにより形成されているので、炭素膜 8は電極層としての機能と電子放出部 14の保護膜としての機能とを併せ持つ。炭素膜 8は凹部底部で電子供給層 4と接触していてもよい。また、電子放出素子は電子放出部 14の電子供給層 4の部分（凹部底）に一部結晶化している多結晶化部 41を有する。炭素膜 8すなわち炭素領域は、素子製造工程中において、活性ィ匕処理として炭素膜 8を介して通電したときに、これに接触する電子供給層 4の部分に一部結晶化して多結晶化部 41を形成する機能も有する。

[0018] このような構造により、上部電極 7と下部電極 2との間に電位差を与えたとき、電子放出部 14の中心に近づく程、強い電界が形成される。下部電極 2より電子供給層 4 へ注入された電子は、電子放出部 14の中心付近で絶縁体層 6に供給され、強電界により加速されることによって、上部電極 7及び炭素膜 8を通過し、真空空間中に放出されると考免られる。

[0019] 電子供給層 4の材料としては非晶質シリコン (a— Si)が好適である力この代わりに、 a— Siのダンリングボンドを水素（H)で終結させた水素化アモルファスシリコン（a— Si :H)、さらに Siの一部を炭素（C)で置換した水素化アモルファスシリコンカーバイド (a— SiC :H)などの化合物半導体を用いたり、ホウ素、ガリウム、リン、インジウム、ヒ素またはアンチモンをドープしたシリコンを用いたりしてもよい。

[0020] 素子基板 1の材質はガラスの他に、 Al O、 Si N、 BNなどのセラミックスでもよい。

2 3 3 4

Siウェハ上を SiOなどの絶縁膜で被覆したウェハも基板として用いられ得る。

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[0021] 炭素膜 8の材料として無定形炭素、グラフアイト、カルビン、フラーレン (C )、ダイヤ

2n モンドライクカーボン、カーボンナノチューブ、カーボンナノファイバー、カーボンナノホーン、カーボンナノコイル、カーボンナノプレート、ダイヤモンド、などの形態の炭素

、或いは、 ZrC、 SiC、 WC、 MoCなどの炭素化合物が有効である。

[0022] 炭素膜 8の形成方法は、例えば真空チャンバに設けられた炭素ターゲットを有するスパッタリング装置などにより、凹部の電子放出部と上部電極上に一様に積層、形成することができる。この場合、炭素は主として無定形炭素、グラフアイト、ダイヤモンドライクカーボンといった形態をとる。一方、炭素領域の炭素がカーボンナノチューブ、力一ボンナノファイバー、カーボンナノホーン、カーボンナノコィノレ、カーボンナノプレートの形態の場合は CVD法が有効である。この場合、上部電極の表層の Fe、 Ni、 Co を主成分とする触媒層を設けておくことができる。又は炭素の形態によらず印刷法も炭素領域の形成法として有効である。

[0023] 発明者は電子放出素子製造工程において、電子放出素子をセルに区切って撮像素子用などのへの電子源に応用するため複数の素子を作り実験を積み重ね、素子破壊が起こった状況を調べ、鋭意研究のすえに本発明に到った。

[0024] (電子放出素子製造）

先ず、図 2に示すように、清浄な基板 1を用意し、その主面に例えば A1や、 CrZCu ZCrの 3層からなる金属電極の下部電極 2を矩形状パターンで成膜する。 [0025] 次に、図 3に示すように、基板 1及び下部電極 2上にスパッタリングにより例えばァモルファスシリコン力もなる電子供給層 4を一様に形成する。

[0026] 次に、図 4に示すように、フォトリソグラフィ法によって、例えば頭切円錐である逆テ一パー形状のマイクロマスク 2 lbを下部電極 2に位置を合わせて電子供給層 4上に作成する。マイクロマスク 21bは例えばレジストなどの電気絶縁性材料カゝらなり、基板 1の法線方向に突出しかつその上部に基板 1に平行な方向に突出するオーバーハング部を有する。マイクロマスク 21bのためのレジストにノボラック系フォトレジストを用いることができる。レジストの塗布には、スピンコート法を用いられる。レジストを電子供給層 4上に塗布後、フォトマスクを用いプリベータ、露光、ポストベータ、現像の工程を経て、電子供給層 4上に所望のレジストパターンを形成する。このとき形成するパターンの形状は任意であるが、後に成膜する絶縁体層に完全に埋没しな、だけの電子供給層からの高さを必要とする。マイクロマスク 21bは横断面が逆テーパー形状となるものであるが、テーパー角度は任意であり、またテーパーがなくともよい。このマスク形成工程より、マイクロマスク 21bの根本の電子供給層 4接触部分が後の開口領域 H Pの面積を画定する。

[0027] マイクロマスク 21bのレジストパターンを形成後、図 5に示すように、スパッタリング法などにより電子供給層 4及びマイクロマスク 21b上に絶縁体層 6及び上部電極 7を順に成膜する。このマスク形成工程において、マイクロマスク 21bのオーバーハング部により、スパッタされた絶縁体材料の堆積に影が生じ、マイクロマスク 21b根本の電子供給層 4上に絶縁体材料の堆積量が少な、部分が得られる。絶縁体層 6の膜厚がマイク口マスク 21bに向け漸次減少する部分、すなわち、絶縁体層 6を貫通する内壁 I W、が形成され、絶縁体層 6は電子供給層 4上の縁部 Bで終端する。次の成膜工程でも、スパッタされた金属電極材料の流れも同様となるので、上部電極 7の膜厚がマイク口マスク 21bに向け漸次減少する部分が形成される力上部電極 7が絶縁体層 6 上の縁部 Aで終端する。これは、金属材料の流れを構成する粒子の方が絶縁体層の材料より重ヽためスパッタ用のガス粒子との衝突で散乱され難ぐオーバーハング部の影に回り込む量が減少するためである。

[0028] 絶縁体層 6及び上部電極 7を貫通する内壁 IWの形成後、図 6に示すように、マイク口マスク 21bを所定溶剤で除去して、開口領域 HPの電子供給層 4が露出した凹部の電子放出部を形成する。

[0029] 次に、図 7に示すように、露出した電子供給層 4 (開口領域 HP)、絶縁体層 6及び上部電極 7上にスパッタリングにより、炭素又は炭素を成分とする混合物もしくは炭素化合物からなる炭素膜 8を一様に成膜する。スパッタリングの他に、図示しないが炭素膜 8を形成する方法として次のような例がある。凹部電子放出部が設けられた基板 1を、真空チャンバ（図示せず）内において、メタンガスなどの炭化水素ガスをその表面に導入して、所定減圧した炭化水素の雰囲気下で、電子供給層 4と上部電極 7との間に下部電極 2を介して電圧を印加することにより、炭化水素が上部電極 7全面並びに凹部電子放出部の絶縁体層 6及び電子供給層 4上に吸着、堆積又は反応して炭素または炭素を成分とする混合物若しくは炭素化合物力なる炭素膜 8の薄膜が積層される。

[0030] 炭素膜 8の成膜後、凹部電子放出部の底部の電子供給層 4の一部に結晶領域を設けるいわゆる活性ィ匕処理工程を実行する。活性ィ匕処理工程の一例を図 8に示す。凹部電子放出部が設けられた基板を真空チャンバ 39 (真空ポンプ VPを備えてヽる）に装填して、減圧し、電子供給層 4と上部電極 7との間に下部電極 2を介して電圧を印力!]して、発生するジュール熱で電子供給層 4の一部を融解し、冷却する。また、この工程は、電子放出素子が例えば表示素子の様に真空に封止した後に製品となる場合には、真空に封止した後に行うこともできる。その場合は真空チャンバへの装填、減圧は必要としない。通電の条件は、凹部電子放出部の底部すなわち開口領域の大きさ、密度等により異なるが、印加電圧は、一例として直径 0. 1〜： LO /z mの凹部電子放出部が、 100〜1億個 Zmm²の密度で存在するときは 0. 001〜5VoltZ秒で電圧を上げ、最低でも IV、最高で 50Vまでを掃引する。この時、最高電圧点で電圧を保持する時間はなくてもよい。すなわち、この工程においては、上部電極 7及び電子供給層 4間に電圧を印加して、所定電流を流す。凹部電子放出部以外は充分に厚い絶縁体層 6があるので、電子は凹部電子放出部中でも絶縁体のない底部の電子供給層 4と炭素膜 8が接している部分を通り、縁部 Aと縁部 Bの間は炭素膜 8が導電経路となり、上部電極 7へと流れる。このように、凹部電子放出部の底部は電流が非常に集中し、大きなジュール熱を生じる。その結果、凹部電子放出部の底部およびその近傍の電子供給層 4は構成材料であるシリコンの融点である 1414°C以上、あるいはそれに近い高温になる。凹部電子放出部の他の層、すなわち絶縁体層 6、上部電極 7及び炭素膜 8は、この時に溶融し難い材料、例えば絶縁体層 6はニ酸ィ匕シリコン（SiO：融点 1722°C)、上部電極 7はタングステン (W:融点 3387°C)、炭素膜 8

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は炭素（融点 3727°C)のように、シリコンより高融点を有する材料で設計されている。この工程で、凹部電子放出部の非結晶相である電子供給層の一部がシリコンを主成分とする結晶相に変わる。結晶相になっていることは一般的に X線回折、ラマン分光、 TEMなどの分析により確認することができる。この例では TEMの暗視野像で、島領域底部に結晶相特有の粒状の強、コントラストがある像が得られ、多結晶相であることが確認されている。

[0031] 図 9A及び図 9Bに示す電子放出素子の部分拡大断面図を用いて、上記の活性ィ匕処理工程を詳細に説明する。

[0032] 図 9Aに示すように素子の上部及び下部電極 7, 2間に電圧を印加すると、開口領域 HPから電流が流入し、電子供給層 4を拡散しながら下部電極 2へ流れる。等電位面 EQPは電流 ECと直交して発生する。等電位面の間隔が詰まって、るところは電界強度が強いことを示し、開口領域 HP付近が顕著になる。電流によって発生するジュール熱の分布は、電流密度と電界強度の積に比例するので、発熱が開口領域 HP 付近に集中する。熱発生の密度が高い部分はどんどん先行して温度が上昇し、電子供給層材料の溶融を引き起こす。溶融が起こると抵抗値が上昇し、電流値自体の減少を起こすため、熱発生が停止する。その結果、熱の拡散によって一気に冷却し、溶融していた電子供給層が固化する。その際、電子供給層材料の物性によって、元のアモルファス状態に戻らず多結晶状態に移行して多結晶化部 41 (図 9B)が生成する。この移行過程で起きるフォーミング作用によって、真空空間中に電子を放出する電子放出素子が巧みに形成される。フォーミング過程は非常にクリティカルな現象で、素子の破壊と紙一重であると、える。

[0033] 破壊の様態としては、多結晶化部 41が電子供給層を上部電極から下部電極まで貫通することや、多結晶化部 41が電子放出部近傍力非電子放出部部分へと横に拡がって、多結晶化による体積変化で上部電極が剥離することがあることが分力つた

[0034] 一方、破壊を回避しつつ適正に活性ィ匕した状態では、電子放出部近傍で横と深さ方向（膜厚方向）において限定された範囲でのみ多結晶化部が生成していることが判明した。種々の寸法条件について実験を行った結果、図 9Bに示すように、特に深さ方向（膜厚方向）では電子供給層 4の膜厚 Tの 1Z2以内に多結晶化部 41の内径又は幅 φを設定することが好適であることを知見するに到った。更に、適正な活性ィ匕を生起させる条件として、以下のことも必要であることが分力つた。

[0035] 図 9Bに示すように、開口領域 HPの面積 S1に対し、下部電極 2の面積 S2が開口領域の面積 S1の 4倍以上の面積に設定されることが好ま、 (4S 1く S2)、すなわちそれぞれが円形とすると直径は 2倍以上であることが好ましい。さらに、下部電極 2は電子供給層 4を介して包含するように多結晶化部 41と重複してヽることも必要になる。このように、電子放出部の開口領域 HPの直径 φに対し電子供給層 4の厚さ Tが 2 倍以上であることと、開口領域 HPの面積 S1に対し、下部電極の面積 S2が 4倍以上であることで、セルが微細になればなるほど上記の条件は実質的に厳しくなるが、有効性も増大する。

[0036] (実施例）

本実施例により作製した電子放出素子の測定システムの概略図を図 10に示す。 4 0 m X 40 mの電子放出素子のマトリクスを作製し、活性化処理を行!、、炭素領域に対向する透明電極 ITOを内面に有するガラス基板 Gとともに真空中に保持して、下部電極及び上部電極間に駆動電圧を、上部電極及び透明電極間に加速電圧を印加する回路を接続して、評価した。電子放出素子のマトリクスの電流—電圧特性の評価は上部金属電極下部金属電極間に電圧 Vdを印加した時に流れる素子電流 I dと、電子放出素子力透明電極に電子が放出した時に流れる放出電流 Ieを測定することで行った。透明電極電子放出素子間に印加した加速電圧 Vaは lkV (—定）である。

[0037] 本実施例の電子放出素子において、下部電極の面積 S2 (図 9B)に対する開口領域 HPの面積 S1の面積比率 (S2ZS1)を変化させた電子放出素子を複数作製し、図 10に示す測定システムを用いて活性化処理の評価を行った。評価内容は、複数の電子放出素子のマトリクスを作製、活性化処理した際の、電子放出素子の活性ィ匕成功確率を調べた。電子放出素子の活性化成功確率とは、 1000個の電子放出素子を活性ィ匕処理した際に、何個の電子放出素子が可動したかを表す。電子放出部の開口領域 HPの形状を半径 R=0. 5 μ πιの円形一定面積 SIとし、電子供給層 4の膜厚を T=8. O /z mとして、円形下部電極半径 φを 0. 6〜4 /ζ πιの範囲で変化させその面積 S2の変化を調べた。

[0038] 本実施例にて作製した電子放出素子を活性化処理した際の評価結果 (活性化成功確率対面積比）を表 1及び図 11に示す。

[0039] [表 1]

さらに、図 10に示す測定システムを用いて活性化処理における電子放出部の開口領域 HPの直径 φに対し電子供給層 4の厚さ Tの関係について評価を行った。下部電極形状を半径 R=8 μ mの円形とし、電子供給層 4の膜厚を T= 8. O /z mとして、電子放出部の開口領域 HP (円形)の直径 φを 0. 6〜6 μ mの範囲で変化させた評価結果 (活性化成功確率対電子放出部開口領域の直径)を表 2及び図 12に示す。 [0040] [表 2]

以上の結果により、歩留まりを考慮すると、電子放出素子の活性化成功確率 0. 8 以上が必要であるので、上記電子放出素子の条件が導かれる。

[0041] (電子放出部及び下部電極の配置例）

図 13に示すように、 1つのセル領域 CRに 1つの電子放出部 14を設け、その開口領域 HP (直径 φ )直下を下部電極 2 (直径 D)が全て覆って!/、る例を上記では説明しているが、電子放出部及び下部電極 2の配置はこれに限られない。例えば、図 14に示すように、 1セルに 1個の電子放出部の開口領域に対して下部電極 2がオフセットしてもよレ、。図 15に示すように、下部電極 2は円形でなく 1辺が L2の矩形でもよい。図 16 に示すように、下部電極 2は円形でなく欠落部がある円形又は扇形状で下部電極 2 がオフセットしてもよい。さらに、図 17に示すように、 1セルに複数個の電子放出部の開口領域に対して下部電極 2が重複していればよい。図 18に示すように、 1セルに複数個の電子放出部の開口領域に対して下部電極 2が重複して、それらが包絡線で囲まれた広い面積を有してもよい。図 19に示すように、 1セルに複数個の電子放出部の開口領域に対して図 12に示すより広く矩形下部電極 2が重複していてもよい。また、図 20に示すように、 1セルに複数個の電子放出部の開口領域に対して図 19に示すより電子放出部の開口領域が外側にシフトしていても部電極 2が重複していればよい。

[0042] さらに、本実施形態の電子放出素子は、表示装置、セルバルブの発光源、撮像素子 (イメージセンサ）、電子顕微鏡などの電子放出源、真空マイクロエレクトロニクス素子などの高速素子に応用でき、さらに面状又は点状の電子放出ダイオードとして、さらには高速スイッチング素子として動作可能である。

[0043] 特に、小型高精細なディスプレイの電子放出源や、撮像素子の電子放出源の場合に 20 m程度の微小なセルを構成することが求められるので、本実施形態の電子放出素子が有効である。

(電子放出素子を用いた撮像素子）

図 21にパッシブマトリクス型の撮像素子を示す。撮像素子は、電子放出素子が設けられた素子基板 1を背面基板 (上記した電子放出装置)として、これと、撮影すべき物体からの光 LHTを受光する受光部として透明ガラスなどの前面基板 11と、を備えている。素子基板 1と前面基板 11は、真空空間 Svを挾み略平行に、図示しないスぺーサで支持されている。

[0044] 前面基板 11の真空空間 Sv側（内面には、 SnOや ITO (酸化インジウム'スズ)など

2

カゝらなる透明電極 12と、さらに透明電極に接して前面基板とは反対側に形成され、 ί列えば、、晶質 Se、 Se-As-Te, Sb S、 PbO、ある!/ヽ ίま CdSeなど力らなる光電

2 3

変換膜 PECとで構成されている。そして前面基板には、透明電極から撮像出力信号を取り出すための信号電極が取り出されて!/、る。受光面である前面基板 11の内面の光電変換膜 PECに高い電圧が印加される。透明電極 12に接続された出力回路 OU Tを介して光電変換膜から撮像信号を取り出して出力する。

[0045] 素子基板 1の真空空間 Sv側（内面）には、それぞれ平行に伸長する複数の共通ライン 50 (下部電極に接続）が形成されている。共通の共通ライン 50上にこれに沿って電子放出素子の複数が配置されている。電子供給層は複数の共通ライン 50に沿つてストライプ状に空間分離されて、る。それぞれ平行に伸長する複数の上部電極 7は、ブリッジ部 BG (共通ライン 50に垂直に伸長して)を介して架設され、これらを電気的に接続している。絶縁体層も上部電極とともに隣接する電子供給層上に架設されて V、る。共通ライン 50及びブリッジ部で接続された上部電極の交点が電子放出素子に対応する。

[0046] さらに、図 21に示すように、撮像素子には、真空空間 Sv中にメッシュ電極 30を配置し、中間電圧 Vmを印加することで電子ビームの方向性をよくして解像度を改善することができる。

[0047] 撮像素子の動作は、光学系を用い、前面基板 11を通して光電変換膜 PECに光学像が結ばれると、この光学像が正の二次元電荷像に変換されて電荷が光電変換膜 P ECの走査面側に蓄積される。一方、この電荷を背面基板上に形成した電子放出素子より放出した電子によって中和することにより電流が流れ、映像信号として検出することがでさる。

[0048] 上部電極 7は、例えば垂直方向走査用のパルス発生回路（図示せず）に接続され、それぞれに所定信号が印加される。共通ライン 50は例えば水平方向走査用のパルス発生回路（図示せず）に接続され、垂直方向走査パルスに同期してそれぞれに所定信号が印加される。共通ライン 50並び上部電極 7の交点が電子放出素子の配置に対応するので、実施形態の撮像素子においては、共通ライン 50及び上部電極 7により電子放出素子が順次駆動され、放出電子で近接した光電変換膜領域を走査して、光電変換膜に結像された画像カゝら光電変換された映像信号を得る。

(電子放出素子を適用した表示装置）

図 22は、実施の形態の電子放出素子を適用したパッシブマトリクス型のフラットパネルディスプレイ装置を示す。

[0049] 電子放出素子が設けられた素子基板 1を背面基板として、これに対向するガラスなどの光透過性前面基板 11が真空空間 Svを挾んで図示しないスぺーサで保持される。前面基板 11の内面にはカーボンなど力もなるブラックマトリクス BMで区画された部分にそれぞれ赤緑青色の発光 LHTを発する蛍光体層 3R、 3G、 3Bを設けて、その内面に A1など導電体層を設けコレクタ電極 22として設けることもできる。蛍光体層 3R 、 3G、 3Bに対応する複数の発光部からなる画像表示配列は、暗色又は黒色のマトリタス層 BMによって画定されて、るが、同様に暗色又は黒色のストライプ層によっても画定できる。

[0050] 電子放出素子は、表面の上部電極 7を正電位 Vdとし裏面の共通ライン 50 (下部電極に接続)を接地電位としてある。共通ライン 50と上部電極 7との間に電圧 Vd、例えば 20V程度印加し電子供給層 4に電子を注入すると、一部の電子はあら力じめ通電処理により形成されている電子放出部を通して、真空中に放出される。電子は電子放出部 14の底部から、ある角度分散をもって放出される。し力しながら、図 1の素子構造では電子放出部 14の上部の空間で電界がレンズ状になり、放出電子は法線に沿う方向に軌道が変えられる。その結果、角度分散の非常に小さい放出電子が得られる。

[0051] この電子放出部 14の凹部から放出された電子 e (放出電流 Ie)は、対向したコレクタ電極 22に印加された高い加速電圧 Vc例えば 5kV程度によって加速され、コレクタ電極 22に集められ、蛍光体 3が対応する可視光を発光させる。

(アクティブ型の撮像素子及び表示装置への応用）

上記の撮像素子及び表示装置の駆動方式としてはパッシブマトリクス方式として説明しているが、本発明は電子放出素子を個別駆動するアクティブマトリクス方式にも適用できる。

[0052] 図 23及び図 24に示すアクティブマトリクス型の撮像素子及び表示装置は、上記パッシブマトリクス型の撮像素子及び表示装置における素子基板 1 (背面基板)を電子放出アレイ EEAからなるアクティブマトリクス型素子基板 20に変更してあり、他の部はほぼ同様の構成を有する。よって、素子基板 20を詳述する。

[0053] 図 25に示すように、素子基板 20は、真空に面した複数の電子放出素子 45, 45, …とそれぞれに駆動信号を供給する複数の素子駆動回路 31, 31,…とからなる電子放出アレイを含んでいる。素子基板 20は、さらに、素子駆動回路に制御信号を供給する周辺駆動回路 32A, 32B, 32Cを含んでいる。

[0054] 図 25に示すように、素子駆動回路 31, 31,…は、それぞれ電子放出素子 45, 45 ,…に対応しており、 X方向とこれに直交する Y方向とに沿ってマトリクス状に配列している。素子駆動回路 31, 31,…は互いに電気的に絶縁されている。素子基板 20 上には、素子駆動回路 31, 31,…とともに、第 1走査回路 32A,第 2走査回路 32B および制御回路 32Cが形成されており、これら走査回路 32A, 32Bと制御回路 32C とが、周辺駆動回路を構成する回路群である。制御回路 32Cは、たとえば、外部から入力するクロック信号 CLK,垂直同期信号 Vsyncおよび水平同期信号 Hsyncに基づいて制御信号を生成しこれを走査回路 32A, 32Bに供給する。これにより、走査回路 32A, 32Bは、 X方向と Y方向へ電子放出素子 45, 45,…が順次駆動されるように走査パルスを発生する。

[0055] 第 1走査回路 32Aは、 X方向に所定間隔で配列している N本 (Nは 2以上の整数）の走査線 X , X , · ··, X

1 2 Nに印加する走査パルスを発生し、第 2走査回路 32Bは、 Y 方向に所定間隔で配列している M本 (Mは 2以上の整数）の走査線 Υ , Y , · ··, Y

1 2 M に印加する走査パルスを発生する。 X方向の走査線 X〜X

1 Nと Y方向の走査線 Y〜

1

Y との交差点上には、それぞれ、素子駆動回路 31, 31,…が形成されている。これ

M

らの走査線 X〜X， Y〜Y のうち、同時に走査パルスの印加を受けた 2本の走査

1 Ν 1 Μ

線 X , Υ (Ρは 1〜N;Qは 1〜Μ)の交差点上に位置する素子駆動回路 31が選択さ

P Q

れ、この選択された素子駆動回路 31によって電子放出素子 45が駆動される。具体的には、第 2走査回路 32Βが 1番目の走査線 Y1に走査パルスを印加している期間中、第 1走査回路 32Αが走査線 X〜Χに走査パルスを順次印加し、その後、第 2走

1 Ν

查回路 32Βが 2番目の走査線 Υ2に走査ノルスを印加している期間中、第 1走査回路 32Αが走査線 X〜Χに走査パルスを順次印加する。このように、走査回路 32Α,

1 Ν

32Βは、 Υ方向の走査線 Y (Qは 1〜Μ)を順次ずらして選択し、選択した走査線 Υ

Q Q

に走査パルスを印加している期間中、 X方向の走査線 X (Ρは 1〜Ν)に走査パルス

Ρ

を順次印加することで素子駆動回路 31, 31,…を点順次で選択する。上記電子放出素子 45, 45,…は、走査線 X〜Χ , Υ〜Υ の各交差点毎に点順次で駆動される。これは、互いに異なる 2つの交差点上の電子放出素子 45, 45が同時に駆動されず、電子放出素子 45,…が各画素毎に順次駆動されることを意味する。

[0056] 図 26は、素子駆動回路 31の等価回路の一例を示す図である。この素子駆動回路 31は、選択トランジスタ 58Aと駆動トランジスタ 58Bとを含んでいる。選択トランジスタ 58Aにおいて、ゲートは X方向の走査線 Xと結線され、ソースは接地され、ドレイン

P

は駆動トランジスタ 58Bのソース電極と結線されている。駆動トランジスタ 58Bにおいて、ゲートは Y方向の走査線 Yと結線され、ドレインは電子放出素子 45の下部電極

Q

42と結線されている。走査線 Xと走査線 Yとに高レベルの走査パルスが同時に印

P Q

加されたとき、選択トランジスタ 58Aと駆動トランジスタ 58Bのスィッチは「オン」になり、電子放出素子 45の下部電極 42の電位は" 0"ボルトになる。このとき、上部電極 44 と下部電極 42との間に電位差 Vtが発生することで電子放出素子 45は電子ビームを放出する。

[0057] また、素子駆動回路 31を図 27に示す等価回路のように構成してもよい。駆動トランジスタ 58において、ソースは X方向の走査線 Xと結線され、ゲートは Y方向の走査線

P

Y と結線され、ドレインは電子放出素子 45の下部電極 42と結線されている。第 1走

Q

查回路 32Aは、 X方向の走査線 Xと接続する選択トランジスタ 57Pを含んでいる。ゲ

P

ートに電圧を印加して選択トランジスタ 57Pのスィッチを「オン」にし、走査線 Y に高

Q

レベルの走査パルスを印加して駆動トランジスタ 58のスィッチを「オン」にしたとき、選択トランジスタ 57Pのドレインソース間が導通することで走査線 Xが接地される。同

P

時に、走査線 Xは駆動トランジスタ 58を介して下部電極 42と導通し、上部電極 44と

P

下部電極 42との間に電位差 Vtが発生することで電子放出素子 45は電子ビームを放出する。なお、図 26及び図 27の回路において、選択トランジスタ 57のゲートを Y に

Q

、駆動トランジスタ 58のゲートを Xに結線する構成としてもよいことは言うまでもない。

P

[0058] 図 28は、単結晶シリコン基板 20Aに形成された素子駆動回路及び電子放出素子 45の一例を概略的に示す断面図である。単結晶シリコン基板 20Aには MOSFET( MOS電界効果トランジスタ）が形成されている。 MOSFETでは、単結晶シリコン基板 20Aの中に素子分離膜 77A, 77Bが形成されており、公知のフォトリソグラフィ技術とエッチング技術により、これら素子分離膜 77A, 77B間の単結晶シリコン基板 20 A上にゲート絶縁膜 74とポリシリコン力もなるゲート電極 74とが形成されている。また、ゲート電極 74と素子分離膜 77A, 77Bとをマスクとしてシリコン基板 20Aに不純物を導入しこれを活性ィ匕することで、ソース領域 (ソース電極) 72とドレイン領域 (ドレイン電極） 76とが自己整合的に形成される。下部電極 42は、層間絶縁膜 70を貫通しているコンタクトホール 71内のタングステンなどの金属を介してドレイン領域 76と導通している。なお、図 28に示した MOSFETの代わりに、バイポーラ構造のトランジスタを用いてもよい。

[0059] 他方、図 29は、ガラス基板 20B上に形成された素子駆動回路及び電子放出素子 4 5の一例を概略的に示す断面図であり、ボトムゲート構造の TFT (薄膜トランジスタ）の断面を示している。ガラス基板 20B上に酸ィ匕シリコンなど力もなるアンダーコート層 76が形成され、このアンダーコート層 76上にポリシリコンなどからなるゲート電極 64 が形成されている。ゲート電極 64を被覆するように窒化シリコンなど力もなるゲート絶縁膜 65が堆積され、このゲート絶縁膜 65上にアモルファスシリコン膜 68が形成される。アモルファスシリコン膜 68上に、互いに対向するソース電極 62およびドレイン電極 66を形成し、さらに窒化シリコンなどカゝらなる保護膜 69と絶縁膜 60とを順次堆積することで TFTが形成される。また、下部電極 42は、保護膜 60と絶縁膜 69を貫通するコンタクトホール 61内のアルミニウムなどの金属を介してドレイン電極 66と導通している。なお、図 29に示したボトムゲート構造の TFTの代わりに、トップゲート構造の T FTを採用してもよい。

[0060] (電子放出部の変形例）

炭素膜 8と電子供給層 4が接触する部分及び上部電極 7の終端部分の少なくとも一方は、図 13のような円形の他に、多角形あるいは曲線と直線で構成される形で電子放出部 14を構成してもよい。上記のとおり放出される電子は下部電極 2、電子供給層 4、電子供給層内の多結晶化部 41、絶縁体層 6という走行経路に集中する力この走行経路は上記の貫通開口に沿う形で形成される。すなわち開口領域 HPの形状に規定される。例えば、図 30に示すように星型とした場合には開口領域 HPはその星型の包絡線 EVPで囲まれる部分をも含む。図 31のように開口領域 HPは長手線状（又は長円もしくは楕円）とすることもできる。開口領域 HPを星型又は十字型や長手線状などにすることにより実効的な電子放出部の面積を大きくすることができるため、より大きな放出電流を得られる。

[0061] 上記実施例においては、絶縁体層 6を貫通する内壁は直線的のテーパー構造として説明したが、他の変形においては図 32に示すように、炭素膜 8の接触部分（開口領域 HP)に向け絶縁体層 6の膜厚が曲線的に減少してゼロとなる構成であってもよい。漸次減少する形状を有する絶縁体層 6の内壁は、電子供給層 4上に微粒子（図示せず)を付着させた後に絶縁体層 6及び上部電極 7を形成することで形成できる。よって、図 32の電子放出素子の製造方法では微細なエッチングなどのリソグラフィが不要となり、工程数が減るので大型のマトリックス表示装置などを作製する際に製造コストを低減できる。

[0062] さらに、他の変形においては図 33に示すように、炭素膜 8の接触部分（開口領域 H P)に向け絶縁体層 6の膜厚が段階的に減少してゼロとなる構成であってもよい。段階的に減少する形状を有する絶縁体層 6の内壁は、異なる径のマイクロマスクを用いて絶縁体層を複数回（図 33では 2回）に分け電子供給層 4上に成膜して、絶縁体層 6 及び上部電極 7を形成することで形成できる。また各絶縁体層は異なる膜厚、材料であってもよい。例えば SiOと SiNを用いると、 SiNは SiOより高抵抗であるので、さらに絶縁性を高めることができる。さらに、絶縁体層が多段になっている利点としては、電子放出部では、電子線放出特性上好ましい絶縁体層膜厚に設定し、一方で、周囲部分の絶縁体層厚を厚くすることができるので、素子の浮遊容量を減ずることができ、高速動作させる必要がある用途に好適となる。階段形状の内壁において、内壁の少なくとも一部が上部電極又は電子供給層に対して垂直であってもよい。オーバ一ハングを有する例えば頭切円錐である逆テーパー形状のマイクロマスクはウエットエッチングを用いる力ウエットエッチングを省略できる。このように、絶縁体層内壁は絶縁体層の膜厚が漸次又は段階的に減少する形状を有することが好ましい。また、絶縁体層内壁の少なくとも一部がテーパー構造を有して、てもよ、。

Claims

請求の範囲

[1] 下部電極及び上部電極と、前記下部電極及び前記上部電極の間に積層され前記下部電極側に配置された電子供給層及び前記上部電極側に配置された絶縁体層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、

前記電子放出部は、前記開口領域の面積に対し、前記下部電極の面積が前記開口領域の面積の 4倍以上の面積に設定され、かつ、前記下部電極は前記電子供給層を介して包含するように前記多結晶化部と重複していることを特徴とする電子放出素子。

[2] 前記電子供給層は前記開口領域の径又は幅の 2倍以上の厚さを有していることを特徴とする請求項 1記載の電子放出素子。

[3] 前記電子放出部において、前記開口領域は、円形、楕円、長円形、多角形、もしくは閉曲線力なる形を有して、ることを特徴とする請求項 1〜2の、ずれかに記載の電子放出素子。

[4] 前記多結晶化部は前記電子供給層及び前記上部電極間での通電により結晶化されて形成されたことを特徴とする請求項 1〜3のいずれかに記載の電子放出素子。

[5] 前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相力なることを特徴とする請求項 1〜4のいずれかに記載の電子放出素子。

[6] 前記電子放出部の複数個を有することを特徴とする請求項 1〜5のいずれかに記載の電子放出素子。

[7] 下部電極及び上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側力電子を放出する電子放出素子の製造方法であって、前記絶縁体層を貫通する内壁の前記電子供給層へ接触する縁部によって画定された開口領域を形成して、前記電子供給層を露出させる電子放出部形成工程と、炭素を含みかつ前記上部電極側に接続されかつ前記開口領域において前記電子供給層に接触する炭素領域を成膜する炭素領域形成工程と、

前記電子放出部形成工程において、前記開口領域の面積を、前記下部電極の面積に対して四分の一以下の面積に設定し、かつ、前記開口領域が前記電子供給層を介して前記下部電極に包含されかつ重複されるように設定されたことを特徴とする電子放出素子の製造方法。

[8] 前記電子供給層は前記開口領域の径又は幅の 2倍以上の厚さに設定されたことを特徴とする請求項 7記載の電子放出素子の製造方法。

[9] 請求項 6記載の電子放出素子の複数が並設されかつ、各々が前記複数の電子放出素子の各々の下部電極に駆動信号を供給する複数の素子駆動回路を含む電子放出アレイと、

前記電子放出アレイに対して真空空間を介して一方の主面が離間対向して配置されかつ他方の主面にて入射光を受ける光電変換膜と、を含むことを特徴とする電子放出素子を用いた光電変換素子。

[10] 請求項 9記載の光電変換素子と、前記光電変換膜から映像信号を取り出して出力する出力回路と、を備えることを特徴とする撮像装置。

[11] 請求項 6記載の電子放出素子の複数が並設されかつ、各々が前記複数の電子放出素子の各々の下部電極に駆動信号を供給する複数の素子駆動回路を含む電子放出アレイと、

前記電子放出アレイに対して真空空間を介して一方の主面が離間対向して配置されかつ、その内面に導電体層及び蛍光体層を設けたコレクタ電極を有する前面基板と、を含むことを特徴とするフラットパネルディスプレイ装置。