WO2007108494A1 - 半導体装置の製造方法 - Google Patents

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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and in particular, by reducing junction steepness by reducing junction steepness and improving the overall activation rate of impurities,
  • the present invention relates to a method for manufacturing a semiconductor device that can reduce the above.
  • laser annealing is an old technology as shown in Patent Document 3, but in the past, laser annealing was mainly performed by setting the annealing temperature higher than the melting point of Si to melt Si. It was a flow. However, when Si is melted, there are problems such as deformation of the gate electrode, which is unsuitable for the fabrication of CMOS transistors.
  • the laser annealing type that does not melt Si which is being considered for use in the manufacture of CMOS transistors, is (1) diffusion-less because the annealing time is an extremely short time annealing on the order of milliseconds, (2 ) Since the annealing temperature is raised to a temperature slightly lower than the melting point of Si, the solid solubility limit of the impurity is increased, enabling higher activation of the impurity compared to RTA. (3) Annealing only a part of the substrate So compared to flash lamp annealing, the possibility of substrate damage is small Has the advantage of.
  • Patent Document 2 describes two typical processes in which such a laser anneal is used for manufacturing a CMOS transistor.
  • One of them is a method in which laser annealing is used to activate impurities in a normal SZD (Source / Drain) process, and the process described in Embodiments 1, 2, 3, and 5 of Patent Document 2 is used.
  • the normal SZD process is formed by doping impurities of an S / D extension electrode and a deep SZD electrode of a CMOS transistor in this order as seen in FIG.
  • the S / D process is the most common method of forming a CMOS transistor, and the number of steps is smaller than that of the reverse SZD process described later.
  • Patent Document 2 describes an example in which laser annealing is generally used for activation of impurities in an SZD process. In laser annealing, impurities in an SZD extension electrode and impurities in a deep S / D electrode are collected at the end. A method of activation at a time is disclosed.
  • a reverse S / D process is performed by first forming a dummy side, doping a deep S / D electrode, and then removing the dummy sidewall. , Doping S / D extension electrode. Since the order of forming the S / D extension electrode, the deep layer, and the S / D electrode by doping is the reverse of the normal CMOS transistor fabrication process, the reverse S / D process (or the inverted S / D process) is performed. D process).
  • the reverse S / D process has a larger number of steps than the normal S / D process described above, so the heat load applied to the S / D extension electrode can be reduced. This is an advantageous process for joining.
  • Embodiment 4 of Patent Document 2 describes an example in which laser annealing is used to activate impurities in the reverse S / D process. In laser annealing, impurities and depth of the S / D extension electrode are described. The impurities of the S / D electrode are collectively activated at the end, or the deep S / D electrode is annealed at 1050 ° C for about 1 second after ion implantation and activated first. Then, after the SZD extension is injected, laser annealing is performed and S / D A method for activating impurities in a tension electrode is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-142344
  • Patent Document 2 JP 2005-302883 A
  • Patent Document 3 Japanese Patent Laid-Open No. 6-5536
  • Patent Document 4 JP-A-6-69149
  • Patent Document 5 Japanese Patent Laid-Open No. 2001-176986
  • Non-Patent Document 1 December 2004, International 'Electron' Device 'Meeting 2004, Tech Nikki Nore' Digest No. 975_978; g (Internatinal Electron Devise Meeting 2004, Technical Digest, P975-978)
  • Non-Patent Document 2 June 2004, Symposium on VLSI echnology Digest oi Technical Papers, P92-93, 2004 Symposium on VLSI echnology Digest oiTechnical Papers, P92-93
  • Patent Document 2 a method for manufacturing a semiconductor device disclosed in Patent Document 2, that is, a method of collectively activating all impurities of a target electrode by laser annealing alone (hereinafter referred to as the first in this specification). (Referred to as manufacturing method 1) has a problem.
  • the problem is an increase in junction leakage current of a PN junction made of impurities activated by laser annealing.
  • the laser annealing is an extremely short time annealing on the order of milliseconds, so it may not be possible to completely recover defects generated during ion implantation. It is pointed out. If a defect exists near the junction interface of a PN junction, in addition to the normal leakage component, a leakage current flows through these defects and the junction leakage current increases.
  • PN junctions formed by laser annealing have the feature that laser annealing is diffusion-free. It becomes steeper than the junction interface of the junction, and as a result, the leakage current increases.
  • Non-Patent Document 2 discloses a method of activating impurities of an S / D extension electrode and a deep layer and an S / D electrode by combining RTA and laser annealing in a normal S / D process.
  • Patent Document 4 discloses a method of activating an impurity doped in a deep S / D electrode in a normal SZD process by combining a low-temperature annealing and a laser annealing using an electric furnace.
  • Non-Patent Document 1 the activation rate of impurities when laser annealing and RTA are combined is lower than the activation rate of impurities when laser annealing is performed alone. Is shown in the simulation.
  • the conventionally proposed methods suppress the junction leakage current of the PN junction formed by using laser annealing. That is, it has been impossible to increase the activation rate of impurities.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device that can both suppress the junction leakage current of a PN junction formed using a laser anneal and increase the activation rate of impurities. Is to provide.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device, wherein a predetermined amount of impurities are introduced into a predetermined region of a semiconductor substrate and activated to form a PN junction.
  • An impurity introduction step in which a predetermined amount of impurity is introduced into the region, and an activation step in which the predetermined region into which the impurity is introduced is activated. Both steps are repeated a plurality of times, and finally the impurity is introduced.
  • the predetermined region is activated by a laser annealing method.
  • the semiconductor device manufacturing method provides a semiconductor device manufacturing method in which a predetermined amount of impurities are introduced into a predetermined region of a semiconductor substrate and activated to form a PN junction.
  • An impurity introduction step in which a predetermined amount of impurity is introduced into the region, and an activation step in which the predetermined region into which the impurity is introduced is activated. Both steps are repeated twice, and finally In the impurity introduction process in which the impurity is introduced, the predetermined region is activated by a laser annealing method.
  • the activation step of impurities may include an activation method other than the laser annealing method in addition to the laser annealing method.
  • the impurity activation step may be activated using an RTA method.
  • an impurity introduction step may be introduced by an ion implantation method.
  • the manufacturing method includes a step of first forming an S / D extension electrode region, and a deep S / D thereafter.
  • the manufacturing method includes a step of forming an S / D extension electrode region first and a deep S / D thereafter.
  • a step of forming a D electrode region and may be used for the S / D extension electrode region of the two electrode regions.
  • the manufacturing method includes a step of forming a deep SZD electrode region first, and then forming an SZD extension electrode region. It is a D process and may be used for the deep and S / D electrode regions of the two electrode regions.
  • the manufacturing method includes a step of forming a deep SZD electrode region first and a step of forming an SZD extension electrode region thereafter. It is an S / D process, and may be used for the SZD extension electrode region of the two electrode regions.
  • the predetermined amount of impurity introduced into the predetermined region is divided into two times.
  • the first introduced impurity is first activated with RTA and then laser annealed to activate the remaining impurities. That is, the first introduced impurity is activated by the combination of RTA and laser annealing as a result.
  • impurities introduced a second time are activated by laser annealing alone.
  • the junction boundary of the PN junction formed by the method of the present invention is introduced before the RTA and the laser annealing, rather than being determined from the distribution of impurities introduced by the second time and activated by the laser annealing alone. It is determined by the distribution of impurities activated by the combination of RTA (because it receives a lot of heat load by the amount of RTA and diffuses deeply).
  • the junction is not steep (first step). 1 reason).
  • the first introduced impurity is first subjected to RTA, the defects generated when the impurity is introduced (during ion implantation) are recovered (second reason). Since the impurities introduced at the second time are activated by laser annealing alone, the defects that occur during the introduction of these impurities (during ion implantation) cannot be recovered, but the positions where these defects exist are not recovered.
  • the contribution to the leakage current is small (third reason).
  • it is formed by the method of the present invention as compared with the PN junction formed by the method (first manufacturing method) in which all impurities of the target electrode are activated by laser annealing alone.
  • the junction leakage current of the PN junction decreases.
  • the activation rate when the total impurities are seen is that a certain percentage of impurities are laser annealed.
  • the conventional method activates all the impurities of the target electrode with a combination of RTA and laser annealing (second method) From the manufacturing method, the activation rate of impurities becomes higher.
  • FIG. 1 is a longitudinal sectional view showing a state of each stage of a MISFET manufacturing process showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention; (a) shows an element isolation structure 2; (B) shows the state after forming the gate insulating film 5 and the gate electrode layer 6, and (c) shows a pre-process by ion implantation in the gate electrode layer of the n-type FET after lithography.
  • (D) is a step of performing lithography and performing pre-doping by ion implantation on the gate electrode layer of the p-type FET
  • (e) is a gate etching, and p-type FET gate electrode layer 7 and p
  • the figure shows the state after fabricating the gate electrode 8 of the type FET, and (f) the state after forming the gate sidewall 9.
  • FIG. 2 is a longitudinal sectional view showing the state of each stage of the manufacturing process of the MISFET showing the manufacturing method of the semiconductor device of the first embodiment of the present invention, and (g) shows n-type by performing lithography.
  • a half impurity is introduced in the first ion implantation.
  • H is a lithography process, and a deep S / D of a p-type FET is formed.
  • a step of introducing half of the impurities by the first ion implantation is a step of activating the impurities introduced in FIGS.
  • (J) is the process of introducing the remaining half of the impurities in the deep S / D electrode region 10 of the n-type FET by the second ion implantation
  • (k) is the deep S / D electrode of the p-type FET. This is the process of introducing the remaining half of the impurities in region 11 by the second ion implantation.
  • (1) shows the process of activating the impurities introduced in Figure 2 (1) and (k) with laser annealing. That.
  • FIG. 3 is a longitudinal sectional view showing the state of each stage of the manufacturing process of the MISFET showing the manufacturing method of the semiconductor device of the first embodiment of the present invention, and (m) is the removal of the gate sidewall 9
  • Step (n) is a step of performing ion implantation to form the S / D extension electrode region 12 of the n-type FET by performing lithography
  • (o) is a step of performing an S implantation of the p-type FET by performing lithography
  • P is a step of activating the impurities introduced in FIGS. 3 (n) and (o) by laser annealing
  • (q) is a step of performing ion implantation to form the / D extension electrode region 13.
  • the manufacturing process of the gate side wall (second gate side wall) 14, (r) shows the manufacturing process of the silicide 15.
  • FIGS. 4 (k) and (1) are a longitudinal sectional views showing the state of each stage of the manufacturing process of the MISFET which is the semiconductor device according to the second embodiment of the present invention, and (j) is a step of removing the gate sidewall 9, ) Is the step of introducing half of the impurities in the first ion implantation to form the S / D extension electrode region 12 of the n-type FET by lithography, (1) is the lithography In order to form the SZD extension electrode region 13 of the p-type FET, a process of introducing half of the impurities by the first ion implantation, (m) is introduced in FIGS. 4 (k) and (1).
  • FIG. 5 is a longitudinal sectional view showing the state of each stage in the manufacturing process of the MISFET which is the semiconductor device of the second embodiment of the present invention, and (P) is shown in FIGS. 4 (n) and (o).
  • the step of activating the introduced impurity with laser annealing (q) is the step of forming the gate sidewall ( second gate sidewall) 14, and (r) is the step of forming silicide 15 on the deep S / D electrode. The process of forming is shown.
  • (H) is the step of activating the impurities introduced in Fig. 6 (f) and (g) with RTA, (i) is the S-type of n-type FET.
  • FIG. 7 is a longitudinal sectional view showing a state of each stage in a manufacturing process of a MISFET which is a semiconductor device according to a third embodiment of the present invention.
  • (1) shows a gate sidewall (first gate side Wall) 9 is a manufacturing process
  • (m) is a process of performing ion implantation to form a deep S / D electrode region 10 of an n-type FET by lithography
  • (n) is a process of performing lithography.
  • the step of ion implantation to form the deep SZD electrode region 10 of the p-type FET, (o) is the step of activating the impurities introduced in FIG. 7 (m) and (n) by laser annealing
  • (P) show a step of forming silicide 15 in a deep S / D electrode.
  • FIG. 8 is a longitudinal sectional view showing the state of each stage in the manufacturing process of the MISFET which is the semiconductor device of the fourth embodiment of the present invention, and (f) shows the n-type FET by performing lithography.
  • (H) is the manufacturing process of the gate sidewall (first gate sidewall) 9
  • (i) is the lithography to form the deep S / D electrode region 10 of the n-type FET.
  • (J) is a process for introducing impurities in the first ion implantation
  • (j) is a first process for forming a deep S / D electrode region 11 of the p-type FET by performing litho-draphy. This shows the process of introducing half of the impurities by ion implantation.
  • FIG. 9 is a longitudinal sectional view showing the state of each stage in the manufacturing process of the MISFET which is the semiconductor device of the fourth embodiment of the present invention, and (k) is RTA, FIG.
  • the step of activating the impurities introduced in (j), (1) the step of ion-implanting the remaining half of impurities in the deep S / D electrode region 10 of the n-type FET, and (m) the p-type The step of ion-implanting the remaining half of the impurity in the S / D electrode region 11 deep in the FET, (n) activates the impurity introduced in Fig. 9 (1) and (m) by laser annealing.
  • Step (o) shows the step of forming silicide 15 on the deep SZD electrode.
  • FIG. 1 to FIG. 3 are cross-sectional views showing the state of each stage of the manufacturing process of the MISFET (Metal Insulator Semiconductor Field Effect Transistor) of the present invention.
  • Each cross-sectional view shows a cross section in the gate length direction (direction perpendicular to the gate electrode) of the MISFET.
  • the force S shows two MISFETs, the left side is an n-type MISFET, and the right side force MISFET.
  • the first embodiment of the present invention is an example in which the manufacturing method characteristic of the present invention is used for a deep S / D electrode of a MISFET formed by a reverse SZD process.
  • an element isolation structure 2 is formed on a Si (silicon) substrate 1.
  • the STI Shallow Trench Isolation
  • LOCOS Local Oxidation of Silicon
  • the present invention is not limited to the plane orientation of the force substrate, which is normally assumed to use the Si (100) plane, so even if a Si substrate having different planes such as the Si (110) plane is used. Good.
  • SOI Silicon on Insulator
  • SGOI Silicon Germanium on Insulator
  • lithography is performed to form pwell 3 in a region that becomes an n-type FET (Field Effect Transistor) to form pwell 3, and the threshold of the n-type FET is further increased.
  • Ion implantation for value adjustment is performed. For example, as a p-type injection, monovalent B is injected at 8 x 10 12 cm 2 at an energy of 150 keV. Further, as the ion implantation for adjusting threshold, monovalent B to be 8 X 10 12 cm_ 2 ions implanted at 15 keV.
  • the resist mask is removed, and lithography is performed again to form n-wall 4 by injecting n-well into the region that becomes p-type FET, and for adjusting the threshold value of p-type FET.
  • Perform ion implantation For example, you 1. 5 X 10 13 cm_ 2 injected monovalent P at energy 350 keV. Also, as ion implantation for threshold adjustment, monovalent As is implanted at 80 keV at 2.5 X 10 12 cm “ 2 ions. After that, when the resist mask is removed, the cross-sectional shape shown in Fig. 1 (a) is obtained. .
  • a gate insulating film 5 and a gate electrode layer are formed on a Si (silicon) substrate 1.
  • the gate insulating film 5 includes an oxide film, Ta ⁇ , Al ⁇ , HfO, ZrO, Zr ⁇ N, Hf.
  • a gate electrode material is deposited.
  • polysilicon 150 nm is deposited by using a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • metals such as poly-SiGe, TaN, TiN, W, WN, full silicide using NiSi, etc. can be used.
  • a stacked structure of these materials may be used. In the present embodiment, the following description will be made assuming that the gate electrode material is poly-Si.
  • pre-doping is performed on the gate electrode material.
  • lithography is performed, and pre-doping is performed on a region that becomes the gate electrode 7 of the n-type FET.
  • the pre-doping is performed, for example, by implanting monovalent P at 5 ⁇ 10 15 cm — 2 at an energy of 8 keV.
  • the resist mask 18 is removed, and lithography is performed again, and as shown in FIG. 1 (d), pre-doping is performed in a region that becomes the gate electrode 8 of the p-type FET.
  • This pre-doping is, for example, monovalent B at an energy of 2 keV and 5 X 10 15 Do this by injecting 2 cm- 2 .
  • the resist mask 18 is peeled off.
  • the gate electrode layer 6 is etched. After the etching, the resist mask is peeled off. Then, as shown in FIG. 1 (e), the gate electrode 7 of the n-type FET and the gate electrode 8 of the p-type FET are formed.
  • a gate sidewall (first gate sidewall) 9 is produced.
  • an insulating film to be the gate sidewall 9 is deposited.
  • a 50 nm nitride film is deposited.
  • the material deposited as the gate side wall insulating film is etched back to form the gate side wall 9.
  • an oxide film and a laminated film of an oxide film and a nitride film may be used.
  • the deep S / D electrode region is formed prior to the formation of the S / D extension electrode region.
  • the technique characteristic of the present invention is used for the formation of this deep S / D electrode region and its activation.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region to be an n-type FET.
  • ion implantation is performed to form a deep S / D electrode region 10 of the n-type FET using the resist mask 18, the gate electrode 7 of the n-type FET, and the gate sidewall 9 as a mask.
  • 1. 5 X 10 15 cm_ 2 injected monovalent As the energy 12 keV.
  • the resist mask 18 is peeled off.
  • lithography is performed to form a resist mask 18 so that ions can be implanted only into a region that becomes a p-type FET.
  • ion implantation is performed to form a deep S / D electrode region 11 of the p-type FET using the resist mask 18, the gate electrode 8 of the p-type FET, and the gate sidewall 9 as a mask.
  • 1. 5 X 10 15 cm_ 2 injected monovalent B in energy one 2 keV.
  • the resist mask 18 is peeled off.
  • the impurities introduced in FIGS. 2 (g) and (h) are activated by RTA.
  • RTA can be activated by a spike anneal at 1030 ° C (an anneal that reduces the temperature as soon as the desired temperature is reached).
  • the steps shown in FIG. 2 (g) to FIG. 2 (i) are processes often performed when forming a deep S / D electrode region by the reverse S / D process and activating the impurities. is there.
  • the amount of impurities implanted in FIGS. 2 (g) and 2 (h) is the total amount of impurities for forming a deep S / D electrode region.
  • a deep SZD electrode is formed. Impurity amount of 1Z2 is not introduced at the stage of Fig. 2 (g) and Fig. 2 (h).
  • 1/2 impurity is first activated by RTA, and then the remaining impurities are injected in the subsequent steps and activated by laser annealing.
  • the remaining 1Z2 impurity in the deep SZD electrode region 10 of the n-type FET is ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18, the n-type FET gate electrode 7, and the gate sidewall 9 as a mask.
  • monovalent As is injected at an energy of 12 keV and 1.5 X 10 15 cm _2 .
  • a total of 3 ⁇ 10 15 cm — 2 As was implanted into the deep S / D electrode region 10 of the n-type FET.
  • This impurity amount is a general value as the impurity amount for forming the deep S / D electrode region 10 of the n-type FET.
  • the resist mask 18 is peeled off.
  • the remaining half of the impurity in the deep S / D electrode region 11 of the p-type FET is ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18, the gate electrode 8 of the p-type FET, and the gate sidewall 9 as a mask.
  • monovalent B is injected at an energy of 2 keV for 1 ⁇ 5 X 10 15 cm 2
  • the deep S / D electrode region 11 of p-type FET so that the total in the 3 X 10 15 cm_ 2 B is implanted.
  • This amount of impurities is a general value as the amount of impurities for forming the deep S / D electrode region 11 of the p-type FET.
  • the resist mask 18 is peeled off.
  • the impurities introduced in Fig. 2 (1) and (k) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C. using a carbon dioxide laser with a wavelength of 10.6 ⁇ m.
  • the gate sidewall 9 is removed as shown in FIG. 3 (m).
  • a nitride film is used as the gate sidewall insulation film In this case, it is removed using phosphoric acid.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region to be an n-type FET.
  • ion implantation is performed to form the S / D extension electrode region 12 of the n-type FET using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • monovalent As is injected at an energy of 2 keV and 5 X 10 M cm- 2 .
  • the resist mask I 8 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after the ion implantation for forming the SZD extension electrode region 12 of the n-type FET.
  • monovalent BF ions are implanted at 2 X 10 13 cm 2 .
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region that becomes a p-type FET.
  • ion implantation is performed to form the S / D extension electrode region 13 of the p-type FET using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected with energy 5 ⁇ 10 keV at 5 ⁇ 10 M cm _2 .
  • the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after ion implantation for forming the S / D extension electrode region 13 of the p-type FET. is there.
  • monovalent As is implanted with 2 X 10 13 cm _2 ions.
  • the impurities introduced in Fig. 3 (n) and (o) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C using a carbon dioxide laser with a wavelength of 10.6 ⁇ .
  • This activation should not be done with RTA.
  • RTA such as spike annealing at 1030 ° C is performed, some of the impurities in the deep layer and S / D electrode that were previously activated by laser annealing will be inactivated. Because.
  • a gate sidewall (second gate sidewall) 14 is formed.
  • an insulating film to be the gate sidewall 14 is deposited.
  • a 50 nm oxide film is deposited.
  • the material deposited as the gate sidewall insulating film is etched back to form the gate sidewall 14.
  • the gate side As the all insulating film, a nitride film and a laminated film of an oxide film and a nitride film may be used.
  • silicide 15 is formed in the deep S / D electrode region.
  • Ni silicide with a thickness of 50 nm is formed.
  • Silicide 15 is not limited to Ni silicide, but may be Ti silicide, Co silicide, Pd silicide, or Pt silicide.
  • a stopper insulating film and an interlayer insulating film are deposited, lithography and etching are performed, contact holes are formed, and metal is loaded to form contacts (not shown).
  • the metal used for the contact W, Al, TiN, Ti, and a laminated film of these metals are used. Thereafter, the wiring process is performed at a temperature of 400 ° C or lower, and the device is completed.
  • the junction leakage current of the deep and S / D electrodes is smaller than that in the case of using the first manufacturing method. Decrease by an order of magnitude.
  • the layer resistance of the deep S / D electrode was reduced by approximately 10% compared to the case of using the second manufacturing method.
  • the method of the present invention is not limited by the type of impurities.
  • the depth of the n-type FET and the impurity forming the S / D electrode region 10 have been described by taking As as an example.
  • P is also possible, and both As and P impurities are deep S. It is also possible to form a / D electrode.
  • the method of the present invention is not limited by the wavelength of the laser.
  • the activation using the laser annealing shown in FIGS. 2 (1) and 3 (p) shows an example using a laser annealing with a carbon dioxide gas laser, for example, a semiconductor laser with a wavelength of 810 nm.
  • the YAG laser with a wavelength of 1064nm is also possible.
  • the annealing temperature is preferably higher than the melting point of Si, regardless of the laser wavelength, as long as the FET gate electrode and substrate are not damaged.
  • the impurity introduction method of the present invention is not limited to ion implantation.
  • plasma doping is also possible.
  • the laser annealing shown in Fig. 2 (1) can be omitted.
  • the impurities introduced in Fig. 2 (1) and (k) are simultaneously activated by the laser annealing shown in Fig. 3 (p).
  • the impurity amount when introducing an impurity into a deep SZD electrode, the impurity amount is set to 1Z2, and the impurity is introduced twice under exactly the same ion implantation conditions.
  • the ratio of the amount of impurities is in principle 1/2, but is not necessarily limited to this. It is also possible to increase the ratio of the amount of impurities introduced earlier than 1/2 and reduce the ratio of the amount of impurities introduced later to less than 1/2. The reverse is also possible. If the ratio of impurities introduced first increases, the method of the present invention becomes closer to the second manufacturing method, so that the junction leakage current further decreases, but the total activation rate of impurities decreases. Go.
  • the method of the present invention becomes closer to the first manufacturing method, so that the junction leakage current increases, but the total activation rate of impurities improves. Go.
  • the characteristics of bonding can be adjusted so as to satisfy the required specifications by adjusting the ratio of impurities.
  • the same principle is applied as described above as long as the same ion species is implanted.
  • the impurity introduced earlier diffuses deeper by the thermal load due to RTA, and the boundary of the PN junction is determined by this impurity distribution. If the energy of the impurities to be introduced later is increased, in some cases, it is implanted deeper than the junction boundary that is initially introduced and determined by the RTA impurity, and the junction boundary after laser annealing is increased. As a result, the junction leakage current may increase.
  • the junction boundary after laser annealing becomes the junction boundary determined by RTA, and the impurities spread into the deepest S / D electrode. It is better to use the same energy.
  • the impurity introduced into the deep SZD electrode was introduced in two portions. This can be divided into three times. In that case, the total impurities In principle, the amount should be the same, and ion implantation should be carried out in 1/3 divided into 3 times. For example, RTA is performed after the first impurity introduction, RTA is performed after the second impurity introduction, and laser annealing is performed after the third impurity introduction.
  • Patent Document 5 describes a process in which impurities are introduced in a plurality of times and activated by annealing each time a plurality of impurities are introduced. That is, Patent Document 5 discloses an invention of activating impurities implanted by impurity implantation 1 ⁇ impurity implantation 1 ⁇ impurity implantation 2 ⁇ impurity implantation implanted by impurity implantation 2.
  • Patent Document 2 and Patent Document 4 describe that annealing other than laser annealing and laser annealing are performed after one impurity implantation.
  • Patent Document 2 and Patent Document 4 disclose inventions of activating impurities implanted by impurity implantation 1 ⁇ impurity implantation 1 (an annealing other than laser annealing + laser annealing).
  • the invention obtained by simply combining these inventions is as follows: (Example 1) Impurity implantation 1 ⁇ Impurity implantation Activation of impurities implanted in 1 (anneal other than laser annealing + laser annealing) ⁇ impurity implantation 2 ⁇ Impurity implantation Activation of impurities implanted in 2 (any method) (Example 2) Impurity implantation 1 ⁇ Impurity implantation Activation of impurities implanted in 1 (arbitrary method) ⁇ Impurity implantation 2 ⁇ Impurity implantation The activation of the impurities implanted in step 2 (anneal other than laser annealing + laser annealing) is not correct.
  • the present invention activates impurities implanted by impurity implantation 1 ⁇ impurity implantation 1 (anneals other than the laser annealing) ⁇ impurities implanted by impurity implantation 2 ⁇ impurity implantation 2 ( (Laser annealing only) and neither of Example 1 nor Example 2 applies, and the same configuration is not obtained.
  • the invention disclosed in Patent Document 2 and Patent Document 4 is an invention in which annealing other than laser annealing + laser annealing is performed on the entire impurities implanted immediately before.
  • the features of the present invention are not derived from Examples 1 and 2, which are simple combinations of existing inventions.
  • the impurities implanted in the impurity implantation 1 can be sorted by the thermal history finally received by the impurities.
  • Neil + Laser annealing, Impurity implantation The impurities implanted in 2 receive the thermal history of laser annealing. That is, the impurity implanted in impurity implantation 1 is the same as the invention disclosed in Patent Document 2 and Patent Document 4, but the impurity implanted in impurity implantation 2 is activated only by laser annealing. The presence of this impurity becomes an element that overcomes the drawback (decrease in the activation rate of the impurity) that occurs in the inventions disclosed in Patent Document 2 and Patent Document 4.
  • FIG. 4 to FIG. 5 are cross-sectional views showing the state of each stage of the manufacturing process of the MISFET (Metal Insulator Semiconductor Field Effect Transistor) of the present invention.
  • Each cross-sectional view shows a cross section in the gate length direction (direction perpendicular to the gate electrode) of the MISFET.
  • Each cross-sectional view shows two MISFETs. The left side is an n-type MISFET and the right side is a p-type MISFET.
  • the second embodiment of the present invention is an example in which the manufacturing method of the present invention is used for an S / D extension electrode of a MISFET formed by a reverse S / D process.
  • the manufacturing method of the present embodiment is the same from FIG. 1 (a) to FIG. 1 (f) and FIG. 2 (g) to (i) of the first embodiment.
  • the amount of impurities to be ion-implanted is all the amounts of impurities constituting the deep S / D electrode region at one time. That is, in FIG. 2 (g), to 3 X 10 15 c m_ 2 injection a monovalent As the energy 12 keV. In Fig. 2 (h), monovalent B is injected at 3 x 10 15 cm- 2 at an energy of 2 keV. Thereafter, these impurities are activated with RTA as shown in FIG. 2 (i). For example, 103 0. Activate with C Spike Anil.
  • the gate sidewall 9 is removed. If a nitride film is used as the gate side insulating film, it is removed using phosphoric acid.
  • lithography is performed so that only the region that becomes an n-type FET is formed.
  • a resist mask 18 is formed so as to enable on implantation.
  • ion implantation is performed to form the S / D extension electrode region 12 of the n-type FET using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • the resist mask I 8 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after ion implantation for forming the SZD extension electrode region 12 of the n-type FET. is there.
  • monovalent BF is implanted by l X 10 13 cm— 2 ions.
  • n-type FET pocket injection is also 1/2
  • the amount of impurities is ion-implanted.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region that becomes a p-type FET.
  • ion implantation is performed to form the S / D extension electrode region 13 of the p-type FET using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected with energy of 0.5 keV and 2.5 X 10 M cm_2.
  • the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after ion implantation for forming the S / D extension electrode region 13 of the p-type FET. is there.
  • monovalent As is implanted by l X 10 13 cm _2 ion. In the pocket implantation of the p-type FET, half the impurity amount is ion-implanted at this time.
  • RTA processing is performed.
  • the deep S / D electrode is already activated sufficiently in FIG. 2 (i), and the annealing is performed on the impurities in the S / D extension electrode region.
  • Low enough to prevent diffusion of impurities and deterioration of FET short channel characteristics For example, low-temperature annealing at 600 ° C for 30 seconds is performed.
  • the remaining 1Z2 impurities are introduced and activated by laser annealing.
  • the remaining 1/2 impurities in the S / D extension electrode region 12 of the n-type FET are ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • monovalent As Inject 2 ⁇ 5 X 10 14 cm _2 with energy 2keV is implanted into the region that becomes the S / D extension electrode region 12 of the n-type FET.
  • This impurity amount is a general value as the impurity amount for forming the S / D extension electrode region 12 of the n-type FET.
  • ion implantation for forming the pocket region is performed before or after ion implantation for forming the S / D extension electrode region 12 of the n-type FET.
  • 1 ⁇ 10 13 cm— 2 ions are implanted with monovalent BF.
  • N-type FET pocket implantation is also half the impurity amount
  • the remaining half of the impurities of the SZD extension electrode 13 of the p-type FET are ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected at an energy of 0.5 ⁇ 5 keV and 2.5 X 10 14 cm _2 .
  • a total of 5 X 1014 cm-2 of B was injected into the S / D extension electrode region 13 of the p-type FET.
  • This amount of impurities is a general value as the amount of impurities for forming the S / D extension electrode region 13 of the p-type FET.
  • ion implantation for forming the pocket region is performed before or after the ion implantation for forming the S / D extension electrode region 13 of the p-type FET.
  • 1 ⁇ 10 13 cm — 2 ions are implanted with monovalent As.
  • the remaining half of the impurity is ion-implanted at this time. Thereafter, the resist mask 18 is peeled off.
  • the impurities introduced in FIGS. 4 (n) and (o) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C. using a carbon dioxide laser with a wavelength of 10.6 ⁇ m.
  • a gate sidewall (second gate sidewall) 14 is formed. This is the same as FIG. 3 (q) of the first embodiment.
  • silicide 15 is formed on the deep S / D electrode. This is the same as FIG. 3W of the first embodiment. Even after the silicide 15 is formed, the process is completed in the same manner as in the first embodiment to complete the device. [0079] Note that the present embodiment is not limited by the type of impurities, as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the p-type FET in the above description.
  • the first implementation is not limited by the type of impurities, as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the p-type FET in the above description.
  • the first implementation is not limited by the type of impurities, as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the
  • the impurity introduction method of the present embodiment is not limited to ion implantation.
  • the junction leakage current of the S / D extension electrode portion can be suppressed and the impurity can be highly activated.
  • the short channel characteristics are better than when the method of the present invention is used for the extension electrode of the normal S / D process described later.
  • FIG. 6 to FIG. 7 are cross-sectional views showing the state of each stage of the manufacturing process of the MISFET (Metal Insulator Semiconductor Field Effect Transistor) of the present invention.
  • Each cross-sectional view shows a cross section in the gate length direction (direction perpendicular to the gate electrode) of the MISFET.
  • Each cross-sectional view shows two MISFETs. The left side is an n-type MISFET and the right side is a p-type MISFET.
  • the third embodiment of the present invention is an example in which the manufacturing method of the present invention is used for an S / D extension electrode of a MISFET that is normally formed by an S / D process.
  • the manufacturing method of the present embodiment is the same from FIGS. 1A to 1E of the first embodiment. Thereafter, the formation and activation of the SZD extension electrode region are performed in the same manner as in the second embodiment.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region to be an n-type FET.
  • ion implantation is performed to form the S / D extension electrode region 12 of the n-type FET using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • monovalent As with energy 2keV 2.5 X 10 M cm _2 infusion Thereafter, the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region is performed before or after ion implantation for forming the S / D extension electrode region 12 of the n-type FET.
  • monovalent BF2 is implanted by l X 10 13 cm— 2 ions. In the n-type FET pocket implantation, one-half impurity amount is ion-implanted at this time.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region that becomes a p-type FET.
  • ion implantation is performed to form the S / D extension electrode region 13 of the p-type FET using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected with energy of 0.5 keV and 2.5 X 10 M cm_2.
  • the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after ion implantation for forming the SZD extension electrode region 13 of the p-type FET.
  • monovalent As is implanted by l X 10 13 cm _2 ion. In the pocket implantation of the p-type FET, half the impurity amount is ion-implanted at this time.
  • RTA processing is performed.
  • the annealing temperature is sufficiently low so that the diffusion of impurities does not increase and the short channel characteristics of the FET do not deteriorate. For example, low temperature annealing at 600 ° C for 30 seconds is performed.
  • the remaining half of the impurities are introduced and activated by laser annealing.
  • the remaining 1/2 impurities in the S / D extension electrode region 12 of the n-type FET are ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • monovalent As is injected at 2.5 x 10 14 cm 2 at 2 keV.
  • a total of 5 ⁇ 10 M cm — 2 As was implanted into the S / D extension electrode region 12 of the n-type FET.
  • ion implantation for forming a pocket region is performed before or after ion implantation for forming the S / D extension electrode region 12 of the n-type FET.
  • the resist mask 18 is peeled off.
  • the remaining 1/2 impurities of the S / D extension electrode region 13 of the p-type FET are ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG. 6 (g).
  • ion implantation is performed using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected at an energy of 0.5 keV at 2.5 X 10 M cm2.
  • the S / D Ekusu tension electrode region 13 of the p-type FET so that the total in the 5 X 10 14 cm_ 2 B is implanted.
  • the impurities introduced in FIGS. 6 (i) and (j) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C. using a carbon dioxide laser having a wavelength of 10.6 ⁇ .
  • a gate sidewall (first gate sidewall) 9 is produced.
  • an insulating film to be a gate sidewall is deposited.
  • an oxide film of 50 nm is deposited.
  • the material deposited as the gate side wall insulating film is etched back to form the gate side wall 9.
  • a nitride film may be used as the gate sidewall insulating film, and a stacked film of an oxide film and a nitride film may be used.
  • lithography is performed to form a resist mask 18 so that ions can be implanted only into a region to be an n-type FET.
  • ion implantation is performed to form the n-type FET depth and S / D electrode region 10 using the resist mask 18, the n-type FET gate electrode 7, and the gate sidewall 9 as a mask.
  • 3 X 10 15 cm_ 2 injected monovalent As an energy one 12 keV.
  • the resist mask 18 is peeled off.
  • lithography is performed to form a resist mask 18 so that ions can be implanted only into a region that becomes a p-type FET.
  • ion implantation is performed to form a deep S / D electrode region 11 of the p-type FET using the resist mask 18, the gate electrode 8 of the p-type FET, and the gate sidewall 9 as a mask.
  • 3 X 10 15 cm_ 2 injected monovalent B in energy one 2 keV.
  • the resist mask 18 is peeled off.
  • the impurities introduced in FIGS. 7 (m) and (n) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C using a carbon dioxide laser with a wavelength of 10.6 zm. This activation should not be done with RTA. The reason is that, for example, if spike annealing at 1030 ° C is performed, some of the impurities in the SZD extension electrode previously activated by laser annealing are deactivated.
  • silicide 15 is formed on the deep S / D electrode. This is the same as FIG. 3 (r) of the first embodiment. Even after the silicide 15 is formed, the process is completed in the same manner as in the first embodiment to complete the device.
  • the case of this embodiment is not limited by the type of impurities as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the p-type FET in the above description.
  • the first implementation is not limited by the type of impurities as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the p-type FET in the above description.
  • the first implementation is not limited by the type of impurities as in the first embodiment.
  • the univalent BF described with B as an example can be used as the impurity forming the S / D extension electrode region 13 of the p-type FET in the above description.
  • the impurity introduction method of the present embodiment is not limited to ion implantation.
  • the junction leakage current of the S / D extension electrode portion can be suppressed and the impurities can be highly activated.
  • the number of steps can be reduced while obtaining the effects of the present invention.
  • FIG. 8 to FIG. 9 are cross-sectional views showing the state of each stage of the manufacturing process of the MISFET (Metal Insulator Semiconductor Field Effect Transistor) of the present invention.
  • Each cross-sectional view shows a cross section in the gate length direction (direction perpendicular to the gate electrode) of the MISFET.
  • the force S shows two MISFETs, the left side is an n-type MISFET, and the right side force MISFET.
  • the fourth embodiment of the present invention is an example in which the manufacturing method of the present invention is applied to a deep S / D electrode region of a MISFET usually formed by an SZD process.
  • the manufacturing method of the present embodiment is the same in FIGS. 1A to 1E of the first embodiment.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region to be an n-type FET.
  • ion implantation is performed to form the S / D extension electrode region 12 of the n-type FET using the resist mask 18 and the gate electrode 7 of the n-type FET as a mask.
  • monovalent As is injected at an energy of 2 keV and 5 X 1014 cm-2. Thereafter, the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region is performed before or after the ion implantation for forming the S / D extension electrode region 12 of the n-type FET.
  • a monovalent BF 2 X 10 13 cm_ 2 is ion-implanted.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region that becomes a p-type FET.
  • ion implantation is performed to form the S / D extension electrode region 13 of the p-type FET using the resist mask 18 and the gate electrode 8 of the p-type FET as a mask.
  • monovalent B is injected at an energy of 0.5 ⁇ 5 keV for 5 ⁇ 10 M cm- 2 .
  • the resist mask 18 is peeled off.
  • ion implantation for forming the pocket region may be performed before or after ion implantation for forming the SZD extension electrode region 13 of the p-type FET.
  • monovalent As ions are implanted at 2 X 10 13 cm 2 .
  • a gate sidewall (first gate sidewall) 9 is produced.
  • an insulating film to be a gate sidewall is deposited.
  • an oxide film of 50 nm is deposited.
  • the material deposited as the gate side wall insulating film is etched back to form the gate side wall 9.
  • Gate side war As the insulating film, it is also possible to use a laminated film of an oxide film and a nitride film, which may be a nitride film.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region to be an n-type FET.
  • ion implantation is performed to form a deep S / D electrode region 10 of the n-type FET using the resist mask 18, the gate electrode 7 of the n-type FET, and the gate sidewall 9 as a mask.
  • 1. 5 X 10 15 cm_ 2 injected monovalent As the energy 12 keV.
  • the resist mask 18 is peeled off.
  • lithography is performed to form a resist mask 18 so that ion implantation can be performed only in a region that becomes a p-type FET.
  • ion implantation is performed to form a deep S / D electrode region 11 of the p-type FET using the resist mask 18, the gate electrode 8 of the p-type FET, and the gate sidewall 9 as a mask.
  • the resist mask 18 is peeled off.
  • the impurities introduced in FIGS. 8 (i) and (j) are activated by RTA.
  • RTA is activated by spike annealing at 1030 ° C.
  • the remaining half of the impurities in the deep S / D electrode region 10 of the n-type FET are ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18, the n-type FET gate electrode 7, and the gate sidewall 9 as a mask.
  • monovalent As is injected at an energy of 12 keV for 1 ⁇ 5 X 10 15 cm- 2 .
  • a total of 3 ⁇ 10 15 cm 2 of As was implanted into the depth of the n-type FET and the S / D electrode region 10.
  • the resist mask 18 is peeled off.
  • the remaining half of the impurity in the deep S / D electrode region 11 of the p-type FET is ion-implanted.
  • Lithography is performed to form a resist mask 18 as in the step shown in FIG.
  • ion implantation is performed using the resist mask 18, the gate electrode 8 of the p-type FET, and the gate sidewall 9 as a mask.
  • monovalent B is injected at an energy of 2 keV and 1.5 X 10 15 cm _2 .
  • the deep S of the p-type FET A total of 3 ⁇ 10 15 cm — 2 B was implanted into the / D electrode region 11. Thereafter, the resist mask 18 is peeled off.
  • the impurities introduced in FIGS. 9 (1) and (m) are activated by laser annealing.
  • activation is performed at a temperature of 1330 ° C. using a carbon dioxide laser with a wavelength of 10.6 ⁇ m.
  • silicide 15 is formed on the deep SZD electrode. This is the same as FIG. 3W of the first embodiment. Even after the silicide 15 is formed, the process is completed in the same manner as in the first embodiment to complete the device.
  • the present embodiment is not limited by the type of impurities, as in the first embodiment.
  • the impurity forming the S / D extension electrode 13 of the p-type FET in the above description the monovalent BF2 described with B as an example is also possible.
  • the laser wavelength is not limited.
  • the impurity introduction method of the present embodiment is not limited to ion implantation.
  • the junction leakage current of the deep S / D electrode portion can be suppressed and the impurities can be highly activated.
  • the number of steps can be reduced while obtaining the effects of the present invention.
  • the present invention can also be applied to a flash lamp annealing technique that is an extremely short time annealing of the same millisecond order.
  • the laser annealing portion can be replaced with flash lamp annealing.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることを両立できる半導体装置の製造方法を提供する。 　半導体装置の製造方法において、半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不純物を導入した所定の領域が活性化される活性化工程を有し、両工程が複数回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法のみで活性化されることを特徴とする。レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることをバランスよく両立させることができる

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、特に、接合の急峻さを緩和することで 接合リーク電流を低減させるとともに、不純物の全体の活性化率を向上させることで、 電極の層抵抗を減少させられる半導体装置の製造方法に関する。
背景技術
[0002] 本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用さ れ或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照 することでそれらの全ての説明を組入れる。
[0003] 近年、 CMOS (Complementary Metal Oxide Semiconductor)トランジスタの微細化 を進めていく上で重要な、浅接合を形成するために、不純物を活性化する際に、従 来の RTA (Rapid Thermal Annealing)のかわりに、ァニール時間がミリ秒オーダーの 極短時間ァニールを採用する試みが広がっている。極短時間ァニールの例としては 、特許文献 1に示されるようなフラッシュランプアニール、特許文献 2に示されるような レーザーァニールがある。
[0004] この中でも、レーザーァニールは、特許文献 3に示されるように、古くからの技術で あるが、以前は、そのァニール温度を Siの融点より高くして、 Siを溶融させるものが主 流であった。し力、しながら、 Siを溶融させると、ゲート電極が変形してしまうなどの問題 があり、 CMOSトランジスタの作製には、不向きであった。
[0005] そこで、近年、レーザーァニールは、ァニール温度を Siの融点よりやや低い温度と し、 Siを溶融させないタイプが主流となりつつある。現在、 CMOSトランジスタの作製 に用いることが検討されている、 Siを溶融させないタイプのレーザーァニールは、（1) ァニール時間がミリ秒オーダーの極短時間ァニールであるため拡散レスであり、 （2) ァニール温度を Siの融点よりやや低い温度まで上昇させるので、不純物の固溶限が 上昇し、 RTAに比較すると、不純物の高活性化が可能、 （3)基板の一部分のみァニ ールするので、フラッシュランプアニールに比較すると、基板損傷の可能性が小さい 、という利点を持つ。
[0006] 特許文献 2には、このようなレーザーァニールを CMOSトランジスタの作製に用い たプロセスで、代表的な 2つのプロセスが述べられている。
[0007] その 1つは、通常 SZD (Source/Drain)プロセスの不純物の活性化にレーザーァニ ールを用いたもので、特許文献 2の実施の形態 1、 2、 3、 5に述べられたプロセスがこ れに相当する。通常 SZDプロセスとは、例えば特許文献 2の図 1に見られるように、 CMOSトランジスタの S/Dエクステンション電極、深い SZD電極の不純物を、この 順番でドーピングして形成するものである。通常 S/Dプロセスは、 CMOSトランジス タの最も一般的な形成方法であり、工程数が、後述の逆転 SZDプロセスに比べて少 なくなる。特許文献 2には、通常 SZDプロセスの不純物の活性化にレーザーァニー ルを用いる例が記述されており、レーザーァニールで、 SZDエクステンション電極の 不純物と深い S/D電極の不純物をまとめて最後に一度に活性化させる方法が開示 されている。
[0008] もう 1つは、逆転 S/Dプロセスの不純物の活性化にレーザーァニールを用いたも ので、特許文献 2の実施の形態 4に述べられたプロセスがこれに相当する。逆転 S/ Dプロセスとは、例えば特許文献 2の図 21に見られるように、まずダミーのサイドゥォ ールを形成し、深い S/D電極をドーピングする、その後、ダミーサイドウォールを除 去して、 S/Dエクステンション電極をドーピングするものである。ドーピングして、 S/ Dエクステンション電極と深レ、S/D電極を形成する順番が、通常の CMOSトランジ スタの作製工程とは、逆であるので、逆転 S/Dプロセス（または、反転 S/Dプロセス )と呼ばれる。逆転 S/Dプロセスは、前述の通常 S/Dプロセスに比べて、工程数は 多くなる力 S/Dエクステンション電極に加わる熱負荷を小さくすることが可能なた め、 S/Dエクステンション電極の浅接合化に有利なプロセスである。特許文献 2の実 施の形態 4には、逆転 S/Dプロセスの不純物の活性化にレーザーァニールを用い る例が記述されており、レーザーァニールで、 S/Dエクステンション電極の不純物と 深レ、 S/D電極の不純物をまとめて最後に一度に活性化する、もしくは、深い S/D 電極は、イオン注入後 1050°Cで 1秒程度のァニール処理を行い先に活性化させて おき、その後、 SZDエクステンション注入後にレーザーァニールを行って、 S/Dェ タステンション電極の不純物を活性化させる方法が開示されている。
[0009] 特許文献 1 :特開 2005— 142344号公報
特許文献 2 :特開 2005— 302883号公報
特許文献 3：特開平 6— 5536号公報
特許文献 4 :特開平 6— 69149号公報
特許文献 5：特開 2001— 176986号公報
非特許文献 1： 2004年 12月、インターナショナル'エレクトロン 'デバイス 'ミーティ ング 2004、テク二力ノレ'ダイジェスト 第 975 _ 978;g(Internat ional Electron Devi cesMeeting 2004, Technical Digest, P975-978)
非特許文献 2 : 2004年 6月、 2004シンポジウム'オン'ブイエルエスアイ'テクノロジー 'ダイジェスト'オフ'テクニカル 'ペーパーズ 第 92— 93頁 (2004 Symposium on VLSI echnology Digest oiTechnical Papers, P92-93)
発明の開示
発明が解決しょうとする課題
[0010] しかしながら、特許文献 2に開示された半導体装置の製造方法、すなわち、対象と する電極のすべての不純物を、レーザーァニール単独でまとめて活性化する方法（ 以下、本明細書では、第 1の製造方法と呼ぶ）には、問題がある。
[0011] その問題点は、レーザーァニールで活性化された不純物からなる PN接合の接合リ ーク電流増加の問題である。レーザーァニールで形成された PN接合の場合、レー ザーァニールがミリ秒オーダーの極短時間ァニールであるため、イオン注入時に発 生した欠陥を回復しきれない可能性があることが、非特許文献 1で指摘されている。 欠陥が PN接合の接合界面近くに存在すると、通常のリーク成分の他に、これらの欠 陥を介したリーク電流が流れ、接合リーク電流が増加してしまう。また、このような欠陥 未回復の問題の他に、レーザーァニールで形成された PN接合は、レーザーァニー ルが拡散レスであるという特徴を有するため、接合界面が従来の RTAで形成された PN接合の接合界面に比べて、急峻になり、この結果、リーク電流が増加してしまう。
[0012] このような接合リーク電流増加の問題に対する解決法としては、 S/Dェクステンシ ヨン電極や深い S/D電極にドーピングされた不純物を活性化する際に、その活性化 をレーザーァニール単独でなぐ従来の RTAなどのァニール技術とレーザーァニー ルを組み合わせて行うことが、既に提案されている。例えば、非特許文献 2には、通 常 S/Dプロセスで RTAとレーザーァニールを組み合わせて、 S/Dエクステンション 電極と深レ、 S/D電極の不純物を活性化する方法が開示されている。また特許文献 4には、通常 SZDプロセスで深い S/D電極にドーピングされた不純物を、電気炉に よる低温ァニールとレーザーァニールを組み合わせて活性化する方法が開示されて いる。
[0013] し力、し、このような方法、すなわち、対象とする電極のすべての不純物を、従来の R
TAなどのァニール技術とレーザーァニールの組み合わせでまとめて活性化する方 法（以下、本明細書では、第 2の製造方法と呼ぶ）にも、問題がある。それは、このよう な方法を用いると、確かに接合リーク電流は減少する力 レーザーァニールの有する
、不純物の高活性化という利点を阻害してしまうことである。非特許文献 1には、レー ザーァニールと RTAを組み合わせて活性化を行った場合の不純物の活性化率は、 レーザーァニール単独で活性化を行った場合の不純物の活性化率より、低くなること がシミュレーションで示されている。
[0014] 以上、説明してきたように、従来提案されている方法 (第 1の製造方法と第 2の製造 方法）では、レーザーァニールを用いて形成された PN接合の接合リーク電流を抑制 することと、不純物の活性化率を高くすることが、両立できていなかった。
[0015] 本発明の目的は、レーザーァニールを用いて形成された PN接合の接合リーク電 流を抑制することと、不純物の活性化率を高くすることを両立させる半導体装置の製 造方法を提供することである。
課題を解決するための手段
[0016] 本発明に係る半導体装置の製造方法は、半導体装置の製造方法において、半導 体基板の所定の領域に不純物が所定量導入されて活性化され PN接合が形成され る際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不純 物を導入した所定の領域が活性化される活性化工程を有し、両工程が複数回繰り返 されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザ ーァニール法で活性化されることを特徴とする。 [0017] また、本発明に係る半導体装置の製造方法は、半導体装置の製造方法において、 半導体基板の所定の領域に不純物が所定量導入されて活性化され PN接合が形成 される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不 純物を導入した所定の領域が活性化される活性化工程を有し、両工程が 2回繰り返 されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザ ーァニール法で活性化されることを特徴とする。
[0018] さらに、最後に導入される不純物の前記活性化工程を除いて、不純物の前記活性 化工程が前記レーザーァニール方法に加えて前記レーザーァニール法以外の活性 化法を含んでもよい。
[0019] カロえて、最後に導入する不純物の前記活性化工程を除いて、不純物の活性化工 程は RTA方法を用いて活性化されてもよい。
[0020] 続いて、不純物の導入工程がイオン注入法で導入されてもよい。
[0021] 次に、半導体装置が MISFETである半導体装置の製造方法において、前記製造 方法が、 S/Dエクステンション電極領域を先に形成する工程と、その後に深い S/
D電極領域を形成する工程とを有する通常 S/Dプロセスであり、前記 2つの電極領 域のうち深レ、S/D電極領域に用いてもょレ、。
[0022] 一方、半導体装置が MISFETである半導体装置の製造方法において、前記製造 方法が、 S/Dエクステンション電極領域を先に形成する工程と、その後に深い S/
D電極領域を形成する工程とを有する通常 S/Dプロセスであり、前記 2つの電極領 域のうち前記 S/Dエクステンション電極領域に用いてもよい。
[0023] また、半導体装置が MISFETである半導体装置の製造方法において、前記製造 方法が、深い SZD電極領域を先に形成する工程と、その後に SZDェクステンショ ン電極領域を形成するとを有する逆転 S/Dプロセスであり、前記 2つの電極領域の うち前記深レ、 S/D電極領域に用いてもよい。
[0024] さらに、半導体装置が MISFETである半導体装置の製造方法において、前記製造 方法が、深い SZD電極領域を先に形成する工程と、その後に SZDェクステンショ ン電極領域を形成する工程とを有する逆転 S/Dプロセスであり、前記 2つの電極領 域のうち前記 SZDエクステンション電極領域に用いてもよい。 [0025] [発明の特徴]
本発明の半導体装置の製造方法は、半導体基板の所定の領域に不純物を所定量 導入して活性化し PN接合を形成する際に、所定の領域に導入する所定量の不純物 を 2回にわけて導入し、その所定量の不純物のうち任意の割合の不純物を最初に導 入する工程と、その不純物を RTAで活性化する工程と、残りの割合の不純物を 2回 目に導入する工程と、 2回目に導入した不純物をレーザーァニール単独で活性化す る工程を有することを特徴とする。
[0026] [作用]
最初に導入した不純物は、まず RTAで活性化され、次に、残りの不純物を活性化 するときにレーザーァニールされる。すなわち、最初に導入した不純物は、結果的に RTAとレーザーァニールの組み合わせで活性化される。一方、 2回目に導入された 不純物は、レーザーァニール単独で活性化される。本発明の方法で形成された PN 接合の接合境界は、 2回目に導入しレーザーァニール単独で活性化を行った不純 物の分布から決定されるのではなぐ先に導入し RTAとレーザーァニールの組み合 わせで活性化した不純物の分布によって定まる（RTAの分だけ、熱の負荷を多く受 けていて、深いところまで拡散するため）。したがって、従来手法の、対象とする電極 のすベての不純物をレーザーァニール単独で活性化する方法（第 1の製造方法）で 形成された PN接合にくらべて、接合は急峻ではなくなる（第 1の理由）。また、本発明 では、最初に導入した不純物に対しては、まず RTAが行われるので、この不純物の 導入時 (イオン注入時）に発生した欠陥は回復される（第 2の理由）。 2回目に導入し た不純物に対してはレーザーァニール単独で活性化するため、この不純物の導入 時 (イオン注入時）に発生した欠陥は回復しきれないが、これらの欠陥の存在する位 置力 RTAとレーザーァニールの組み合わせで活性化される不純物の分布から決 まっている接合境界から離れたところに位置するため、リーク電流に対する寄与は小 さくなる（第 3の理由）。以上の 3つの理由から、対象とする電極のすべての不純物を レーザーァニール単独で活性化する方法 (第 1の製造方法)で形成された PN接合に 比較して、本発明の方法で形成された PN接合の接合リーク電流は減少する。また、 不純物をトータルで見た場合の活性化率は、ある割合の不純物をレーザーァニール 単独で活性化しているため、この不純物が高活性化する部分が効いて、従来手法の 、対象とする電極のすべての不純物を RTAとレーザーァニールの組み合わせで活 性化する方法 (第 2の製造方法)より、不純物の活性化率は高くなる。
発明の効果
[0027] 本発明によれば、レーザーァニールを用いて形成された PN接合の接合リーク電流 を抑制することと、不純物の活性化率を高くすることをバランスよく両立させることがで きる。
図面の簡単な説明
[0028] [図 1]本発明の第 1の実施の形態の半導体装置の製造方法を示す MISFETの製造 工程の各段階の状態を示す縦断面図であり、 （a)は、素子分離構造 2を作製後の状 態、（b)は、ゲート絶縁膜 5とゲート電極層 6を形成後の状態、（c)は、リソグラフィーを 行って、 n型 FETのゲート電極層に、イオン注入によるプレドーピングを行う工程、（d )は、リソグラフィーを行って p型 FETのゲート電極層に、イオン注入によるプレドーピ ングを行う工程、 （e)は、ゲートエッチングにより、 n型 FETのゲート電極 7と p型 FET のゲート電極 8を作製した後の状態、（f )ゲートサイドウォール 9を形成後の状態を示 している。
[図 2]本発明の第 1の実施の形態の半導体装置の製造方法を示す MISFETの製造 工程の各段階の状態を示す縦断面図であり、 （g)は、リソグラフィーを行って、 n型 FE Tの深い S/D電極領域 10を形成するために、 1回目のイオン注入で 1/2の不純物 を導入する工程、（h)は、リソグラフィーを行って、 p型 FETの深い S/D電極領域 11 を形成するために、 1回目のイオン注入で 1/2の不純物を導入する工程、（i)は図 2 (g)、（h)で導入した不純物を RTAで活性化する工程、 （j)は、 n型 FETの深い S/ D電極領域 10の残り 1/2の不純物を 2回目のイオン注入で導入する工程であり、 (k )は、 p型 FETの深い S/D電極領域 11の残り 1/2の不純物を 2回目のイオン注入 で導入する工程であり、 （1)は、図 2①、 （k)で導入した不純物をレーザーァニールで 活性化する工程を示している。
[図 3]本発明の第 1の実施の形態の半導体装置の製造方法を示す MISFETの製造 工程の各段階の状態を示す縦断面図であり、 （m)は、ゲートサイドウォール 9の除去 工程、（n)は、リソグラフィーを行って、 n型 FETの S/Dエクステンション電極領域 12 を形成するために、イオン注入を行う工程、（o)は、リソグラフィーを行って、 p型 FET の S/Dエクステンション電極領域 13を形成するために、イオン注入を行う工程、 （p) は、図 3 (n)、（o)で導入した不純物をレーザーァニールで活性化する工程、（q)は、 ゲートサイドウォール (第 2のゲートサイドウォール） 14の作製工程、 （r)は、シリサイド 15の作製工程を示している。
園 4]本発明の第 2の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（j)は、ゲートサイドウォール 9の除去工程、（k)は、 リソグラフィーを行って、 n型 FETの S/Dエクステンション電極領域 12を形成するた めに、 1回目のイオン注入で 1/2の不純物を導入する工程、 （1)は、リソグラフィーを 行って、 p型 FETの SZDエクステンション電極領域 13を形成するために、 1回目のィ オン注入で 1/2の不純物を導入する工程、（m)は、図 4 (k)、（1)で導入した不純物 を RTAで活性化する工程、 （η)は、 η型 FETの S/Dエクステンション電極領域 12の 残り 1/2の不純物をイオン注入で導入する工程、（ο)は、 ρ型 FETの S/Dエタステ ンシヨン電極 13の残り 1/2の不純物をイオン注入で導入する工程を示している。 園 5]本発明の第 2の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（P)は、図 4 (n)、（o)で導入した不純物をレーザー ァニールで活性化する工程、（q)は、ゲートサイドウォール (第 2のゲートサイドウォー ル） 14を形成する工程、（r)は、深い S/D電極に、シリサイド 15を形成する工程を示 している。
園 6]本発明の第 3の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（f)は、リソグラフィーを行って、 n型 FETの SZDェ タステンション電極領域 12を形成するために、 1回目のイオン注入で 1/2の不純物 を導入する工程、（g)は、 p型 FETの SZDエクステンション電極領域 13を形成する ために、 1回目のイオン注入で 1/2の不純物を導入する工程、（h)は、図 6 (f)、 （g) で導入した不純物を RTAで活性化する工程、（i)は、 n型 FETの S/Dェクステンシ ヨン電極領域 12の残り 1/2の不純物をイオン注入する工程、（j) p型 FETの S/Dェ タステンション電極領域 13の残り 1/2の不純物をイオン注入する工程、（k)は、レー ザーァニールにより、図 6 (i)、（j)で導入した不純物を活性化する工程を示している。
[図 7]本発明の第 3の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（1)は、ゲートサイドウォール (第 1のゲートサイドウ オール） 9の作製工程、（m)は、リソグラフィーを行って、 n型 FETの深い S/D電極 領域 10を形成するために、イオン注入を行う工程、 (n)は、リソグラフィーを行って、 p 型 FETの深い SZD電極領域 10を形成するために、イオン注入を行う工程、 （o)は、 レーザーァニールにより、図 7 (m)、（n)で導入した不純物を活性化する工程、（p)は 、深い S/D電極に、シリサイド 15を形成する工程を示している。
[図 8]本発明の第 4の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（f)は、リソグラフィーを行って、 n型 FETの SZDェ タステンション電極領域 12を形成するために、イオン注入を行う工程、（g)は、リソグ ラフィーを行って、 p型 FETの S/Dエクステンション電極領域 13を形成するために、 イオン注入を行う工程、（h)は、ゲートサイドウォール (第 1のゲートサイドウォール） 9 の作製工程、（i)は、リソグラフィーを行って、 n型 FETの深い S/D電極領域 10を形 成するために、 1回目のイオン注入で 1/2の不純物を導入する工程、（j)は、リソダラ フィーを行って、 p型 FETの深い S/D電極領域 11を形成するために、 1回目のィォ ン注入で 1/2の不純物を導入する工程を示してレ、る。
[図 9]本発明の第 4の実施の形態の半導体装置である MISFETの製造工程の各段 階の状態を示す縦断面図であり、（k)は、 RTAにより、図 8 (i)、 （j)で導入した不純物 を活性化させる工程、（1)は、 n型 FETの深い S/D電極領域 10の残り 1/2の不純 物をイオン注入する工程、（m)は、 p型 FETの深い S/D電極領域 11の残り 1/2の 不純物をイオン注入する工程、（n)は、レーザーァニールにより、図 9 (1)、 （m)で導 入した不純物を活性化させる工程、（o)は、深い SZD電極に、シリサイド 15を形成 する工程を示している。
符号の説明
1 Si基板
2 素子分離構造
3 pゥエル 4 nゥエル
5 ゲート絶縁膜
6 ゲート電極層
7 n型 FETのゲート電極
8 p型 FETのゲート電極
9 ゲートサイドウォール（第 1のゲートサイドウォール）
10 n型 FETの深い SZD電極領域
11 p型 FETの深い SZD電極領域
12 n型 FETの S/Dエクステンション電極領域
13 p型 FETの S/Dエクステンション電極領域
14 ゲートサイドウォール（第 2のゲートサイドウォール）
15 シリサイド
16 ランプ光
17 レーザー光
18 レジストマスク
発明を実施するための最良の形態
[0030] [発明の第 1の実施の形態]
次に、本発明の第 1の実施の形態の製造方法について図面を参照して詳細に説 明する。
[0031] 図 1から図 3は、本発明の MISFET (Metal Insulator Semiconductor Field Effect Tr ansistor)の製造工程の各段階の状態を示す断面図である。各断面図は、 MISFET のゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、 2つ の MISFETが示されている力 S、左側が n型の MISFET、右側力 ¾型の MISFETであ る。本発明の第 1の実施形態は、逆転 SZDプロセスで形成される MISFETの深い S /D電極に、本発明に特徴的な製造方法を用いた例である。
[0032] まず、最初に、図 1 (a)に示すように、 Si (シリコン)基板 1上に、素子分離構造 2を作 製する。この際には、 MISFETの素子分離を作製する際の一般的な手法である STI (Shallow Trench Isolation)法を用レヽる。なレヽし ί LOCOS (Local Oxidation of Silicon )法を用いてもよい。なお、本発明は、通常、 Si (100)面を用いることを想定している 力 基板の面方位には限定されないので、 Si (110)面などの異なる面を有する Si基 板を用いてもよい。また SOI (Silicon on Insulator)基板や SGOI (Silicon Germanium on Insulator)基板でも力、まわなレ、。素子分離構造 2を作製した後は、リソグラフィーを 行って、 n型の FET (Field Effect Transistor)となる領域に、 pゥヱル注入を行って pゥ エル 3を形成し、さらに n型 FETのしきい値調整用のイオン注入を行う。例えば、 pゥェ ノレ注入として、 1価の Bをエネルギー 150keVで 8 X 1012cm 2注入する。また、しきい 値調整用のイオン注入として、 1価の Bを 15keVで 8 X 1012cm_2イオン注入する。注 入後には、レジストマスクを剥離し、再びリソグラフィーを行って、 p型の FETとなる領 域に、 nゥヱル注入を行って nゥヱル 4を形成し、さらに p型 FETのしきい値調整用のィ オン注入を行う。例えば、 1価の Pをエネルギー 350keVで 1. 5 X 1013cm_2注入す る。また、しきい値調整用のイオン注入として、 1価の Asを 80keVで 2. 5 X 1012cm"2 イオン注入する。その後、レジストマスクを剥離すると、図 1 (a)の断面形状となる。
[0033] 次に、図 1 (b)に示すように、 Si (シリコン)基板 1上にゲート絶縁膜 5とゲート電極層
6を作製する。例えばゲート絶縁膜 5として、膜厚 1. 2nmの酸窒化膜を形成する。ゲ ート絶縁膜 5としては、この他に、酸化膜、 Ta〇、 Al〇、 HfO 、 ZrO、 Zr〇N、 Hf
2 5 2 3 2 2
ON、 HfAl〇N、 HfSiONなどのいわゆる High— k膜などを使用してもよい。ゲート 絶縁膜 5の形成後は、ゲート電極材料を堆積させる。例えば、 CVD (Chemical Vapor Deposition)法を用いて、ポリシリコン 150nmを堆積させる。ゲート電極層 6の材料と しては、ポリ Siの他に、ポリ SiGe、 TaN、 TiN、 W、 WNなどの金属、 NiSi等を用いた フルシリサイドなどを用いることもできる。また、これらの材料の積層構造としてもよい。 本実施形態では、以後、ゲート電極材料をポリ Siであるとして、説明していく。
[0034] その後、図 1 (c)、 (d)に示されるように、ゲート電極材料にプリドーピングを行う。ま ず、図 1 (c)に示すように、リソグラフィーを行レ、、 n型 FETのゲート電極 7となる領域に 、プレドーピングを行う。プレドーピングは、例えば、 1価の Pをエネルギー 8keVで 5 X 1015cm_2注入することで行う。その後、レジストマスク 18を剥離し、再びリソグラフ ィーを行って、図 1 (d)に示すように、 p型 FETのゲート電極 8となる領域に、プレドー ピングを行う。このプレドーピングは、例えば、 1価の Bをエネルギー 2keVで 5 X 1015 cm—2注入することで行う。注入後、レジストマスク 18を剥離する。
[0035] プレドーピング後は、リソグラフィーを行レ、、レジストマスクに HBr/Ο系のガスを用
2
いて、ゲート電極層 6のエッチングを行う。エッチング後、レジストマスクを剥離する。 そうすると、図 1 (e)に示すように、 n型 FETのゲート電極 7、 p型 FETのゲート電極 8 が形成された状態となる。
[0036] この後、図 1 (f)に示すように、ゲートサイドウォール（第 1のゲートサイドウォール） 9 を作製する。それにはまず、ゲートサイドウォール 9となる絶縁膜を堆積させる。例え ば、窒化膜 50nmを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させ た材料をエッチバックし、ゲートサイドウォール 9を形成する。なお、ゲートサイドウォー ル絶縁膜としては、酸化膜を用いてもよぐ酸化膜と窒化膜の積層膜を用いることも 可能である。
[0037] 次に、図 2 (g)〜（1)に示すように、深い SZD電極領域の形成と活性化を行う。本実 施形態は、逆転 S/Dプロセスであるので、 S/Dエクステンション電極領域の形成に 先立って、深い S/D電極領域の形成を行う。本発明に特徴的な手法は、本実施形 態では、この深い S/D電極領域の形成とその活性化に用いられる。
[0038] まず、図 2 (g)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7、ゲートサイドウォール 9をマスクにして、 n型 FETの深い S/ D電極領域 10を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 12keVで 1. 5 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。
[0039] 次に、図 2 (h)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみに イオン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18 、 p型 FETのゲート電極 8、ゲートサイドウォール 9をマスクにして、 p型 FETの深い S /D電極領域 11を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギ 一 2keVで 1. 5 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。
[0040] その後、図 2 (i)に示すように、 RTAにより、図 2 (g)、 (h)で導入した不純物を活性 化させる。例えば、 1030°Cのスパイクァニール（目的の温度に到達すると、すぐに温 度をさげるァニール）によって、活性化させる。 [0041] 図 2 (g)〜図 2 (i)に示される工程は、逆転 S/Dプロセスで深い S/D電極領域を 形成し、その不純物を活性化する際に通常よく行われるプロセスである。従来例では 、図 2 (g)、図 2 (h)で注入する不純物量は、深い S/D電極領域を形成するための すべての不純物量である力 本発明では、深い SZD電極を形成するための不純物 量の 1Z2し力 \図 2 (g)、図 2 (h)の段階では、導入しない。本発明では、 1/2の不 純物を先に RTAで活性化させた後、残りの不純物を以後の工程で注入し、レーザー ァニールで活性化させる。
[0042] まず、図 2 (j)に示すように、 n型 FETの深い SZD電極領域 10の残り 1Z2の不純 物をイオン注入する。図 2(g)に示す工程と同様に、リソグラフィーを行って、レジスト マスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7、ゲ ートサイドウォール 9をマスクにして、イオン注入を行う。図 2 (g)に示す工程と同様に 、 1価の Asをエネルギー 12keVで 1. 5 X 1015cm_2注入する。これにより、 n型 FET の深い S/D電極領域 10には、トータルで 3 X 1015cm_2の Asが注入されたことにな る。この不純物量は、 n型 FETの深い S/D電極領域 10を形成するための不純物量 として、一般的な値である。その後、レジストマスク 18を剥離する。
[0043] 次に、図 2 (k)に示すように、 p型 FETの深い S/D電極領域 11の残り 1/2の不純 物をイオン注入する。図 2(h)に示す工程と同様に、リソグラフィーを行って、レジスト マスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8、ゲー トサイドウォール 9をマスクにして、イオン注入を行う。図 2 (h)に示す工程と同様に、 1 価の Bをエネルギー 2keVで 1 · 5 X 1015cm 2注入する。これにより、 p型 FETの深い S/D電極領域 11には、トータルで 3 X 1015cm_2の Bが注入されたことになる。この 不純物量は、 p型 FETの深い S/D電極領域 11を形成するための不純物量として、 一般的な値である。その後、レジストマスク 18を剥離する。
[0044] それから、図 2 (1)で示すように、レーザーァニールにより、図 2①、 （k)で導入した 不純物を活性化させる。例えば、波長 10. 6 x mの炭酸ガスレーザーを用いて、温度 1330°Cで活性化させる。
[0045] 深い S/D電極領域を形成し、活性化した後は、図 3 (m)に示すように、ゲートサイ ドウオール 9を除去する。ゲートサイドウォール絶縁膜として、窒化膜を用いている場 合には、リン酸を用いて除去する。
[0046] 次に、 S/Dエクステンション電極領域の形成とその活性化を行う。
[0047] まず、図 3 (n)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7をマスクにして、 n型 FETの S/Dエクステンション電極領域 1 2を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 2keVで 5 X 10Mcm— 2注入する。その後、レジストマスク I8を剥離する。なお、図3 (n)には図示 していないが、 n型 FETの SZDェクステンション電極領域 12を形成するイオン注入 の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例え ば、 1価の BFを 2 X 1013cm 2イオン注入する。
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[0048] 次に、図 3 (o)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8をマスクにして、 p型 FETの S/Dエクステンション電極領域 1 3を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギー 0· 5keVで 5 X 10Mcm_2注入する。その後、レジストマスク 18を剥離する。なお、図 3 (o)には図 示していないが、 p型 FETの S/Dエクステンション電極領域 13を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の Asを 2 X 1013cm_2イオン注入する。
[0049] それから、図 3 (p)で示すように、レーザーァニールにより、図 3 (n)、 （o)で導入した 不純物を活性化させる。例えば、波長 10. 6 μ ΐηの炭酸ガスレーザーを用いて、温度 1330°Cで活性ィ匕させる。なお、この活性化を RTAで行ってはいけなレ、。その理由は 、例えば、 1030°Cのスパイクァニールのような RTAを行ったとすると、先にレーザー ァニールで高活性化された深レ、 S/D電極の不純物の一部が不活性化してしまうか らである。
[0050] その後、図 3 (q)で示すように、ゲートサイドウォール（第 2のゲートサイドウォール） 1 4を作製する。それにはまず、ゲートサイドウォール 14となる絶縁膜を堆積させる。例 えば、酸化膜 50nmを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積さ せた材料をエッチバックし、ゲートサイドウォール 14を形成する。なお、ゲートサイドウ オール絶縁膜としては、窒化膜を用いてもよぐ酸化膜と窒化膜の積層膜を用いるこ とも可能である。なお、ゲートサイドウォール絶縁膜を堆積させる際には、その温度を
750°C以下、好ましくは 650°C以下、さらに可能ならば 550°C以下にする。これは、レ 一ザーァニールによって高活性化された不純物の不活性化を防ぐためである。
[0051] 最後に、図 3 Wで示すように、深い S/D電極領域に、シリサイド 15を形成する。例 えば、膜厚 50nmの Niシリサイドを形成する。なお、シリサイド 15は、 Niシリサイドに 限定されるものでなぐ Tiシリサイドや Coシリサイド、 Pdシリサイド、 Ptシリサイドであつ てもかまわない。その後、ストッパー絶縁膜、層間絶縁膜を堆積させて、リソグラフィー とエッチングを行レ、、コンタクトホールを形成し、金属を坦め込んでコンタクトを形成す る（未図示）。コンタクトに用いる金属としては、 W、 Al、TiN、Tiや、これら金属の積 層膜を用いる。その後、配線工程を 400°C以下の温度で行レ、、デバイスが完成する
[0052] 以上、述べてきたような本発明の半導体装置の製造方法を用いることによって、深 レ、 S/D電極の接合リーク電流は、第 1の製造方法を用いた場合に比較して、 1桁程 度減少した。また、深い S/D電極の層抵抗は、第 2の製造方法を用いた場合に比 較して、およそ 10%低下した。
[0053] なお、本発明の手法は、不純物の種類により限定されない。例えば、上記の説明で n型 FETの深レ、 S/D電極領域 10を形成する不純物として、 Asを例に説明したが、 Pでも可能であるし、 Asと Pの両方の不純物で深い S/D電極を形成することも可能 である。
[0054] また、本発明の手法は、レーザーの波長によっても限定されなレ、。例えば、上記の 説明で図 2 (1)、図 3 (p)のレーザーァニールによる活性化として、炭酸ガスレーザー によるレーザーァニールを用いた例を示した力 S、例えば、波長 810nmの半導体レー ザ一や、波長 1064nmの YAGレーザーでも可能である。ァニール温度は、 FETの ゲート電極や基板に損傷を与えない限り、レーザーの波長によらず、 Siの融点以下 の温度で高い方が好ましい。
[0055] さらに、本発明の不純物導入手法は、イオン注入に限定されない。例えば、プラズ マドーピングでも可能である。 [0056] それから、本実施形態では、図 2 (1)のレーザーァニールを省略することが可能であ る。この場合には、図 3 (p)のレーザーァニールによって、図 2①、（k)で導入した不 純物も同時に活性化させる。
[0057] 本実施形態では、深い SZD電極に不純物を導入する際に、不純物量を 1Z2にし て、全く同じイオン注入条件で 2回にわけて導入している。不純物量の割合は、 1/2 を原則とするが、必ずしもこれに限定されるものではない。先に導入される不純物量 の割合を 1/2より多くして、後に導入する不純物量の割合を 1/2より小さくすること もできる。また、その反対も可能である。先に導入する不純物の割合が多くなると、本 発明の方法は、第 2の製造方法に近くなるので、接合リーク電流はさらに減少してい くが、不純物のトータルでの活性化率は低下していく。逆に、後に導入する不純物の 割合が多くなると、本発明の方法は、第 1の製造方法に近くなるので、接合リーク電 流は増加するが、不純物のトータルでの活性化率は向上していく。本発明の方法で は、このように、不純物の割合を調整することで、要求された仕様を満たすように、接 合の特性を調整することができる。
[0058] 深い S/D電極に不純物を導入する際の、イオン注入条件のエネルギーについて は、同じイオン種を注入する限り、上述のとおり、同じことを原則とする。この場合、先 に導入された不純物の方が、 RTAによる熱負荷の分だけ、深く拡散し、 PN接合の境 界は、この不純物分布によって定まる。もし、後で導入する不純物のエネルギーを高 くすると、場合によっては、最初に導入され、 RTAされた不純物により定まっている接 合境界よりも、深く注入されてしまい、レーザーァニール後の接合境界が急峻になつ てしまうため、接合リーク電流が増加してしまうことがある。また、逆にエネルギーを小 さくすると、深い SZD電極全体に不純物が広がらないので、層抵抗が小さくならない 可能性がある。よって、深い SZD電極に後で導入する不純物のイオン注入のェネル ギ一については、レーザーァニール後の接合境界が RTAで決まる接合境界となり、 かつ最大限深い S/D電極中に不純物が広がることが確実な、同じエネルギーで注 入するのがよい。
[0059] 本実施形態では、深い SZD電極に導入する不純物は、 2回に分けて導入した。こ れを 3回に分けることも可能である。その際には、上記に述べた例とトータルの不純物 量は同じにし、 1/3ずつ 3回に分けてイオン注入することを原則とする。その際の熱 処理は、例えば、 1回目の不純物導入後に RTA、 2回目の不純物導入後に RTA、 3 回目の不純物導入後にレーザーァニールを行う。
[0060] 本実施形態の説明の最後に、本発明と既存の発明との差異をもう一度明確にして おく。
[0061] 不純物を複数回にわけて導入し、複数回にわけた不純物が導入される度にァニー ルにより活性化されるプロセスは、例えば、特許文献 5に記述されている。すなわち特 許文献 5には、不純物注入 1→不純物注入 1で注入された不純物の活性化→不純 物注入 2→不純物注入 2で注入された不純物の活性化の発明が開示されている。
[0062] また、 1つの不純物注入の次に、レーザーァニール以外のァニールとレーザーァニ ールを行うことは、特許文献 2や特許文献 4に述べられている。すなわち、特許文献 2 や特許文献 4では、不純物注入 1→不純物注入 1で注入された不純物の活性化（レ 一ザーァニール以外のァニール +レーザーァニール）の発明が開示されている。
[0063] これらの発明を単純に組み合わせて得られる発明は、（例 1)不純物注入 1→不純 物注入 1で注入された不純物の活性化（レーザーァニール以外のァニール +レーザ ーァニール)→不純物注入 2→不純物注入 2で注入された不純物の活性化（任意の 方法）（例 2)不純物注入 1→不純物注入 1で注入された不純物の活性化 (任意の方 法）→不純物注入 2→不純物注入 2で注入された不純物の活性化（レーザーァニー ル以外のァニール +レーザーァニール）のレ、ずれかである。
[0064] 一方、本発明は、不純物注入 1→不純物注入 1で注入された不純物の活性化（レ 一ザーァニール以外のァニール）→不純物注入 2→不純物注入 2で注入された不純 物の活性化（レーザーァニールのみ）であり、例 1と例 2のいずれにも該当せず、同じ 構成とはならない。特に、特許文献 2や特許文献 4で開示されている発明は、直前に 注入された不純物全体に対して、レーザーァニール以外のァニール +レーザーァニ ール、を行う発明であり、「少なくとも最後に導入した不純物の活性化をレーザーァニ ール単独で行う」本発明の特徴が、既存発明の単純な組み合わせである、例 1や例 2 から、導かれるものではない。本発明では、最終的に不純物が受けた熱履歴で整理 すると、不純物注入 1で注入された不純物については、レーザーァニール以外のァ ニール +レーザーァニール、不純物注入 2で注入された不純物については、レーザ ーァニール、の熱履歴をそれぞれ受けている。すなわち、不純物注入 1で注入された 不純物は、特許文献 2や特許文献 4で開示されている発明と同じだが、不純物注入 2 で注入された不純物は、レーザーァニールだけで活性化されており、この不純物の 存在が、特許文献 2や特許文献 4で開示されている発明で生じる欠点（不純物の活 性化率の低下）を克服する要素となってレ、る。
[0065] [発明の第 2の実施の形態]
次に、本発明の第 2の実施の形態の製造方法について図面を参照して詳細に説 明する。
[0066] 図 4から図 5は、本発明の MISFET (Metal Insulator Semiconductor Field Effect Tr ansistor)の製造工程の各段階の状態を示す断面図である。各断面図は、 MISFET のゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、 2つ の MISFETが示されている力 左側が n型の MISFET、右側が p型の MISFETであ る。本発明の第 2の実施形態は、逆転 S/Dプロセスで形成される MISFETの S/D エクステンション電極に本発明の製造方法を用いた例である。
[0067] 本実施形態の製造方法では、第 1の実施形態の図 1 (a)から (f)、図 2 (g)から (i)ま では、その製造方法は同じである。ただし、本実施形態の場合、図 2 (g)、（h)では、 イオン注入する不純物量は、深い S/D電極領域を構成するすべての不純物量を 1 度に注入する。すなわち、図 2 (g)では、 1価の Asをエネルギー 12keVで 3 X 1015c m_2注入する。図 2 (h)では、 1価の Bをエネルギー 2keVで 3 X 1015cm— 2注入する。 その後、これらの不純物を、図 2 (i)に示すように、 RTAで活性化する。例えば、 103 0。Cのスパイクァニールで活性化する。
[0068] その後、図 4 (j)に示すように、ゲートサイドウォール 9を除去する。ゲートサイドゥォ ール絶縁膜として、窒化膜を用いている場合には、リン酸を用いて除去する。
[0069] この後、 SZDエクステンション電極領域の形成とその活性化を行う。本実施形態で も、第 1の実施形態と同様に、必要な不純物量の 1/2をまず注入し、 RTA処理を行 う。
[0070] まず、図 4 (k)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7をマスクにして、 n型 FETの S/Dエクステンション電極領域 1 2を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 2keVで 2· 5 X 10Mcm_2注入する。その後、レジストマスク I8を剥離する。なお、図 4 (k)には図 示していないが、 n型 FETの SZDェクステンション電極領域 12を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の BFを l X 1013cm— 2イオン注入する。 n型 FETのポケット注入も、 1/2
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の不純物量をこのときイオン注入する。
[0071] 次に、図 4 (1)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8をマスクにして、 p型 FETの S/Dエクステンション電極領域 1 3を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギー 0. 5keVで 2. 5 X 10Mcm_2注入する。その後、レジストマスク 18を剥離する。なお、図 4 (1)には図 示していないが、 p型 FETの S/Dエクステンション電極領域 13を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の Asを l X 1013cm_2イオン注入する。 p型 FETのポケット注入も、 1/2の 不純物量をこのときイオン注入する。
[0072] その後、図 4 (m)に示すように、 RTA処理を行う。ただし、本実施形態では、深い S /D電極は、図 2 (i)で既に十分活性化されており、 S/Dエクステンション電極領域 の不純物に対して実施することになるので、ァニール温度は、不純物の拡散が大きく なり FETの短チャネル特性が悪化しないように、十分低くする。例えば、 600°C30秒 の低温ァニールを行う。
[0073] この後、第 1の実施形態と同様に、残り 1Z2の不純物を導入して、レーザーァニー ルで活性化する。
[0074] まず、図 4 (n)に示すように、 n型 FETの S/Dエクステンション電極領域 12の残り 1 /2の不純物をイオン注入する。図 4 (k)に示す工程と同様に、リソグラフィーを行つ て、レジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート 電極 7をマスクにして、イオン注入を行う。図 4 (k)に示す工程と同様に、 1価の Asを エネルギー 2keVで 2· 5 X 1014cm_2注入する。これにより、 n型 FETの S/Dェクス テンション電極領域 12となる領域には、トータルで 5 X 10Mcm_2の Asが注入された ことになる。この不純物量は、 n型 FETの S/Dエクステンション電極領域 12を形成 するための不純物量として、一般的な値である。なお、図 4 (n)には図示していない が、 n型 FETの S/Dェクステンション電極領域 12を形成するイオン注入の前もしく は後に、ポケット領域を形成するためのイオン注入を行う場合には、例えば、 1価の B Fを 1 X 1013cm— 2イオン注入する。 n型 FETのポケット注入も、残り 1/2の不純物量
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をこのときイオン注入する。その後、レジスト領域 18を剥離する。
[0075] 次に、図 4 (o)に示すように、 p型 FETの SZDエクステンション電極 13の残り 1/2 の不純物をイオン注入する。図 4 (1)に示す工程と同様に、リソグラフィーを行って、レ ジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8 をマスクにして、イオン注入を行う。図 4 (1)に示す工程と同様に、 1価の Bをエネルギ 一 0· 5keVで 2. 5 X 1014cm_2注入する。これにより、 p型 FETの S/Dェクステンシ ヨン電極領域 13には、トータルで 5 X 1014cm— 2の Bが注入されたことになる。この 不純物量は、 p型 FETの S/Dエクステンション電極領域 13を形成するための不純 物量として、一般的な値である。なお、図 4 (o)には図示していないが、 p型 FETの S /Dエクステンション電極領域 13を形成するイオン注入の前もしくは後に、ポケット領 域を形成するためのイオン注入を行う場合には、例えば、 1価の Asを l X 1013cm_2 イオン注入する。 p型 FETのポケット注入も、残り 1/2の不純物量をこのときイオン注 入する。その後、レジストマスク 18を剥離する。
[0076] それから、図 5 (p)で示すように、レーザーァニールにより、図 4 (n)、 （o)で導入した 不純物を活性化させる。例えば、波長 10. 6 x mの炭酸ガスレーザーを用いて、温度 1330°Cで活性化させる。
[0077] その後は、図 5 (q)で示すように、ゲートサイドウォール（第 2のゲートサイドウォール ) 14を形成する。これは、第 1の実施形態の図 3 (q)と同様である。
[0078] 最後に、図 5 (r)で示すように、深い S/D電極に、シリサイド 15を形成する。これは 、第 1の実施形態の図 3 Wと同様である。シリサイド 15形成後も、第 1の実施形態と 同様にプロセスを行レ、、デバイスを完成させる。 [0079] なお、本実施形態の場合も、第 1の実施形態と同様に、不純物の種類により限定さ れない。例えば、上記の説明で p型 FETの S/Dエクステンション電極領域 13を形成 する不純物として、 Bを例に説明した力 1価の BFでも可能である。また、第 1の実施
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形態と同様に、レーザーの波長によっても限定されない。さらに、第 1の実施形態と 同様に、本実施形態の不純物導入手法は、イオン注入に限定されない。
[0080] SZDエクステンション電極部分に 2回にわけて導入する不純物のイオン注入条件 に関しても、その考え方は、第 1の実施形態と同様である。また第 1の実施形態と同 様に 2回以上の複数回にわけて導入することも可能である。
[0081] 本実施形態の場合、 S/Dエクステンション電極部分の接合リーク電流を抑制し、 不純物を高活性化できる。また、逆転 S/Dプロセスであるので、後述の通常 S/D プロセスのエクステンション電極に本発明の手法を用いた場合より、短チャネル特性 が良くなる。
[0082] [発明の第 3の実施の形態]
次に、本発明の第 3の実施の形態の製造方法について図面を参照して詳細に説 明する。
[0083] 図 6から図 7は、本発明の MISFET (Metal Insulator Semiconductor Field Effect Tr ansistor)の製造工程の各段階の状態を示す断面図である。各断面図は、 MISFET のゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、 2つ の MISFETが示されている力 左側が n型の MISFET、右側が p型の MISFETであ る。本発明の第 3の実施形態は、通常 S/Dプロセスで形成される MISFETの S/D エクステンション電極に本発明の製造方法を用いた例である。
[0084] 本実施形態の製造方法では、第 1の実施形態の図 1 (a)から（e)までは、その製造 方法は同じである。この後、 SZDエクステンション電極領域の形成とその活性化を、 第 2の実施形態と同様に行う。
[0085] まず、図 6 (f)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7をマスクにして、 n型 FETの S/Dエクステンション電極領域 1 2を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 2keVで 2. 5 X 10Mcm_2注入する。その後、レジストマスク 18を剥離する。なお、図 6 (f)には図 示していないが、 n型 FETの S/Dェクステンション電極領域 12を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の BF2を l X 1013cm— 2イオン注入する。 n型 FETのポケット注入も、 1/2 の不純物量をこのときイオン注入する。
[0086] 次に、図 6 (g)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8をマスクにして、 p型 FETの S/Dエクステンション電極領域 1 3を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギー 0. 5keVで 2. 5 X 10Mcm_2注入する。その後、レジストマスク 18を剥離する。なお、図 6 (g)には図 示していないが、 p型 FETの SZDエクステンション電極領域 13を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の Asを l X 1013cm_2イオン注入する。 p型 FETのポケット注入も、 1/2の 不純物量をこのときイオン注入する。
[0087] その後、図 6 (h)に示すように、 RTA処理を行う。ただし、本実施形態では、 S/D エクステンション電極領域の不純物に対して実施することになるので、ァニール温度 は、不純物の拡散が大きくなり FETの短チャネル特性が悪化しないように、十分低く する。例えば、 600°C30秒の低温ァニールを行う。
[0088] この後、第 2の実施形態と同様に、残り 1/2の不純物を導入して、レーザーァニー ルで活性化する。
[0089] まず、図 6 (i)に示すように、 n型 FETの S/Dエクステンション電極領域 12の残り 1 /2の不純物をイオン注入する。図 6 (f)に示す工程と同様に、リソグラフィーを行って 、レジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電 極 7をマスクにして、イオン注入を行う。図 6 (f)に示す工程と同様に、 1価の Asをエネ ノレギー 2keVで 2. 5 X 1014cm 2注入する。これにより、 n型 FETの S/Dェクステン シヨン電極領域 12には、トータルで 5 X 10Mcm_2の Asが注入されたことになる。なお 、図 6 (i)には図示していないが、 n型 FETの S/Dエクステンション電極領域 12を形 成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う 場合には、例えば、 1価の BF2を 1 X 1013cm_2イオン注入する。 n型 FETのポケット 注入も、残り 1/2の不純物量をこのときイオン注入する。その後、レジストマスク 18を 剥離する。
[0090] 次に、図 6 (j)に示すように、 p型 FETの S/Dエクステンション電極領域 13の残り 1 /2の不純物をイオン注入する。図 6 (g)に示す工程と同様に、リソグラフィーを行つ て、レジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート 電極 8をマスクにして、イオン注入を行う。図 6 (g)に示す工程と同様に、 1価の Bをェ ネルギー 0. 5keVで 2. 5 X 10Mcm 2注入する。これにより、 p型 FETの S/Dェクス テンション電極領域 13には、トータルで 5 X 1014cm_2の Bが注入されたことになる。 なお、図 6 (j)には図示していないが、 p型 FETの S/Dエクステンション電極領域 13 を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を 行う場合には、例えば、 1価の Asを 1 X 1013cm_2イオン注入する。 p型 FETのポケッ ト注入も、残り 1/2の不純物量をこのときイオン注入する。その後、レジストマスク 18 を剥離する。
[0091] それから、図 6 (k)で示すように、レーザーァニールにより、図 6 (i)、（j)で導入した 不純物を活性化させる。例えば、波長 10. 6 μ ΐηの炭酸ガスレーザーを用いて、温度 1330°Cで活性化させる。
[0092] この後、図 7 (1)に示すように、ゲートサイドウォール（第 1のゲートサイドウォール） 9 を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば 、酸化膜 50nmを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた 材料をエッチバックし、ゲートサイドウォール 9を形成する。なお、ゲートサイドウォー ル絶縁膜としては、窒化膜を用いてもよぐ酸化膜と窒化膜の積層膜を用いることも 可能である。
[0093] その後、図 7 (m)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみ にイオン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 1 8、 n型 FETのゲート電極 7、ゲートサイドウォール 9をマスクにして、 n型 FETの深レ、 S /D電極領域 10を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギ 一 12keVで 3 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。 [0094] 次に、図 7 (n)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみに イオン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18 、 p型 FETのゲート電極 8、ゲートサイドウォール 9をマスクにして、 p型 FETの深い S /D電極領域 11を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギ 一 2keVで 3 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。
[0095] それから、図 7 (o)で示すように、レーザーァニールにより、図 7 (m)、（n)で導入し た不純物を活性化させる。例えば、波長 10. 6 z mの炭酸ガスレーザーを用いて、温 度 1330°Cで活性化させる。なお、この活性化を RTAで行ってはいけなレ、。その理由 は、例えば、 1030°Cのスパイクァニールを行うと、先にレーザーァニールで高活性 化された SZDエクステンション電極の不純物の一部が不活性化してしまうからである
[0096] 最後に、図 7 (p)で示すように、深い S/D電極に、シリサイド 15を形成する。これは 、第 1の実施形態の図 3 (r)と同様である。シリサイド 15形成後も、第 1の実施形態と 同様にプロセスを行レ、、デバイスを完成させる。
[0097] なお、本実施形態の場合も、第 1の実施形態と同様に、不純物の種類により限定さ れない。例えば、上記の説明で p型 FETの S/Dエクステンション電極領域 13を形成 する不純物として、 Bを例に説明した力 1価の BFでも可能である。また、第 1の実施
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形態と同様に、レーザーの波長によっても限定されない。さらに、第 1の実施形態と 同様に、本実施形態の不純物導入手法は、イオン注入に限定されない。
[0098] S/Dエクステンション電極部分に 2回にわけて導入する不純物のイオン注入条件 に関しても、その考え方は、第 1の実施形態と同様である。また第 1の実施形態と同 様に 2回以上の複数回にわけて導入することも可能である。
[0099] 本実施形態の場合、 S/Dエクステンション電極部分の接合リーク電流を抑制し、 不純物を高活性化できる。また、通常 S/Dプロセスであるので、本発明の効果を得 ながら、工程数を少なくすることができる。
[0100] [発明の第 4の実施の形態]
次に、本発明の第 4の実施の形態の製造方法について図面を参照して詳細に説 明する。 [0101] 図 8から図 9は、本発明の MISFET (Metal Insulator Semiconductor Field Effect Tr ansistor)の製造工程の各段階の状態を示す断面図である。各断面図は、 MISFET のゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、 2つ の MISFETが示されている力 S、左側が n型の MISFET、右側力 ¾型の MISFETであ る。本発明の第 4の実施形態は、通常 SZDプロセスで形成される MISFETの深い S /D電極領域に本発明の製造方法を用レ、た例である。
[0102] 本実施形態の製造方法では、第 1の実施形態の図 1 (a)から（e)までは、その製造 方法は同じである。
[0103] まず、図 8 (f)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7をマスクにして、 n型 FETの S/Dエクステンション電極領域 1 2を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 2keVで 5 X 1014cm— 2注入する。その後、レジストマスク 18を剥離する。なお、図 8 (f)には図 示していないが、 n型 FETの S/Dェクステンション電極領域 12を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の BFを 2 X 1013cm_2イオン注入する。
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[0104] 次に、図 8 (g)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8をマスクにして、 p型 FETの S/Dエクステンション電極領域 1 3を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギー 0· 5keVで 5 X 10Mcm— 2注入する。その後、レジストマスク 18を剥離する。なお、図 8 (g)には図 示していないが、 p型 FETの SZDエクステンション電極領域 13を形成するイオン注 入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例 えば、 1価の Asを 2 X 1013cm 2イオン注入する。
[0105] この後、図 8 (h)に示すように、ゲートサイドウォール（第 1のゲートサイドウォール） 9 を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば 、酸化膜 50nmを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた 材料をエッチバックし、ゲートサイドウォール 9を形成する。なお、ゲートサイドウォー ル絶縁膜としては、窒化膜を用いてもよぐ酸化膜と窒化膜の積層膜を用いることも 可能である。
[0106] この後、深い S/D電極領域の形成とその活性化を、第 1の実施形態と同様に行う
[0107] まず、図 8 (i)に示すように、リソグラフィーを行って、 n型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7、ゲートサイドウォール 9をマスクにして、 n型 FETの深い S/ D電極領域 10を形成するために、イオン注入を行う。例えば、 1価の Asをエネルギー 12keVで 1. 5 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。
[0108] 次に、図 8 (j)に示すように、リソグラフィーを行って、 p型の FETとなる領域のみにィ オン注入できるようにレジストマスク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8、ゲートサイドウォール 9をマスクにして、 p型 FETの深い S/ D電極領域 11を形成するために、イオン注入を行う。例えば、 1価の Bをエネルギー 2 keVで 1. 5 X 1015cm_2注入する。その後、レジストマスク 18を剥離する。
[0109] その後、図 9 (k)に示すように、 RTAにより、図 8 (i)、（j)で導入した不純物を活性 化させる。例えば、 1030°Cのスパイクァニールによって、活性化させる。
[0110] まず、図 9 (1)に示すように、 n型 FETの深い S/D電極領域 10の残り 1/2の不純 物をイオン注入する。図 8 (i)に示す工程と同様に、リソグラフィーを行って、レジストマ スク 18を形成する。それから、このレジストマスク 18、 n型 FETのゲート電極 7、ゲート サイドウォール 9をマスクにして、イオン注入を行う。図 8 (i)に示す工程と同様に、 1価 の Asをエネルギー 12keVで 1 · 5 X 1015cm— 2注入する。これにより、 n型 FETの深 レ、 S/D電極領域 10には、トータルで 3 X 1015cm 2の Asが注入されたことになる。 その後、レジストマスク 18を剥離する。
[0111] 次に、図 9 (m)に示すように、 p型 FETの深い S/D電極領域 11の残り 1/2の不純 物をイオン注入する。図 8 (j)に示す工程と同様に、リソグラフィーを行って、レジストマ スク 18を形成する。それから、このレジストマスク 18、 p型 FETのゲート電極 8、ゲート サイドウォール 9をマスクにして、イオン注入を行う。図 8 (j)に示す工程と同様に、 1価 の Bをエネルギー 2keVで 1. 5 X 1015cm_2注入する。これにより、 p型 FETの深い S /D電極領域 11には、トータルで 3 X 1015cm_2の Bが注入されたことになる。その後 、レジストマスク 18を剥離する。
[0112] それから、図 9 (n)で示すように、レーザーァニールにより、図 9 (1)、 （m)で導入した 不純物を活性化させる。例えば、波長 10. 6 x mの炭酸ガスレーザーを用いて、温度 1330°Cで活性化させる。
[0113] 最後に、図 9 (o)で示すように、深い SZD電極に、シリサイド 15を形成する。これは 、第 1の実施形態の図 3 Wと同様である。シリサイド 15形成後も、第 1の実施形態と 同様にプロセスを行レ、、デバイスを完成させる。
[0114] なお、本実施形態の場合も、第 1の実施形態と同様に、不純物の種類により限定さ れない。例えば、上記の説明で p型 FETの S/Dエクステンション電極 13を形成する 不純物として、 Bを例に説明した力 1価の BF2でも可能である。また、第 1の実施形 態と同様に、レーザーの波長によっても限定されない。さらに、第 1の実施形態と同 様に、本実施形態の不純物導入手法は、イオン注入に限定されない。
[0115] 深い S/D電極部分に 2回にわけて導入する不純物のイオン注入条件に関しても、 その考え方は、第 1の実施形態と同様である。また第 1の実施形態と同様に 2回以上 の複数回にわけて導入することも可能である。
[0116] 本実施形態の場合、深い S/D電極部分の接合リーク電流を抑制し、不純物を高 活性化できる。また、通常 S/Dプロセスであるので、本発明の効果を得ながら、工程 数を少なくすることができる。
[0117] 以上、本発明の実施形態について説明してきたが、本発明は、同じミリ秒オーダー の極短時間ァニールであるフラッシュランプアニール技術に適用することも可能であ る。その際は、上記 1から 4の実施形態において、レーザーァニールを行う部分をそ のままフラッシュランプアニールに置き換えればよレ、。そうすると、フラッシュランプア ニールを用いて形成された PN接合の接合リーク電流を抑制することと、不純物の活 性化率を高くすることをバランスよく両立させることができる。
[0118] 幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これ ら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、 限定することを意味するものではないことが理解できる。本明細書を読んだ後であれ ば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易で あることが明白である力 このような変更および置換は、添付の請求項の真の範囲及 び精神に該当するものであることは明白である。

Claims

請求の範囲
[1] 半導体装置の製造方法において、
半導体基板の所定の領域に不純物が所定量導入されて活性化され PN接合が形 成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、 前記不純物を導入した所定の領域が活性化される活性化工程を有し、 両工程が複数回繰り返されて、最後に不純物が導入された不純物導入工程では 前記所定の領域がレーザーァニール法で活性化されることを特徴とする半導体装置 の製造方法。
[2] 半導体装置の製造方法において、
半導体基板の所定の領域に不純物が所定量導入されて活性化され PN接合が形 成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、 前記不純物を導入した所定の領域が活性化される活性化工程を有し、 両工程が 2回繰り返されて、最後に不純物が導入された不純物導入工程では前記 所定の領域がレーザーァニール法で活性化されることを特徴とする半導体装置の製 造方法。
[3] 最後に導入される不純物の前記活性化工程を除いて、不純物の前記活性化工程 が前記レーザーァニール方法に加えて前記レーザーァニール法以外の活性化法を 含むことを特徴とする請求項 1又は請求項 2に記載の半導体装置の製造方法。
[4] 最後に導入する不純物の前記活性化工程を除いて、不純物の活性化工程は RTA 方法を用いて活性化されることを特徴とする請求項 1乃至請求項 3のいずれ力 4項に 記載の半導体装置の製造方法。
[5] 不純物の導入工程がイオン注入法で導入されることを特徴とする請求項 1乃至請 求項 4のいずれか一項に記載の半導体装置の製造方法。
[6] 半導体装置が MISFETである半導体装置の製造方法にぉレ、て、前記製造方法が 、 S/Dエクステンション電極領域を先に形成する工程と、その後に深い S/D電極 領域を形成する工程とを有する通常 S/Dプロセスであり、前記 2つの電極領域のう ち、前記深い S/D電極領域に用いられることを特徴とする請求項 1乃至請求項 5の いずれか一項に記載の半導体装置の製造方法。
[7] 半導体装置が MISFETである半導体装置の製造方法にぉレ、て、前記製造方法が 、 S/Dエクステンション電極領域を先に形成する工程と、その後に深い S/D電極 領域を形成する工程とを有する通常 S/Dプロセスであり、前記 2つの電極領域のう ち、前記 SZDエクステンション電極領域に用いられることを特徴とする請求項 1乃至 請求項 5のいずれか 1項に記載の半導体装置の製造方法。
[8] 半導体装置が MISFETである半導体装置の製造方法にぉレ、て、前記製造方法が 、深い S/D電極領域を先に形成する工程と、その後に S/Dエクステンション電極 領域を形成する工程とを有しする逆転 S/Dプロセスであり、前記 2つの電極領域の うち、前記深レ、 S/D電極領域に用レ、られることを特徴とする請求項 1乃至請求項 5 のレ、ずれか 1項に記載の半導体装置の製造方法。
[9] 半導体装置が MISFETである半導体装置の製造方法にぉレ、て、前記製造方法が 、深い S/D電極領域を先に形成する工程と、その後に S/Dエクステンション電極 領域を形成する工程とを有する逆転 S/Dプロセスであり、前記 2つの電極領域のう ち、前記 S/Dエクステンション電極領域に用いられることを特徴とする請求項 1乃至 請求項 5のいずれか 1項に記載の半導体装置の製造方法。
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