WO2007102456A1 - 半導体記憶装置とその動作方法 - Google Patents

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WO2007102456A1
WO2007102456A1 PCT/JP2007/054160 JP2007054160W WO2007102456A1 WO 2007102456 A1 WO2007102456 A1 WO 2007102456A1 JP 2007054160 W JP2007054160 W JP 2007054160W WO 2007102456 A1 WO2007102456 A1 WO 2007102456A1
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wirings
ibit
resistance
wiring
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Yuukou Katou
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NEC Corp
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NEC Corp
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G—PHYSICS
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors

Definitions

  • the present invention relates to a semiconductor memory device and an operating method thereof, and more particularly to a semiconductor memory device using a resistance memory element for a memory cell and an operating method thereof.
  • Resistive memory elements include AMR (Anisotropic Magneto Resistance) effect, GMR (Giant Magneto Resistance) effect, and TMR (Tunnel)
  • a magnetoresistive element exhibiting a magnetoresistive effect such as a MagnetoResistance effect, and a phase change resistive element utilizing a difference in crystallinity depending on a cooling rate are known.
  • FIG. 1 is a cross-sectional view showing an example of a TMR element disclosed in 2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (p. 128).
  • the TMR element (magnetoresistance element) 205 has a structure in which an antiferromagnetic material layer 201, a pinned layer 202, a tunnel insulating layer 203, and a free layer 204 are laminated in this order.
  • the antiferromagnetic layer 201 is made of, for example, FeMn (lOnm).
  • the pinned layer 202 is made of, for example, ferromagnetic CoFe (2.4 nm).
  • the tunnel insulating layer 203 is formed of, for example, A1203 (2 nm).
  • the free layer 204 is made of, for example, ferromagnetic NiFe (5 nm).
  • Conductor wiring is connected to the antiferromagnetic material layer 201 and the free layer 204 so that a voltage can be applied.
  • the magnetic layer direction of the pinned layer 202 is fixed in a certain direction by the antiferromagnetic material layer 201.
  • the free layer 204 is formed so as to be easily magnetized in a certain direction, and the magnetic field direction can be changed by applying a magnetic field to an external force.
  • the direction that is easily magnetized is called the easy axis
  • the direction that is perpendicular to the easy axis and hardly magnetizes is called the difficult axis.
  • FIG. 2 is a perspective view showing an example of a semiconductor memory device disclosed in 2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (p. 130).
  • This nonvolatile memory 215 uses a TMR element as a storage element.
  • a pair of interconnects (bit line 206 and write word line 209) are provided above and below the TMR elements 205 arranged in an array.
  • the bit line 206 is connected to the free layer 204 of the TMR element 205.
  • the write word wiring 209 is provided separately below the antiferromagnetic layer 201 of the TMR element 205.
  • the antiferromagnetic material layer 201 of the TMR element 205 is connected to the drain of the transistor 208 formed in the lower layer via the third wiring 207. Transistor 208 is turned on and off at read word line 210.
  • Data is written to the TMR element 205 as follows.
  • a current flows through the bit line 206 and the write word wiring 209, a composite magnetic field is generated near the intersection.
  • the direction of the magnetic layer of the free layer 204 of the TMR element 205 at the intersection is changed by the combined magnetic field.
  • the direction of the magnetic field is set according to the direction of the current.
  • the resistance value of the TMR element 205 can be changed.
  • Data is read from the TMR element 205 as follows.
  • the transistor 208 connected to the TMR element 205 to be read is turned on by the read lead line 210.
  • a voltage is applied to the TMR element 205 from the bit line 206, and the resistance value of the TMR element 205 is evaluated by the current flowing through the TMR element 205.
  • FIG. 3 is a schematic block diagram illustrating the quiquipotential readout method (hereinafter referred to as “EP method”) disclosed in US Pat. No. 6,625,964.
  • EP method quiquipotential readout method
  • memory cells 222 TMR elements
  • the voltage Vs is applied to the word line 221 connected to the memory cell 222 to be read by the voltage source 223, and the other word lines are grounded.
  • bit line 2 connected to memory cell 222 to be read Connect the potential setting circuit 224 to 20 and ground the other bit lines.
  • the potential setting circuit 224 includes a differential amplifier 225 and a feedback resistor 226. Grounding one input of the differential amplifier 225, connecting the bit line 220 to the other input, and connecting the output of the differential amplifier 225 through the feedback resistor 226, the potential of the bit line 220 is zeroed Try to be at electric potential. With this setting, since the bit line 220 and the word line 221 that are not read are at zero potential, there is no leakage current of the memory cell 222 that is not read on the bit line that is read. Therefore, the output potential of the potential setting circuit 224 follows the resistance of the memory cell 222 that performs reading. Data can be discriminated by inputting this potential to the sense amplifier 227 and comparing it with the reference potential Vref.
  • typical memory arrays of semiconductor memory devices include lTr + lR3 ⁇ 4 (Tr: l ⁇ transistor, R: resistance memory element) and cross-point type.
  • a selection transistor transistor 208) is connected to each storage element (TMR element 205), and writing Z reading is controlled by the intersecting bit line (206) and word line (209, 210).
  • the memory element (222) is connected at the intersection of the bit line (220) and the word line (221).
  • resistance can be evaluated for each memory element at the time of reading. Therefore, it is possible to read to a region where the resistance change amount is small.
  • the cross-point type can reduce the memory cell area.
  • the EP method has been proposed as an effective reading method. According to this method, the resistance of each memory element can be evaluated ideally as described above.
  • the EP method has a problem that the output shifts due to the wiring resistance.
  • the wiring resistance is about 40 ⁇ as an example. If the read voltage Vs is 0.5 V and the resistance value of the memory cell 222 is two values of 10 kQ (assuming data is “0”) and 15 k ⁇ (assuming data is “1”), it will flow The current is 50 A (“0”) and 33 A (“1”).
  • the read currents are A (“0”) and A (“l”), and the difference is 17 There is A.
  • the wiring of the memory cell 220 that is not read is grounded. Assuming that 128 word lines 221 have crossed, the total current leaking into these wires will be 13 A (“0”) and 9 A (“l”) according to the data. Therefore, the read current is reduced to A (“0”) and A (“l”) depending on the data.
  • the read current is 33 A for data “1” in the memory cell 222 near the word line 221 closest to the potential setting circuit 224 and 37 A for data “0” in the memory cell 222 near the word line 221 farthest.
  • the difference from ⁇ is only 4 ⁇ .
  • Japanese Unexamined Patent Publication No. 2002-170377 discloses a thin film magnetic memory device.
  • the thin film magnetic memory device includes a memory array having a plurality of magnetic memory cells arranged in a matrix. However, each of the plurality of magnetic memory cells depends on the level of stored data written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field. Includes a memory unit that changes resistance.
  • a plurality of write word lines each of which is provided corresponding to a row of the magnetic memory cells and is formed of a wiring having a first resistivity, are further provided. However, each of the plurality of write word lines is selectively activated according to a row selection result in both data writing and data reading.
  • a current path of the first data write current is set for at least one of the plurality of write word lines activated at the time of data writing and data reading, respectively.
  • a word line current control circuit for forming and blocking each, a plurality of data lines respectively provided corresponding to the columns of the magnetic memory cells, and data writing and data reading.
  • a read / write control circuit configured to flow each of the second data write current and the data read current to one corresponding to the selected column of the plurality of data lines;
  • a plurality of read word lines each formed corresponding to a row of the memory cells and having a second resistivity higher than the first resistivity. Prepare for. However, each read word line is selectively activated together with the corresponding write word line in accordance with the row selection result at the time of data reading.
  • Japanese Unexamined Patent Publication No. 2002-269968 discloses a method for reproducing information of a ferromagnetic memory.
  • the information reproducing method of this ferromagnetic memory is a variable layer consisting of a hard layer that stores information depending on the direction of the magnetic force and magnetic direction, a nonmagnetic layer, and a soft layer that also has a ferromagnetic force that has a smaller coercive force than the hard layer.
  • a ferromagnetic memory having a plurality of units, each having a resistor, the variable resistors being arranged in a matrix, a plurality of bit lines parallel to each other, and a plurality of sense amplifiers connected to the bit lines.
  • the plurality of sense amplifiers in the mute are simultaneously activated, and the plurality of units are sequentially switched in synchronization with a clock pulse, so that The information is continuously reproduced by activating the sense amplifier and outputting the information in parallel from the plurality of sense amplifiers in the plurality of units in synchronization with the clock pulse.
  • Japanese Unexamined Patent Publication No. 2003-7982 discloses a magnetic storage device and a method for designing the magnetic storage device.
  • the magnetic storage device includes a plurality of first wirings extending in a first direction, a plurality of second wirings extending in a second direction different from the first direction, and the first wirings And a magnetic element provided with a ferromagnetic film disposed at the intersection of the layer and the second wiring and having a magnetic film whose direction of magnetic field is variable, and the selected first wiring and the second wiring.
  • This is a magnetic storage device for writing information by changing the magnetization state of a predetermined magnetic element arranged at the intersection of the wiring by a synthetic magnetic field generated by a current flowing in the wiring.
  • the distance between the predetermined magnetic element at the intersection where information is written and the first wiring is d, and the magnetic element adjacent to the predetermined magnetic element in the second direction is the distance d.
  • a combination in which the intensity ratio of the second direction component of the synthetic magnetic field is ⁇ , and the interval between the predetermined magnetic element and the adjacent magnetic element is ⁇ , or the predetermined magnetic element at the intersection The distance from the second wiring is d, the intensity ratio of the first direction component of the synthetic magnetic field in the magnetic element adjacent to the predetermined magnetic element in the first direction is ⁇ , At least one of the combinations in which the interval between the predetermined magnetic element and the adjacent magnetic element is ⁇ In the combination, d is set so as to satisfy the relationship of d ⁇ p X ( ⁇ ⁇ (1— ⁇ )) 1 ⁇ 2 (where 0 ⁇ ⁇ 1).
  • JP 2003-318370 A discloses a magnetic random access memory.
  • the magnetic random access memory includes a memory cell array having a plurality of memory cells using a magnetoresistive effect, and a first memory cell array extending in a first direction and connected in common to one end of the plurality of memory cells.
  • a plurality of second function lines provided corresponding to the plurality of memory cells and extending in a second direction intersecting the first direction in the memory cell array; and spaced apart from the plurality of memory cells.
  • a third function line shared by the plurality of memory cells.
  • Each of the plurality of memory cells has its other end connected independently to one of the plurality of second function lines.
  • JP 2004-206796 discloses a magnetic random access memory and a method of reading data from the magnetic random access memory.
  • This magnetic random access memory has a memory cell array in which one block is composed of a plurality of magnetoresistive elements that store data using the magnetoresistive effect, and a plurality of these blocks are arranged in the row direction and the column direction.
  • a plurality of first magnetoresistive elements provided in the first block, and independently connected to one end of the plurality of first magnetoresistive elements, and extended in the row direction.
  • a first block selection switch having one end connected; and a first read main bit line connected to the other end of the current path of the first block selection switch and extending in the column direction.
  • Japanese Patent Laid-Open No. 2004-213771 discloses a magnetic random access memory.
  • the magnetic random access memory includes a memory cell including a magnetoresistive element whose electric resistance value changes due to magnetism, a subbit line connected to one end of the memory cell, and a first bit on the subbit line.
  • a main bit line connected via a selection circuit; a sense amplifier connected to the main bit line via a second selection circuit; and connected to the other end of the memory cell and arranged in a first direction.
  • Wiring and one end of the wiring A first operating circuit connected via a third selection circuit, a second operating circuit connected to the other end of the wiring, and an intersection point where the memory cell and the wiring are connected.
  • the first operation circuit functions as a word line driver, and the wiring serves as a read word line.
  • the first and second operation circuits act as a shift between a bit line driver and a bit line sinker circuit, and the wiring serves as a write bit line.
  • Japanese Unexamined Patent Publication No. 2005-101535 discloses a semiconductor device.
  • the semiconductor device includes first and second wiring layers having different layers, vias connecting the wirings of the first wiring layer and the wirings of the second wiring layer, and members having variable conductivity. Have vias to include.
  • the via includes a variable conductivity type switch element in which a contact portion between the via and the first wiring is a first terminal, and a contact portion between the via and the second wiring is a second terminal. Eggplant.
  • the connection state between the first terminal and the second terminal can be variably set to a short circuit, an open state, or an intermediate state between the short circuit and the open state.
  • JP 2005-182986 A discloses an addressing circuit for a cross-point memory array including a cross-point resistance element.
  • the addressing circuit addresses a cross-point memory array having a first set of address lines and a second set of address lines.
  • a first set of cross-point resistance elements (114) connected to the first set of address lines (116) and a second set of cross-point resistance elements (114) connected to the second set of address lines (126).
  • At least one pull-down cross-point resistance element (122) is provided.
  • a phase change memory device is disclosed in JP 2005-522045 A (International Publication 1 ).
  • the phase change memory device includes a substrate, a plurality of first wirings formed on the substrate and parallel to each other, and the first wiring on the substrate so as to be insulated from the first wiring.
  • a plurality of second wirings formed in parallel to each other, and arranged at each intersection of the first wiring and the second wiring, one end connected to the first wiring and the other end connected to the second wiring Memory cells.
  • the memory cell includes a variable resistance element that stores, as information, a resistance value determined by a phase change between a crystalline state and an amorphous state, and a Schottky diode connected in series to the variable resistance element.
  • An object of the present invention is to provide a semiconductor memory device capable of ensuring the distinguishability of each resistance memory element while achieving high integration by sharing a switch element among a plurality of memory elements, and its operation. It is to provide a production method.
  • Another object of the present invention is to provide a semiconductor memory device capable of realizing high-speed reading, miniaturization, and large capacity while achieving high integration by sharing a switch element among a plurality of memory elements, and the same It is to provide a method of operation.
  • the semiconductor memory device of the present invention includes a plurality of read blocks, a plurality of third wirings, a plurality of first read switches, a first control circuit, and a plurality of evaluation circuits.
  • the plurality of reading blocks are provided side by side in the second direction.
  • each of the plurality of read blocks includes a plurality of first wirings extending in a first direction different from the second direction, a plurality of second wirings extending in the second direction, and a plurality of first wirings And a plurality of resistance storage elements that are provided at each of the intersections of the plurality of second wirings and store data by changing resistance.
  • Each of the plurality of resistance memory elements has one end connected to a corresponding one of the plurality of first wirings and the other end connected to a corresponding one of the plurality of second wirings.
  • the plurality of third wirings extend in the second direction and are provided corresponding to the plurality of second wirings.
  • the plurality of first readout switches are provided between each of the plurality of third wirings and the corresponding one of the plurality of second wirings in each of the plurality of readout blocks.
  • the first control circuit controls on / off of the plurality of first reading switches, and supplies a predetermined current or voltage to the plurality of first wirings.
  • the plurality of evaluation circuits are connected to the plurality of third wirings, and evaluate current or voltage.
  • the first control circuit reads the data of each of the plurality of resistance memory elements.
  • the selected switch is selected from a plurality of read blocks by the output switch, the plurality of first wiring forces in the selected read block are selected, the first wiring is selected, and a predetermined current or voltage is supplied. However, the current or voltage in multiple third wirings is evaluated.
  • the plurality of read blocks are provided side by side in the first direction and the second direction.
  • a plurality of second read switches provided between the second read switch and a second control circuit for controlling on / off of the plurality of second read switches.
  • the second control circuit controls the plurality of second read switches and the first control circuit controls the plurality of first read switches during the data read operation of each of the plurality of resistance memory elements, thereby performing a plurality of read operations.
  • a selective read block is selected from the blocks.
  • the first control circuit selects a plurality of fourth wiring force selection fourth wirings in the selective read block, thereby selecting the first selection wiring and supplying a predetermined current or voltage to the selection first wiring. To pay.
  • a plurality of evaluation circuits evaluate current or voltage in the plurality of third wirings.
  • control circuit applies a preset current or voltage to a plurality of first wirings other than the selected first wiring in the selective reading block during a data read operation.
  • the semiconductor memory device includes a non-linear resistance element in which a resistance memory element is built or connected.
  • one resistance value among the plurality of resistance memory elements to be read among the plurality of resistance memory elements is Rja, and the plurality of resistance memory elements
  • the resistance value of the one connected to the same second wiring is Rjb
  • the resistance value of the plurality of resistance memory elements to be read is other than Rja
  • the resistance value is Rjc
  • the resistance of the first wire is Rjd
  • the on-resistance value of the first read switch is Rtr
  • the potential applied to the first wire that is not read is Vsl
  • the resistance value of the first wire that is not read and the resistance value between Vsl Rjb R when the sum is Rin
  • the potential of the first wiring for reading is Vr
  • the potential of the third wiring during read operation is Vs2.
  • Ibitmax (Rja) MAX (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rjc max, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit (Rjbmax, , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin)).
  • Ibitmin (Rja) MIN (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rjc max, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit (Rjbmax, , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin)), where MAX (a, b, c) is a, MIN (a, b, c) is a function indicating the minimum value of a, b, c, and Rja takes p values from Rjal to Rjap 2 Resistance values Rjag and Rjah Rjag is smaller! /, The value is Ibitmin (Rjag) —Ibitmax (Rjah)>
  • the function f is expressed as the following equation.
  • the plurality of resistance memory elements are magnetoresistive elements.
  • the present invention is a method for reading a semiconductor memory device.
  • the plurality of read blocks are provided side by side in the second direction.
  • each of the plurality of read blocks includes a plurality of first wirings extending in a first direction different from the second direction, a plurality of second wirings extending in the second direction, and a plurality of first wirings And a plurality of resistance memory elements that are provided at each of the intersections of the plurality of second wirings and store data by changing resistance.
  • Each of the plurality of resistance memory elements has one end connected to a corresponding one of the plurality of first wirings and the other end connected to a corresponding one of the plurality of second wirings.
  • the plurality of third wirings extend in the second direction and are provided corresponding to the plurality of second wirings.
  • the plurality of first readout switches are provided between each of the plurality of third wirings and a corresponding one of the plurality of second wirings in each of the plurality of readout blocks.
  • the first control circuit controls on / off of the plurality of first readout switches, and supplies a predetermined current or voltage to the plurality of first wirings.
  • Multiple evaluation circuits are connected to multiple third wirings to evaluate current or voltage.
  • the semiconductor memory device reading method includes: (a) a step in which the first control circuit selects a selected read block from a plurality of read blocks by turning on the plurality of first read switches; A control circuit selecting a plurality of first wiring forces in the selected read block and selecting a first wiring and supplying a predetermined current or voltage; and (c) a plurality of evaluation circuits including currents in a plurality of third wirings; Or a step of performing voltage evaluation almost simultaneously.
  • the semiconductor memory device includes a plurality of reading blocks arranged in the first direction and the second direction.
  • a plurality of fourth wirings extending in the first direction and provided corresponding to a plurality of one wirings, and corresponding to each of the plurality of fourth wirings and the plurality of first wirings in each of the plurality of read blocks.
  • a plurality of second read switches provided between them and a second control circuit for controlling on / off of the plurality of second read switches.
  • the step (a) includes: a step in which the second control circuit turns on the plurality of second read switches; and a step in which the first control circuit turns on the plurality of first read switches. Selecting a selected read block from among the read blocks.
  • the first control circuit selects the step
  • a plurality of fourth wiring forces in the selective read block includes a step of selecting the selected first wiring by selecting the selected fourth wiring and supplying a predetermined current or voltage toward the selected first wiring. .
  • the step (b) includes a step of applying a preset current or voltage to a plurality of first wirings other than the selected first wiring in the control circuit force selective reading block. Is provided.
  • one of the plurality of resistance memory elements to be read out has a resistance value Rja, and one of the plurality of resistance memory elements.
  • Rjb is the resistance value of the one connected to the same second wiring
  • Rjc is the resistance value of the resistance memory elements other than Rja among the plurality of resistance memory elements to be read
  • the resistance of the remaining one of the plurality of resistance memory elements Rjd, Rtr as the on-resistance value of the first readout switch
  • Vsl as the potential applied to the first wiring not to read
  • Rin Equivalent assuming that Rjb, Rjc, and Rjd have the same resistance value when Vr is the potential of the first wiring for reading and Vs2 is the potential of the third wiring during the reading operation.
  • Ibitmax (Rja) MAX (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rjc max, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit (Rjbmax, , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin)).
  • Ibitmin (Rja) MIN (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rjc max, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit Rjbmax, , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin)), where MAX (a, b, c) is the maximum value of a, b, c and MIN (a, b , c) is a function that indicates the minimum value of a, b, and c, and Rja takes p values from Rjal to Rjap, and Rjag is the smaller of the two adjacent resistance values Rjag and Rjah! / , Ibitmin (
  • the function f is expressed as the following equation.
  • FIG. 1 is a cross-sectional view showing an example of a conventional TMR element.
  • FIG. 2 is a perspective view showing an example of a conventional semiconductor memory device.
  • FIG. 3 is a schematic block diagram for explaining a conventional quiquipotential readout method.
  • FIG. 4 is a block diagram showing a configuration of the first embodiment of the semiconductor memory device of the present invention.
  • FIG. 5 is a schematic diagram showing the configuration of the resistance memory element array 21 of FIG. 4 in a simplified manner.
  • FIG. 6 is a circuit diagram showing an equivalent circuit during a read operation in the resistance memory element array 21.
  • FIG. 7 is a schematic configuration diagram showing a first embodiment of the semiconductor device of the invention.
  • FIG. 8 is a main cross-sectional view of the TMR element in FIG.
  • FIG. 9 is a table showing the relationship between the minimum difference of Ibit and (n ⁇ 1) and (RtrZRj).
  • FIG. 10 is a table showing the relationship between the minimum difference of Ibit, n ⁇ 1, and RtrZRj.
  • FIG. 11 is a main cross-sectional view of the TMR element in FIG.
  • FIG. 12 is a table showing the relationship between the minimum difference of Ibit and n ⁇ 1 and RtrZRj.
  • FIG. 13 is a block diagram showing the configuration of the second embodiment of the semiconductor memory device of the present invention.
  • FIG. 14 is a schematic configuration diagram showing a third embodiment of the semiconductor device of the invention.
  • FIG. 15 is a table showing the relationship between the minimum Ibit difference and (n ⁇ 1) and (RtrZRj).
  • FIG. 16 is a table showing the relationship between the minimum difference of Ibit and (n ⁇ 1) and (RtrZRj).
  • FIG. 4 is a block diagram showing the configuration of the first embodiment of the semiconductor memory device of the present invention.
  • the semiconductor memory device 20 includes a resistance memory element array 21, a plurality of evaluation circuits 8-1 to 8-m (m is a natural number, hereinafter the same), an evaluation control circuit 9, and a read control circuit 10.
  • the resistance memory element array 21 includes a plurality of unit blocks 4-1 to 4-p (p is a natural number, the same shall apply hereinafter).
  • Each of the plurality of unit blocks 4-1 to 4-p includes a plurality of memory cells Ml l to Mnm (n is a natural number, the same shall apply hereinafter), a plurality of word lines 2-l to 2-n, and a plurality of bit lines 5-1 to 5-m, a plurality of auxiliary bit lines 3-1 to 3-m, a plurality of switch elements 6-1 to 6-m, and a switch element control line 7 are provided.
  • the plurality of memory cells Ml 1 to Mnm are arranged in a matrix.
  • Each of the plurality of memory cells Ml 1 to Mnm includes a resistance memory element 1 that stores data according to a resistance state and has at least two terminals.
  • the resistance memory element 1 of the memory cell Mij (l ⁇ i ⁇ n, l ⁇ j ⁇ m) has one end connected to the word line 2-i and the other end connected to the auxiliary bit line 3-j.
  • the resistance memory element 1 is exemplified by a magnetoresistance element and a phase change resistance element.
  • a plurality of word lines 2-1 to 2-n are connected at one end to the read control circuit 10 and extend in the X direction.
  • the word line 2-i is connected to one end of the resistance memory element 1 of the memory cells Mil to Mim.
  • the plurality of auxiliary bit line lines 3-1 to 3-m extend in the Y direction substantially perpendicular to the X direction.
  • the auxiliary bit line 3—j is connected to the other end of the resistance memory element 1 of the memory cells Mlj to Mmj.
  • Switch element 6—j has one end connected to auxiliary bit line 3—j and the other end Are connected to the bit line 5 -j, and the terminal for controlling the switch operation is connected to the switch element control line 7.
  • the switch element control line 7 is connected to the read control circuit 10 and extends in the X direction.
  • the switch element control line 7 is connected to a terminal for controlling the switch operation of each of the switch elements 6-1 to 6-m.
  • Each of the switch elements 6-1 to 6-111 is turned on and off by the potential of the switch element control line 7, and is operated for each unit block 4-k (l ⁇ k ⁇ p).
  • the plurality of bit lines 5-1 to 5-m extend in the Y direction substantially perpendicular to the X direction.
  • One end of the bit line 5-j is connected to the evaluation circuit 8-j.
  • the bit line 5-j is connected to the other end of each switch element 6-j of each of the plurality of unit blocks 4-l to 4-p.
  • the evaluation circuit 8-j is connected to the bit line 5-j and the evaluation control circuit 9. Based on the control signal from the evaluation control circuit 9, the potential of the bit line 5-j or the current flowing through the bit line 5-j is evaluated.
  • the evaluation control circuit 9 reads data of the memory cells Mil to Mim along the word line 2 i in the unit block 4 k to be read, all the bit lines 5-1 to 5 connected to the memory cells Mil to Mim In order to evaluate the potential or current of —m, the evaluation circuits 8-l to 8-m are operated almost simultaneously.
  • the read control circuit 10 selects the node line 2-i corresponding to the memory cell Mil to Mim to be read from among the plurality of node lines 2-l to 2-n.
  • the read control circuit 10 has a function of applying a predetermined potential to the word line 2 that is not read or a function of floating. At this time, the resistance of the switch element 6, the resistance of the resistance memory element 1, and the resistance of the word line 2 including the switch resistance in the read control circuit 10 have a relationship described later.
  • the read control circuit 10 sets the switch elements 6-1 to 6-m of the unit block 4-1 to be read to the ON state, and switches the unit block 4 -kx (kx ⁇ l) that is not the read target. Switch elements 6-1 to 6-m are turned off.
  • the read control circuit 10 generates a potential difference between the word line 2-3 to be read and the bit lines 5-l to 5-m in the unit block 4-1.
  • the word line 2-ix (ix ⁇ 3) that is not the read target of the unit block 4-1 is set to a force set to a predetermined potential by the read control circuit 10 or opened.
  • the word lines 2-1 to 2-n of the unit block 4 — kx are set to a predetermined potential or opened by the read control circuit 10.
  • the evaluation circuit is connected to all the bit lines 5 over 1-5 one m which is connected to the unit block 4-1 8: L ⁇ 8- operate substantially simultaneously by the evaluation control circuit 9 m.
  • the evaluation circuits 8-1 to 8-m evaluate the resistance or resistance of the memory cells M31 to M3m by evaluating the potential or current of the bit lines 5-1 to 5-m. Determine the data. Evaluation circuits 8-1 to 8-m read out the determined data and output it as data OUT1 to OUTm.
  • the data write process can be performed by flowing a write current to each of the word line 2 —i and the bit line 5 —j corresponding to the memory cell Mij to be written. These are performed, for example, by means for changing the resistance state of each resistance memory element provided separately.
  • FIG. 5 is a schematic diagram showing the configuration of the resistance memory element array 21 of FIG. 4 in a simplified manner.
  • the resistance of the resistance memory element 1 of one memory cell (example: M32) is Rja
  • the same unit block (example: 4-1)
  • Rjb is the resistance of the resistance memory element 1 of the memory cell (example: M12 to Mn2, but not M32) connected to the same auxiliary bit line (example: 3-2)
  • the remaining memory cells to be read
  • the resistance of the resistance memory element 1 of M31 to M3m ⁇ M32 is Rjc
  • the resistance of the other resistance memory element 1 in the same unit block (example: 41) is Rjd.
  • FIG. 6 is a circuit diagram showing an equivalent circuit during a read operation in the resistance memory element array 21.
  • Resistance Rja, resistance Rjb, resistance Rjc, and resistance Rjd are as described in FIG.
  • the on-resistance of the switch element (example: 6-2) is Rtr
  • the sum of the resistance of the word line (example 2 — ix) not to be read and the resistance between Vsl in the read control circuit 10 Rin, read pair
  • the potential of the elephant word line (example: 2-3) is Vr
  • the potential of the bit lines 5-l to 5-m is Vs2.
  • the resistance memory element 1 takes a plurality of resistance values according to data (for example, in the case of an MTJ element, two values of high resistance and low resistance).
  • Rjb, Rjc, and Rjd include a plurality of resistance memory elements. Here, it is assumed that each has the same resistance value.
  • the equivalent circuit in this case is as shown in this figure. However, “Z (m— 1)” indicates that there are (m— 1), “Z (n— 1)” indicates that there are (n— 1), and “Z ( "n-1) Z (m-1)” means (n-1) X (m-1).
  • the word line that is not the target of reading (Example 2-ix) is set to floating during the read operation, the same result can be obtained even if the Vsl pin is considered to have a very large force Rin to open.
  • Rjb, Rjc, and Rjd take one of the maximum and minimum values that can be taken, respectively, for each set of resistance values that Rja can take (example: maximum and minimum values), respectively.
  • the current Ibit flowing through the bit line takes 8 current values (the libit group) for Rja (maximum value), and for Rja (minimum value) Eight current values (second Ibit group) can be obtained.
  • condition 1 it is a necessary condition for normal data discrimination that the libit group and the second Ibit group with different Rja do not overlap. Possible resistance values Rja, Rjb, Rjc, Rjd, m, n, Rin, Rtr, Vsl, Vs2 are combinations that satisfy this condition. This is called condition 1.
  • the maximum resistance values that Rjb, Rjc, and Rjd can take are Rjbmax, Rjcmax, and Rjdmax, and the minimum resistance values that Rjb, Rjc, and Rjd can take are Rjbmin, Rjcmin, and Rjdmin.
  • the maximum value Ibitmax (Rja) and the minimum value Ibitmin (Rja) of Ibit are expressed as follows.
  • Ibitmax (Rja) MAX (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rj cmax, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit (Rjbmax, , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin))
  • Ibitmin (Rja) MIN (Ibit (Rjbmax, Rjcmax, Rjdmax), Ibit (Rjbmax, Rjc max, Rjdmin), Ibit (Rjbmax, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmax, Rjd max), Ibit Rjbmax , Rjdmin, Ibit (Rjbmin, Rjcmax, Rjdmin), Ibit (Rjbmin, Rjcmin, Rjdmax), Ibit (Rjbmin, Rjcmin, Rjdmin))
  • MAX (a, b, c) is a function indicating the maximum value of forces a, b, and c
  • MIN (a, b, c) is a function indicating the minimum value of a, b, and c.
  • Ibitmin (Rjag) -Ibitmax (Rjah)> 0 is composed of all combinations of Rjal to Rjaq.
  • it is designed to be greater than the minimum differential force of Ibit ⁇ .
  • the resistance value of the resistance memory element varies, and it is necessary to take this into consideration to obtain a current difference based on data. When the resistance memory element is connected in series with a non-linear resistance, the calculation is performed considering its characteristics.
  • the semiconductor memory device of the present invention since a plurality of data can be read simultaneously, a high-speed operation is possible, and since a plurality of memory elements can share a switch element, a high integration capacity and a large capacity capacity are achieved. Can be achieved.
  • FIG. 7 is a schematic configuration diagram showing a first embodiment of the semiconductor device of the present invention.
  • Figure 8 shows the TMR element in Figure 7.
  • the semiconductor memory device 40 includes a resistance memory element array 41, a plurality of sense circuits 64-1-64-m, an evaluation control circuit 69, a word line control circuit 57, a word line termination circuit 58, a bit line termination circuit 60, and a plurality of And a potential setting circuit 59.
  • Resistive memory element array 41 unit block 53—1 to 53—p, memory cell Ml 1 to Mnm, T MR element 52, multiple word lines 50—1 to 50—n, multiple bit lines 55—1 ⁇ 55—m, multiple auxiliary bit lines 51—1 to 51—m, multiple read transistors 54—1 to 54—m, block select line 56, sense circuit 64—1 to 64—m 7 resistance memory arrays 21, unit blocks 4 1 to 4 p, memory cells Ml to Mnm, resistance memory elements 1, multiple word lines 2 — 1 to 2 — n, multiple bit lines 5 — 1 to 5-m, multiple auxiliary bit lines 3-1-3 m, multiple switch elements 6-1-6-m, switch element control line 7, evaluation circuit 8-1-8-m I do.
  • the input side is connected to the bit line 5-j and the set potential underline 61, and the output side is connected to the sense circuit 64j.
  • the potential of the bit line 5j is set to Vs2.
  • the current flowing through the bit line 5-j is output to the sense circuit 64-j.
  • the potential setting circuit 59-j includes a differential amplifier 62 and a feedback resistor 63. A bit line in which one input of the differential amplifier 62 is set to the potential Vs2 of the set potential inferior line 61, the bit line 5j is connected to the other input, and the output of the differential amplifier 62 is connected via the feedback resistor 63. 5 Set the potential of j to the potential Vs2.
  • the word line control circuit 57 corresponds to the read control circuit 10 and performs the same operation.
  • the word line 50—i to be read is set to the read voltage Vr
  • the word line 50—ix not to be read is set to the voltage Vsl.
  • Transistors 66 and 67 and a differential amplifier 68 are included.
  • For the word line 50—ix not to be read one input of the differential amplifier 68 is set to the potential Vsl
  • the word line 50—ix is connected to the other input
  • the output of the differential amplifier 62 is turned on the transistor 67. Connect to word line 50—ix.
  • the transistor 66 is turned on and the read voltage Vr is applied to the word line 50-i.
  • the read block selection line 56 is set to high potential to turn on the transistors 6-l to 6-m.
  • the evaluation control circuit 69 corresponds to the evaluation control circuit 9 and performs the same operation. Make a decision and The control signal for starting the process of outputting the data is supplied to the read start line 65, and the sense circuit 64-j is operated. In addition, set potential underline 61 is set to potential Vs2.
  • the word line termination circuit 58 terminates the other ends of the plurality of word lines 50-1 to 50-n and the other end of the read block selection line 56.
  • the bit line termination circuit 60 terminates the other ends of the plurality of bit lines 55-1 to 55 m.
  • the TMR element (magnetoresistance element) 52 includes a lower wiring layer 70 (Ta: 10 nm) and an antiferromagnetic layer 71.
  • the word line control circuit 57 turns off all the read transistors 54-1-54-m from the block selection lines 56-1-56-p in the unit blocks 53-1-53-p. To do.
  • the word line control circuit 57 applies a potential to the word line 50-3 of the memory cell M31 to be written in the unit block 53-1, and the word line termination circuit 58 grounds the opposite end.
  • a word line write current IWL for example, 3 mA flows between them.
  • bit line termination circuit 60 applies a potential of about 0.2 V to the bit line 55-1, and the evaluation control circuit 69 sets a different potential Vs2 to the setting potential of the potential setting circuit 59-1.
  • a bipolar bit line write current IBL for example, ⁇ 4 mA flows through the bit line 55-1.
  • the direction of the magnetic layer of the free layer of the TMR element 52 can be set by the combined magnetic field generated by these write currents. As a result, writing can be performed by changing the TMR resistance.
  • the word line control circuit 57 activates one block selection line 5 6-1 in the memory array 41, and all the read transistors connected to the auxiliary bit lines 51-1 to 51-m in the unit block 53-1 54—L to 54-m are turned on. As a result, the auxiliary bit line 51 and the corresponding bit line 55 are connected. Next, the word line control circuit 57 turns on the transistor 66 that connects the word line 50-3 to be read and the wiring to which the read voltage Vr is applied.
  • the transistor 67 connected to the output of the differential amplifier 68 to which the potential of the word line 50-ix and the potential Vsl are input is turned on and set to Vsl.
  • the evaluation control circuit 69 sets the input voltage Vs2 of the potential setting circuit 59—1 to 59—m to zero potential, the same auxiliary bit line 51—j passes through the TMR element 52 connected to the read word line 50-3.
  • a read current flows through the other TMR element 52 and the bit line 55 —j connected to each other.
  • a read current flows like the TMR element 52 of the word line 50-3 -memory cell M31 -auxiliary bit line 51-1 -bit line 55-1 -sense circuit 64-1.
  • the read current also flows through n (except 50-3).
  • the evaluation control circuit 69 activates the sense circuits 64-1 to 64 -m by the control signal of the read activation line 65 to perform the determination process.
  • the sense circuit 64 outputs data OUTbl to OUTbm of all bits (TMR element 52) on the read word line 50-3.
  • Figure 9 is a table showing the relationship between the minimum Ibit difference and (n-1) and (RtrZRj).
  • This table shows that the TMR resistance Rj of each TMR element 52 takes lk Q and 1.5k Q depending on the data, the on-resistance of the read transistor 54 is 100 ⁇ , and the voltage applied to the read memory cell is IV.
  • Vsl is 0V and Vs2 force
  • the relationship between the minimum Ibit difference due to the TMR resistance and (n-1) and (RtrZRj) is shown. It is a necessary condition for normal reading that this minimum difference is positive. This minimum difference does not depend on m.
  • the TMR element 52 may be formed in an overlapping manner on another layer as long as the force electrical connection drawing the TMR element 52 on the same plane is equivalent.
  • writing is performed by controlling the application and termination sequence of the bit line current and the word line current.
  • FIG. 7 is a schematic configuration diagram showing a second embodiment of the semiconductor device of the present invention.
  • FIG. 11 is a main cross-sectional view of the TMR element 52 in FIG.
  • the semiconductor device of the second embodiment has substantially the same circuit configuration as that of the first embodiment of FIG. 7, but the configuration of the storage element 52, the operation of the word line control circuit 57, and the writing method are different.
  • the memory element 52 includes a lower wiring layer 81 (Ta: lOnm), an antiferromagnetic layer 82 (PtMn / NiFe: 1 Onm), a pinned layer 83 (CoFe: 2.4 nm), and a first tunnel insulating layer 84.
  • a lower wiring layer 81 Ti: lOnm
  • an antiferromagnetic layer 82 PtMn / NiFe: 1 Onm
  • a pinned layer 83 CoFe: 2.4 nm
  • a first tunnel insulating layer 84 A1203: 2 nm
  • free layer 85 CoFe: 2.4 nm
  • second tunnel insulating layer 86 A1203: 2 nm
  • write magnetic layer 87 NiFe: 5 nm
  • upper wiring layer 88 Ta: lOnm
  • the write operation of the memory array 41 will be described by taking as an example the case of writing to the memory cell M31.
  • the word line control circuit 57 is connected to the unit blocks 53-1 to 53-p.
  • all the read transistors 54-1 to 54-m are turned off from the block selection lines 56-1 to 56-p.
  • the word line control circuit 57 and the word line termination circuit 58 set the potential of the word line 50-3 for writing to the unit block 53-1 to 2V.
  • the node line control circuit 57 turns on the transistor 67 that connects the other word lines 50-ix of the unit block 53-1 to the wiring to which the potential Vsi of OV is applied.
  • a write current flows through the memory element 52 of the memory cell M31 to be written.
  • the write current flows through the storage element 52 of the word line 50-3—memory cell 31 and then flows to the other storage element 52 of the same auxiliary bit line 5 1 1 in an approximately equal manner. Flows to another word line 50 — ix.
  • the ratio is approximately 1/63.
  • the bit line termination circuit 60 applies a potential of about 0.2 V to the bit line 55-1, and the evaluation control circuit 69 sets a potential Vs2 different from this to the set potential of the potential setting circuit 59-1. This causes a bipolar bit line write current IBL, for example ⁇ 1 mA, to flow through bit line 55-1.
  • the magnetic field direction of the write magnetic layer 87 formed in the vicinity of the free layer 85 of the storage element 52 is set by the magnetic field generated by the bit line write current IBL. Since the magnetic anisotropy of the write magnetic layer 87 is set to be small, the direction of the magnetic domain easily follows the magnetic field generated by the bit line 55-1 and the current value can be kept small. Thereby, spin electrons of the write magnetic layer 87 flow into the free layer 85, and the magnetic direction of the free layer 85 can be set. Since the write current is small in the other memory element 52 on the same auxiliary bit line 51-1, the write is not performed. By this procedure, one memory cell M31 can be written.
  • the word line control circuit 57 activates one block selection line 5 6-1 in the memory array 41, and all the read transistors connected to the auxiliary bit lines 51-1 to 51-m in the unit block 53-1 54—L to 54-m are turned on.
  • the word line control circuit 57 turns on the transistor 66 that connects the word line 50-3 to be read and the wiring to which the read voltage Vr is applied.
  • Other word lines 50—ix are set to the floating state.
  • a read current flows through the other storage element 52 and bit line 55—j connected to the same auxiliary bit line 51—j.
  • a read current flows as in the storage element 52—auxiliary bit line 51—1 bit line 55—1 sense circuit 64-1 of the word line 50—3—memory cell M31.
  • Word line 50—3 Memory cell M31 storage element 52
  • Word line 50—1 to 50—n (50 — Except 3) the read current also flows.
  • the resistance value of the memory element 52 is determined by the direction of the magnetic layer of the free layer 85 and the pinned layer 83. It is almost determined by the relationship.
  • the evaluation control circuit 69 activates the sense circuits 64-1 to 64-m by the control signal of the read activation line 65 to perform the determination process.
  • the sense circuit 64 outputs data OUTbl to OUTbm of all bits (TMR element 52) on the read word line 50-3.
  • FIG. 12 is a table showing the relationship between the minimum Ibit difference, n ⁇ 1, and RtrZRj.
  • This table shows that the TMR resistance Rj of each storage element 52 takes lk Q and 1.5k Q depending on the data, the on-resistance of the read transistor 54 is 100 ⁇ , and the voltage applied to the read memory cell is IV.
  • Vs2 force SOV the relationship between the minimum Ibit difference due to the TMR resistance and (n-1) and (Rtr ZRj) is shown.
  • m the larger the Ibit minimum difference, the smaller the value. In this embodiment, Vsl is not connected.
  • the write current can be reduced by adopting the spin electron injection method using the write magnetic layer, and the power can be saved.
  • FIG. 13 is a block diagram showing the configuration of the second embodiment of the semiconductor memory device of the present invention.
  • the semiconductor memory device 20a includes a resistance memory element array 21a and a plurality of evaluation circuits 8-11 to 8—lm,..., 8—ql to 8—qm (m and q are natural numbers, hereinafter the same) and an evaluation control circuit 9 And a first read control circuit 10 and a second read control circuit 24.
  • the second embodiment differs from the first embodiment in that the unit block 4 of the resistance memory element array 21 is expanded two-dimensionally.
  • the resistance memory element array 21a includes a plurality of unit blocks 4-11 to 4-pq (p is a natural number, the same applies hereinafter) provided in a matrix of p rows and q columns.
  • Each of the plurality of unit blocks 4-11 to 4—pq (unit block 4 (1 ⁇ 1: ⁇ , l ⁇ s ⁇ q, the same applies below)) includes a plurality of memory cells Ml l to Mnm (n is a natural number, The same shall apply hereinafter), multiple lead lines 31-1: 1 to 31-1: 11, multiple auxiliary word lines 30-1 to 30-n, multiple bit lines 5—sl to 5—sm, multiple Auxiliary bit lines 3—1 to 3—m, multiple first switch elements 6—sl to 6—sm, switch element control lines 7—r, and multiple second switch elements 32—sl to 32 — Provide sn and block selection line 23—s.
  • the plurality of memory cells Ml 1 to Mnm are arranged in a matrix.
  • Each of the plurality of memory cells Ml 1 to Mnm includes a resistance memory element 1 that stores data according to a resistance state and has at least two terminals.
  • the resistance memory element 1 of the memory cell Mij (l ⁇ i ⁇ n, l ⁇ j ⁇ m, and so on) is connected at one end to the auxiliary word line 30-i and at the other end to the auxiliary bit line 3-j. ing.
  • the resistance memory element 1 is exemplified by a magnetoresistance element and a phase change resistance element.
  • a plurality of word lines 31-rl to 31-rn are connected at one end to the read control circuit 10 and extend in the X direction.
  • the word line 31-ri is connected to one end of the second switch elements 32-li to 32-qi.
  • the plurality of auxiliary word lines 30-1 to 30-n are provided corresponding to the plurality of word lines 31-rl to 31-rn, respectively, and extend in the X direction.
  • the auxiliary word line 30-i is connected to the other end of the second switch element 32-si and one end of the resistance memory element 1 of the memory cells Mil to Mim.
  • the second switch element 32-si has one end connected to the auxiliary word line 30-i, the other end connected to the word line 31-ri, and a terminal for controlling the switch operation to the block selection line 23-s. .
  • One end of the block selection line 23-s is connected to the second read control circuit 24 and extends in the Y direction.
  • Block selection line 23—s is the second switch element It is connected to the terminal that controls each switch operation of 32-sl to 32-sn.
  • Each of the second switch elements 32—sl to 32—sn is turned on and off by the block selection line 23—s potential, and is operated every unit block 4—ls to 4—ps (column).
  • the plurality of auxiliary bit line lines 3-l to 3-m extend in the Y direction substantially perpendicular to the X direction.
  • the auxiliary bit line 3-j is connected to the other end of the resistance memory element 1 of the memory cells Mlj to Mmj.
  • the first switch element 6—sj has one end connected to the auxiliary bit line 3-j, the other end connected to the bit line 5-sj, and a terminal for controlling the switch operation to the switch element control line 7-r. Yes.
  • the switch element control line 7-r has one end connected to the read control circuit 10 and extends in the X direction.
  • the switch element control line 7-r is connected to a terminal for controlling the switch operation of each of the first switch elements 6-51 to 65111.
  • Each of the first switch elements 6 s 1 to 6 sm is turned on and off by the switch element control line 7-r potential, and is operated for each of the unit blocks 4-rl to 4-rq (rows).
  • the plurality of bit lines 5-31 to 5 3111 extend in the Y direction substantially perpendicular to the X direction.
  • One end of the bit line 5-sj is connected to the evaluation circuit 8-sj.
  • the bit line 5-sj is connected to the other end of each of the switch elements 6-sj of the plurality of unit blocks 4-ls to 4-ps.
  • the evaluation circuit 8-sj is connected to the bit line 5-sj and the evaluation control circuit 9. Based on the control signal from the evaluation control circuit 9, the potential of the bit line 5-sj or the current flowing through the bit line 5-sj is evaluated.
  • the evaluation control circuit 9 reads data from the memory cells Mil to Mim along the auxiliary word line 30—i in the unit block 4 rs to be read, all the bit lines 5 to sl connected to the memory cells Mil to Mim are read. In order to evaluate the potential or current of ⁇ 5-sm, the evaluation circuits 8-sl-8-sm are operated almost simultaneously.
  • the first read control circuit 10 selects the word line 31-ri corresponding to the memory cells Mil to Mim of the unit block 4— to be read from among the plurality of word lines 31—rl to 31-rn. It has a potential setting function or a current application function. In addition, the switch elements 6-s1 to 6-sm are set to the on state by the potential of the switch element control line 7-r of the unit block 4rs to be read. Further, the read control circuit 10 has a function of applying a predetermined potential to the word line 31 that is not read, or a function of floating.
  • the second read control circuit 24 reads from the plurality of block selection lines 23-l to 23-q. Select the block selection line 23-s corresponding to the target unit block 4—rs. As a result, the second switch elements 32--sl to 32--sn connected to the block selection line 23-s are set to the ON state by the block selection line 23-s potential. As a result, the word line 31-ri is connected to the auxiliary word line 30-i via the second switch element 32-si. As a result, the read control circuit 10 applies a potential to the resistance memory element 1 of Mil to Mim via the word line 31-ri, the second switch element 32-si and the auxiliary word line 30-i.
  • the unit block 4-rs to be read is selected by selecting the block selection line 23—s by the second read control circuit 24 and the switch element control line 7-r by the read control circuit 10. .
  • the first read control circuit 10 sets the first switch elements 6—ql to 6—qm of the unit block 4—lq to be read to the ON state, and the unit block 4—r xsx ((l ⁇ rx (rx ⁇ l) ⁇ p, l ⁇ sx ⁇ q, and so on)) First switch element 6—ql to 6—qm is turned off.
  • the second read control circuit 20 sets the second switch element 32—ql to 32—qn of the unit block 4—lq to be read to the ON state, and the unit block 4—rysy (( l ⁇ ry ⁇ p, l ⁇ sy (sy ⁇ q) ⁇ q, and so on))
  • the second switch element 32—ql to 32—qn is turned off.
  • the read control circuit 10 generates a potential difference between the auxiliary node wire 30-3 to be read in the unit block 4-lq and the bit lines 5-ql to 5-qm. For example, it is possible to apply a force or current to apply a potential to 30-3 via the word line 31-13 and the second switching element 32-q3.
  • Unit block 4 Lux auxiliary word line 30—ix (ix ⁇ 3) is not read from word line 31—lix (ix ⁇ 3) and second switching element 32—qix.
  • the force set to a predetermined potential or the open state is set.
  • the word lines 31—sxl to 31—sxn of the unit blocks 4—rxsx that are not to be read are set to a force set to a predetermined potential by the read control circuit 10 or to an open state.
  • the evaluation circuits 8—q 1-8—qm connected to all the bit lines 5-ql to 5-qm connected to the unit block 4-lq are operated almost simultaneously by the evaluation control circuit 9. .
  • the evaluation circuits 8-1 to 8-111 evaluate the resistance of the resistance memory element 1 of the memory cells M 31 to M 3 m by evaluating the potential or current of the bit lines 5-1 to 5-m. Determine the data.
  • the evaluation circuits 8-1 to 8-111 output the determined data as read data OUTql to OUTqm.
  • the evaluation circuit 8 is provided for each of the bit lines 5-ll to 5-qm.
  • the evaluation circuit 8 is provided by sharing a circuit for selecting the bit line 5 of the unit block 4 to be read out. The number of 8 can be reduced.
  • the data write process can be performed by supplying a write current to each of the word line 31 —ri and the bit line 5 —sj corresponding to the memory cell Mij to be written. These are performed, for example, by means for changing the resistance state of each resistance memory element provided separately.
  • the resistance value taken from the data of the resistance memory element 1 and the values of m, n, Rin, Rtr, Vsl, and Vs2 are combinations that satisfy the condition 1 described in the first embodiment.
  • the unit blocks can be arranged in an array and the peripheral circuit can be shared, so that higher integration and larger capacity can be achieved.
  • FIG. 14 is a schematic configuration diagram showing a third embodiment of the semiconductor device of the invention.
  • the semiconductor memory device 40a includes a resistance memory element array 41a, a plurality of sense circuits 64-11 to 64-lm,..., 64—ql to 64—qm, an evaluation control circuit 69, a word line control circuit 57, and a word line.
  • a termination circuit 58, a bit line termination circuit 60, and a plurality of potential setting circuits 59-11 to 59-lm,..., 59-ql to 59-qm are read out, and a word block selection circuit 94 is provided.
  • FIG. 13 shows a resistive memory element array 21a, an evaluation circuit 64—11 to 64—qm, a unit block 4 11 to 4 pq, a memory cell Ml 1 to Mnm in each unit block 4—rs, and a resistive memory element 1
  • the potential setting circuit 59—sj is connected to the bit line 5-sj and the set potential underline 61 on the input side and to the sense circuit 64-sj on the output side. In response to the input of the potential Vs2 from the set potential underline 61, the potential of the bit line 5-sj is set to Vs2. Then, the current flowing through the bit line 5-sj is output to the sense circuit 64-sj.
  • the potential setting circuit 59—sj includes a differential amplifier 62 and a feedback resistor 63. A bit line in which one input of the differential amplifier 62 is set to the potential Vs2 of the set potential indicator line 61, the bit line 5-sj is connected to the other input, and the output of the differential amplifier 62 is connected via the feedback resistor 63. 5-Set the potential of sj to the potential Vs2.
  • the word line control circuit 57 corresponds to the read control circuit 10 and performs the same operation.
  • the word line 91—ri to be read is set to the read voltage Vr
  • the word line 91—rix not to be read is set to the voltage Vsl. It consists of transistors 66 and 67.
  • the input of the transistor 67 is set to the potential Vsl, and the transistor 67 is turned on and connected to the word line 91 — rix.
  • the transistor 66 is turned on and the read voltage Vr is applied to the word line 91-ri.
  • the read block selection line 56-r is set to a high potential, and the transistors 6-s 1 to 6-sm are turned on.
  • the evaluation control circuit 69 corresponds to the evaluation control circuit 9 and performs the same operation. Judgment is made, a control signal for starting the process of outputting data is supplied to the read start line 65, and the sense circuit 64-sj is operated. Set the potential underline 61 to the potential Vs2.
  • the word line termination circuit 58 terminates the other ends of the plurality of word lines 91-1 l to 91-pn and the other ends of the block selection lines 56-1 to 56-p.
  • the bit line termination circuit 60 terminates the other ends of the plurality of bit lines 55-11 to 55-qm and the other ends of the block selection lines 93-1 to 93-q.
  • the TMR element (magnetoresistive element) 52 includes a lower wiring layer 70 (Ta: 10 nm) and an antiferromagnetic layer 71.
  • the write operation of the memory array 41 will be described by taking as an example the case of writing to the memory cell M31 in the unit block 53—lq.
  • the word line control circuit 57 is connected to the unit block 53—11 to 53—pq [block], and the block selection line 56—1 to 56—p [from this, all read transistors 54—11 to 54—qm Is turned off.
  • the read word block selection circuit 94 force unit block 53-11 to 53—pq! / Reset, all auxiliary word line selection transistors 92—ll to 92 by block selection lines 93—1 to 93—q — Turn qn off.
  • a potential is applied to the side lines 91-13 of the memory cell M31 to which the word line control circuit 57 force unit block 53-lq is written, and the opposite end is grounded by the word line termination circuit 58.
  • a word line write current IWL for example, 3 mA flows between them.
  • the bit line termination circuit 60 applies a potential of about 0.2 V to the bit lines 55-q3, and the evaluation control circuit 69 sets a different potential Vs2 to the set potential of the potential setting circuit 59-q3. To do.
  • a bipolar bit line write current IBL for example ⁇ 4 mA, flows through the bit line 55-q3.
  • the direction of the magnetic layer of the free layer of the TMR element 52 can be set by the combined magnetic field generated by these write currents. As a result, writing can be performed by changing the TMR resistance.
  • the word line control circuit 57 activates one block selection line 56-1 in the memory array 41a, and all the read transistors 54 connected to the auxiliary bit lines 51—1 to 51-m in the unit block 53—lq. — Ql to 54— Turns qm on. As a result, the auxiliary bit line 51 and the corresponding bit line 55 are connected.
  • the read word block selection circuit 94 activates one block selection line 93-q in the memory array 41a and is connected to the auxiliary word lines 90-1 to 90-n in the unit block 53-lq. All the auxiliary word line selection transistors 92-ql to 92-qn are turned on. As a result, the auxiliary word line selection 90 and the corresponding word line 91 are connected.
  • the word line control circuit 57 turns on the transistor 66 that connects the word line 91-3 to be read and the wiring to which the read voltage Vr is applied.
  • the transistor 67 that connects the potential of the word line 91-ix and the wiring to which the potential Vsl is applied is turned on and set to Vsl.
  • the evaluation control circuit 69 sets the input voltage Vs2 of the potential setting circuit 59—ql to 59—qm to zero potential, it passes through the TMR element 52 connected to the auxiliary word line 90-3 to be read, and the same auxiliary bit line 51— A read current flows through the other TMR element 52 connected to j and the bit line 55—qj.
  • auxiliary word line 90 3 TMR element of memory cell M31 52
  • Auxiliary bit line 51 1 TMR element of memory cell Ml l to Mnl (excluding memory cell M31) 52—auxiliary word line 90—1 to 9 0—
  • the read current also flows like n (except 90-3).
  • the evaluation control circuit 69 activates the sense circuits 64-ql to 64-qm by the control signal of the read activation line 65 to perform the determination process.
  • the sense circuits 64 ql to 64 qm output data OUT bql to OUTbqm of all bits (TMR element 52) on the auxiliary word line 90-3 to be read.
  • FIG. 15 is a table showing the relationship between the minimum difference of Ibit and (n ⁇ 1) and (RtrZRj).
  • This table shows that the TMR resistance Rj of each TMR element 52 takes lk Q and 1.5k Q depending on the data, the on-resistance of the read transistor 54 is 10 ⁇ , the on-resistance of the auxiliary word line selection transistor is 5 ⁇ , In the case where the resistance of the transistor in the control circuit 57 is 5 ⁇ , Vr is given so that the read word line is IV, and Vsl is OV, Vs2 force, the minimum difference of Ibit due to the TMR resistance and (n— 1 ) And (RtrZRj) show the calculation results.
  • FIG. 16 is a table showing the relationship between the minimum Ibit difference and (n ⁇ 1) and (RtrZRj). However, it differs from FIG. 15 in that 0.01 V is applied as Vsl. In this case, the minimum Ibit difference under the condition of (RtrZRj) being 0.01 is improved, and 85 A is obtained in this embodiment.
  • the optimal Vsl is subject to other conditions.
  • the TMR resistance Rj takes 10kQ and 15kQ
  • the on resistance of the read transistor 54 is 100 ⁇
  • the on resistance of the auxiliary word line selection transistor is 50 ⁇
  • read sub-blocks can be arranged in an array in the word line direction as well as in the bit line direction, a large capacity can be achieved by sharing peripheral circuits.
  • the semiconductor memory device of the present invention achieves high integration by sharing switch elements among a plurality of memory elements, and ensures a plurality of memory elements while ensuring resistance discrimination between the memory elements. It can be read at the same time. Therefore, a high-capacity semiconductor memory device capable of high-speed reading and excellent in high integration can be realized.

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Abstract

　読出しブロック４、第３配線５、読出しスイッチ６、制御回路１０、評価回路８を含む半導体記憶装置を用いる。読出しブロック４は、第２方向に並び、第１方向へ伸びる第１配線２、第２方向に伸びる第２配線３、第１配線２と第２配線３との交点にある抵抗記憶素子１を備える。第３配線５は第２方向へ伸び第２配線３に対応している。読出しスイッチ６は、第３配線５と第２配線３との間にある。制御回路１０は、読出しスイッチ６を制御し、第１配線２へ電流等を供給する。評価回路８は、第３配線に接続され、電流等の評価を行う。データの読出しは、制御回路１０が選択読出しブロック４及び選択第１配線２を選択して電流等を供給し、評価回路８が第３配線における電流等の評価を行う。

Description

明 細 書
半導体記憶装置とその動作方法
技術分野
[0001] 本発明は半導体記憶装置とその動作方法に関し、特に抵抗記憶素子をメモリセル に用いる半導体記憶装置とその動作方法に関する。
背景技術
[0002] 状態によって抵抗が変化する抵抗記憶素子をメモリセルに用いる半導体記憶装置
(メモリ）が知られて 、る。抵抗記憶素子としては、 AMR (Anisotropic MagnetoR esistance)効果、 GMR (Giant MagnetoResistance)効果、及び TMR (Tunnel
MagnetoResistance)効果のような磁気抵抗効果を示す磁気抵抗素子や、冷却 速度による結晶性の相違を利用した相変化抵抗素子が知られている。
[0003] まず、磁気抵抗素子の一例として、 TMR素子について説明する。 TMR素子は、ト ンネル絶縁膜を 2つの磁性体で挟んだ構造を有する。図 1は、 2000 IEEE Intern ational Solid -State Circuits Conference DIGEST OF TECHNICAL PAPERS (p. 128)に開示された TMR素子の一例を示す断面図である。 TMR素 子 (磁気抵抗素子） 205は、反強磁性体層 201、ピン層 202、トンネル絶縁層 203、 及びフリー層 204がこの順に積層された構造を有する。反強磁性体層 201は、例え ば FeMn (lOnm)で形成されている。ピン層 202は、例えば強磁性体の CoFe (2. 4 nm)で形成されている。トンネル絶縁層 203は、例えば A1203 (2nm)で形成されて いる。フリー層 204は、例えば強磁性体の NiFe (5nm)で形成されている。反強磁性 体層 201及びフリー層 204には、電圧が印加できるよう、導体配線が接続されている 。ピン層 202の磁ィ匕方向は反強磁性体層 201により、ある方向に固定されている。フ リー層 204はある方向に磁ィ匕しやすいように形成され、その磁ィ匕方向は外部カも磁 場を印加することにより変化させることができる。フリー層 204の水平方向のうち、磁 化しやすい方向を容易軸、容易軸に垂直で磁ィ匕しにくい方向を困難軸と呼ぶ。フリ 一層 204とピン層 202との間に電圧を印加するとトンネル絶縁膜 203を通して電流が 流れる。そのとき、フリー層 204の磁ィ匕の向きとピン層 202の磁ィ匕に向きとの関係によ り抵抗値が変化する。すなわち磁ィ匕の向きが同じ場合には抵抗が低ぐ磁化の向き が反対の場合には抵抗が高くなる。
[0004] 次に、 TMR素子を半導体記憶装置の記憶素子として用いた一例について説明す る。図 2は、 2000 IEEE International Solid -State Circuits Conference DIGEST OF TECHNICAL PAPERS (p. 130)に開示された半導体記憶 装置の一例を示す斜視図である。この不揮発性メモリ 215は、 TMR素子を記憶素子 として用いている。不揮発性メモリ 215では、アレイ状に配置された TMR素子 205の 上下に、交差する 1対の配線 (ビット線 206及び書込みワード線 209)が設けられてい る。ビット線 206は、 TMR素子 205のフリー層 204と接続されている。書込みワード配 線 209は、 TMR素子 205の反強磁性体層 201の下部に離れて設けられている。 T MR素子 205の反強磁性体層 201は第 3配線 207を介して下層に形成されたトラン ジスタ 208のドレインに接続されている。トランジスタ 208は読出しワード線 210でオン Zオフされる。
[0005] この TMR素子 205へは、以下のようにしてデータが書き込まれる。ビット線 206と書 込みワード配線 209とに電流が流れることで交点近傍に合成磁場が発生する。その 合成磁場により、当該交点にある TMR素子 205のフリー層 204の磁ィ匕の向きを変更 する。磁ィ匕の向きは、当該電流の方向により設定する。これにより TMR素子 205の 抵抗値を変化させることができる。この TMR素子 205からは、以下のようにしてデー タが読み出される。読み出す TMR素子 205に接続されたトランジスタ 208を読出しヮ ード線 210によりオン状態にする。そして、ビット線 206より TMR素子 205に電圧を 印加して、 TMR素子 205を流れる電流で TMR素子 205の抵抗値を評価する。
[0006] また、米国特許 US6259644号公報には、抵抗記憶素子を用いたクロスポイント型 メモリアレイのデータ読み出し方法が開示されている。図 3は、米国特許 US625964 4号公報に開示されたィクイポテンシャル読出し法 (以下「EP法」と記す)を説明する 概略ブロック図である。クロスポイント型メモリアレイ 235は、交差するビット線 220とヮ ード線 221との間にメモリセル 222 (TMR素子）を接続している。 EP法では、読み出 すメモリセル 222に接続されたワード線 221に電圧 Vsを電圧源 223により印加し、そ の他のワード線は接地する。さらに、読み出すメモリセル 222に接続されたビット線 2 20に電位設定回路 224を接続し、その他のビット線は接地する。
電位設定回路 224は、差動増幅器 225と帰還抵抗 226とで構成されている。差動増 幅器 225の一方の入力を接地し、他方の入力にビット線 220を接続し、さらに差動増 幅器 225の出力を帰還抵抗 226を介して接続したビット線 220の電位をゼロ電位に なるようにする。このように設定すると、読み出しを行わないビット線 220及びワード線 221はゼロ電位となるため、読み出しを行うビット線上の読み出さないメモリセル 222 力もの漏れ電流はなくなる。このため、電位設定回路 224の出力電位は読み出しを 行うメモリセル 222の抵抗に従うことになる。この電位をセンスアンプ 227に入力し、 参照電位 Vrefと比較することでデータを判別することができる。
[0007] このように、半導体記憶装置の代表的なメモリアレイとしては、 lTr+ lR¾ (Tr: l^ ンジスタ、 R:抵抗記憶素子）とクロスポイント型とがある。ただし、 lTr+ lR型は、記 憶素子 (TMR素子 205)ごとに選択トランジスタトランジスタ 208)を接続し、交差する ビット線（206)とワード線（209、 210)で書込み Z読出しを制御する。クロスポイント 型は、ビット線（220)とワード線（221)との交点で記憶素子（222)を接続する。 lTr + 1R型では、読出しのとき、記憶素子ごとの抵抗評価が可能なため、抵抗変化量が 小さい領域まで読み出しが可能である。しかし、選択トランジスタの面積や、その接続 のための面積が必要なため、微細化による大容量ィ匕が困難である。これに対し、クロ スポイント型では、メモリセル面積を小さくすることができる。しかし、すべての記憶素 子が並列につながっているため、一つの記憶素子の抵抗を正確に評価するのが難し い。それに対処するために、効果的な読出し方法として EP法が提案されており、この 方法によれば前述のように理想的には各記憶素子の抵抗評価が可能となる。
[0008] しかし、実際には、 EP法において、配線抵抗によって出力がシフトするという問題 がある。図 3を参照すると、一辺が 200 mのメモリアレイ 235では配線の抵抗は一 例として 40 Ω程度になる。読み出し電圧 Vsを 0. 5Vとし、メモリセル 222の抵抗値が 10kQ (仮にデータが「0」とする）と 15k Ω (仮にデータが「1」とする）の 2値をとるとし た場合、流れ込む電流は 50 A (「0」）と 33 A (「1」）となる。
ビット線 220に接続した電位設定回路 224に最も近いワード線 221のメモリセル 222 を読み出す場合、読み出し電流は A(「0」）と A (「l」）となり、その差は 17 Aある。し力し、電位設定回路 224力も遠いワード線 221のメモリセル 222では、ビ ット線 220の配線抵抗のため電圧が 2mV持ち上がつている。読出しを行わないメモリ セル 220の配線は接地されている。ワード線 221が 128本横切っているとすると、こ れらの横切って 、る配線に漏れ出る電流は総計するとデータにより 13 A (「0」）と 9 A (「l」）となる。このため、読出し電流はデータにより A(「0」）と A(「l」） に減少する。そのため、読出し電流は、電位設定回路 224に最も近いワード線 221 近傍のメモリセル 222におけるデータ「1」での 33 Aと、最も遠いワード線 221近傍 のメモリセル 222におけるデータ「0」での 37 μ Αとの差が、僅力 4 μ Αしかない。半導 体記憶装置の大容量ィ匕のためには、さらにメモリアレイ 235を大きくする必要がある 1S 配線長が長くなるため、より読み出し電流差が小さくなつてしまい、読み出しが困 難になってしまう。
特開 2002— 170377号公報（対応する米国特許 US6778430B2)に薄膜磁性体 記憶装置が開示されている。この薄膜磁性体記憶装置は、行列状に配置された複数 の磁性体メモリセルを有するメモリアレイを備える。ただし、前記複数の磁性体メモリ セルの各々は、第 1および第 2のデータ書込電流によって印可されるデータ書込磁 界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が 変化する記憶部を含む。前記磁性体メモリセルの行に対応してそれぞれ設けられ、 第 1の抵抗率を有する配線で形成される複数の書込ワード線を更に備える。ただし、 前記複数の書込ワード線の各々は、データ書込時およびデータ読出時の両方にお いて、行選択結果に応じて選択的に活性化される。前記複数の書込ワード線のうち の活性化された少なくとも 1つに対して、前記データ書込時および前記データ読出時 のそれぞれにお 、て、前記第 1のデータ書込電流の電流経路をそれぞれ形成およ び遮断するためのワード線電流制御回路と、前記磁性体メモリセルの列に対応して それぞれ設けられる複数のデータ線と、前記データ書込時およびデータ読出時のそ
Figure imgf000006_0001
、て、前記第 2のデータ書込電流およびデータ読出電流のそれぞれを、 前記複数のデータ線のうちの選択された前記列に対応する 1本に流すための読出書 込制御回路と、前記磁性体メモリセルの行に対応してそれぞれ設けられ、前記第 1の 抵抗率よりも高い第 2の抵抗率を有する配線で形成される複数の読出ワード線とを更 に備える。ただし、各前記読出ワード線は、前記データ読出時において、前記行選 択結果に応じて対応する前記書込ワード線とともに選択的に活性化される。
[0010] 特開 2002— 269968号公報（対応する米国特許 US6614682B2)に強磁性体メ モリの情報再生方法が開示されている。この強磁性体メモリの情報再生方法は、強 磁性体力 なり磁ィ匕の向きにより情報を記憶するハード層、非磁性層、前記ハード層 より保磁力が小さな強磁性体力もなるソフト層からなる可変抵抗器を備え、前記可変 抵抗器がマトリックス状に配置され、互いに平行で複数のビット線を備え、前記ビット 線に接続された複数のセンスアンプを備えた、複数のユニットを有する強磁性体メモ リの情報再生方法である。複数の情報を同時にパラレル出力するために、前記ュ- ット内の前記複数のセンスアンプを同時に起動し、クロックパルスに同期して前記複 数のユニットを順次切り替えて、前記複数のユニット内の前記センスアンプを起動し、 前記クロックパルスに同期して、前記複数のユニット内の前記複数のセンスアンプか ら前記情報をパラレル出力することにより、前記情報を連続して再生する。
[0011] 特開 2003— 7982号公報（対応する米国特許 US6683802B2)に磁気記憶装置 及び磁気記憶装置の設計方法が開示されている。この磁気記憶装置は、第 1の方向 に延在する複数の第 1の配線と、前記第 1の方向と異なる第 2の方向に延在する複数 の第 2の配線と、前記第 1の配線層及び前記第 2の配線の交点に配設され、少なくと も、磁ィ匕方向が可変する強磁性膜を備えた磁性体素子とを含み、選択された前記第 1の配線及び前記第 2の配線に流れる電流により発生する合成磁場によって、該配 線の交点の配置される所定の磁性体素子の磁化状態を変化させて情報の書き込み を行う磁気記憶装置である。情報の書き込みを行う前記交点における前記所定の磁 性体素子と前記第 1の配線との距離を d、前記所定の磁性体素子に対して前記第 2 の方向に相隣り合う磁性体素子における前記合成磁場の該第 2の方向成分の強度 比率を γ、前記所定の磁性体素子と前記相隣り合う磁性体素子との間隔を ρとする 組み合わせ、又は、前記交点における前記所定の磁性体素子と前記第 2の配線との 距離を d、前記所定の磁性体素子に対して前記第 1の方向に相隣り合う磁性体素子 における前記合成磁場の前記第 1の方向成分の強度比率を γ、前記所定の磁性体 素子と前記相隣り合う磁性体素子との間隔を ρとする組み合わせの、少なくとも一方 の組み合わせにおいて、前記 dが、 d≤p X ( γ Ζ ( 1— Ύ ) ) 1Ζ2 (但し、 0< γ < 1) の関係を満たすように設定されて ヽる。
[0012] 特開 2003— 318370号公報（対応する米国特許 US6912152B2)に磁気ランダ ムアクセスメモリが開示されている。この磁気ランダムアクセスメモリは、磁気抵抗効果 を利用する複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内にお いて第 1方向に延び、前記複数のメモリセルの一端に共通に接続される第 1機能線と 、前記複数のメモリセルに対応して設けられ、前記メモリセルアレイ内において前記 第 1方向に交差する第 2方向に延びる複数の第 2機能線と、前記複数のメモリセルか ら離れ、前記複数のメモリセルに共有される第 3機能線とを具備する。前記複数のメ モリセルの各々は、その他端が前記複数の第 2機能線のうちの 1つに独立に接続さ れる。
[0013] 特開 2004— 206796号公報（対応する米国特許 US6961261B2)に磁気ランダ ムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法が開示さ れている。この磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶 する複数の磁気抵抗効果素子で 1ブロックが構成され、このブロックがロウ方向及び カラム方向に複数個配置されたメモリセルアレイを有する。第 1のブロック内に設けら れた複数の第 1の磁気抵抗効果素子と、前記複数の第 1の磁気抵抗効果素子の一 端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第 1のワード線と 、前記複数の第 1の磁気抵抗効果素子の他端に共通して接続された第 1の読み出し 副ビット線と、前記第 1の読み出し副ビット線に電流経路の一端が接続された第 1の ブロック選択スィッチと、前記第 1のブロック選択スィッチの前記電流経路の他端に接 続され、前記カラム方向に延在された第 1の読み出し主ビット線とを具備する。
[0014] 特開 2004— 213771号公報（対応する米国特許113686221082)に磁気ランダ ムアクセスメモリが開示されている。この磁気ランダムアクセスメモリは、磁気により電 気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、前記メモリセルの一 端に接続された副ビット線と、前記副ビット線に第 1の選択回路を介して接続された 主ビット線と、前記主ビット線に第 2の選択回路を介して接続されたセンスアンプと、 前記メモリセルの他端に接続され第 1の方向に配設された配線と、前記配線の一端 に第 3の選択回路を介して接続された第 1の動作回路と、前記配線の他端に接続さ れた第 2の動作回路と、前記メモリセルと前記配線とが接続された交点上を通り前記 第 1の方向と直交する第 2の方向に配置されたワード線とを具備する。前記メモリセル 力 データを読み出す読み出し動作時には、前記第 1の動作回路はワード線ドライ ノ として働いて前記配線は読み出し用のワード線となる。前記メモリセルへデータを 書き込む書き込み動作時には、前記第 1及び第 2の動作回路はビット線ドライバ及び ビット線シンカー回路の 、ずれかとして働 、て前記配線は書き込み用のビット線とな る。
[0015] 特開 2005— 101535号公報（対応する米国出願 US2005045919A1)に半導体 装置が開示されている。この半導体装置は、互いに層の異なる第 1及び第 2の配線 層と、前記第 1の配線層の配線と前記第 2の配線層の配線を接続するビアであって 導電率の可変な部材を含むビアを有する。前記ビアは、前記ビアと前記第 1の配線と の接触部を第 1の端子、前記ビアと前記第 2の配線との接触部を第 2の端子とする、 導電率可変型のスィッチ素子をなす。前記スィッチ素子は、前記第 1の端子と前記第 2の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、 可変に設定自在とされてなる。
[0016] 特開 2005— 182986号公報（対応する米国特許 US6980465B2)にクロスポイン ト抵抗素子を含むクロスポイントメモリアレイ用のアドレス指定回路が開示されて!、る。 このアドレス指定回路は、第 1の組のアドレスラインおよび第 2の組のアドレスラインを 有するクロスポイントメモリアレイをアドレス指定する。前記第 1の組のアドレスライン（1 16)に接続された第 1の組のクロスポイント抵抗素子（114)と、前記第 2の組のアドレ スライン（126)に接続された第 2の組のクロスポイント抵抗素子（114)と、前記第 1の 組のアドレスライン（116)に接続されたプルアップクロスポイント抵抗素子（112)と前 記第 2の組のアドレスライン（ 126)に接続されたプルダウンクロスポイント抵抗素子（ 1 22)との少なくとも 1つを備える。
[0017] 特表 2005— 522045号公報（国際公開1\^003085675八2)に相変化メモリ装置 が開示されている。この相変化メモリ装置は、基板と、前記基板上に形成された互い に平行な複数の第 1の配線と、前記基板上に第 1の配線と絶縁されて交差するように 形成された互いに平行な複数の第 2の配線と、前記第 1の配線と第 2の配線の各交 差部に配置されて、一端が第 1の配線に他端が第 2の配線に接続されたメモリセルと を備える。前記メモリセルは、結晶状態と非晶質状態の間の相変化により決まる抵抗 値を情報として記憶する可変抵抗素子と、この可変抵抗素子に直列接続されたショッ トキ一ダイオードとを有する。
発明の開示
[0018] 本発明の目的は、複数の記憶素子でスィッチ素子を共用して高集積ィ匕を図りなが ら、各抵抗記憶素子の識別性を確保することが可能な半導体記憶装置及びその動 作方法を提供することにある。
[0019] また、本発明の他の目的は、複数の記憶素子でスィッチ素子を共用して高集積ィ匕 を図りながら、高速読み出しと微細化、大容量化を実現可能な半導体記憶装置及び その動作方法を提供することにある。
[0020] この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによ つて容易に確認することができる。
[0021] 本発明の半導体記憶装置は、複数の読み出しブロックと、複数の第 3配線と、複数 の第 1読出しスィッチと、第 1制御回路と、複数の評価回路とを具備する。複数の読み 出しブロックは、第 2方向に並んで設けられている。ここで、複数の読出しブロックの 各々は、第 2方向とは異なる第 1方向へ延在する複数の第 1配線と、第 2方向に延在 する複数の第 2配線と、複数の第 1配線と複数の第 2配線とが交差する点のそれぞれ に設けられ抵抗の変化によりデータを記憶する複数の抵抗記憶素子とを備える。複 数の抵抗記憶素子の各々は、一端を複数の第 1配線のうちの対応するものに、他端 を複数の第 2配線の対応するものにそれぞれ接続されている。複数の第 3配線は、第 2方向に延在し、複数の第 2配線に対応して設けられている。複数の第 1読出しスイツ チは、複数の第 3配線の各々と、複数の読出しブロックの各々における複数の第 2配 線のうちの対応するものとの間に設けられている。第 1制御回路は、複数の第 1読み 出しスィッチのオン'オフを制御し、複数の第 1配線へ所定の電流又は電圧を供給す る。複数の評価回路は、複数の第 3配線に接続され、電流又は電圧の評価を行う。 複数の抵抗記憶素子の各々のデータの読出しは、第 1制御回路が、複数の第 1読み 出しスィッチにより、複数の読出しブロックのうちから選択読出しブロックを選択し、選 択読出しブロックにおける複数の第 1配線力 選択第 1配線を選択して所定の電流 又は電圧を供給し、複数の評価回路が、複数の第 3配線における電流又は電圧の 評価を行う。
[0022] 上記の半導体記憶装置において、複数の読み出しブロックは、第 1方向及び第 2方 向に並んで設けられて ヽる。第 1方向に延在し複数の 1配線に対応して設けられた複 数の第 4配線と、複数の第 4配線の各々と複数の読出しブロックの各々における複数 の第 1配線のうちの対応するものとの間に設けられた複数の第 2読出しスィッチと、複 数の第 2読み出しスィッチのオン'オフを制御する第 2制御回路とを更に具備する。複 数の抵抗記憶素子の各々のデータの読出し動作時に、第 2制御回路が複数の第 2 読み出しスィッチを制御し、第 1制御回路が複数の第 1読み出しスィッチを制御する ことにより、複数の読出しブロックのうちから選択読出しブロックを選択する。第 1制御 回路が、選択読出しブロックにおける複数の第 4配線力 選択第 4配線を選択するこ とにより、選択第 1配線を選択して、所定の電流又は電圧を選択第 1配線へ向けて供 給する。複数の評価回路が、複数の第 3配線における電流又は電圧の評価を行う。
[0023] 上記の半導体記憶装置において、制御回路は、データの読出し動作時に、選択読 出しブロックにおける選択第 1配線以外の複数の第 1配線にあらかじめ設定された電 流又は電圧を印加する。
[0024] 上記の半導体記憶装置において、抵抗記憶素子が内蔵又は接続された非線形抵 抗素子を含む。
[0025] 上記の半導体記憶装置において、データの読出し動作における選択読出しブロッ クにおいて、複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一 つの抵抗値を Rja、複数の抵抗記憶素子のうち同じ第 2配線に接続されたものの抵 抗値を Rjb、読出し対象の複数の抵抗記憶素子のうち抵抗値が Rja以外のものの抵 抗値を Rjc、複数の抵抗記憶素子のうちの残りのものの抵抗を Rjd、第 1読み出しスィ ツチのオン抵抗値を Rtr、読出しを行わない第 1配線に与える電位を Vsl、読出しを 行わない第 1配線の抵抗値と Vslとの間の抵抗値との和を Rin、読出しを行う第 1配 線の電位を Vr、読出し動作時の第 3配線の電位を Vs2、とそれぞれしたとき、 Rjb、 R jc及び Rjdがそれぞれが同じ抵抗値をとつて 、る場合を仮定した等価回路にお!、て 、 Rjb、 Rjc及び Rjdが取り得る最大の抵抗値をそれぞれ Rjbmax、 Rjcmax及び Rjd maxとし、取り得る最小の抵抗値をそれぞれ Rjbmin、 Rjcmin及び Rjdminとすると、 等価回路より導出される読出し電流 Ibitを計算する関数 f=Ibit (Rjb, Rjc, Rjd) =f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)を用い、読出し対象の抵抗記憶 素子の抵抗値が Rjaのときの Ibitの最大値は、
Ibitmax(Rja) = MAX (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現され、最 小値は、
Ibitmin(Rja) =MIN (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表 ξ¾ れ、ここ で、 MAX(a, b, c)は a, b, cのなかの最大値を、 MIN (a, b, c)は a, b, cのなかの 最小値を示す関数であり、 Rjaが Rjal〜Rjapの p個の値をとるとし、隣接する 2抵抗 値 Rjagと Rjahのうち Rjagのほうが小さ!/、値であるとき、 Ibitmin (Rjag)— Ibitmax (R jah) >0が Rjal〜Rjapのすベての組み合わせで成り立つ。
[0026] 上記の半導体記憶装置において、関数 fが下式のように表現される。
f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)
= (-B/Rjd+Rjd- (m- 1) -D-/Rtr-Vs2- (m- l) /-Rtr-Vr/Rjc+Rj d-D/Rjc + D) / (A/Rjd-Rjd- (m—l) - C/Rtr - Rj d · C/Rc - C)；
ここで、 A=Rjb+Rtr+Rjb 'RtrZRja ;B=Vs2—Rjb (Vr—Vs2) /Rja ;C=A- (n- 1) /Rin Rtr/Rj b + A/Rj b ; D = B · (n— 1 ) /Rin Vs 1 · (n— 1 ) /Rin -Vs2/Rjb + B/Rjb + BZRjdである。
[0027] 上記の半導体記憶装置にお!/、て、複数の抵抗記憶素子は、磁気抵抗素子である。
[0028] 本発明は半導体記憶装置の読出し方法である。ここで、半導体記憶装置は、複数 の読み出しブロックと、複数の第 3配線と、複数の第 1読出しスィッチと、第 1制御回路 と、複数の評価回路とを備える。複数の読み出しブロックは、第 2方向に並んで設けら れている。ここで、複数の読出しブロックの各々は、第 2方向とは異なる第 1方向へ延 在する複数の第 1配線と、第 2方向に延在する複数の第 2配線と、複数の第 1配線と 複数の第 2配線とが交差する点のそれぞれに設けられ抵抗の変化によりデータを記 憶する複数の抵抗記憶素子とを備える。複数の抵抗記憶素子の各々は、一端を複 数の第 1配線のうちの対応するものに、他端を複数の第 2配線の対応するものにそれ ぞれ接続されている。複数の第 3配線は、第 2方向に延在し、複数の第 2配線に対応 して設けられている。複数の第 1読出しスィッチは、複数の第 3配線の各々と、複数の 読出しブロックの各々における複数の第 2配線のうちの対応するものとの間に設けら れている。第 1制御回路は、複数の第 1読み出しスィッチのオン'オフを制御し、複数 の第 1配線へ所定の電流又は電圧を供給する。複数の評価回路は、複数の第 3配線 に接続され、電流又は電圧の評価を行う。
半導体記憶装置の読出し方法は、（a)第 1制御回路が、複数の第 1読み出しスイツ チのオンにより、複数の読出しブロックのうちから選択読出しブロックを選択するステツ プと；（b)第 1制御回路が、選択読出しブロックにおける複数の第 1配線力も選択第 1 配線を選択して、所定の電流又は電圧を供給するステップと；（c)複数の評価回路が 、複数の第 3配線における電流又は電圧の評価を概ね同時に行うステップとを具備 する。
上記の半導体記憶装置の読出し方法において、半導体記憶装置は、複数の読み 出しブロックが、第 1方向及び第 2方向に並んで設けられている。第 1方向に延在し 複数の 1配線に対応して設けられた複数の第 4配線と、複数の第 4配線の各々と複数 の読出しブロックの各々における複数の第 1配線のうちの対応するものとの間に設け られた複数の第 2読出しスィッチと、複数の第 2読み出しスィッチのオン'オフを制御 する第 2制御回路とを更に備える。半導体記憶装置の読出し方法は、（a)ステップが 、第 2制御回路が複数の第 2読み出しスィッチをオンするステップと;第 1制御回路が 複数の第 1読み出しスィッチをオンすることにより、複数の読出しブロックのうちから選 択読出しブロックを選択するステップとを備える。（b)ステップが、第 1制御回路が、選 択読出しブロックにおける複数の第 4配線力 選択第 4配線を選択することにより、選 択第 1配線を選択して、所定の電流又は電圧を選択第 1配線へ向けて供給するステ ップを備える。
[0030] 上記の半導体記憶装置の読出し方法において、（b)ステップは、制御回路力 選 択読出しブロックにおける選択第 1配線以外の複数の第 1配線にあらかじめ設定され た電流又は電圧を印加するステップを備える。
[0031] 上記の半導体記憶装置の読出し方法において、選択読出しブロックにおいて、複 数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの抵抗値を Rja、複数の抵抗記憶素子のうち同じ第 2配線に接続されたものの抵抗値を Rjb、読 出し対象の複数の抵抗記憶素子のうち抵抗値が Rja以外のものの抵抗値を Rjc、複 数の抵抗記憶素子のうちの残りのものの抵抗を Rjd、第 1読み出しスィッチのオン抵 抗値を Rtr、読出しを行わない第 1配線に与える電位を Vsl、読出しを行わない第 1 配線の抵抗値と Vslとの間の抵抗値との和を Rin、読出しを行う第 1配線の電位を Vr 、読出し動作時の第 3配線の電位を Vs2、とそれぞれしたとき、 Rjb、 Rjc及び Rjdが それぞれが同じ抵抗値をとつている場合を仮定した等価回路において、 Rjb、 Rjc及 び Rjdが取り得る最大の抵抗値をそれぞれ Rjbmax、 Rjcmax及び Rjdmaxとし、取り 得る最小の抵抗値をそれぞれ Rjbmin、 Rjcmin及び Rjdminとすると、等価回路より 導出される読出し電流 Ibitを計算する関数 f=Ibit (Rjb, Rjc, Rjd) =f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)を用い、読出し対象の抵抗記憶素子の抵抗 値が Rjaのときの Ibitの最大値は、
Ibitmax(Rja) = MAX (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現され、最 小値は、
Ibitmin(Rja) =MIN (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現され、ここ で、 MAX(a, b, c)は a, b, cのなかの最大値を、 MIN (a, b, c)は a, b, cのなかの 最小値を示す関数であり、 Rjaが Rjal〜Rjapの p個の値をとるとし、隣接する 2抵抗 値 Rjagと Rjahのうち Rjagのほうが小さ!/、値であるとき、 Ibitmin (Rjag)— Ibitmax (R jah) >0が Rjal〜Rjapのすベての組み合わせで成り立つ。
[0032] 上記の半導体記憶装置の読出し方法において、関数 fが下式のように表現される。
f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)
= (-B/Rjd+Rjd- (m- 1) -D-/Rtr-Vs2- (m- l) /-Rtr-Vr/Rjc+Rj d-D/Rjc + D) / (A/Rjd-Rjd- (m—l) - C/Rtr - Rj d · C/Rc - C)；
ここで、 A=Rjb+Rtr+Rjb 'RtrZRja ;B=Vs2—Rjb (Vr—Vs2) /Rja ;C=A- (n- 1) /Rin Rtr/Rj b + A/Rj b ; D = B · (n— 1 ) /Rin Vs 1 · (n— 1 ) /Rin -Vs2/Rjb + B/Rjb + BZRjdである。
図面の簡単な説明
[0033] [図 1]図 1は、従来の TMR素子の一例を示す断面図である。
[図 2]図 2は、従来の半導体記憶装置の一例を示す斜視図である。
[図 3]図 3は、従来のィクイポテンシャル読出し法を説明する概略ブロック図である。
[図 4]図 4は、本発明の半導体記憶装置の第 1の実施の形態の構成を示すブロック図 である。
[図 5]図 5は、図 4の抵抗記憶素子アレイ 21の構成を簡略ィ匕して示す概略図である。
[図 6]図 6は、抵抗記憶素子アレイ 21における読出し動作時の等価回路を示す回路 図である。
[図 7]図 7に、本発明の半導体装置の第 1実施例を示す概略構成図である。
[図 8]図 8は、図 7における TMR素子の主要断面図である。
[図 9]図 9は、 Ibitの最小差と (n— 1)と (RtrZRj)との関係を示す表である。
[図 10]図 10は、 Ibitの最小差と n— 1と RtrZRjとの関係を示す表である。
[図 11]図 11は、図 7における TMR素子の主要断面図である。
[図 12]図 12は、 Ibitの最小差と n— 1と RtrZRjとの関係を示す表である。
[図 13]図 13は、本発明の半導体記憶装置の第 2の実施の形態の構成を示すブロッ ク図である。
[図 14]図 14に、本発明の半導体装置の第 3実施例を示す概略構成図である。
[図 15]図 15は、 Ibitの最小差と (n— 1)と (RtrZRj)との関係を示す表である。
[図 16]図 16は、 Ibitの最小差と (n—1)と (RtrZRj)との関係を示す表である。
発明を実施するための最良の形態
[0034] 以下、本発明の半導体記憶装置及びその動作方法の実施の形態に関して、添付 図面を参照して説明する。
[0035] (第 1の実施の形態）
本発明の半導体記憶装置の第 1の実施の形態について、添付図面を参照して説 明する。
図 4は、本発明の半導体記憶装置の第 1の実施の形態の構成を示すブロック図で ある。半導体記憶装置 20は、抵抗記憶素子アレイ 21と複数の評価回路 8— 1〜8— m (mは自然数、以下同じ)と評価制御回路 9と読出し制御回路 10とを具備する。
[0036] 抵抗記憶素子アレイ 21は、複数の単位ブロック 4— 1〜4— p (pは自然数、以下同 じ）を備える。複数の単位ブロック 4— 1〜4— pの各々は、複数のメモリセル Ml l〜 Mnm (nは自然数、以下同じ）と、複数のワード線 2— l〜2—nと、複数のビット線 5— 1〜5— mと、複数の補助ビット線 3— 1〜3— mと、複数のスィッチ素子 6— 1〜6— m と、スィッチ素子制御線 7を備える。
[0037] 複数のメモリセル Ml l〜Mnmは、行列状に配列されている。複数のメモリセル Ml l〜Mnmの各々は、抵抗状態によりデータを記憶し少なくとも 2つの端子を有する抵 抗記憶素子 1を含む。メモリセル Mij (l≤i≤n、 l≤j≤m)の抵抗記憶素子 1は、一 端をワード線 2-iに、他端を補助ビット線 3- jにそれぞれ接続されている。抵抗記憶 素子 1は、磁気抵抗素子や相変化抵抗素子に例示される。
[0038] 複数のワード線 2— 1〜2— nは、一端を読出し制御回路 10に接続され、 X方向へ 延伸している。ワード線 2— iは、メモリセル Mil〜Mimの抵抗記憶素子 1の一端に接 続されている。複数の補助ビット線線 3— 1〜3— mは、 X方向と実質的に垂直な Y方 向へ延伸している。補助ビット線線 3— jは、メモリセル Mlj〜Mmjの抵抗記憶素子 1 の他端に接続されている。スィッチ素子 6— jは、一端を補助ビット線線 3— jに、他端 をビット線 5 -jに、スィッチ動作を制御する端子をスィッチ素子制御線 7にそれぞれ 接続されている。スィッチ素子制御線 7は、一端を読出し制御回路 10に接続され、 X 方向へ延伸している。スィッチ素子制御線 7は、スィッチ素子 6— 1〜6— mの各々の スィッチ動作を制御する端子に接続している。スィッチ素子6— 1〜6—111の各々はス イッチ素子制御線 7の電位によりオン、オフされ、単位ブロック 4—k(l≤k≤p)毎に 操作される。スィッチ素子制御線 7の電位でスィッチ素子 6— l〜6—mをオンにする ことで、そのスィッチ素子 6— l〜6—mの属する単位ブロック 4— kが選択される。複 数のビット線 5— 1〜5— mは、 X方向と実質的に垂直な Y方向へ延伸している。ビット 線 5— jは、一端を評価回路 8— jに接続されている。また、ビット線 5— jは、複数の単 位ブロック 4— l〜4—pの各々のスィッチ素子 6— jの他端と、それぞれ接続されてい る。
[0039] 評価回路 8— jは、ビット線 5— j及び評価制御回路 9に接続されている。評価制御回 路 9からの制御信号に基づいて、ビット線 5— jの電位又はビット線 5— jに流れる電流 を評価する。評価制御回路 9は、読出し対象の単位ブロック 4 kにおけるワード線 2 iに沿った^モリセル Mil〜Mimのデータを読み出すとき、当該メモリセル Mil 〜Mimに接続された全ビット線 5— 1〜5—mの電位又は電流を評価させるために、 評価回路 8— l〜8—mをほぼ同時に動作させる。読出し制御回路 10は、複数のヮ ード線2—l〜2—nのぅちカら読出し対象のメモリセルMil〜Mimに対応するヮード 線 2— iを選択する。そして、電位設定機能又は電流印加機能を有し、ワード線 2— i を介して Mil〜Mimの抵抗記憶素子 1に電位を印加する。また、読出し対象の単位 ブロック 4 - kのスィッチ素子制御線 7の電位によりスィッチ素子 6— 1〜6— mをオン 状態に設定する。更に、読出し制御回路 10は、読出しを行わないワード線 2に所定 の電位を与える機能、又はフローティングにする機能を有する。このとき、スィッチ素 子 6の抵抗と、抵抗記憶素子 1の抵抗と、読出し制御回路 10内部のスィッチ抵抗を 含むワード線 2の抵抗とは後述する関係を有する。
[0040] 次に、本発明の半導体記憶装置の実施の形態における動作について説明する。ま ず、読出し動作について説明する。ここでは、例として、図 4の単位ブロック 4—1にお けるメモリセル M31〜M3mの抵抗記憶素子 1を読み出す場合について説明する。 まず、読出し制御回路 10により、読出し対象の単位ブロック 4—1のスィッチ素子 6— 1〜6— mをオン状態に設定し、読出し対象でな 、単位ブロック 4 -kx(kx≠l)のス イッチ素子 6— 1〜6— mをオフ状態にする。次に、読出し制御回路 10により、単位ブ ロック 4—1における読出し対象のワード線 2— 3とビット線 5— l〜5—mとの間に電位 差を生じさせる。例えば、ワード線 2— 3に電位を与える力 又は電流を流すことによ る。単位ブロック 4—1の読出し対象でないワード線 2— ix (ix≠ 3)は、読出し制御回 路 10により所定の電位に設定される力、又はオープン状態にされる。単位ブロック 4 — kxのワード線 2— 1〜2— nは、読出し制御回路 10により所定の電位に設定される 力 又はオープン状態にされる。次に、単位ブロック 4—1に接続された全てのビット 線 5ー1〜5一 mに接続された評価回路 8 :L〜8—mを評価制御回路 9によりほぼ同 時に動作させる。これにより、評価回路 8— 1〜8— mは、ビット線 5— 1〜5— mの電 位又は電流を評価することで、メモリセル M31〜M3mの抵抗記憶素子 1の抵抗を評 価し、データを判定する。評価回路 8— 1〜8— mは、判定されたデータを読出しデ ータ OUTl〜OUTmとして出力する。
[0041] データの書き込み処理については、書き込むメモリセル Mijに対応するワード線 2 —iとビット線 5—jとにそれぞれ書込み電流を流すことで行うことができる。これらは、 例えば、別途設けられた各抵抗記憶素子の抵抗状態を変化させる手段で行う。
[0042] 図 5は、図 4の抵抗記憶素子アレイ 21の構成を簡略ィ匕して示す概略図である。ここ で、読出し対象のメモリセル（例示： M31〜M3m)のうち、一つのメモリセル（例示： M 32)の抵抗記憶素子 1の抵抗を Rja、これと同じ単位ブロック（例示: 4—1)にあり、同 じ補助ビット線 (例示： 3— 2)に接続されたメモリセル (例示: M12〜Mn2、ただし≠ M32)の抵抗記憶素子 1の抵抗を Rjb、読出し対象の残りのメモリセル (例示: M31 〜M3m≠M32)の抵抗記憶素子 1の抵抗を Rjc、同じ単位ブロック（例示： 4 1)内 の他の抵抗記憶素子 1の抵抗を Rj dとする。
[0043] 図 6は、抵抗記憶素子アレイ 21における読出し動作時の等価回路を示す回路図で ある。抵抗 Rja、抵抗 Rjb、抵抗 Rjc及び抵抗 Rjdは、図 5で説明したとおりである。ま た、スィッチ素子 (例示：6— 2)のオン抵抗を Rtr、読出し対象でな ヽワード線 (例示 2 — ix)の抵抗と読出し制御回路 10内での Vslとの間の抵抗との和を Rin、読出し対 象のワード線（例示： 2— 3)の電位を Vr、ビット線 5— l〜5—mの電位を Vs2とする。 抵抗記憶素子 1はデータによって複数の抵抗値 (例示： MTJ素子の場合は高抵抗と 低抵抗の 2値)をとる。 Rjb, Rjc, Rjdは複数の抵抗記憶素子を含むが、ここではそれ ぞれが同じ抵抗値の場合を仮定する。この場合の等価回路は本図のようになる。た だし、「Z(m— 1)」は (m— 1)個分であることを示し、「Z(n— 1)」は (n— 1)個分で あることを示し、「Z (n— 1) Z (m- 1)」は (n— 1) X (m— 1)個分であることを示す。 読出し動作時に読出し対象でないワード線 (例示 2— ix)をフローティングに設定する 場合は Vslの端子はオープン状態となる力 Rinがとても大きい値ととらえても同様の 結果が得られる。
[0044] Rjb, Rjc及び Rjdが、それぞれ取り得る最大値及び最小値のいずれかを取るとする と、 Rjaが取り得る一組の抵抗値 (例示:最大値と最小値）に対して、それぞれ 8通り考 えられる。すなわち、 Rja (最大値）に対して、 Rjb, Rjc及び Rjdの組み合わせが 8通り 有る。また、 Rja (最小値）に対して、 Rjb, Rjc及び Rjdの組み合わせが 8通り有る。対 応して、ビット線 (例示： 2— 3)に流れる電流 Ibitは、 Rja (最大値）に対して 8通りの電 流値 (第 libit群）を取り、 Rja (最小値）に対して 8通りの電流値 (第 2Ibit群）を取り得 る。このとき、 Rjaが異なる第 libit群と第 2Ibit群とが重ならないことが、正常にデータ を判別するための必要条件となる。抵抗記憶素子 1のデータにより取り得る抵抗値 Rj a、 Rjb, Rjc, Rjd, m、 n、 Rin、 Rtr、 Vsl、 Vs2の値はこの条件を満たす組み合わ せとする。これを条件 1と呼ぶ。
[0045] Rjb, Rjc及び Rjdがとりうる最大の抵抗値を Rjbmax、 Rjcmax及び Rjdmaxとし、 R jb、 Rjc及び Rjdがとりうる最小の抵抗値を Rjbmin、 Rjcmin及び Rjdminとする。図 6 より、 Ibit (Rjb, Rjc, Rjd) =f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)と なる Ibitを計算する関数 fを下式（1)で導出できる。
f (Rja, Rjb, Rjc, Rjd) = (-B/Rjd+Rjd- (m— 1) -D/Rtr-Vs2- (m— 1) /Rtr - Vr/Rj c + Rj d · D/Rj c + D) / ( A/Rj d - Rj d · (m— 1) -C/Rtr-Rjd- C/Rjc-C) …ひ）
A = Rj b + Rtr + Rj b · Rtr/Rj a
B=Vs2-Rjb - (Vr-Vs2) /Rja C=A- (n- 1) /Rin-Rtr/Rjb+A/Rjb
D = B- (n- 1) /Rin- Vsl - (n- 1) /Rin- Vs2/Rjb
+ B/Rjb + B/Rjd
[0046] 読み出す抵抗記憶素子がある抵抗値 Rjaのとき、 Ibitの最大値 Ibitmax(Rja)及び 最小値 Ibitmin (Rja)は、以下のように表される。
Ibitmax(Rja) = MAX (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rj cmax, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )
Ibitmin (Rja) = MIN (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdminノ, Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )
ここで MAX (a, b, c)は a、 b及び cのな力の最大値を、 MIN (a, b, c)は a、 b及び c のなかの最小値を示す関数とする。
[0047] Rjaが、 Rjal〜Rjaq (qは自然数、以下同じ)の q個の値を取るとし、隣接する 2抵抗 値 Rjagと Rjah(l≤g、 g+ 1 =h≤q)のうち Rjagのほうが小さい値であるとき、 Ibitmi n (Rjag) -Ibitmax (Rjah) >0が Rjal〜Rjaqのすベての組み合わせで成り立つよ うに本実施の形態では設計する。すなわち、 Ibitの最小差力^より大きくなるように設 計する。実際には抵抗記憶素子の抵抗値はばらつきをもっため、これを考慮しデー タによる電流差が得られる必要がある。抵抗記憶素子が非線形抵抗と直列接続され ている場合、その特性を考慮して計算を行う。
[0048] 本発明の半導体記憶装置に依れば、複数のデータを同時に読み出せるため高速 動作が可能となるとともに、複数の記憶素子でスィッチ素子を共用できるため高集積 ィ匕、大容量ィ匕を図ることが可能となる。
[0049] (第 1実施例）
次に、具体的な実施例を用いて本発明の実施の形態を説明する。図 7に、本発明 の半導体装置の第 1実施例を示す概略構成図である。図 8は、図 7における TMR素 子 52の主要断面図である。半導体記憶装置 40は、抵抗記憶素子アレイ 41と複数の センス回路 64— l〜64—mと評価制御回路 69とワード線制御回路 57とワード線終 端回路 58とビット線終端回路 60と複数の電位設定回路 59とを具備する。
[0050] 抵抗記憶素子アレイ 41、単位ブロック 53— 1〜53— p、メモリセル Ml l〜Mnm、 T MR素子 52、複数のワード線 50— 1〜50— n、複数のビット線 55— 1〜55— m、複 数の補助ビット線 51— 1〜51— m、複数の読み出しトランジスタ 54— 1〜 54— m、ブ ロック選択線 56、センス回路 64— 1〜64— mは、それぞれ図 7の抵抗記憶素子ァレ ィ 21、単位ブロック 4 1〜4 p、メモリセル Ml l〜Mnm、抵抗記憶素子 1、複数の ワード線 2— 1〜2— n、複数のビット線 5— 1〜5— m、複数の補助ビット線 3— 1〜3 m、複数のスィッチ素子 6— 1〜6— m、スィッチ素子制御線 7、評価回路 8— 1〜8 —mに対応し、同様の動作を行う。
[0051] 電位設定回路 59— jは、入力側をビット線 5— j及び設定電位印下線 61に、出力側 をセンス回路 64 jにそれぞれ接続されている。設定電位印下線 61からの電位 Vs2 の入力に応答して、ビット線 5 jの電位を Vs2に設定する。そして、ビット線 5— jを流 れる電流をセンス回路 64— jへ出力する。電位設定回路 59— jは、差動増幅器 62と 帰還抵抗 63とで構成されている。差動増幅器 62の一方の入力を設定電位印下線 6 1の電位 Vs2とし、他方の入力にビット線 5 jを接続し、さらに差動増幅器 62の出力 を帰還抵抗 63を介して接続したビット線 5 jの電位が電位 Vs2になるようにする。
[0052] ワード線制御回路 57は、読出し制御回路 10に対応し、同様の動作を行う。読出し 対象のワード線 50— iを読出し電圧 Vrとし、読出し対象でないワード線 50— ixを電 位 Vslとする。トランジスタ 66、 67と差動増幅器 68とで構成されている。読出し対象 でないワード線 50— ixについては、差動増幅器 68の一方の入力を電位 Vslとし、他 方の入力にワード線 50— ixを接続し、さらに差動増幅器 62の出力をトランジスタ 67 をオンにしてワード線 50— ixに接続する。一方、読出し対象のワード線 50-iについ ては、トランジスタ 66をオンにして読出し電圧 Vrをワード線 50— iへ印加している。ま た、読出し対象の単位ブロック 53— kについて、読出しブロック選択線 56を高電位に してトランジスタ 6— l〜6—mをオンにする。
[0053] 評価制御回路 69は、評価制御回路 9に対応し、同様の動作を行う。判定を行 、デ ータを出力する処理を起動する制御信号を読出し起動線 65へ供給して、センス回路 64— jを動作させる。加えて、設定電位印下線 61を電位 Vs2にする。
[0054] ワード線終端回路 58は、複数のワード線 50— l〜50—nの他端及び読出しブロッ ク選択線 56の他端を終端する。ビット線終端回路 60は、複数のビット線 55— 1〜55 mの他端を終端する。
[0055] 各単位ブロック 53において、ワード線 50は 64本（n= 64)、補助ビット線 51は 128 本（m= 128)で構成されている。そして、 32個（p = 32)の単位ブロック 53が共通の 主ビット線 55 (55— 1〜55— 128)により接続され、 256kビットのメモリアレイ 41を構 成する。このメモリアレイ 41を 16個レイアウトすれば 4Mビットのメモリが構成できる。
[0056] TMR素子 (磁気抵抗素子） 52は、下部配線層 70 (Ta: 10nm)、反強磁性体層 71
(PtMn/NiFe : 10nm)、ピン層 72 (CoFe : 2. 4nm)、トンネル絶縁層 73 (A1203 : 2nm)、フリー層 74 (NiFe : 5nm)、及び上部配線層 75 (Ta: 10nm)がこの順に積層 された構造を有する。
[0057] 次に、半導体記憶装置 40の動作方法について、単位ブロック 53— 1を書込み Z読 出し対象とする場合を例として説明する。
[0058] メモリアレイ 41の書き込み動作について、メモリセル M31に書き込みを行う場合を 例として説明する。まず、ワード線制御回路 57が、単位ブロック 53— 1〜53— pにお いて、ブロック選択線 56— 1〜56— p〖こより、全ての読み出しトランジスタ 54— 1〜54 —mをオフ状態にする。次に、ワード線制御回路 57が単位ブロック 53— 1の書き込 むメモリセル M31のワード線 50— 3に電位を与え、ワード線終端回路 58が反対側端 部を接地する。これにより、両者の間にワード線書き込み電流 IWL、たとえば 3mAが 流れる。また、ビット線終端回路 60がビット線 55— 1に 0. 2V程度の電位を与え、評 価制御回路 69がこれとは異なる電位 Vs2を電位設定回路 59— 1の設定電位に設定 する。これにより、ビット線 55— 1に両極性のビット線書き込み電流 IBL、たとえば ±4 mAが流れる。これらの書き込み電流による合成磁場により、 TMR素子 52のフリー 層の磁ィ匕の向きを設定することができる。それにより、 TMR抵抗を変化させ、書き込 みを行うことができる。
[0059] 次に、読み出し動作について、メモリセル M31〜M3mに読み出しを行う場合を例 として説明する。ワード線制御回路 57が、メモリアレイ 41内の一つのブロック選択線 5 6— 1を活性化し、単位ブロック 53— 1内の補助ビット線 51— 1〜51—mに接続され た全ての読み出しトランジスタ 54— l〜54—mをオン状態にする。これにより、補助ビ ット線 51と対応するビット線 55とが接続される。次に、ワード線制御回路 57が、読み 出しを行うワード線 50— 3と読み出し電圧 Vrが印加された配線とを接続するトランジ スタ 66をオン状態にする。その他のワード線 50— ixについては、ワード線 50— ixの 電位と電位 Vslとが入力された差動増幅器 68の出力と接続するトランジスタ 67をォ ン状態にして、 Vslに設定する。評価制御回路 69が電位設定回路 59— 1〜59— m の入力電圧 Vs2をゼロ電位とすると、読み出すワード線 50— 3に接続された TMR素 子 52を通って、同一補助ビット線 51— jに接続された他の TMR素子 52とビット線 55 —jとに読み出し電流が流れる。例えば、メモリセル M31に関しては、ワード線 50— 3 -メモリセル M31の TMR素子 52 -補助ビット線 51— 1—ビット線 55— 1—センス回 路 64— 1のように読出し電流が流れる。カロえて、ワード線 50— 3—メモリセル M31の TMR素子 52—補助ビット線 51— 1—メモリセル Ml l〜Mnl (メモリセル M31を除く )のTMR素子52—ヮード線50—l〜50—n (50— 3を除く）のょぅにも読出し電流が 流れる。その後、所望の時間、たとえば 10ns経過後、評価制御回路 69が、センス回 路 64— l〜64—mを読み出し起動線 65の制御信号により起動させて、判定処理を 行わせる。センス回路 64は、読み出すワード線 50— 3上の全ビット (TMR素子 52) のデータ OUTbl〜OUTbmを出力する。
図 9は、 Ibitの最小差と (n— 1)と (RtrZRj)との関係を示す表である。この表は、各 TMR素子 52の TMR抵抗 Rjがデータにより lk Qと 1. 5k Qをとり、読み出しトランジ スタ 54のオン抵抗が 100 Ω、読み出すメモリセルに力かる電圧が IVになるように Vr が与えられ、 Vslが 0V、 Vs2力 の場合について、 TMR抵抗による Ibitの最小差 と (n— 1)と (RtrZRj)との関係を計算した結果を示して 、る。この最小差が正である ことが正常に読み出しを行う必要条件である。なお、この最小差は、 mには依存して いない。本実施例では、読出し対象でないワード線 50— ixにおいてはフィードバック 回路により定電圧 Vs 1が供給されるため、ワード線制御回路 57内のトランジスタ抵抗 は無視できる。図 9では、 Ibit最小差が負になることはないが、（n—l)が小さいほど、 また特に (RtrZRj)が小さ 、ほど Ibit最小差が広がり、データ判別が容易になること がわかる。本実施例の場合（（n—l) =63、（RtrZRj) =0. 1)、図から 9 Aの Ibit 差が得られる。
[0061] 図 10は、 Ibitの最小差と n— 1と RtrZRjとの関係を示す表である。ただし、図 9と比 較して、 Vslとして 0. 07Vを印加した点が異なる。この場合、最小差が負となりデー タ判別不可能となる条件が見られる。しかし、（RtrZRj)が 0. 1の条件での Ibit最小 差が改善されている。本実施例の場合（(n—l) =63、（RtrZRj) =0. 1)、図から 4 5 μ Αの Ibit差が得られる。最適な Vslは他の条件に従う。
[0062] 本実施例においては、 TMR素子 52を同一平面上に描いている力 電気的接続が 同等であれば TMR素子 52を別の層に重ねた配置で形成しても良 ヽ。 TMR素子 52 力 Sトグル型の場合は、ビット線電流とワード線電流の印加、および終了順序を制御す ることで書き込みを行う。
[0063] 本実施例では、ひとつの読み出しトランジスタに対し複数の記憶素子を接続できる ため、読み出しトランジスタ面積に制限されずに大容量ィ匕を図ることができる。
[0064] (第 2実施例）
図 7に、本発明の半導体装置の第 2実施例を示す概略構成図である。図 11は、図 7における TMR素子 52の主要断面図である。第 2実施例の半導体装置は、図 7の 第 1実施例と回路構成はほぼ同じであるが、記憶素子 52の構成とワード線制御回路 57の動作、書き込み方法が異なる。
[0065] 記憶素子 52は、下部配線層 81 (Ta： lOnm)、反強磁性体層 82 (PtMn/NiFe： 1 Onm)、ピン層 83 (CoFe : 2. 4nm)、第 1トンネル絶縁層 84 (A1203 : 2nm)、及びフ リー層 85 (CoFe : 2. 4nm)、第 2トンネル絶縁層 86 (A1203： 2nm)、書込み磁性層 87 (NiFe： 5nm)、及び上部配線層 88 (Ta： lOnm)が下層カゝらこの順に積層されて いる。
[0066] 次に、半導体記憶装置 40の動作方法について、単位ブロック 53— 1を書込み Z読 出し対象とする場合を例として説明する。
[0067] メモリアレイ 41の書き込み動作について、メモリセル M31に書き込みを行う場合を 例として説明する。まず、ワード線制御回路 57が、単位ブロック 53— 1〜53— pにお いて、ブロック選択線 56— 1〜56— p〖こより、全ての読み出しトランジスタ 54— 1〜54 —mをオフ状態にする。次に、ワード線制御回路 57及びワード線終端回路 58が、単 位ブロック 53— 1の書き込みを行うワード線 50— 3の電位を 2Vに設定する。また、ヮ ード線制御回路 57が、単位ブロック 53— 1のその他のワード線 50— ixと OVの電位 V siが印加された配線とを接続するトランジスタ 67をオン状態にする。これにより、書き 込むメモリセル M31の記憶素子 52には書き込み電流が流れる。その書込み電流は 、ワード線 50— 3—メモリセル 31の記憶素子 52を流れた後、更に同一補助ビット線 5 1 1の他の記憶素子 52に、ほぼ等分に分割されて流れ、その後に他のワード線 50 — ixへ流れる。本実施例のように 64個の記憶素子 52が接続されている場合はほぼ 1 /63になる。また、ビット線終端回路 60がビット線 55— 1に 0. 2V程度の電位を与え 、評価制御回路 69がこれとは異なる電位 Vs2を電位設定回路 59— 1の設定電位に 設定する。これにより、ビット線 55— 1に両極性のビット線書き込み電流 IBL、たとえ ば ± 1mAが流れる。このビット線書き込み電流 IBLによる磁場により、記憶素子 52の フリー層 85近傍に形成した書き込み磁性層 87の磁ィ匕の方向を設定する。書き込み 磁性層 87は磁気異方性を小さく設定してあるため、その磁ィ匕の向きはビット線 55— 1 による磁場に容易に従い、電流値を小さく抑えられる。これにより書き込み磁性層 87 のスピン電子がフリー層 85に流れ込み、フリー層 85の磁ィ匕方向を設定することがで きる。同一補助ビット線 51— 1上の他の記憶素子 52では書き込み電流が小さいため 、書き込みは行われない。この手順により 1つのメモリセル M31の書き込みを行うこと ができる。
次に、読み出し動作について、メモリセル M31〜M3mに読み出しを行う場合を例 として説明する。ワード線制御回路 57が、メモリアレイ 41内の一つのブロック選択線 5 6— 1を活性化し、単位ブロック 53— 1内の補助ビット線 51— 1〜51—mに接続され た全ての読み出しトランジスタ 54— l〜54—mをオン状態にする。次に、ワード線制 御回路 57が、読み出しを行うワード線 50— 3と読み出し電圧 Vrが印加された配線と を接続するトランジスタ 66をオン状態にする。その他のワード線 50— ixは、フローティ ング状態に設定する。評価制御回路 69が、電位設定回路 59— 1〜59— mの入力電 圧 Vs2をゼロ電位とすると、読み出すワード線 50— 3に接続された記憶素子 52を通 つて、同一補助ビット線 51— jに接続された他の記憶素子 52とビット線 55— jとに読 み出し電流が流れる。例えば、メモリセル M31に関しては、ワード線 50— 3—メモリセ ル M31の記憶素子 52—補助ビット線 51— 1 ビット線 55— 1 センス回路 64— 1の ように読出し電流が流れる。カロえて、ワード線 50— 3—メモリセル M31の記憶素子 52 補助ビット線 51— 1 メモリセル Ml l〜Mnl (メモリセル M31を除く）の記憶素子 52 ワード線 50— 1〜50— n (50— 3を除く）のようにも読出し電流が流れる。第 1ト ンネル絶縁層 84が第 2トンネル絶縁層 86に対して抵抗が十分低くなるように設定す れば、記憶素子 52の抵抗値はフリー層 85とピン層 83の磁ィ匕の向きの関係でほぼ決 まる。その後、所望の時間、たとえば 10ns経過後、評価制御回路 69が、センス回路 64— l〜64—mを読み出し起動線 65の制御信号により起動させて、判定処理を行 わせる。センス回路 64は、読み出すワード線 50— 3上の全ビット（TMR素子 52)の データ OUTbl〜OUTbmを出力する。
[0069] 図 12は、 Ibitの最小差と n— 1と RtrZRjとの関係を示す表である。この表は、各記 憶素子 52の TMR抵抗 Rjがデータにより lk Qと 1. 5k Qをとり、読み出しトランジスタ 54のオン抵抗が 100 Ω、読み出すメモリセルに力かる電圧が IVになるように Vrが与 えられ、 Vs2力 SOVの場合につ!、て、 TMR抵抗による Ibitの最小差と（n— 1)と（Rtr ZRj)との関係を計算した結果を示している。 mに対しては、大きいほど Ibit最小差が 小さくなつた。本実施例では Vslは接続されない。図 12では、（n— 1)が小さいほど、 また特に (RtrZRj)が小さ 、ほど Ibit最小差が広がり、データ判別が容易になること がわかる。図 7の構成（（n— 1) = 63、（RtrZRj) =0. 1)では Ibit差が負となってし まうため、 nを 8程度（（n— 1) =0. 01、 RtrZRj = 0. 1)にする、又は Rtrを 10 Ω程 度（(n—l) = 63、（RtrZRj) =0. 01)まで下げるという条件変更方針が得られ、そ れぞれ Ibit差は 67 μ Α, 78 μ Αとなる。
[0070] 本実施例では、書き込み磁性層を用いたスピン電子注入法の採用により書き込み 電流を小さくでき、省電力化を図ることができる。
[0071] (第 2の実施の形態）
本発明の半導体記憶装置の第 2の実施の形態について、添付図面を参照して説 明する。 図 13は、本発明の半導体記憶装置の第 2の実施の形態の構成を示すブロック図で ある。半導体記憶装置 20aは、抵抗記憶素子アレイ 21aと複数の評価回路 8—11〜 8— lm、 · ··、 8— ql〜8— qm (m、 qは自然数、以下同じ）と評価制御回路 9と第 1読 出し制御回路 10と第 2読出し制御回路 24を具備する。第 2の実施の形態では、抵抗 記憶素子アレイ 21の単位ブロック 4を二次元的に拡張している点で第 1の実施の形 態と異なる。
[0072] 抵抗記憶素子アレイ 21aは、 p行 q列の行列状に設けられた複数の単位ブロック 4 — 11〜4— pq (pは自然数、以下同じ）を備える。複数の単位ブロック 4—11〜4—p qの各々（単位ブロック4ー （1≤1：≤ 、 l≤s≤q、以下同じ））は、複数のメモリセル Ml l〜Mnm (nは自然数、以下同じ）と、複数のヮード線31—1：1〜31—1：11と、複数 の補助ワード線 30— 1〜30— nと、複数のビット線 5— sl〜5— smと、複数の補助ビ ット線 3— 1〜3— mと、複数の第 1スィッチ素子 6— sl〜6— smと、スィッチ素子制御 線 7— rと、複数の第 2スィッチ素子 32— sl〜32— snと、ブロック選択線 23— sを備 える。
[0073] 複数のメモリセル Ml l〜Mnmは、行列状に配列されている。複数のメモリセル Ml l〜Mnmの各々は、抵抗状態によりデータを記憶し少なくとも 2つの端子を有する抵 抗記憶素子 1を含む。メモリセル Mij (l≤i≤n、 l≤j≤m、以下同じ)の抵抗記憶素 子 1は、一端を補助ワード線 30-iに、他端を補助ビット線 3 - jにそれぞれ接続され ている。抵抗記憶素子 1は、磁気抵抗素子や相変化抵抗素子に例示される。
[0074] 複数のワード線 31— rl〜31— rnは、一端を読出し制御回路 10に接続され、 X方 向へ延伸している。ワード線 31— riは、第 2スィッチ素子 32— li〜32— qiの一端に 接続されている。複数の補助ワード線 30— 1〜30— nは、それぞれ複数のワード線 3 1— rl〜31— rnに対応して設けられ、 X方向へ延伸している。補助ワード線 30— iは 、第 2スィッチ素子 32— siの他端及びメモリセル Mil〜Mimの抵抗記憶素子 1の一 端にそれぞれ接続されている。第 2スィッチ素子 32— siは、一端を補助ワード線線 3 0— iに、他端をワード線 31— riに、スィッチ動作を制御する端子をブロック選択線 23 —sにそれぞれ接続されている。ブロック選択線 23— sは、一端を第 2読出し制御回 路 24に接続され、 Y方向へ延伸している。ブロック選択線 23— sは、第 2スィッチ素子 32— sl〜32— snの各々のスィッチ動作を制御する端子に接続している。第 2スイツ チ素子 32— sl〜32— snの各々はブロック選択線 23— s電位によりオン、オフされ、 単位ブロック 4— ls〜4— ps (列）毎に操作される。
[0075] 複数の補助ビット線線 3— l〜3—mは、 X方向と実質的に垂直な Y方向へ延伸して いる。補助ビット線線 3— jは、メモリセル Mlj〜Mmjの抵抗記憶素子 1の他端に接続 されている。第 1スィッチ素子 6— sjは、一端を補助ビット線線 3— jに、他端をビット線 5— sjに、スィッチ動作を制御する端子をスィッチ素子制御線 7— rにそれぞれ接続さ れている。スィッチ素子制御線 7— rは、一端を読出し制御回路 10に接続され、 X方 向へ延伸している。スィッチ素子制御線 7—rは、第1スィッチ素子6— 51〜6 5111の 各々のスィッチ動作を制御する端子に接続して 、る。第 1スィッチ素子 6 s 1〜6 s mの各々はスィッチ素子制御線 7—r電位によりオン、オフされ、単位ブロック 4—rl 〜4—rq (行)毎に操作される。複数のビット線5— 31〜5 3111は、 X方向と実質的に 垂直な Y方向へ延伸している。ビット線 5— sjは、一端を評価回路 8— sjに接続されて いる。また、ビット線 5— sjは、複数の単位ブロック 4— ls〜4— psの各々のスィッチ素 子 6— sjの他端と、それぞれ接続されている。
[0076] 評価回路 8— sjは、ビット線 5— sj及び評価制御回路 9に接続されている。評価制御 回路 9からの制御信号に基づ 、て、ビット線 5 - sjの電位又はビット線 5 - sjに流れる 電流を評価する。評価制御回路 9は、読出し対象の単位ブロック 4 rsにおける補助 ワード線 30— iに沿った^モリセル Mil〜Mimのデータを読み出すとき、当該メモリ セル Mil〜Mimに接続された全ビット線 5— sl〜5— smの電位又は電流を評価させ るために、評価回路 8— sl〜8— smをほぼ同時に動作させる。第 1読出し制御回路 1 0は、複数のワード線 31— rl〜31—rnのうち力 読出し対象の単位ブロック 4— の メモリセル Mil〜Mimに対応するワード線 31— riを選択する。そして、電位設定機 能又は電流印加機能を有する。また、読出し対象の単位ブロック 4 rsのスィッチ素 子制御線 7— rの電位によりスィッチ素子 6— s 1〜6— smをオン状態に設定する。更 に、読出し制御回路 10は、読出しを行わないワード線 31に所定の電位を与える機能 、又はフローティングにする機能を有する。
[0077] 第 2読出し制御回路 24は、複数のブロック選択線 23— l〜23— qのうちから読出し 対象の単位ブロック 4—rsに対応するブロック選択線 23 - sを選択する。それにより、 ブロック選択線 23 - s電位によりブロック選択線 23— sに接続された第 2スィッチ素子 32— sl〜32— snをオン状態に設定する。それにより、ワード線 31— riは、第 2スイツ チ素子 32— siを介して補助ワード線 30— iに接続される。その結果、読出し制御回 路 10は、ワード線 31— ri、第 2スィッチ素子 32— si及び補助ワード線 30— iを介して 、 Mil〜Mimの抵抗記憶素子 1に電位を印加する。
[0078] 第 2読出し制御回路 24によるブロック選択線 23— sの選択、及び、読出し制御回路 10によるスィッチ素子制御線 7—rの選択により、読出し対象となる単位ブロック 4—r sが選択される。
[0079] 次に、本発明の半導体記憶装置の実施の形態における動作について説明する。ま ず、読出し動作について説明する。ここでは、例として、図 13の単位ブロック 4— lq におけるメモリセル M31〜M3mの抵抗記憶素子 1を読み出す場合について説明す る。まず、第 1読出し制御回路 10により、読出し対象の単位ブロック 4— lqの第 1スィ ツチ素子 6— ql〜6— qmをオン状態に設定し、読出し対象でない単位ブロック 4—r xsx( (l≤rx (rx≠l)≤p、 l≤sx≤q,以下同じ））の第 1スィッチ素子 6— ql〜6— q mをオフ状態にする。同時に、第 2読出し制御回路 20により、読出し対象の単位プロ ック 4— lqの第 2スィッチ素子 32— ql〜32— qnをオン状態に設定し、読出し対象で ない単位ブロック 4— rysy( (l≤ry≤p、 l≤sy (sy≠q)≤q,以下同じ））の第 2スイツ チ素子 32— ql〜32— qnをオフ状態にする。
[0080] 次に、読出し制御回路 10により、単位ブロック 4— lqにおける読出し対象の補助ヮ ード線 30— 3とビット線 5— ql〜5— qmとの間に電位差を生じさせる。例えば、ワード 線 31— 13及び第 2スイッチング素子 32— q3を介して 30— 3に電位を与える力 又 は電流を流すこと〖こよる。単位ブロック 4— lqの読出し対象でない補助ワード線 30— ix (ix≠3)は、読出し対象でないワード線 31— lix (ix≠ 3)及び第 2スイッチング素子 32— qixを介して読出し制御回路 10により所定の電位に設定される力、又はオーブ ン状態にされる。読出し対象でない単位ブロック 4— rxsxのワード線 31— sxl〜31 — sxnは、読出し制御回路 10により所定の電位に設定される力、又はオープン状態 にされる。 [0081] 次に、単位ブロック 4— lqに接続された全てのビット線 5— ql〜5— qmに接続され た評価回路 8— q 1〜8— qmを評価制御回路 9によりほぼ同時に動作させる。これに より、評価回路8— 1〜8—111は、ビット線 5— l〜5—mの電位又は電流を評価するこ とで、メモリセル M31〜M3mの抵抗記憶素子 1の抵抗を評価し、データを判定する 。評価回路8— 1〜8— 111は、判定されたデータを読出しデータ OUTql〜OUTqm として出力する。
[0082] 図 13では、評価回路 8をビット線 5— l l〜5— qmの各々ごとに設けている力 読み 出す単位ブロック 4のビット線 5を選択する回路を設けて共用することで評価回路 8の 数を減らすことができる。
[0083] データの書き込み処理については、書き込むメモリセル Mijに対応するワード線 31 —riとビット線 5— sjとにそれぞれ書込み電流を流すことで行うことができる。これらは 、例えば、別途設けられた各抵抗記憶素子の抵抗状態を変化させる手段で行う。
[0084] 本実施の形態においても、抵抗記憶素子 1のデータによりとる抵抗値、 m、 n、 Rin、 Rtr、 Vsl, Vs2の値は第 1の実施の形態に示した条件 1を満たす組み合わせとする
[0085] 本発明の半導体記憶装置に依れば、単位ブロックをアレイ状に配置して、周辺回 路を共用できるため、より高集積化、大容量ィ匕を図ることが可能となる。
[0086] (第 3実施例）
次に、具体的な実施例を用いて本発明の実施の形態を説明する。図 14に、本発明 の半導体装置の第 3実施例を示す概略構成図である。半導体記憶装置 40aは、抵 抗記憶素子アレイ 41aと複数のセンス回路 64— 11〜64— lm、 · ··、 64— ql〜64— qmと評価制御回路 69とワード線制御回路 57とワード線終端回路 58とビット線終端 回路 60と複数の電位設定回路 59— 11〜59— lm、 · ··、 59— ql〜59— qmと読出 しワードブロック選択回路 94を具備する。
[0087] 抵抗記憶素子アレイ 41a、センス回路 64— l l〜64— qm、単位ブロック 53— 11〜 53— pq、各単位ブロック 53— rsにおけるメモリセル Ml l〜Mnm、 TMR素子 52、複 数のヮード線91 1：1〜91 1：11、複数の補助ヮード線90—1〜90—11、複数のビット 線 55— sl〜55— sm、複数の補助ビット線 51— 1〜51— m、複数の読み出しトラン ジスタ 54— sl〜54— sm、ブロック選択線 56—!:、複数の補助ワード線選択トランジ スタ92—1：1〜92—1：11、ブロック選択線 93 s、読出しワードブロック選択回路 94は、 それぞれ図 13の抵抗記憶素子アレイ 21a、評価回路 64— 11〜64— qm、単位ブロ ック 4 11〜4 pq、各単位ブロック 4— rsにおけるメモリセル Ml l〜Mnm、抵抗記 憶素子 1、複数のヮード線31—1：1〜31—1：11、複数の補助ヮード線30—1〜30—11、 複数のビット線 5— sl〜5— sm、複数の補助ビット線 3— 1〜3— m、複数の第 1スイツ チ素子 6— sl〜6— sm、スィッチ素子制御線 7—!:、複数の第 2スィッチ素子 32— si 〜32— sn、ブロック選択線 23— s、第 2読出し制御回路 24に対応し、同様の動作を 行う。
[0088] 電位設定回路 59— sjは、入力側をビット線 5— sj及び設定電位印下線 61に、出力 側をセンス回路 64— sjにそれぞれ接続されている。設定電位印下線 61からの電位 Vs2の入力に応答して、ビット線 5— sjの電位を Vs2に設定する。そして、ビット線 5— sjを流れる電流をセンス回路 64— sjへ出力する。電位設定回路 59— sjは、差動増幅 器 62と帰還抵抗 63とで構成されている。差動増幅器 62の一方の入力を設定電位印 下線 61の電位 Vs2とし、他方の入力にビット線 5— sjを接続し、さらに差動増幅器 62 の出力を帰還抵抗 63を介して接続したビット線 5 - sjの電位が電位 Vs2になるように する。
[0089] ワード線制御回路 57は、読出し制御回路 10に対応し、同様の動作を行う。読出し 対象のワード線 91—riを読出し電圧 Vrとし、読出し対象でないワード線 91—rixを電 位 Vslとする。トランジスタ 66、 67で構成されている。読出し対象でないワード線 91 — rixについては、トランジスタ 67の入力を電位 Vslとし、トランジスタ 67をオンにして ワード線 91— rixに接続する。一方、読出し対象のワード線 91— riについては、トラン ジスタ 66をオンにして読出し電圧 Vrをワード線 91— riへ印加している。また、読出し 対象の単位ブロック 53— rsについて、読出しブロック選択線 56— rを高電位にしてト ランジスタ 6— s 1〜6— smを才ンにする。
[0090] 評価制御回路 69は、評価制御回路 9に対応し、同様の動作を行う。判定を行!、デ ータを出力する処理を起動する制御信号を読出し起動線 65へ供給して、センス回路 64— sjを動作させる。カロえて、設定電位印下線 61を電位 Vs2にする。 [0091] ワード線終端回路 58は、複数のワード線 91— 1 l〜91—pnの他端及びブロック選 択線 56— 1〜56— pの他端を終端する。ビット線終端回路 60は、複数のビット線 55 — 11〜55— qmの他端及びブロック選択線 93— 1〜93— qの他端を終端する。
[0092] 各単位ブロック 53において、ワード線 91及び補助ワード線 90は 64本（n= 64)、ビ ット線 55及び補助ビット線 51は 128本 (m= 128)で構成されている。そして、 32個（ p = 32)の単位ブロック 53が共通のビット線 55により接続され、 16個（q = 32)の単位 ブロック 53が共通のワード線 91により接続され、 4Mビットのメモリが構成される。
[0093] TMR素子 (磁気抵抗素子） 52は、下部配線層 70 (Ta: 10nm)、反強磁性体層 71
(PtMn/NiFe : 10nm)、ピン層 72 (CoFe : 2. 4nm)、トンネル絶縁層 73 (A1203 : 2nm)、フリー層 74 (NiFe : 5nm)、及び上部配線層 75 (Ta: 10nm)がこの順に積層 された構造を有する。
[0094] 次に、半導体記憶装置 40aの動作方法について、単位ブロック 53— lqを書込み Z読出し対象とする場合を例として説明する。
[0095] メモリアレイ 41の書き込み動作について、単位ブロック 53— lqのメモリセル M31に 書き込みを行う場合を例として説明する。まず、ワード線制御回路 57が、単位ブロッ ク 53— 11〜53— pq【こお!ヽて、ブロック選択線 56— 1〜56— p【こより、全ての読出し トランジスタ 54— 11〜54— qmをオフ状態にする。次に、読出しワードブロック選択 回路 94力 単位ブロック 53— 11〜53— pqにお!/ヽて、ブロック選択線 93— 1〜93— qにより、全ての補助ワード線選択トランジスタ 92— l l〜92— qnをオフ状態にする。 次に、ワード線制御回路 57力 単位ブロック 53— lqの書き込むメモリセル M31のヮ ード線 91—13に電位を与え、ワード線終端回路 58により反対側端部を接地する。そ れにより両者の間にワード線書き込み電流 IWL、たとえば 3mAが流れる。また、ビッ ト線終端回路 60が、ビット線 55— q3には 0. 2V程度の電位を与え、評価制御回路 6 9がこれとは異なる電位 Vs2を電位設定回路 59— q3の設定電位に設定する。それ により、ビット線 55— q3に両極性のビット線書き込み電流 IBL、たとえば ±4mAが流 れる。これらの書込み電流による合成磁場により、 TMR素子 52のフリー層の磁ィ匕の 向きを設定することができる。それにより、 TMR抵抗を変化させ、書き込みを行うこと ができる。 [0096] 次に、読み出し動作について、単位ブロック 53— lqのメモリセル M31〜M3mに読 み出しを行う場合を例として説明する。ワード線制御回路 57が、メモリアレイ 41a内の 一つのブロック選択線 56— 1を活性化し、単位ブロック 53— lq内の補助ビット線 51 — 1〜51— mに接続された全ての読み出しトランジスタ 54— ql〜54— qmをオン状 態にする。これにより、補助ビット線 51と対応するビット線 55とが接続される。次に、 読出しワードブロック選択回路 94力 メモリアレイ 41a内の一つのブロック選択線 93 —qを活性ィ匕し、単位ブロック 53— lq内の補助ワード線 90— 1〜90— nに接続され た全ての補助ワード線選択トランジスタ 92— ql〜92— qnをオン状態にする。これに より、補助ワード線選択 90と対応するワード線 91とが接続される。次に、ワード線制 御回路 57が、読み出しを行うワード線 91— 3と読み出し電圧 Vrが印加された配線と を接続するトランジスタ 66をオン状態にする。その他のワード線 91— ixについては、 ワード線 91— ixの電位と電位 Vslが印加された配線とを接続するトランジスタ 67をォ ン状態にして、 Vslに設定する。評価制御回路 69が電位設定回路 59— ql〜59— q mの入力電圧 Vs2をゼロ電位とすると、読み出す補助ワード線 90— 3に接続された T MR素子 52を通って、同一補助ビット線 51— jに接続された他の TMR素子 52とビッ ト線 55— qjとに読み出し電流が流れる。例えば、メモリセル M31に関しては、ワード 線 91— 13 補助ワード線 90— 3 メモリセル M31の TMR素子 52 補助ビット線 5 1— 1—ビット線 55— ql—センス回路 64— qlのように読出し電流が流れる。加えて、 補助ワード線 90— 3 メモリセル M31の TMR素子 52 補助ビット線 51— 1 メモリ セル Ml l〜Mnl (メモリセル M31を除く）の TMR素子 52—補助ワード線 90— 1〜9 0— n (90— 3を除く）のようにも読出し電流が流れる。その後、所望の時間、たとえば 10ns経過後、評価制御回路 69が、センス回路 64— ql〜64— qmを読み出し起動 線 65の制御信号により起動させて、判定処理を行わせる。センス回路 64— ql〜64 qmは、読み出す補助ワード線 90— 3上の全ビット（TMR素子 52)のデータ OUT bql〜OUTbqmを出力する。
[0097] 図 15は、 Ibitの最小差と (n— 1)と (RtrZRj)との関係を示す表である。この表は、 各 TMR素子 52の TMR抵抗 Rjがデータにより lk Qと 1. 5k Qをとり、読み出しトラン ジスタ 54のオン抵抗が 10 Ω、補助ワード線選択トランジスタのオン抵抗が 5 Ω、ヮー ド制御回路 57内のトランジスタの抵抗が 5 Ωで、読み出すワード線が IVになるように Vrが与えられ、 Vslが OV、 Vs2力 の場合について、 TMR抵抗による Ibitの最小 差と (n— 1)と (RtrZRj)との関係を計算した結果を示して 、る。この最小差が正であ ることが正常に読み出しを行う必要条件である。なお、 mは 256本とした。この場合、 ( n— 1)力 、さいほど、また特に (RtrZRj)が小さいほど Ibit最小差が広がり、データ 判別が容易になることがわかる。本実施例（(RtrZRj) =0. 01)で n=64の場合、 8 1 μ Αの Ibit差が得られる。
[0098] 図 16は、 Ibitの最小差と (n— 1)と (RtrZRj)との関係を示す表である。ただし、図 15と比較して、 Vslとして 0. 01Vを印加した点が異なる。この場合、（RtrZRj)が 0. 01の条件での Ibit最小差が改善され、本実施例では 85 Aが得られる。最適な Vsl は他の条件に従う。 Rtrの低抵抗化が難しい場合、 TMR抵抗 Rjが 10kQと 15kQを とり、読み出しトランジスタ 54のオン抵抗を 100 Ω、補助ワード線選択トランジスタの オン抵抗を 50 Ω、ワード制御回路 57内のトランジスタの抵抗を 50 Ωと全体の抵抗を 10倍にすることで、 Vsl =0. 01Vで図 16の表の ΙΖΙΟの 8. 5 Aの Ibit差が得ら れる。
[0099] 本実施例では、読み出しサブブロックをビット線方向だけでなぐワード線方向にも アレイ状に配置できるため、周辺回路を共用して大容量ィ匕を図ることができる。
[0100] なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内におい て、各実施例は適宜変更され得ることは明らかである。
[0101] 以上説明したように、本発明によれば、読み出すセルを選択するスィッチ一つに対 して複数の記憶セルを接続した構成において、読み出しが可能となるため、セル面 積を小さくすることが可能となり、大容量ィ匕を実現できる。
[0102] このように、本発明の半導体記憶装置は、複数の記憶素子でスィッチ素子を共用し て高集積ィ匕を図り、記憶素子間の抵抗識別性を確保しながら、複数の記憶素子を同 時に読み出すことができる。従って、高速読み出しができ、高集積化に優れた大容量 の半導体記憶装置が実現できる。

Claims

請求の範囲
[1] 第 2方向に並んで設けられた複数の読み出しブロックと、
ここで、前記複数の読出しブロックの各々は、
前記第 2方向とは異なる第 1方向へ延在する複数の第 1配線と、
前記第 2方向に延在する複数の第 2配線と、
前記複数の第 1配線と前記複数の第 2配線とが交差する点のそれぞれに設けら れ、抵抗の変化によりデータを記憶する複数の抵抗記憶素子と
を備え、
前記複数の抵抗記憶素子の各々は、一端を前記複数の第 1配線のうちの対応す るものに、他端を前記複数の第 2配線の対応するものにそれぞれ接続され、 前記第 2方向に延在し、前記複数の第 2配線に対応して設けられた複数の第 3配 線と、
前記複数の第 3配線の各々と、前記複数の読出しブロックの各々における前記複 数の第 2配線のうちの対応するものとの間に設けられた複数の第 1読出しスィッチと、 前記複数の第 1読み出しスィッチのオン'オフを制御し、前記複数の第 1配線へ所 定の電流又は電圧を供給する第 1制御回路と、
前記複数の第 3配線に接続され、電流又は電圧の評価を行う複数の評価回路と を具備し、
前記複数の抵抗記憶素子の各々のデータの読出しは、
前記第 1制御回路が、
前記複数の第 1読み出しスィッチにより、前記複数の読出しブロックのうちから選 択読出しブロックを選択し、
前記選択読出しブロックにおける前記複数の第 1配線力 選択第 1配線を選択し て、前記所定の電流又は電圧を供給し、
前記複数の評価回路が、前記複数の第 3配線における電流又は電圧の評価を行
5
半導体記憶装置。
[2] 請求の範囲 1に記載の半導体記憶装置にお!、て、 前記複数の読み出しブロックは、前記第 1方向及び前記第 2方向に並んで設けら れ、
前記第 1方向に延在し、前記複数の 1配線に対応して設けられた複数の第 4配線と 前記複数の第 4配線の各々と、前記複数の読出しブロックの各々における前記複 数の第 1配線のうちの対応するものとの間に設けられた複数の第 2読出しスィッチと、 前記複数の第 2読み出しスィッチのオン'オフを制御する第 2制御回路と を更に具備し、
前記複数の抵抗記憶素子の各々のデータの読出し動作時に、
前記第 2制御回路が前記複数の第 2読み出しスィッチを制御し、前記第 1制御回 路が前記複数の第 1読み出しスィッチを制御することにより、前記複数の読出しブロッ クのうちから前記選択読出しブロックを選択し、
前記第 1制御回路が、前記選択読出しブロックにおける前記複数の第 4配線から 選択第 4配線を選択することにより、前記選択第 1配線を選択して、前記所定の電流 又は電圧を前記選択第 1配線へ向けて供給し、
前記複数の評価回路が、前記複数の第 3配線における電流又は電圧の評価を行
5
半導体記憶装置。
[3] 請求の範囲 1又は 2に記載の半導体記憶装置において、
前記制御回路は、前記データの読出し動作時に、前記選択読出しブロックにおけ る前記選択第 1配線以外の前記複数の第 1配線にあらかじめ設定された電流又は電 圧を印加する
半導体記憶装置。
[4] 請求の範囲 1乃至 3のいずれか一項に記載の半導体記憶装置において、
前記抵抗記憶素子が内蔵又は接続された非線形抵抗素子を含む
半導体記憶装置。
[5] 請求の範囲 1乃至 4のいずれか一項に記載の半導体記憶装置において、
前記データの読出し動作における前記選択読出しブロックにおいて、 前記複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの 抵抗値を Rja、前記複数の抵抗記憶素子のうち同じ第 2配線に接続されたものの抵 抗値を Rjb、前記読出し対象の前記複数の抵抗記憶素子のうち抵抗値が Rja以外の ものの抵抗値を Rjc、前記複数の抵抗記憶素子のうちの残りのものの抵抗を Rjd、前 記第 1読み出しスィッチのオン抵抗値を Rtr、読出しを行わない前記第 1配線に与え る電位を Vs 1、読出しを行わな 、前記第 1配線の抵抗値と前記 Vs 1との間の抵抗値 との和を Rin、読出しを行う前記第 1配線の電位を Vr、読出し動作時の第 3配線の電 位を Vs2、とそれぞれしたとき、
前記 Rjb、前記 Rjc及び前記 Rjdがそれぞれが同じ抵抗値をとつて ヽる場合を仮定 した等価回路において、前記 Rjb、前記 Rjc及び前記 Rjdが取り得る最大の抵抗値を それぞれ Rjbmax、 Rjcmax及び Rjdmaxとし、取り得る最小の抵抗値をそれぞれ Rj bmin、 Rjcmin及び Rjdminとすると、
前記等価回路より導出される読出し電流 Ibitを計算する関数 f=Ibit (Rjb, Rjc, Rj d) =f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)を用い、読出し対象の抵 抗記憶素子の抵抗値が前記 Rjaのときの前記 Ibitの最大値は、
Ibitmax(Rja) = MAX (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdmin) , Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現 れ、 最小値は、
Ibitmin(Rja) =MIN (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdmin) , Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdmin) , Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現 れ、 ここで、 MAX (a, b, c)は a, b, cのなかの最大値を、 MIN (a, b, c)は a, b, cのな かの最小値を示す関数であり、
Rjaが Rjal〜Rjapの p個の値をとるとし、隣接する 2抵抗値 Rjagと Rjah(l≤g、 g + l =h≤p)のうち Rjagのほうが小さい値であるとき、 Ibitmin (Rjag) -Ibitmax(Rjah ) >0が Rjal〜Rjapのすベての組み合わせで成り立つ
半導体記憶装置。
[6] 請求の範囲 5に記載の半導体記憶装置において、
前記関数 fが下式のように表現され、
f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)
= (-B/Rjd+Rjd- (m- 1) -D-/Rtr-Vs2- (m- l) /-Rtr-Vr/Rjc+Rj d-D/Rjc + D) / (A/Rjd-Rjd- (m—l) - C/Rtr - Rj d · C/Rc - C)；
ここで、
A=Rjb+Rtr+Rjb -Rtr/Rja
B=Vs2-Rjb (Vr-Vs2) /Rja
C=A- (n- 1) /Rin-Rtr/Rjb+ A/Rjb
D=B- (n - 1 ) /Rin - Vs 1 · (n - 1 ) /Rin - Vs 2/Rj b + B/Rjb + B/Rj d である
半導体記憶装置。
[7] 請求の範囲 1乃至 6のいずれか一項に記載の半導体記憶装置において、
前記複数の抵抗記憶素子は、磁気抵抗素子である
半導体記憶装置。
[8] 半導体記憶装置の読出し方法であって、
ここで、前記半導体記憶装置は、
第 2方向に並んで設けられた複数の読み出しブロックと、
ここで、前記複数の読出しブロックの各々は、
前記第 2方向とは異なる第 1方向へ延在する複数の第 1配線と、
前記第 2方向に延在する複数の第 2配線と、
前記複数の第 1配線と前記複数の第 2配線とが交差する点のそれぞれに設けら れ、抵抗の変化によりデータを記憶する複数の抵抗記憶素子と
を備え、
前記複数の抵抗記憶素子の各々は、一端を前記複数の第 1配線のうちの対応す るものに、他端を前記複数の第 2配線の対応するものにそれぞれ接続され、 前記第 2方向に延在し、前記複数の第 2配線に対応して設けられた複数の第 3配 線と、
前記複数の第 3配線の各々と、前記複数の読出しブロックの各々における前記複 数の第 2配線のうちの対応するものとの間に設けられた複数の第 1読出しスィッチと、 前記複数の第 1読み出しスィッチのオン'オフを制御し、前記複数の第 1配線へ所 定の電流又は電圧を供給する第 1制御回路と、
前記複数の第 3配線に接続され、電流又は電圧の評価を行う複数の評価回路と を備え、
前記半導体記憶装置の読出し方法は、
(a)前記第 1制御回路が、前記複数の第 1読み出しスィッチのオンにより、前記複数 の読出しブロックのうちから選択読出しブロックを選択するステップと、
(b)前記第 1制御回路が、前記選択読出しブロックにおける前記複数の第 1配線か ら選択第 1配線を選択して、前記所定の電流又は電圧を供給するステップと、
(c)前記複数の評価回路が、前記複数の第 3配線における電流又は電圧の評価を 概ね同時に行うステップと
を具備する
半導体記憶装置の読出し方法。
請求の範囲 8に記載の半導体記憶装置の読出し方法において、
前記半導体記憶装置は、
前記複数の読み出しブロックが、前記第 1方向及び前記第 2方向に並んで設けられ 前記第 1方向に延在し、前記複数の 1配線に対応して設けられた複数の第 4配線と 前記複数の第 4配線の各々と、前記複数の読出しブロックの各々における前記複 数の第 1配線のうちの対応するものとの間に設けられた複数の第 2読出しスィッチと、 前記複数の第 2読み出しスィッチのオン'オフを制御する第 2制御回路と を更に備え、
前記半導体記憶装置の読出し方法は、 前記 (a)ステップが、
(al)前記第 2制御回路が前記複数の第 2読み出しスィッチをオンするステップと、 (a2)前記第 1制御回路が前記複数の第 1読み出しスィッチをオンすることにより、 前記複数の読出しブロックのうちから前記選択読出しブロックを選択するステップと を備え、
前記 (b)ステップが、
(bl)前記第 1制御回路が、前記選択読出しブロックにおける前記複数の第 4配線 から選択第 4配線を選択することにより、前記選択第 1配線を選択して、前記所定の 電流又は電圧を前記選択第 1配線へ向けて供給するステップを備える
半導体記憶装置の読出し方法。
[10] 請求の範囲 8又は 9に記載の半導体記憶装置の読出し方法において、
前記 (b)ステップは、
(b2)前記制御回路が、前記選択読出しブロックにおける前記選択第 1配線以外の 前記複数の第 1配線にあら力じめ設定された電流又は電圧を印加するステップを備 える
半導体記憶装置の読出し方法。
[11] 請求の範囲 8乃至 10のいずれか一項に記載の半導体記憶装置の読出し方法にお いて、
前記選択読出しブロックにおいて、
前記複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの 抵抗値を Rja、前記複数の抵抗記憶素子のうち同じ第 2配線に接続されたものの抵 抗値を Rjb、前記読出し対象の前記複数の抵抗記憶素子のうち抵抗値が Rja以外の ものの抵抗値を Rjc、前記複数の抵抗記憶素子のうちの残りのものの抵抗を Rjd、前 記第 1読み出しスィッチのオン抵抗値を Rtr、読出しを行わない前記第 1配線に与え る電位を Vs 1、読出しを行わな 、前記第 1配線の抵抗値と前記 Vs 1との間の抵抗値 との和を Rin、読出しを行う前記第 1配線の電位を Vr、読出し動作時の第 3配線の電 位を Vs2、とそれぞれしたとき、
前記 Rjb、前記 Rjc及び前記 Rjdがそれぞれが同じ抵抗値をとつて ヽる場合を仮定 した等価回路において、前記 Rjb、前記 Rjc及び前記 Rjdが取り得る最大の抵抗値を それぞれ Rjbmax、 Rjcmax及び Rjdmaxとし、取り得る最小の抵抗値をそれぞれ Rj bmin、 Rjcmin及ぴ Rjdminとすると、
前記等価回路より導出される読出し電流 Ibitを計算する関数 f=Ibit (Rjb, Rjc, Rj d) =f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)を用い、読出し対象の抵 抗記憶素子の抵抗値が前記 Rjaのときの前記 Ibitの最大値は、
Ibitmax(Rja) = MAX (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rj bmax, Rjc max, Rjdminノ, Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdmin) , Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現され、 最小値は、
Ibitmin(Rja) =MIN (Ibit (Rjbmax, Rjcmax, Rjdmax) , Ibit (Rjbmax, Rjc max, Rjdminノ, Ibit (Rjbmax, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmax, Rjd max) , Ibit (Rjbmax, Rjcmin, Rjdmin) , Ibit (Rjbmin, Rjcmax, Rjdmin) , Ibit (Rjbmin, Rjcmin, Rjdmax) , Ibit (Rjbmin, Rjcmin, Rjdmin) )で表現され、 ここで、 MAX (a, b, c)は a, b, cのなかの最大値を、 MIN (a, b, c)は a, b, cのな かの最小値を示す関数であり、
Rjaが Rjal〜Rjapの p個の値をとるとし、隣接する 2抵抗値 Rjagと Rjah(l≤g、 g + l =h≤p)のうち Rjagのほうが小さい値であるとき、 Ibitmin (Rjag) -Ibitmax(Rjah ) >0が Rjal〜Rjapのすベての組み合わせで成り立つ
半導体記憶装置の読出し方法。
請求の範囲 11に記載の半導体記憶装置の読出し方法にぉ 、て、
前記関数 fが下式のように表現され、
f (Rja, m, n, Rin, Rtr, Vsl, Vs2, Rjb, Rjc, Rjd)
= (-B/Rjd+Rjd- (m- 1) -D-/Rtr-Vs2- (m- l) /-Rtr-Vr/Rjc+Rj d-D/Rjc + D) / (A/Rjd-Rjd- (m—l) - C/Rtr - Rj d · C/Rc - C)；
ここで、
A=Rjb+Rtr+Rjb -Rtr/Rja B=Vs2-Rjb (Vr-Vs2) /Rja
C=A- (n- 1) /Rin-Rtr/Rjb+ A/Rjb
D=B- (n - 1 ) /Rin - Vs 1 · (n - 1 ) /Rin - Vs 2/Rj b + B/Rjb + B/Rj d である
半導体記憶装置の読出し方法。
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