WO2007097007A1 - メモリ制御装置およびメモリ制御方法 - Google Patents

メモリ制御装置およびメモリ制御方法 Download PDF

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Shinichi Iwasaki
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Fujitsu Limited
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Definitions

  • the present invention relates to a data transfer technique between processing units that realize one or a plurality of functions, and in particular, efficiently uses a noffer memory in an LSI in a large-scale system having a large number of processing units.
  • the present invention relates to a memory control device and a memory control method.
  • a system LSI has a configuration in which a plurality of function blocks configured to realize one or more functions are mounted on one chip. These functional blocks can be regarded as a single processing unit such as a CPU, memory, dedicated circuit, etc., and processing in the system LSI proceeds by exchanging signals or data between these processing units. .
  • Figure 1 shows the configuration of a large-scale system LSI.
  • a large-scale system LSI 1 that performs data processing includes a plurality of system boards 10.
  • the system board 30 includes a plurality of system controllers 31 (SC # 0) and 32 (SC # 1)! Similarly, system board 10 (SB # 0) has multiple system controllers 11 (SC # 0), etc., and system board 20 (SB # 1) has multiple system controllers 21 (SC # 0), etc. With /!
  • the system controller 31 (SC # 0) is composed of multiple CPUs 51 (CPU # 0), 52 (CPU # 1), etc., or system controllers 32 (SC # 1), 11 (SC # 0) and 21 (SC # 0), etc., according to a command from a CPU (not shown) connected to any power via MAC71 (MAC # 0), 72 (MAC # 1), 73 (MAC # 3) or 74 (MAC # 4) Controls reading and writing to memory (DIMM) 81, 82, 83, or 84.
  • DIMM memory
  • Memory (DIMM) 81, 82, 83 or 84 When reading from or writing to the memory (DIMM) 81, 82, 83 or 84 controlled by the system controller 31 (SC # 0) , Memory (DIMM) 81, 82, 83 or 84 Use buffer memory 61 (M0), 62 (Ml), 62 (M3) or 64 (M4) to temporarily store data corresponding to each .
  • FIG. 2 is a diagram for explaining a phenomenon in which many instructions are concentrated in the same buffer memory.
  • the buffer memory 61 (MO) or the like has no room for receiving instructions or data, that is, if the nother memory 61 (MO) or the like becomes full or nearly full, the noffer memory 61 (MO ) Etc.
  • the BUSY control technology does not cause much problem when the large-scale system LSI 1 is relatively small, but the larger the large-scale system LSI 1, the more the system board 10 (SB # 0 ) And system board 30 (SB # 2), or between system controller 11 (SC # 0) and system controller 32 (SC # 1). The transmission time between them becomes long. As a result, the command and BUS There was a problem that a “slip” occurred between the Y signal and the command could not be received, and the command was issued to the buffer memory 61 ( ⁇ ) or the like.
  • FIG. 3 is a diagram for explaining the phenomenon of “slip” that occurs between an instruction and a BUSY signal.
  • buffer memory 61 (MO) becomes full, (5) one of the BUSY signals that prohibits sending commands, etc. from buffer memory 61 (MO) System board 30 (SB # 2) Based on the control of system controller 31 (SC # 0), (6) Passed to system controller 11 (SC # 0) of system board 10 (SB # 0) via crossbar switch 40 (XB # 0) The (7) Under the control of the system controller 11 (SC # 0), the BUSY signal is returned to the CPU (CPU # 0) of the system board 10 (SB # 0) where the first instruction is issued.
  • FIG. 4 is a diagram for explaining a problem when buffer memories corresponding to all CPUs are provided.
  • the buffer memory that each system controller has is From 4 corresponding to the number of CPUs, as shown in Fig. 4, it becomes 16 corresponding to 16 CPUs from 0 to 15. In other words, 4 times as much buffer memory as 4 forces 16 is required.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory control device and a memory control method capable of efficiently using a nother memory in a large-scale system LSI.
  • the present invention employs the following configuration in order to solve the above problems.
  • the memory control device of the present invention is a memory control device that controls access to a memory, and is a buffer memory that temporarily stores data stored in the memory.
  • a buffer memory securing packet transmitting means for transmitting a buffer memory
  • a buffer memory confirmation signal receiving means for receiving a buffer memory confirmation signal corresponding to the buffer memory securing dedicated packet transmitted by the buffer memory securing packet transmitting means
  • the buffer memory And an instruction execution means for executing the instruction received by the instruction receiving means based on the buffer memory confirmation signal received by the confirmation signal receiving means.
  • the instruction is also generated by a CPU, and the memory control device is a system controller.
  • the memory control device is an LSI for a large-scale system LSI including a plurality of the memory control devices.
  • the memory control method of the present invention is executed in a memory control device including a nota memory that temporarily stores data stored in the memory.
  • a memory control method for controlling access to a memory, for receiving an instruction to the memory, and for securing a buffer memory capacity required by the instruction in the buffer memory based on the received instruction A buffer memory reservation dedicated packet is transmitted, a buffer memory confirmation signal corresponding to the transmitted buffer memory reservation dedicated packet is received, and the received command is executed based on the received buffer memory confirmation signal.
  • FIG. 1 is a diagram showing a configuration of a large-scale system LSI.
  • FIG. 2 A diagram for explaining a phenomenon in which many instructions are concentrated in the same buffer memory.
  • FIG. 3 is a diagram for explaining a phenomenon called “slip” that occurs between an instruction and a BUSY signal.
  • FIG. 4 This is a diagram for explaining the problem when buffer memories corresponding to all CPUs are provided.
  • FIG. 5 is a diagram for explaining the flow of memory control to which the present invention is applied.
  • FIG. 6 is a diagram illustrating an example of a dedicated packet for securing a nota memory.
  • FIG. 5 is a diagram for explaining the flow of memory control to which the present invention is applied.
  • the first dedicated buffer memory securing packet corresponding to the first instruction is issued from the CPU (CPU # 0) of the system board 10 (SB # 0).
  • FIG. 6 is a diagram showing an example of a dedicated packet for securing a nother memory.
  • the buffer memory dedicated packet is 32 bits (0 to 31).
  • the 0th power and 11th bit fields are reserved ID (RSVID), and the 12th power and 15th bit fields are target.
  • the first dedicated buffer memory allocation packet issued from the CPU (CPU # 0) of the system board 10 (SB # 0) is (2) the system controller 11 (SC # (3) Passed to the system controller 31 (SC # 0) of the system board 30 (SB # 2) via the crossbar switch 40 (XB # 0).
  • the system controller 31 (SC # 0) receiving this first buffer memory allocation dedicated packet secures the necessary capacity on the buffer memory 61 (MO) by the first instruction and increments the counter. To do. If it can be confirmed that the buffer memory 61 (MO) is full based on the information stored in the first buffer memory reservation dedicated packet, (4) the first buffer memory reservation dedicated packet is As a received ACK, one of the buffer memory allocation signals indicating that the buffer memory 61 (MO) is scheduled to become full is the control signal for the system controller 31 (SC # 0) of the system board 30 (SB # 2). (5) Passed to system controller 11 (SC # 0) of system board 10 (SB # 0) through cross bus 40 (XB # 0). (6) Under the control of the system controller 11 (SC # 0), the noffer memory allocation signal is sent to the system in which the first buffer memory allocation packet is issued. Is returned to the CPU (CPU # 0) of the CPU board 10 (SB # 0).
  • the first instruction is generated from the CPU (CPU # 0) of the system board 10 (SB # 0), and (8) the control basis of the system controller 11 (SC # 0), (9 ) Passed to the system controller 31 (SC # 0) of the system board 30 (SB # 2) via the crossbar switch 40 (XB # 0). Then, the system controller 31 (SC # 0) (10) confirms that this first instruction is an instruction corresponding to the first buffer memory allocation dedicated packet, and stores the memory via MAC71 (MAC # 0). Access (DIMM) 81.
  • DIMM Access
  • the system controller 31 (SC # 0) of the system board 30 (SB # 2) sends a response to the first instruction from the memory (DIMM) 81 via the MAC 71 (MAC # 0). Return the counter and decrement the above counter. (12) Based on the control of system controller 31 (SC # 0) of system board 30 (SB # 2), (13) Via crossbar switch 40 (XB # 0) Passed to system controller 11 (SC # 0) of system board 10 (SB # 0), (14) under the control of system controller 11 (SC # 0), the response to the first instruction is the first instruction Returned to the CPU (CPU # 0) of the issued system board 10 (SB # 0).
  • the memory control device to which the present invention is applied is not limited to the above-described embodiment as long as the function is executed. Needless to say, it can be a system or an integrated device, or a system that performs processing via a network such as a LAN or WAN.
  • a system including a CPU, a ROM or RAM memory connected to a bus, an input device, an output device, an external recording device, a medium drive device, and a network connection device. That is, a ROM or RAM memory, an external recording device, and a portable recording medium that record software program codes for realizing the system of the above-described embodiment are supplied to the memory control device, and the memory control device Needless to say, this is achieved even if the computer reads and executes the program code.
  • the read-out program code itself realizes the new function of the present invention
  • the portable recording medium on which the program code is recorded constitutes the present invention. Will do.
  • Examples of portable recording media for supplying program codes include flexible disks, hard disks, optical disks, magneto-optical disks, CD-ROMs, CD-Rs, DVD-ROMs, DVD-RAMs, magnetic tapes, Various recording media recorded via a non-volatile memory card, ROM card, network connection device (in other words, communication line) such as e-mail and personal computer communication can be used.
  • the computer executes the program code read out on the memory, thereby realizing the functions of the above-described embodiment and operating on the computer based on the instruction of the program code. While the operating system or the like performs part or all of the actual processing, the functions of the above-described embodiment are realized by the processing.
  • the program code and the program (data) provided by the provider of the portable recording medium read out are connected to the computer with the function expansion board inserted into the computer. After being written to the memory of the function expansion unit, the CPU of the function expansion board or function expansion unit performs part or all of the actual processing based on the instructions of the program code.
  • the function of the above-described embodiment can also be realized by this processing.
  • the present invention is not limited to the embodiments described above, and can take various configurations or shapes without departing from the gist of the present invention.

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Abstract

　メモリに格納されるデータを一時的に格納するバッファメモリを備え、メモリに対する命令を受信し、受信した命令に基づいて、命令によって必要なバッファメモリの容量をバッファメモリに確保するためのバッファメモリ確保専用パケットを送信し、送信されたバッファメモリ確保専用パケットに対応するバッファメモリ確認信号を受信し、受信したバッファメモリ確認信号に基づいて、受信した命令を実行することにより、大規模システムＬＳＩにおいてバッファメモリを効率的に利用することが可能なメモリ制御装置およびメモリ制御方法を提供する。

Description

明 細 書
メモリ制御装置およびメモリ制御方法
技術分野
[0001] 本発明は、 1つまたは複数の機能を実現する処理ユニット間のデータ転送技術に 関し、特に、多数の処理ユニットを有する大規模システムに LSIおいて、ノ ッファメモ リを効率的に利用するメモリ制御装置およびメモリ制御方法に関する。
背景技術
[0002] 従来、システム LSIは、 1つまたは複数の機能を実現するように構成された機能プロ ックが複数個、 1つのチップ上に搭載される構成になっている。これらの機能ブロック は、例えば、 CPU,メモリ、専用回路などの 1つの処理ユニットとして捉えることが可能 であり、これらの処理ユニット間で信号あるいはデータを交換することによりシステム L SIにおける処理が進行する。
[0003] このようなシステム LSIが大規模ィ匕してくると、機能ブロック間、すなわち、処理ュニ ット間での信号のやり取りで問題が出てくる。
図 1は、大規模システム LSIの構成を示す図である。
[0004] 図 1において、データ処理を行う大規模システム LSI 1は、複数のシステムボード 10
(SB # 0)、 20 (SB # 1)および 30 (SB # 2)がクロスバスイッチ 40 (XB # 0)を介して 接続されている。システムボード 30 (SB # 2)は、複数のシステムコントローラ 31 (SC # 0)および 32 (SC # 1)等を備えて!/、る。同様に、システムボード 10 (SB # 0)は、複 数のシステムコントローラ 11 (SC # 0)等を備え、システムボード 20 (SB # 1)は、複 数のシステムコントローラ 21 (SC # 0)等を備えて!/、る。
[0005] システムコントローラ 31 (SC # 0)は、複数の CPU51 (CPU # 0)、 52 (CPU # 1) 等、あるいはシステムコントローラ 32 (SC # 1)、 11 (SC # 0)および 21 (SC # 0)等の 何れ力と接続された不図示の CPUからの命令に従い、 MAC71 (MAC # 0)、 72 ( MAC # 1)、 73 (MAC # 3)または 74 (MAC # 4)を介してメモリ（DIMM) 81、 82、 83または 84への読み書きをコントロールする。そして、システムコントローラ 31 (SC # 0)がコントロールするメモリ（DIMM) 81、 82、 83または 84への読み書きの際には 、メモリ（DIMM) 81、 82、 83または 84のそれぞれに対応して一時的にデータを格 納するバッファメモリ 61 (M0)、 62 (Ml)、 62 (M3)または 64 (M4)を利用する。
[0006] ところが、大規模システム LSI 1が巨大化していくにつれ、多数の命令やデータ（デ ータパケット）が同一のバッファメモリ 61 (MO)、 62 (Ml)、 62 (M3)または 64 (M4) に集中してしまうことがあった。
[0007] 図 2は、多くの命令が同一のバッファメモリに集中してしまう現象を説明するための 図である。
図 2に示したように、何れかの CPUからの複数の命令（リクエスト）力メモリ（DIMM) 81に格納されたデータを必要としている場合には、多くの命令がバッファメモリ 61 ( MO)に集中してしまい、ノ ッファメモリ 61 (MO)が溢れてしまう。
[0008] このような事態を打破するためには、ノッファメモリ 61 (MO)だけでなく全てのバッフ ァメモリ 62 (Ml)、 62 (M3)および 64 (M4)を大容量のものとする必要がある力 そ れはコスト的にも現実的ではないので、現状のバッファメモリ 61 (MO)等を効率的に 利用することが要求される。
[0009] そこで、バッファメモリ 61 (MO)等に命令やデータを受信する余裕がなくなると、す なわち、ノッファメモリ 61 (MO)等がフルあるいはフルに近い状態になると、ノ ッファメ モリ 61 (MO)等から命令等の送信を禁止する BUSY信号を発信する技術 (BUSY制 御技術）がある。この BUSY制御技術によれば、バッファメモリ 61 (MO)が命令等で 溢れてしまう事態を減少することができる。
[0010] また、 1つのシステムコントローラ 31 (SC # 0)に命令を渡す全ての CPU51 (CPU
# 0)、 52 (CPU # 1)等のそれぞれに対応する複数のバッファメモリを用意すれば、 ノ ッファメモリ 61 (MO)が命令等で溢れてしまう事態を減少することができる。
発明の開示
[0011] し力しながら、上記 BUSY制御技術は、大規模システム LSI 1が比較的小さな場合 にはそれほど問題は発生しないが、大規模システム LSI1が大きくなればなるほど、 システムボード 10 (SB # 0)とシステムボード 30 (SB # 2)との間、あるいはシステムコ ントローラ 11 (SC # 0)とシステムコントローラ 32 (SC # 1)との間等、様々な LSI間の 距離が長くなり、これらの間での伝送時間が長くなつてしまう。その結果、命令と BUS Y信号との間に「すべり」が生じてしま 、、実際には命令を受信できな 、バッファメモリ 61 (ΜΟ)等に対して命令が発せられてしまうという問題点があった。
[0012] 図 3は、命令と BUSY信号との間に生じる「すべり」という現象を説明するための図 である。
図 3において、まず、（1)システムボード 10 (SB # 0)の CPU (CPU # 0)から発せら れた第 1の命令は、（2)システムコントローラ 11 (SC # 0)の制御の基、（3)クロスバス イッチ 40 (XB # 0)を介して、システムボード 30 (SB # 2)のシステムコントローラ 31 ( SC # 0)に渡される。すると、システムコントローラ 31 (SC # 0)は、（4) MAC71 (MA C # 0)を介してメモリ（DIMM) 81にアクセスする。
[0013] この時点でバッファメモリ 61 (MO)がフノレになった場合には、（5)バッファメモリ 61 ( MO)から命令等の送信を禁止する BUSY信号の 1つ力 システムボード 30 (SB # 2 )のシステムコントローラ 31 (SC # 0)の制御の基、（6)クロスバスイッチ 40 (XB # 0) を介して、システムボード 10 (SB # 0)のシステムコントローラ 11 (SC # 0)に渡される 。そして、（7)システムコントローラ 11 (SC # 0)の制御の基、 BUSY信号は第 1の命 令が発せられたシステムボード 10 (SB # 0)の CPU (CPU # 0)へ返される。
[0014] ところ力 上記（1)第 1の命令の発信から上記（7)の BUSY信号の受信の間に、 (8 )システムボード 10 (SB # 0)の CPU (CPU # 0)から第 2の命令が発生され、その第 2の命令力 （9)システムコントローラ 11 (SC # 0)の制御の基、（10)クロスバスイッチ 40 (XB # 0)を介して、システムボード 30 (SB # 2)のシステムコントローラ 31 (SC # 0 )に渡された際には、ノ ッファメモリ 61 (M0)はすでにフルの状態であり、システムコ ントローラ 31 (SC # 0)は第 2の命令を受信できな 、状態となって!/、る。この状態が「 すべり」である。
[0015] なお、このような「すべり」が発生していても、（11)システムボード 30 (SB # 2)のシ ステムコントローラ 31 (SC # 0)は、 MAC71 (MAC # 0)を介してメモリ（DIMM) 81 から第 1の命令に対する応答を返し、 (12)システムボード 30 (SB # 2)のシステムコ ントローラ 31 (SC # 0)の制御の基、（ 13)クロスバスイッチ 40 (XB # 0)を介して、シ ステムボード 10 (SB # 0)のシステムコントローラ 11 (SC # 0)に渡される。そして、（1 4)システムコントローラ 11 (SC # 0)の制御の基、第 1の命令に対する応答は第 1の 命令が発せられたシステムボード 10 (SB # 0)の CPU (CPU # 0)へ返される。
[0016] また、このような「すべり」が発生しな 、ように余裕を持って BUSY信号を発生するよ うにすると、すなわち、ノ ッファメモリ 61 (MO)等が完全にフルにはならずフルに近い 状態になった時点で、ノ ッファメモリ 61 (MO)等から命令等の送信を禁止する BUSY 信号を発信するようにすると、バッファメモリ 61 (MO)等の容量に無駄が生じてしまう という問題点があった。
[0017] また、全ての CPUのそれぞれに対応するバッファメモリを用意した場合にも、大規 模システム LSI1が大きくなればなるほど多くのノッファメモリを用意しなくてはならず コストアップになってしなうという問題点があった。
[0018] 図 4は、全ての CPUに対応するバッファメモリを備えた場合の問題点を説明するた めの図である。
例えば、 1つのシステムボードが 4つのシステムコントローラを備えており、各システ ムコントローラがそれぞれ 4つずつの CPUを備えて!/、るような場合、各システムコント ローラが備えるバッファメモリは、従来の CPUの数に対応する 4つから、図 4に示すよ うに、 0番から 15番までの 16個の CPUに対応する 16個になる。すなわち、 4力 16 へと 4倍のバッファメモリが必要となってしまう。
[0019] 本発明は、上記事情に鑑みてなされたもので、大規模システム LSIにおいてノッフ ァメモリを効率的に利用することが可能なメモリ制御装置およびメモリ制御方法を提 供することを目的とする。
[0020] 本発明は、上記課題を解決するため、下記のような構成を採用した。
すなわち、本発明の一態様によれば、本発明のメモリ制御装置は、メモリへのァク セスを制御するメモリ制御装置であって、前記メモリに格納されるデータを一時的に 格納するバッファメモリと、前記メモリに対する命令を受信する命令受信手段と、前記 命令受信手段によって受信した命令に基づいて、前記命令によって必要な前記バッ ファメモリの容量を前記バッファメモリに確保するためのバッファメモリ確保専用バケツ トを送信するバッファメモリ確保専用パケット送信手段と、前記バッファメモリ確保専用 パケット送信手段によって送信されたバッファメモリ確保専用パケットに対応するバッ ファメモリ確認信号を受信するノ ッファメモリ確認信号受信手段と、前記バッファメモリ 確認信号受信手段によって受信したバッファメモリ確認信号に基づ ヽて、前記命令 受信手段によって受信した命令を実行する命令実行手段とを備えることを特徴とする
[0021] また、本発明のメモリ制御装置は、前記命令が CPU力も発生され、前記メモリ制御 装置がシステムコントローラであることが望ま U、。
また、本発明のメモリ制御装置は、前記メモリ制御装置が、前記メモリ制御装置を複 数個備える大規模システム LSIのための LSIであることが望ましい。
[0022] また、本発明の一態様によれば、本発明のメモリ制御方法は、メモリに格納されるデ ータを一時的に格納するノ ッファメモリを備えたメモリ制御装置において実行される、 前記メモリへのアクセスを制御するメモリ制御方法であって、前記メモリに対する命令 を受信し、前記受信した命令に基づいて、前記命令によって必要な前記バッファメモ リの容量を前記バッファメモリに確保するためのバッファメモリ確保専用パケットを送 信し、前記送信されたバッファメモリ確保専用パケットに対応するノ ッファメモリ確認 信号を受信し、前記受信したバッファメモリ確認信号に基づいて、前記受信した命令 を実行することを特徴とする。
図面の簡単な説明
[0023] [図 1]大規模システム LSIの構成を示す図である。
[図 2]多くの命令が同一のバッファメモリに集中してしまう現象を説明するための図で ある。
[図 3]命令と BUSY信号との間に生じる「すべり」という現象を説明するための図であ る。
[図 4]全ての CPUに対応するバッファメモリを備えた場合の問題点を説明するための 図である。
[図 5]本発明を適用したメモリ制御の流れを説明するための図である。
[図 6]ノッファメモリ確保専用パケットの例を示す図である。
発明を実施するための最良の形態
[0024] 以下、図面に基づいて本発明を適用した実施の形態を説明する。
まず、本発明の概略を説明する。 すなわち、本発明は、システムコントローラ力メモリ（DIMM)へのアクセスを行う際 に、ノ ッファメモリ確保専用のパケットを事前に送信しておき、あら力じめノッファメモ リの格納領域を確保した後に、実際のアクセスを行うというものである。
[0025] これにより、ノッファメモリの量を増やさずに「すべり」の発生を激減させたメモリ制御 が行えるのである。
図 5は、本発明を適用したメモリ制御の流れを説明するための図である。
[0026] 図 5において、まず、（1)システムボード 10 (SB # 0)の CPU (CPU # 0)から第 1の 命令に対応する第 1のバッファメモリ確保専用パケットを発する。
図 6は、ノ ッファメモリ確保専用パケットの例を示す図である。
[0027] 図 6において、バッファメモリ確保専用パケットは 32ビット（0〜31)であり、 0力ら 11 ビット目のフィールドにはリザーブ ID (RSVID)、 12力ら 15ビット目のフィールドには ターゲットである宛先のシステムボードの番号 (TARGET)、 16力 18ビット目のうち 16ビット目には BANK—ID、 17力ら 18ビット目には MAC—ID、 24力ら 30ビット目 にはオペコード (OPC)が格納される。
[0028] 図 5の説明に戻り、このシステムボード 10 (SB # 0)の CPU (CPU # 0)から発せら れた第 1のバッファメモリ確保専用パケットは、（2)システムコントローラ 11 (SC # 0) の制御の基、（3)クロスバスイッチ 40 (XB # 0)を介して、システムボード 30 (SB # 2) のシステムコントローラ 31 (SC # 0)に渡される。
[0029] すると、この第 1のバッファメモリ確保専用パケットを受け取ったシステムコントローラ 31 (SC # 0)は、第 1の命令により必要なバッファメモリ 61 (MO)上の容量を確保する とともにカウンタをインクリメントする。そして、第 1のバッファメモリ確保専用パケットに 格納された情報に基づいて、ノ ッファメモリ 61 (MO)がフルになることが確認できた 場合には、（4)第 1のバッファメモリ確保専用パケットを受信した ACKとして、ノ ッファ メモリ 61 (MO)がフルになる予定であることを示すバッファメモリ確保信号の 1つが、 システムボード 30 (SB # 2)のシステムコントローラ 31 (SC # 0)の制御の基、（5)クロ スバスィッチ 40 (XB # 0)を介して、システムボード 10 (SB # 0)のシステムコントロー ラ 11 (SC # 0)に渡される。そして、（6)システムコントローラ 11 (SC # 0)の制御の基 、 ノッファメモリ確保信号は第 1のバッファメモリ確保専用パケットが発せられたシステ ムボード 10 (SB # 0)の CPU (CPU # 0)へ返される。
[0030] その後、（7)システムボード 10 (SB # 0)の CPU (CPU # 0)から第 1の命令が発生 され、（8)システムコントローラ 11 (SC # 0)の制御の基、（9)クロスバスイッチ 40 (XB # 0)を介して、システムボード 30 (SB # 2)のシステムコントローラ 31 (SC # 0)に渡さ れる。すると、システムコントローラ 31 (SC # 0)は、（10)この第 1の命令が第 1のバッ ファメモリ確保専用パケットに対応した命令であることを確認し、 MAC71 (MAC # 0 )を介してメモリ（DIMM) 81にアクセスする。
[0031] そして、 （11)システムボード 30 (SB # 2)のシステムコントローラ 31 (SC # 0)は、 M AC71 (MAC # 0)を介してメモリ（DIMM) 81から第 1の命令に対する応答を返すと ともに上記カウンタをデクリメントし、（ 12)システムボード 30 (SB # 2)のシステムコント ローラ 31 (SC # 0)の制御の基、（ 13)クロスバスイッチ 40 (XB # 0)を介して、システ ムボード 10 (SB # 0)のシステムコントローラ 11 (SC # 0)に渡され、（14)システムコ ントローラ 11 (SC # 0)の制御の基、第 1の命令に対する応答は第 1の命令が発せら れたシステムボード 10 (SB # 0)の CPU (CPU # 0)へ返される。
[0032] 他方、上記（1)第 1のバッファメモリ確保専用パケットの発信の後、（15)システムボ ード 10 (SB # 0)の CPU (CPU # 0)力も第 2の命令に対応する第 2のバッファメモリ 確保専用パケットが発生され、その第 2のバッファメモリ確保専用パケットが、（16)シ ステムコントローラ 11 (SC # 0)の制御の基、（17)クロスバスイッチ 40 (XB # 0)を介 して、システムボード 30 (SB # 2)のシステムコントローラ 31 (SC # 0)に渡された際に は、バッファメモリ 61 (M0)がフルになっていなくとも、前記第 1のバッファメモリ確保 専用パケットによりバッファメモリ 61 (M0)の容量がフルになる予定であることが確認 できる。
[0033] 以上、本発明の実施の形態を、図面を参照しながら説明してきたが、上述してきた 本発明の実施の形態は、メモリ制御装置の一機能としてハードウェアまたは DSPボ ードゃ CPUボードでのファームウェアもしくはソフトウェアにより実現することができる
[0034] また、本発明が適用されるメモリ制御理装置は、その機能が実行されるのであれば 、上述の実施の形態に限定されることなぐ単体の装置であっても、複数の装置から なるシステムあるいは統合装置であっても、 LAN、 WAN等のネットワークを介して処 理が行なわれるシステムであってもよ 、ことは言うまでもな 、。
[0035] また、バスに接続された CPU、 ROMや RAMのメモリ、入力装置、出力装置、外部 記録装置、媒体駆動装置、ネットワーク接続装置で構成されるシステムでも実現でき る。すなわち、前述してきた実施の形態のシステムを実現するソフトエアのプログラム コードを記録した ROMや RAMのメモリ、外部記録装置、可搬記録媒体を、メモリ制 御装置に供給し、そのメモリ制御装置のコンピュータがプログラムコードを読み出し実 行すること〖こよっても、達成されることは言うまでもない。
[0036] この場合、可搬記録媒体等力 読み出されたプログラムコード自体が本発明の新 規な機能を実現することになり、そのプログラムコードを記録した可搬記録媒体等は 本発明を構成することになる。
[0037] プログラムコードを供給するための可搬記録媒体としては、例えば、フレキシブルデ イスク、ハードディスク、光ディスク、光磁気ディスク、 CD-ROM, CD-R, DVD- ROM, DVD-RAM,磁気テープ、不揮発性のメモリーカード、 ROMカード、電子 メールやパソコン通信等のネットワーク接続装置 (言 、換えれば、通信回線)を介して 記録した種々の記録媒体などを用いることができる。
[0038] また、コンピュータ (情報処理装置）がメモリ上に読み出したプログラムコードを実行 することによって、前述した実施の形態の機能が実現される他、そのプログラムコード の指示に基づき、コンピュータ上で稼動している OSなどが実際の処理の一部または 全部を行な ヽ、その処理によっても前述した実施の形態の機能が実現される。
[0039] さらに、可搬型記録媒体力 読み出されたプログラムコードやプログラム (データ)提 供者カゝら提供されたプログラム (データ）が、コンピュータに挿入された機能拡張ボー ドゃコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そ のプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わ る CPUなどが実際の処理の一部または全部を行な 、、その処理によっても前述した 実施の形態の機能が実現され得る。
[0040] すなわち、本発明は、以上に述べた実施の形態に限定されるものではなぐ本発明 の要旨を逸脱しない範囲内で種々の構成または形状を取ることができる。

Claims

請求の範囲
[1] メモリへのアクセスを制御するメモリ制御装置であって、
前記メモリに格納されるデータを一時的に格納するバッファメモリと、
前記メモリに対する命令を受信する命令受信手段と、
前記命令受信手段によって受信した命令に基づいて、前記命令によって必要な前 記バッファメモリの容量を前記バッファメモリに確保するためのバッファメモリ確保専用 パケットを送信するバッファメモリ確保専用パケット送信手段と、
前記バッファメモリ確保専用パケット送信手段によって送信されたバッファメモリ確 保専用パケットに対応するバッファメモリ確認信号を受信するバッファメモリ確認信号 受信手段と、
前記バッファメモリ確認信号受信手段によって受信したバッファメモリ確認信号に基 づ 、て、前記命令受信手段によって受信した命令を実行する命令実行手段と、 を備えることを特徴とするメモリ制御装置。
[2] 前記命令は、 CPU力 発生され、
前記メモリ制御装置は、システムコントローラである、
ことを特徴とする請求項 1に記載のメモリ制御装置。
[3] 前記メモリ制御装置は、前記メモリ制御装置を複数個備える大規模システム LSIの ための LSIであることを特徴とする請求項 1に記載のメモリ制御装置。
[4] メモリに格納されるデータを一時的に格納するバッファメモリを備えたメモリ制御装 置において実行される、前記メモリへのアクセスを制御するメモリ制御方法であって、 前記メモリに対する命令を受信し、
前記受信した命令に基づ!/、て、前記命令によって必要な前記バッファメモリの容量 を前記バッファメモリに確保するためのバッファメモリ確保専用パケットを送信し、 前記送信されたバッファメモリ確保専用パケットに対応するノ ッファメモリ確認信号 を受信し、
前記受信したバッファメモリ確認信号に基づ 、て、前記受信した命令を実行する、 ことを特徴とするメモリ制御方法。
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