WO2007042631A1

WO2007042631A1 - Procede d'ecriture par bloc dans une memoire

Info

Publication number: WO2007042631A1
Application number: PCT/FR2006/002137
Authority: WO
Inventors: Ahmed Kari; Christophe Moreaux; David Naura; Pierre Rizzo
Original assignee: Stmicroelectronics Sa
Priority date: 2005-10-05
Filing date: 2006-09-19
Publication date: 2007-04-19
Also published as: US20090094410A1; US7881124B2; FR2891653A1; EP1932159A1; CN101278356A; CN101278356B

Abstract

L'invention concerne un procédé d'écriture par bloc dans une mémoire non volatile programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot. Selon l'invention, le procédé comprend des étapes de détermination d'une durée d'écriture d'un mot en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, et de commande de la mémoire pour écrire successivement chaque mot (D) dans la mémoire pendant la durée d'écriture.

Description

PROCEDE D'ECRITURE PAR BLOC DANS UNE MEMOIRE

La présente invention concerne l'écriture par bloc dans une mémoire non volatile, par exemple du type Flash ou EEPROM (Electrically Erasable and Programmable Read OnIy Memory) . . La présente invention concerne plus particulièrement l'écriture de données dans une mémoire d'un circuit intégré sans contact de type passif, alimenté électriquement par une tension produite à partir d'un signal d'antenne. Les circuits intégrés sans contact passifs sont généralement destinés aux applications RFID (Radio Frequency IDentification) et peuvent être du type à couplage inductif ou "à couplage électrique".

Les circuits intégrés passifs du premier type comprennent une bobine d'antenne, émettent des données par modulation de charge et sont alimentés par couplage inductif en présence d'un champ magnétique dont la fréquence est généralement de 1 ' ordre de la dizaine de MHz . De tels circuits intégrés sont par exemple décrits par les normes ISO/IEC 14443A/B, ISO/IEC 15693 qui prévoient une fréquence de travail de 13,56 MHz.

Les circuits intégrés passifs du second type sont alimentés électriquement par un champ électrique UHF oscillant à plusieurs centaines de MHz, et émettent des données par modulation du taux de réflexion de leur circuit d'antenne (technique appelée "backscattering") . De tels circuits intégrés sont par exemple décrits par la spécification industrielle EPCTM-GEN2 ( "Radio-Frequency Identity Protocols Class-1 Genera.tion-2 - UHF RFID Protocol for Communications at 860 MHz - 960 MHz") en cours de normalisation. Ils sont généralement utilisés dans les applications dites à longue portée ("long range"), dans lesquelles la distance entre le circuit intégré et une station d'émission/réception de données mettant le champ électrique, appelée communément lecteur, peut atteindre plusieurs mètres.

Comme ces circuits intégrés sont passifs, c'est-à- dire alimentés électriquement à distance, leur portée dépend directement de leur consommation électrique . En d'autres termes, moins ils consomment d'énergie, plus leur portée est grande. Il est donc essentiel de réduire leur consommation électrique autant que possible. Dans cette optique, la mémoire du circuit intégré constitue un poste important de consommation d'énergie électrique.

L'écriture par bloc d'un ou plusieurs mots dans une mémoire de type EEPROM par exemple, peut être effectuée soit de manière simultanée, soit de manière séquentielle. Les cellules mémoire de la mémoire sont réparties suivant des lignes de mot et des lignes de bit transversales aux lignes de mot. Pour permettre l'écriture simultanée de plusieurs mots, chaque ligne de mot regroupe les cellules mémoire correspondant au nombre de bits formant un mot, multiplié par le nombre de mots maximum susceptibles d'être programmés simultanément. L'ensemble des mots d'une ligne de mot forme une page. La programmation des cellules mémoire est effectuée à l'aide d'un verrou de programmation connecté à chaque ligne de bit. Par conséquent, le nombre de mots susceptibles d'être programmés simultanément est directement lié au nombre de verrous de programmation.

Or, la programmation des cellules mémoire nécessite notamment l'application d'une haute tension aux verrous de programmation connectés aux lignes de bit des cellules mémoire à programmer. Cette haute tension est produite par un générateur de haute tension à partir de l'énergie reçue par le circuit intégré. L'énergie reçue par le circuit intégré doit donc être suffisante pour générer une haute tension susceptible d'alimenter tous les verrous de programmation. En outre, les verrous de programmation comprennent des transistors haute tension qui contribuent à augmenter la surface active de la mémoire, cette surface active ayant une influence directe sur la consommation électrique. Lorsqu'ils ne sont pas actifs, ces transistors haute tension présentent également un taux de fuite non négligeable qui contribue à augmenter la consommation électrique de la mémoire . Par conséquent, le nombre de verrous de programmation dans une mémoire influence directement la consommation électrique de la mémoire.

Il en résulte que les mémoires programmables par page de plusieurs mots conviennent mal aux circuits intégrés sans contact passifs, en particulier si l'on souhaite augmenter leur portée. Par ailleurs, il a déjà été envisagé de simuler un mode de programmation par page dans une mémoire programmable uniquement par mot. A cet effet, les mots du bloc à écrire sont mémorisés dans une mémoire tampon, puis inscrits séquentiellement dans la mémoire. Pour qu'un bloc de plusieurs mots puisse être inscrit dans la mémoire dans un délai déterminé, il est généralement nécessaire de réduire la durée du cycle d'écriture de la mémoire. Or la programmation d'une cellule mémoire nécessite l'application d'une haute tension aux verrous de programmation pendant un certain temps qui ne peut être réduit qu'au prix d'une réduction de la fiabilité de la programmation. Par ailleurs, il est préférable d'appliquer cette haute tension progressivement pour ne pas risquer d'endommager les transistors à grille flottante des cellules mémoire.

Ainsi, un objectif de la présente invention est de prévoir un procédé programmation par bloc d'une mémoire non volatile, dans lequel les mots du bloc sont écrits séquentiellement, sans réduire la durée d'un cycle normal d'écriture d'un mot. Cet objectif est atteint par la prévision d'un procédé d'écriture par bloc dans une mémoire non volatile programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot, le procédé comprenant des étapes d' écriture séquentielle de chaque mot du bloc à écrire dans la mémoire.

Selon l'invention, le procédé comprend des étapes consistant à :

- déterminer une durée d'écriture d'un mot en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, et

- commander la mémoire pour écrire successivement chaque mot dans la mémoire pendant la durée d'écriture.

Selon un mode de réalisation de l'invention, l'écriture de chaque mot dans la mémoire comprend une étape d'application à la mémoire d'une haute tension nécessaire à l ' écriture du mot dans la mémoire .

Selon un mode de réalisation de l'invention, 1' écriture de chaque mot dans la mémoire comprend une étape d'application d'une tension d'écriture augmentant progressivement jusqu'à atteindre une haute tension nécessaire à l ' écriture du mot dans la mémoire .

Selon un mode de réalisation de l'invention, la durée de l'augmentation progressive de la tension d'écriture appliquée à la mémoire jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture de chaque mot .

Selon un mode de réalisation de l'invention, la. durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée d'exécution d'une commande d'écriture d'un bloc.

Selon un mode de réalisation de l'invention, la mémoire est une mémoire EEPROM d'un circuit intégré sans contact passif. L'invention concerne également un circuit intégré sans contact passif comprenant une mémoire de données non volatile programmable électriquement, et une unité de traitement conçue pour exécuter des commandes d'écriture par bloc, un bloc à écrire comprenant au moins un mot binaire, chaque mot d'un bloc à écrire étant écrit séquentiellement dans la mémoire.

Selon l'invention, le circuit intégré comprend :

- des moyens pour déterminer une durée d'écriture de chaque mot d'un bloc à écrire, en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, et

— des moyens de commande de la mémoire pour commander l'écriture de chaque mot d'un bloc à écrire dans la mémoire pendant la durée d'écriture.

Selon un mode de réalisation de l'invention, le circuit intégré comprend un circuit survolteur pour fournir une haute tension nécessaire à l'écriture de chaque mot dans la mémoire. Selon un mode de réalisation de l'invention, le circuit intégré comprend un circuit activé à chaque écriture d'un mot dans la mémoire, pour augmenter progressivement une tension d'écriture appliquée à la mémoire jusqu'à que soit atteinte une haute tension nécessaire à l'écriture d'un mot dans la mémoire.

Selon un mode de réalisation de l'invention, la durée de l'augmentation progressive de la tension d'écriture appliquée à la mémoire jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture de chaque mot.

Selon un mode de réalisation de l'invention, la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée d'exécution d'une commande d'écriture d'un bloc. Selon un mode de réalisation de l'invention, la mémoire est une mémoire EEPROM.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation de l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

- la figure 1 représente schématiquement l'architecture d'un circuit intégré sans contact selon l'invention ; - la figure 2 illustre un exemple de réalisation d'une mémoire non volatile représentée sous forme de bloc en figure 1 ;

- la figure 3 représente sous forme de blocs un circuit logique du circuit intégré illustré sur la figure 1 ; - la figure 4 est un organigramme décrivant des opérations effectuées par le circuit logique de la figure 3 sur réception d'une commande d'écriture par bloc ;

- la figure 5 est un schéma électrique d'un circuit de génération de rampe représenté sous forme de bloc en figure 1 ;

- les figures 6A à 6F sont des chronogrammes de signaux électriques illustrant le fonctionnement du circuit intégré selon l'invention.

Le circuit intégré TG représenté en figure 1 comprend de façon classique un circuit d'antenne 1, un circuit d'alimentation électrique RFST, un circuit de démodulation DEM, un circuit décodeur DEC, un circuit de modulation MOD, une unité de contrôle CPU, une mémoire

MEM de type EEPROM (effaçable et programmable électriquement) , un circuit survolteur HVCT et un oscillateur OSC fournissant un signal d'horloge CK à l'unité CPU.

En présence d'un champ électrique émis par un lecteur RD représenté schématiquement, des signaux d'antenne alternatifs de faible amplitude (quelques dixièmes de Volt) apparaissent sur les brins conducteurs du circuit d'antenne 1.

Le circuit RFST fournit une tension Vcc assurant l'alimentation électrique du circuit intégré. La tension Vcc est produite à partir des signaux d'antenne. Le circuit RFST est par exemple une pompe de charges primaire qui utilise les signaux d'antenne alternatifs comme signaux de pompage. La tension Vcc est typiquement de l'ordre du Volt à quelques Volt. La tension Vcc produite est compatible avec les technologies les plus récentes du domaine de la microélectronique, qui permettent de réaliser des circuits intégrés de faible encombrement, implantés sur une microplaquette de silicium d'une surface inférieure au mm2 et fonctionnant avec une tension d'alimentation de l'ordre de 1,8 V.

Le circuit de modulation MOD reçoit de l'unité de contrôle CPU des données DTx à émettre, généralement sous forme codée, et module l'impédance du circuit d'antenne 1 en fonction de ces données, ici en appliquant au circuit RFST un signal de modulation d'impédance S(DTx) ayant pour effet de court-circuiter des étages de la pompe de charges primaire.

Le circuit DEM démodule les signaux d'antenne et fournit un signal démodulé RS. Le circuit décodeur DEC décode les données reçues à partir du signal démodulé RS et fournit à l'unité CPU des données DTr véhiculées par ces signaux. De telles données sont envoyées par le lecteur RD en modulant le champ électrique émis par le lecteur, par exemple par une modulation de l'amplitude du champ électrique.

Le circuit survolteur HVCT comprend par exemple une pompe de charges et un circuit assurant l ' excitation de la pompe de charges. Le circuit d'excitation fournit à la pompe de charges deux signaux de pompage basse fréquence et en opposition de phase, générés à partir du signal d'horloge CK. La pompe de charges fournit une haute tension Vhv, typiquement de 10 à 15 V, à partir de la tension Vcc (ou directement à partir des signaux d'antenne) . La tension Vhv est appliquée à la mémoire MEM par l'intermédiaire d'un générateur de rampe RGEN et d'un commutateur SCT. Le générateur de rampe RGEN permet d'appliquer progressivement la tension Vhv à la mémoire MEM pendant des phases d'écriture, afin de ne pas endommager les cellules mémoire. La haute tension fournie sous forme de rampe à la sortie du générateur de rampe RGEN est désignée ici Vpp. Le commutateur SCT applique à la mémoire MEM soit la tension Vcc, soit la tension Vpp lorsque la mémoire MEM est accédée en lecture et respectivement en écriture.

L'unité de contrôle CPU reçoit ainsi du lecteur RD, par l'intermédiaire du circuit d'antenne 1 et des circuits RFST, DEM et DEC, des commandes de lecture ou d'écriture de la mémoire MEM, incluant une adresse d'écriture ou de lecture AD, les commandes d'écriture comprenant en outre des données à écrire D. Elle renvoie des messages pouvant contenir des données lues dans la mémoire, notamment en réponse à une commande de lecture.

L'écriture d'une donnée comprend généralement l'effacement de cellules mémoire désignées par l'adresse reçue, correspondant à l'écriture d'un "0" dans les cellules mémoire, puis la programmation des cellules mémoire devant recevoir un "1".

Lorsqu'une commande d'écriture est reçue, l'unité CPU active le circuit HVCT pour générer la tension Vhv. Ensuite, l'unité CPU applique à la mémoire l'adresse d'écriture AD et les données à écrire D, puis active le circuit interrupteur SCT pour qu'une impulsion de tension Vpp ayant la durée d'un cycle d'écriture soit appliquée à la mémoire MEM. Ici, l'unité CPU active le circuit HVCT en appliquant sur une entrée de contrôle de ce circuit un signal "ON" égal à 1, et active le circuit interrupteur SCT en appliquant sur une entrée de contrôle de ce circuit un signal "WR" égal à 1. La figure 2 représente un exemple de réalisation de la mémoire MEM adaptée à un circuit intégré sans contact de faible consommation électrique. La mémoire MEM comprend un plan mémoire MA, un décodeur de ligne RDEC, un décodeur de colonne CDEC, des verrous d'effacement et de programmation LT, LTG, des transistors de sélection ST et un amplificateur de lecture SA. Le plan mémoire MA comprend des cellules mémoire MC effaçables et programmables électriquement agencées selon des lignes horizontales et verticales et reliées à des lignes de mot Ri (i étant un nombre entier compris entre 0 et n) et à des lignes de bit BLj (j étant un nombre entier compris entre 0 et p) . Les verrous d'effacement et de programmation LT et les transistors ST sont reliés aux lignes de bit du plan mémoire, et sélectionnés par un signal SCj fourni par le décodeur CDEC. Les verrous LT reçoivent les bits D(j) des données D(p:0) à écrire dans le plan mémoire. Le circuit de lecture SA comprend un amplificateur de lecture relié aux lignes de bits du plan mémoire MA par l ' intermédiaire des transistors de sélection ST et fournissant les bits b lus dans le plan mémoire .

Chaque ligne de mot Ri comprend une ligne de sélection SELi connectée au décodeur de ligne RDEC et aux cellules mémoire de la ligne de mot. Chaque ligne de mot comprend en outre un transistor de contrôle de grille CGT dont la grille est commandée par la ligne de sélection SELi. Une ligne de contrôle de grille CG relie le drain des transistors de contrôle de grille CGT à la sortie d'un verrou LTG commandé par le décodeur de colonne CDEC-

Chaque cellule mémoire MC comprend un transistor d'accès AT monté en série avec un transistor à grille flottante FGT. La source du transistor FGT est connectée à la masse. La grille du transistor AT est connectée à la ligne de sélection SELi de la ligne de mot Ri à laquelle la cellule mémoire appartient. La grille des transistors FGT d'une ligne de mot Ri est connectée à la source du transistor CGT commun aux cellules mémoire de la ligne de mot. Le drain du transistor AT est connecté à la ligne de bit BLk de la colonne de bit Ck. Le fonctionnement d'une telle cellule-mémoire est basé sur l'effet tunnel (ou effet Fowler-Nordheim) et consiste à induire des déplacements de la tension de seuil du transistor à grille flottante FGT en injectant ou en retirant des charges de sa grille flottante au travers d'une fine couche d'oxyde séparant la grille flottante de la zone en silicium dopé formant le transistor. Une opération d'effacement ou de programmation d'une cellule mémoire consiste à injecter ou extraire des charges électriques par effet Fowler- Nordheim dans la grille flottante du transistor FGT. Le transistor FGT présente une tension de seuil VTl (par exemple égale à environ -2 V) à l'état programmé, et une tension de seuil VT2 (par exemple égale à environ 4 V) à l'état effacé supérieure à la tension VTl. Lorsqu'une tension de lecture Vread comprise entre VTl et VT2 est appliquée par l'intermédiaire du transistor CGT, sur la grille de contrôle du . transistor FGT, celui-ci reste bloqué s'il est effacé, ce qui correspond par convention à un "0" logique, et est passant s'il est programmé, ce qui correspond à un "1" logique. Bien entendu, une convention inverse peut être retenue.

La figure 3 représente un circuit LC de l'unité de traitement CPU, conçu pour recevoir et traiter les données reçues DTr. Le circuit LG comprend trois registres CMDC, DTDC, PDEC dans lesquels sont répartis différents champs des données reçues . Le registre CMDC reçoit un mot de commande CMD. Le registre DTDC reçoit un ou plusieurs mots à écrire dans la mémoire. Le registre PDEC reçoit un nombre N de données à écrire dans le cas où la commande CMD reçue est une commande d'écriture par bloc.

Selon l'invention, le circuit LC comprend une machine d'état à états finis FSM et un circuit logique LDDR pour traiter des commandes d'écriture par bloc. La machine d'état FSM est cadencée par le signal d'horloge CK et fournit au circuit logique LDDR des signaux d'ordre de chargement LD, de division DIV et de décrémentation du nombre de données à écrire N. La machine d'état FSM reçoit du circuit logique LDDR un signal indiquant lorsque le nombre N est à 0. La machine FSM est déclenchée par un signal BW transmis par le registre CMDC et indiquant si la commande CMD est une commande d'écriture par bloc. Le circuit logique LDDR, également cadencé par le signal d'horloge CK, charge le nombre N du registre PDEC à la suite d'un ordre de chargement indiqué par le signal LD.

Le fonctionnement de la machine d'état FSM couplée au circuit logique LDDR est illustré par l'organigramme de la figure 4. Le traitement exécuté par la machine d'état est déclenché par le signal BW de détection d'une commande d'écriture par bloc. Ce traitement consiste notamment à calculer la durée du cycle de lecture en divisant une durée maximale Tprg du cycle de lecture par le nombre N de mots du bloc à écrire, puis à commander l'écriture de chaque mot du bloc.

Lors de la première étape Sl de ce traitement, la machine d'état cherche à détecter un changement d'état du signal BW. Si un tel changement d'état est détecté, la machine d'état émet le signal LD pour que le circuit LDDR charge la valeur N du nombre de mots à écrire stockée dans le registre PDEC (étape S2) . A l'étape suivante S3, la machine d'état émet le signal DIV pour ordonner au circuit LDDR de diviser la durée du cycle de lecture Tprg par le nombre N. A l'étape suivante S4, le nombre N est décrémenté par le circuit LDDR sur ordre DECN de la machine d'état. A l'étape suivante S5, la machine d'état émet le signal WR de déclenchement de l'écriture d'un mot, ce signal étant appliqué au commutateur SCT. A l'étape suivante S6, la machine d'état teste si la valeur décrémentée de N a atteint la valeur 0. Si la valeur décrémentée de N n'est pas nulle, le traitement se poursuit à l'étape S4 de décrémentation de N. La figure 5 représente un exemple de circuit de générateur de rampe RGEN lorsque le nombre maximum de mots d'un bloc à écrire est égal à 4. Ce circuit comprend trois transistors NMOS TNl, TN2 , TN3 , chacun de ces transistors ayant leur source connectée à la masse et leur grille connectée à leur drain. Le drain de chacun des transistors TN2 et TN3 est en outre connecté à la source d'un transistor NMOS TN4, TN5. Les grilles des deux transistors TN4 et TN5 sont commandées par la valeur d'un bit N(O), N(I) du nombre N de mots d'un bloc à écrire dans la mémoire MEM. Les drains des transistors TNl, TN4, TN5 sont connectés au drain d'un transistor PMOS TP2 dont la source reçoit la tension d'alimentation Vcc et la grille reçoit un courant de référence Irefp.

Les drains des transistors TNl, TN4, TN5 sont également connectés à la grille d'un transistor NMOS TN6 dont la source est connectée à la masse et le drain est connecté à un condensateur C et à la grille d'un transistor NMOS TN8. La source du transistor TN8 est connectée au drain et à la grille d'un transistor NMOS TN9 dont la source est connectée à la masse. Le drain du transistor TN8 est connecté aux grilles de transistors NMOS TN7 et TNlO, et au drain d'un transistor PMOS TPl. La grille du transistor TPl est commandée par une tension de polarisation Bhv et la source de ce transistor reçoit la haute tension Vhv. Le drain du transistor TN7 reçoit la haute tension Vhv et la source de ce transistor est reliée au drain du transistor TISI6 par l'intermédiaire du condensateur C. Le drain du transistor TNlO reçoit la haute tension Vhv et la source de ce transistor fournit la tension Vpp.

Suivant la valeur de N, l'un, l'autre ou les deux transistors TN4 et TN5 sont passants. Il en résulte que le courant Iref qui circule dans le transistor TN6 est égal au courant II qui circule dans le transistor TNl, éventuellement additionné du courant 12 circulant dans les transistors TN2, TN4, et/ou du courant 13 circulant dans les transistors TN3, TN5. Le tableau 1 suivant résume les valeurs du courant Iref en fonction de la valeur de N :

Tableau 1

L'ensemble formé par les transistors TN6, TN7, TN8 et TN9 forme un miroir de courant dans lequel le condensateur C est chargé à courant constant par le courant Iref . La pente de charge du condensateur C est donc constante et la durée de la charge du condensateur est inversement proportionnelle à la valeur du courant Iref.

Les transistors TN2 et TN3 sont dimensionnés de manière à ce que le courant 12 traversant le transistor

TN2 soit inférieur au courant 13 traversant le transistor

TN3. Avantageusement, les transistors TN2 et TN3 sont dimensionnés de manière à ce que :

12 ≈ II, et 13 = 2-11. De cette manière, la durée de la charge du condensateur C est égale à 1, 1/2, 1/3 et 1/4 de fois une durée prédéfinie lorsque N est respectivement égal à 1, 2, 3 et 4. La tension du signal RAMP sur le drain du transistor TPl augmente avec une pente constante à partir de 0 pendant que le condensateur C se charge. Il en résulte que la tension Vpp sur la source du transistor TlO augmente de 0 V pour atteindre la haute tension Vhv à la fin de la charge du condensateur.

Si le nombre maximum de mots d'un bloc est supérieur à 4 , il suffit de prévoir des étages supplémentaires en parallèle avec les étages comportant les transistors TN2, TN4 d'une part et d'autre part TN3 , TN5.

Les figures 6A à 6F représentent l ' aspect des signaux ON, WR, Vhv et Vpp. Les signaux ON et WR sont représentés en figure 6A, la tension Vhv est représentée en figure 6B. A un instant tO précédant un premier cycle d'écriture, les signaux ON et WR sont à 0 et la tension Vhv est nulle. A un instant tl, l'unité CPU met le signal ON à 1 et la tension Vhv commence à monter. A un instant t2, l'unité CPU met le signal WR à 1, mais le circuit commutateur. SCT reste bloqué car l'application du signal WR sur l'entrée de contrôle du circuit SCT est inhibée. A un instant t3 , la tension Vhv atteint une valeur de seuil Vc. Le circuit RGEN se déclenche et une rampe de tension Vpp est appliquée à la mémoire MEM. A un instant t4, la tension Vpp atteint un plateau égal à Vc et reste stable au voisinage du plateau jusqu'à un instant t5 qui marque la fin du cycle d'écriture d'un mot. A la fin de ce cycle, l'unité CPU met le signal WR à 0 tout en laissant le signal ON à 1. A la fin du cycle d'écriture d'un bloc, l'unité CPU met le signal ON à 0. Les figures 6C à 6F représentent l'aspect du signal Vpp lorsque le nombre N de mots à écrire est égal respectivement à 1, 2, 3 et 4. Les figures 6C à 6F montrent que la durée d'écriture d'un bloc Db = t5-t3 est constante quel que soit le nombre N de mots du bloc à écrire. La durée du cycle d'écriture d'un mot Dc étant égale à la durée Db (figure 6C) , divisée par 2 (figure 6D) , divisée par 3 (figure 6E) et divisée par 4 (figure 6F) si le nombre N de mots du bloc à écrire est égal respectivement à 1, 2, 3 et 4. Les figures 6C à 6F montrent également que le rapport de la durée de la rampe Dr = t4-t3 sur la durée du cycle d'écriture d'un mot Dc est sensiblement constant lorsque N varie.

Le tableau 2 suivant rassemble les valeurs de la durée Dc d'un cycle d'écriture d'un mot en fonction du nombre de mots du bloc à écrire, lorsque la durée d'un cycle d'écriture d'un bloc est fixée à 20 ms :

Tableau 2

Dans cet exemple, l'intervalle de temps entre deux cycles consécutifs d'écriture d'un mot d'un bloc est de l'ordre de 50 μs.

La durée normale d'un cycle d'écriture d'un mot est généralement choisie de manière à assurer une fiabilité d'écriture suffisante. La durée de la rampe Dr est choisie de manière à éviter d'endommager les transistors à grille flottante, et en particulier à limiter le stress appliqué à la couche isolante de la grille flottante.

Avantageusement, la durée du cycle d'écriture d'un mot appliquée lors de l'exécution d'une commande d'écriture d'un mot est fixée à une valeur inférieure à la durée du cycle d'écriture d'un bloc. Ainsi, la durée d'exécution d'une commande d'écriture d'un mot est par exemple fixée à la moitié de la durée du cycle d'écriture d'un bloc. L'écriture d'un seul mot peut être effectuée à l'aide de la commande d'écriture par bloc au lieu de la commande d'écriture d'un mot. Ce choix permet d'obtenir une fiabilité d'écriture améliorée. II apparaîtra clairement à l'homme de l'art que l'invention est susceptible de diverses variantes de réalisation. Ainsi, lorsque la mémoire nécessite d'être alimentée par une haute tension durant une opération d'écriture, il n'est pas indispensable que cette haute tension suive une rampe pour être appliquée progressivement à la mémoire. L'utilité d'une telle rampe dépend en fait des caractéristiques de la mémoire. Il n'est pas non plus indispensable que la durée de cette rampe soit inversement proportionnelle au nombre de mots du bloc à écrire. La durée de cette rampe peut par exemple être choisie constante quel que soit le nombre de mots du bloc à écrire.

La présente invention est également susceptible de diverses applications et n'est pas uniquement destinée aux circuits sans contact UHF fonctionnant par couplage électrique. L'invention s'applique notamment aux circuits intégrés à couplage inductif et s'applique de façon générale à tout circuit intégré ou transpondeur comportant une mémoire non volatile et dont la consommation électrique doit être aussi faible que possible. L'invention ne s'applique pas non plus uniquement aux circuits intégrés comportant une mémoire EEPROM. Elle s'applique plus généralement à tout circuit intégré comportant une mémoire non volatile, pour lequel il est souhaitable de réduire la consommation électrique tout en fiabilisant les opérations d'écriture par bloc.

Claims

REVENDICATIONS

1. Procédé d'écriture par bloc dans une mémoire non volatile (MEM) programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot (D) , le procédé comprenant des étapes d'écriture séquentielle de chaque mot du bloc à écrire dans la mémoire, caractérisé en ce qu' il comprend des étapes consistant à :

— déterminer une durée d'écriture (Dc) d'un mot en divisant une durée fixée d'écriture d'un bloc (Db) par le nombre de mots (N) du bloc à écrire, et

— commander la mémoire (MEM) pour écrire successivement chaque mot (D) dans la mémoire pendant la durée d' écriture.

2. Procédé selon la revendication 1, dans lequel l'écriture de chaque mot (D) dans la mémoire (MEM) comprend une étape d'application à la mémoire d'une haute tension (Vhv) nécessaire à l'écriture du mot dans la mémoire .

3. Procédé selon la revendication 1 ou 2, dans lequel l'écriture de chaque mot (D) dans la mémoire (MEM) comprend une étape d'application d'une tension d'écriture (Vpp) augmentant progressivement jusqu'à atteindre une haute tension (Vhv) nécessaire à l'écriture du mot dans la mémoire .

4. Procédé selon la revendication 3 , dans lequel la durée (Dr) de l'augmentation progressive de la tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à atteindre la haute tension (Vhv) , est proportionnelle à la durée d'écriture (Dc) de chaque mot (D) .

5. Procédé selon l'une des revendications 1 à 4, dans lequel la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée (Db) d'exécution d'une commande d'écriture d'un bloc.

6. Procédé selon l'une des revendications 1 à 5, dans lequel la mémoire (MEM) est une mémoire EEPROM d'un circuit intégré sans contact passif (TG) .

7. Circuit intégré sans contact passif (TG) comprenant une mémoire de données non volatile (MEM) programmable électriquement, et une unité de traitement

(CPU) conçue pour exécuter des commandes d'écriture par bloc, un bloc à écrire comprenant au moins un mot binaire, chaque mot (D) d'un bloc à écrire étant écrit séquentiellement dans la mémoire, caractérisé en ce qu'il comprend :

- des moyens (LC) pour déterminer une durée (Dc) d'écriture de chaque mot (D) d'un bloc à écrire, en divisant une durée fixée d'écriture d'un bloc (Db) par le nombre de mots (N) du bloc à écrire, et

— des moyens de commande (LC) de la mémoire (MEM) pour commander l'écriture de chaque mot d'un bloc à écrire dans la mémoire (MEM) pendant la durée d'écriture (Dc) .

8. Circuit intégré selon la revendication 7, comprenant un circuit survolteur (HVCT) pour fournir une haute tension (Vhv) nécessaire à l'écriture de chaque mot (D) dans la mémoire (MEM) .

9. Circuit intégré selon la revendication 7 ou 8, comprenant un circuit (RGEN) activé à chaque écriture d'un mot dans la mémoire (MEM), pour augmenter progressivement une tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à que soit atteinte une haute tension (Vhv) nécessaire à l'écriture d'un mot dans la mémoire .

10. Circuit intégré selon la revendication 9, dans lequel la durée (Dr) de l'augmentation progressive de la tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture (Dc) de chaque mot.

11. Circuit intégré selon l'une des revendications 7 à 10, dans lequel la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée (Db) d'exécution d'une commande d'écriture d'un bloc .

12. Circuit intégré selon l'une des revendications 7 à 11, dans lequel la mémoire (MEM) est une mémoire EEPROM.