WO2006114875A1 - 半導体集積回路 - Google Patents

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Toshio Sasaki
Yoshihiko Yasu
Ryo Mori
Koichiro Ishibashi
Yusuke Kanno
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology

Definitions

  • a typical method for reducing power consumption when a function module in a semiconductor integrated circuit is in a standby state is to stop a clock supplied to the function module. If the leakage current at the time is large, even if the internal clock of the function module that is in the standby state is stopped, the power consumption reduction effect is not sufficient.
  • the first is output when a cut-off command is output.
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-92359 (Fig. 1)
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-215214 (FIG. 4)
  • the present inventor has studied to cut off the power supply of the semiconductor integrated circuit. According to this, in the conventional technology, a certain amount of gate size is grouped as a functional module and used as a unit of power shutdown, and if a power shutdown area is set in that unit, it is impossible to divide the power area after layout It was found. In other words, the semiconductor chip floor plan is determined in advance, the functional modules that should be powered off are determined, and the power shutdown area is set. It was difficult to reconfigure the power shut-off area in the semiconductor integrated circuit because it was impossible to reconfigure the power shut-off block due to the relationship with the surrounding blocks.
  • the first invention is provided with a cell region in which a plurality of core cells are arranged, and a power switch arranged corresponding to each cell region, each of which shuts off a plurality of power supplies in units of the core cell. An area is formed, and for each power cut-off area, the power can be cut off by the corresponding power switch.
  • the power switch can be a MOS transistor whose gate size is determined in accordance with the area of the power cut-off area corresponding to the power switch.
  • a comparison circuit is provided for comparing the identification information for each power shut-off area and the input comparison input information, and based on the comparison result of the comparison circuit.
  • the operation of the power switch can be controlled.
  • the second invention provides a cell region in which a plurality of core cells are arranged, a power switch arranged corresponding to each cell region, and a metal upper layer line coupled to the power switch. And a metal lower layer line coupled to the metal upper layer line at the intersection. Then, each core cell unit is divided into a plurality of power cut-off areas, the metal lower layer lines are divided corresponding to the division of the power cut-off areas, and the power switch corresponding to each power cut-off area is divided. The power supply can be shut down by the touch.
  • the power switch includes one end of the metal upper layer line. And a fourth MOS transistor provided in the middle portion of the metal upper layer line.
  • FIG. 5 is a circuit diagram of a configuration example of a main part in FIG.
  • FIG. 10 is another layout explanatory diagram of the main part in the semiconductor integrated circuit.
  • FIG. 11 is another layout explanatory diagram of the main part in the semiconductor integrated circuit.
  • FIG. 12 is another layout explanatory diagram of the main part in the semiconductor integrated circuit.
  • FIG. 16 is another layout explanatory diagram of the main part in the semiconductor integrated circuit.
  • a semiconductor integrated circuit 100 shown in FIG. 1 (A) is not particularly limited, but includes a microcomputer formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique. And a plurality of cell regions 205 to 214 and power switch circuits 201 to 204 capable of shutting off power supply to the plurality of cell regions 205 to 214.
  • the power switch circuits are arranged on both sides of the plurality of cell regions 205 to 214.
  • a to F indicate power cutoff groups.
  • power supply can be shut off by the corresponding power switch circuits 201 to 204.
  • the power line is deprived for each power cut-off group.
  • FIG. 3 shows another configuration example of the main part of the semiconductor integrated circuit according to the present invention.
  • the lines to be originally divided are connected by arranging the logic cells, the lines are divided in advance. It is preferable to arrange the arranged space cells.
  • the power switch must determine the gate size (gate width Z gate length) so that the level of the second low potential power supply VSSM line can be set to the ground level within a predetermined time. For example, as shown in FIG. 3, consider a case where core arrays 301, 302, 303, and 304 are formed by rearrangement wiring.
  • FIG. 5 shows a configuration example of the power switch circuit 201.
  • the comparison circuit 502 is formed by a combination of an exclusive OR gate, an OR gate, and a NOR gate.
  • the logical value “000” is given to the arithmetic counter 201-0 by the initial value register 408, the logical value “00 1” is given to the arithmetic counter in the selection circuit 201-1, and the arithmetic circuit 201—n A logical value “111” is given to the operation counter.
  • the force is identification information for each power cut-off area.
  • the metal upper layer line 702 coupled to the power switch 703 whose operation is controlled by the control signal SW (b) is coupled to the corresponding metal lower layer line 701 by the contact 902 in the power cutoff group A.
  • control signals SW (a) and SW (b) power supply cutoff groups A and B are selectively disconnected from the low-potential-side power supply VSS line cable to cut off the power supply to power supply cutoff groups A and B. be able to.
  • the thickness of the gate oxide film is preferably determined in consideration of inrush current, channel leakage current, and the like.
  • the gate size of the power switch is preferably adjusted according to the circuit size of the power shut-off groups A and B.
  • all power switches 731, 732, 733, 734 before relocation are set to standard sizes.
  • the circuit scales of power shut-off groups A and B are equal as shown in Fig. 10 (B), and the power shut-off groups A and B as shown in Fig. 10 (C).
  • the circuit scale may be different.
  • the sizes of power switches 731, 732, 733, and 734 are the same as before relocation.
  • FIG. 12 shows another configuration example of the main part in the semiconductor integrated circuit according to the present invention.
  • a plurality of power switches 731 to 734 and 741 to 744 are provided on both ends of the plurality of metal upper layer lines 702, and one ends of the plurality of metal upper layer lines 702 are alternated. Furthermore, the power switches 731 to 734 and 741 to 744 can be coupled.
  • the power switches 73 1 to 734 are coupled to the first low potential side power supply VSS line 104-1 and the power switches 741 to 744 are coupled to the first low potential side power supply VSS line 104-2.
  • the power switches 731 to 734 and 741 to 744 can cut off the power supply to the different metal upper layer lines 702 based on the control signal. In this way, it is possible to cope with an increase in the number of power shut-off areas.
  • the second regions 191, 192, 193 may be supplied hierarchically with the second low-potential power supply VSSM.
  • the power switches 181, 182 coupled to the second low potential side power supply VSSM line are provided, and power switches 183 to 188 are provided as switches belonging to the lower side of the power switches 181, 182.
  • the power switches 183 to 188 can be used to shut off the power for each of the cell regions 191, 192, 193.
  • a constant propagation prevention circuit 252, 272 may be provided.
  • the indefinite propagation prevention circuits 252, 272 are not particularly limited, but are constituted by two-input AND gates. A signal between the power shut-off areas 251, 253 is input to one input terminal of the 2-input AND gate, and a control signal 254, 255 is transmitted to the other input terminal. When the control signals 254 and 255 are set to low level, the 2-input AND gate is deactivated and its output logic is fixed, thereby preventing indefinite propagation.
  • FIG. 21 shows the operation timing of the main part in FIG.
  • the acknowledge signal ACK is a signal for indicating to the outside that the power-off control is being performed, and is generated by a circuit (not shown) that generates the control signals SW (a) and SW (b).
  • the inrush current RI flows more when the power switch 731, 732, 733 has a smaller gate size (see 261) than when the power switch 731, 732, 733 has a larger gate size (see 262).
  • the gate size is determined within the allowable range of power supply noise.
  • the through current can be suppressed by slowly starting up the power switch gate.
  • VCC voltage
  • SW (a) and SW (b) the high potential side power supply VDD.
  • power switch circuits 221, 222, 223, 224 can be provided along the four edge portions of the rectangular cell region 705.
  • the metal lower layer line 701 is coupled to the power switch circuits 221 and 223, and the metal upper layer line 702 is coupled to the power switch circuits 222 and 224.
  • the four areas of Senore region 705 Power switch circuits 221, 222, 223, and 224 are provided so as to extend to the marginal area, and the power switch circuits 221, 222, 223, and 224 enable and disable power supply to the sensing area 705.
  • the combined resistance value in the path can be lowered, and the voltage level drop during power supply can be suppressed.
  • FIG. 23 it is possible to cope with an increase in the number of power cut-off areas by providing cutting portions 231 and 232 in a part of the metal lower layer line 701 and dividing the line.
  • the present invention can be widely applied to semiconductor integrated circuits.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

　電源遮断エリアの適正化を図ることを目的とする。 　複数のコアセルが配列されて成るセル領域と、上記セル領域毎に対応して配置された電源スイッチとを設け、それぞれ上記コアセル単位で複数の電源遮断エリアを形成し、上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断を可能とする。それにより、上記コアセル単位で電源遮断エリアを細かく設定することができ、電源遮断エリアの適正化を達成する。電源遮断エリアの適正化により、スタンバイ時の消費電流の低減を達成する。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、半導体集積回路のレイアウト技術に関し、特に、トランジスタや論理ゲー トで構成する最小セル (以下、コアセルと記す)が多数結合されることにより、所定の機 能を有する機能モジュールが形成される半導体集積回路に適用して有効な技術に 関する。
背景技術
[0002] 半導体集積回路中の機能モジュールが待機状態であるときの消費電力を低減させ るための典型的な方法としては、機能モジュール内部に供給するクロックを停止する ことであるが、トランジスタのオフ時のリーク電流が大きい場合には、待機状態である 機能モジュールの内部クロック停止を行っても、消費電力削減効果が十分ではない 。使用しない回路ブロックに流れるリーク電流を遮断し、消費電力の低減ィ匕を図ること ができる半導体集積装置として、例えば特許文献 1に記載されているように、遮断指 令が出力されると第 1の電源幹線と第 2の電源幹線との接続部分を遮断する電源遮 断手段を設けるとともに、その電源遮断手段の回路構成を複数のスイッチング素子を 並列配置したものと等価構成にした技術が知られている。
[0003] また、回路の誤動作や回路面積の増加を防止しつつ一部の回路の電源電圧を遮 断して消費電力を低減させるための技術として、例えば特許文献 2に記載されて 、る ように、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロッ クへの電源電圧の供給を遮断可能に構成し、信号が分岐される前の位置に、ブロッ ク間インタフェース回路を設けることが知られて 、る。
[0004] さらに、機能モジュール内への電源供給を遮断した際に、電圧的にフローティング 状態になるため、この信号を入力とする電源遮断を行わない機能モジュールの入力 ゲートがフローティングになり、結果としてその入力ゲートにリーク電流を生じさせる原 因となる。その対策としては、例えば特許文献 3に記載されているように、電源遮断を 行う機能モジュールの出力端子と電源遮断を行わな 、機能モジュールの入力端子と の間に、電圧固定回路を設け、この電圧固定回路が、電源遮断時に、機能モジユー ルへの信号電圧をグラウンドレベルに固定することで、電源遮断を行わな 、機能モジ ユールの入力ゲートがフローティングになるのを回避すると良い。
[0005] 特許文献 1：特開平 10— 200050号公報（図 11)
特許文献 2 :特開 2003— 92359号公報（図 1)
特許文献 3：特開 2003— 215214号公報（図 4)
発明の開示
発明が解決しょうとする課題
[0006] 本発明者は、半導体集積回路の電源遮断につ!、て検討した。それによれば、従来 技術では、ある程度のゲート規模を機能モジュールとしてまとめて電源遮断の単位と しており、その単位で電源遮断エリアを設定すると、レイアウト後は電源エリアの分割 が不可能とされることが見出された。すなわち、事前に半導体チップのフロアプランを 決定して電源遮断すべき機能モジュールを定めて電源遮断エリアを設定することか ら、電源遮断エリアは、その後の遮断エリアサイズ、遮断すべき論理エリアの変更な どの遮断ブロックの再設定は、周囲ブロックとの関係により、作り直しが不可能とされ ること力ら、半導体集積回路における電源遮断エリアの適正化が困難とされた。
[0007] 本発明の目的は、電源遮断エリアの適正化を図るための技術を提供することにある
[0008] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0009] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0010] 〔1〕第 1発明は、複数のコアセルが配列されて成るセル領域と、上記セル領域毎に 対応して配置された電源スィッチとを設け、それぞれ上記コアセル単位で複数の電 源遮断エリアを形成し、上記電源遮断エリア毎に、それに対応する上記電源スィッチ によって電源遮断を可能とする。
[0011] 上記の手段によれば、上記コアセル単位で電源遮断エリアを細力べ設定することが できるため、電源遮断エリアの適正化を図ることができる。電源遮断エリアが適正化さ れることにより、スタンノ ィ時の消費電流の低減を図ることができる。
[0012] 〔2〕上記〔1〕において、グランドラインとされる第 1低電位側電源ラインと、上記コア セルに結合された第 2低電位側電源ラインとを設け、上記電源スィッチは、上記第 1 低電位側電源ラインと上記第 2低電位側電源ラインとを断続可能に設ける。
[0013] 〔3〕上記〔2〕にお 、て、上記第 2低電位側電源ラインの分割によって複数の電源遮 断エリアを設けることができる。
[0014] 〔4〕上記〔3〕にお 、て、上記電源スィッチは、それに対応する上記電源遮断エリア の面積に応じてゲートサイズが決定された MOSトランジスタとすることができる。
[0015] 〔5〕上記〔4〕において、上記電源遮断エリア毎の識別情報と、入力された比較用入 力情報とを比較するための比較回路を設け、上記比較回路の比較結果に基づいて 上記電源スィッチの動作を制御することができる。
[0016] 〔6〕第 2発明は、複数のコアセルが配列されて成るセル領域と、上記セル領域毎に 対応して配置された電源スィッチと、上記電源スィッチに結合されたメタル上位層ライ ンと、上記メタル上位層ラインに交差するとともに、その交差箇所で上記メタル上位層 ラインに結合されたメタル下位層ラインとを設ける。そして、それぞれ上記コアセル単 位で複数の電源遮断エリアに分割し、上記電源遮断エリアの分割に対応して上記メ タル下位層ラインを分割し、上記電源遮断エリア毎に、それに対応する上記電源スィ ツチによって電源遮断を可能とする。
[0017] 〔7〕上記〔6〕において、グランドラインとされる第 1低電位側電源ラインを設け、上記 電源スィッチは、上記第 1低電位側電源ラインと上記メタル上位層ラインとを断続可 能に設けられた MOSトランジスタを含む。
[0018] 〔8〕上記〔7〕にお ヽて、上記電源スィッチには、上記メタル上位層ラインの両端側 に配置された MOSトランジスタを含めることができる。
[0019] 〔9〕上記〔8〕において、電源スィッチには、上記メタル上位層ラインを電気的に分割 可能な第 1MOSトランジスタと、上記メタル下位層ラインを電気的に分割可能な第 2 MOSトランジスタとを含めることができる。
[0020] 〔10〕上記〔6〕において、上記電源スィッチには、上記メタル上位層ラインの一端部 に設けられた第 3MOSトランジスタと、上記メタル上位層ラインの中間部に設けられ た第 4MOSトランジスタとを含めることができる。
発明の効果
[0021] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0022] すなわち、電源遮断エリアの適正化を図った半導体集積回路を提供することができ る。
図面の簡単な説明
[0023] [図 1]本発明にかかる半導体集積回路における主要部のレイアウト説明図である。
[図 2]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 3]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 4]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 5]図 4における主要部の構成例回路図である。
[図 6]図 4における主要部の構成例回路図である。
[図 7]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 8]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 9]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 10]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 11]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 12]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 13]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 14]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 15]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 16]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 17]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 18]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 19]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 20]上記半導体集積回路における主要部の別のレイアウト説明図である。 [図 21]図 20に示される回路における主要部の動作タイミング図である。
[図 22]上記半導体集積回路における主要部の別のレイアウト説明図である。
[図 23]上記半導体集積回路における主要部の別のレイアウト説明図である。
符号の説明
[0024] 100 半導体集積回路
201〜204, 221〜224 電源スィッチ回路
305〜308, 312, 313, 703, 731〜734, 751〜754 電源スィッチ
VDD 高電位側電源
VSS 第 1低電位側電源
VSSM 第 2低電位側電源
A, B, C 電源遮断エリア
701, メタル下位層ライン
702, 831, 832 メタル上位層ライン
発明を実施するための最良の形態
[0025] 図 1 (A)には、本発明にかかる半導体集積回路の構成例が示される。
[0026] 図 1 (A)に示される半導体集積回路 100は、特に制限されないが、公知の半導体 集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形 成されたマイクロコンピュータとされ、複数のセル領域 205〜214と、上記複数のセル 領域 205〜214への電源供給を遮断可能な電源スィッチ回路 201〜204とを含んで 成る。電源スィッチ回路は、上記複数のセル領域 205〜214の両側に配置される。 上記セル領域 205〜214において、 A〜Fは電源遮断グループを示している。電源 遮断グループ A〜Fは、それに対応する電源スィッチ回路 201〜204により電源供 給の遮断が可能とされる。セル領域 205〜214〖こおいて、ひとつのセル領域内に異 なる電源遮断グループが形成される場合には、当該電源遮断グループ毎に電源ライ ンが分害 ijされている。
[0027] 図 1 (B) , (C)には、図 1 (A)における主要部が拡大して示される。
[0028] 図 1 (B) , (C)に示されるように、セル領域 210, 213には、論理回路への電源供給 のための高電位側電源 VDDライン 103、第 1低電位側電源 VSSライン 104、第 2低 電位側電源 VSSMライン 105が形成される。高電位側電源 VDDライン 103により高 電位側電源 VDDの供給が可能とされ、第 1低電位側電源 VSSライン 104及び第 2 低電位側電源 VSSMライン 105により低電位側電源 VSSの供給が可能とされる。こ こで、第 2低電位側電源 VSSMライン 105は nチャネル型 MOSトランジスタ 106, 10 7を介して第 1低電位側電源 VSSに結合される。 nチャネル型 MOSトランジスタ 106 は、制御信号 SW1によって動作制御可能とされ、 nチャネル型 MOSトランジスタ 107 は、制御信号 SWrによって動作制御可能とされる。第 1低電位側電源 VSSライン 10 4は共通のグランドラインとされる。例えばセル領域 210においては、電源遮断ダル ープ Aと電源遮断グループ Bとが形成されており、この電源遮断グループ Aと電源遮 断グループ Bに対して個別的な電源遮断を可能とするため、 101で示されるように第 2低電位側電源 VSSMライン 105が途中で分割されている。上記制御信号 SW1, S Wrは、この半導体集積回路 100内の図示されない電源コントローラなどによって形 成される信号である。例えばスタンバイ状態において、制御信号 SW1がローレベルに されて nチャネル型 MOSトランジスタ 106がオフ状態とされる場合には、電源遮断グ ループ Bへの電源供給が遮断され、制御信号 SWrがローレベルにされて nチャネル 型 MOSトランジスタ 107がオフ状態とされる場合には、電源遮断グループ Aへの電 源供給が遮断される。 pチャネル型 MOSトランジスタと nチャネル型 MOSトランジスタ との直列接続されたものを論理ゲートの最小セル (コアセル)とするとき、第 2低電位 側電源 VSSMライン 105の何処で分割するかによって、電源遮断グループはコアセ ル単位での調整が可能とされる。
一方、セル領域 213においては、図 1 (C)に示されるように、高電位側電源 VDDラ イン 113、第 1低電位側電源 VSSライン 114、第 2低電位側電源 VSSMライン 115が 設けられているものの、電源遮断グループ Aのみとされ、第 2低電位側電源 VSSMラ イン 115が途中で分割されていない。この場合、 nチャネル型 MOSトランジスタ 116, 117の双方がオフ状態にならなければ、電源遮断グループ Aへの電源供給を遮断 することはできないため、通常、制御信号 SW1, SWrの論理は互いに等しくされる。 つまり、 nチャネル型 MOSトランジスタ 116, 117は、上記電源コントローラなどによつ て同時にオンオフ制御される。 [0030] 尚、他のセル領域においても、上記セル領域 210, 213と同様に構成される。
[0031] 上記のような電源遮断グループの形成は、半導体集積回路 100のレイアウトにおい て行われる。半導体集積回路 100のレイアウトは、 DA (デザイン 'オートメーション)ッ ールによって以下のように行われる。
[0032] 先ず、図 2 (A)に示されるように、異なる電源属性を有する論理セルが混在された 状態で、電源遮断グループを意識せずに自動配置配線処理が行われる (ステップ S D o次に、図 2 (B)に示されるように、電源属性に応じて少なくとも 2種類の電源属性 に分けて論理セルを再配置する (ステップ S2)。例えば Aに属する電源属性と、 Bに 属する電源属性とに分けて再配置することにより、 Aに属する電源属性を有する電源 遮断グループ (便宜上「電源遮断グループ A」と称する）と、 Bに属する電源属性を有 する電源遮断グループ
(便宜上「電源遮断グループ B」と称する）とが形成される。この再配置後に、上記分 割に応じて図 1 (B)に示されるように第 2低電位側電源 VSSMライン 105を分割させ る（ステップ S3)。
[0033] 尚、第 2低電位側電源 VSSMライン 105をコアセル単位に最初力も分割させておき 、各電源属性に属する論理セル毎に第 2低電位側電源 VSSMライン 105を結合させ るようにしても良い。
[0034] 上記例によれば、以下の作用効果を得ることができる。
[0035] (1)半導体集積回路 100がコアセル単位で細分割可能とされ、そのコアセル単位 で電源遮断グループを細力べ設定することができるので、電源遮断エリアの適正化を 図ることができる。電源遮断エリアが適正化されることにより、スタンバイ時の消費電 流の低減を図ることができる。また、電源遮断エリアサイズ、遮断すべき論理エリアが 生じた場合でも柔軟に対処することができる。これにより、電源遮断エリアの適正化を 図ることができる。
[0036] (2)上記（1)の作用効果によりスタンバイ時の電源遮断の適正化を図ることができる ので、半導体集積回路におけるスタンバイ時の無駄な電流を排除することによって消 費電力の低減を図ることができる。
[0037] 図 3には、本発明にかかる半導体集積回路における主要部の別の構成例が示され る。
[0038] 上記ステップ S3における再配置配線における第 2低電位側電源 VSSMラインの分 割において、論理セルが並べられることで、本来分割すべきラインが接続されてしまう 場合には、予めラインが分割されたスペースセルを配置するようにすると良い。また、 電源スィッチは、第 2低電位側電源 VSSMラインのレベルを所定時間内にグランドレ ベルにできるように、そのゲートサイズ (ゲート幅 Zゲート長）を決定する必要がある。 例えば図 3に示されるように、再配置配線により、コア列 301, 302, 303, 304が形 成される場合を考える。ここで、上記コア列 301, 302, 303, 304は、それぞれ複数 のコアセルが配列されて成るもので、図 1及び図 2における電源遮断グループと等し い。コア列の占有面積は、コア列 303が最も大きぐコア列 304が最も小さい。コア列 301, 302の占有面積は、コア列 303とコア列 304との中間サイズとされる。かかる場 合、 MOSトランジスタのゲートサイズは、コア列 303に対応する電源スィッチ 306が 最も大きぐコア列 304に対応する電源スィッチ 308が最も小さい。コア列 301に対応 する電源スィッチ 305や、コア列 302に対応する電源スィッチ 307は、上記電源スィ ツチ 306と上記電源スィッチ 308との中間サイズとされる。尚、コア列 311のように、第 2低電位側電源 VSSMの分割が行われて 、な 、コア列の場合、その両側から電源 スィッチ 312, 313を介して電源供給が行われるため、電源スィッチ 312, 313として は、比較的小さなゲートサイズのもので十分とされる。
[0039] 上記電源スィッチを駆動するための制御信号 SW1, SWrなどは、次のように生成す ることがでさる。
[0040] 図 4に示される半導体集積回路 400は、特に制限されないが、公知の半導体集積 回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成さ れたマイクロコンピュータとされ、それぞれ所定の機能を発揮する機能モジュール 40 1, 402, 403, 404を含んで成る。上記電源スィッチを駆動するための制御信号 SW 1, SWrなどを生成する回路は、基本的には各機能モジュール 401, 402, 403, 40 4で同一構成とされるため、図 4においては、機能モジュール 403についてのみ、そ の内部構成が示されている。特に制限されないが、機能モジュール 401は、 ROM (リ ードオンリーメモリ）とされ、機能モジュール 402は RAM (ランダムアクセスメモリ）とさ れ、機能モジュール 403, 404は外部インタフェースとされる。上記各機能モジユー ル 401, 402, 403, 404内には、初期値レジスタ（Initial AD) 410, 411, 408, 4 12力待設けられる。初期値レジスタ 410, 411, 408, 412は、特に制限されない力 3 ビット構成とされ、図示されない CPUなど力も供給されるレジスタ設定信号 405により 初期値が設定される。上記初期値の変更が不要とされる場合には、上記初期値レジ スタ 410, 411, 408, 412における各ビットの論理を直流的に固定するようにしても 良い。機能モジュール 403において、初期値レジスタ 408の出力信号は、電源スイツ チ回路 201, 202【こ供給されるよう【こなって!/ヽる。また、機會モジユーノレ 401, 402, 4 03, 404内には、シリアル形式で入力される比較用データ 406をパラレル形式に変 換するためのシリアル ·パラレル変換回路 409が設けられて 、る。このシリアル ·パラ レル変換回路 409の出力信号は、対応する上記電源スィッチ回路 201, 202に供給 される。尚、比較用データ 406のインクリメントなどで電源スィッチ回路 201、 202を少 しずつ順番にオンさせるようにすれば、同時にオンされる電源スィッチの数を抑制す ることにより、突入電流を低減することができる。
[0041] 図 5には、上記電源スィッチ回路 201の構成例が示される。
[0042] 上記電源スィッチ回路 201は、複数の選択回路 201— 0, 201— 1, · ··, 201— nを 含む。複数の選択回路 201— 0, 201 - 1, · ··, 201—nは互いに同一構成とされる ため、選択回路 201— 0についてのみ詳述する。選択回路 201— 0は、入力データ をインクリメント（+ 1)するための演算カウンタ 501と、その演算カウンタ 501の出力論 理と、上記シリアル ·パラレル変換回路 409の出力論理との比較を行うための比較回 路 502と、その比較回路 502の出力信号によって駆動制御される nチャネル型 MOS トランジスタ (電源スィッチ） 305とを含んで成る。演算カウンタ 501は、 2入力ナンドゲ ートとインバータとェタスクルーシブオアゲートとの組み合わせによって形成される。 比較回路 502は、ェクスクルーシブオアゲート、オアゲート、及びノアゲートの組み合 わせによって形成される。初期値レジスタ 408によって論理値" 000"が演算カウンタ 201— 0に与えられている場合、選択回路 201— 1内の演算カウンタには論理値" 00 1"が与えられ、選択回路 201— n内の演算カウンタには論理値" 111"が与えられる 。ここで、選択回路 201— 0, 201 - 1, · ··, 201— nにおける演算カウンタ 501の出 力は、上記電源遮断エリア毎の識別情報とされる。各選択回路 201— 0, 201 - 1, · ··, 201— n内の比較回路 502において、演算カウンタ 501の出力論理と、上記シリ アル'パラレル変換回路 409の出力論理との比較が行われる。この比較において、演 算カウンタ 501の出力論理と、上記シリアル 'パラレル変換回路 409の出力論理とが 一致した場合、それに対応する nチャネル型 MOSトランジスタ 305が導通され、第 1 低電位側電源 VSSラインと、第 2低電位側電源 VSSラインとが結合される。
[0043] このよう【こ各選択回路 201—0, 201 - 1, · ··, 201— n内の it較回路 502【こお!ヽて 、演算カウンタ 501の出力論理と、上記シリアル 'パラレル変換回路 409の出力論理 との比較が行われ、その比較結果に基づいて、対応する nチャネル型 MOSトランジ スタ 305の動作が制御されるようになっているため、電源を遮断すべきコア列に対し て選択的に電源遮断を行うことができる。しかも、レジスタ設定信号 405、比較用デー タ 406がシリアル形式で各機能モジュールに供給するようにして 、るので、機能プロ ック間の配線数の増大を抑えることができる。
[0044] 図 6には、複数の選択回路 201— 0, 201 - 1, · ··, 201— nが 1ビット構成とされる 場合が示される。この場合、演算カウンタ 501は 1個のインバータによって形成され、 比較回路 502は 1個のェクスクルーシブオアゲートによって形成される。複数の選択 回路 201— 0, 201 - 1, · ··, 201— nが 1ビット構成とされる場合、それに対応して初 期値レジスタ 408も 1ビット構成とされる。 1ビットの構成の場合、シリアル 'パラレル変 換回路は不要とされる。
[0045] 上記の例では、セル領域の両側に電源スィッチ回路を設けたが、それとは異なる位 置に電源スィッチ回路を設けることができる。例えば図 7に示されるように、セル領域 7 05において、第 2低電位側電源 VSSMラインは、メタル下位層ライン 701とメタル上 位層ライン 702とが交差するように形成される。上記メタル下位層ライン 701とメタル 上位層ライン 702とがコンタクトによって結合され、上記メタル上位層ライン 702毎に 電源スィッチ 703が設けられる場合を考える。図 7においては、電源遮断グループ A と電源遮断グループ Bとは未だ分割されて 、な 、。
[0046] 次に、再配置配線により、図 8に示されるように、電源遮断グループ Aと電源遮断グ ループ Bとがコアセル単位で分割され、この分割に対応して、メタル下位層ライン 701 が分割されている。つまり、メタル下位層ライン 701は、電源遮断グループ Aに属する ラインと、電源遮断グループ Bに属するラインとに分割されている。電源スィッチ 703 は、図 9に示されるように、メタル上位層ライン 702毎に配置されている。制御信号 S W(a)によって動作制御される電源スィッチ 703に結合されたメタル上位層ライン 70 2は、電源遮断グループ Aにおいて、対応するメタル下位層ライン 701とコンタクト 90 1により結合される。制御信号 SW(b)によって動作制御される電源スィッチ 703に結 合されたメタル上位層ライン 702は、電源遮断グループ Aにおいて、対応するメタル 下位層ライン 701とコンタクト 902により結合される。制御信号 SW(a) , SW(b)により 、電源遮断グループ A, Bを選択的に低電位側電源 VSSラインカゝら切り離すことによ り、電源遮断グループ A, Bへの電源供給を遮断することができる。上記複数の電源 スィッチ 703は、突入電流や、チャネルのリーク電流などを考慮してゲート酸ィ匕膜の 厚みを決定すると良い。
ここで、上記電源スィッチのゲートサイズは、上記電源遮断グループ A, Bの回路規 模に応じて調整するのが望ましい。例えば図 10 (A)に示されるように、再配置前にお ける全ての電源スィッチ 731, 732, 733, 734を標準的なサイズとする。再配置後に は、図 10 (B)に示されるように電源遮断グループ A, Bの回路規模が同等とされる場 合と、図 10 (C)に示されるように電源遮断グループ A, Bの回路規模が異なる場合と がある。図 10 (B)に示されるように電源遮断グループ A, Bの回路規模が同等とされ る場合には、電源スィッチ 731, 732, 733, 734のサイズは再配置前と等しい。それ に対して、図 10 (D)に示されるように再配置により電源遮断グループ A, Bの回路規 模が異なる場合には、電源スィッチのサイズ変更が行われる。例えば図 10 (D)に示 される例では、電源スィッチ 731に結合される電源遮断グループ Aの回路規模が最 も大きぐ電源スィッチ 733, 734に結合される電源遮断グループ A, Bの回路規模、 電源スィッチ 732に結合される電源遮断グループ Bの回路規模の順に小さくなる。そ こで、電源スィッチ 733, 734には、標準的なゲートサイズを有する MOSトランジスタ が適用され、電源スィッチ 731には、電源スィッチ 733, 734よりもゲートサイズが大き な MOSトランジスタが適用され、電源スィッチ 732には、電源スィッチ 733, 734より もゲートサイズが小さな MOSトランジスタが適用される。このようにすることで、電源ス イッチは、電源遮断グループ A, Bのサイズに応じて適切なものに設定される。その際 は、サイズの異なるものや、同じサイズのものを予め複数埋め込んでおいて、必要な サイズを構築すれば良い。
[0048] 図 11には、本発明に力かる半導体集積回路における主要部の別の構成例が示さ れる。
[0049] 図 11に示される半導体集積回路が図 8や図 9に示されるのと大きく相違するのは、 複数のメタル上位層ライン 702の両端部に、電源スィッチ 731〜734及び 741〜74 4が設けられている点である。また、メタル下位配線層ライン 701や、メタル上位層ライ ン 702には、適宜に切断部が設けられ、この切断部によってラインが 2分割される。上 記切断部は、 MOSトランジスタ 1101, 1102によって形成することができ、この MOS トランジスタをオフ状態とすることでラインを 2分割することができる。このように複数の メタル上位層ライン 702の両端部に、電源スィッチ 731〜734及び 741〜744が設け られることで、電源スィッチ 731〜734と、それに対応する電源スィッチ 741〜744と が並列接続されることにより、スィッチの合成オン抵抗値が小さくされる。また、メタル 下位配線層ライン 701や、メタル上位層ライン 702には、適宜に切断部が設けられ、 この切断部によってラインが 2分割されることにより、電源遮断エリア数の増大を図る ことができる。例えば MOSトランジスタ 1101によりメタル上位層ライン 702が 2分割さ れることにより、電源スィッチ 734, 744によって、互いに異なる領域の電源遮断が可 會 とされる。
[0050] 図 12には、本発明にかかる半導体集積回路における主要部の別の構成例が示さ れる。
[0051] 図 12に示される半導体集積回路が図 11に示されるのと大きく相違するのは、複数 のメタル上位層ライン 702の中間部に、電源スィッチ 751〜754が設けられる点であ る。例えば電源スィッチ 731〜734をオフ状態とすることで、領域 121, 122について の電源遮断が可能とされ、電源スィッチ 751〜754をオフ状態とすることで、領域 12 1につ 、ての電源遮断が可能とされる。
[0052] 電源スィッチを階層的に組み合わせるようにしても良い。例えば図 13に示されるよう に、電源スィッチ 731, 732の下位に属する電源スィッチ 761, 762を設け、この電源 スィッチ 761, 762力 S才ンされることにより、メタノレ上位層ライン 831, 832の下位に属 するライン 931, 932に通電されるように構成することができる。このように電源スイツ チを階層的に組み合わせることによって、電源遮断エリアの組み合わせ数の増大を 図ることができる。
[0053] また、図 14に示されるように、メタル上位層ライン 831, 832の両端側に電源スイツ チ 731, 732、 771, 772を設け、上記メタノレ上位層ライン 831, 832を折り返すように ライン 941, 942を設ける。電源スィッチ 771, 772により、ライン 941, 942への電源 供給を遮断できるので、電源遮断エリア数の増大に対応することができる。
[0054] 図 15に示されるように、複数のメタル上位層ライン 702の両端側に複数の電源スィ ツチ 731〜734、 741〜744を設け、上記複数のメタル上位層ライン 702の一端を交 互に、電源スィッチ 731〜734、 741〜744に結合することができる。電源スィッチ 73 1〜734は、第 1低電位側電源 VSSライン 104— 1に結合され、電源スィッチ 741〜7 44は、第 1低電位側電源 VSSライン 104— 2に結合される。これにより、電源スィッチ 731〜734、 741〜744は、制御信号に基づいて、互いに異なるメタル上位層ライン 702への電源供給を遮断することができる。このようにしても電源遮断エリア数の増大 に対応することができる。
[0055] 上記の例では、電源遮断エリアへの電源供給を遮断するための電源スィッチを第 1 低電位側電源 VSS側に設けた場合について説明したが、上記機能を有する電源ス イッチを高電位側電源 VDD側に設けることができる。例えば図 16に示されるように、 高電位側電源 VDDライン 103に沿って高電位側電源 VDD側電源スィッチ 781〜 7 84を設け、第 1低電位側電源 VSSライン 104に沿って低電位側電源 VSS側電源ス イッチ 731〜734を設ける。高電位側電源 VDD側電源スィッチ 781〜784は、 pチヤ ネル型 MOSトランジスタとされ、ソース電極は高電位側電源 VDDライン 103に結合 され、ドレイン電極は、対応するメタル上位層ライン 702に結合される。低電位側電源 VSS側電源スィッチ 731〜734は nチャネル型 MOSトランジスタとされ、ソース電極 は第 1低電位側電源 VSSラインに結合され、ドレイン電極は、対応するメタル上位層 ライン 702に結合される。メタル下位層ライン 701は、電源遮断エリアに対応して適宜 に分割され、コンタクトホールを介してメタル上位層配線 702に結合される。低電位 側電源 VSS側電源スィッチ 731, 733〖こは、電源遮断エリア Aへの電源供給を遮断 するための制御信号 SW (a)が供給される。低電位側電源 VSS側電源スィッチ 732, 734には、電源遮断エリア Bへの伝供給を遮断するための制御信号 SW(b)が供給さ れる。また、高電位側電源 VDD側電源スィッチ 782, 784には、電源遮断エリア Aへ の電源供給を遮断するための制御信号 ZSW (a)が供給される (Zは論理反転を意 味する）。高電位側電源 VDD側電源スィッチ 781, 783には、電源遮断エリア Bへの 電源供給を遮断するための制御信号 ZSW(b)が供給される。このように電源スイツ チを高電位側電源 VDD側に設けても、上記の例と同様に電源遮断エリアの増大に 対応することができる。
[0056] 第 2低電位側電源 VSSMに対して階層的に電源スィッチを設け、電源遮断エリア への電源供給を遮断するようにしても良い。図 17には、その場合の構成例が示され る。第 2低電位側電源 VSSM側電源スィッチ 791—0の下位に属するスィッチとして 低電位佃1電源 88¾^則電源スィッチ791—1, 791 - 2, 791— 3, 791— 4力 S設け られる。低電位側電源 VSSM側電源スィッチ 791—0は nチャネル型 MOSトランジス タとされ、そのゲート電極にはグローバル制御 GA1が供給される。低電位側電源 VS SM側電源スィッチ 791— 1, 791 - 2, 791 - 3, 791— 4は nチャネル型 MOSトラン ジスタとされ、そのゲート電極には行選択のためのローカル制御信号 LAI, LA2, L A3, LA4が供給される。このように電源スィッチを階層的に配置し、制御信号 LA1, LA2, LA3, LA4によって行選択を行うことによって電源遮断エリア数の増大に対応 することができる。
[0057] 図 19【こ示されるよう【こ、セノレ領域 191, 192, 193【こ対して第 2低電位ィ則電源 VSS Mを階層的に供給するようにしても良い。第 2低電位側電源 VSSMラインに結合され た電源スィッチ 181, 182が設けられ、この電源スィッチ 181, 182の下位に属するス イッチとして、電源スィッチスィッチ 183〜188を設ける。電源スィッチ 183〜188によ り、セル領域 191, 192, 193毎の電源遮断が可能とされる。
[0058] 図 20に示されるように、電源遮断エリア 251, 253との間で信号のやり取りが行われ る回路構成となっている場合において、電源遮断エリア 251, 253の一方が電源遮 断されることによって他方の電源遮断エリアに信号の不定伝搬が起こらないように不 定伝搬防止回路 252, 272を設けると良い。不定伝搬防止回路 252, 272は特に制 限されないが、 2入力アンドゲートによって構成される。 2入力アンドゲートの一方の 入力端子には電源遮断エリア 251, 253との間の信号が入力され、他方の入力端子 には、制御信号 254, 255力伝達される。制御信号 254, 255がローレベルにされる と、 2入力アンドゲートは不活性状態とされ、その出力論理が固定されることで、不定 伝搬が防止される。
[0059] 図 21には、図 20における主要部の動作タイミングが示される。
[0060] 256は電源スィッチのオフ状態力もオン状態への遷移期間を示し、 257は電源スィ ツチのオン状態力 オフ状態への遷移期間を示す。入力信号 INに基づ 、てスィッチ 駆動のための制御信号 SW (a) , SW(b)が生成される。入力信号 INのハイレベル期 間 256で電源スィッチ 731, 732, 733がオフ状態力もオン状態に遷移される。制御 信号 SW(a)は、電源スィッチのゲートサイズが大きい場合には曲線 259のように比 較的緩やかに上昇し、ゲートサイズが小さい場合には曲線 258で示されるように立ち 上がりが早くなる。ァクノリッジ信号 ACKは、電源遮断制御中であることを外部に示 すための信号であり、上記制御信号 SW(a) , SW(b)を生成する回路（図示せず)で 生成される。電源の突入電流 RIは、電源スィッチ 731, 732, 733のゲートサイズが 大きい場合（262参照）に比べて小さい場合（261参照）のほうが多く流れる。電源の 突入電流 RIが多く流れると、電源ノイズが大きくなるため、電源ノイズの許容範囲内 でゲートサイズを決定する。また、電源スィッチのドレイン 'ゲート間に比較的大きなミ ラー容量を構築して、電源スィッチのゲートをゆっくり立ち上げることでも貫通電流を 抑制できる。尚、制御信号 SW(a) ,SW(b)には、高電位側電源 VDDより、高い電圧 (VCC)を与える。この結果、電源スィッチのオン抵抗低減を容易とし、コアセル領域 の VDD動作マージンの確保を容易にする。
[0061] 図 22, 23には、上記半導体集積回路における主要部の別の構成例が示される。
[0062] 図 22, 23に示されるように、矩形状のセル領域 705の 4つの縁辺部に沿うように電 源スィッチ回路 221, 222, 223, 224を設けることができる。この場合において、メタ ル下位層ライン 701は、電源スィッチ回路 221, 223に結合され、メタル上位層ライン 702は電源スィッチ回路 222, 224に結合される。このようにセノレ領域 705の 4つの 縁辺咅に ί¾うように電源スィッチ回路 221, 222, 223, 224を設け、この電源スイツ チ回路 221, 222, 223, 224により、セノレ領域 705への電源供給の断続を可會とし 、電源供給経路における合成抵抗値を下げることができ、電源供給時における電圧 レベルの低下を抑えることができる。尚、図 23において、メタル下位層ライン 701の一 部に切断部 231, 232を設けてラインを分割することにより、電源遮断エリア数の増大 に対応させることができる。
[0063] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
産業上の利用可能性
[0064] 本発明は、半導体集積回路に広く適用することができる。

Claims

請求の範囲
[1] 複数のコアセルが配列されて成るセル領域と、
上記セル領域毎に対応して配置された電源スィッチと、を含み、
それぞれ上記コアセル単位で複数の電源遮断エリアが形成され、
上記電源遮断エリア毎に、それに対応する上記電源スィッチによって電源遮断が 可能とされて成る半導体集積回路。
[2] グランドラインとされる第 1低電位側電源ラインと、
上記コアセルに結合された第 2低電位側電源ラインと、を含み、
上記電源スィッチは、上記第 1低電位側電源ラインと上記第 2低電位側電源ライン とを断続可能に設けられて成る請求項 1記載の半導体集積回路。
[3] 上記第 2低電位側電源ラインの分割によって複数の電源遮断エリアが形成された請 求項 2記載の半導体集積回路。
[4] 上記電源スィッチは、それに対応する上記電源遮断エリアの面積に応じてゲートサイ ズが決定された MOSトランジスタとされる請求項 3記載の半導体集積回路。
[5] 上記電源遮断エリア毎の識別情報と、入力された比較用入力情報とを比較するため の比較回路を含み、上記比較回路の比較結果に基づ!、て上記電源スィッチの動作 が制御される請求項 4記載の半導体集積回路。
[6] 複数のコアセルが配列されて成るセル領域と、
上記セル領域毎に対応して配置された電源スィッチと、
上記電源スィッチに結合されたメタル上位層ラインと、
上記メタル上位層ラインに交差するとともに、その交差箇所で上記メタル上位層ライ ンに結合されたメタル下位層ラインと、を含み、
それぞれ上記コアセル単位で複数の電源遮断エリアに分割され、
上記電源遮断エリアの分割に対応して上記メタル下位層ラインが分割され、 上記電源遮断エリア毎に、それに対応する上記電源スィッチによって電源遮断が 可能とされて成る半導体集積回路。
[7] グランドラインとされる第 1低電位側電源ラインを含み、
上記電源スィッチは、上記第 1低電位側電源ラインと上記メタル上位層ラインとを断 続可能に設けられた MOSトランジスタを含む請求項 6記載の半導体集積回路。
[8] 上記電源スィッチは、上記メタル上位層ラインの両端側に配置された MOSトランジス タを含む請求項 7記載の半導体集積回路。
[9] 電源スィッチは、上記メタル上位層ラインを電気的に分割可能な第 1MOSトランジス タと、上記メタル下位層ラインを電気的に分割可能な第 2MOSトランジスタとを含む 請求項 8記載の半導体集積回路。
[10] 上記電源スィッチは、上記メタル上位層ラインの一端部に設けられた第 3MOSトラン ジスタと、上記メタル上位層ラインの中間部に設けられた第 4MOSトランジスタとを含 む請求項 6記載の半導体集積回路。
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