WO2006100950A1 - 表示装置ならびにその駆動回路および駆動方法 - Google Patents

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Hidetaka Mizumaki
Yasuhiro Hirayama
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Definitions

  • the present invention relates to a display device for displaying different images for at least two viewpoints and a drive circuit thereof, for example, a binocular parallax is generated for one user and a stereoscopic image is generated.
  • the present invention relates to a liquid crystal display device that performs typical display and a liquid crystal display device that displays different images to two users.
  • liquid crystal display devices that provide stereoscopic display by causing binocular parallax to a user have been provided.
  • a parallax barrier is provided on the liquid crystal panel to display different images for two viewpoints corresponding to the left and right eyes.
  • DV liquid crystal display device a liquid crystal display device that displays different images for two users.
  • the display image seen from the right side and the display image seen from the left side can be made different. Therefore, this DV liquid crystal display device is installed in a car, for example, to display different images for the driver and passengers in the passenger seat, or installed at a bank counter to display different images for customers and staff. Can be done.
  • FIG. 16 (A) is a plan view schematically showing the arrangement of the pixel forming portions (hereinafter referred to as “pixel arrangement”) for forming the pixels of the image to be displayed in the DV liquid crystal display device.
  • Figure 16 (C) is a plan view and a cross-sectional view schematically showing a configuration for dual view display based on the pixel arrangement ( Figure 16 (C) is a cross-sectional view of YY in Figure 16 (B). (It is a sectional view in the line)
  • each pixel constituting an image to be displayed is composed of an R (red) subpixel, a G (green) subpixel, and a B (blue) subpixel.
  • an R (red) pixel formation portion also referred to as an “R subpixel”
  • a G (green) pixel formation are formed.
  • a B (blue) pixel formation portion also referred to as “B subpixel”.
  • the pixel array having a large number of pixel forming portions arranged in a matrix has columns of R subpixels, columns of G subpixels, and An image to be displayed (displayed on a DV liquid crystal display device) by three subpixels consisting of an R subpixel, a G subpixel, and a B subpixel arranged in every other column. There are two images to be formed, and one pixel in one image) is formed.
  • the light emitted from each subpixel 90 is selectively blocked by disposing the parallax barrier 84b as shown in FIGS. 16 (B) and 16 (C).
  • the light exiting from the DV liquid crystal display device is only the light passing through the slit 84s formed in the parallax barrier layer. That is, light is emitted only in the ranges indicated by ⁇ b and ⁇ g in FIG.
  • FIG. 16 (C) the user located in the left DL in front of the display surface of the DV liquid crystal display device is notified to the third B subpixel from the left among the four subpixels shown in the figure.
  • the power to see the pixel The second G subpixel from the left is not visible.
  • the user who is located on the right side DR in front of the display surface of the DV liquid crystal display device can see the second G sub-pixel from the left of the four sub-pixels shown in the figure.
  • the third B subpixel is not visible. Therefore, among the sub-pixels arranged in a matrix in the DV liquid crystal display device, the first sub-pixel group consisting of sub-pixels selected every other column is for the user (viewpoint) located in the left DL.
  • the second pixel group consisting of sub-pixels other than the first sub-pixel group (this is also the sub-pixel force selected every other column) is used on the right DR.
  • An image to be displayed to the person (viewpoint) is formed. That is, in the DV liquid crystal display device, the display image when viewed from the left DL is different from the display image when the right DR force is also viewed.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2004-206089
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2004-287406
  • the left side force of the DV liquid crystal display device when the left side force of the DV liquid crystal display device is viewed and when the right side force is viewed, it is possible to display different images well, that is, it should be visible only from one of the left and right sides. If the image can be seen when the other force is seen, whether or not the phenomenon (hereinafter “reflection of left and right images” t) can be sufficiently prevented is sensitive to the positional relationship between the parallax barrier 84b and the sub-pixel 90. In order to prevent the right and left images from being reflected, the distance (gap) d2 between the parallax barrier 84b and the sub-pixel 90 must be narrowed.
  • the sub-pixel 70 is arranged so that the horizontal direction (row direction) is the longitudinal direction, and each pixel constituting the color image is arranged in the vertical direction (column direction).
  • a configuration (hereinafter referred to as “horizontal pixel arrangement configuration”) in which three subpixels 70, which are adjacent to each other in the direction (R), G subpixel, and B subpixel, are also proposed (for example, FIG. (See 7 (b)).
  • the parallax barrier 54b, the sub-pixel 70, and the sub-pixel 70 are compared to the conventional configuration in which the sub-pixels are arranged so that the vertical direction is the longitudinal direction (hereinafter referred to as “vertically long pixel arrangement configuration”). Since the interval dl can be made relatively large, it is possible to prevent the right and left images from being reflected without requiring high processing accuracy.
  • the number of scanning signal lines required to obtain the same resolution is increased as compared with the vertically long pixel arrangement configuration.
  • the aperture ratio in the liquid crystal panel is lowered, and the circuit scale of the scanning signal line driving circuit is increased.
  • the present invention is a display device such as a DV liquid crystal display device or a 3D liquid crystal display device that displays different images for a plurality of viewpoints, and suppresses a decrease in aperture ratio and does not require high processing accuracy. It is an object to provide a display device that can prevent reflection of left and right images.
  • the first aspect of the present invention is:
  • a plurality of data signal lines extending in the column direction
  • a plurality of scanning signal lines that intersect the plurality of data signal lines and extend in the row direction; and a plurality of sub signal lines arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively.
  • a pixel forming portion A scanning signal line driving circuit for driving the plurality of scanning signal lines so that the plurality of scanning signal lines are sequentially selected;
  • a data signal line driving circuit for applying a plurality of data signals representing an image to be displayed to the plurality of data signal lines;
  • Each sub-pixel forming unit captures a signal on a corresponding data signal line when a scanning signal line passing through a corresponding intersection is selected
  • Each pixel of the image to be displayed is formed by a predetermined number of sub-pixel forming units that are adjacent to each other in the column direction and connected to the same data signal line.
  • the data signal line driving circuit includes:
  • the same pixel signal group consisting of signals corresponding to the data signals to be taken in by the predetermined number of sub-pixel forming portions, and the same pixel scanning signal line group also including scanning signal power passing through the intersection corresponding to the predetermined number of sub-pixel forming portions.
  • a holding circuit that holds and outputs while either is selected;
  • a second aspect of the present invention is the first aspect of the present invention
  • the apparatus further includes a parallax generation unit that generates parallax for the image formed by the sub-pixel forming unit.
  • a third aspect of the present invention is the second aspect of the present invention.
  • the plurality of sub-pixel forming portions are composed of a first sub-pixel forming group for forming the first image and a second sub-pixel forming group for forming the second image,
  • the parallax generation unit is allowed to display an image formed by the first sub-pixel formation group with respect to the first predetermined area and to be suppressed with respect to the second predetermined area.
  • the plurality of images are displayed so that display of an image formed by the second subpixel formation group is suppressed with respect to the first predetermined area and allowed with respect to the second predetermined area.
  • Each of the plurality of subpixel forming portions is arranged so that a longitudinal direction thereof is substantially perpendicular to a direction in which the slit extends.
  • a fourth aspect of the present invention is the third aspect of the present invention.
  • the first column that only has the power of the sub-pixel forming portion belonging to the first sub-pixel forming portion group and the sub-pixel belonging to the second sub-pixel forming portion group are alternately arranged in the row direction, and the slits extend in the column direction along the portion where the first column and the second column are adjacent to each other. It is characterized by that.
  • a fifth aspect of the present invention provides any one of the first to fourth aspects of the present invention.
  • the predetermined number of sub-pixel forming portions that should form each pixel of the image to be displayed are sub-pixel forming portions of the first, second, and third colors corresponding to the three primary colors for displaying a color image. It is characterized by comprising.
  • a sixth aspect of the present invention is the fifth aspect of the present invention.
  • the sub-pixel forming portions adjacent to each other in the row direction are sub-pixel forming portions of the same color.
  • a seventh aspect of the present invention provides a plurality of data signal lines extending in the column direction, a plurality of scanning signal lines intersecting with the plurality of data signal lines and extending in the row direction, and the plurality of scanning signal lines. Are arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively.
  • a plurality of subpixel forming sections each subpixel forming section capturing a signal on a corresponding data signal line when a scanning signal line passing through a corresponding intersection is selected, and each pixel of an image to be displayed
  • a display device formed by a predetermined number of sub-pixel forming units that are adjacent to each other in the column direction and connected to the same data signal line, a plurality of data signals representing the image to be displayed are supplied to the plurality of data signal lines.
  • the same pixel scanning signal line consisting of a scanning signal passing through an intersection corresponding to the predetermined number of sub-pixel forming portions, and the same pixel signal group consisting of signals corresponding to data signals to be taken in by the predetermined number of sub-pixel forming portions.
  • a holding circuit for holding and outputting while one of the groups is selected;
  • a plurality of data signal lines extending in the column direction, a plurality of scanning signal lines intersecting with the plurality of data signal lines and extending in the row direction, and the plurality of scanning signal lines are sequentially selected.
  • Each sub-pixel forming section, each sub-pixel forming section captures a signal on the corresponding data signal line when a scanning signal line passing through the corresponding intersection is selected, and each pixel of the image to be displayed is aligned in the column direction.
  • the same pixel scanning signal line consisting of a scanning signal passing through an intersection corresponding to the predetermined number of sub-pixel forming portions, and the same pixel signal group consisting of signals corresponding to data signals to be taken in by the predetermined number of sub-pixel forming portions.
  • a holding step for holding and outputting while one of the groups is selected;
  • the data signal to be applied to the same data signal line which is a data signal line passing through an intersection corresponding to the predetermined number of sub-pixel forming portions, is selected by the selection step.
  • the predetermined number of sub-pixel forming portions for forming each pixel of the image to be displayed are adjacent to each other in the column direction and connected to the same data signal line.
  • Data signals to be taken in by each of the predetermined number of sub-pixel forming units are applied to the same data signal lines in a time-division manner in conjunction with the sequential selection of the same pixel scanning signal line group. Therefore, in order to obtain the same resolution as compared with the conventional pixel arrangement configuration in which a predetermined number of sub-pixel forming portions for forming each pixel of the image to be displayed are adjacent in the row direction, the scanning signal line Although the number increases, the number of data signal lines decreases, so it is possible to suppress the decrease in aperture ratio.
  • the aperture ratio is ensured while ensuring the same resolution as compared with the conventional pixel arrangement configuration. Can be suppressed.
  • each sub-pixel forming portion for performing dual view display or stereoscopic display has a longitudinal direction substantially perpendicular to the direction in which the slits in the barrier layer extend. Therefore, the right and left images can be prevented from being reflected without requiring high processing accuracy.
  • the aperture ratio is maintained while ensuring the same resolution. Can be suppressed.
  • the first column which only has a subpixel formation part belonging to the first subpixel formation part group, and the subpixel formation belonging to the second subpixel formation part group
  • the second column which also has a force only in the portion, is alternately arranged in the row direction, and the slits in the barrier layer extend in the column direction along the portion where the first column and the second column are adjacent to each other, It is possible to realize a dual view display device that can prevent the left and right images from being reflected without requiring high processing accuracy.
  • the predetermined number of sub-pixel forming portions that should form the pixels of the image to be displayed are the first and second corresponding to the three primary colors for color image display.
  • the third color sub-pixel forming part force the reduction in aperture ratio is suppressed and high processing accuracy is achieved.
  • the sub-pixel forming portions adjacent to each other in the row direction are sub-pixel forming portions of the same color, it is easy to manufacture a color filter. As a result, it is possible to realize a dual-view color display device that can suppress the reduction of the aperture ratio and prevent the reflection of left and right images and the like without requiring high processing accuracy at a low cost.
  • FIG. 1 is a block diagram showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of one sub-pixel forming unit in the first embodiment.
  • FIG. 3 is a cross-sectional view for explaining the structure of the liquid crystal panel in the first embodiment.
  • FIG. 4 is a plan view (A) and a cross-sectional view (B) schematically showing a configuration for realizing dual view display in the first embodiment.
  • FIG. 5 is a diagram (A, B) showing a format of input data represented by an image signal to be supplied to the data driver in the first embodiment.
  • FIG. 6 is a block diagram showing a configuration example of a data driver in the first embodiment.
  • FIG. 7A is a diagram showing a truth table showing the operation of the input-side selector in the data driver according to the above configuration example
  • FIG. 7B is a diagram showing a truth table showing the operation of the output-side selector.
  • FIG. 8 is a timing chart (A to C) for explaining the operation of the input side selector in the data driver according to the above configuration example.
  • FIG. 9 is a timing chart (A to F) for explaining the operation of the output side selector for time division output in the data driver according to the above configuration example.
  • FIG. 10 is a timing chart (A to G) for explaining the operation (mainly on the input side) of the data driver according to the above configuration example in the two-system simultaneous input mode.
  • FIG. 11 is a timing chart (A to I) for explaining the operation (mainly on the output side) of the data driver according to the above configuration example in the two-system simultaneous input mode.
  • FIG. 12 is a timing chart (A to F) for explaining the operation (mainly on the input side) in the display mapping input mode of the data driver according to the above configuration example.
  • FIG. 13 is a block diagram showing a first modification of the data driver in the first embodiment.
  • FIG. 14 is a block diagram showing a second modification of the data driver in the first embodiment.
  • FIG. 16 is a diagram (A to C) showing a pixel arrangement of a conventional dual view liquid crystal display device. Explanation of symbols
  • TFT Thin film transistor
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • This liquid crystal display device can display different images with respect to two regions where viewpoints can be arranged, that is, a predetermined angular force tilted to the left or right as it is directed toward the display screen.
  • a DV (dual view) liquid crystal display device capable of displaying different images sometimes, a display control circuit 200, a data driver 300 as a data signal line driving circuit, and a gate driver as a scanning signal line driving circuit 400 and an active matrix type liquid crystal panel 600.
  • a display control circuit 200 a data driver 300 as a data signal line driving circuit
  • a gate driver as a scanning signal line driving circuit 400 and an active matrix type liquid crystal panel 600.
  • a liquid crystal panel 600 as a display unit in the liquid crystal display device includes image data Dvl for displaying a left image and image data for displaying a right image from a predetermined external video source (CPU or the like). Dv2 and a control signal TS for controlling the operation timing are received. Note that the original image for displaying the left image and the right image on the liquid crystal panel 600 is displayed in the horizontal direction so that it is displayed correctly by being displayed only in the odd or even columns in the display column of the liquid crystal panel 600. It is assumed that it has been compressed (halved) in the (display line direction). For example, when the display screen is composed of 640 columns and 480 rows, the original image for displaying the left image and the right image is composed of 320 columns and 480 rows.
  • the liquid crystal panel 600 includes three (3m) scanning signal lines Lg that are three times the number of horizontal scanning lines m in the image represented by the image data Dvl and Dv2, and the 3m scanning signal lines Lg. 2n data signal lines Ls intersecting with each other, and 3m x 2n subpixels formed corresponding to the intersections of these 3m scanning signal lines Lg and 2n data signal lines Ls, respectively Part Ps (l, l) to Ps (3m, 2n). Further, the liquid crystal panel 600 is provided in common to the pixel electrodes included in the sub-pixel forming portions Ps (l, l) to Ps (3m, 2n), and is opposed to the pixel electrodes with the liquid crystal layer interposed therebetween. Are provided with a common electrode.
  • 3m x 2n sub-pixel forming portions Ps (l, l) to Ps (3m, 2n) in the liquid crystal panel 600 are adjacent to the extending direction of the data signal line Ls, that is, the column direction, as shown in FIG.
  • the R subpixel, the G subpixel, and the B subpixel are arranged in a matrix in units of three subpixel formation portions, and the color image to be displayed on the liquid crystal panel 600 by the three subpixel formation portions.
  • Pixels that is, each pixel of the left image represented by the image data Dvl and the right image represented by the image data Dv2 (hereinafter, three sub-pixel forming portions corresponding to one pixel of the image to be displayed are Pixel forming portion “t ⁇ , indicated by a symbol“ Pix ”). Therefore, three scanning signal lines correspond to one display row.
  • the symbols “R”, “G”, and “B” attached to each sub-pixel forming portion Ps (i, j) are displayed by the sub-pixel forming portion Ps (i, j).
  • the display control circuit 200 receives the image data Dvl, Dv2 and the timing control signal TS sent from the outside, and converts the image signals corresponding to the image data Dvl, Dv2 respectively to the digital image signal DV1, DV1.
  • Data start pulse signal DSP, data clock signal DCK, latch strobe signal LS, gate start pulse signal GS P, and gate to output as DV2 and control the timing of displaying images on LCD panel 600 Outputs various signals including clock signal GCK.
  • the digital image signals DV1, DV2, the data start pulse signal DSP, the data clock signal DCK, and the latch strobe signal LS are data
  • the gate start pulse signal GSP and the gate clock signal GCK are supplied to the driver 300, and are supplied to the gate dryer OO.
  • the display control circuit 200 generates a polarity switching control signal for AC drive of the liquid crystal panel 600 based on the clock signal and the like, and this is used as the data driver 300 and a common electrode drive circuit (not shown). Supply. Since the polarity switching signal and the AC driving based on the polarity switching signal are not directly related to the present invention, the description thereof will be omitted below.
  • the data driver 300 Based on the digital image signals DV1 and DV2, the data clock signal DCK, the data start pulse signal DSP, the latch strobe signal LS, and the like, the data driver 300 sets the analog voltage for driving the liquid crystal panel 600 as data. Signals D (l), D (2),..., D (2n) are generated and applied to 2n data signal lines Ls in the liquid crystal panel 600, respectively.
  • the gate dry 400 is applied to each scanning signal line to sequentially select the scanning signal lines in the liquid crystal panel 600 by 1Z3 horizontal scanning period.
  • the application to the line is repeated with one vertical scanning period as the cycle.
  • the data signals D (1) to D (2n) based on the digital image signals DV1 and DV2 are applied to the data signal line Ls, and the scanning signals G (1) to G (3m) is applied to the scanning signal line Lg.
  • a common voltage signal is applied to the common electrode by a common electrode drive circuit (not shown).
  • the liquid crystal panel 600 is added to the liquid crystal layer.
  • the light transmittance is changed, and the left and right images represented by the image data Dvl and Dv2 received from the external video source are displayed. Depending on the viewing angle of the display screen, one of these images appears clearly bright and the other appears dark or completely invisible.
  • the liquid crystal panel 600 includes 2n data signal lines Ls connected to the data driver 300 and 3m scanning signal lines Lg connected to the gate driver 400, and the 2n data signal lines Ls and 3m
  • the scanning signal lines Lg are arranged in a grid pattern so that each data signal line Ls and each scanning signal line Lg intersect each other. Then, 3m ⁇ 2n sub-pixel forming portions Ps (1, l) to Ps (3m, 2n) are provided corresponding to the intersections of the 2n data signal lines and the 3m scanning signal lines Lg, respectively. ing.
  • each pixel of the color image to be displayed by the liquid crystal panel 600 is in the column direction (extension of the data signal line).
  • 3m x 2n sub-pixel forming parts Ps (l in the liquid crystal panel 600 are formed by a pixel forming part Pix consisting of three sub-pixel forming parts of R sub-pixel, G sub-pixel and B sub-pixel adjacent to each other in the direction).
  • , l) to Ps (3m, 2n) are arranged in a matrix with these three subpixel formation units as units (see Fig. 1).
  • each sub-pixel forming portion Ps (i, j) has a source terminal connected to the data signal line Ls passing through the corresponding intersection and a scanning signal passing through the corresponding intersection.
  • a thin film transistor (hereinafter abbreviated as “TFT”) 10 having a gate terminal connected to the line Lg, a pixel electrode Ep connected to the drain terminal of the TFT 10, and the above 3 m ⁇ 2n sub-pixels
  • Common electrodes (also referred to as “counter electrodes”) Ec provided in common in the formation portions Ps (l, l) to Ps (3m, 2n) and the 3m ⁇ 2n sub-pixel formation portions Ps (l, l) to Ps (3m, 2 ⁇ ), and a liquid crystal layer sandwiched between the pixel electrode ⁇ and the common electrode Ec.
  • the substrate is called a TFT substrate! /
  • the common electrode Ec and the substrate not shown, and a color filter and various optical compensation films (polarizing plates, etc.) are called CF substrates.
  • the liquid crystal capacitance Clc formed by the pixel electrode Ep, the common electrode Ec, and the liquid crystal layer sandwiched between them constitutes a pixel capacitance for holding a voltage corresponding to sub-pixel data.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor Clc, which should surely hold the voltage in the pixel capacitor.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • the scanning signal G (i) applied to the scanning signal line Lg which is V or shifted, becomes active, the scanning signal line Lg is selected, and the scanning signal line Lg is selected.
  • the TFT 10 connected to Lg (of each sub-pixel forming portion Ps (i, j)) becomes conductive, and the data signal D (j) passes through the data signal line Ls to the pixel electrode Ep connected to the TFT 10.
  • Applied (j l to 2n).
  • the voltage of the applied data signal D (j) (voltage based on the potential of the common electrode Ec) is transferred to the subpixel formation portion Ps (i, j) including the pixel electrode Ep.
  • FIG. 3 is a cross-sectional view schematically showing the structure of the liquid crystal panel 600 as described above.
  • the liquid crystal panel 600 includes a pair of transparent insulating substrates, a TFT substrate 66 and a CF substrate 56, and a liquid crystal layer 60 sandwiched between the TFT substrate 66 and the CF substrate 56.
  • the viewpoint (eyepoint) should be placed in front ( Display the image represented by the above image data Dvl and Dv2
  • Polarizing plates 68 and 55 are attached to the outer surfaces of the TFT substrate 66 and the CF substrate 56 in the liquid crystal panel 600 (main surfaces opposite to the side where the liquid crystal layer 60 is disposed).
  • the data signal lines Ls and the scanning signal lines Lg and the sub-pixel forming portions Ps (l, l) to Ps ( 3m, 2n) TFT circuit 64 including pixel electrode Ep and pixel electrode Ep are formed, and the inner surface of CF substrate 56 corresponds to the arrangement of R subpixel, G subpixel, and B subpixel shown in FIG.
  • the color filter 58 configured as described above is formed, and a transparent common electrode 59 is formed so as to cover the color filter 58.
  • a transparent parallax barrier substrate 52 is formed outside the CF substrate 56.
  • the parallax barrier layer 54 including the parallax barrier 54b is formed on the inner surface of the parallax barrier substrate 52 with a light-shielding metal or a resin.
  • the parallax barrier layer 54 has a slit 54s, and selectively blocks light that passes through the TFT substrate 66, the liquid crystal layer 60, the CF substrate 56, and the like from the knock light and moves forward.
  • a parallax is generated for an image formed by the sub-pixel forming portions Ps (l, l) to Ps (3 m, 2n) realized by the liquid crystal layer 60, the color filter 58, and the like. That is, the parallax barrier layer 54 has a parallax on the image formed by the sub-pixel forming portions Ps (l, l) to Ps (3m, 2n) so that different images are displayed for at least two viewpoints. It functions as a parallax generator that generates
  • FIG. 4 schematically shows a configuration of the liquid crystal panel 600 as described above, and FIG. 4A shows a configuration for a dual-view display (hereinafter abbreviated as “DV display”).
  • FIG. 4B is a cross-sectional view showing a configuration for DV display, and corresponds to a cross-sectional view taken along line XX in FIG. 4A.
  • FIG. 4 (A) and FIG. 4 (B) the configuration and operation for realizing DV display in the present embodiment will be described.
  • Ps (l, l) to Ps (3m, 2n) realized by the TFT circuit portion 64, the liquid crystal layer 60, the color filter 58, etc. without distinction.
  • each subpixel 70 is any of the R subpixel, the G subpixel, and the B subpixel.
  • the subpixel 70 with “R1” is an R subpixel for forming the left image
  • the subpixel 70 with “Gr” is the G subpixel for forming the right image. It is.
  • the sub-pixel 70 labeled “Xy” is referred to as “Xy sub-pixel”.
  • each sub-pixel 70 is arranged such that its longitudinal direction is the row direction (direction in which the scanning signal line Lg extends),
  • the sub-pixels 70 constituting each column are only sub-pixels for forming one of the left image and the right image. Consists of. Then, a column consisting only of sub-pixels for forming the left image and a column consisting of only the sub-pixels for forming the right image are exchanged. They are arranged with each other.
  • the parallax barrier layer 54 has slits 54 s extending in the direction perpendicular to the longitudinal direction of each sub-pixel 70, that is, the column direction (direction in which the data signal line Ls extends), and one slit 54 s for every two columns of the sub-pixel 70.
  • the distance dl between the parallax barrier 54b and the sub-pixel 70 corresponds to the distance between the color filter 58 and the parallax barrier 54b shown in FIG.
  • each subpixel 70 is arranged so that its longitudinal direction is the row direction (horizontal pixel arrangement configuration), and the slit 54s in the parallax barrier layer 54 is perpendicular to the longitudinal direction of each subpixel.
  • the slits 84s extend parallel to the longitudinal direction of each sub-pixel 90 even if the distance dl between the parallax nolia 54b and the sub-pixel 70 is increased, the left and right images are projected. It is hard to produce. Therefore, according to the above configuration, it is possible to prevent the left and right images from being reflected without requiring high processing accuracy.
  • the distance d2 between the viewing barrier 84b and the sub-pixel 90 is about 50 ⁇
  • the thickness of the glass as the CF substrate 56 is about 700.
  • special processing such as polishing of the glass substrate is required when manufacturing a conventional DV liquid crystal panel.
  • Such a special work is unnecessary or reduced, so that the manufacturing cost can be reduced.
  • the number of scanning signal lines Lg is three times that of the conventional vertical pixel arrangement (Fig. 16).
  • the number of data signal lines Ls is 1Z3 in the case of the conventional vertically long pixel arrangement configuration. It can be.
  • the data driver 300 in this embodiment needs to generate data signals D (1) to D (2n) so as to enable DV display (dual view display) according to the configuration of the liquid crystal panel 600. .
  • DV display dual view display
  • FIGS. 5A and 5B show the format of the input data represented by the digital image signal to be supplied to the data driver 300.
  • the left image data DaL and the right image data DaR are simultaneously supplied to the display control circuit 200 as image data Dvl and Dv2, and the image data
  • the digital image signal DV1 which is the signal of the left image represented by Dv 1 and the digital image signal DV2 which is the signal of the right image represented by image data Dv2 are simultaneously input to the data driver 300 (hereinafter this input format is referred to as “ DV2 simultaneous input format ”).
  • this input format is referred to as “ DV2 simultaneous input format ”).
  • image data in a format in which the left image data DaL and the right image data DaR are arranged in the row direction (horizontal direction) (hereinafter referred to as “combined image data” t, ), And an image signal represented by the combined image data may be input to the data driver 300 (hereinafter, this input format is referred to as “DV display mapping input format”).
  • This combined image data is image data consisting of 2 ⁇ 3 ⁇ m ⁇ n subpixel data arranged in a matrix of m rows ⁇ 2 ⁇ 3n columns, and the first half of each row is a subpixel representing the left image. The second half consists of sub-pixel data representing the right image.
  • the DV display mapping input type such 2 ⁇ 3 ⁇ m ⁇ n sub-pixel data are sequentially input to the data driver 300 as one digital image signal DV. If the left image data DaL and the right image data DaR have the same contents, Regardless of whether the input format is DV2 simultaneous input format or DV display mapping input format, normal display that is not DV display is performed (the same image is displayed for any viewpoint in front of the display screen). .
  • FIG. 6 is a block diagram showing a configuration example of the data driver 300 that can support both the DV2 simultaneous input format and the DV display mapping input format.
  • the data driver 300 includes an input side selector 302 as a first connection switching circuit, and six line memories functioning as a series-parallel converter, that is, a left image red line memory.
  • a latch circuit 306 as a holding means for holding a signal indicating pixel data
  • an output side selector 308 as a second connection switching circuit
  • a DZA conversion circuit 310 a DZA conversion circuit 310
  • an output buffer 312 are provided.
  • the digital image signal DV1 representing the left image is the red input signal R—Lin for the left image, the green input signal G—Lin, and the blue input signal B—Lin.
  • the red input signal R—Rin, the green input signal G—Rin, and the blue input signal B—Rin for the right image are input from the display control circuit 200 to the input side selector 302, respectively.
  • the input side selection control signal Sa is supplied from the display control circuit 200 to the input side selector 302 as a control signal for selecting the input format, and the output side selection control is performed as a control signal for switching the output signal in a time division manner.
  • Signals Sb and Sc are supplied from the display control circuit 200 to the output side selector 308.
  • the latch strobe signal LS is supplied from the display control circuit 200 to the latch circuit 306, and a plurality of reference voltages are supplied to the DZA conversion circuit 310 as well as a reference voltage generating circuit power (not shown).
  • the input side selection control signal Sa is also given to the line memories U304R1, 304G1, 304B1, 304Rr, 304Gr, and 304Br, and also serves as an enable signal for these line memories.
  • the input-side selector 302 is a first input terminal group for inputting the input signals R—Lin, G—Lin, and B—Lin that constitute the digital image signal DV1 representing the left image.
  • a second input terminal group Dl, El, F for inputting Al, Bl, C1 and input signals R Rin, G Rin, B Rin constituting the digital image signal DV2 representing the right image, respectively 1 and the first output terminal group 1Y1, 1Y2, 1Y3 for outputting image signals to the line memories 304R1, 304G1, 304B1 for the left image and the line memories 304Rr, 30 4Gr, 304Br for the right image, respectively.
  • a second output terminal group 1Y4, 1Y5, 1Y6 for outputting image signals is provided.
  • FIG. 7A shows a truth table showing the operation of the input side selector 302. This figure 7
  • the input side selector 302 uses the first and second input terminal groups A1 to F1 as the first image signals as they are. And output from the second output terminal group 1Y1 to 1Y6.
  • the input-side selector 302 sends the image signals given to the first input terminal groups A1 to C1 to the second output terminal groups 1Y4 to: The second input terminal group D1 to F1 is not used.
  • "X" indicates that the output signal is indefinite or invalid.
  • the input-side selector 302 receives a signal representing the left image and the right image in the DV2 system simultaneous input format (hereinafter, the operation mode at this time is referred to as “two systems simultaneous input mode”).
  • the input side selection control signal Sa as shown in Fig. 8 (B) is given and signals representing the left image and the right image are received in the DV display mapping format (hereinafter, the operation mode at this time is displayed as ⁇ Display In the “mapping input mode”, an input side selection control signal Sa as shown in FIG.
  • the input-side selector 302 operates in the two-system simultaneous input mode, and therefore, the input-side selection control signal Sa as shown in FIG. Given by.
  • the output-side selector 308 also has 2n block power (2n is the number of data signal lines Ls), and each block receives digital signals A2, B2, and C2 corresponding to three sub-pixel data. According to the truth table shown in (B), select one of those signals A2, B2, and C2 and output it as a digital signal Y. Therefore, when the output-side selector 308 receives the output-side selection control signals Sb and Sc as shown in FIG. 9B, the digital image signal input from the latch circuit 306 is shown in FIG. 9C. In this way, the output side selection control signals Sb and Sc are output in a time-sharing manner according to switching.
  • the switching order of the output side selection control signals Sb and Sc for the time division output corresponds to the horizontally long pixel arrangement configuration shown in FIGS. Also this The output side selection control signals Sb and Sc are switched every 1Z3 period of each horizontal scanning period, and the timing of the switching is the gate dryer O as shown in FIGS. 9 (D) to 9 (F). It is synchronized with the selection of the scanning signal line Lg by 0.
  • the input-side selector 302 is supplied with the input-side selection control signal Sa shown in FIG. 10 (A) and two digital image signals DV1, DV2 representing the left image and the right image.
  • the input side selector 302 receives the digital image signal R—Lin, G—Lin, B—Lin, R—Rin, G as shown in FIG.
  • FIGS. 10C and 10D show the input when the digital image signal corresponding to the second line of the image to be displayed (the left image and the right image) is input to the input side selector 302.
  • the line memo U304R1, 304G1, 304B1, 304Rr, 304Gr, 304Br holds the digital image signal corresponding to the first line of the image to be displayed. .
  • the line memos U304R1, 304G1, 304B1, 304Rr, 304Gr, and 304Br are digital image signals R-Lin, G-Lin, B_Lin, R- Rin, G—Rin, B—Rin are output in parallel for each line of the image to be displayed. That is, the three line memories 304R1, 304G1, and 304B1 function as a first serial / parallel converter that serially inputs a digital image signal representing the left image in units of pixels and outputs the left image in parallel for each row.
  • the other three line memories 304Rr, 304Gr, and 304 Br input the digital image signal representing the right image serially in pixel units and output the right image in parallel for each row of the right image. Function as.
  • the latch circuit 306 receives the digital image signal for one line output from the line memories 304R1, 304 Gl, 304B1, 304Rr, 304Gr, and 304Br to the normal output, and the latch shown in FIG. Latching based on the strobe signal LS, the digital image signal for one row is output as shown in Fig. 10 (F) and Fig. 10 (G) (Fig. 10 (F) and Fig. 10 (G) are output) This shows the digital image signal output to each of the blocks I and II of the side selector 308).
  • the latch circuit 306 is connected to three sub-pixel forming portions (R sub-pixel, G sub-pixel, and B sub-pixel) for forming one pixel of an image to be displayed during one horizontal scanning period.
  • R sub-pixel, G sub-pixel, and B sub-pixel sub-pixel forming portions
  • the output side selector 308 receives a digital image signal for one row from the latch circuit 306 as described above (FIGS. 11D and 11E), and the output side shown in FIG. 11C. Selection Control signals Sb and Sc are given.
  • the values of the output side selection control signals Sb, Sc (a combination of the value of the signal Sb and the value of the signal Sc) are switched every 1Z3 horizontal scanning period in each horizontal scanning period.
  • the output-side selector 308 should capture the three sub-pixel forming portions (R sub-pixel, G sub-pixel and B sub-pixel) that form each pixel in one row of the image to be displayed (left image and right image).
  • Fig. 11 (G) shows the digital image signals output from blocks I and II of the output selector 308, respectively. The order in this time-division output corresponds to the horizontally long pixel arrangement configuration shown in FIGS.
  • the output side selection control signals Sb and Sc are switched in synchronization with the selection of the scanning signal line Lg by the gate driver 400. Therefore, the output-side selector 308 switches the output signal between the same pixel signal groups in conjunction with the sequential selection of the scanning signal line Lg in the liquid crystal panel 600.
  • the eight conversion circuit 310 converts the digital image signal Y output from the output-side selector 308 (each block thereof) into an analog voltage signal based on a plurality of reference voltages supplied from a reference voltage generation circuit (not shown). Convert.
  • the analog voltage signal thus obtained is output from the data driver 300 as data signals D (1) to D (2n) for one row via an output buffer 312 configured by a voltage hollow or the like as impedance conversion means. It is output as shown in Fig. 11 (H) and Fig. 11 (1).
  • the DZA conversion circuit 310 and the output buffer 312 constitute a signal generation output circuit that generates and outputs a data signal D (j) based on the digital image signal Y from the output side selector 308.
  • the same pixel signal group xRy—L, xGy_L, xBy is connected to the data signal line Ls connected to the sub-pixel forming portion where each pixel of the left image is to be formed in the liquid crystal non-channel 600.
  • Data signal is applied in time division to L, and the same pixel signal group xRy—R, xGy_R, xBy—R is connected to the data signal line Ls connected to the sub-pixel formation part that should form each pixel of the right image.
  • the TFT 10 becomes conductive, and the data passes through the intersection corresponding to the sub-pixel formation portion P s (i, j).
  • the data signal D (j) of the signal line Ls is taken in as subpixel data, and a voltage corresponding to the subpixel data is held in the pixel capacitor Clc.
  • the light transmittance of the liquid crystal layer is controlled based on the subpixel data taken into each subpixel formation portion Ps (i, j), and this is combined with the action of the parallax barrier layer 54 as the parallax generation portion.
  • dual view display is realized.
  • the input-side selector 302 is supplied with the input-side selection control signal Sa shown in FIG. 12 (A), and the left image data DaL and the right image data as shown in FIG. 5 (B). DaR aligned in the row direction
  • a digital image signal DV corresponding to the combined image data of the equation is converted into serial image in units of ij pixels from the input terminal group Al, Bl, C1 as digital image signals R_Lin, G_Lin, B_Lin shown in Fig. 12 (B). Entered.
  • the input-side selector 302 in the first half of each horizontal scanning period, the digital image signal xR y_L, xGy_L, xBy— L is output from the first output terminal group 1Y1 ⁇ : LY3 is supplied to the line memories 304R1, 304G1, 304B1, respectively, and in the second half of each horizontal scanning period, digital image signals representing the right image xRy—R, xGy_R, xBy—R are output from the second output terminal group 1 Y4 ⁇ : LY6, respectively, and supplied to the line memories 304Rr, 304Gr, 304Br.
  • the line memories 304R1, 304G1, 304B1 capture and hold the digital image signal supplied from the input side selector 302 in the first half of each horizontal scanning period
  • the line memories 304Rr, 304Gr, 304Br In the second half of the scanning period, the digital image signal supplied from the input side selector 302 is captured and held.
  • FIGS. 12B and 12C show the signals on the input side and the output side when the digital image signal corresponding to the second line of the image to be displayed is input to the input side selector 302.
  • the line memos U304R1, 304G1, 304B1, 304Rr, 304Gr, and 304Br hold the digital image signal corresponding to the first line of the image to be displayed.
  • “X” indicates an invalid or indefinite signal value.
  • the digital image signals xRy—L, xGy_L, and xBy—L representing the left image are represented by line memories 304R1, 304G1, 304B1, and the right image, each of which is manually acquired in ij pixels.
  • Digital image signals xRy— R, xGy_R, xBy— R are serially input in units of subpixels, and line memories 304Rr, 304Gr, 304Br output these image signals in parallel for each row of the image to be displayed. To do. That is, as in the two-line simultaneous input mode described above, the three line memories 304R1, 304G1, and 304B1 display the left image.
  • the latch circuit 306 receives one line of digital image signals output from the line memory 304R1, 304G1, 304B1, 304Rr, 304Gr, 304Br force to the NORENORE. Based on the latch strobe signal LS shown in 12 (D), the digital image signal for one row is output as shown in FIGS. 12 (E) and 12 (F).
  • the output side selector 308, the DZ A conversion circuit 310, and the output buffer 312 operate in the same manner as in the two-system simultaneous input mode described above (see FIG. 11), and the same data signal D (1) to D (2n) is output from the data driver 300.
  • the data signal line Ls connected to the sub-pixel forming portion where each pixel of the left image is to be formed is time-divided into the same pixel signal group xRy—L, xGy_L, xBy—L.
  • the data signal is applied to the data signal line Ls connected to the sub-pixel forming part where each pixel of the right image is to be formed, and the data signal is applied to the same pixel signal group xRy—R, xGy_R, xBy—R in a time division manner.
  • a horizontal pixel arrangement configuration that is higher than the conventional vertical pixel arrangement configuration and that can prevent left and right images from appearing without requiring processing accuracy is employed.
  • the number of scanning signal lines is three times as many as the number of display rows.
  • 3 lines compared to the conventional vertical pixel arrangement (Fig. 16) are required.
  • Double the number of scanning signal lines Lg is provided in the liquid crystal panel 600.
  • the three sub-pixel forming portions are connected to the same data signal line Ls (FIG. 1).
  • the same pixel signal group xRy—L, xGy_L is connected to the data signal line Ls connected to the sub-pixel forming unit that should form each pixel of the left image.
  • a data signal is applied to xBy—L in a time-sharing manner, and the same pixel signal group xRy—R, xGy_R, xBy—is connected to the data signal line Ls connected to the sub-pixel forming portion that should form each pixel of the right image.
  • the input data format is the DV2 system simultaneous input format (FIG. 5 (A)) and the DV display.
  • the DV display LCD panel 600 (with a horizontal pixel arrangement with a reduced number of data signal lines to suppress a decrease in aperture ratio) Data signal line Ls) can be driven.
  • the output-side selector 308 for time-division output for the same pixel signal group is arranged in front of the DZA conversion circuit 310.
  • the output-side selector The 308b may be constituted by an analog switch or the like, and may be arranged at the subsequent stage of the DZA conversion circuit 310 as shown in FIG.
  • the configuration in which the output side selector 308 is arranged in front of the DZA conversion circuit 310 has the advantage that the scale of the DZA conversion circuit 310 can be reduced.
  • each block in the output-side selector 308 has one terminal that outputs a signal Y selected from the same pixel signal group A2, B2, and C2.
  • each block in the output-side selector 308 may output three signals Yl, Y2, Y3 from three output terminals. .
  • the output buffer 312 outputs three signals Rj, Bj, Gj as shown in FIG. 15 (H) and FIG.
  • the three output terminals of the data driver 300 are connected to one data signal line of the liquid crystal panel 600.
  • the three signals Rj, Gj, and Bj as the data signal D (j) are substantially the same signal. Therefore, the three output terminals from which the signals Rj, Gj, and Bj are output are connected to one data signal line (jth data signal line) Ls in the liquid crystal panel 600.
  • a configuration in which the parallax barrier layer 54 as the parallax generation unit is arranged on the front side of the liquid crystal panel 600, that is, a front parallax barrier method is adopted (FIG. 3).
  • a rear parallax barrier method (see, for example, FIG. 4 of Patent Document 1) may be employed.
  • the liquid crystal display device is, for example, a so-called driver (full) monolithic type or partial driver monolithic type in which all or part of various drive circuits and the like are integrally formed on a glass substrate together with a pixel circuit. It may be a liquid crystal display device. Further, in the above embodiment, the liquid crystal panel in which the pixel electrode and the counter electrode are formed on different substrates has been described as an example. However, these electrode structures are not limited to, for example, the IPS On Plane Switching) method, The pixel electrode and the counter electrode may be formed on the same substrate. Furthermore, the present invention is not limited to the liquid crystal display device, but can be applied to an active matrix type DV display device other than the liquid crystal display device.
  • a DV display device that displays different images for two users is taken as an example, but binocular parallax is given to one user based on the same principle.
  • the present invention is also applicable to a display device that generates a three-dimensional display by generating the above.
  • a display device other than a DV display device when a pixel of a color image is formed by an R subpixel, a G subpixel, and a B subpixel which are in a horizontally long pixel arrangement configuration and are adjacent in the column direction. If so, the present invention can be applied.
  • the present invention is applied to a display device for displaying different images for at least two viewpoints and a drive circuit thereof, and generates binocular parallax for one user. It is suitable for a liquid crystal display device that displays three-dimensional images and a liquid crystal display device that displays different images for two users.

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Abstract

　本発明は、複数の視点に対して異なる画像を表示する表示装置において、開口率低下を抑えつつ高い加工精度を要することなく左右画像等の写り込みを防止することを目的とする。 　デュアルビュー表示が可能な横長画素配置構成の液晶表示パネルにおいて、表示すべきカラー画像の１画素を形成するための３つの副画素形成部（Ｒ副画素、Ｇ副画素、Ｂ副画素）が列方向に隣接して配置され、かつ、当該３つの副画素形成部が同一のデータ信号線に接続されている。データドライバは、この液晶パネルにおける各データ信号線に印加すべきデータ信号を、当該３つの副画素形成部が取り込むべきデータに相当する信号の間で、各水平走査期間における１／３期間毎に出力側セレクタ（３０８）により切り替える。 　本発明は、デュアルビュー表示や立体的表示が可能な液晶表示装置等に適する。                                                                                 

Description

表示装置ならびにその駆動回路および駆動方法
技術分野
[0001] 本発明は、少なくとも 2つの視点に対して異なる画像を表示するための表示装置お よびその駆動回路に関するものであり、例えば、 1人の使用者に対し両眼視差を生じ させて立体的な表示を行う液晶表示装置や、 2人の使用者に異なる画像を表示する 液晶表示装置に関する。
背景技術
[0002] 近年、使用者に両眼視差を生じさせて立体的な表示を行う液晶表示装置が提供さ れている。この液晶表示装置では、液晶パネルに視差バリアを設けることによって、 左右の目に相当する 2つの視点に対して異なる画像を表示する構成となっている。こ れと同様の原理により、 2人の使用者に対して異なる画像を表示する液晶表示装置（ 以下「デュアルビュー液晶表示装置」または「DV液晶表示装置」 t 、う）を実現するこ とができる（例えば下記の特許文献 1参照)。この DV液晶表示装置では、右側から見 える表示画像と左側から見える表示画像とを異ならせることができる。したがって、こ の DV液晶表示装置を例えば車に搭載して運転者と助手席の搭乗者とに異なる画像 を表示したり、銀行等の窓口に設置して客と係員とに異なる画像を表示したりすること が可能となる。
[0003] 以下、このような DV液晶表示装置の原理につき図面を参照して説明する。図 16 ( A)は、 DV液晶表示装置において表示すべき画像の画素を形成する画素形成部の 配置 (以下「画素配置」 、う）を模式的に示す平面図であり、図 16 (B)および図 16 ( C)は、その画素配置に基づくデュアルビュー表示のための構成を模式的に示す平 面図および断面図である（図 16 (C)は、図 16 (B)の Y—Y線における断面図である）
[0004] 一般に、カラー画像を表示する液晶表示装置では、表示すべき画像を構成する各 画素は、 R (赤）の副画素と G (緑)の副画素と B (青）の副画素からなり、これに対応し て、各画素に対し、 R (赤）の画素形成部（「R副画素」ともいう）と、 G (緑)の画素形成 部（「G副画素」とも 、う）と、 B (青)の画素形成部（「B副画素」とも 、う）とが設けられて いる。図 16 (A)に示すように、 DV液晶表示装置では、マトリクス状に配置された多数 の画素形成部力 なる画素アレイは、 R副画素が並ぶ列、 G副画素が並ぶ列、およ び B副画素が並ぶ列を有しており、 1列おきに配置された R副画素と G副画素と B副 画素とからなる 3つの副画素によって、表示すべき画像 (DV液晶表示装置では表示 すべき画像は 2つあり、そのうちの一方の画像）における 1つの画素が形成される。
[0005] この DV液晶表示装置では、視差バリア 84bが図 16 (B)および図 16 (C)に示すよう に配置されることにより、各副画素 90から出射される光が選択的に遮断され、各副画 素 90から出射される光のうち当該 DV液晶表示装置から出ていく光は、視差バリア層 に形成されたスリット 84sを通過する光だけである。すなわち、図 16 (C)において Θ b および Θ gで示されるような範囲にのみ光が出射される。その結果、図 16 (C)におい て、当該 DV液晶表示装置の表示面前方における左側 DLに位置する使用者には、 図に示した 4個の副画素のうち左から 3つ目の B副画素が見える力 左から 2番目の G副画素は見えない。これに対し、当該 DV液晶表示装置の表示面前方における右 側 DRに位置する使用者には、図に示した 4個の副画素のうち左から 2つ目の G副画 素が見える力 左から 3番目の B副画素は見えない。したがって、 DV液晶表示装置 においてマトリクス状に配置された副画素のうち、 1列おきに選ばれた副画素からなる 第 1の副画素群は、上記左側 DLに位置する使用者 (視点）に対して表示する画像を 形成し、当該第 1の副画素群以外の副画素からなる第 2の画素群 (これも 1列おきに 選ばれた副画素力 なる）は、上記右側 DRに位置する使用者 (視点）に対して表示 する画像を形成する。すなわち、 DV液晶表示装置では、左側 DLから見たときの表 示画像と右側 DR力も見たときに表示画像とが異なる。
特許文献 1 :日本の特開 2004— 206089号公報
特許文献 2 :日本の特開 2004— 287406号公報
発明の開示
発明が解決しょうとする課題
[0006] しかし、上記のように DV液晶表示装置を左側力 見たときと右側力 見たとで異な る画像を良好に表示できる力否力、すなわち、左右両側の一方からのみ見えるべき 画像が他方力も見たときにも見えると 、う現象（以下「左右画像の映り込み」 t 、う）を 十分に防止できるか否かは、視差バリア 84bと副画素 90との位置関係に敏感に依存 し、左右画像の写り込みを防止するには、視差バリア 84bと副画素 90との間隔（ギヤ ップ） d2を狭くしなければならない。したがって、視差バリア 84bと副画素 90との間隔 d2を小さな値に精度よく設定することが必要であり、 DV液晶パネルの作製には高い 加工精度が要求される。この点については、上記のような視差バリアによって両眼視 差を生じさせることで立体的な表示を行う 3D液晶表示装置についても同様である。
[0007] これに対し、図 4 (A)に示すように、水平方向（行方向）が長手方向となるように副画 素 70を配置し、カラー画像を構成する各画素を垂直方向（列方向）に隣接する R副 画素、 G副画素、 B副画素という 3つの副画素 70で形成するという構成（以下「横長画 素配置構成」という)も提案されている (例えば特許文献 1の図 7 (b)参照)。このような 構成によれば、上記従来のように垂直方向が長手方向となるように副画素を配置す る構成 (以下「縦長画素配置構成」という）に比べ、視差バリア 54bと副画素 70との間 隔 dlを比較的大きくすることができるので、高い加工精度を必要することなく左右画 像の映り込みを防止することができる。
[0008] しかし、横長画素配置構成では、縦長画素配置構成に比べ、同一の解像度を得る のに必要な走査信号線の数が増大する。その結果、液晶パネルにおける開口率が 低下し、走査信号線駆動回路の回路規模の増大を招くことにもなる。
[0009] そこで本発明は、複数の視点に対して異なる画像を表示する DV液晶表示装置や 3D液晶表示装置等の表示装置であって、開口率の低下を抑えかつ高い加工精度 を要することなく左右画像等の写り込みを防止できる表示装置を提供することを目的 とする。
課題を解決するための手段
[0010] 本発明の第 1の局面は、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の副画素形成部と、 前記複数の走査信号線が順次選択されるように前記複数の走査信号線を駆動す る走査信号線駆動回路と、
表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加する データ信号線駆動回路とを備え、
各副画素形成部は、対応する交差点を通る走査信号線が選択されているときに対 応するデータ信号線上の信号を取り込み、
前記表示すべき画像の各画素は、列方向に隣接しかつ同一のデータ信号線に接 続される所定数の副画素形成部によって形成され、
前記データ信号線駆動回路は、
前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる 同一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号 力もなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保 持回路と、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持回路から出 力される前記同一画素信号群の信号を順次に選択する選択回路と、
前記選択回路によって選択された信号に基づき、前記所定数の副画素形成部に 対応する交差点を通るデータ信号線である前記同一のデータ信号線に印加すべき データ信号を生成し出力する信号生成出力回路とを含むことを特徴とする。
[0011] 本発明の第 2の局面は、本発明の第 1の局面において、
視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせる視差生成部を更に備え ることを特徴とする。
[0012] 本発明の第 3の局面は、本発明の第 2の局面において、
前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 群と前記第 2の画像を形成するための第 2の副画素形成群とからなり、
前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部から出射されるべき光を選択的に遮断するためのスリットを有する ノ リア層を含み、
前記複数の副画素形成部のそれぞれは、前記スリットの延びる方向に長手方向が 略垂直となるように配置されて 、ることを特徴とする。
[0013] 本発明の第 4の局面は、本発明の第 3の局面において、
前記複数の副画素形成部力 なるマトリクスにおいて、前記第 1の副画素形成部群 に属する副画素形成部のみ力 なる第 1の列と、前記第 2の副画素形成部群に属す る副画素形成部のみ力 なる第 2の列とが、行方向に交互に配置されており、 前記スリットは、前記第 1の列と前記第 2の列とが隣接する部分に沿って列方向に 延びて 、ることを特徴とする。
[0014] 本発明の第 5の局面は、本発明の第 1から第 4の局面のいずれかにおいて、
前記表示すべき画像の各画素を形成すべき前記所定数の副画素形成部は、カラ 一画像表示のための 3原色に対応する第 1、第 2および第 3の色の副画素形成部か らなることを特徴とする。
[0015] 本発明の第 6の局面は、本発明の第 5の局面において、
行方向に互いに隣接する副画素形成部は同じ色の副画素形成部であることを特徴 とする。
[0016] 本発明の第 7の局面は、列方向に延びる複数のデータ信号線と、当該複数のデー タ信号線と交差し行方向に延びる複数の走査信号線と、当該複数の走査信号線が 順次選択されるように当該複数の走査信号線を駆動する走査信号線駆動回路と、当 該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマ トリタス状に配置された複数の副画素形成部とを備え、各副画素形成部は対応する 交差点を通る走査信号線が選択されているときに対応するデータ信号線上の信号を 取り込み、表示すべき画像の各画素は列方向に隣接しかつ同一のデータ信号線に 接続される所定数の副画素形成部によって形成される表示装置において、前記表 示すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデー タ信号線駆動回路であって、
前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる同 一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号か らなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保持 回路と、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持回路から出力 される前記同一画素信号群の信号を順次に選択する選択回路と、
前記選択回路によって選択された信号に基づき、前記所定数の副画素形成部に 対応する交差点を通るデータ信号線である前記同一のデータ信号線に印加すべき データ信号を生成し出力する信号生成出力回路とを備えることを特徴とする。
本発明の第 8の局面は、列方向に延びる複数のデータ信号線と、当該複数のデー タ信号線と交差し行方向に延びる複数の走査信号線と、当該複数の走査信号線が 順次選択されるように当該複数の走査信号線を駆動する走査信号線駆動回路と、当 該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマ トリタス状に配置された複数の副画素形成部とを備え、各副画素形成部は対応する 交差点を通る走査信号線が選択されているときに対応するデータ信号線上の信号を 取り込み、表示すべき画像の各画素は列方向に隣接しかつ同一のデータ信号線に 接続される所定数の副画素形成部によって形成される表示装置において、前記表 示すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するため の駆動方法であって、
前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる同 一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号か らなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保持 ステップと、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持ステップで出 力される前記同一画素信号群の信号を順次に選択する選択ステップと、
前記選択ステップにて選択された信号を、前記所定数の副画素形成部に対応する 交差点を通るデータ信号線である前記同一のデータ信号線に印加すべきデータ信 号を生成し出力する信号生成出力ステップとを備えることを特徴とする。 発明の効果
[0018] 本発明の第 1の局面によれば、表示すべき画像の各画素を形成するための所定数 の副画素形成部は列方向に隣接しかつ同一のデータ信号線に接続され、当該所定 数の副画素形成部がそれぞれ取り込むべきデータ信号は、同一画素走査信号線群 の順次的な選択に連動して、時分割的に当該同一のデータ信号線に印加される。し たがって、表示すべき画像の各画素を形成するための所定数の副画素形成部が行 方向に隣接する従来の画素配置構成に比べると、同一の解像度を得るには、走査 信号線の数が増えるが、データ信号線の数が減るので、開口率の低下を抑制するこ とがでさる。
[0019] 本発明の第 2の局面によれば、視差生成部によってデュアルビュー表示または立 体的な表示を行う表示装置において、従来の画素配置構成に比べ、同一の解像度 を確保しつつ開口率の低下を抑制することができる。
[0020] 本発明の第 3の局面によれば、デュアルビュー表示または立体的な表示を行うため の各副画素形成部は、バリア層におけるスリットの延びる方向に長手方向が略垂直と なるように配置されて 、るので、高!、加工精度を必要することなく左右画像等の映り 込みを防止することができる。し力も、表示すべき画像の各画素を形成するための所 定数の副画素形成部が列方向に隣接しかつ同一のデータ信号線に接続されている ので、同一の解像度を確保しつつ開口率の低下を抑制することができる。
[0021] 本発明の第 4の局面によれば、第 1の副画素形成部群に属する副画素形成部のみ 力 なる第 1の列と、第 2の副画素形成部群に属する副画素形成部のみ力もなる第 2 の列とが、行方向に交互に配置され、バリア層におけるスリットは前記第 1の列と前記 第 2の列とが隣接する部分に沿って列方向に延びることで、高い加工精度を必要す ることなく左右画像等の映り込みを防止できるデュアルビュー表示装置を実現するこ とがでさる。
[0022] 本発明の第 5の局面によれば、表示すべき画像の各画素を形成すべき所定数の副 画素形成部は、カラー画像表示のための 3原色に対応する第 1、第 2および第 3の色 の副画素形成部力 なる構成とすることで、開口率の低下を抑えかつ高い加工精度 を必要することなく左右画像等の映り込みを防止できるデュアルビューのカラー表示 装置を実現することができる。
[0023] 本発明の第 6の局面によれば、行方向に互いに隣接する副画素形成部は同じ色の 副画素形成部であるので、カラーフィルタの製造が容易となる。これにより、開口率の 低下を抑えかつ高い加工精度を必要することなく左右画像等の映り込みを防止でき るデュアルビューのカラー表示装置を低コストで実現することができる。
図面の簡単な説明
[0024] [図 1]本発明の第 1の実施形態に係る液晶表示装置の全体構成を示すブロック図で ある。
[図 2]上記第 1の実施形態における 1つの副画素形成部の等価回路を示す回路図で ある。
[図 3]上記第 1の実施形態における液晶パネルの構造を説明するための断面図であ る。
[図 4]上記第 1の実施形態においてデュアルビュー表示を実現するための構成を模 式的に示す平面図 (A)および断面図（B)である。
[図 5]上記第 1の実施形態におけるデータドライバに供給すべき画像信号の表す入 力データのフォーマットを示す図（A、 B)である。
[図 6]上記第 1の実施形態におけるデータドライバの構成例を示すブロック図である。
[図 7]上記構成例によるデータドライバにおける入力側セレクタの動作を示す真理値 表を示す図 (A)および出力側セレクタの動作を示す真理値表を示す図（B)である。
[図 8]上記構成例によるデータドライバにおける入力側セレクタの動作を説明するた めのタイミングチャート（A〜C)である。
[図 9]上記構成例によるデータドライバにおける時分割出力のための出力側セレクタ の動作を説明するためのタイミングチャート (A〜F)である。
[図 10]上記構成例によるデータドライバの 2系統同時入力モードでの（主として入力 側の）動作を説明するためのタイミングチャート (A〜G)である。
[図 11]上記構成例によるデータドライバの 2系統同時入力モードでの（主として出力 側の）動作を説明するためのタイミングチャート (A〜I)である。 [図 12]上記構成例によるデータドライバの表示マッピング入力モードでの（主として入 力側の）動作を説明するためのタイミングチャート (A〜F)である。
[図 13]上記第 1の実施形態におけるデータドライバの第 1の変形例を示すブロック図 である。
[図 14]上記第 1の実施形態におけるデータドライバの第 2の変形例を示すブロック図 である。
圆 15]上記第 2の変形例の（主として出力側の)動作を説明するためのタイミングチヤ ート（A〜I)である。
[図 16]従来のデュアルビュー液晶表示装置の画素配置を示す図 (A〜C)である。 符号の説明
10 …薄膜トランジスタ（TFT)
54 …視差バリア層
54b …視差バリア
54s …スリット
56 〜CF基板
58 …カラーフィルタ
59 …対向電極（共通電極）
60 …揿 tffi層
62 …画素電極
66 〜TFT基板
70 …副画素
200 …表示制御回路
300 …データドライバ (データ信号線駆動回路)
302 …入力側セレクタ
304R1〜 304Br …ラインメモリ
306 …ラッチ回路
308 …出力側セレクタ
310 DZA変換回路 400 …ゲートドライバ（走査信号線駆動回路）
600 …液晶ノネル
Al, Bl, C1 …第 1の入力端子群
Dl, El, F1 …第 2の入力端子群
1Y1, 1Y2, 1Y3 …第 1の出力端子群
1Y4, 1Y5, 1Y6 …第 2の出力端子群
Clc …液晶容量 (画素容量）
CS …共通電極線駆動回路
Ec …対向電極（共通電極）
Ep …画素電極
Ps (i, j)…副画素形成部（i = l〜3m、 j = l〜2n)
Pix …画素形成部
G (i) …走査信号 (i= l〜3m)
D (j) …データ信号 (j = l〜2n)
DV1 …左画像のデジタル画像信号
DV2 …右画像のデジタル画像信号
Sa …入力側選択制御信号
Sb, Sc …出力側選択制御信号
発明を実施するための最良の形態
< 1.第 1の実施形態 >
< 1. 1 全体の構成および動作 >
図 1は、本発明における第 1の実施形態に係る液晶表示装置の構成を示すブロック 図である。この液晶表示装置は、視点の配置可能な 2つの領域に対して互いに異な る画像を表示することができる表示装置、すなわち、表示画面に向力つて左または右 へ傾いた所定の角度力 見たときにそれぞれ異なる画像を表示することができる DV (デュアルビュー)液晶表示装置であって、表示制御回路 200と、データ信号線駆動 回路としてのデータドライバ 300と、走査信号線駆動回路としてのゲートドライバ 400 と、アクティブマトリクス型の液晶パネル 600とを備えている。以下では、表示画面に 向かって左力 見たときに表示される画像を「左画像」といい、右力 見たときに表示 される画像を「右画像」 t ヽぅ。
[0027] この液晶表示装置における表示部としての液晶パネル 600は、外部の所定の映像 ソース (CPUなど)から、左画像を表示するための画像データ Dvlと、右画像を表示 するための画像データ Dv2と、動作のタイミングを制御するための制御信号 TSとを 受け取る。なお、この左画像および右画像を液晶パネル 600に表示するための元の 画像は、液晶パネル 600の表示列における奇数列または偶数列のみに表示されるこ とにより正しく表示されるよう、水平方向（表示行方向）に（半分に)圧縮変形されてい るものとする。例えば、表示画面が 640列 480行で構成される場合、左画像および右 画像を表示するための元画像は 320列 480行で構成される。
[0028] この液晶パネル 600は、上記画像データ Dvl, Dv2の表す画像における水平走査 線数 mの 3倍の本数（3m本）の走査信号線 Lgと、それら 3m本の走査信号線 Lgのそ れぞれと交差する 2n本のデータ信号線 Lsと、それら 3m本の走査信号線 Lgと 2n本 のデータ信号線 Lsとの交差点にそれぞれ対応して設けられた 3m X 2n個の副画素 形成部 Ps (l, l)〜Ps (3m, 2n)とを含む。また、この液晶パネル 600は、各副画素 形成部 Ps (l, l)〜Ps (3m, 2n)に含まれる画素電極に共通的に設けられかつ液晶 層を挟んで各画素電極と対向するように配置された共通電極を備えている。
[0029] 液晶パネル 600における 3m X 2n個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)は 、図 1に示すように、データ信号線 Lsの延びる方向すなわち列方向に隣接する R副 画素と G副画素と B副画素の 3つの副画素形成部を単位としてマトリクス状に配置さ れており、当該 3つの副画素形成部により、この液晶パネル 600によって表示すべき カラー画像の各画素、すなわち上記画像データ Dvlの表す左画像および上記画像 データ Dv2の表す右画像の各画素を形成する（以下、表示すべき画像の 1画素に対 応する 3つの副画素形成部を「画素形成部」 t ヽ、符号" Pix"で示すものとする）。 したがって、 1つの表示行につき 3本の走査信号線が対応する。なお、図 1において 、各副画素形成部 Ps (i, j)に付されている" R""G""B"の各符号は、当該副画素形 成部 Ps (i, j)により表示される色が「赤」「緑」「青」のいずれであるかを示すものである [0030] 表示制御回路 200は、外部から送られる上記画像データ Dvl, Dv2とタイミング制 御信号 TSとを受け取り、上記画像データ Dvl, Dv2にそれぞれ相当する画像信号 を画素単位でデジタル画像信号 DV1, DV2として出力すると共に、液晶パネル 600 に画像を表示するタイミングを制御するためのデータ用スタートパルス信号 DSP、デ ータ用クロック信号 DCK、ラッチストローブ信号 LS、ゲート用スタートパルス信号 GS P、およびゲート用クロック信号 GCKとを含む各種信号を出力する。
[0031] このようにして、表示制御回路 200によって生成される信号のうち、デジタル画像信 号 DV1, DV2、データ用スタートパルス信号 DSP、データ用クロック信号 DCK、およ びラッチストローブ信号 LSはデータドライバ 300に与えられ、ゲート用スタートパルス 信号 GSP、ゲート用クロック信号 GCKはゲートドライノ OOに与えられる。また、表示 制御回路 200は、上記クロック信号等に基づき、液晶パネル 600の交流化駆動のた めの極性切換制御信号を生成し、これをデータドライバ 300および図示されな ヽ共 通電極駆動回路に供給する。なお、この極性切換信号とそれに基づく交流化駆動は 、本発明に直接的には関係しないので、以下ではそれらの説明を省略する。
[0032] データドライバ 300は、デジタル画像信号 DV1, DV2、データ用クロック信号 DCK 、データ用スタートパルス信号 DSP、およびラッチストローブ信号 LS等に基づき、液 晶パネル 600を駆動するためのアナログ電圧をデータ信号 D (l) , D (2) , · ··, D (2n )として生成し、これらを液晶パネル 600における 2n本のデータ信号線 Lsにそれぞ れ印加する。
[0033] ゲートドライノく 400は、ゲート用クロック信号 GCKおよびゲート用スタートパルス信 号 GSPに基づき、液晶パネル 600における走査信号線を 1Z3水平走査期間ずつ 順に選択するために各走査信号線に印加すべき走査信号 G (l) , G (2) , G (3) ,… , G (3m)を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走 查信号の各走査信号線への印加を 1垂直走査期間を周期として繰り返す。
[0034] 上記のようにして液晶パネル 600では、デジタル画像信号 DV1, DV2に基づくデ ータ信号 D (1)〜D (2n)がデータ信号線 Lsに印加され、走査信号 G (1)〜G (3m) が走査信号線 Lgに印加される。また、共通電極には、共通電極駆動回路 (不図示） によって共通電圧信号が印加される。これにより、液晶パネル 600は、その液晶層に デジタル画像信号 DV1, DV2に応じた電圧を印加されることで光の透過率を変化さ せ、外部の映像ソースカゝら受け取った画像データ Dvl, Dv2の表す左画像および右 画像を表示する。これらの画像は表示画面を見る角度に応じて一方がはっきりと明る く見え、他方が暗く見えまたは全く見えなくなる。次に、このように異なる視点（2人の 使用者）に対して異なる画像を表示する液晶パネル 600の詳細にっ 、て説明する。
[0035] < 1. 2 液晶パネル >
液晶パネル 600は、データドライバ 300に接続される 2n本のデータ信号線 Lsと、ゲ ートドライバ 400に接続される 3m本の走査信号線 Lgとを備え、当該 2n本のデータ信 号線 Lsと当該 3m本の走査信号線 Lgとは、各データ信号線 Lsと各走査信号線 Lgと が交差するように格子状に配設されている。そして、当該 2n本のデータ信号線 と 当該 3m本の走査信号線 Lgとの交差点に対応して 3mX 2n個の副画素形成部 Ps (1 , l)〜Ps (3m, 2n)がそれぞれ設けられている。
[0036] 既述のように、液晶パネル 600によって表示すべきカラー画像の各画素、すなわち 上記画像データ Dvl, Dv2の表す左画像および右画像の各画素は、列方向（デー タ信号線の延びる方向）に隣接する R副画素と G副画素と B副画素の 3つの副画素形 成部からなる画素形成部 Pixによって形成され、液晶パネル 600における 3m X 2n 個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)は、これら 3つの副画素形成部を単位と してマトリクス状に配置されている（図 1参照）。図 2は、このような液晶パネル 600にお ける 1つの副画素形成部 Ps (i, j)の等価回路を示す回路図である (i= l, 2, · ··, 3m ;j = l, 2, · ··, 2n)。
[0037] 各副画素形成部 Ps (i, j)は、図 2に示すように、対応する交差点を通過するデータ 信号線 Lsにソース端子が接続されるとともに、対応する交差点を通過する走査信号 線 Lgにゲート端子が接続された薄膜トランジスタ (Thin Film Transistor) (以下「TFT 」と略記する） 10と、その TFT10のドレイン端子に接続された画素電極 Epと、上記 3 m X 2n個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)に共通的に設けられた共通電 極（「対向電極」ともいう） Ecと、上記 3m X 2n個の副画素形成部 Ps (l, l)〜Ps (3m , 2η)に共通的に設けられ画素電極 Ερと共通電極 Ecとの間に挟持された液晶層と からなる。なお、上記信号線、 TFT、およびそれに接続された画素電極 Epを含む基 板を TFT基板と!/ 、、上記共通電極 Ecおよび図示されな!、カラーフィルタや各種光 学補償フィルム (偏光板等)を含む基板を CF基板という。そして、画素電極 Epと共通 電極 Ecとそれらの間に挟持された液晶層とにより形成される液晶容量 Clcが、副画 素データに相当する電圧を保持するための画素容量を構成する。なお、通常、画素 容量に確実に電圧を保持すベぐ液晶容量 Clcに並列に補助容量が設けられるが、 補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
[0038] 上記構成力 わ力るように、 V、ずれかの走査信号線 Lgに印加される走査信号 G (i) がアクティブになると、その走査信号線 Lgが選択されて、その走査信号線 Lgに接続 される（各副画素形成部 Ps (i, j)の) TFT10が導通状態となり、その TFT10に接続 される画素電極 Epには、データ信号 D (j)がデータ信号線 Lsを介して印加される (j = l〜2n)。これにより、その印加されたデータ信号 D (j)の電圧（共通電極 Ecの電位 を基準とする電圧）が、その画素電極 Epを含む副画素形成部 Ps (i, j)に副画素デー タとして書き込まれる。
[0039] 図 3は、上記のような液晶パネル 600の構造を模式的に示す断面図である。液晶パ ネル 600は、 1対の透明の絶縁性基板である TFT基板 66および CF基板 56と、それ ら TFT基板 66と CF基板 56との間に挟持された液晶層 60とを備え、 TFT基板 66の 後方（図 3における下方）に配置されるバックライトからの光の透過率を上記画像デー タ Dvl, Dv2に応じて変化させることにより、視点（アイポイント）が配置されるべき前 方（図 3における上方）に対して、上記画像データ Dvl, Dv2の表す画像を表示する
[0040] 液晶パネル 600における TFT基板 66および CF基板 56の外面（液晶層 60の配置 される側の反対側の主面）には偏光板 68, 55がそれぞれ貼付されている。 TFT基 板 66の内面 (液晶層 60の配置される側の主面）には、上記のデータ信号線 Lsおよ び走査信号線 Lgと各副画素形成部 Ps (l, l)〜Ps (3m, 2n)の TFT10および画素 電極 Epとを含む TFT回路部 64が形成され、 CF基板 56の内面には、 R副画素、 G 副画素および B副画素の図 1に示す配置に対応するように構成されたカラーフィルタ 58が形成され、そのカラーフィルタ 58を覆うように透明の共通電極 59が形成されて いる。これに加えて本実施形態では、 CF基板 56の外側に透明の視差バリア基板 52 が配置され、この視差バリア基板 52の内面には、視差バリア 54bを含む視差バリア層 54が遮光性の金属または榭脂等によって形成されている。この視差バリア層 54は、 スリット 54sを有しており、ノ ックライトから TFT基板 66、液晶層 60および CF基板 56 等を通過して前方に向かう光を選択的に遮断することで、 TFT回路部 64、液晶層 6 0およびカラーフィルタ 58等によって実現される上記副画素形成部 Ps (l, l)〜Ps (3 m, 2n)により形成される画像に対して視差を生じさせる。すなわち、この視差バリア 層 54は、少なくとも 2つの視点に対して異なる画像が表示されるように、上記副画素 形成部 Ps (l, l)〜Ps (3m, 2n)により形成される画像に視差を生じさせる視差生成 部として機能する。
[0041] 図 4は、上記のような液晶パネル 600の構成を模式的に示しており、図 4 (A)は、デ ユアルビユ一表示（以下「DV表示」と略記する）のための構成を示す平面図であり、 図 4 (B)は、 DV表示のための構成を示す断面図であって、図 4 (A)の X—X線にお ける断面図に相当する。以下、図 4 (A)および図 4 (B)を参照して、本実施形態にお いて DV表示を実現するための構成および作用を説明する。なお以下では、 TFT回 路部 64、液晶層 60およびカラーフィルタ 58等によって実現される上記副画素形成 部 Ps (l, l)〜Ps (3m, 2n)のそれぞれを区別せずに言及する場合には、参照符号 "70"で示すものとし、副画素形成部を単に「副画素」ともいう。また、各副画素 70に 付された符号" Xy" (X=R, G, B; y=l, r)は、その副画素 70が R副画素、 G副画 素、 B副画素のいずれであるか、および、画像データ Dvlの表す左画像と画像デー タ Dvlの表す右画像の!/、ずれの画像を形成するための副画素であるかを示して！/、る 。すなわち、例えば" R1"の付された副画素 70は、左画像を形成するための R副画素 であり、 "Gr"の付された副画素 70は、右画像を形成するための G副画素である。な お以下では、符号" Xy"の付された副画素 70を「Xy副画素」と呼ぶものとする。
[0042] 図 4 (A)および図 4 (B)に示すように、各副画素 70は、その長手方向が行方向（走 查信号線 Lgの延びる方向）となるように配置されており、上記副画素形成部 Ps (l, 1 )〜Ps (3m, 2n)にお 、て、各列を構成する副画素 70は左画像または右画像の ヽ ずれか一方を形成するための副画素のみからなる。そして、左画像を形成するため の副画素のみからなる列と、右画像を形成するための副画素のみ力 なる列と力 交 互に配置されている。視差バリア層 54は、スリット 54sが各副画素 70の長手方向に垂 直な方向すなわち列方向（データ信号線 Lsの延びる方向）に延び、かつ、副画素 70 の 2列毎に 1つのスリット 54sが形成されると共に、右画像を形成するための副画素 Xr の右側部分および左画像を形成するための副画素 XIの左側部分が、スリット 54sに よって部分的に露出するように構成されている (X=R, G, B)。
[0043] 視差バリア層 54を上記のような構成とし、スリット 54sの幅 wlおよび視差バリア 54b と副画素 70との間隔 dlを適切に設定することにより、図 4 (B)に示すように、表示画 面に向力つて左側の所定領域 DLからは、 XI副画素 (X=R、 G、 B)から形成される 左画像のみが見え、表示画面に向力つて右側の所定領域 DRからは、 Xr副画素 (X =R、 G、 B)から形成される右画像のみが見えるようになる。すなわち、視点の配置 可能な第 1の所定領域 DLに対しては画像データ Dvlの表す左画像のみが表示され 、視点の配置可能な第 2の所定領域 DRに対しては画像データ Dv2の表す右画像の みが表示される。なお、視差バリア 54bと副画素 70との間隔 dlは、図 3に示すカラー フィルタ 58と視差バリア 54bとの距離に相当する。
[0044] 上記のような構成において、視点の配置される領域によっては、表示画面に向かつ て左側の領域において左画像のみならず右画像も見えたり、表示画面に向力つて右 側の領域において左画像のみならず右画像も見えたりすることがある。すなわち、左 右画像の映り込みが生じることがある。しかし本実施形態では、各副画素 70はその 長手方向が行方向となるように配置されており (横長画素配置構成)、視差バリア層 5 4におけるスリット 54sは各副画素の長手方向に垂直な方向に延びているので、視差 ノリア 54bと副画素 70との間隔 dlを大きくしても、各副画素 90の長手方向に平行に スリット 84sが延びる図 16の従来構成に比べ、左右画像の映り込みが生じにくい。し たがって、上記構成によれば、高い加工精度を必要することなく左右画像の映り込み を防止することができる。例えば、図 16に示したような縦長画素配置構成の場合、視 差バリア 84bと副画素 90との距離 d2は 50 μ程度であるのに対して CF基板 56として ガラスの厚みは 700 程度であることから、従来の DV液晶パネルの作製の際には、 ガラス基板に対する研磨等の特殊な加工が必要となる。これに対して本実施形態に おける上記構成によれば、従来ほど高い加工高精度を必要としないことに加えて、そ のような特殊な作業が不要また軽減されるので、製造コストを抑制することができる。
[0045] < 1. 3 データドライバの構成例 >
本実施形態におけるような横長画素配置構成の場合、表示すべきカラー画像の 1 画素を形成するための 3つの副画素形成部（R副画素、 G副画素および B副画素）は 列方向に配置されるので（図 1)、同一解像度の表示を得るには、従来の縦長画素配 置構成（図 16)に比べて 3倍の数の走査信号線 Lgが必要となる。しかし本実施形態 では、図 1に示すように、上記 3つの副画素形成部は同一のデータ信号線 Lsに接続 されるので、データ信号線 Lsの数を従来の縦長画素配置構成の場合の 1Z3とする ことができる。本実施形態におけるデータドライバ 300は、このような液晶パネル 600 の構成に応じて DV表示 (デュアルビュー表示）を可能にするようにデータ信号 D (1) 〜D (2n)を生成する必要がある。以下、このようなデータドライバ 300の構成例につ いて説明する。
[0046] 図 5 (A)および図 5 (B)は、データドライバ 300に供給すべきデジタル画像信号の 表す入力データのフォーマットを示して 、る。図 1に示した本実施形態の構成では、 図 5 (A)に示すように、左画像データ DaLと右画像データ DaRとが画像データ Dvl, Dv2として同時に表示制御回路 200に供給され、画像データ Dv 1の表す左画像の 信号であるデジタル画像信号 DV1と画像データ Dv2の表す右画像の信号であるデ ジタル画像信号 DV2とが同時にデータドライバ 300に入力される（以下、この入力形 式を「DV2系統同時入力形式」という）。これに対し、図 5 (B)に示すように、左画像デ ータ DaLと右画像データ DaRとを行方向（水平方向）に並べた形式の画像データ（ 以下「結合画像データ」 t 、う）を想定し、この結合画像データの表す画像の信号が データドライバ 300に入力されるという形式も考えられる（以下、この入力形式を「DV 表示マッピング入力形式」という）。この結合画像データは、 m行 2 X 3n列のマトリクス 形式に配列された 2 X 3 X m X n個の副画素データ力 なる画像データであって、各 行の前半は左画像を表す副画素データからなり後半は右画像を表す副画素データ からなる。 DV表示マッピング入力形では、このような 2 X 3 X m X n個の副画素データ が順次、 1系統のデジタル画像信号 DVとしてデータドライバ 300に入力される。なお 、左画像データ DaLと右画像データ DaRとを同一内容のデータとした場合には、入 力形式が DV2系統同時入力形式か DV表示マッピング入力形式かに拘わらず、 DV 表示ではない通常の表示が行われる（表示画面前方のいずれの視点に対しても同 一の画像が表示される）。
[0047] 図 6は、上記の DV2系統同時入力形式と DV表示マッピング入力形式の双方に対 応できるデータドライバ 300の構成例を示すブロック図である。
[0048] 図 6に示すようにデータドライバ 300は、第 1の接続切換回路としての入力側セレク タ 302と、直並列変換器として機能する 6個のラインメモリ、すなわち左画像赤色用ラ インメモリ 304R1、左画像緑色用ラインメモリ 304G1、左画像青色用ラインメモリ 304B 1、右画像赤色用ラインメモリ 304Rr、右画像緑色用ラインメモリ 304Grおよび右画像 青色用ラインメモリ 304Brと、 1表示行分の副画素データを示す信号を保持するため の保持手段としてのラッチ回路 306と、第 2の接続切換回路としての出力側セレクタ 3 08と、 DZA変換回路 310と、出力バッファ 312とを備えている。そして、左画像を表 すデジタル画像信号 DV1は、左画像用の赤色入力信号 R— Lin、緑色入力信号 G —Linおよび青色用入力信号 B— Linとして、右画像を表すデジタル画像信号 DV1 は、右画像の赤色入力信号 R— Rin、緑色入力信号 G—Rinおよび青色用入力信号 B— Rinとして、それぞれ、表示制御回路 200から入力側セレクタ 302に入力される。 また、入力形式を選択するための制御信号として入力側選択制御信号 Saが表示制 御回路 200から入力側セレクタ 302に与えられ、出力信号を時分割的に切り替える ための制御信号として出力側選択制御信号 Sb, Scが表示制御回路 200から出力側 セレクタ 308に与えられる。さらに、ラッチ回路 306には、ラッチストローブ信号 LSが 表示制御回路 200から与えられ、 DZA変換回路 310には、図示しない基準電圧発 生回路力も複数の基準電圧が与えられる。なお、入力側選択制御信号 Saは、上記ラ インメモ U304R1, 304G1, 304B1, 304Rr, 304Gr, 304Brにも与えられ、それらラ インメモリのィネーブル信号を兼ねて 、る。
[0049] 上記構成例では入力側セレクタ 302は、左画像を表すデジタル画像信号 DV1を構 成する入力信号 R— Lin, G— Lin, B— Linをそれぞれ入力するための第 1の入力 端子群 Al, Bl, C1と、右画像を表すデジタル画像信号 DV2を構成する入力信号 R Rin, G Rin, B Rinをそれぞれ入力するための第 2の入力端子群 Dl, El, F 1と、左画像用のラインメモリ 304R1, 304G1, 304B1に画像信号をそれぞれ出力す るための第 1の出力端子群 1Y1, 1Y2, 1Y3と、右画像用のラインメモリ 304Rr, 30 4Gr, 304Brに画像信号をそれぞれ出力するための第 2の出力端子群 1Y4, 1Y5, 1Y6とを有している。
[0050] 図 7 (A)は、この入力側セレクタ 302の動作を示す真理値表を示している。この図 7
(A)に示すように、入力側選択制御信号 Saが" 0"のときに、入力側セレクタ 302は、 第 1および第 2の入力端子群 A1〜F1にそれぞれ与えられる画像信号をそのまま第 1 および第 2の出力端子群 1Y1〜1Y6からそれぞれ出力する。一方、入力側選択制 御信号 Saが" 1"のときには、入力側セレクタ 302は、第 1の入力端子群 A1〜C1にそ れぞれ与えられる画像信号を第 2の出力端子群 1Y4〜： LY6からそれぞれ出力し、第 2の入力端子群 D1〜F1は使用されない。なお、図 7 (A)において、 "X"は出力され る信号が不定または無効であることを示して 、る。
[0051] 上記より、入力側セレクタ 302は、左画像および右画像を表す信号を DV2系統同 時入力形式で受け取る場合 (以下、このときの動作モードを「2系統同時入力モード」 という）には、図 8 (B)に示すような入力側選択制御信号 Saを与えられ、左画像およ び右画像を表す信号を DV表示マッピング形式で受け取る場合 (以下、このときの動 作モードを「表示マッピング入力モード」という）には、図 8 (C)に示すような入力側選 択制御信号 Saを与えられる。本実施形態では、図 1からわ力るように入力側セレクタ 302は、 2系統同時入力モードで動作するので、図 8 (B)に示すような入力側選択制 御信号 Saを表示制御回路 200から与えられる。
[0052] 出力側セレクタ 308は、 2n個のブロック力もなり（2nはデータ信号線 Lsの数）、各ブ ロックは 3つの副画素データに相当するデジタル信号 A2, B2, C2を受け取り、図 7 ( B)に示す真理値表に従って、それらの信号 A2, B2, C2のいずれかを選択してデジ タル信号 Yとして出力する。したがって、出力側セレクタ 308は、図 9 (B)に示すような 出力側選択制御信号 Sb, Scを与えられると、ラッチ回路 306から入力されるデジタ ル画像信号を、図 9 (C)に示すように出力側選択制御信号 Sb, Scの切り替えに応じ て時分割的に出力する。この時分割出力のための出力側選択制御信号 Sb, Scの切 り替え順序は、図 1および図 4に示す横長画素配置構成に対応している。また、この 出力側選択制御信号 Sb, Scの切り替えは、各水平走査期間の 1Z3の期間毎に行 われ、その切り替えのタイミングは、図 9 (D)〜図 9 (F)に示すようにゲートドライノ O 0による走査信号線 Lgの選択に同期している。
[0053] < 1. 4 データドライバの動作例 1 >
以下、上記構成例によるデータドライバ 300の 2系統同時入力モードでの動作を、 図 10〜図 11に示すタイミングチャートを参照して説明する。 2系統同時入力モードの 場合、入力側セレクタ 302には、図 10 (A)に示す入力側選択制御信号 Saが与えら れると共に、左画像および右画像を表す 2系統のデジタル画像信号 DV1, DV2が、 図 10 (C)に示すデジタル画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinとして、副画素単位でシリアルに入力される。入力側セレクタ 302は、これら の制御信号および画像信号の入力に対して、図 10 (D)に示すように、上記デジタル 画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinを出力端子 1Y1 〜1Y6力らそれぞれ出力して、ラインメモ U304R1, 304G1, 304B1, 304Rr, 304G r, 304Brにそれぞれ供給する。なお、図 10 (C)および図 10 (D)は、表示すべき画 像 (左画像および右画像)の 2行目に相当するデジタル画像信号が入力側セレクタ 3 02に入力された時点の入力側および出力側の信号を示しており、この時点では、ラ インメモ U304R1, 304G1, 304B1, 304Rr, 304Gr, 304Brは、表示すべき画像の 1 行目に相当するデジタル画像信号を保持して 、る。
[0054] ラインメモ U304R1, 304G1, 304B1, 304Rr, 304Gr, 304Brは、このようにしてそ れぞれ副画素単位でシリアルに入力したデジタル画像信号 R— Lin, G— Lin, B_L in, R— Rin, G— Rin, B— Rinを、表示すべき画像の 1行分ずつパラレルに出力す る。すなわち、 3個のラインメモリ 304R1, 304G1, 304B1は、左画像を表すデジタル 画像信号を画素単位でシリアルに入力し当該左画像の 1行分ずつパラレルに出力 する第 1の直並列変換器として機能し、他の 3個のラインメモリ 304Rr, 304Gr, 304 Brは、右画像を表すデジタル画像信号を画素単位でシリアルに入力し当該右画像 の 1行分ずつパラレルに出力する第 2の直並列変 として機能する。
[0055] 上記ラインメモリ 304R1, 304G1, 304B1, 304Rr, 304Gr, 304Brとラッチ回路 30 6とは、図 6に示すように、左画像の画素を形成する 3つの副画素形成部（R副画素、 G副画素および B副画素）が取り込むべきデータに相当する信号 xRy—L, xGy_L , xBy— Lと、右画像の画素を形成する 3つの副画素形成部（R副画素、 G副画素お よび B副画素）が取り込むべきデータに相当する信号 xRy—R, xGy_R, xBy— Rと 力 Sラッチ回路 306の入力側において交互に並ぶように、信号配線で接続されている（ x= l〜m, y= l〜n)。これにより、ラッチ回路 306は、上記ラインメモリ 304R1, 304 Gl, 304B1, 304Rr, 304Gr, 304Br力らノ ラレノレに出力される 1行分のデジタノレ画 像信号を受け取り、図 10 (E)に示すラッチストローブ信号 LSに基づきラッチして、図 10 (F)および図 10 (G)に示すように当該 1行分のデジタル画像信号を出力する（図 10 (F)および図 10 (G)は、出力側セレクタ 308のブロック I, IIに対してそれぞれ出力 されるデジタル画像信号を示している)。ここでラッチ回路 306は、 1水平走査期間の 間、すなわち表示すべき画像の 1画素を形成するための 3つの副画素形成部 (R副 画素、 G副画素、 B副画素）に接続される 3本の走査信号線である同一画素走査信 号線群の！/ヽずれかが選択されて!ヽる間、上記 1行分のデジタル画像信号を保持し出 力する。
出力側セレクタ 308には、上記のようにラッチ回路 306から 1行分のデジタル画像 信号が入力されると共に（図 11 (D)および図 11 (E) )、図 11 (C)に示す出力側選択 制御信号 Sb, Scが与えられる。ここで出力側選択制御信号 Sb, Scの値 (信号 Sbの 値と信号 Scの値との組み合わせ）は、各水平走査期間において 1Z3水平走査期間 毎に切り替わる。これにより出力側セレクタ 308は、表示すべき画像 (左画像および 右画像）の 1行における各画素を形成する 3つの副画素形成部（R副画素、 G副画素 および B副画素）が取り込むべきデータに相当する信号 (以下「同一画素信号群」と いう） xRy_Z, xGy_Z, xBy_Zを 1/3水平走査期間ずつ順次に出力する (x= 1 〜m;y= l〜n;Z=L, R)。すなわち、その同一画素信号群を、図 11 (F)および図 1 1 (G)に示すように 1水平走査期間（1H期間）において時分割で信号 Yとして出力す る（図 11 (F)および図 11 (G)は、出力側セレクタ 308のブロック I, IIからそれぞれ出 力されるデジタル画像信号を示している)。なお、この時分割出力における順序は、 図 1および図 4に示す横長画素配置構成に対応している。また、出力側選択制御信 号 Sb, Scは、ゲートドライバ 400による走査信号線 Lgの選択に同期して切り替わる ので、出力側セレクタ 308は、液晶パネル 600における走査信号線 Lgの順次的な選 択に連動して、出力信号を同一画素信号群の間で切り替えることになる。
[0057] 0 八変換回路310は、図示しない基準電圧発生回路から供給される複数の基準 電圧に基づき、出力側セレクタ 308 (の各ブロック）から出力される上記デジタル画像 信号 Yをアナログ電圧信号に変換する。これにより得られたアナログ電圧信号は、ィ ンピーダンス変換手段としての電圧ホロヮ等によって構成される出力バッファ 312を 介して、 1行分のデータ信号 D (1)〜D (2n)としてデータドライバ 300から図 11 (H) および図 11 (1)に示すように出力される。ここで、 DZA変換回路 310と出力バッファ 312は、出力側セレクタ 308からのデジタル画像信号 Yに基づきデータ信号 D (j)を 生成し出力する信号生成出力回路を構成する。
[0058] 以上のようにして、液晶ノネル 600において、左画像の各画素を形成すべき副画 素形成部に接続されたデータ信号線 Lsには、同一画素信号群 xRy— L, xGy_L, xBy—Lにっき時分割でデータ信号が印加され、右画像の各画素を形成すべき副画 素形成部に接続されたデータ信号線 Lsには、同一画素信号群 xRy— R, xGy_R, xBy— Rにっき時分割でデータ信号が印加される（x= l〜m、 y= l〜n)。そして、ゲ ートドライバ 400から各走査信号線 Lgに走査信号 G (I) (i= l〜3m)が印加されるこ とにより、 3m本の走査信号線が順次選択される。選択された走査信号線 Lgに接続さ れる副画画素形成部 Ps (i, j)では、 TFT10が導通状態となり、当該副画素形成部 P s (i, j)に対応する交差点を通過するデータ信号線 Lsのデータ信号 D (j)が副画素デ ータとして取り込まれ、その副画素データに相当する電圧が画素容量 Clcに保持され る。このようにして各副画素形成部 Ps (i, j)に取り込まれた副画素データに基づき液 晶層の光の透過率が制御され、視差生成部としての視差バリア層 54による働きと相 まって、デュアルビュー表示が実現される。
[0059] < 1. 5 データドライバの動作例 2 >
次に、上記構成例によるデータドライバ 300が表示マッピング入力モードでの動作 を、図 12に示すタイミングチャートを参照して説明する。この場合、既述のように入力 側セレクタ 302には、図 12 (A)に示す入力側選択制御信号 Saが与えられると共に、 図 5 (B)に示すように左画像データ DaLと右画像データ DaRとを行方向に並べた形 式の結合画像データに対応する 1系統のデジタル画像信号 DVが、図 12 (B)に示す デジタル画像信号 R_Lin, G_Lin, B_Linとして入力端子群 Al, Bl, C1力ら畐 ij 画素単位でシリアルに入力される。このとき、各水平走査期間の前半では、左画像を 表すデジタル画像信号 xRy— L, xGy_L, xBy— L (x= l〜m、 y= l〜n)がデジタ ル画像信号 R— Lin, G— Lin, B— Linとして入力され、各水平走査期間の後半では 、右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— R (x= l〜m、 y= l〜 n)がデジタル画像信号 R— Lin, G— Lin, B— Linとして入力される。
[0060] 入力側セレクタ 302は、これらの制御信号および画像信号の入力に対して、図 12 ( C)に示すように、各水平走査期間の前半では、左画像を表すデジタル画像信号 xR y_L, xGy_L, xBy— Lを第 1の出力端子群 1Y1〜： LY3からそれぞれ出力して、ラ インメモリ 304R1, 304G1, 304B1にそれぞれ供給し、各水平走査期間の後半では、 右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— Rを第 2の出力端子群 1 Y4〜： LY6からそれぞれ出力して、ラインメモリ 304Rr, 304Gr, 304Br〖こそれぞれ 供給する。これに対応して、ラインメモリ 304R1, 304G1, 304B1は、各水平走査期間 の前半に入力側セレクタ 302から供給されるデジタル画像信号を取り込んで保持し、 ラインメモリ 304Rr, 304Gr, 304Brは、各水平走査期間の後半に入力側セレクタ 3 02から供給されるデジタル画像信号を取り込んで保持する。なお、図 12 (B)および 図 12 (C)は、表示すべき画像の 2行目に相当するデジタル画像信号が入力側セレク タ 302に入力された時点の入力側および出力側の信号を示しており、この時点では 、ラインメモ U304R1, 304G1, 304B1, 304Rr, 304Gr, 304Brは、表示すべき画像 の 1行目に相当するデジタル画像信号を保持している。また、図 12において" X"は 無効または不定の信号値を示して 、る。
[0061] このようにして左画像を表すデジタル画像信号 xRy—L, xGy_L, xBy— Lをそれ ぞれ畐 ij画素単位でシリアノレに人力したラインメモリ 304R1, 304G1, 304B1、および、 右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— Rをそれぞれ副画素単 位でシリアルに入力したラインメモリ 304Rr, 304Gr, 304Brは、それらの画像信号 を、表示すべき画像の 1行分ずつパラレルに出力する。すなわち、既述の 2系統同時 入力モードの場合と同様、 3個のラインメモリ 304R1, 304G1, 304B1は、左画像を表 すデジタル画像信号を画素単位でシリアルに入力し当該左画像の 1行分ずっパラレ ルに出力する第 1の直並列変^^として機能し、他の 3個のラインメモリ 304Rr, 304 Gr, 304Brは、右画像を表すデジタル画像信号を画素単位でシリアルに入力し当該 右画像の 1行分ずつパラレルに出力する第 2の直並列変 として機能する。したが つて、この表示マッピング入力モードにおいても、ラッチ回路 306は、上記ラインメモリ 304R1, 304G1, 304B1, 304Rr, 304Gr, 304Br力らノ ラレノレに出力される 1行分 のデジタル画像信号を受け取り、図 12 (D)に示すラッチストローブ信号 LSに基づき ラッチして、図 12 (E)および図 12 (F)に示すように当該 1行分のデジタル画像信号を 出力する。
[0062] 出力側セレクタ 308、 DZ A変換回路 310および出力バッファ 312も、既述の 2系統 同時入力モードの場合と同様に動作し (図 11参照）、同様のデータ信号 D (1)〜D ( 2n)がデータドライバ 300から出力される。これにより、液晶ノネル 600において、左 画像の各画素を形成すべき副画素形成部に接続されたデータ信号線 Lsには、同一 画素信号群 xRy— L, xGy_L, xBy—Lにっき時分割でデータ信号が印加され、右 画像の各画素を形成すべき副画素形成部に接続されたデータ信号線 Lsには、同一 画素信号群 xRy— R, xGy_R, xBy—Rにっき時分割でデータ信号が印加される ( x= l〜m、 y= 1〜： n)。
[0063] < 1. 6 効果〉
以上のように本実施形態によれば、従来の縦長画素配置構成に比べて高!、加工 精度を必要することなく左右画像の映り込みを防止することができる横長画素配置構 成が採用されていることから（図 1、図 4)、表示行数の 3倍の数の走査信号線が必要 となり、同一解像度の表示を得るには、従来の縦長画素配置構成（図 16)に比べて 3 倍の数の走査信号線 Lgが液晶パネル 600に設けられることになる。しかし本実施形 態では、上記 3つの副画素形成部は同一のデータ信号線 Lsに接続されている（図 1) 。そして、データドライバ 300から出力されるべき各データ信号 D (j) (j = l〜2n)が、 図 11 (C)に示す出力側選択制御信号 Sb, Scに基づき出力側セレクタ 308によって 1水平走査期間内で切り換えられる。これにより、左画像の各画素を形成すべき副画 素形成部に接続されたデータ信号線 Lsには、同一画素信号群 xRy— L, xGy_L, xBy—Lにっき時分割でデータ信号が印加され、右画像の各画素を形成すべき副画 素形成部に接続されたデータ信号線 Lsには、同一画素信号群 xRy— R, xGy_R, xBy— Rにっき時分割でデータ信号が印加される（x= l〜m、 y= l〜n) (図 11)。し たがって、同一解像度の表示を得るのに、従来の縦長画素配置構成（図 16)に比べ 、走査信号線 Lgの数が 3倍必要となるものの、データ信号線の数は 1Z3で済む。そ の結果、液晶パネル 600において、走査信号線 Lgの増大による開口率の低下を抑 ff¾することができる。
[0064] また上記のように、入力側セレクタ 302を備える図 6に示した構成のデータドライバ 3 00によれば、入力データの形式が DV2系統同時入力形式（図 5 ( A) )と DV表示マツ ビング入力形式（図 5 (B) )のいずれの場合であっても、開口率の低下を抑制すべく データ信号線数を減らした横長画素配置構成の DV表示用の液晶パネル 600 (のデ ータ信号線 Ls)を駆動することができる。
[0065] < 2.変形例 >
図 6に示した構成のデータドライバ 300では、同一画素信号群についての時分割 出力のための出力側セレクタ 308は、 DZA変換回路 310の前段に配置されている 力 これに代えて、出力側セレクタ 308bをアナログスィッチ等で構成し、図 13に示す ように DZA変換回路 310の後段に配置するようにしてもよい。ただし、出力側セレク タ 308を DZA変換回路 310の前段に配置する構成は、 DZA変換回路 310の規模 を低減できると 、う利点を有して 、る。
[0066] また、図 6に示した構成のデータドライバ 300では、出力側セレクタ 308における各 ブロックは、同一画素信号群 A2, B2, C2のうちから選択された信号 Yを出力する端 子を 1つだけ有している力 これに代えて、図 14に示すように、出力側セレクタ 308に おける各ブロックが 3つの出力端子から 3つの信号 Yl, Y2, Y3を出力する構成であ つてもよい。この場合、図 15 (F)および図 15 (G)に示すように、出力側セレクタ 308 における各ブロックの 3つの出力端子からの 3つの信号 Yl, Y2, Y3は同一の信号 であり、これに応じて、出力バッファ 312は、図 15 (H)および図 15 (1)に示すような 3 つの信号 Rj, Bj, Gjをデータ信号 D (j)として出力する (j = l〜2n)。そして、データド ライバ 300における 3個の出力端子が液晶パネル 600における 1本のデータ信号線 Lsに対応し、データ信号 D (j)としての 3つ信号 Rj, Gj, Bjは実質的に同一の信号で ある。したがって、それらの信号 Rj, Gj, Bjの出力される 3つの出力端子は、液晶パ ネル 600における 1本のデータ信号線 (j番目のデータ信号線) Lsに接続される。その 結果、液晶パネル 600におけるデータ信号線 Lsとデータドライバ 300との接続に冗 長性を持たせることで信頼度を向上させることが可能となる。
[0067] 上記実施形態では、視差生成部としての視差バリア層 54が液晶パネル 600の前面 側に配置された構成、すなわち前方視差バリア方式が採用されているが（図 3)、これ に代えて、後方視差バリア方式 (例えば特許文献 1の図 4参照)を採用してもよい。
[0068] 上記実施形態に係る液晶表示装置は、例えば各種駆動回路等の全部または一部 を画素回路とともにガラス基板に一体的に形成したいわゆるドライバ（フル)モノリシッ ク型または部分的ドライバモノリシック型の液晶表示装置であってもよい。また、上記 実施形態では、画素電極と対向電極とが異なる基板上に形成された液晶パネルを例 に説明したが、これらの電極構造に限定はなぐ例えば、 IPSOn Plane Switching)方 式のような、同一基板上に画素電極と対向電極とが形成されているものであってもよ い。さらに、本発明は、液晶表示装置に限定されるものではなぐ液晶表示装置以外 のアクティブマトリクス型の DV表示装置にも適用可能である。
[0069] なお、上記実施形態として、 2人の使用者に異なる画像を表示する DV表示装置が 例に挙げられているが、これと同様の原理に基づき 1人の使用者に対し両眼視差を 生じさせて立体的な表示を行う表示装置にも本発明は適用可能である。また、 DV表 示装置以外の表示装置であっても、横長画素配置構成であって列方向に隣接する R副画素、 G副画素、 B副画素でカラー画像の 1画素が形成される場合であれば、本 発明の適用が可能である。
産業上の利用可能性
[0070] 本発明は、少なくとも 2つの視点に対して異なる画像を表示するための表示装置お よびその駆動回路に適用されるものであり、 1人の使用者に対し両眼視差を生じさせ て立体的な表示を行う液晶表示装置や、 2人の使用者に異なる画像を表示する液晶 表示装置に適している。

Claims

請求の範囲
[1] 列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の副画素形成部と、
前記複数の走査信号線が順次選択されるように前記複数の走査信号線を駆動す る走査信号線駆動回路と、
表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加する データ信号線駆動回路とを備え、
各副画素形成部は、対応する交差点を通る走査信号線が選択されているときに対 応するデータ信号線上の信号を取り込み、
前記表示すべき画像の各画素は、列方向に隣接しかつ同一のデータ信号線に接 続される所定数の副画素形成部によって形成され、
前記データ信号線駆動回路は、
前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる 同一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号 力もなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保 持回路と、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持回路から出 力される前記同一画素信号群の信号を順次に選択する選択回路と、
前記選択回路によって選択された信号に基づき、前記所定数の副画素形成部に 対応する交差点を通るデータ信号線である前記同一のデータ信号線に印加すべき データ信号を生成し出力する信号生成出力回路とを含むことを特徴とする、表示装 置。
[2] 視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせる視差生成部を更に備え ることを特徴とする、請求項 1に記載の表示装置。
[3] 前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 群と前記第 2の画像を形成するための第 2の副画素形成群とからなり、
前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部から出射されるべき光を選択的に遮断するためのスリットを有する ノ リア層を含み、
前記複数の副画素形成部のそれぞれは、前記スリットの延びる方向に長手方向が 略垂直となるように配置されていることを特徴とする、請求項 2に記載の表示装置。
[4] 前記複数の副画素形成部力もなるマトリクスにおいて、前記第 1の副画素形成部群 に属する副画素形成部のみ力 なる第 1の列と、前記第 2の副画素形成部群に属す る副画素形成部のみ力 なる第 2の列とが、行方向に交互に配置されており、 前記スリットは、前記第 1の列と前記第 2の列とが隣接する部分に沿って列方向に 延びて 、ることを特徴とする、請求項 3に記載の表示装置。
[5] 前記表示すべき画像の各画素を形成すべき前記所定数の副画素形成部は、カラ 一画像表示のための 3原色に対応する第 1、第 2および第 3の色の副画素形成部か らなることを特徴とする、請求項 1から 4までのいずれか 1項に記載の表示装置。
[6] 行方向に互いに隣接する副画素形成部は同じ色の副画素形成部であることを特徴 とする、請求項 5に記載の表示装置。
[7] 列方向に延びる複数のデータ信号線と、当該複数のデータ信号線と交差し行方向 に延びる複数の走査信号線と、当該複数の走査信号線が順次選択されるように当該 複数の走査信号線を駆動する走査信号線駆動回路と、当該複数のデータ信号線と 当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複 数の副画素形成部とを備え、各副画素形成部は対応する交差点を通る走査信号線 が選択されているときに対応するデータ信号線上の信号を取り込み、表示すべき画 像の各画素は、列方向に隣接しかつ同一のデータ信号線に接続される所定数の副 画素形成部によって形成される表示装置において、前記表示すべき画像を表す複 数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路であ つて、
前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる同 一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号か らなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保持 回路と、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持回路から出力 される前記同一画素信号群の信号を順次に選択する選択回路と、
前記選択回路によって選択された信号に基づき、前記所定数の副画素形成部に 対応する交差点を通るデータ信号線である前記同一のデータ信号線に印加すべき データ信号を生成し出力する信号生成出力回路と
を備えることを特徴とする、データ信号線駆動回路。
列方向に延びる複数のデータ信号線と、当該複数のデータ信号線と交差し行方向 に延びる複数の走査信号線と、当該複数の走査信号線が順次選択されるように当該 複数の走査信号線を駆動する走査信号線駆動回路と、当該複数のデータ信号線と 当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複 数の副画素形成部とを備え、各副画素形成部は対応する交差点を通る走査信号線 が選択されているときに対応するデータ信号線上の信号を取り込み、表示すべき画 像の各画素は、列方向に隣接しかつ同一のデータ信号線に接続される所定数の副 画素形成部によって形成される表示装置において、前記表示すべき画像を表す複 数のデータ信号を前記複数のデータ信号線に印加するための駆動方法であって、 前記所定数の副画素形成部が取り込むべきデータ信号に相当する信号からなる同 一画素信号群を、前記所定数の副画素形成部に対応する交差点を通る走査信号か らなる同一画素走査信号線群のいずれかが選択されている間、保持し出力する保持 ステップと、
前記同一画素走査信号線群の順次的な選択に連動して、前記保持ステップで出 力される前記同一画素信号群の信号を順次に選択する選択ステップと、
前記選択ステップにて選択された信号を、前記所定数の副画素形成部に対応する 交差点を通るデータ信号線である前記同一のデータ信号線に印加すべきデ 号を生成し出力する信号生成出力ステップと
を備えることを特徴とする駆動方法。
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