WO2006090443A1

WO2006090443A1 - 記憶装置の冗長設定方法、および記憶装置

Info

Publication number: WO2006090443A1
Application number: PCT/JP2005/002892
Authority: WO
Inventors: Katsutoshi Suito; Yoshichika Nakaya; Shoichi Kawamura
Original assignee: Spansion Japan Ltd; Spansion LLC
Current assignee: Spansion Japan Ltd; Spansion LLC
Priority date: 2005-02-23
Filing date: 2005-02-23
Publication date: 2006-08-31
Anticipated expiration: 2007-08-23
Also published as: JPWO2006090443A1; JP4722123B2

Abstract

　ＢＩＳＴ制御回路１は、選択されたワード線に対してビット線を順次選択することにより試験を行い、最下位アドレス信号Ａｎにより識別される基本コラム領域の単位で不良位置の検出を行なう。最大コラムアドレス信号ＭＡＸＣＡにより選択されたワード線でのビット線選択の完了を把握した上で、単一の基本コラム領域での不良検出の際にはコラム冗長フラグＲＣＯＬを立て、複数の基本コラム領域に不良箇所が存在する場合にセクタ冗長フラグＲＳＥＣを立てる。これにより、選択されたワード線に対する試験の完了に応じて、コラム冗長またはセクタ冗長の選択が行なわれ、効率的な冗長救済が行なわれる。

Description

明細書

記憶装置の冗長設定方法、および記憶装置

技術分野

[0001] 本発明は、複数種類の冗長単位を備える記憶装置の冗長設定方法、および記憶装置に関するものであり、特に、冗長単位として、コラム冗長部とブロック冗長部とを備える記憶装置における冗長救済の設定に関するものである。

背景技術

[0002] 記憶装置には、不良メモリセルまたは/および不良セクタを救済する目的で、冗長メモリセルまたは/および冗長セクタが備えられてレ、るものがある。不良メモリセルまたは/および不良セクタを特定するアドレスを、 CAM等の内部記憶領域に記憶しておく。入力されるアドレスが記憶されているアドレスに一致する場合に、冗長メモリセルまたは/および冗長セクタにアクセス先を変更して冗長救済が行われる。

[0003] 冗長救済に関する技術は、例えば、特許文献 1、 2に開示されている。冗長救済される冗長単位は、コラム冗長とレ、われるビット線またはビット線群を冗長単位とするもの、およびセクタ冗長といわれるセクタを冗長単位とするものがある。また、これらの冗長単位が適宜に組み合わされて、複数種類の冗長救済を行うことも考えられる。

[0004] 複数種類の冗長単位を有する場合、効率のよい冗長救済を行うためには、不良メモリセルに対して使用すべき冗長単位を選択する必要がある。不良メモリセルのアドレス情報を記憶しておき、メモリセルアレイにおける不良メモリセルの分布に応じて、コラム冗長で冗長救済が可能である力、、またはセクタ冗長により冗長救済すべきであるかの判断を行うことが一般的である。

[0005] 特許文献 1 :特開 2000— 231795号公報

特許文献 2 :特開 2004 - 103143号公報

発明の開示

発明が解決しょうとする課題

[0006] し力、しながら、複数種類の冗長単位を備える場合に、不良メモリセルのアドレスを記憶してその分布から使用すべき冗長単位を判断するためには、全ての不良メモリセルのアドレスを記憶するのに十分な記憶領域を確保する場合がある。更に、記憶されたアドレスから不良メモリセルの分布を分析して使用すべき冗長単位を判断するといつた煩雑な制御を必要とする。十分な記憶領域と、判断のための煩雑な制御を備える必要があり問題である。

[0007] 特に、ビルトインセルフテスト（以下、 BISTと略記する）なる、内蔵の試験回路によるメモリセルの自動診断機能を備えた記憶装置においては、冗長救済における冗長単位の選択も自立的に行う必要がある。全ての不良メモリセルのアドレスを記憶する十分な記憶領域が必要となり、的確な冗長単位を判断のための煩雑な制御も内蔵しなければならない。回路規模の増大を招来するおそれがあり問題である。

課題を解決するための手段

[0008] 本発明は前記背景技術の少なくとも 1つの問題点を解消するためになされたものであり、コラム冗長部による冗長救済を優先しながら不良コラムの位置を把握し、必要に応じて、ブロック冗長部による冗長救済を行なうことが可能な記憶装置の冗長設定方法、および記憶装置を提供することを目的とする。

[0009] 前記目的を達成するためになされた本発明の記憶装置の冗長設定方法は、複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備える記憶装置の冗長設定方法であって、メモリブロックの試験の際、ワード線を共通としてビット線を順次選択して試験を行なう第 1のステップと、第 1のステップにおいてビット線の選択が一巡される間に、単一の基本コラム領域に対して不良が検出される場合に、基本コラム領域をコラム冗長部に置換する第 2のステップと、第 1のステップにおいてビット線の選択が一巡される間に、複数の基本コラム領域に不良が検出される場合に、メモリブロックをブロック冗長部に置換する第 3のステップと、を有することを特徴とする。

[0010] 本発明の記憶装置の冗長設定方法では、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するプロック冗長部とを備える記憶装置に対して、メモリブロックの試験の際、ワード線を共通としてビット線を順次選択して試験を行なレ、、ビット線の選択が一巡される間に、単一の基本コラム領域に対して不良が検出される場合には基本コラム領域をコラム冗長部に置換し、複数の基本コラム領域に不良が検出される場合にはメモリブロックをブロック冗長部に置換する。

[0011] これにより、選択されたワード線に接続されているビット線を一巡して試験を行ない

、この間、不良の検出される基本コラム領域の数に応じて、冗長救済される冗長部を、コラム冗長部とブロック冗長部とで選択することができる。単一の基本コラム領域においてのみ不良が検出される場合は、不良が検出された基本コラム領域をコラム冗長部に置換すれば足り、複数の基本コラム領域に不良が検出された場合に、試験が行なわれているメモリブロックをブロック冗長部に置換すればよレ、。不良の基本コラム領域が単一のうちはコラム冗長部に置換する設定にしておき、更に不良の基本コラム領域が検出された時点で、ブロック冗長部に置換する設定とすることができる。

[0012] また、本発明の記憶装置は、複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備える記憶装置であって、メモリブロックにおいて、ワード線を共通としてビット線を順次選択して試験を行なう際、不良の検出に応じて不良検出フラグをセットする不良検出セット部と、不良検出フラグのセットの後、試験対象の基本コラム領域が不良検出の基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする領域切替セット部と、を備えることを特徴とする。

[0013] 本発明の記憶装置では、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備えており、ワード線を共通としてビット線を順次選択して試験を行なレ、、不良検出セット部が、不良の検出されることに応じて不良検出フラグをセットし、領域切替セット部が、不良検出フラグがセットされた後に、試験対象の基本コラム領域が不良検出の基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする。

[0014] これにより、選択されたワード線に接続されているビット線を一巡して試験を行なう際、不良が検出されることに応じて不良検出フラグを立て、その後、基本コラム領域が移動したことを領域置換フラグで把握することができる。不良検出フラグと領域置換フラグとが立っている状態で、更に不良が検出されるか否力を検出してやれば、選択されたワード線においてビット線が一巡する間において、不良の検出される基本コラム領域の単複を検出することができ、置換すべき冗長部が、コラム冗長部かブロック冗長部かを決定することができる。

発明の効果

[0015] 本発明によれば、検出される全不良メモリのアドレス等の不良位置情報を記憶した後、記憶された不良位置の分布に応じて置換すべき冗長部を決定する等の手続きが不要となり、効率的に冗長救済すべき冗長部を決定することができる。

[0016] また、上記の手続きを実行する制御回路を備える必要はなぐ特に、 BIST機能を備える場合に、この制御回路を内蔵する必要がなくなり、 BIST機能を内蔵する際の回路規模の増大を抑えることができる。

図面の簡単な説明

[0017] [図 1]実施形態の記憶装置の回路ブロック図である。

[図 2]実施形態の記憶装置における、ワード/ビット線の構成、および冗長部の構成を示す図である。

[図 3]不良検出セット部の回路図である。

[図 4]領域切替セット部の回路図である。

[図 5]コラム冗長部への置換決定を示すフラグセット部の回路図である。

[図 6]冗長を指示する信号を生成する回路の回路図である。

[図 7]コラム冗長が行なわれる際の動作波形図である。

[図 8]ブロック冗長が行なわれる際の動作波形図である。

[図 9]実施形態の冗長設定方法を示す動作フロー図である。

符号の説明

[0018] 1 BIST制御回路

2 バイアス生成回路

3 アドレスシーケンサ

4 メモリセルアレイ

4N 通常メモリ領域 4R 冗長メモリ領域

5A コラムアドレス記憶部

5B セクタアドレス記憶部

6 ベリファイ回路

7 データ比較回路

CU 基本コラム領域

RC コラム冗長部

RS セクタ冗長部

S セクタ

An 最下位アドレス信号

An_FLAG 領域切替フラグ

D データ信号

ExD データ期待値

int— RECHECK 不良検出内部信号

MATCH 一致信号

MAXCA 最大コラムアドレス信号

RCOL コラム冗長フラグ

Rep— FLAG 冗長フラグ

RECHECK 不良検出フラグ

REPAIR 冗長指示信号

RS— SEL ブロック冗長指示フラグ

RSEC セクタ冗長フラグ

RST リセット信号

VERIFY ベリファイ信号

発明を実施するための最良の形態

[0019] 以下、本発明の記憶装置の冗長設定方法、および記憶装置について具体化した実施形態を図 1乃至図 9に基づき図面を参照しつつ詳細に説明する。

[0020] 図 1示す実施形態の回路ブロックは、 BIST機能が内蔵された記憶装置に関し、 BI ST機能を奏する回路部分を中心に記載されており、通常のアクセス動作に関する回路部分にっレ、ては記載が省略されてレ、る。

[0021] BIST制御回路 1は、 BIST機能による自動試験を制御する制御回路である。バイァス制御信号 BCTLに応じてバイアス生成回路 2を制御し、メモリセルアレイ 4に対して、所定のバイアス信号 BIASを出力する。例えば、フローティングゲートにおける電荷の蓄積 ·放出に応じてデータを記憶する不揮発性記憶装置においては、 BIST制御回路 1による制御シーケンスに伴レ、、消去動作やプログラム動作に応じたバイアス電圧が出力される。不揮発性トランジスタのゲート端子、ソース'ドレイン端子、ウエノレ端子等、必要に応じてバイアス信号 BIASが出力される。 BIST機能においては、 BI ST制御回路 1の構成に応じて、通常、複数のデータパターンの書き込み動作および書き込まれたデータの読み出し動作が行なわれる。データの書き込み動作（消去動作およびプログラム動作)や読み出し動作 (ベリファイ動作）に応じて、ノィァス電圧 B IASが制御されて出力される。

[0022] BIST機能による自動試験では、メモリセルアレイ 4に配置されている個々のメモリセル等を特定するアドレス信号は、アドレスシーケンサ 3により生成される。 BIST制御回路 1からのアドレス制御信号 ACTLに応じて、セクタアドレス SADD、ロウアドレス R ADD,およびコラムアドレス CADDカモリセルアレイ 4に出力される。

[0023] ここで、アドレスシーケンサ 3が生成するアドレス信号は、メモリセルアレイ 4のうち、通常のアクセス動作により外部からアクセス可能な通常メモリ領域 4Nにより構成されるメモリ空間を識別するアドレス信号である。冗長メモリ領域 4Rについては、冗長救済により置換されていればアクセスは可能ではある力 S、この場合は、通常メモリ領域 4 Nを特定するアドレス信号の入力に対してアクセス先が置換されるのであって、冗長メモリ領域 4Rを直接指示するアドレス信号の入力は不可能であることが一般的である。この場合、アドレスシーケンサ 3も、外部から入力可能なアドレス信号の生成を行なう回路であり、直接冗長メモリ領域 4Rを特定するアドレス信号は生成されない。

[0024] BIST制御回路 1は、アドレスシーケンサ 3から、通常メモリ領域 4Nにおける基本コラム領域 CUを識別するアドレス信号のうち最下位アドレス信号 An (以後、単に最下位アドレス信号 Anと呼ぶこともある）、およびアドレスシーケンサ 3から最大のコラムァドレスが出力されていることを示す最大コラムアドレス信号 MAXCAを取得する。

[0025] ここで、メモリセルアレイ 4は、図 2に概略図を示す構成を有している。通常メモリ領域 4Nは、消去動作の単位となるセクタ Sを複数備えて構成されている。各セクタ Sには、複数のワード線 WLmと、ワード線 WLmに交差するビット線 BL11— BLn4とが配線されており、各交点部分にメモリセルが配置されている。 BIST機能による試験は、ワード線 WLmごとにビット線 BL11— BLn4を順次移動してメモリセルの選択が行なわれる。

[0026] 冗長メモリ領域 4Rは、コラム冗長部 RCとセクタ冗長部 RSとで構成されている。コラム冗長部 RCは 4本のビット線で構成されている。通常メモリ領域 4Nにおいて隣接する 4本のビット線 BL11— 14乃至 BLnl n4を基本コラム領域 CUとし、基本コラム領域 CUごとにコラム冗長部 RCに置換することができる。コラム冗長である。また、セクタ冗長部 RSは、通常メモリ領域 4Nにおけるセクタ Sと同じメモリ容量を有しており、セクタ S全体を置換することができる。セクタ冗長である。

[0027] ここで、図 2においては、冗長メモリ領域 4Rとして、コラム冗長部 RCとセクタ冗長部 RSを各 1ユニット備える場合を例示した力本発明は、これに限定されるものではなレ、。コラム冗長部 RCおよびセクタ冗長部 RSの少なくとも一方は、複数のユニットを備える構成とすることができる。また、セクタ冗長部 RSを構成する基本コラム領域 CUをコラム冗長部 RCとすることもできる。また、通常メモリ領域 4Nにおいて複数のセクタ S を備えるものとして説明したが、セクタ Sの構成数は特に限定はなぐ通常メモリ領域 4Nにセクタ Sの区画がない場合も考えられる。尚、セクタ Sはメモリブロックの一例であり、セクタ冗長部 RSはブロック冗長部の一例である。以下の説明では、セクタをブロックの一例として説明する。

[0028] 図 1の説明に戻る。アドレスシーケンサ 3からのコラムアドレス RADD、およびセクタアドレス SADDは、更に、各々コラムアドレス記憶部 5A、およびセクタアドレス記憶部 5Bに入力される。これらの記憶部は不揮発性メモリからなる CAM等により構成されている。コラムアドレス記憶部 5A、およびセクタアドレス記憶部 5Bは、 BIST制御回路 1より出力される、コラム冗長フラグ RC〇L、およびセクタ冗長フラグ RSECにより制御され、コラムアドレス RADD、およびセクタアドレス SADDを取り込んで記憶する。記憶されたコラムアドレス RADD、およびセクタアドレス SADDは、必要に応じてメモリセルアレイ 4に提供される。

[0029] ベリファイ動作時、メモリセルアレイ 4から読み出されるデータ PreDは、ベリファイ回路 6により増幅され、データ信号 Dとしてデータ比較回路 7に入力される。データ比較回路 7には、 BIST制御回路 1からデータ期待値 ExDが入力され、両者が比較される。データ信号 Dがデータ期待値 ExDに一致すると、一致信号 MATCHが BIST制御回路 1に出力される。

[0030] BIST制御回路 1では、一致信号 MATCHに応じて、メモリセルアレイ 4を冗長救済することとなる。この際、アドレスシーケンサ 3から出力される、最下位アドレス信号 An 、および最大コラムアドレス信号 MAXCAに応じて、コラム冗長フラグ RCOL、セクタ冗長フラグ RSECを出力して、アドレスシーケンサ 3から出力されているアドレス信号に対して、コラム冗長またはセクタ冗長を選択する。

[0031] 具体的には後述するが、選択されたワード線に対してビット線を順次選択することにより試験を行なう。一致信号 MATCHによりデータ不一致を検出し、最下位ァドレス信号 Anにより基本コラム領域 CUの単位で不良位置の検出を行なレ、、最大コラムアドレス信号 MAXCAにより、選択されたワード線でのビット線選択の完了を把握した上で、単一の基本コラム領域 CUでの不良検出の際には、コラム冗長フラグ RCOL を立て、複数の基本コラム領域 CUに不良箇所が存在する場合には、セクタ冗長フラグ RSECを立てる。これにより、選択されたワード線に対する試験の完了に応じて、コラム冗長またはセクタ冗長の選択が行なわれ、効率的な冗長救済が行なわれる。

[0032] 図 3乃至図 6は、 BIST制御回路 1に備えられている内部回路の一例である。図 3は、不良検出フラグ RECHECKを出力する不良検出セット部の回路例である。アンドゲート A1— A3、ノアゲート NOl N〇3、およびインバータゲート IIにより構成されている論理部での論理演算に応じて、ノアゲート N〇3から出力される不良検出内部信号 int_RECHECK力 S、クロック信号 CLKによりフリップフロップ D1に取り込まれて、不良検出フラグ RECHECKがラッチされると共に出力される。

[0033] 不良検出内部信号 int_RECHECKは、未だ不良が検出されておらず、後述の冗長フラグ Rep FLAGがローレベルの非活性状態にある間に、ノアゲート N〇2の出力信号がローレベルに遷移することによりハイレベルに遷移する。不良検出フラグ R ECHECKは、ハイレベルに遷移した不良検出内部信号 int— RECHECKがクロック信号 CLKによりフリップフロップ D1に取り込まれて、ハイレベル信号が出力される。

[0034] ノアゲート N〇2は、アンドゲート A2、 A3の少なくとも何れか一方の出力信号がハイレベルの場合にローレベル信号が出力される。未だ不良が検出されていない状態では、不良検出フラグ RECHECKはローレベルであり、アンドゲート A2はローレベルである。したがって、不良検出フラグ RECHECKのハイレベルへのセットは、アンドゲート A3の出力信号がハイレベルに遷移することに応じて行なわれる。ベリファイ動作状態（ベリファイ信号 VERIFYがハイレベルの状態）において、データ信号 Dとデータ期待値 ExDとの不一致を指示するローレベルの一致信号 MATCHがインバータゲート IIを介して供給される場合である。すなわち、不良検出に応じて不良検出フラグ RECHECKがハイレベルにセットされる。

[0035] また、不良検出フラグ RECHECKのローレベルへのリセットは、ノアゲート N03の出力信号がローレベルに遷移することに応じて行なわれる。冗長フラグ Rep— FLA G、またはノアゲート N〇2の出力信号のうち少なくとも何れか一方がハイレベルに遷移する場合である。ノアゲート N〇2の出力信号については、アンドゲート A2、 A3の出力信号が共にローレベルになる場合である。リセット状態となりリセット信号 RSTがハイレベルになる場合、または、コラム冗長部 RCあるいはセクタ冗長部 RSへの置換の指示が行なわれて（冗長指示信号 REPAIRがハイレベルの状態）、置換が完了する場合（ベリファイ信号 VERIFYがハイレベルのベリファイ動作でハイレベルの一致信号 MATCHが出力される場合）である。これに、冗長フラグ Rep— FLAGがハイレベルの場合を加えて、不良検出フラグ RECHECKがローレベルにリセットされる。

[0036] 不良検出フラグ RECHECKは、リセット状態の場合（リセット信号がハイレベル）、コラム冗長部 RCあるいはセクタ冗長部 RSへの置換が完了する場合（冗長指示信号 R EPAIR、ベリファイ信号 VERIFY,および一致信号 MATCHが何れもハイレベル）、または選択されたワード線において一つの基本コラム領域 CUにおいてのみ不良が検出された場合（冗長フラグ Rep_FLAGがハイレベル）に、リセットされる。

[0037] 図 4は、領域切替フラグ An FLAGを出力する領域切替セット部の回路例である。インバータゲート 12— 13、フリップフロップ D2、イクスクルーシブオアゲート EORl、およびノアゲート N〇4により構成されている論理部での論理演算に応じて、ノアゲート N〇4からの出力信号力クロック信号 CLKによりフリップフロップ D3に取り込まれて、領域切替フラグ An_FLAGがラッチされると共に出力される。

[0038] 不良検出内部信号 int_RECHECKのハイレベル遷移に応じて、フリップフロップ D2には、インバータゲート 12を介して、基本コラム領域 CUを識別する最下位ァドレス信号 Anの反転信号が入力され、ラッチ信号 An_LATとして出力される。ラッチ信号 An_LATは最下位アドレス信号 Anと共に、イクスクルーシブオアゲート EOR1に入力される。イクスクルーシブオアゲート EOR1からは、基本コラム領域 CUが同じうちは、互いに反転信号が入力されることによりハイレベルが出力されるところ、基本コラム領域 CUが移動して最下位アドレス信号 Anが反転することに応じて、ラッチ信号 An_LATと論理レベルが一致する。出力信号 An_E〇Rがローレベルに反転する。インバータゲートにより不良検出内部信号 int— RECHECKがローレベルに反転されてノアゲート N〇4に入力されているので、ノアゲート N〇4の出力信号がハイレべノレとなる。このハイレベルの信号がクロック信号 CLKに応じてフリップフロップ D3に取り込まれ切替領域フラグ An— FLAGがハイレベルとなる。

[0039] 試験が行なわれている基本コラム領域 CUが切り替わることにより最下位アドレス信号 Anの論理レベルが遷移し、切替領域フラグ An— FLAGがハイレベルにセットされる。領域切替セット部は、最下位アドレス信号 Anの論理レベルの遷移を検出するアドレス遷移検出部の一例である。尚、切替領域フラグ An— FLAGのローレベルへのリセットは、不良検出セット部において、不良検出内部信号 int— RECHECKがローレベルにリセットされる場合である。これは、上述の不良検出フラグ RECHECKのリセット条件と同様であるので、ここでの説明は省略する。

[0040] 図 5は、冗長フラグ Pep— FLAGを出力する冗長フラグセット部の回路例である。ィンバータゲート 14、ナンドゲート NA1 NA2、アンドゲート A4、およびノアゲート NO 5により構成されている論理部での論理演算に応じて、ノアゲート N05の出力信号が、クロック信号 CLKによりフリップフロップ D4に取り込まれて、冗長フラグ Rep_FLA Gがラッチされると共に出力される。 [0041] コラム冗長部 RCあるいはセクタ冗長部 RSへの置換の指示が行なわれる前の状態 (冗長指示信号 REPAIRがローレベル）で、アンドゲート A4の出力信号がローレべノレになることに応じて冗長フラグ Rep— FLAGがハイレベルにセットされる。アンドゲート A4の一方の入力信号は、ナンドゲート NA1の出力信号であり、ナンドゲート NA 1には冗長フラグ Rep_FLAGが入力されているので、冗長フラグ Rep_FLAGのセット前の段階では出力信号カ、ィレベルに固定されている。したがって、アンドゲート A4のローレベルの出力信号は、他方の入力信号であるナンドゲート NA2の出力信号がローレベルになることに応じて行なわれる。すなわち、不良が検出された後（不良検出フラグ RECHECKがハイレベル）、最終のビット線まで（最大コラムアドレス信号 MAXCAがハイレベル）ベリファイ動作においてデータ信号 Dがデータ期待値 Ex Dに一致した場合 (ベリファイ信号および一致信号 MATCHがハイレベル）に、冗長フラグ Rep_FLAGがハイレベルにセットされる。

[0042] 冗長フラグ Rep— FLAGのローレベルへのリセットは、コラム冗長部 RCあるいはセクタ冗長部 RSへの置換の指示が行なわれる場合 (冗長指示信号 REPAIRがハイレベル場合）、または、リセット状態の場合（リセット信号 RSTがハイレベル)である。

[0043] 冗長フラグ Rep— FLAGは、不良が検出された後（不良検出フラグ RECHECKがハイレベル）、選択されたワード線における試験が最終のビット線まで継続した場合（最大コラムアドレス MAXCAがハイレベル）に、コラム冗長部への置換を指示するフラグである。

[0044] 図 6は、セクタ冗長指示フラグ RS—SELを出力するセクタ冗長指示部 10と、冗長指示信号 REPAIRを出力する論理部を共通に備えて、ノアゲート NO10を加えたコラム冗長セット部と、インバータゲート 16およびノアゲート NOl 1を加えたセクタ冗長セット部とを構成する回路例である。

[0045] セクタ冗長指示部 10は、ナンドゲート NA3の出力信号であるセクタ冗長指示フラグ RS_SELがハイレベルとなることに応じて、優先的にセクタ冗長部 RSへの置換を指示する。セクタ冗長指示フラグ RS_SELは、ノアゲート N〇6または N07の少なくとも何れか一方の出力信号がローレベルとなることに応じて、ハイレベル信号を出力する。ノアゲート N〇6の出力信号がローレベルとなる場合とは、置換可能なコラム冗長部 RCが残っていない場合（信号 RECY— MAXがハイレベル）、または不良が検出された基本コラム領域 CUが既にコラム冗長部 RCに置換されている場合 (信号 replac ed— columnがハイレベル）である。また、ノアゲート N07の出力信号がローレベルとなる場合とは、セクタ冗長部 RSへの置換が優先される設定になってレ、る場合 (信号 X REC_FIRSTがハイレベル）、または、アンドゲート A5により、不良が検出されてから最下位アドレス信号 Anが切り替わった場合（不良検出フラグ RECHECKおよび切替領域フラグ An_FLAGが共にハイレベル）である。

[0046] 冗長指示信号 REPAIRを出力する論理部は、インバータゲート 15、ノアゲート N08 一 N〇9、アンドゲート A6、オアゲート〇1、ナンドゲート NA4 NA5、およびフリップフロップ D5により構成されている。

[0047] 冗長フラグ Rep_FLAGまたはセクタ冗長指示フラグ RS_SELの何れか一方がハィレベルになることにより、ノアゲート N〇8の出力信号がローレベルとなる。このとき、不一致のベリファイ結果を受けて（一致信号 MATCHがローレベル）、ノアゲート NO 9の出力信号がハイレベルとなる。この時点ではべリファイ動作中（ベリファイ信号がハイレベル）であるので、ナンドゲート NA4の出力信号がローレベル、これにより、ナンドゲート NA5の出力信号がハイレベルとなる。クロック信号 CLKによりフリップフロップ D5に取り込まれて、冗長指示信号 REPAIRがハイレベルにラッチされて出力される。

[0048] 選択されたワード線における試験で単一の基本コラム領域 CUでのみ不良が検出されたことを示すハイレベルの冗長フラグ Rep— FLAG、またはセクタ冗長部 RSへの置換が選択されるハイレベルのセクタ冗長指示フラグ RS—SELに応じて、置換の指示を行なう冗長指示信号 REPAIRが出力される。

[0049] 冗長指示信号 REPAIRは、インバータゲート 15を介して反転されて、ローレベル信号としてノアゲート NO10および NOl lの一方に入力される。ノアゲート NO10および N〇l lの他方には、セクタ冗長指示フラグ RS_SELおよびインバータゲート 16を介して反転信号が入力される。セクタ冗長部 RSへの置換が指示されておらず、セクタ冗長指示フラグ RS_SELがローレベルの場合には、ノアゲート NO10の出力信号であるコラム冗長フラグ RCOLがハイレベルとなり、コラム冗長部 RCへの置換が指示される。また、セクタ冗長部 RSへの置換が指示されており、セクタ冗長指示フラグ RS —SELがハイレベルの場合には、ノアゲート NOl lの出力信号であるセクタ冗長フラグ RSECがハイレベルとなり、セクタ冗長部 RSへの置換が指示される。

[0050] ここで、アンドゲート A5により、不良が検出されてから最下位アドレス信号 Anが切り替わった場合（不良検出フラグ RECHECKおよび切替領域フラグ An_FLAGが共にハイレベル）には、セクタ冗長指示フラグ RS_SELがハイレベルとされる。その後、選択されたワード線における試験の間に不良が検出されれば (一致信号 MATCH 力 Sローレベル）、その時点で冗長指示信号 REPAIRがハイレベルとなり、セクタ冗長フラグ RSECがハイレベルとされる。最終ビット線まで不良が検出されなければ、冗長フラグ Rep_FLAGがハイレベルとなることに応じて、不良検出フラグ RECHECKおよび切替領域フラグ An_FLAGが共にローレベルにりセットされる。再度、同じヮード線を試験して不良が検出された時点（一致信号 MATCHがローレベル）で、冗長指示信号 REPAIRがハイレベルとなり、コラム冗長フラグ RCOLがハイレベルとされる。

[0051] 図 7、図 8は、各々、コラム冗長/セクタ冗長が行なわれる場合の動作波形を示している。

[0052] 図 7において、不良コラム（ビット線）の検出に応じて、一致信号 MATCHがローレベルに遷移する。これに応じて、不良検出内部信号 int— RECHECK、および不良検出フラグ RECHECKがハイレベルとなる。一方、基本コラム領域を識別する最下位アドレス信号 An (論理レベルを Lを記す。）は、その反転信号 (論理レベルを/しと記す。）がラッチ信号 An— LATに取り込まれる。その後、最下位アドレス信号が反転 (論理レベルが/ L)することにより、信号 An_E〇Rがローレベル、そして切替領域フラグ An_FLAGがハイレベルとなる。

[0053] コラムアドレス（ビット線）がー巡すると（MAXCAがハイレベル）、冗長フラグ Rep_ FLAGがハイレベルに遷移し、これにより、不良検出内部信号 int_RECHECK、不良検出フラグ RECHECK、および切替領域フラグ An_FLAGがローレベルに遷移する。再度、同じワード線に対して試験を行なレ、、同一コラム（ビット線）において不良が検出されることに応じて、冗長指示信号 REPAIR、コラム冗長フラグ RC〇Lがハィレベルに遷移する。これにより、不良コラム（ビット線）を含む基本コラム領域 CUを、コラム冗長部 RCに置換するコラム冗長が行なわれる。

[0054] 図 8では、不良検出内部信号 int— RECHECK、不良検出フラグ RECHECK、および切替領域フラグ An_FLAGのハイレベル遷移は、図 7の場合と同様である。その後、選択されているワード線の異なる基本コラム領域 CUにおいて不良が検出されることに応じて（一致信号 MATCHがローレベル）、冗長指示信号 REPAIR,セクタ冗長フラグ RSECがハイレベルに遷移する。これにより、不良コラム（ビット線）を含むセクタ Sを、セクタ冗長部 RSに置換するセクタ冗長が行なわれる。

[0055] 図 9には、本発明の実施形態における冗長設定方法を示すフロー図を示す。ロウ（ワード線)を選択し (S1)、ベリファイ動作を開始する（S2) .ベリファイ動作の結果、読み出されたデータ信号 Dがデータ期待値 ExDに一致するか否かが判断される（S3)

[0056] 一致すると判断されると（一致信号 MATCH= 1) (S3 :T)、コラム（ビット線）がー巡したか否かの判断が行われる（S4)。

[0057] 一巡していなければ（S4 : F)、コラム（ビット線）を更新（S21)し、コラム更新前のビットで不良が検出されていれば（不良検出フラグ RECHECK= 1) (S22 :T)、更に基本コラム領域 CUが切り替わってレ、るかを判断 (最下位アドレス信号 Anが反転）（S 23)、切り替わってレ、れば（S23 :T)領域切替フラグ An— FLAG = 1として（S24)ベリファイ動作（S2)に戻る。不良が検出されていない場合（S22 : F)、および基本コラム領域 CUが切り替わってレ、なレ、場合（S23： F)の場合はそのままべリファイ動作（S2 )に戻る。

[0058] コラム（ビット線）がー巡してレ、れば（S4： T)、冗長フラグ Rep_FLAGをセット（Rep _FLAG= 1)、不良検出フラグ RECHECK：、領域切替フラグ An_FLAGをリセット (RECHECK=An_FLAG = 0)し（S5)、再度、同一ロウ（ワード線）を選択して（S 6)ベリファイ動作を行なう（S7)。一致信号 MATCHがハイレベルであれば（MATC H= l) (S8 :T)コラム（ビット線）を更新し (S9)、不一致が検出された時点で（S8 : F) 、コラム冗長が行なわれる（S10)。

[0059] 他方、ベリファイ動作（S2)において不一致と判断されると（S3 : F)、手続き S11 S 13)において、セクタ冗長を優先すべきか否かの判断が行われる。すなわち、コラム冗長部 RCに既に置換されたコラム（ビット線)であるか（SI 1)、置換可能なコラム冗長部がないか（S 12)、およびセクタ冗長部 RSへの置換が優先されているか（S 13) の判断が行われる。これらの何れかに該当すれば（S11 :T、 S12 :T、 S13 :T)、セクタ冗長が行なわれる（S16)。

[0060] 何れにも該当しない場合（SI 1 : F、 S12 : F、 S13： F)、領域切替フラグ An_FLA Gが立っているか否かが判断され（S14)、立っていなければ（An_FLAG = 0) (SI 4 :T)不良検出フラグ RECHECKを立てて（RECHECK= 1) (S15)、手続き S4に移る。立っていれば（An_FLAG= l) (S14： F)、セクタ冗長が行なわれる（S16)。尚、図 7に示す動作波形はコラム冗長が行なわれる際の動作波形である。図 9において、不良コラムが検出され（S3： F)不良検出フラグ RECHECKが立った状態で (R ECHECK= 1) (S15)コラムアドレスが一巡すると（S4 :T)、同一ワード線が選択されて（S6)同じ不良コラムが再度検出される（S8 : F)。これにより、コラム冗長（S10) が行なわれる。

また、図 8に示す動作波形はセクタ冗長が行なわれる際の動作波形である。図 9において、不良コラムが検出され（S3 : F)不良検出フラグ RECHECKが立った状態で (RECHECK= 1) (SI 5)、コラムアドレスが一巡する前に（S4 : F)基本コラム領域 C Uが切り替わって（S 23 :T)領域切替フラグ An— FLAG = 1の状態で（S24)、再度不良コラムが検出されると（S3 : F)、領域切替フラグ An— FLAGが立っているので（ An_FLAG= l) (S14 : F)、セクタ冗長（S16)が行なわれる。

[0061] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

例えば、コラム冗長を行なう場合には、冗長フラグ Rep_FLAGをハイレベルにセットすると共に、不良検出フラグ RECHECKおよび領域切替フラグ An_FLAGをローレベルにリセットした上で、再度、同一のワード線に対してべリファイ動作を行ない、不良が検出されたことをもって（一致信号がローレベル）コラム冗長部 RCへの置換が行なわれる。し力ながら、本発明はこれに限定されるものではなレ、。不良検出フラグ RECHECKがハイレベルにセットされる際の基本コラム領域 CUのアドレス情報が記憶されれば、冗長フラグ Rep— FLAGをハイレベルにセットするタイミングで、記憶されたアドレス情報の基本コラム領域 CUをコラム冗長部 RCに置換する構成とすることも可能である。

また、コラム冗長部 RCおよびセクタ冗長部 RSの数や、セクタ冗長部 RS内の基本コラム領域 CUにコラム冗長部 RCが割り当てられてレ、る力、あるいはセクタ冗長部 RSとは別個にコラム冗長部 RCが設けられてレ、るかとレ、つた構成にっレ、ては、適宜に設定すること力 Sできる。

Claims

請求の範囲

[1] 複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、前記メモリブロックを冗長救済するブロック冗長部とを備える記憶装置の冗長設定方法であって前記メモリブロックの試験の際、前記ワード線を共通として前記ビット線を順次選択して試験を行なう第 1のステップと、

前記第 1のステップにおいて前記ビット線の選択が一巡される間に、単一の前記基本コラム領域に対して不良が検出される場合に、該基本コラム領域を前記コラム冗長部に置換する第 2のステップと、

前記第 1のステップにおいて前記ビット線の選択が一巡される間に、複数の前記基本コラム領域に不良が検出される場合に、前記メモリブロックを前記ブロック冗長部に置換する第 3のステップと、

を有することを特徴とする記憶装置の冗長設定方法。

[2] 前記第 2のステップは、

前記第 1のステップにおいて前記ビット線への選択が一巡した後に、同一の前記ヮード線に対して、再度前記ビット線を順次選択して再試験を行なう第 4のステップと、前記第 4のステップにより不良が検出されることに応じて、該不良が検出された前記基本コラム領域を、前記コラム冗長部に置換する第 5のステップとを有することを特徴とする請求項 1に記載の記憶装置の冗長設定方法。

[3] 前記第 1のステップは、

最初の不良が検出されたことを記憶する第 6のステップと、

前記第 6のステップの後、不良が検出された前記基本コラム領域を越えて試験対象が移動したことを記憶する第 7のステップと、

を有することを特徴とする請求項 1に記載の記憶装置の冗長設定方法。

[4] 前記第 7のステップは、前記基本コラム領域を識別するアドレスのうち、少なくとも最下位アドレスの論理レベル遷移に応じて、試験対象の移動を記憶する第 8のステップを含むことを特徴とする請求項 3に記載の記憶装置の冗長設定方法。

[5] 前記第 2のステップは、

前記第 7のステップの後、新たな不良が検出されることなく前記ビット線への選択が一巡した後に、同一の前記ワード線に対して、再度前記ビット線を順次選択して再試験を行なう第 9のステップと、

前記第 9のステップにより不良が検出されることに応じて、該不良が検出された前記基本コラム領域を、前記コラム冗長部に置換する第 10のステップとを有することを特徴とする請求項 3に記載の記憶装置の冗長設定方法。

[6] 前記第 3のステップは、

前記第 7のステップの後、新たな不良が検出されることに応じて、前記メモリブロックを前記ブロック冗長部に置換する第 11のステップを有することを特徴とする請求項 3 に記載の記憶装置の冗長設定方法。

[7] 所定条件に応じて、前記第 2のステップおよび前記第 3のステップに代えて、前記第 1のステップにおいて前記ビット線の選択が一巡される間に不良が検出される場合に、前記メモリブロックを前記ブロック冗長部に置換する第 12のステップを有することを特徴とする請求項 1に記載の記憶装置の冗長設定方法。

[8] 前記所定条件とは、

既に置換された前記コラム冗長部において不良が検出される場合、

置換可能なコラム冗長部がなレ、場合、

前記ブロック冗長部への置換が優先される場合、

の少なくとも何れか一つに該当する場合であることを特徴とする請求項 7に記載の記憶装置の冗長設定方法。

[9] 複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、前記メモリブロックを冗長救済するブロック冗長部とを備える記憶装置であって、

前記メモリブロックにおレ、て、前記ワード線を共通として前記ビット線を順次選択して試験を行なう際、

不良の検出に応じて不良検出フラグをセットする不良検出セット部と、

前記不良検出フラグのセットの後、試験対象の前記基本コラム領域が不良検出の前記基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする領域切替セット部と、

を備えることを特徴とする記憶装置。

[10] 前記領域切替セット部は、前記基本コラム領域を識別するアドレスのうち、少なくとも最下位アドレスの論理レベルの遷移を検出するアドレス遷移検出部を備えることを特徴とする請求項 9に記載の記憶装置。

[11] 前記不良検出フラグおよび前記領域切替フラグが共にセットされている状態で、新たな不良が検出されることなく前記ビット線への選択が一巡した場合に、コラム冗長を指示するコラム冗長フラグをセットするコラム冗長セット部を備えることを特徴とする請求項 9に記載の記憶装置。

[12] 前記不良検出フラグおよび前記領域切替フラグが共にセットされている状態で、新たな不良が検出されることに応じて、ブロック冗長を指示するブロック冗長フラグをセットするブロック冗長セット部を備えることを特徴とする請求項 9に記載の記憶装置。

[13] 所定条件に応じて、前記コラム冗長フラグをマスクし前記ブロック冗長フラグを出力するブロック冗長指示フラグをセットするブロック冗長指示部を備えることを特徴とする請求項 11に記載の記憶装置。

[14] 前記所定条件とは、

置換可能なコラム冗長部がなレ、場合、

前記ブロック冗長部への置換が優先される場合、

の少なくとも何れか一つに該当する場合であることを特徴とする請求項 13に記載の記憶装置。