WO2006085608A1 - 半導体デバイス、半導体デバイスの設計方法 - Google Patents

半導体デバイス、半導体デバイスの設計方法 Download PDF

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    • G06F30/30—Circuit design

Definitions

  • the conventional LSI chip including the transistor with the deteriorated characteristics does not operate accurately at a desired clock frequency, and therefore, the yield of the LSI chip when the ASIC and the LSI chip are obtained. This causes the problem of a significant drop.
  • the function of each information processing circuit is measured so that the measurement circuit measures the characteristics of each information processing circuit, and from the measurement result of the characteristics variation, the performance deterioration due to the variation is reduced. Since the above performance deterioration can be suppressed by changing and reconfiguring, the yield of the obtained semiconductor device can be improved.
  • FIG. 2 is a block diagram showing each LUT block as an example of each logic block of the semiconductor device of the present embodiment.
  • FIG. 3 is a wiring diagram showing the connection relationship of each LUT block.
  • FIG. 4 is a wiring diagram showing a fractal arrangement of each LUT block.
  • FIG. 6 (b) is a waveform diagram of a measurement clock generated by the measurement pulse generation circuit.
  • FIG. 11 is a histogram showing the chip performance ratio (when the variation width is 12%, which is twice the variation) between the conventional fixed arrangement and the arrangement in which the dispersion of this embodiment is compensated.
  • FIG. 12 is a histogram showing the chip performance ratio (when the variation width is 18%, which is three times the variation) between the conventional fixed arrangement and the arrangement that compensates for the variation of the present embodiment.
  • FIG. 13 is a graph showing a decrease in yield due to a decrease in design margin in the present embodiment and the conventional design method.
  • the LSI chip 1 may be single or plurally formed on the silicon wafer. In the present embodiment, a plurality of LSI chips 1 are formed on a silicon wafer. Further, the substrate is not particularly limited as long as it is for manufacturing semiconductor devices, and examples thereof include a silicon substrate.
  • the LSI chip 1 was manufactured by a 90 nm scale process using existing photolithography technology.
  • the scale is not particularly limited. When a scale having a finer structure such as a 90 nm scale or a 65 nm scale with a force of 120 nm or less is used, a further effect can be exhibited.
  • This variation compensation can be expected not only to improve the yield, but also to improve the performance of the LSI chip 1 and reduce the design margin as mentioned in the problem of the present invention.
  • This can eventually be used as an alternative to conventional ASICs.
  • it can outperform the fixed ASIC.
  • the flexibility, the cost and effort at the time of design, and the significant reduction in design time, which are the advantages of reconfigurable semiconductor devices, can be enjoyed as they are.
  • the method of changing the function by writing a program to the logic block or wiring is (1) writing to volatile memory such as SRAM, (2) writing to non-volatile memory such as EPROM or EEPROM, (3) voltage
  • SRAM volatile memory
  • EPROM non-volatile memory
  • EEPROM EEPROM
  • voltage This is roughly classified into three types: short-circuiting the antifuse by applying.
  • EPROM and EEPROM require a special manufacturing process different from that of normal LSI, and antifuses cannot be rewritten once written. For this reason, (1) SRAM The method is used, but (2) and (3) can also be used.
  • the logic block 11 is configured with LUTs (look-up-tables, circuit elements) and DFFs included in the mouth blocks of the SRAM FPGA as basic units. ing.
  • this basic unit is called a LUT block.
  • the LUT consists of 16 SRAM D-FFs and 16: 1 multiplexers (MUX4).
  • MUX4 multiplexers
  • each circuit block showing each function is fixed in the initial arrangement.
  • each circuit block can be exchanged by the proposed method (scheme) within a small area.
  • each circuit block of LSI chip 1A can be exchanged within each 3 X 4 circuit block in the upper left.
  • reconfiguration is performed as shown in the LS I chip 1C.
  • the numbers written on each circuit block of the LSI chip 1A indicate the respective critical path lengths of the circuit blocks
  • the numbers written on each circuit block of the LSI chip 1B are 1 shows the performance of the transistors in each circuit block.
  • the critical path length of the circuit block 21A of the LSI chip 1A is “35” as shown
  • the transistor performance is “19” as shown.
  • the router spirit (wiring possibility) between the circuit blocks of the respective functions arranged in the embodiment is not considered. Therefore, the area of optimization is limited to a small area so as not to impair the feasibility.
  • Fig. 10 to Fig. 12 standardize each operation processing speed according to the target processing speed.
  • Table 1 shows the average yield and processing speed in the method of this embodiment and the conventional method.
  • Each block of each function is arranged in a 256 x 256 array.
  • the size of the area for optimization is set to 4 X 4, and the number of fabricated LSI chips is 1000
  • the yield starts to decrease immediately, but in the arrangement (reconstruction) considering the variation, 100% is maintained up to the margin 0, and starts to decrease sharply when it becomes negative. In other words, the conclusion is that a design margin is not necessary for this model. At this point, the yield for fixed placement has dropped to 10% or less. From the above examination results, it can be said that the design method of this embodiment is very effective in reducing the design margin.
  • Each of the logic blocks 11 includes a circuit element for storing a logic for realizing an arbitrary logic function, and a flip-flop for storing an output of the circuit element.
  • the measurement circuit includes a measurement pulse generation circuit and a detection circuit.
  • the measurement pulse generation circuit generates a first pulse and a second pulse delayed by a predetermined amount with respect to the first pulse, and each flip-flop The first pulse and the second pulse are applied to the flip-flop, and the detection circuit is connected every predetermined number of flip-flops. It is also possible to detect the output of the connected flip-flop.

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Abstract

　複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各ロジックブロック（１１)を基板上に有するＬＳＩチップ(１)の設計方法において、上記各ロジックブロック(１１)の特性をそれぞれ測定し、上記各特性のバラツキによるＬＳＩチップ(１)の性能劣化を抑制するように、上記各ロジックブロック(１１)の機能を変更して上記各ロジックブロック(１１)を再構成する。

Description

明 細 書
半導体デバイス、半導体デバイスの設計方法
技術分野
[0001] 本発明は、フィールドプログラマブルゲートアレイ（FPGA (登録商標） )等のフィー ルドプログラマブルデバイスを含む半導体デバイスおよびその設計方法に関するも のである。
背景技術
[0002] 従来、 LSI (集積回路)チップ (chip)の製造技術がナノメータスケールに突入したこ とにより、基板上の一つのダイ (die、最小構成領域、ますめ）内に、数百万個のトラン ジスタを作り込むことが可能となってきた。そのような数多くの各トランジスタを、同一 の各特性にてそれぞれ作製することは極めて困難なものとなっている。また、上記各 特性は、各ダイ同士間（D2D、 die- to- die)でも、ダイ内部（WID、 within- die)でも異 なっている。
[0003] 公知文献 1 (b. Ohkawa, M. Aoki, and H. Masuda, Analysis andし haracterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array" IEEE Trans, on Semiconductor Manufacturing, Vol. 17, No. 2, pages 155-165, 2004.)に は、 90nmスケールのプロセスにて作製された LSIにおいて、 WIDでのばらつきが、 顕著に観察されたことが示されている。公知文献 2 (Bowman, K.A., S. G. Duvall, and J.D. Meindl, Impact of Die— to— Die ana Within— Die Parameter Fluctuations on the Maximum Clock Frequency Distribution for uigascale Integration Journal of Solid— S tate Circuits, vol. 37, no. 2, pages 183-190, 2002.)および公知文献 3 (S.B. Samaan, rhe Impact of Device Parameter Variations on the Frequency and Performance of VLSI Chips" ICCAD 2004, pages 343-346, 2004.)においては、プロセスのスケーノレ を小さくしていくと、 WIDでのばらつきが主となってくることが示されている。
[0004] このように従来の構成では、 LSIの特性力 チップごとに異なり、それにより歩留 まりが下がり、動作速度の飽和が起こってきている。デバイス側は、ばらつきをできる だけ抑えようと努力しているが、それには多大な費用がかかる。また、回路側では、ば らっきをキャンセルするためのさまざまな技術が提案されているが、大きくなる一方の ばらつきに対応できるか疑問である。
[0005] 具体的には、上記のような LSIチップの各ロジックブロックにおいて、あるタリティカ ルパス (余裕時間がゼロの経路、すなわち、最早開始時刻（最も早く着手できる時刻) と最遅開始時刻（遅くともこの時刻には着手しないといけない時刻）が等しいァクティ ビティの経路）に沿った各トランジスタの特性がばらついて、上記特性が劣化したトラ ンジスタが含まれる。
[0006] この結果、上記従来では、上記特性が劣化したトランジスタを含んで、作製された L SIチップは、所望するクロック周波数にて正確に動作しなくなり、よって、 ASICといつ た LSIチップの歩留りがかなり低下するという問題点を生じる。
発明の開示
[0007] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、 LSIチップ内 の各回路の特性を個々に測定し、その結果に基づいて、各回路を最適に再構成 (再 配置)することにより、歩留りを向上して、コストアップを抑制できる半導体デバイスお よびその設計方法を提供することにある。
[0008] 本発明に係る半導体デバイスは、上記課題を解決するために、基板と、上記基板 上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報 処理回路と、上記基板上に形成された、各情報処理回路の特性を測定するための 測定回路と、を有していることを特徴としている。
[0009] 上記半導体デバイスによれば、測定回路により、各情報処理回路の特性を測定し、 その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を低減するように 、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を抑制で きるので、得られた半導体デバイスの歩留りを向上できる。
[0010] 本発明に係る半導体デバイスの設計方法は、前記課題を解決するために、複数、 互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を 基板上に有する半導体デバイスの設計方法にお!、て、上記各情報処理回路の特性 をそれぞれ測定し、上記各特性のバラツキによる半導体デバイスの性能劣化を抑制 するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成 することを特徴としている。
[0011] 上記方法によれば、各情報処理回路の特性を測定し、その特性のばらつきの測定 結果から、上記ばらつきにより性能劣化を抑制するように、各情報処理回路の機能を 変更して再構成することにより、上記性能劣化を低減できるので、得られた半導体デ バイスの歩留りを向上できる。
[0012] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0013] [図 1(a)]従来の半導体デバイスの設計方法を示す図である。
[図 1(b)]本実施形態の半導体デバイスの設計方法を示す図である。
[図 2]上記本実施形態の半導体デバイスの各ロジックブロックの一例としての各 LUT ブロックを示すブロック図である。
[図 3]上記各 LUTブロックの接続関係を示す配線図である。
[図 4]上記各 LUTブロックのフラクタル状配置を示す配線図である。
[図 5]上記各 LUTブロックの特性ばらつきの測定原理を示すブロック図である。
[図 6(a)]上記特性ばらつきの測定に用いる、測定用パルス生成回路を示すブロック図 である。
[図 6(b)]上記測定用パルス生成回路により生成される測定用クロックの波形図である
[図 7]上記特性ばらつきの測定に用いる、各カウンタの配置を示すブロック図である。
[図 8]本実施形態の設計方法における、再構成の手順の一例を示し、各 LUTブロッ クとしての各回路ブロックでの初期のクリティカルパスの長さ、上記各回路ブロックで の初期のトランジスタの性能、および上記初期から再構成 (Optimized)した結果を示 す図である。
[図 9]本実施形態の設計方法における、クリティカルパスの長さの分布と、トランジスタ の性能の分布をそれぞれ示すグラフである。
[図 10]従来の固定配置と、本実施形態の特性ばらつきを補償した配置とのチップ性 能比 (実測結果に基づき動作性能のばらつき幅を 6%とした場合)を示すヒストグラム である。
[図 11]従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ ばらつき幅が 2倍の 12%となった場合)を示すヒストグラムである。
[図 12]従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ ばらつき幅が 3倍の 18%となった場合)を示すヒストグラムである。
[図 13]本実施形態および従来の設計方法における、設計マージンの減少に伴う歩留 り低下を示すグラフである。
発明を実施するための最良の形態
[0014] 本発明の実施の形態について図 1〜図 13に基づいて説明すると以下の通りである 。本実施形態における半導体デバイスの設計方法は、図 1 (b)に示すように、複数、 機能が変更可能な各ロジックブロック (情報処理回路） 11を基板上に互いに縦続に 接続されてそれぞれ形成した LSIチップ（半導体デバイス） 1の作製に好適なもので ある。
[0015] LSIチップ 1は、単一でも、シリコンウェハ上に複数形成されていてもよい。本実施 形態では、 LSIチップ 1は、シリコンウェハ上に複数形成されている。また、上記基板 は、半導体デバイス製造用のものであれば、特に限定されないが、シリコン基板等が 挙げられる。
[0016] また、 LSIチップ 1の製造には、既存のフォトリソグラフィー技術を用いて、 90nm^ ケールのプロセスにて作製した。なお、上記スケールについては、特に限定されない 力 120nmスケール以下の、 90nmスケールや、 65nmスケールといった、より微細 構造のスケールを用いた場合に、より一層効果を発揮できる。
[0017] そして、上記設計方法にお!、ては、上記各ロジックブロック 11の特性をそれぞれ測 定し、上記各特性のバラツキによる LSIチップ 1の性能劣化を抑制するように、上記 各ロジックブロック 11の機能を変更して上記各ロジックブロック 11が再構成される。
[0018] 本実施形態の設計方法では、図 1 (a)に示した、セルベースの固定構造 (fixed-stru ctured)の ASICといった、従来の LSIチップ 31と比べて、上記再構成によって、上記 各ロジックブロック 11の機能の配置を最適化できるから、良品（OK)の割合を増加で きて、歩留りを向上できる。
[0019] すなわち、図 1 (a)に示すように、通常の固定配置の ASICといった LSIチップ 31で は、特性ばらつきによって要求された動作性能を満たさず (NG)、製品として出荷で きない LSIチップができる力 本実施形態の設計方法では、図 1 (b)に示すように、再 構成デバイスを基本とした再構成可能な LSIチップ 1を製造し、完成後、 LSIチップ 1 ごとに、 LSIチップ 1内の特性ばらつきに応じて配置を最適化して再構成を行うことに よって、ばらつきを補償し全ての LSIチップ 1が要求された動作性能を満たすようにで きる。つまり、本実施形態に係る設計方法は、従来のばらつきをできるだけ抑えようと する技術と相反するものであって、ばらつきが大きければ大き 、ほど効果を発揮する 技術であり、現在の固定配置の専用 LSI (ASIC)を、本実施形態の半導体デバイス（ 再構成型 LSI)に置き換えると、微細なプロセスでの過度のばらつき抑制が不必要と なり、歩止まりを向上しながら、コストアップを抑制できる。
[0020] 次に、特性ばらつきに応じた再構成について説明する。まず、 LSIチップ 1内ばら つきを何らかの方法で測定し、各ロジックブロック（ある 、はロジックブロックの 、くつ 力を一まとめにしたグループ） 11の動作速度分布を把握する。その上で再構成の際 に、クリティカルパスの長い回路構成を動作の速いブロック（グループ）に、タリティカ ルパスの短い回路構成を動作の遅いブロック（グループ）に割り当て、回路構成を最 適化することによって LSIチップ 1内ばらつきを補償することができると考えられる。
[0021] このばらつき補償により、歩留まりの向上のみならず、本発明の課題にて触れたよう に LSIチップ 1性能の向上、設計マージンの削減などが期待できる。これを最終的に は従来の ASICの代替として用いることができる。すなわち、再構成可能な半導体デ バイスとすることによるオーバーヘッド (不利益）を含めても、固定配置の ASICを上ま わる性能を発揮できる。その場合、再構成可能な半導体デバイスの利点である柔軟 性、設計時のコストや手間、設計期間の大幅な削減もそのまま享受できることになる。
[0022] 次に、上記 LSIチップ 1の構造について説明する。上記 LSIチップ 1は、図 2に示す ように、複数、機能が変更可能な各ロジックブロック (LB) 11を互いに縦続に接続さ れてそれぞれ有している。各ロジックブロック (LB) 11は、機能を変更可能なものであ る。上記各ロジックブロック (LB) 11は、それらが占有する領域が長方形状にそれぞ れ設定されており、最密に互いに配置されるように、互いに隣り合う辺部はほぼ平行 となるように設定されている。また、各配線は、各ロジックブロック（LB) 11の周囲を囲 むように網目状に互いに交差するように形成されている。上記各ロジックブロック (LB ) 11および各配線は、基板上において、多層構造により形成されている。
[0023] ロジックブロックや配線にプログラムを書き込んで機能を変更する方式は、（1) SRA Mなどの揮発性メモリに書き込む、（2) EPROM、 EEPROMなどの不揮発性メモリに 書き込む、 (3)電圧をかけてアンチヒューズを短絡させる、の 3種類に大きく分類され る。 EPROM、 EEPROMは通常の LSIとは異なる特殊な製造工程が必要であり、ァ ンチヒューズは一度書き込みを行うと書き換えが不可能であるなどの理由から、本実 施の形態においては、（1) SRAM方式を用いているが、 (2)や (3)を用いることも可能 である。
[0024] 図 2に示すように、本実施の形態のロジックブロック 11は、 SRAM方式 FPGAの口 ジックブロックに含まれる LUT(look-up-table、回路素子)と DFFとを基本単位として 構成されている。ここでは、この基本単位のことを LUTブロックと呼ぶ。 LUTは、 16 個の、 SRAMである D— FFと、 16 : 1の各マルチプレクサ（MUX4)とからなる。図 2 では、 LUT内の 16個の D— FFを「DFF」、 LUTの外につけられた DFFを「SDFF」 と呼ぶ。
[0025] SRAM方式の FPGAは、再構成の際、この DFF (本来は SRAM)に値を書き込む ことで論理を書き換えている。すなわち、マルチプレクサの 4つの選択信号 A,B,C,D をその論理ブロックの入力、マルチプレクサの出力を論理ブロックの出力とみなすこと により、 16個の SRAMの値の書き換えで論理を書き換えることが可能となる。ブロッ クの入力 A,B,C,Dはブロック間の接続関係が変更できるようにスィッチマトリクスに接 続されてもよいが、本実施の形態では、図 3に示すように、前後の LUTブロックに直 接接続されていてもよい。
[0026] 本実施の形態においては、回路全体として、上記 LUTブロック力 2048個、互い に縦列に接続されており、 LUTの出力信号 Moutの変化を次々と後ろの LUTブロッ クに伝搬させ、その伝搬段数の差によって、前述の特性ばらつきを測定している。測 定の原理は後述する。 [0027] ただし、 LUTブロックを構成する各トランジスタの特性ばらつきは、互いに近くに置 かれたものは近!ヽ特性を示すため、もし LUTブロックを直線上に並べ遠くに配置さ れたブロックにまで伝搬が及ぶと、ばらつきがキャンセルされる恐れがある。例えば直 線上に配置されて 、て、伝搬を開始する地点付近の LUTブロックの特性が大幅に 向上しており、伝搬の最後の方の LUTブロックの特性が大幅に低下していたとすると 、直線上全体としての伝搬結果は平均的な伝搬段数となると予想される。
[0028] そこで、本実施の形態では、できるだけ、特性ばらつきによる伝搬段数の差が顕著 に表れるように、図 4に示すように、自己相似のフラクタル状に各 LUTブロックを各口 ジックブロック 11としてそれぞれ配置し、さらに、互いに縦続に接続された 16個の各 LUTブロックを一まとめとした LUT集合ブロックも、自己相似のフラクタル状にそれぞ れ配置した。この配置構造により、信号変化の伝搬は開始地点に近いものから順に 起こり、特性ばらつきのキャンセル (相殺）を極力避けることができる。
[0029] 次に、上記 LSIチップ 1における、特性ばらつきの測定機構および測定方法につ!、 て説明する。上記測定方法においては、まず、特性ばらつきを測定するには全ての S DFFをリセットしておき、次のように DFFの値の書き込みを行う。
•あるブロックを初段すなわち伝搬の開始地点とし、 DFFの値をすベて 1とする。これ によりこのブロックの LUT出力は常に 1となる。
•2段目のブロックの DFFの値を上から順に 0,0,1,1, 0,0,1,1,· "とする。これにより、この ブロックの LUT出力は入力 Bと一致する。（入力 A,C,Dには依存しない）
•3段目以降のブロックの DFFの値を上から順に 0,1, 0,1,…とする。これにより、このブ ロックの LUT出力は入力 Aと一致する。（入力 B,C,Dには依存しない）
DFFに書き込む値が異なるだけであるので、任意のブロックを初段、 2段目、 3段目 以降に設定することができる。
[0030] また、図 3の通り各ブロックの入力 Bは前段の Doutと、入力 Aは前段の Moutと接 続されている。この段階では SDFFがリセットされているため 1段目の Doutすなわち 2 段目の入力 Bは 0であり、 2段目の LUT出力 Moutすなわち 3段目の入力 Aも 0であ る。よって、 3段目の LUT出力 Moutも 0であり、 4段目以降も同様に LUT出力は 0で ある。また、 SDFFの入力は LUT出力力 Sinかを scan信号によって切り替えることが できるようになって!/、るが、 LUT出力側としておく。
[0031] この状態で、全 SDFF共通に、図 5および図 6 (b)に示すように、短い間隔で 2山の クロック波形 (CLK— S)を入力する。上記クロック波形は、回路中に配置した図 6 (a) に示す生成回路 (測定用パルス生成回路）によって生成すればよい。該生成回路で は、図 6 (b)に示すように、 A力も Dの各入力信号をタイミングをずらして立ち上げた、 2山のクロックが生成される。
[0032] このようなクロック波形が各 SDFFに入力された時の各信号の変化を図 5に示す。ま ずクロック信号の 1回目の立ち上がりで初段の SDFFが 1を取り込み、初段の Doutす なわち 2段目の入力 Bが 1になる。これにより、 2段目の LUT出力すなわち 3段目の 入力 A力^となり、 3段目の LUT出力が 1となる。
[0033] 以下同様に、 1が次々と後段に伝搬していくことになる。その後、クロック信号の 2回 目の立ち上がりの時点で 1の伝搬が到達しているブロックの SDFFのみが 1を取り込 むことになるので、 1を取り込んだ SDFFの数はその部分の動作性能に依存すること になる。任意のブロックを初段、すなわち伝搬のスタート地点とすることができるので L SIチップ 1上の任意の場所でこれを行い、 1を取り込んだ SDFFの数を比較すること で LSIチップ 1内の特性ばらつきを測定することができる。
[0034] そして、本実施の形態に係る測定機構では、図 7に示すように、 1を取り込んだ SD FFの数を数えるカウンタ（counter) (検出回路）が設けられている。 SDFFへの入力を Sin側に切り替えると図 7のようにすべての SDFFがシフトレジスタ状に接続される。 S DFFが、例えば 64個ごとにカウンタが 1つずつ設置されており、カウンタはクロック信 号の立ち上がりの際に入力が 1であれば内部のレジスタの値をインクリメントするよう に設計されている。従って、この状態で SDFFとカウンタとに共通にクロック信号を 64 回入力するとカウンタ内部のレジスタには 64個の SDFFのうち 1を保持していた数が 格納されること〖こなる。カウンタ同士は図のようにバスで接続されており、カウンタに対 する制御信号を切り替えた後さらにクロック信号を入力すると各レジスタに格納された 値が順に外部出力ピンに出力される。
[0035] なお、前述した通り LUTと DFFとで構成される基本単位は本来の FPGAに含まれ るものであり、上述した生成回路およびカウンタ等の、特性ばらつきの測定機構 (測 定回路）を従来の FPGAに組み込んだ場合のオーバーヘッドはごく小さ 、と考えられ る。
[0036] 続いて、再配置による歩留りと処理速度の向上を示す試作結果について考察した 。本発明の技術的な思想は、トランジスタの特性に基づく再構成可能な (reconfigurab le)半導体デバイス上で各回路ブロックを再構成して、上記各回路ブロックの配置を 最適化できることである。本実施形態では、従来の配置が固定の半導体デバイスと比 較して、本実施形態に係る、再配置可能な半導体デバイスを用いて、配置が最適化 された半導体デバイスにより得られる改善された歩留りと処理速度とについて評価し た。
[0037] まず、再構成可能な半導体デバイスでは、各機能の各回路ブロックは、それぞれ、 同数の各ロジックブロック 11をそれぞれ占有して ヽるが、ロジックブロック 11毎に互い に異なる長さの各クリティカルパスをそれぞれ備えて 、る。上記各クリティカルパスに おける互いに異なる長さは、正規分布を有している。
[0038] 図 8に示す、 LSIチップ 1Aおよび LSIチップ 1Bは、各機能の回路（circuit)ブロック 力 タイル状に互いに密に隣り合った、初期の配置を示している。上記各回路ブロッ クは、ダイ内部 (WID)のばらつき、または、各ダイ同士間（D2D)でのばらつきによつ て、示す性能が相違している。
[0039] なお、 LSIチップ 1A〜LSIチップ 1Cは、後述する再構成動作を説明するためのも のであり、 LSIチップ 1Aおよび LSIチップ 1Bは、共に LSIチップ 1であり、 LSIチップ 1Cは、 LSIチップ 1Aの二点鎖線で囲まれた領域の再構成後を示している。
[0040] 本実施形態では、上記のダイ内部 (WID)のばらつき、および、各ダイ同士間（D2 D)でのばらつきは、それぞれ、ガウス (正規)分布に従い、ランダムなものと想定した 。従来の FPGAにおいては、各機能を示す各回路ブロックは、最初の配置のまま、固 定されている。
[0041] また、本実施形態では、各回路ブロックを、小さい領域内にて、上記提案した方法（ スキーム）により交換できると仮定した。図 8では、 LSIチップ 1Aの各回路ブロックの、 左上の 3 X 4の各回路ブロック内にて、交換可能である。本実施形態においては、 LS Iチップ 1Cに示すように、再構成した。以下に、詳細に説明する。 [0042] まず、 LSIチップ 1 Aの各回路ブロックに記されている数字は、各回路ブロックのタリ ティカルパス長をそれぞれ示すものであり、 LSIチップ 1Bの各回路ブロックに記され ている数字は、各回路ブロックのトランジスタの性能をそれぞれ示したものである。例 えば、 LSIチップ 1Aの回路ブロック 21Aのクリティカルパス長は、図示のように、「35」 であり、トランジスタの性能は、図示のように、「19」である。
[0043] ここで、回路ブロック 21Aは、トランジスタの性能力 回路ブロックのクリティカルパス 長を下回っている。このような場合、回路ブロック 21Aを有している LSIチップ 1は、 目 標の処理速度で動作しな 、。
[0044] そこで、本実施形態では、 LSIチップ 1Cに示すように、回路ブロックを置き換えてい る（再構成する）。詳細に説明すると、 LSIチップ 1Aの回路ブロック 21Bは、図示のよ うに、クリティカルパス長が「19」である。一方、トランジスタの性能が「50」である。ここ で、上述の回路ブロック 21Aと回路ブロック 21Bとを置き換えれば、回路ブロック 21A および回路ブロック 21Bのいずれにおいても、トランジスタの性能力 クリティカルパス 長を下回ることがない。そこで、 LSIチップ 1Cに示すように、回路ブロック 21Aと回路 ブロック 21Bとを置き換えている。これにより、 LSIチップ 1を目標の処理速度で動作 させることができる。なお、 LSIチップ 1Cに示す、他の回路ブロックにおいても同様で ある。
[0045] なお、本実施の形態では、試作を簡便化するために、それら配置された各機能の 各回路ブロックの間のルータピリティー（配線可能性）については考慮しな力つた。そ れゆえ、最適化の領域は、実現可能性を損なうことがないように小さな領域に限定さ れる。
[0046] 図 9に、各機能の各回路ブロックの各クリティカルパスの分布と、作製された LSIチ ップの各トランジスタの特性分布とをそれぞれ示す。このとき、各回路ブロックは、 256 (16 X 16)個の各ロジックブロックを有すると想定した。
[0047] 再配置による、歩留りおよび処理速度の向上を評価するために、前者の分布は固 定し（Nc = 80、 a c = 16)、後者の分布を、 2つの各パラメータ（Nf、 σ f)によってパ ラメータ化した。もし、各回路ブロックのトランジスタの性能力 上記各回路ブロックの クリティカルパスの長さより下回れば、上述のように、上記各回路ブロックの LSIチップ は、目標の処理速度では動作しない。
[0048] 表 1に示すように、 3つの条件（小さいコンディション 1から、大きなコンディション 3) にて半導体デバイスをそれぞれ作製した。それら各コンディションでは、次の等式を 満たしている。 Nc + 3 a c = 80 + 3 X 16 = Nf— 3 a f
[0049] [表 1]
Figure imgf000013_0001
図 10〜図 12は、各動作処理速度を、目標の処理速度によって標準化したものであ る。表 1は、本実施形態の方法と、従来の方法とでの、歩留りと処理速度の平均とを 示した。各機能の各ブロックは、 256 X 256のアレイ内に配置されている。最適化の ための領域の大きさは、 4 X 4に設定され、作製された LSIチップの数は 1000である
[0050] 条件 (Cond.) 1では、従来の固定配置の場合、歩留りが 0%であったが、本実施形 態の再配置により最適化した配置の場合、 56. 1%であった。条件 (Cond.) 2、 3にお いては、歩止まりが、それぞれ、 100%となり、処理速度の平均も、従来の固定式と比 ベ、それぞれ、 14%、 35%改善されていることがわかる。
[0051] 次に、設計マージンについて検討した。前述した通り、本実施の形態の再構成にお いては、動作速度分布の中心値の設定が設計マージンの設定を行っていることに相 当する。そこで、この中心値を少しずつ変更しながら再構成を繰り返すことにより、本 実施形態の設計方法の設計マージンに対する効果を検討した。
[0052] 本検討では、動作速度分布のばらつき幅は、中心値の 6%であるとした。回路構成 の (論理ブロック段数換算)クリティカルパス長は最長 19段に設定している。
[0053] もし、特性ばらつきが一切起こらないのであれば、すなわちチップ上のロジックブロ ックの動作速度が全て中心値に一致するならば、理想的には動作速度の中心値が 1 9. 00の状態で歩留まり 100%となり、 19. 00より少しでち/ Jヽさければ歩留まり 0%と なるはずである。 [0054] そこで、本検討では、動作速度分布の中心値が 19. 00のとき、設計マージンが 0で あると考え、中心値の 19. 00との差を設計マージンとみなす。さらに、この設計マー ジンを 19. 00で割って百分率で示す。
[0055] まず、設計マージン 0. 80 (4. 2%)で 1万チップの評価を行うと固定配置で歩留ま り 99. 98%、ばらつきを補償した配置では完全に 100. 00%となる。この状態から設 計マージンを 0. 05きざみ（0. 26%きざみ）で減少させながら、各マージンに対し 1 万チップ中の歩留まりを求めた結果を図 13に示す。
[0056] 固定配置ではすぐに歩留まりの低下が始まるが、ばらつきを考慮した配置 (再構成 )ではマージン 0まで 100%を維持し、マイナスになると急激に低下を始める。すなわ ち、この検討モデルでは設計マージンは必要ないという結論になる。この時点で固定 配置の場合の歩留まりは 10%以下にまで低下している。以上の検討結果から、本実 施形態の設計方法は設計マージンの削減にも非常に有効であると言える。
[0057] (結論）
本実施形態では、再配置可能な半導体デバイスを用いて、歩留りおよび処理速度 を向上できる半導体デバイスおよびその設計方法にっ 、て説明した。 LUTアレイの LSIチップは、各 LUTのプロセスのばらつきを測定できるように、 90nmスケールの C MOS製造技術にて作製された。
[0058] 本実施形態に係る再配置の結果、得られた半導体デバイスとしての LSIチップの歩 留りを改善でき、かつ、処理速度も最大 35%向上できることがわ力つた。
[0059] なお、上記半導体デバイス（LSIチップ 1)のロジックブロック 11は、それぞれ、フィ 一ルドプログラマブルデバイスが望ましぐまた、それぞれ、フラクタル状に配置され ていることが望ましい。
[0060] また、ロジックブロック 11は、それぞれ、任意の論理関数を実現するための、論理を 記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップと をそれぞれ備え、前記測定回路は、測定用パルス生成回路と、検出回路とを備え、 上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた 第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを 印加するためのものであり、上記検出回路は、各フリップフロップの所定数毎に接続 され、上記接続されたフリップフロップの出力を検出するためのものであってもよい。
[0061] さらに、ロジックブロック 11の特性は、クリティカルパスの長さであってもよい。
[0062] 尚、発明を実施するための最良の形態の項においてなした具体的な実施態様また は実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような 具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と次に記 載する特許請求の範囲内で、いろいろと変更して実施することができるものである。 産業上の利用の可能性
[0063] 本発明に係る半導体デバイスおよびその設計方法は、プロセススケールをナノスケ ールとして高集積化を図っても、上記高集積化に伴う特性のばらつきの影響を、最構 成によって抑制できて歩留りを向上でき、かつ処理速度も改善できるので、専用 LSI (ASIC)といった半導体製造の産業全般な用途に好適に適用できる。

Claims

請求の範囲
[1] 基板と、
上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可 能な各情報処理回路と、
上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、 を有して!/ヽることを特徴とする半導体デバイス。
[2] 前記各情報処理回路は、それぞれ、フィールドプログラマブルデバイスであることを 特徴とする請求項 1記載の半導体デバイス。
[3] 前記各情報処理回路は、それぞれ、フラクタル状に配置されて 、ることを特徴とす る請求項 1または 2記載の半導体デバイス。
[4] 前記各情報処理回路は、それぞれ、任意の論理関数を実現するための、論理を記 憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとを それぞれ備え、
前記測定回路は、測定用パルス生成回路と、検出回路とを備え、
上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させ た第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスと を印加するためのものであり、
上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリツ プフロップの出力を検出するためのものであることを特徴とする請求項 1ないし 3の何 れカ 1項に記載の半導体デバイス。
[5] 前記各情報処理回路の特性は、クリティカルパスの長さであることを特徴とする請求 項 1ないし 4の何れか 1項に記載の半導体デバイス。
[6] 複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理 回路を基板上に有する半導体デバイスの設計方法において、
上記各情報処理回路の特性をそれぞれ測定し、
上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各 情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴とする 半導体デバイスの設計方法。
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