WO2006085582A1 - ポリシラザンに由来する窒化ケイ素質膜を有する半導体装置およびその製造方法 - Google Patents

ポリシラザンに由来する窒化ケイ素質膜を有する半導体装置およびその製造方法 Download PDF

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Hideki Matsuo
Masaaki Ichiyama
Teruno Nagura
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Az Electronic Materials (Japan) K.K.
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    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
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    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Definitions

  • the present invention relates to a semiconductor device including a field effect transistor and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device in which an interlayer insulating film of a field effect transistor is made of a nitride nitride film derived from a polysilazane compound, and a manufacturing method thereof.
  • Field effect transistors Field Effect Transistors
  • MIS Metal Insulator Semiconductor
  • MISFETs are generally classified into n-type in which free electrons carry charge and p-type in which holes carry charge. Each of these generally has a structure comprising a channel formation region, a gate insulating film, a gate electrode, a sidewall spacer, a source region, a drain region, and the like.
  • Patent Document 1 discloses that by adjusting the manufacturing conditions, in particular, the conditions for forming a nitride nitride film by plasma chemical vapor deposition (hereinafter chemical vapor deposition is referred to as CVD). It is disclosed that the transistor characteristics of the MISFET are changed.
  • CVD plasma chemical vapor deposition
  • the nitrided carbon nitride film has a low etching rate. This is because if the selection ratio is large, the contribution of the nitride nitride film as an etching stopper layer becomes large, so that stable contact holes can be formed and the yield is improved.
  • Patent Document 2 discloses that a nitride siliceous film is formed by applying a polysilazane compound coating solution and baking it in manufacturing a semiconductor device. 1: JP 2003-273240 A
  • Patent Document 2 Japanese Patent Laid-Open No. 10-194873
  • the conventional MISFET manufacturing process is generally based on the CVD method or the plasma CVD method, and the control of the manufacturing conditions is not easy and is disadvantageous in terms of cost. Therefore, a method for improving the transistor characteristics of the MISFET with a simple process and at a low cost has been desired.
  • An n-type field effect transistor according to the present invention includes a nitride nitride film formed by applying a coating liquid containing a polysilazane compound and baking the coating liquid in the structure. It is characterized by this.
  • a method for producing an n-type field effect transistor having a nitride nitride film in a structure a coating liquid containing a polysilazane compound is applied on a substrate, It is characterized in that a nitrided carbonaceous film is formed by firing it.
  • the present invention it is possible to increase the drain current of the n-type field effect transistor, in other words, to improve the current driving capability.
  • the conventional manufacturing method in which the nitrided carbon film is formed by the CVD method it is simple and low cost, and is a great choice.
  • a manufacturing method with a high yield according to the selectivity can be realized.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the present invention.
  • an example of an n-type MISFET semiconductor device includes a substrate 1, a p-type well region 2, a gate insulating film 3, a channel forming region 4, a gate electrode 5, sidewalls, It is composed of a spacer 6, a silicide layer 7, n-type semiconductor regions 8 and 9, and a nitride nitride film 10.
  • the structure shown in FIG. 1 is an example of an n-type MISFET according to the present invention, and other structures are used.
  • Such an n-type semiconductor device can be formed by any method except for the portion of the nitride nitride film. Such a manufacturing method is described in Patent Document 1, for example.
  • the nitride base film 10 is formed by the CVD method.
  • the nitride base film of the n-type MISFET according to the present invention is formed by applying a coating liquid containing polysilazane and baking it.
  • the thus formed nitrided nitride film can also function as an interlayer insulating film, and has a higher tensile stress than the commonly used CVD nitrided nitride film. Distortion can be generated in the region.
  • the tensile stress generated at this time is equal to or higher than that of an interlayer insulating film formed by a CVD method as described in Patent Document 1, for example. Therefore, the MISFET obtained can be made faster and lower power.
  • a p-type well region 2 is formed on the surface of a substrate 1 having a single crystal silicon force.
  • An n-type MISFET and a p-type MISFET may be formed on a single substrate.
  • an n-type well region is formed at a location adjacent to the P-type well region, and an isolation region is formed therebetween.
  • each semiconductor device is configured. 1S
  • only the n-type MISFET will be described.
  • a gate insulating film 3 having a silicon dioxide film force is formed on the entire surface of the formed p-type well region 2 by, for example, heat treatment. Further, for example, a polycrystalline silicon film is formed on the surface by CVD or the like, and a pattern is formed by etching or the like to form the gate electrode 5.
  • an n-type semiconductor region 8 is formed by doping a portion where the gate electrode 5 is not formed with an impurity such as arsenic by a method such as an ion implantation method and further performing a heat treatment. .
  • the sidewall 6 is formed, and the n-type semiconductor region 9 is formed by doping the portion with an impurity such as arsenic by a method such as ion implantation and further heat-treating it. .
  • silicide layer 7a and 7b a metal film is formed on the entire surface of the substrate by sputtering or the like, and further heat-treated to react the metal and the semiconductor to form silicide layers 7a and 7b.
  • This silicide layer can be formed by, for example, salicide (Salicide: Self Aligned Silicide) technology.
  • a coating liquid containing a polysilazane compound is applied and baked to form a key element nitride A film 10 is formed.
  • the nitride nitride film is formed by coating. Therefore, in general, the thickness of the upper part (protruding part) of the gate electrode part is relatively smaller than that of other parts.
  • the bow I tension stress in the upper part of the electrode portion in other words, in the upper part of the channel forming region, is weaker than that in the other parts, and the tensile stress acting on the channel forming region part tends to increase.
  • the improvement effect of high speed or low power is also increased with respect to the n-type MISFET having a nitrided nitride film formed uniformly by CVD or the like.
  • the nitride nitride film can be used as an interlayer insulating film by itself, but if necessary, it can be further coated with an acid nitride film and further covered with an interlayer insulating film.
  • source / drain contact holes that also penetrate the surface layer to the silicide layer 7b are formed, conductive plugs are embedded therein, and gate contact holes that penetrate to the surface power silicide layer 7a are formed.
  • a conductive plug is embedded inside.
  • each contact hole can be formed by SAC (Self Aligned Contacthole) technology using the nitride nitride film 10 as an etching stopper film.
  • the n-type MISFET formed in this way is a force that generates a current in the channel region 4 when each conductive plug is connected to a circuit and a voltage is applied thereto. The tensile stress is improved.
  • a semiconductor device is characterized by comprising a nitride nitride film formed by applying a coating liquid containing a polysilazane compound and baking it.
  • the part of can be formed by any method!
  • the configuration of the semiconductor device and the method for manufacturing the semiconductor device described above are examples, and the present invention is not limited to them, and arbitrary components can be added or excluded as necessary.
  • the isolation region is formed, or a resist is used to process each semiconductor element individually. It can also be masked.
  • a polysilazane film used for forming a nitride nitride film in a semiconductor device of the present invention The compound is not particularly limited, but is preferably mainly represented by the following general formula (I)
  • Perhydropolysilazane having a skeleton with a structural unit strength represented by The number average molecular weight is preferably about 100 to 50,000.
  • Some perhydropolysilazanes are linear, cyclic, or have a plurality of these structures in the molecule at the same time, and these can be used alone or in a mixture.
  • perhydropolysilazane As a method for producing the perhydropolysilazane, any method can be selected.
  • Generally obtained perhydropolysilazane is a mixture of polymers having various structures. Basically, it contains a chain portion and a cyclic portion in the molecule, and can be represented by the following chemical formula.
  • the above-mentioned perhydropolysilazane is used as a polysilazane compound.
  • silazane polymers that use tertiary amines such as trialkylamines, secondary amines having sterically hindered groups, and basic compounds such as phosphine as solvents.
  • This is added to a non-basic solvent, for example, hydrocarbons-heated at 78 ° C to 300 ° C and subjected to a dehydration condensation reaction, resulting in a number average molecular weight of 200 to 500,000, preferably 500. ⁇ 100,000 high polymers can be used!
  • a polymer obtained by a modification reaction of perhydropolysilazane is a cross-linked bond (NH).
  • the atomic ratio (NZSi) of nitrogen to silicon bonded to the silicon atom is 0.8 or more, and the number average molecular weight force ⁇ is 200 to 500,000, more preferred ⁇ Can also be modified polysilazane of 500 to 000 wind.
  • This modified polysilazane can be produced by performing a dehydrogenative condensation reaction of polysilazane using ammonia or hydrazine.
  • the interlayer insulating film is coated on the base material after forming an appropriate semiconductor element with a coating liquid containing the polysilazane compound as described above, and then the formed coating is formed.
  • the film is formed by firing. That is, first, a treatment for coating the base material with the polysilazane compound as described above is performed. In the treatment, first, the selected polysilazane compound is dissolved in an organic solvent to prepare a coating solution.
  • the organic solvent in this case is not particularly limited, but preferred specific examples include the following.
  • Aromatic compounds such as benzene, toluene, xylene, ethylbenzene, jetylbenzene, trimethylbenzene, and triethylbenzene; n- pentane, i-pentane, n-hexane, i-hexane, n-heptane, i —Saturated hydrocarbon compounds such as heptane, n-octane, i-octane, n-nonane, i-nonane, n-decane, i-decane; ethylcyclohexane, methylcyclohexane, cyclohexane, cyclohexene, ⁇ -menthane, decahydronaphth Talen, dipentene; ethers such as dipropyl ether, dibutyl ether, MTBE (methyl tertiary butyl
  • an appropriate filler and Z or a bulking agent can be added as necessary.
  • the amount of filler added is preferably 0.05 to 1 part by weight of the polysilazane compound. It is in the range of ⁇ 10 parts by weight, and a particularly preferred amount of applied force is in the range of 0.2 to 3 parts by weight.
  • various pigments, leveling agents, antifoaming agents, antistatic agents, ultraviolet absorbers, pH adjusters, dispersants, surface modifiers, plasticizers, drying accelerators are further added as necessary.
  • An anti-flow agent, etc. may be added.
  • the concentration after dissolution of the polysilazane compound is not particularly limited. Force Usually is 5 to 95% by weight, preferably 10 to 90% by weight.
  • the prepared coating solution is then applied onto a substrate on which an appropriate semiconductor element is formed.
  • Application to the substrate may be performed once or may be repeated twice or more.
  • a coating means a normal coating method, that is, a spin coating method, a dip method, a spray method, a transfer method, or the like is used.
  • the adhesion performance of the said polysilazane compound improves by making it a clean surface by degreasing, washing
  • the polysilazane coating solution coated on the substrate is generally baked after drying to remove excess solvent.
  • the firing atmosphere is not limited, but it is preferably performed in a vacuum, an inert atmosphere, or an ammonia atmosphere.
  • the calcination is generally carried out at a temperature of 500 to 1300 ° C, preferably 600 to 1,000 ° C.
  • the lower limit of the heating rate is generally 10 ° CZ or more, preferably 50 ° CZ or more, more preferably 200 ° CZ or more.
  • the higher the rate of temperature rise the greater the tensile stress due to the coating film formed, and the more remarkable the performance improvement effect of the manufactured MISFET.
  • the heating rate is generally 3000 ° CZ or less for reasons such as the limitation of the heating device for heating.
  • the vacuum is generally selected in the range of 1 Pa or less, preferably 0.5 Pa or less, and 0. OOOlPa or more.
  • argon, nitrogen, helium, or the like is preferably used as the inert gas.
  • the ammonia partial pressure in the case of carrying out in an ammonia atmosphere is preferably lOOPa or more.
  • the thickness of the nitrided carbon nitride film formed by firing is a force that varies depending on the characteristics required for the target n-type field effect transistor, and is preferably 50 to 300 nm. Is more preferred!
  • the nitride nitride film causes a tensile stress in the channel region, and the tensile stress is generally 500 MPa or more, particularly lOOOMPa or more. Since such a large tensile stress is applied, the performance of the n-type MISFET changes greatly, and the drain current of the semiconductor device according to the present invention has an interlayer insulating film formed by a general CVD method. Compared to 10% to 15%.
  • the nitride key material film formed by the dry etching is more performed than the nitride key material film formed by the conventional CVD method.
  • the selection ratio is large.
  • the selection ratio is as described above.
  • the selectivity for the nitride nitride film by the method of the present invention is 1 to 2 times the selectivity for the nitride nitride film by the conventional method.
  • the etching rate for the nitride nitride film by the method of the present invention is 0.5 to 1 times the etching rate for the nitride nitride film by the CVD method.
  • a nitrided carbon film by a conventional method is a mixed gas of dichlorosilane and ammonia as a raw material, and a pressure of 20 to 200 Pa, a special pressure of 50 to 180 Pa, and a temperature of 6 50 to 800 °. C, especially those formed by thermal CVD (LPCVD) under the conditions of 680 to 750 ° C, with a refractive index of 1.9 to 2.1.
  • Etching rate refers to fluorocarbon (for example, CF, C F
  • a wafer having a nitride nitride film formed on the surface by a thermal CVD method under the above-described conditions was prepared (Sample 1).
  • the refractive index of the nitrided nitride film thus formed was 2.0.
  • a coating solution containing a polysilazane compound is applied and A wafer having a nitride nitride film formed on the surface by firing was prepared (Sample 2).
  • the selectivity in sample 1 was 0.9, while the selectivity in sample 2 was 1.6.

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Abstract

　本発明は、ドレイン電流を増加させたｎ型電界効果トランジスタ、およびそのトランジスタの簡単かつ低コストな製造方法を提供する。このｎ型電界効果トランジスタは、窒化ケイ素質膜を具備してなり、その窒化ケイ素質膜が、ポリシラザン化合物を含む塗布液を塗布し、焼成することによって形成されたものである。

Description

明 細 書
ポリシラザンに由来する窒化ケィ素質膜を有する半導体装置およびその 製造方法
技術分野
[0001] 本発明は電界効果トランジスタを具備してなる半導体装置およびその製造方法に 関するものである。さら〖こ詳しくは、電界効果トランジスタの層間絶縁膜が、ポリシラザ ン化合物に由来する窒化ケィ素質膜からなるものである半導体装置、およびその製 造方法に関するものである。
背景技術
[0002] 昨今、電子回路の高集積化のニーズが高まり、より集積度の高い半導体装置が望 まれている。そのような集積度の高い半導体装置に用いられるものとして、電界効果 トランジスト (Field Effect Transistor)があり、そのひとつとして MIS(Metal Insulator Se miconductor)FET )ある。
[0003] MISFETは、一般に自由電子が電荷を運搬する n型と正孔が電荷を運搬する p型 とに分類される。これらはいずれも、チャンネル形成領域、ゲート絶縁膜、ゲート電極 、サイドウォールスぺーサ、ソース領域、およびドレイン領域等を具備してなる構造を 有して!/、るのが一般的である。
[0004] このような構造を有する MISFETに対して、チャンネル形成領域に作用する応力 によって、 MISFETのトランジスタの特性が影響を受けることが知られている。その応 力は MISFET製造時のプロセスに起因するものである。そして、特許文献 1には、製 造時の条件、特にプラズマ化学気相成長法 (以下、化学気相成長法を CVD法という )法による、窒化ケィ素質膜の形成条件を調整することにより、 MISFETのトランジス タ特性を変化させることが開示されている。
[0005] また、このような窒化ケィ素質膜は、トランジスタ構造の形成において、その上に形 成される二酸ィ匕ケィ素をエッチングする際のエッチングストッパー層としても作用する 。このため、以下の式であらわされる選択比：
(選択比） = (二酸ィ匕ケィ素膜に対するエッチングレート Z窒化ケィ素質膜に対す るエッチングレート）
が大きいこと、言い換えれば窒化ケィ素質膜がエッチング速度が低いこと、が好まし い。これは、選択比が大きければ、窒化ケィ素質膜のエッチングストッパー層としての 寄与が大きくなり、安定したコンタクトホール等の形成が可能となり、歩留まりが改善さ れるためである。
[0006] 一方、半導体装置の製造にぉ 、て、ポリシラザンィ匕合物の塗布液を塗布し、焼成 することによって窒化ケィ素質膜を形成させることが特許文献 2などに開示されている 特許文献 1：特開 2003— 273240号公報
特許文献 2 :特開平 10— 194873号公報
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、従来の MISFETの製造プロセスは一般的に CVD法またはプラズマ CVD法によるものであり、その製造条件の制御は容易ではなぐまたコスト的にも不 利であった。このため、簡単なプロセスで、かつ低コストで MISFETのトランジスタ特 性を改良する方法が望まれて 、た。
課題を解決するための手段
[0008] 本発明による n型電界効果トランジスタは、構造中に、ポリシラザンィ匕合物を含んで なる塗布液を塗布し、それを焼成したことにより形成された窒化ケィ素質膜を具備し てなることを特徴とするものである。
[0009] また、本発明による、構造中に窒化ケィ素質膜を具備してなる n型電界効果トランジ スタの製造方法は、基板上にポリシラザンィ匕合物を含んでなる塗布液を塗布し、それ を焼成することにより窒化ケィ素質膜を形成させることを特徴とするものである。
発明の効果
[0010] 本発明によれば、 n型電界効果トランジスタのドレイン電流の増カロ、言 、換えれば電 流駆動能力の向上を図ることができる。また、従来行われていた CVD法により窒化ケ ィ素質膜を形成していた製造方法に比べて、簡単かつ低コストであり、かつ大きな選 択比に伴う、歩留まりの高い製造方法が実現できる。
図面の簡単な説明
[0011] [図 1]本発明による半導体装置の模式断面図。
符号の説明
[0012] 1 基板
2 p型ゥエル領域
3 ゲート絶縁膜
4 チャンネル形成領域
5 ゲート電極
6 サイドウォールスぺーサ
7 シリサイド層
8、 9 n型半導体領域
10 窒化ケィ素質膜
発明を実施するための最良の形態
[0013] 本発明による n型 MISFET半導体装置の例は、図 1に示すように、基板 1、 p型ゥェ ル領域 2、ゲート絶縁膜 3、チャンネル形成領域 4、ゲート電極 5、サイドウォールスぺ ーサ 6、シリサイド層 7、 n型半導体領域 8、 9、および窒化ケィ素質膜 10からなる。図 1に示す構造は本発明による n型 MISFETの一つの例であって、その他の構造を用 いることちでさる。
[0014] このような n型半導体装置は、窒化ケィ素質膜の部分を除き、任意の方法により形 成させることができる。そのような製造方法は例えば特許文献 1に記載されて 、る。
[0015] 一般に、窒化ケィ素質膜 10は CVD法により形成されている力 本発明による n型 MISFETの窒化ケィ素質膜はポリシラザンを含む塗布液を塗布し、焼成することによ り形成される。このようにして形成された窒化ケィ素膜は層間絶縁膜としても機能し得 るものであり、一般的用いられる CVD法による窒化ケィ素質膜に比べて引っ張り応 力が大きぐこのためにチャンネル形成領域に歪みを発生させることができる。このと き発生する引っ張り応力は、例えば特許文献 1に記載されているような CVD法により 形成される層間絶縁膜が有する引っ張り応力に比べると、同等かそれ以上であり、こ のため得られる MISFETをより高速化、低電力化が達成される。
[0016] 本発明による n型 MISFETおよびその製造方法をより具体的に説明すると以下の 通りである。
[0017] まず、例えば単結晶シリコン力 なる基板 1の表面に p型ゥエル領域 2を形成させる 。単一の基板上に n型 MISFETと p型 MISFETとを形成させることがあり、その場合 には P型ゥエル領域に隣接する場所に n型ゥエル領域を形成させ、その間にアイソレ ーシヨン領域を形成させて、それぞれの半導体装置を構成させるのが一般的である 1S ここでは n型 MISFETについてのみ説明する。
[0018] 形成された p型ゥエル領域 2の表面全体に、例えば熱処理により、二酸化ケイ素膜 力もなるゲート絶縁膜 3を形成させる。さらにその表面に CVD法などにより例えば多 結晶シリコン膜を形成させ、エッチング処理などによりパターンを形成させてゲート電 極 5を形成させる。
[0019] 次にゲート電極 5が形成されていない部分に、イオン打ち込み法などの方法によつ て不純物、例えばヒ素、をドープして、さらに加熱処理することにより n型半導体領域 8 を形成させる。
[0020] 次いで基板表面全体に CVD法などにより、窒化ケィ素または二酸ィ匕ケィ素を堆積 させた後、 RIE (Reactive Ion Etching)法などにより選択的にエッチングして、ゲート 電極 5の側壁にサイドウォールスぺーサ 6を形成させる。
[0021] 次 、でサイドウォール 6が形成されて ヽな 、部分にイオン打ち込み法などの方法に よって不純物、例えばヒ素、をドープして、さらに加熱処理することにより n型半導体 領域 9を形成させる。
[0022] 次いで基板表面全体に金属膜をスパッタ法等により形成させ、さらに加熱処理して 金属と半導体とを反応させてシリサイド層 7aおよび 7bを形成させる。このシリサイド層 は例えばサリサイド（Salicide: Self Aligned Silicide)技術により形成させることができる
[0023] 必要に応じて基板全面に CVD法等により二酸ィ匕ケィ素膜を絶縁膜として形成させ た後、ポリシラザンィ匕合物を含む塗布液を塗布し、焼成することにより窒化ケィ素質 膜 10を形成させる。本発明による半導体装置では窒化ケィ素質膜は塗布により形成 されるために、一般にゲート電極部の上部（突出部分)ではその他の部分に比較して 相対的に膜厚が薄くなつている。このことにより、電極部の上部、言い換えればチャン ネル形成領域上部の弓 Iつ張り応力がその他の部分に比較して弱くなり、チャンネル 形成領域部分に力かる引っ張り応力が強くなる傾向がある。この結果、 CVD法等によ り均一に形成された窒化ケィ素質膜を有する n型 MISFETに対して、高速化または 低電力化の改良効果も大きくなる傾向にある。
[0024] 窒化ケィ素質膜は、それ自体により層間絶縁膜とすることができるが、必要に応じて 、さらに酸ィ匕ケィ素膜で被覆したうえで、さらなる層間絶縁膜で被覆することもできる。 そして、一般に、その表面カもシリサイド層 7bまで貫通するソース'ドレイン用コンタク トホールが形成され、その内部に導電性プラグが埋め込まれ、また表見力 シリサイ ド層 7aまで貫通するゲート用コンタクトホールが形成され、その内部に導電性プラグ が埋め込まれる。ここで、各コンタクトホールは、窒化ケィ素質膜 10をエッチングストツ パ膜として用いる SAC (Self Aligned Contacthole)技術により形成させることができる
[0025] このように形成された n型 MISFETは、各導電性プラグを回路に接続し、電圧を付 カロしたときにチャンネル領域 4に電流が発生する力 この電流が窒化ケィ素質膜に起 因する引っ張り応力によって改善される。
[0026] 本発明による半導体装置は、ポリシラザンィ匕合物を含む塗布液を塗布し、焼成する ことにより形成された窒化ケィ素質膜を具備してなることを特徴とするものであり、その 他の部分は 、かなる方法で形成されたものであってもよ!、。前記した半導体装置の 構成およびその製造方法は一例であって、それらに限定されるものではなぐまた必 要に応じて任意の構成要素を追加または除外することもできる。すなわち、一つの基 板上に n型 MISFETと p型 MISFETとを形成させる場合には、前記したようにァイソ レーシヨン領域を形成させたり、それぞれの半導体要素を個別に加工するためにレジ ストなどによりマスクすることもできる。
[0027] 本発明において重要な窒化ケィ素質膜の形成方法について詳細に説明すると以 下の通りである。
[0028] 本発明の半導体装置における窒化ケィ素質膜の形成に用いられるポリシラザンィ匕 合物は特に限定されないが、好ましくは、主として下記一般式 (I)
[化 1]
Figure imgf000008_0001
で表される構造単位力 なる骨格を有するペルヒドロポリシラザンまたはその変性物 である。その数平均分子量は約 100〜50, 000であること力 S好ましい。ペルヒドロポリ シラザンには、鎖状、環状、あるいは分子内にこれら複数の構造を同時に有するもの があり、これら単独でもあるいは混合物でも利用できる。
[0029] 上記ペルヒドロポリシラザンの製造方法は、任意の方法を選択することができる。一 般に得られるペルヒドロポリシラザンは、種々の構造を有するポリマーの混合物である 力 基本的には分子内に鎖状部分と環状部分を含み、 記の化学式で表すことがで きる。
[化 2]
Figure imgf000008_0002
( a+b+ c=l )
[0030] ペルヒドロポリシラザンの構造の一例を示すと下記の如くである
[化 3]
Figure imgf000008_0003
[0031] また、本発明にお 、ては、ポリシラザンィ匕合物として、上記のペルヒドロポリシラザン またはその他のシラザン重合体をトリアルキルァミンの如き第 3級ァミン類、立体障害 性の基を有する第 2級ァミン類、フォスフィン等の如き塩基性ィ匕合物を溶媒とする力ま たはこれを非塩基性溶媒、例えば、炭化水素類に添加し— 78°C〜300°Cで加熱し 脱水縮合反応を行わせることにより得られる数平均分子量 200〜500, 000、好まし くは 500〜 100, 000の高重合体を用!ヽることもできる。
[0032] 更に、ペルヒドロポリシラザンの改質反応により得られる重合体で架橋結合 (NH)
- (n= 1または 2)を有し、珪素原子に結合する窒素と珪素との原子比 (NZSi)が 0 . 8以上で数平均分子量力 子まし <は 200〜500, 000、より好まし <は 500〜風 0 00の改質ポリシラザンを用いることもできる。この改質ポリシラザンは、アンモニアまた はヒドラジンを使用してポリシラザンの脱水素縮合反応を行わせることにより製造する ことができる。
[0033] 本発明による半導体装置においては、層間絶縁膜を前記したようなポリシラザンィ匕 合物を含む塗布液を適当な半導体素子を形成させた後の基材に塗布した後、形成 された塗膜を焼成することにより形成させる。すなわち、まず前記したようなポリシラザ ン化合物を基材に塗布する処理が行なわれる。該処理に当たっては、まず選択した ポリシラザン化合物を有機溶媒に溶解し塗布液を調製する。この場合の有機溶媒と しては、特に限定されるものではないが、好ましい具体例としては、次のものが挙げら れる。
[0034] ベンゼン、トルエン、キシレン、ェチルベンゼン、ジェチルベンゼン、トリメチルベン ゼン、トリェチルベンゼン等の芳香族化合物； n ペンタン、 i ペンタン、 n—へキサ ン、 i一へキサン、 n—ヘプタン、 i—ヘプタン、 n オクタン、 i—オクタン、 n—ノナン、 i ーノナン、 n デカン、 i デカン等の飽和炭化水素化合物；ェチルシクロへキサン、 メチルシクロへキサン、シクロへキサン、シクロへキセン、 ρ—メンタン、デカヒドロナフ タレン、ジペンテン；ジプロピルエーテル、ジブチルエーテル、 MTBE (メチルターシ ャリーブチルエーテル)等のエーテル類; MIBK等のケトン類など。また、溶剤の蒸発 速度の調整のため、適宜これらの溶媒を 2種以上混合したものも使用できる。
[0035] 前記塗布液において、必要に応じて適当な充填剤及び Zまたは増量剤を加えるこ とができる。充填剤の添加量はポリシラザンィ匕合物 1重量部に対し、好ましくは 0. 05 〜 10重量部の範囲であり、特に好ましい添力卩量は 0. 2〜3重量部の範囲である。塗 布液には、更に必要に応じて各種顔料、レべリング剤、消泡剤、帯電防止剤、紫外 線吸収剤、 pH調整剤、分散剤、表面改質剤、可塑剤、乾燥促進剤、流れ止め剤、 等を加えてもよい。ポリシラザンィ匕合物溶解後の濃度は特に限定されるものではない 力 通常 5〜95重量％、好ましくは 10〜90重量％である。
[0036] 調製された塗布液は、次に適当な半導体素子が形成された基板上に塗布される。
基板への塗布は、 1回でもよいし、 2回以上繰り返し行ってもよい。塗布手段としては 、通常の塗布方法、つまりスピンコート法、ディップ法、スプレー法、転写法などが用 いられる。また、塗布前に基材の脱脂、洗浄等により清浄表面にしておくことで、上記 ポリシラザン化合物の付着性能が向上する。
[0037] 基板上に塗布されたポリシラザン塗布液は、一般に過剰の溶媒を除去するための 乾燥を行った後、焼成される。焼成雰囲気は限定されないが、真空中、不活性雰囲 気中、またはアンモニア雰囲気中で行うことが好ましい。また焼成は一般に 500〜13 00°C、好ましくは 600〜1, 000°Cの温度で行なわれる。この場合、昇温速度の下限 は一般に 10°CZ分以上、好ましくは 50°CZ分以上、より好ましくは 200°CZ分以上 である。ここで、昇温速度が大きいほど、形成される被膜に起因する引っ張り応力が 大きくなり、製造される MISFETの性能改良効果が顕著になる。このため、昇温速度 は大きい方が一般に好ましいが、昇温のための加熱装置の限界などの理由で、一般 に昇温速度は 3000°CZ分以下で行われる。真空中で焼成を行う場合には、その真 空度は一般に lPa以下、好ましくは 0. 5Pa以下、 0. OOOlPa以上の範囲で選択さ れる。真空中の焼成処理により、生成水分が迅速に系外に除去され、常圧下におけ る焼成処理と比べて、低温でペルヒドロポリシラザン (変性物）塗膜が Si— N結合を有 する窒化珪素薄膜に変換される。また、不活性雰囲気中で焼成を行う場合には、不 活性ガスとして、アルゴン、窒素、ヘリウムなどを用いることが好ましい。またアンモ- ァ雰囲気中で行う場合のアンモニア分圧は、 lOOPa以上であることが好ましい。
[0038] 焼成により形成される窒化ケィ素質膜の膜厚は目的とする n型電界効果トランジス タに求められる特性により変化する力 50〜300nmであることが好ましぐ 100-20 Onmであることがより好まし!/、。 [0039] 本発明において窒化ケィ素質膜は、チャンネル領域に引っ張り応力をもたらすが、 その引っ張り応力は一般に 500MPa以上、特に lOOOMPa以上である。このような大 きな引っ張り応力が力かるために n型 MISFETの性能は大きく変化し、本発明による 半導体装置のドレイン電流は、一般的な CVD法により形成された層間絶縁膜を有す るものに比較して 10〜 15%向上した。
[0040] また、本発明による n型電界効果トランジスタの製造方法にぉ 、て形成される窒化 ケィ素質膜は、従来の CVD法によって形成された窒化ケィ素質膜よりもドライエッチ ングを行った際の選択比が大きい。ここで、選択比は、前記したように、
(選択比） = (二酸ィ匕ケィ素膜に対するエッチングレート Z窒化ケィ素質膜に対す るエッチングレート）
で表されるものであるが、本発明の方法による窒化ケィ素質膜に対する選択比は、従 来の方法による窒化ケィ素質膜に対する選択比に対して 1〜2倍となる。言い換えれ ば、本発明の方法による窒化ケィ素質膜に対するエッチングレートが、 CVD法による 窒化ケィ素質膜に対するエッチングレートの 0. 5〜1倍である。このように選択比が 高いことにより、過度にエッチングすることなぐ二酸ィ匕ケィ素膜に対するエッチング 速度を速くする、すなわち生産効率を改善することができる。
ここで、従来の方法による窒化ケィ素質膜とは、原料としてジクロロシランとアンモ- ァとの混合ガスを原料ガスとして用い、圧力 20〜200Pa、特〖こ 50〜180Pa、温度 6 50〜800°C、特に 680〜750°Cの条件下、熱 CVD法（LPCVD法）により形成され たもので、その屈折率が 1. 9〜2. 1であるものをさす。また、エッチングレートとは、フ ロロカーボン（例えば CF、 C F
4 2 6、 C F F、および C F )またはフロロハイドロカ
3 6、 C
4 8 5 8
一ボン（例えば CHF、 CH F )の少なくとも一種を含むガスを用いて、圧力 1〜20P
3 2 2
a (特に 5〜10Pa)、ウェハー温度 40〜30°C (特に 20〜20)の条件でドライエツ チングした場合のエッチングレートを!、う。
[0041] このような選択比に対する評価の実例を挙げると以下の通りであった。
[0042] 対照試料として前記した条件下、熱 CVD法により表面に窒化ケィ素質膜を形成さ せたウェハーを用意した (試料 1)。このようにして形成された窒化ケィ素質膜の屈折 率は 2. 0であった。また、ポリシラザン化合物を含んでなる塗布液を塗布し、それを 焼成することにより、表面に窒化ケィ素質膜を形成させたウェハーを用意した (試料 2 )。また、別にゥヱハー上に二酸ィ匕ケィ素膜を形成させた対照試料を準備した。 これらのウェハーにそれぞれ、エッチングガスとして、 CF /CHF /O /Ar= 5/
4 3 2
5/5/200sccm,圧力 lPa、ウェハー温度 20°C、高周波電力 500Wの条件で RIE を行い、対照試料の二酸ィ匕ケィ素膜に対するエッチング速度と、試料 1または 2の窒 化ケィ素膜に対するエッチング速度から、それぞれの選択比を算出した。
試料 1における選択比は 0. 9であったのに対して、試料 2における選択比は 1. 6で あった。
また、圧力を 5Paまたは lOPaに変化させ、試料 2についての選択比を評価したとこ ろ、それぞれ 3. 7および 6. 3であった。

Claims

請求の範囲
[1] 構造中に、ポリシラザンィ匕合物を含んでなる塗布液を塗布し、それを焼成したことに より形成された窒化ケィ素質膜を具備してなることを特徴とする、 n型電界効果トラン ジスタ。
[2] 前記ポリシラザンィ匕合物がペルヒドロポリシラザンまたはその変性物である、請求項 1に記載の n型電界効果トランジスタ。
[3] 前記窒化ケィ素質膜の引っ張り応力が 800〜2000Mpaである、請求項 1または 2 に記載の n型電界効果トランジスタ。
[4] フロロカーボンまたはフロロハイド口カーボンの少なくとも一種を含むガスを用いて、 圧力 l〜20Pa、ウェハー温度 40〜30°Cの条件でドライエッチングした場合の前記 窒化ケィ素質膜のドライエッチングレートが、原料としてジクロロシランとアンモニアと の混合ガスを原料ガスとして用い、圧力 20〜200Pa、温度 650〜800°Cの条件下、 熱化学気相成長法により形成された窒化ケィ素質膜のドライエッチングレートの 0. 5 〜1倍である、請求項 1〜3のいずれか 1項に記載の n型電界効果トランジスタ。
[5] 基板上にポリシラザンィ匕合物を含んでなる塗布液を塗布し、それを焼成することに より窒化ケィ素質膜を形成させることを特徴とする、構造中に窒化ケィ素質膜を具備 してなる n型電界効果トランジスタの製造方法。
[6] 焼成温度が 600°C以上 1000°C以下である、請求項 5に記載の n型電界効果トラン ジスタの製造方法。
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Citations (3)

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JPH10194873A (ja) * 1996-12-27 1998-07-28 Tonen Corp 窒化珪素薄膜の形成方法
JP2000174126A (ja) * 1998-12-10 2000-06-23 Nec Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10194873A (ja) * 1996-12-27 1998-07-28 Tonen Corp 窒化珪素薄膜の形成方法
JP2000174126A (ja) * 1998-12-10 2000-06-23 Nec Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法

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