KR100632619B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
반도체 소자의 게이트 전극 형성 방법 Download PDFInfo
- Publication number
- KR100632619B1 KR100632619B1 KR1020000037021A KR20000037021A KR100632619B1 KR 100632619 B1 KR100632619 B1 KR 100632619B1 KR 1020000037021 A KR1020000037021 A KR 1020000037021A KR 20000037021 A KR20000037021 A KR 20000037021A KR 100632619 B1 KR100632619 B1 KR 100632619B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- tungsten
- barrier layer
- forming
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 title 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 40
- 239000010937 tungsten Substances 0.000 claims abstract description 40
- 230000004888 barrier function Effects 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 229910008807 WSiN Inorganic materials 0.000 claims description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910008938 W—Si Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 절연막이 형성된 반도체 기판상에 폴리실리콘층 및 비결정성 베리어층을 순차적으로 형성한 후 비결정성 베리어층상에 텅스텐층을 형성하는 단계와, 텅스텐층, 비결정성 베리어층, 폴리실리콘층 및 게이트 절연막을 순차적으로 패터닝한 후 반도체 기판 및 폴리실리콘층의 노출된 표면에 산화막이 성장되도록 하는 동시에 텅스텐과의 반응에 의해 비결정성 베리어층이 텅스텐 반응층으로 변화되도록 산화 공정을 실시하는 단계로 이루어진다.
금속전극, 베리어층, 실리콘 리치 SiN, 비저항
Description
도 1a 및 도 1b는 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
도 3a 및 도 3b는 텅스텐층의 결정 구조를 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 게이트 절연막
3 및 13: 폴리실리콘층 4: 결정성 베리어층
4a 및 14a: 텅스텐 반응층 5 및 15: 텅스텐층
14: 비결정성 베리어층
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히, 폴리실리콘층과 금속층의 사이에 베리어층(Barrier Layer)이 형성된 구조를 갖는 금속 게이트 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴의 크기 및 패턴간의 간격이 미세화되고, 이에 따라 전극 또는 배선의 자체저항이 증가된다. 예를들어, 게이트 전극의 폭이 0.13㎛ 이하로 감소되면 4μΩ/㎠ 이하의 저항값을 유지해야 한다.
그래서 전극 또는 배선의 자체저항을 감소시킬 수 있는 새로운 물질을 이용하는 공정기술이 개발중인데, 그러면 금속을 이용한 종래 반도체 소자의 게이트 전극 형성 방법을 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a는 게이트 절연막(2)이 형성된 반도체 기판(1)상에 폴리실리콘층(3) 및 결정성 베리어층(4)을 순차적으로 형성한 후 상기 결정성 베리어층(4)상에 텅스텐층(5)을 형성한 상태의 단면도로서, 상기 결정성 베리어층(4)은 게이트 전극의 비저항을 감소시키기 위한 목적으로 형성되며, WN, TiN, Si3N4와 같은 금속-질화막(Metal-Nitride)계의 결정성 막으로 형성된다.
도 1b는 상기 폴리실리콘층(3)과 텅스텐층(5)이 계면 결합을 이루도록 열처리한 상태의 단면도인데, 상기 텅스텐층(5)과 결정성 베리어층(4)의 계면 부위에만 텅스텐 반응층(4a)이 형성된다.
상기 결정성 베리어층(4)을 이루는 WN, TiN, Si3N4는 원자간의 결합(Bonding)이 매우 안정된 상태로 유지된다. 그러므로 계면에서의 반응이 어려워 상기 결정성 베리어층(4)의 상부만 텅스텐(W)과 결합을 이루게 된다. 즉, 상기 결정성 베리어층(4)이 Si3N4로 형성된 경우 상기 텅스텐층(5)과 결정성 베리어층(4)의 계면 부위에만 WSiN의 3원계가 형성되고, 하부는 Si3N4 상태가 그대로 유지된다. 이러한 현상은 하기 반응식 1을 통해 열역학적으로 설명되듯이, Si3N4가 매우 안정된 결합을 이루고 있어 N과 Si의 분해가 쉽게 일어나지 않기 때문에 발생된다. 그러므로 3원계 반응에 의한 베리어층이 형성되도록 하기 위해서는 고온의 열처리가 필요하다.
따라서 상기 텅스텐층(5)과 결정성 베리어층(4)의 계면 부위에만 WSiN이 형성되는 경우 잔류된 Si3N4가 절연막으로 작용하여 캐패시턴스(Capacitance)가 증가되고, 이에 따라 게이트 전극의 전기적 특성이 열화된다.
한편, 상기 결정성 베리어층(4)을 WN으로 형성하면 내열성이 불충분한 WN가 후속 열처리 과정에서 부분적으로 실리사이드화(Silicidation)되기 때문에 패턴 형성을 위한 후속 식각 과정에서 과도 식각되어 게이트 산화막에 영향을 미치게 된다.
또한, 상기와 같이 결정성 베리어층(4)상에 텅스텐(W)이 증착되는 경우 텅스텐(W)의 성장에 영향을 미쳐 텅스텐(W)의 그레인(Grain) 크기가 도 3a에 도시된 바와 같이 감소되기 때문에 전극의 자체저항이 증가된다.
따라서 본 발명은 질소(N)의 함유량이 낮고 실리콘(Si)의 함유량이 높은 비결정성의 실리콘 리치 SiN막을 폴리실리콘층과 텅스텐층의 사이에 형성하고 후속 산화 과정에서 텅스텐(W)과의 반응에 의해 실리콘 리치 SiN막이 WSiN막으로 변화되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 게이트 절연막이 형성된 반도체 기판상에 폴리실리콘층 및 비결정성 베리어층을 순차적으로 형성한 후 비결정성 베리어층상에 텅스텐층을 형성하는 단계와, 텅스텐층, 비결정성 베리어층, 폴리실리콘층 및 게이트 절연막을 순차적으로 패터닝한 후 반도체 기판 및 폴리실리콘층의 노출된 표면에 산화막이 성장되도록 하는 동시에 텅스텐과의 반응에 의해 비결정성 베리어층이 텅스텐 반응층으로 변화되도록 산화 공정을 실시하는 단계로 이루어진다.
상기 비결정성 베리어층은 실리콘 리치 SiN막이며, 상기 텅스텐 반응층은 WSiN막이다.
종래에는 3 원계의 베리어층(WSiN)을 형성하기 위하여 하부의 폴리실리콘층으로부터 실리콘(Si)을 공급받고, WN 또는 Si3N4막으로부터 N을 공급받아 상부의 텅스텐(W)과의 반응에 의해 베리어층이 형성되도록 하였는데, 이때의 반응 에너지는 하기의 식 2 및 식 3과 같이 계산된다. 참고로, WN의 반응은 열역학적인 데이터가 없기 때문에 텅스텐(W)과 유사한 Mo를 반응에 이용하였다.
상기의 식 2 및 식 3을 통해 W-N, W-Si는 매우 높은 반응성을 갖고 있음을 알 수 있다.
따라서 본 발명은 상기와 같은 원리를 이용하여 실리콘 리치(Silicon Rich) SiN(이하, SRSiN이라 함.)를 베리어층으로 이용한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 게이트 절연막(12)이 형성된 반도체 기판(11)상에 폴리실리콘층(13) 및 비결정성 베리어층(14)을 순차적으로 형성한 후 상기 비결정성 베리어층(14)상에 텅스텐층(15)을 형성한 상태의 단면도로서, 상기 비결정성 베리어층(14)은 게이트 전극의 비저항을 감소시키기 위한 목적으로 형성하며, PECVD 또는 LPCVD 방식으로 실리콘(Si)의 함유량이 10% 이하인 실리콘 리치 SiN막을 수십 Å의 두께로 증착하여 형성한다.
상기 SRSiN를 PECVD 방식으로 증착하는 경우 0.01 내지 10Torr의 압력 조건에서 플라즈마 생성을 위해 13.56MHz 또는 100 내지 1MHz의 고주파 또는 2.54GHz의 초고주파 전력을 0 내지 5000와트(W) 공급하되, 양 전극간의 거리가 100 내지 900mils 정도 되도록 한다. 그리고 반응 기체(~ 50sccm의 NH3 및 ~ 100sccm의 SiH4)와 분위기 기체(~ 4000sccm의 N2 및 ~ 4000sccm의 Ar) 의 혼합비를 조절하며, 반도체 기판의 온도를 100 내지 500℃로 유지시킨다. 이때, 상기 분위기 기체대신 Ne, He 등과 같은 불활성 기체를 단일 또는 혼합하여 사용할 수 있으며, 이때 공급량은 0 내지 10000sccm이 되도록 한다.
또한, 상기 SRSiN를 LPCVD 방식으로 증착하는 경우 800℃ 이하의 온도 및 수 Torr의 압력 조건에서 ~ 100slm의 N2, ~ 1000slm의 NH3, ~100slm의 SiH2Cl
2가 혼합된 기체를 이용한다.
도 2b는 상기 텅스텐층(15), 비결정성 베리어층(14), 폴리실리콘층(13) 및 게이트 절연막(12)을 순차적으로 패터닝한 후 500 내지 1000℃의 온도에서 선택적 산화 공정을 실시하여 상기 반도체 기판(11), 게이트 절연막(12) 및 폴리실리콘층(13)의 노출된 표면에 산화막(16)이 성장되도록 한 상태의 단면도로서, 상기 산화 과정에서 상기 텅스텐(15)층과 비결정성 베리어층(14)의 계면 반응에 의해 상기 비결정성 베리어층(14)이 텅스텐 반응층(14a) 즉, WSiN막으로 변화된다. 이때, 비결정성의 실리콘 리치 SiN막은 텅스텐과 쉽게 반응된다.
상기한 바와 같이 본 발명은 질소(N)의 함유량이 낮고 실리콘(Si)의 함유량이 높은 비결정성의 실리콘 리치 SiN막을 폴리실리콘층과 텅스텐층의 사이에 형성한다. 그리고 후속 산화 과정에서 텅스텐(W)과의 반응에 의해 실리콘 리치 SiN막이 WSiN막으로 변화되도록 한다.
그러므로 WSiN막의 생성에 의해 폴리실리콘층과의 계면 접착력이 향상되며, 텅스텐층의 실리사이드화가 방지되고, 게이트 전극의 비저항이 감소된다. 그리고 상기와 같은 비결절성의 박막(실리콘 리치 SiN막)상에 텅스텐(W)이 증착되기 때문에 도 3b에 도시된 바와 같이 그레인의 크기가 증가되며, 이에 따라 텅스텐층의 자체저항이 감소된다.
따라서 본 발명을 이용하면 신뢰성이 우수한 고집적 및 고속의 반도체 소자 제조가 가능해진다.
Claims (7)
- 게이트 절연막이 형성된 반도체 기판상에 폴리실리콘층 및 비결정성 베리어층을 순차적으로 형성한 후 상기 비결정성 베리어층상에 텅스텐층을 형성하는 단계와,상기 텅스텐층, 비결정성 베리어층, 폴리실리콘층 및 게이트 절연막을 순차적으로 패터닝한 후 상기 반도체 기판 및 폴리실리콘층의 노출된 표면에 산화막이 성장되도록 하는 동시에 텅스텐과의 반응에 의해 상기 비결정성 베리어층이 텅스텐 반응층으로 변화되도록 산화 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 비결정성 베리어층은 실리콘 리치 SiN막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 실리콘 리치 SiN막은 PECVD 및 LPCVD 공정중 어느 하나의 공정으로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 3 항에 있어서,상기 PECVD 공정은 0.01 내지 10Torr의 압력 조건에서 반도체 기판이 100 내지 500℃로 유지되는 상태에서 실시되며, NH3 및 SiH4가 반응 기체로 이용되고 N2 및 Ar이 분위기 기체로 이용되며, 플라즈마를 생성하기 위해 0 내지 5000와트의 고주파 전력이 공급되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 3 항에 있어서,상기 LPCVD 공정은 N2, NH3 및 SiH2Cl2가 혼합된 기체가 사용되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 산화 공정은 500 내지 1000℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 텅스텐 반응층은 WSiN막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000037021A KR100632619B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 게이트 전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000037021A KR100632619B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 게이트 전극 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020002735A KR20020002735A (ko) | 2002-01-10 |
| KR100632619B1 true KR100632619B1 (ko) | 2006-10-09 |
Family
ID=19675284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000037021A KR100632619B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 게이트 전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100632619B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9461137B1 (en) * | 2015-09-11 | 2016-10-04 | Applied Materials, Inc. | Tungsten silicide nitride films and methods of formation |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845876A (ja) * | 1994-07-27 | 1996-02-16 | Nkk Corp | 半導体装置の製造方法 |
| JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JPH1145911A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | ボンディングツール |
| KR20000061842A (ko) * | 1999-03-31 | 2000-10-25 | 김영환 | 모스 트랜지스터 제조방법 |
| KR20030001820A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2000
- 2000-06-30 KR KR1020000037021A patent/KR100632619B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845876A (ja) * | 1994-07-27 | 1996-02-16 | Nkk Corp | 半導体装置の製造方法 |
| JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JPH1145911A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | ボンディングツール |
| KR20000061842A (ko) * | 1999-03-31 | 2000-10-25 | 김영환 | 모스 트랜지스터 제조방법 |
| KR20030001820A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020002735A (ko) | 2002-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6835980B2 (en) | Semiconductor device with novel film composition | |
| US6962876B2 (en) | Method for forming a low-k dielectric layer for a semiconductor device | |
| US20060024959A1 (en) | Thin tungsten silicide layer deposition and gate metal integration | |
| US6372643B1 (en) | Method for forming a selective contact and local interconnect in situ and semiconductor devices carrying the same | |
| JPH05226269A (ja) | 半導体ウエーハにチタンケイ化物を蒸着させるための化学蒸着技術 | |
| US5409743A (en) | PECVD process for forming BPSG with low flow temperature | |
| TWI661080B (zh) | 金屬矽化物的選擇性形成 | |
| JPH0577327B2 (ko) | ||
| KR20000041393A (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR100632619B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100290467B1 (ko) | 반도체소자의확산방지막형성방법 | |
| KR19980033334A (ko) | 텡스텐 및 질소를 함유한 배리어 박막을 증착시키기 위한저온 처리 방법 | |
| KR100322886B1 (ko) | 반도체장치의 금속 콘택 형성 방법 | |
| KR20020016312A (ko) | 텅스텐 게이트 형성방법 | |
| KR970005943B1 (ko) | 반도체 장치의 텅스텐 실리사이드 제조방법 | |
| KR100365739B1 (ko) | 캐패시터의텅스텐상부전극형성방법 | |
| KR0124489B1 (ko) | 반도체 소자의 확산방지용 티타늄나이트라이드 박막 형성방법 | |
| KR100477840B1 (ko) | 반도체장치의장벽금속막형성방법 | |
| JPH02177427A (ja) | 半導体装置の製造方法 | |
| KR100499401B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100463236B1 (ko) | 반도체소자의 베리어메탈 | |
| KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| KR20020028329A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| US20020072229A1 (en) | Method for forming a selective contact and local interconnect in situ and semiconductor devices carrying the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |