WO2006080081A1 - 不揮発性メモリ及びその制御方法 - Google Patents

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nonvolatile memory
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    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data

Definitions

  • the present invention relates to a SONOS type nonvolatile memory and a control method thereof, and more particularly, to a multilevel technology that increases a storage capacity per unit cell without reducing the area of a single cell.
  • a SONOS structure has been proposed as one of the structures of nonvolatile memories.
  • an ONO film (a laminated film of oxide film / nitride film / oxide film) is used as a gate insulating film provided immediately below the gate electrode. Charges are accumulated locally in a nitride film (generally a silicon nitride film) near the source and drain regions, and data storage of 2 bits / cell is performed.
  • a nitride film generally a silicon nitride film
  • FIG. 1 is a schematic diagram for explaining a multi-value cell structure of a SONOS structure nonvolatile memory reported in Non-Patent Document 1
  • FIG. 1 (a) is a schematic plan view of the cell and its vicinity.
  • Fig. 1 (b) is a schematic cross-sectional view of the vicinity of a single cell along line A-A 'in Fig. 1 (a), and
  • Fig. 1 (c) is taken along line B-B' in Fig. 1 (a). It is the cross-sectional schematic of the single cell vicinity which follows.
  • the area surrounded by the broken line is the area of the single cell 10.
  • This single sensor 10 includes two bit lines 13 (BL1) and 14 (BL2) each extending in the vertical direction of the figure and having electrodes 17 and 18 for applying a bias. It is provided in the region where one horizontal line 15 (WL1) extending in the transverse direction intersects.
  • This single cell 10 is a 2-bit multi-value cell and has two charge storage regions denoted by reference numerals 11 and 12. Note that the word line indicated by reference numeral 16 (WL2) is connected to a single cell (not shown) provided adjacent to the lower part of the single cell 10 in the figure.
  • a ⁇ N ⁇ film as a gate insulating film 19 is provided on the bit lines 13 and 14.
  • the ONO film is composed of three layers in which a lower silicon oxide film 20, a silicon nitride film 21, and an upper silicon oxide film 22 are sequentially stacked, and a word line 15 is formed thereon. Areas near the bit lines 13 and 14 of the silicon nitride film 21 are applied.
  • the charge accumulation regions 11 and 12 are used to hold and release charges according to the bias, and are in a mirror-symmetrical positional relationship. That is, the structure of this charge storage region is a mirror single bit structure.
  • side walls 23 are provided on the side walls of the word line 15 and the gate insulating film 19.
  • FIG. 2 is a diagram for explaining a state in which electric charges are held in the S0N0S nonvolatile memory shown in FIG. 1, and each of FIGS. 2 (a) and 2 (d) is shown in FIG.
  • FIG. 3A is a schematic cross-sectional view along A— ⁇ of (a).
  • the single cell 10 is provided with the two charge accumulation regions 11 and 12, the charge is accumulated in each of these charge accumulation regions (this is represented by “0”).
  • an empty state in which no charge is accumulated this is represented by “1”
  • four charge retention states (memory states) can occur.
  • FIG. 2 (a) shows a state where no charge is accumulated in either of the charge accumulation regions 11 and 12, and FIG.
  • FIG. 2 (b) shows a case where no charge is accumulated in the charge accumulation region 12.
  • charge is stored in the charge storage region 11, but no charge is stored in the charge storage region 11.
  • FIG. 2 (d) shows a state (00) in which charge is accumulated in both the charge accumulation regions 11 and 12, and FIG.
  • Non-Patent Document 1 Boaz Eitan et. Al, Electron Device Letters, Vol. 21, No. 11, 543 (2000).
  • Non-Patent Document 1 Increasing the memory capacity of non-volatile memories in recent years is considered one of the most important issues, but the conventional SONOS nonvolatile memory reported in Non-Patent Document 1 has 2 Although it has bit / cell storage capacity, there is no means other than reducing the unit cell area by miniaturization technology to meet the demand for further increase in memory capacity.
  • the present invention has been made in view of such a problem, and an object of the present invention is to make it possible to increase the storage capacity per unit cell without reducing the area of a single cell.
  • An object is to provide a memory and a control method thereof.
  • the present invention provides a gate insulating film including an ONO film in which a first oxide film, a nitride film, and a second oxide film are sequentially stacked on a semiconductor substrate, and a memory cell
  • the control electrode is provided on both sides of the gate electrode.
  • the control electrodes are provided on both sides of the gate electrode of the memory cell, and a voltage is supplied to the selected control electrode and the gate electrode, so that charges can be independently applied to a plurality of regions in the nitride film.
  • the power to accumulate is S.
  • the charge accumulation region in the nitride film sandwiched between the control electrodes is divided into four regions in operation. With this configuration, the storage capacity per single cell can be increased.
  • a channel formed between the control electrodes has a width less than 1Z2 of the width of the gate electrode.
  • each memory cell includes four charge accumulation regions under the gate electrode, and the four charge accumulation regions are arranged in rows and columns, respectively. Can do. Therefore, it is possible to select a charge storage region that holds charges by switching addresses.
  • the plurality of memory cells are periodically arranged in a first direction and a second direction, and a word line and a bit are arranged in the first direction and the second direction. Lines are respectively arranged, the word lines are arranged in the first direction as gate electrodes of the plurality of memory cells, and the bit lines are used as source and drains of the plurality of memory cells. It is good to arrange in the direction. Therefore, the number of memory cells per unit area formed on the semiconductor substrate can be increased.
  • the bit line is embedded in the semiconductor substrate. Good. Since it is not necessary to provide a space for providing the bit line on the semiconductor substrate, the number of memory cells can be increased and other members can be arranged.
  • each of the control electrodes may be provided in a region sandwiched between two adjacent word lines and two adjacent bit lines. Therefore, it becomes easy to form a channel region and a storage region for selectively storing charges in the charge storage region.
  • control electrode is assigned to a row and a column. Control electrodes necessary for writing and reading can be selected.
  • a voltage with a channel width less than 1Z2 of the gate electrode width may be applied to the gate electrode and the control electrode.
  • a voltage higher than a threshold is applied to the gate electrode, the semiconductor substrate region immediately below the gate insulating film is used as a channel region, and a control voltage is applied to one of the control electrodes.
  • the semiconductor substrate region in the vicinity of the one control electrode is used as a storage region, and the channel width is controlled by the spread of a depletion region formed between the storage region and the channel region. Therefore, charges can be selectively accumulated in a plurality of charge accumulation regions in the nitride film.
  • the write operation and the read operation may be performed by alternately inverting the bias conditions of the source and drain of the memory cell. By alternately inverting the bias conditions of the source and drain of the memory cell, writing to and reading from the memory cell can be performed.
  • the gate electrode may be polysilicon.
  • the semiconductor substrate is of p-type conductivity, and a positive potential bias is applied to the gate electrode and a negative potential bias is applied to the control electrode. Therefore, by adjusting the bias applied to the gate electrode and the control electrode in accordance with the conductivity type of the semiconductor substrate, it is possible to select a desired charge storage region and to store and read charges in the selected charge storage region.
  • the conductivity type of the semiconductor substrate is n-type, and a negative potential is applied to the gate electrode, and a positive potential bias is applied to the control electrode. Therefore, By adjusting the bias applied to the gate electrode and the control electrode in accordance with the conductivity type of the semiconductor substrate, a desired charge accumulation region can be selected, and charge can be accumulated and read out in the selected charge accumulation region.
  • the non-volatile memory control method of the present invention is a method for controlling a non-volatile memory having an ONO film on a semiconductor substrate, and applies a voltage to a gate electrode commonly connected to a plurality of memory cells. And a step of supplying another voltage to one of the two control electrodes provided across the gate electrode, and sandwiched between the two control electrodes under the gate electrode Four charge storage regions are formed in the NO film nitride film in the region. By supplying a voltage to the selected control electrode and gate electrode, it becomes possible to accumulate charges independently in a plurality of charge accumulation regions in the nitride film.
  • the voltage supplied to the gate electrode may be a positive voltage
  • the voltage supplied to the control electrode may be a negative voltage
  • the voltage supplied to the gate electrode is preferably a negative voltage, and the voltage supplied to the control electrode is preferably a positive voltage.
  • the present invention in the conventional structure, two regions near the source / drain of the NO film (nitride film) provided below the word line are used as charge storage regions. Each of the charge storage regions is further divided into two regions to provide a total of four charge storage regions, so that the storage capacity per unit cell of the SONOS nonvolatile memory can be increased without reducing the area of a single cell. It will be possible to provide a multi-value technology that can be increased to 4 times the conventional level (4-bit Z cells).
  • FIG. 1 is a schematic diagram for explaining a multilevel cell structure of a conventional SONOS structure nonvolatile memory.
  • FIG. 2 is a diagram for explaining a charge retention state of the SONOS structure nonvolatile memory shown in FIG. 1.
  • FIG. 3 is a diagram for explaining the multi-value concept of the present invention, and is a schematic plan view for explaining the state of arrangement of charge storage regions provided in each memory cell. 4] This is a diagram for explaining how the semiconductor substrate surface area immediately below the word line is in an accumulated state when a bias is applied to the control electrode.
  • Fig. 1 is a diagram for explaining how the position and width of a channel change when a bias is applied to a word line.
  • Fig. 2 is a second diagram for explaining how the position and width of a channel change when a bias is applied to a word line.
  • FIG. 7 is a diagram for explaining the dependence of the channel width on the gate voltage when a bias is applied only to the control electrode.
  • FIG. 8 is a first diagram for explaining the bias application (ON / OFF) conditions to the control electrode for realizing 16 charge holding states in the 4-bit cell of the present invention.
  • FIG. 9 is a second diagram for explaining the bias application (ON / OFF) condition to the control electrode for realizing 16 charge holding states in the 4-bit cell of the present invention.
  • FIG. 10 is a third diagram for explaining the conditions of bias application (ON / OFF) to the control electrode for realizing 16 charge retention states in the 4-bit cell of the present invention.
  • FIG. 11 is a fourth diagram for explaining the bias application (ON / OFF) condition to the control electrode for realizing 16 charge retention states in the 4-bit cell of the present invention.
  • FIG. 12 is a first schematic cross-sectional view for explaining an example of the manufacturing process of the SONOS type nonvolatile memory according to the present invention in Example 1.
  • FIG. 13 is a second schematic cross-sectional view for explaining an example of the manufacturing process of the SONOS type nonvolatile memory according to the present invention in Example 1.
  • FIG. 14 is a schematic plan view of a part of the manufacturing process of the SONOS nonvolatile memory according to the present invention in Example 1.
  • FIG. 15 is a first schematic cross-sectional view for explaining an example of the manufacturing process of the SONOS type nonvolatile memory according to the present invention in Example 2.
  • FIG. 16 is a second schematic cross-sectional view for explaining an example of the manufacturing process of the SONOS nonvolatile memory according to the present invention in Example 2.
  • FIG. 17 is a schematic plan view of a part of the manufacturing process of the SONOS nonvolatile memory according to the present invention in Example 2.
  • FIG. 18 is a diagram for explaining the write operation of the SONOS type nonvolatile memory according to the present invention.
  • the left diagram is a schematic plan view of two adjacent cells and the vicinity thereof, and the right diagram is a B-line in the left diagram. It is the cross-sectional schematic of the single cell which follows.
  • FIG. 19 is a diagram for explaining a write operation and a read operation of the SONOS nonvolatile memory of the present invention.
  • FIG. 20 is a diagram showing a control voltage at the time of writing and a charge state of a charge storage region.
  • FIG. 21 is a diagram for explaining the reading operation of the SONOS type nonvolatile memory according to the present invention.
  • the left diagram is a schematic plan view of two adjacent cells and the vicinity thereof, and the right diagram is a ⁇ _ ⁇ 'line in the left diagram. It is the cross-sectional schematic of the single cell which follows.
  • FIG. 22 is a diagram showing the control voltage at the time of reading and the drain current I flowing from the charge storage region
  • FIG. 23 is a block diagram of a SONOS structure nonvolatile memory according to the present invention.
  • FIG. 24 is a diagram showing a detailed configuration of a side gate voltage generation / control circuit 40.
  • each single cell in order to increase the storage capacity per single cell, in the conventional structure, two regions in the vicinity of the source / drain of the ⁇ N ⁇ film (nitride film) provided below the word line are divided into charge storage regions. In contrast, each of these two charge storage regions was further divided into two regions to provide a total of four charge storage regions. Therefore, each single cell becomes a 4-bit / cell SONOS nonvolatile memory, and 16 types of charge retention modes (memory states) are possible, increasing the storage capacity per unit cell by four times. Can be great.
  • FIG. 3 is a diagram for explaining the concept of multi-leveling according to the present invention, and is a schematic plan view for explaining the state of arrangement of charge storage regions provided in each memory cell.
  • the area surrounded by the broken line corresponds to the area of the single cell 100, and four single cells are shown in the figure.
  • This single cell 100 has two bit lines 105, 106 extending in the vertical direction in the figure and each having electrodes 107, 108, and one word line extending in the horizontal direction having electrodes 109. It is provided in a region where 110 intersects.
  • the gate insulating film of this single cell 100 is also ON.
  • a side wall is provided on the side wall of the gate insulating film and the word line 110.
  • the single cell 100 is a 4-bit multi-value cell and includes four charge storage regions denoted by reference numerals 101 102 103 and 104.
  • a bias is applied in the manner described in detail later to control the channel width formed in the semiconductor substrate surface region immediately below the word line 110.
  • Two plug-like control electrodes 1 11 112 are provided. Specifically, an appropriate bias is applied to the plug-like control electrodes 111 and 112 and the word line 110, and the surface area of the semiconductor substrate immediately below the word line 110 corresponding to the position of the biased control electrode is accumulated.
  • the channel width is controlled by being turned into a depleted state or being depleted, and the charge holding state of each of the four charge storage regions is controlled by this channel width control.
  • FIG. 4 is a diagram for explaining a state in which the surface region of the semiconductor substrate immediately below the word line is in an accumulated state when a bias is applied to the plug-like control electrode.
  • Fig. 4 (a) is a schematic plan view of two adjacent cells and their vicinity
  • Fig. 4 (b) is a schematic cross-sectional view of a single cell along the line A—A 'in Fig. 4 (a).
  • FIG. Fig. 4 (c) is a schematic cross-sectional view along line B- in Fig. 4 (a).
  • the left diagram shows a state in which no bias is applied to any plug-like control electrode 111 112.
  • the figure shows a state in which a bias is applied to one plug-like control electrode 112.
  • the sign of the applied bias and its magnitude are forces determined by the conductivity type and specific resistivity of the substrate to be used.
  • the magnitude of this bias depends on the voltage applied to the gate electrode described later.
  • the difference voltage with respect to the threshold voltage of the cell at the time of erasing is required.
  • the positive / negative bias is a negative voltage if the conductivity type of the semiconductor substrate is P-type, and a positive voltage if the conductivity type is n-type.
  • the conduction type of the semiconductor substrate is assumed to be p-type. Therefore, in this figure, the positive and negative of the bias applied to bring the above region on the surface of the semiconductor substrate into the accumulation state is negative.
  • the gate insulating film 19 provided on the bit line has a silicon oxide film 20, a silicon nitride film 21, and a silicon oxide film 22 sequentially stacked. It is a three-layered ⁇ N ⁇ membrane. Further, sidewalls 23 are provided on the side walls of the word lines and the gate insulating film.
  • Figures 5 and 6 are diagrams for explaining how the channel position and width change when a bias is applied to the word line.
  • figure (a) shows two adjacent cells and their vicinity.
  • Fig. (B) is a schematic cross-sectional view of a single cell along the line CC 'or DD' in Fig. (A), and
  • Fig. (C) is a line in Fig. (A).
  • the bias is applied to the plug-like control electrode 112 to form the word line 110 (that is, the gate electrode) in a state where the accumulation state is formed as shown in the right diagram of FIG. ) If a voltage V (a positive voltage in this case) greater than the threshold is applied,
  • a depletion region is formed on the side surface on the word line 110 side of the storage region formed on the surface of the semiconductor substrate in the vicinity of the plug-like control electrode 112 and directly below the word line 110 opposite to the plug-like control electrode 112.
  • a channel is selectively formed in a region of the semiconductor surface on the non-bias control electrode 111 side.
  • the width of the channel formed in this way varies depending on the magnitude of the negative voltage applied to the control electrode and the positive voltage applied to the first line.
  • the bias is set so that the channel width is less than 1Z2 of the cell width.
  • a depletion region is formed on the side surface on the word line 110 side of the accumulation region formed on the surface of the semiconductor substrate in the vicinity of the plug-like control electrode 111 immediately below the word line 110, which is opposite to the plug-like control electrode 111.
  • a channel is selectively formed in a region of the semiconductor surface immediately below the word line 110 on the side, on the side of the non-bias control electrode 112.
  • the width of the channel formed in this way is also set so that the cell width is less than 1Z2.
  • FIG. 7 is a diagram for explaining the dependence of the channel width on the gate voltage when a bias is applied only to one control electrode. As shown in FIG. 7 (a), one of the two control electrodes ( A bias V greater than the threshold V is applied to the gate electrode while only the electrode 1) is biased.
  • Figure 7 (b) shows the potential distribution on the silicon substrate surface, where X is the distance from the center of the control electrode to which bias is applied (distance from the side gate). As shown in this figure, the potential curve depends on the applied gate voltage V.
  • the gate voltage V is applied so that the channel width is less than the word line width of 1Z2.
  • a bias is applied.
  • FIGS. 8 to 11 are cross-sectional views summarizing the relationship between the presence / absence (ON / OFF) of bias application to the plug-like control electrodes 111 and 112 and the 16 charge holding states realized in the 4-bit cell of the present invention.
  • B_B ′, C_C ′, and D_D ′ mean the lines shown in FIG. 5 and FIG. 6, and cross-sectional views along the lines are shown.
  • the state (abed) means that the states of the above-described charge accumulation regions 101, 104, 102, and 103 are a, b, c, and d.
  • the charge storage regions 101, 104, and 102 are empty (state “1”), and the charge is stored only in the charge storage region 103 (state “0”).
  • FIG. 12 to FIG. 14 are diagrams for explaining an example of the manufacturing process of the SOONS nonvolatile memory of the present invention provided with the above-described plug-like control electrode.
  • a silicon oxide film 20 having a thickness of 7.8 nm, a silicon nitride film 21 having a thickness of 8.5 nm, and a silicon oxide film 22 having a thickness of 10 nm are sequentially stacked on a p-type silicon substrate.
  • An N0 structure insulating film 19 is formed, and a phosphorous doped polysilicon film (thickness 120 nm) is formed thereon (FIG. 12 (a)).
  • the polysilicon film is patterned by photolithography and etching techniques to form the word lines 110 (Fig. 12 (b)).
  • Bit lines 105 and 106 are formed by implanting arsenic ions into the surface of the silicon substrate using an implantation technique (FIG. 12 (c)).
  • the ion implantation conditions at this time are, for example, implantation energy 7 OKeV, ion implantation concentration 2 ⁇ 10 15 cm ⁇ 3 , and the like.
  • the ONO structure insulating film other than the ONO film directly under the word line 110 is removed, and side walls 23 are formed on the side walls of the word line 110 and the ONO film 19 (FIG. 12 (d)).
  • This sidewall formation is performed, for example, by sequentially forming a silicon nitride film 113 having a thickness of 20 nm and a silicon oxide film 114 having a thickness of 9 Onm, and etching back the two-layer film.
  • FIG. 13 is a schematic cross-sectional view taken along the line indicated by EE ′ in FIG.
  • an interlayer insulating film 115 such as a BPSG (Boro-Phospho Silicated Glass) film having a film thickness of about 1500 nm is deposited on the entire surface of the substrate (FIG. 13 (a)).
  • Contact holes are formed between the side walls of the word lines (indicated by WL1-3) and on the wide lines (Fig.
  • the bottom of the contact hole (contact hole C ) formed on the wide line reaches the upper surface of the word line
  • the bottom of the contact hole (contact hole B) formed between the side walls of the word line is the sidewall.
  • a part of the silicon nitride film 113 grown at the time of formation remains and reaches the upper surface of the silicon nitride film 113 that acts as an etching stop layer, and further, the side wall of the adjacent drain line adjacent to the contact hole B is not
  • the bottom of the contact hole (contact hole A) formed in the region reaches the silicon substrate surface. In other words, three types of contact holes A–C are formed at the same time.
  • a barrier metal having a two-layer structure and a multilayer film 116 of a tungsten film (film thickness 400 nm) formed by CVD on the barrier metal are provided (FIG. 13 (c))
  • the tungsten film is polished by CMP A1 wiring 117 is formed, and electrode formation in each contact hole is completed (FIG. 13 (d)).
  • the electrode buried in the contact hole C becomes a word line contact
  • the electrode carried in the contact hole B becomes a plug-like control electrode
  • the electrode carried in the contact hole C becomes a substrate contact.
  • the SONOS type nonvolatile memory of the present invention including the plug-like control electrode is obtained.
  • ONO is formed by sequentially laminating a silicon oxide film 20 having a thickness of 7.8 nm, a silicon nitride film 21 having a thickness of 8.5 nm, and a silicon oxide film 22 having a thickness of 10 nm on a p-type silicon substrate.
  • An insulating film 19 having a structure is formed, and a phosphorus-doped polysilicon film (thickness 120 nm) is formed thereon (FIG. 15A).
  • bit lines 105 and 106 are formed by ion implantation of arsenic on the surface of the silicon substrate by an on-implantation technique (FIG. 15 (c)).
  • the ion implantation condition at this time also, for example, injection energy formate 70 KeV, are ion implantation concentration 2 X 10 15 cm_ 3.
  • the insulating film of the NN structure other than the ONO film directly under the word line is removed, and a sidewall 23 is formed on the side walls of the word line and the ONO film (FIG. 15 (d)).
  • This sidewall formation is performed, for example, by sequentially forming a 20 nm-thickness silicon nitride film and a 90 nm-thickness silicon oxide film and etching back the silicon oxide film.
  • FIG. 16 is a schematic cross-sectional view taken along the line indicated by FF ′ in FIG.
  • the region other than the core cell portion where the side gate is to be formed is covered with a photoresist 118 by photolithography (FIG. 16A).
  • a photoresist 118 by photolithography (FIG. 16A).
  • the oxide film 114 in the region not covered with the photoresist 118 is etched (FIG. 16 (b)), and the photoresist 118 which is no longer necessary is used.
  • a side gate electrode is formed on the bit line not covered with the sidewall 23 (FIG. 16 (c)).
  • the side gate electrode is formed by, for example, forming a refractory metal typified by polysilicon or tandastene or a refractory metal silicide film such as tungsten silicide over the entire surface of the substrate with a thickness of about 200 nm. This can be done by etching back.
  • an interlayer insulating film 115 such as BPSG having a film thickness of about 1500 nm is formed, and a contact hole is formed thereon by a photolithography technique and an etching technique.
  • the A1 wiring 117 is formed (FIG. 16D).
  • FIG. 18 is a diagram for explaining the write operation of the SONOS type nonvolatile memory according to the present invention.
  • the left diagram is a schematic plan view of two adjacent cells and the vicinity thereof, and the right diagram is a B_B 'line in the left diagram. It is the cross-sectional schematic of the single cell which follows.
  • FIG. 18 (a) shows the state of the memory cell after all bits have been erased.
  • the threshold voltage V of the memory cell in this state is, for example, 1.5V.
  • One plug-like control electrode 112 of the two plug-like control electrodes provided on both sides of a single cell is controlled so that the surface of the silicon substrate half the word line width is depleted during operation.
  • the applied voltage V is applied.
  • a voltage of about 14 V is applied, and the other plug-like control electrode 111 is grounded to zero volts.
  • the gate electrode has a voltage V (for example, 2V
  • a voltage V of, for example, 14 V is applied to the plug-like control electrode 111, and the plug-like control electrode 112 is grounded to zero volts.
  • the gate voltage V is applied as 2 V, for example, a channel is formed immediately below the word line WL1 on the opposite side of the plug-like control electrode 111 (FIG. 18 (b) right figure).
  • a voltage of, for example, IV is applied to the bit line 106, hot electrons generated in the vicinity of the bit line 106 are accumulated in the silicon nitride film of the charge accumulation region 103. If the voltage application conditions of the bit line 105 and the bit line 106 are reversed, charges can be stored in the silicon nitride film in the charge storage region 102.
  • FIG. 20 shows a timing chart when writing is performed in order on the charge storage regions A, B, C, and D of the single cell 100 shown in FIG.
  • a voltage V of, for example, 14V is applied to the plug-shaped control electrode 112
  • the plug-shaped control electrode 111 is grounded to zero volts
  • a bias of a voltage V (for example, 2V) higher than a threshold is applied to the gate electrode.
  • the pole 112 is grounded to zero volts and the gate electrode is biased with a voltage V (for example, 2V) above the threshold.
  • V for example, 2V
  • FIG. 21 is a diagram for explaining the reading operation of the SONOS type nonvolatile memory of the present invention.
  • the left diagram is a schematic plan view of two adjacent cells and the vicinity thereof, and the right diagram is a single line along the B_ line in the left diagram. It is the cross-sectional schematic of one cell.
  • the threshold voltage V of the memory cell at the time of erasing is set to 1.5 V, for example, and the threshold voltage V ′ after writing is set to 2.0 V.
  • a voltage V (for example, -4V) controlled so that the surface of the silicon substrate half the word line width is depleted during operation is applied to the electrode 112, and the plug-like control electrode 111 is set to zero.
  • the charge holding state in the vicinity of 1 can be read.
  • a channel is formed immediately below the word line opposite to the plug-like control electrode 111. Then, by performing the reading operation according to the same procedure as described above, it is possible to know the charge retention state in the vicinity of the plug-like control electrode 112 (FIG. 21 (b)).
  • FIG. 22 shows a timing chart when reading data in order from the charge storage regions A, B, C, D of the single cell 100 shown in FIG.
  • a voltage V of, for example, 14V is applied to the plug-shaped control electrode 112, so that the plug-shaped control electrode 112
  • the gate electrode 111 is grounded to zero volts and the gate electrode is biased to a voltage V (e.g. 2.5 V) above the threshold.
  • a drain current I having a desired magnitude can be obtained from the uncharged charge storage region.
  • a voltage V of _4V is applied to the plug-like control electrode 111, the plug-like control electrode 112 is grounded to zero volts, and the gate electrode has a voltage equal to or higher than the threshold value. Apply a bias of V (eg 2.5V). Word line in this state
  • bit line 105 When WL1 is selected, the bit line 105 is grounded, and a voltage of 0.5 V, for example, is applied to the bit line 106, the state of the region C can be read out. Furthermore, if the bit line 106 is grounded and a voltage of 0.5 V is applied to the bit line 105, the state of the region D is changed. Can be read.
  • the multi-value technology that makes it possible to increase the storage capacity per unit cell to four times (4 bits / cell) compared to the conventional one without increasing the cell area.
  • FIG. 23 shows a circuit configuration for writing and reading data in the SONOS structure nonvolatile memory of the present invention.
  • the memory cell unit 30 a large number of the 4-bit unit cells described above are periodically arranged in a matrix.
  • a control circuit 39, a side gate voltage generation / control circuit 40, a command register 36, etc. are provided.
  • the externally input command is accumulated in the command register 36, and the voltage generation Z control circuit 3740 corresponding to the input command is activated.
  • FIG. 24 shows a configuration of the side gate voltage generation circuit 40, that is, a circuit for supplying the voltage Vsg to the plug-like control electrodes 111 and 112.
  • the side gate voltage generation circuit 40 By supplying the voltages Fl, F2, F3, and F4 to the circuit shown in FIG. 24 (a) at the timing shown in FIG. 24 (b), the negative voltage Vsg is generated.

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Abstract

　ゲート絶縁膜がＯＮＯ膜で形成された単一セル１００は、２本のビットライ１０５、１０６と、１本のワードライン１１０とが交差する領域に設けられている。単一セル１００は４ビットの多値セルであり、４つの電荷蓄積領域（１０１～１０４）を備えている。ワードラインとビットラインとで囲まれた領域には２つのプラグ状制御電極１１１、１１２が設けられている。プラグ状制御電極１１１および１１２ならびにワードライン１１０に適当なバイアスが印加され、バイアス印加した制御電極の位置に対応するワードライン１１０直下の半導体基板表面領域が蓄積状態にされたり空乏状態にされたりすることでチャネル幅が制御され、このチャネル幅制御により４つの電荷蓄積領域のそれぞれの電荷保持状態が制御される。

Description

明 細 書
不揮発性メモリ及びその制御方法
技術分野
[0001] 本発明は SONOS型の不揮発性メモリ及びその制御方法に関し、特に、単一セル の面積を縮小させることなく単位セルあたりの記憶容量を増大させる多値化技術に 関する。
背景技術
[0002] 不揮発性メモリの構造の一つとして、 SONOS構造が提唱されている。この SONO S構造においては、ゲート電極直下に設けられるゲート絶縁膜として ONO膜 (酸化膜 /窒化膜/酸化膜の積層膜)が用レ、られる。そして、ソース領域とドレイン領域の近 傍の窒化膜 (一般的にはシリコン窒化膜）中に局所的に電荷が蓄積され、 2ビット/ セルのデータ記憶がなされる。
[0003] 図 1は、非特許文献 1に報告されている SONOS構造不揮発性メモリの多値セル構 造を説明するための概略図で、図 1 (a)はセルおよびその近傍の平面概略図、図 1 ( b)は図 1 (a)中の A— A'線に沿う単一セル近傍の断面概略図、そして図 1 (c)は図 1 ( a)中の B—B'線に沿う単一セル近傍の断面概略図である。
図 1 (a)を参照すると、破線で囲んだ領域が単一セル 10の領域である。この単一セ ノレ 10は、この図の縦方向に延在しそれぞれがバイアス印加用の電極 17、 18を備え ている 2本のビットライン 13 (BL1)、 14 (BL2)と、図中の横方向に延在する 1本のヮ 一ドライン 15 (WL1)とが交差する領域に設けられている。この単一セル 10は 2ビット の多値セルであり、符号 11および 12で示した 2つの電荷蓄積領域を備えている。な お、符号 16 (WL2)で示したワードラインは、単一セル 10の図中下方に隣接して設 けられている不図示の単一セルに接続されている。
[0004] 図 1 (b)を参照すると、ビットライン 13、 14上にはゲート絶縁膜 19としての〇N〇膜 が設けられている。この ONO膜は、下側のシリコン酸化膜 20、シリコン窒化膜 21、お よび上側のシリコン酸化膜 22が順次積層された 3層からなり、その上にワードライン 1 5が形成されている。シリコン窒化膜 21のビットライン 13、 14近傍領域は、印加され たバイアスに応じて電荷を保持したり放出したりするための電荷蓄積領域 11、 12とさ れ、互いに鏡面対称の位置関係にある。すなわち、この電荷蓄積領域の構造はミラ 一ビット構造となっている。なお、図 1 (c)に示されているように、ワードライン 15とゲー ト絶縁膜 19の側壁にはサイドウォール 23が設けられている。
[0005] 図 2は、図 1で示した S〇N〇S構造不揮発性メモリに電荷が保持された状態を説明 するための図で、図 2 (a) （d)のそれぞれは、図 1 (a)の A— ΑΊこ沿う断面概略図で ある。上述したように、単一セル 10には 2つの電荷蓄積領域 11、 12が設けられてい るから、これらの各電荷蓄積領域に電荷が蓄積されてレ、る状態（これを「0」で表す）と 電荷が蓄積されていない空の状態（これを「1」で表す）との組み合わせにより、 4つの 電荷保持状態 (記憶状態)が起こり得る。具体的には、図 2 (a)は電荷蓄積領域 11お よび 12の何れにも電荷が蓄積されていない状態（11)、図 2 (b)は電荷蓄積領域 12 には電荷が蓄積されているが電荷蓄積領域 11には電荷が蓄積されていない状態（1 0)、図 2 (c)は電荷蓄積領域 11には電荷が蓄積されてレ、るが電荷蓄積領域 12には 電荷が蓄積されていない状態（01)、そして図 2 (d)は電荷蓄積領域 11と 12の両方 に電荷が蓄積されてレ、る状態（00)を示してレ、る。
[0006] 非特許文献 1 : Boaz Eitan et. al， Electron Device Letters, Vol.21, No.11, 543 (2000).
発明の開示
発明が解決しょうとする課題
[0007] 近年の不揮発性メモリにおいて、そのメモリ容量を増大させることが最も重要な課題 の 1つとされているが、非特許文献 1に報告されている従来構造の SONOS構造不 揮発性メモリは 2ビット/セルの記憶容量を有してはいるものの、更なるメモリ容量の 増大要求に応えるためには微細化技術により単位セル面積を縮小させる以外には 手段がないというのが実情である。
[0008] ところが、セル面積を縮小するために微細化技術を用いてメモリを製造することとす ると、微細化に伴うプロセス上の技術的問題を回避するための新たな技術開発が求 められたり製造コストが上昇したりするという問題が生じる。このため、単一セルの面 積を縮小させることなく単位セルあたりの記憶容量を増加させることを可能とする技術 が求められることとなる。
[0009] 本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、単一セル の面積を縮小させることなく単位セルあたりの記憶容量を増大させることを可能とする 不揮発性メモリ及びその制御方法を提供することを目的とする。
課題を解決するための手段
[0010] かかる目的を達成するために本発明は、第 1の酸化膜と窒化膜と第 2の酸化膜とを 半導体基板上に順次積層させた ONO膜を備えるゲート絶縁膜と、メモリセルのゲー ト電極の両サイドに設けられた制御電極とを有する構成としている。このように本発明 は、メモリセルのゲート電極の両サイドに制御電極を設け、選択した制御電極とゲート 電極とに電圧を供給することで、窒化膜内の複数の領域に電荷を独立して蓄積させ ること力 S可言 となる。
[0011] 上記不揮発性メモリにおいて、前記制御電極に挟まれた前記窒化膜内の電荷蓄 積領域は、動作上 4つの領域に分割されている。この構成により、単一セルあたりの 記憶容量を増大させることができる。
[0012] 上記不揮発性メモリにおレ、て、前記制御電極間に形成されるチャネルは、前記ゲ ート電極の幅の 1Z2未満の幅を有する。この構成により、窒化膜内の複数の領域に 電荷を独立して蓄積させる制御が実現される。
[0013] 上記不揮発性メモリにおいて、各メモリセルは、前記ゲート電極下に 4つの電荷蓄 積領域を備え、該 4つの電荷蓄積領域は、それぞれローとコラムとに配置されている 構成とすることができる。従って、アドレスの切り換えによって電荷を保持させる電荷 蓄積領域を選択することができる。
[0014] 上記不揮発性メモリにおいて、複数の前記メモリセルは第 1の方向と第 2の方向とに 周期的に配列され、前記第 1の方向と前記第 2の方向には、ワード線とビット線がそ れぞれ配置され、前記ワード線は、前記複数のメモリセルのゲート電極として前記第 1の方向に配置され、前記ビット線は、前記複数のメモリセルのソース'ドレインとして 前記第 2の方向に配置されているとよい。従って、半導体基板に作られる単位面積あ たりのメモリセルの個数を増やすことができる。
[0015] 上記不揮発性メモリにおいて、前記ビット線は、前記半導体基板に埋設されている とよい。ビット線を設けるためのスペースを半導体基板上に設ける必要がないので、メ モリセルの個数を増やしたり他の部材を配置することもできる。
[0016] 上記不揮発性メモリにおいて、前記制御電極のそれぞれは、隣接する 2つのワード 線と、隣接する 2つのビット線とに挟まれた領域に設けられているとよい。従って、電 荷蓄積領域に選択的に電荷を蓄積するためのチャネル領域や蓄積領域の形成が容 易になる。
[0017] 上記不揮発性メモリにおいて、前記制御電極は、ローとコラムとに割り付けられてい るとよレ、。書き込みや読み出しのために必要な制御電極を選択することができる。
[0018] 上記不揮発性メモリにおいて、前記ゲート電極と前記制御電極には、チャネル幅が 前記ゲート電極幅の 1Z2未満となる電圧が印加されるとよい。
[0019] 上記不揮発性メモリにおいて、前記ゲート電極に閾値以上の電圧が印加されて前 記ゲート絶縁膜直下の前記半導体基板領域がチャネル領域とされ、かつ前記制御 電極の一方に制御電圧が印加されて該一方の制御電極近傍の前記半導体基板領 域が蓄積領域とされ、該蓄積領域と前記チャネル領域との間に形成される空乏領域 の広がりにより前記チャネル幅が制御されるとよい。従って、窒化膜内の複数の電荷 蓄積領域に選択的に電荷を蓄積させることができる。
[0020] 上記不揮発性メモリにおいて、前記メモリセルのソースとドレインのバイアス条件を 交互に反転させて書き込み動作と読み込み動作とが実行されるとよい。メモリセルの ソースとドレインのバイアス条件を交互に反転させることで、メモリセルへの書き込みと 読み出しとを実行することができる。
[0021] 上記不揮発性メモリにおいて、前記ゲート電極は、ポリシリコンであるとよい。
[0022] また、上記不揮発性メモリにおいて、前記半導体基板の伝導型は p型であり、前記 ゲート電極には正電位、前記制御電極には負電位のバイアスが印加されるとょレ、。 従って、半導体基板の伝導型に従ってゲート電極と制御電極に印加するバイアスを 調整することで、所望の電荷蓄積領域を選択し、選択された電荷蓄積領域に電荷の 蓄積や読み出しを行なうことができる。
[0023] 上記不揮発性メモリにおいて、前記半導体基板の伝導型は n型であり、前記ゲート 電極には負電位、前記制御電極には正電位のバイアスが印加されるとよい。従って、 半導体基板の伝導型に従ってゲート電極と制御電極に印加するバイアスを調整する ことで、所望の電荷蓄積領域を選択し、選択された電荷蓄積領域に電荷の蓄積や読 み出しを行なうことができる。
[0024] 本発明の不揮発性メモリの制御方法は、半導体基板上の ON〇膜を有する不揮発 性メモリを制御する方法であって、複数のメモリセルに共通に接続されたゲート電極 に電圧を印加するステップと、前記ゲート電極を挟んで設けられた 2つの制御電極の うちの一方に別の電圧を供給するステップとを有し、前記ゲート電極下であって前記 2つの制御電極に挟まれた領域にある前記〇NO膜の窒化膜に 4つの電荷蓄積領域 が形成されるものである。選択した制御電極とゲート電極とに電圧を供給することで、 窒化膜内の複数の電荷蓄積領域に電荷を独立して蓄積させることが可能となる。
[0025] 上記不揮発性メモリの制御方法において、前記ゲート電極に供給する電圧は正電 圧であり、前記制御電極に供給する電圧は負電圧であるとよい。
[0026] 上記不揮発性メモリの制御方法において、前記ゲート電極に供給する電圧は負電 圧であり、前記制御電極に供給する電圧は正電圧であるとよい。
発明の効果
[0027] 本発明では、従来の構造ではワードライン下に設けられる〇NO膜（の窒化膜）のソ ース/ドレイン近傍の 2つの領域を電荷蓄積領域としていたのに対して、これら 2つの 電荷蓄積領域のそれぞれをさらに 2つの領域に分割して総計 4つの電荷蓄積領域を 設けることとしたので、単一セルの面積を縮小することなく SONOS型不揮発性メモリ の単位セルあたりの記憶容量を従来の 4倍（4ビット Zセル）に増大させることを可能と する多値化技術を提供することが可能となる。
図面の簡単な説明
[0028] [図 1]従来の SONOS構造不揮発性メモリの多値セル構造を説明するための概略図 である。
[図 2]図 1で示した SONOS構造不揮発性メモリの電荷保持の状態を説明するための 図である。
[図 3]本発明の多値化のコンセプトを説明するための図で、各メモリセルに設けられる 電荷蓄積領域の配置の様子を説明する平面概略図である。 園 4]制御電極にバイアスが印加された際にワードライン直下の半導体基板表面領 域が蓄積状態となる様子を説明するための図である。
園 5]ワードラインにバイアスが印加されることによりチャンネルの位置と幅が変化する 様子を説明するための第 1図である。
園 6]ワードラインにバイアスが印加されることによりチャンネルの位置と幅が変化する 様子を説明するための第 2図である。
[図 7]—方の制御電極のみにバイアス印加した場合のチャネル幅のゲート電圧依存 性を説明するための図である。
園 8]本発明の 4ビットセルにおいて 16の電荷保持状態を実現するための制御電極 へのバイアス印加（ON/OFF)条件を説明するための第 1図である。
園 9]本発明の 4ビットセルにおいて 16の電荷保持状態を実現するための制御電極 へのバイアス印加（ON/OFF)条件を説明するための第 2図である。
[図 10]本発明の 4ビットセルにおいて 16の電荷保持状態を実現するための制御電極 へのバイアス印加（ON/OFF)条件を説明するための第 3図である。
[図 11]本発明の 4ビットセルにおいて 16の電荷保持状態を実現するための制御電極 へのバイアス印加（ON/OFF)条件を説明するための第 4図である。
[図 12]実施例 1における、本発明の SONOS型不揮発性メモリの製造プロセスの例 について説明するための第 1の断面概略図である。
[図 13]実施例 1における、本発明の SONOS型不揮発性メモリの製造プロセスの例 について説明するための第 2の断面概略図である。
[図 14]実施例 1における、本発明の SONOS型不揮発性メモリの製造プロセスの一 部における平面概略図である。
[図 15]実施例 2における、本発明の SONOS型不揮発性メモリの製造プロセスの例 について説明するための第 1の断面概略図である。
[図 16]実施例 2における、本発明の SONOS型不揮発性メモリの製造プロセスの例 について説明するための第 2の断面概略図である。
[図 17]実施例 2における、本発明の SONOS型不揮発性メモリの製造プロセスの一 部における平面概略図である。 [図 18]本発明の SONOS型不揮発性メモリの書き込み動作を説明するための図で、 左図は 2つの隣接するセルおよびその近傍の平面概略図、右図は左図中の B— 線に沿う単一セルの断面概略図である。
[図 19]本発明の SONOS型不揮発性メモリの書き込み動作及び読み込み動作を説 明するための図である。
[図 20]書き込み時の制御電圧と、電荷蓄積領域の電荷状態を示す図である。
[図 21]本発明の SONOS型不揮発性メモリの読み込み動作を説明するための図で、 左図は 2つの隣接するセルおよびその近傍の平面概略図、右図は左図中の Β_Β' 線に沿う単一セルの断面概略図である。
[図 22]読み出し時の制御電圧と、電荷蓄積領域から流れるドレイン電流 I を示す図
ds
である。
[図 23]本発明の SONOS構造不揮発性メモリのブロック図である。
[図 24]サイドゲート電圧発生/制御回路 40の詳細な構成を示す図である。
発明を実施するための最良の形態
[0029] 以下に、図面を参照して、本発明を実施するための形態について説明する。
本発明においては、単一セル当たりの記憶容量を増加させるために、従来の構造 ではワードライン下に設けられる〇N〇膜（の窒化膜）のソース/ドレイン近傍の 2つの 領域を電荷蓄積領域としていたのに対して、これら 2つの電荷蓄積領域のそれぞれ をさらに 2つの領域に分割して総計 4つの電荷蓄積領域を設けることとした。したがつ て、各単一セルは 4ビット/セルの SONOS型不揮発性メモリとなり、 16種類の電荷 保持形態 (記憶状態）が可能となって単位セルあたりの記憶容量を従来の 4倍に増 大させることができる。
[0030] 図 3は、本発明の多値化のコンセプトを説明するための図で、各メモリセルに設けら れる電荷蓄積領域の配置の様子を説明する平面概略図である。破線で囲んだ領域 が単一セル 100の領域に相当し、図中には 4つの単一セルが描かれている。この単 一セル 100は、この図の縦方向に延在しそれぞれが電極 107、 108を備えている 2 本のビットライ 105、 106と、電極 109を備え横方向に延在する 1本のワードライン 11 0とが交差する領域に設けられている。なお、この単一セル 100のゲート絶縁膜も ON o膜で形成されており、このゲート絶縁膜とワードライン 110の側壁にはサイドウォー ルが設けられている。
[0031] 単一セル 100は 4ビットの多値セルであり、符号 101 102 103および 104で示し た 4つの電荷蓄積領域を備えている。また、ワードラインとビットラインとで囲まれた領 域には、後に詳述する要領でバイアスを印加してワードライン 110直下の半導体基 板表面領域に形成されるチャネル幅を制御するための 2つのプラグ状制御電極 1 11 112が設けられている。具体的には、これらのプラグ状制御電極 111および 112な らびにワードライン 110に適当なバイアスが印加され、バイアス印加した制御電極の 位置に対応するワードライン 110直下の半導体基板表面領域が蓄積状態にされたり 空乏状態にされたりすることでチャネル幅が制御され、このチャネル幅制御により 4つ の電荷蓄積領域のそれぞれの電荷保持状態が制御されることとなる。
[0032] 図 4は、プラグ状制御電極にバイアスが印加された際にワードライン直下の半導体 基板表面領域が蓄積状態となる様子を説明するための図である。ここで、図 4 (a)は 2 つの隣接するセルおよびその近傍の平面概略図であり、図 4 (b)は図 4 (a)中の A— A '線に沿う単一セルの断面概略図である。また、図 4 (c)は図 4 (a)中の B— 線に沿 う断面概略図で、左図は何れのプラグ状制御電極 111 112にもバイアスを印加して レ、ない状態、右図は一方のプラグ状制御電極 112にバイアスを印加した状態を示し ている。
[0033] ビットラインとワードラインに囲まれた領域に新たに設けられた 2つのプラグ状の制 御電極 111 1 12の一方（図では 112)に適当なバイアスを印加すると、バイアス印加 したプラグ状制御電極側の半導体基板表面領域が蓄積 (accu lation)状態となり、 その蓄積領域はバイアス印加したプラグ状制御電極 112の両サイドに設けられてい る、ワードライン 110に接続されている単一セル 100とワードライン 110Ίこ接続されて レ、る単一セル 100'とが設けられた基板表面の一部領域にまで広がる。 （図 4 (c)右図 )。なお、図 4 (a)中に示した矩形は、この蓄積領域を概念的に説明するためのもので ある。
[0034] ここで、印加されるバイアスの正負およびその大きさは用いる基板の伝導型および 比抵抗率で決まる力 このバイアスの大きさは、後述するゲート電極への印加電圧と 消去時のセルの閾値電圧との差電圧以上が必要である。また、バイアスの正負は、 半導体基板の伝導型が P型であれば負電圧、 n型であれば正電圧となる。なお、特に 断らない限り、半導体基板の伝導型を p型と仮定する。したがって、この図において 半導体基板表面の上記領域を蓄積状態とすべく印加されるバイアスの正負は負とな る。
[0035] なお、この不揮発性メモリも SONOS型であるから、ビットライン上に設けられるゲー ト絶縁膜 19は、シリコン酸化膜 20、シリコン窒化膜 21、およびシリコン酸化膜 22が順 次積層された 3層からなる〇N〇膜とされる。また、ワードラインとゲート絶縁膜の側壁 にはサイドウォール 23が設けられている。
図 5および図 6は、ワードラインにバイアスが印加されることによりチャンネルの位置 と幅が変化する様子を説明するための図で、各図において図（a)は 2つの隣接する セルおよびその近傍の平面概略図、図（b)は図（a)中の C—C'線もしくは D—D'線に 沿う単一セルの断面概略図、そして図（c)は図（a)中の 線に沿う断面概略図で ある。
[0036] 先ず、図 5を参照すると、プラグ状制御電極 112にバイアス印加することにより図 4 ( c)の右図のように蓄積状態が形成されている状態でワードライン 110 (すなわちゲー ト電極）に閾値以上の電圧 V (ここでは正電圧）を印加すると、ワードライン 110直下
g
のプラグ状制御電極 112近傍の半導体基板表面に形成された蓄積領域のワードライ ン 110側の側面には空乏（depletion)領域が形成され、プラグ状制御電極 112とは反 対側のワードライン 110直下の半導体表面の無バイアス制御電極 111側の領域に選 択的にチャネル（channel)が形成される。
[0037] このようにして形成されるチャネルの幅は、制御電極に印加される負電圧およびヮ 一ドラインに印加される正電圧の大きさによって変化することとなるが、本発明におい てはこのチャネル幅がセル幅の 1Z2未満となるようなバイアス設定がなされる。この ような幅のチャネルが形成されると、ビットライン 105からは電荷蓄積領域 101に、ビッ トライン 106からは電荷蓄積領域 104に、それぞれ独立して電荷の注入が可能となる
[0038] 次に、図 6を参照すると、プラグ状制御電極 111にバイアス印加することによりこの プラグ状制御電極 111の直下の半導体基板表面領域に蓄積状態が形成されてレ、る 。この状態でワードライン 110 (ゲート電極）に閾値以上の電圧 V (ここでも正電圧）を
g
印加すると、ワードライン 110直下のプラグ状制御電極 111近傍の半導体基板表面 に形成された蓄積領域のワードライン 110側の側面に空乏（ pletion)領域が形成さ れ、プラグ状制御電極 111とは反対側のワードライン 110直下の半導体表面の無バ ィァス制御電極 112側の領域に選択的にチャネル（channel)が形成される。このよう にして形成されるチャネルの幅もまた、セル幅の 1Z2未満となるようなバイアス設定 がなされる。このような幅のチャネルが形成されると、ビットライン 105からは電荷蓄積 領域 102に、ビットライン 106からは電荷蓄積領域 103に、それぞれ独立して電荷の 注入が可能となる。
[0039] このように、本発明によれば、ワードライン下に設けられているゲート絶縁膜の窒化 膜の独立した 4つの領域に電荷を分離して蓄積することが可能で、単一セルのビット 数を 4とする多値化が実現できる。
[0040] 図 7は、一方の制御電極のみにバイアス印加した場合のチャネル幅のゲート電圧 依存性を説明するための図で、図 7 (a)に示すように、 2つの制御電極の一方（電極 1 )のみがバイアス印加された状態でゲート電極に閾値 V よりも大きなバイアス Vが印
th g カロされている。図 7 (b)には、バイアス印加した制御電極の中心からの距離（サイドゲ ートからの距離）を Xとしたときのシリコン基板表面のポテンシャル分布を示してレ、る。 この図に示されているように、ポテンシャル曲線は印加されたゲート電圧 Vに応じて
g
変化し、このポテンシャル曲線の変化に伴って、蓄積領域、空乏領域、および反転領 域 (チャネル）の広がりが変化することとなる。既に説明したように、本発明では、チヤ ネルの幅をワードライン幅の 1Z2未満となる大きさのゲート電圧 Vが印加されるから
g
、図中に実線で示したポテンシャル曲線に対応するゲート電圧 V以上の大きさのバ
g
ィァスを印加することとなる。
[0041] 図 8乃至 11は、プラグ状制御電極 111、 112へのバイアス印加の有無（ON/OFF )と本発明の 4ビットセルにおいて実現される 16の電荷保持状態との関係を纏めた断 面概略図で、これらの図において、 B_B'、 C_C'、および D_D'とは図 5および図 6 に示したラインを意味し、その線に沿う断面図が図示されている。なお、これらの図で は、 2つの制御電極をサイドコンタクト Aおよび Bで、ワードラインを WLで、 2本のビット ラインを BL1および BL2で示した。これらの図において、状態（abed)は上述した電 荷蓄積領域 101、 104、 102、および 103の各状態が a、 b、 c、および dであることを 意味し、例えば（1110)とは、電荷蓄積領域 101、 104、および 102が空（状態「1」） であり、電荷蓄積領域 103にのみ電荷が保持されている状態（状態「0」）を示してい る。
[0042] 以下に、実施例により本発明をより詳細に説明する。
[製造プロセス 1]
図 12乃至図 14は、上述したプラグ状制御電極を備えた本発明の S〇N〇S型不揮 発性メモリの製造プロセスの例について説明するための図である。先ず、 p型のシリコ ン基板上に、膜厚 7. 8nmのシリコン酸化膜 20と、膜厚 8. 5nmのシリコン窒化膜 21 と、膜厚 10nmのシリコン酸化膜 22とを順次積層させた〇N〇構造の絶縁膜 19を形 成し、この上に、燐ドープされたポリシリコン膜 (膜厚 120nm)を成膜する（図 12 (a) )
[0043] これに続レ、て、フォトリソグラフィ技術とエッチング技術により、ポリシリコン膜をパタ 一二ングしてワードライン 110を形成し（図 12 (b) )、更に、フォトリソグラフィ技術とィ オン注入技術によりシリコン基板表面に砒素をイオン注入してビットライン 105、 106 を形成する（図 12 (c) )。なお、このときのイオン注入条件は、例えば、注入エネルギ 7 OKeV、イオン打ち込み濃度 2 X 1015cm— 3などとする。
[0044] 次に、ワードライン 110直下の ONO膜以外の ONO構造の絶縁膜を除去するととも に、ワードライン 110および ONO膜 19の側壁にサイドウォール 23を形成する（図 12 (d) )。このサイドウォール形成は、例えば、膜厚 20nmのシリコン窒化膜 113と膜厚 9 Onmのシリコン酸化膜 114を順次成膜し、この 2層膜をエッチバックすることで実行す る。
[0045] このようなプロセス終了後には、図 14に平面概略図を示したようなレイアウトが得ら れることとなり、この図中に破線で示した領域にプラグ状制御電極が形成されることに なる。以降では、図 14中に E— E'で示したラインに沿う断面概略図である図 13を用 レ、て、プラグ状制御電極形成およびそれ以後のプロセスを説明する。 [0046] 先ず、例えば膜厚 1500nm程度の BPSG (Boro-Phospho Silicated Glass)膜など の層間絶縁膜 115を基板全面に堆積し（図 13 (a) )、フォトリソグラフィ技術とエツチン グ技術とにより、ワードライン (WL1— 3で示す）の側壁間およびワイドライン上にコン タクトホールを形成する（図 13 (b) )。ここで、ワイドライン上に形成されるコンタクトホ ール（コンタクトホール C)の底部はワードラインの上面に達し、ワードラインの側壁間 に形成されるコンタクトホール（コンタクトホール B)の底部はサイドウォール形成時に 成長させたシリコン窒化膜 113の一部が残存してエッチングストップ層として作用する シリコン窒化膜 113の上面に達し、さらにコンタクトホール Bに隣接し且つ隣接するヮ 一ドラインの側壁がなレ、領域に形成されるコンタクトホール（コンタクトホール A)の底 部はシリコン基板表面に達する。つまり、コンタクトホール A— Cの 3種類のコンタクト ホールが同時に形成されることとなる。
[0047] コンタクトホールの形成に続き、例えば TiN膜 (膜厚 15nm) /Ti膜 (膜厚 40nm)の
2層構造のバリアメタルと、このバリアメタルの上に CVD成膜したタングステン膜 (膜 厚 400nm)の積層膜 116を設け（図 13 (c) )、 CMPによってタングステン膜のポリッ シングを行った後に A1配線 117を形成して各コンタクトホールへの電極形成が終了 する（図 13 (d) )。ここで、コンタクトホール Cに埋め込まれた電極はワードラインコンタ タトとなり、コンタクトホール Bに坦め込まれた電極はプラグ状制御電極となり、コンタク トホール Cに坦め込まれた電極は基板コンタクトとなる。
[0048] このようにして、プラグ状制御電極を備えた本発明の SONOS型不揮発性メモリが 得られる。
[0049] [製造プロセス 2]
図 15乃至図 17は、本発明の SONOS型不揮発性メモリの製造プロセスの第 2の例 について説明するための図である。先ず、 p型のシリコン基板上に、膜厚 7. 8nmのシ リコン酸化膜 20と、膜厚 8. 5nmのシリコン窒化膜 21と、膜厚 10nmのシリコン酸化膜 22とを順次積層させた ONO構造の絶縁膜 19を形成し、この上に、燐ドープされた ポリシリコン膜 (膜厚 120nm)を成膜する（図 15 (a) )。
[0050] これに続いて、フォトリソグラフィ技術とエッチング技術により、ポリシリコン膜をバタ 一ユングしてワードライン 110を形成し（図 15 (b) )、更に、フォトリソグラフィ技術とィ オン注入技術によりシリコン基板表面に砒素をイオン注入してビットライン 105、 106 を形成する（図 15 (c) )。なお、このときのイオン注入条件もまた、例えば、注入エネル ギ 70KeV、イオン打ち込み濃度 2 X 1015cm_3などとされる。
[0051] 次に、ワードライン直下の ON〇膜以外の〇N〇構造の絶縁膜を除去するとともに、 ワードラインおよび ON〇膜の側壁にサイドウォール 23を形成する（図 15 (d) )。この サイドウォール形成は、例えば、膜厚 20nmのシリコン窒化膜と膜厚 90nmのシリコン 酸化膜を順次成膜し、シリコン酸化膜をエッチバックすることで実行する。
[0052] 図 15に示した一連のプロセス終了後には、図 17に平面概略図を示したようなレイ アウトが得られることとなり、この図中に破線で示した領域にプラグ状制御電極が形成 されることになる。以降では、図 17中に F— F'で示したラインに沿う断面概略図である 図 16を用いて、プラグ状制御電極形成およびそれ以後のプロセスを説明する。
[0053] 先ず、フォトリソグラフィ技術によってサイドゲートを形成するコアセル部分以外の領 域をフォトレジスト 118で被覆する（図 16 (a) )。これに続いて、シリコン窒化膜 113を エッチングストップ膜として用いることとして、フォトレジスト 118で被覆されていない領 域の酸化膜 114をエッチングし（図 16 (b) )、不要となったフォトレジスト 118を除去し て、サイドウォール 23で被覆されていないビットライン上にサイドゲート電極を形成す る（図 16 (c) )。このサイドゲート電極の形成は、例えば、ポリシリコン、あるいはタンダ ステンに代表される高融点金属、もしくはタングステンシサイドのような高融点金属の シリサイド膜を、厚み 200nm程度で基板全面に成膜し、これをエッチバックすること で実行することが可能である。
[0054] さらに、例えば膜厚 1500nm程度の BPSGなどの層間絶縁膜 115を形成して、こ れにフォトリソグラフィ技術とエッチング技術とによりコンタクトホールを形成する。この コンタクトホールの形成に続き、例えば TiN膜 (膜厚 15nm) /Ti膜 (膜厚 40nm)の 2 層構造のバリアメタルと、このバリアメタルの上に CVD成膜したタングステン膜 (膜厚 400nm)の積層膜 116を設け、 CMPによってタングステン膜のポリッシングを行った 後に A1配線 117を形成する（図 16 (d) )。
[0055] このようにして、プラグ状制御電極を備えた本発明の SONOS型不揮発性メモリが 得られる。 [0056] [書き込み動作]
次に本発明の SONOS型不揮発性メモリの書き込み動作について説明する。 図 18は本発明の SONOS型不揮発性メモリの書き込み動作を説明するための図 で、左図は 2つの隣接するセルおよびその近傍の平面概略図、右図は左図中の B_ B'線に沿う単一セルの断面概略図である。
[0057] 図 18 (a)は、全ビット消去後におけるメモリセルの状態を示している。この状態での メモリセルの閾値電圧 V は、例えば、 1. 5Vとする。単一セルの両サイドに設けられ ている 2つのプラグ状制御電極のうちの一方のプラグ状制御電極 112には、動作時 にワードライン幅の半分領域のシリコン基板表面が空乏化するように制御された電圧 V が印加される。例えば、約一 4Vの電圧を印加し、他方のプラグ状制御電極 111は ゼロボルトとなるように接地する。さらに、ゲート電極に閾値以上の電圧 V (例えば 2V
)のバイアス印加を行うと、プラグ状制御電極 112の反対側のワードライン WL1直下 にチャネルが形成される（図 18 (a)右図）。
[0058] この状態で、ビットライン 105をグランドに接地し、ビットライン 106に例えば IVの電 圧を印加すると、ビットライン 106近傍で発生したホットエレクトロンが電荷蓄積領域 1 04のシリコン窒化膜中に蓄積される。なお、ビットライン 105とビットライン 106の電圧 印加条件を逆にすると、電荷蓄積領域 101のシリコン窒化膜中に電荷を蓄積するこ とができる。
[0059] これとは逆に、図 18 (b)に示すように、プラグ状制御電極 111に例えば一 4Vの電圧 V を印加し、プラグ状制御電極 112をゼロボルトに接地する。更に、ゲート電圧 Vを 例えば 2Vとして印加すると、プラグ状制御電極 111の反対側のワードライン WL1直 下にチャネルが形成される（図 18 (b)右図）。この状態で、ビットライン 105をグランド に接地し、ビットライン 106に例えば IVの電圧を印加すると、ビットライン 106近傍で 発生したホットエレクトロンが電荷蓄積領域 103のシリコン窒化膜中に蓄積される。な お、ビットライン 105とビットライン 106の電圧印加条件を逆にすると、電荷蓄積領域 1 02のシリコン窒化膜中に電荷を蓄積することができる。
[0060] 図 19に示す単一セル 100の電荷蓄積領域 A, B, C, Dに順に書き込みを行なう時 のタイミングチャートを図 20に示す。 まず、プラグ状制御電極 112に例えば一 4Vの電圧 V を印加し、プラグ状制御電極 111をゼロボルトに接地してゲート電極に閾値以上の電圧 V (例えば 2V)のバイアス
g
を印加する。この状態でワードライン WL1を選択して、ビットライン 106をグランドに接 地し、ビットライン 105に例えば IVの電圧を印加すると、領域 Aに電荷が蓄積される 。また、プラグ状制御電極 111、 112、ゲート電極、ワードライン WL1の電気的状態 はそのままで、ビットライン 106に IVの電圧を印加し、ビットライン 105をグランドに接 地すると、領域 Bに電荷が蓄積される。
[0061] 今度は、プラグ状制御電極 111に例えば一 4Vの電圧 V を印加し、プラグ状制御電
Sg
極 112をゼロボルトに接地してゲート電極に閾値以上の電圧 V (例えば 2V)のバイ
g
ァスを印加する。この状態でワードライン WL1を選択して、ビットライン 106をグランド に接地し、ビットライン 105に例えば IVの電圧を印加すると、領域 Cに電荷が蓄積さ れる。また、プラグ状制御電極 111、 112、ゲート電極、ワードライン WL1の電気的状 態はそのままで、ビットライン 106に IVの電圧を印加し、ビットライン 105をグランドに 接地すると、領域 Dに電荷が蓄積される。
[0062] [読み込み動作]
本発明の SONOS型不揮発性メモリの読み込み動作について説明する。 図 21は本発明の SONOS型不揮発性メモリの読み込み動作を説明するための図 で、左図は 2つの隣接するセルおよびその近傍の平面概略図、右図は左図中の B_ 線に沿う単一セルの断面概略図である。ここでは、消去時のメモリセルの閾値電 圧 V を例えば 1. 5Vとし、書き込み後の閾値電圧 V 'を 2. 0Vとする。プラグ状制御 th th
電極 112には動作時にワードライン幅の半分領域のシリコン基板表面が空乏化する ように制御された電圧 V (例えば、 -4V)を印加し、プラグ状制御電極 111をゼロボ
sg
ルトに接地する。更に、ゲート電極に例えば 2. 5Vの電圧 Vを印加すると、プラグ状
g
制御電極 112の反対側のワードライン直下にチャネルを形成することができる（図 21 (a) ) 0
[0063] この状態で、ビットライン 106をグランドに接地し、ビットライン 105に例えば 0. 5Vの 電圧を印加すると、ビットライン 106近傍のシリコン窒化膜中に電荷が蓄積されている 場合にはごく僅かなドレイン電流 I しか得ることができなレ、。一方、ビットライン 105と ビットライン 106への電圧印加条件を入れ替えた場合には、ビットライン 105近傍の 領域のシリコン窒化膜中に電荷が蓄積されていない場合には、所望の大きさのドレイ ン電流 I を得ることができる。このドレイン電流値の違いにより、プラグ状制御電極 11 ds
1近傍の電荷保持状態を読み取ることができる。
[0064] 更に、プラグ状制御電極 111に例えば一 4Vの電圧 V を印加しプラグ状制御電極 1 12をゼロボルトに接地した状態でゲート電極に例えば 2. 5Vの電圧 Vを印加すると
g
、プラグ状制御電極 111と反対側のワードライン直下にチャネルが形成される。そし て、上述したのと同様の手順にしたがって読み込み動作を行うことにより、プラグ状制 御電極 112近傍の電荷保持状態を知ることが可能である（図 21 (b) )。
[0065] 図 19に示す単一セル 100の電荷蓄積領域 A, B, C, Dから順にデータを読み出す 時のタイミングチャートを図 22に示す。
まず、プラグ状制御電極 112に例えば一 4Vの電圧 V を印加し、プラグ状制御電極
sg
111をゼロボルトに接地してゲート電極に閾値以上の電圧 V (例えば 2. 5V)のバイ
g
ァスを印加する。この状態でワードライン WL1を選択して、ビットライン 105をグランド に接地し、ビットライン 106に例えば 0· 5Vの電圧を印加すると、領域 Aの状態を読み 出すことができる。また、ビットライン 106をグランドに接地し、ビットライン 105に 0· 5V の電圧を印加すると、領域 Bに蓄積された電荷を読み出すことができる。このとき、電 荷が蓄積された電荷蓄積領域からは、ごく僅かなドレイン電流 I が得られ、電荷が蓄
ds
積されていない電荷蓄積領域からは所望の大きさのドレイン電流 I が得られる。図 2 ds
2には、領域 A, B, C, Dのすベての電荷蓄積領域に電荷が蓄積されていない場合（ 1111)と、領域 Aと Dに電荷が蓄積されている時（0110)に流れるドレイン電流 I 力 S ds 示されている。
[0066] 同様にして、領域 Cの読み出しを行なう場合には、プラグ状制御電極 111に例えば _4Vの電圧 V を印加し、プラグ状制御電極 112をゼロボルトに接地してゲート電極 に閾値以上の電圧 V (例えば 2. 5V)のバイアスを印加する。この状態でワードライン
g
WL1を選択して、ビットライン 105をグランドに接地し、ビットライン 106に例えば 0. 5 Vの電圧を印加すると、領域 Cの状態を読み出すことができる。さらに、ビットライン 10 6をグランドに接地し、ビットライン 105に 0. 5Vの電圧を印加すると、領域 Dの状態を 読み出すことができる。
[0067] 以上説明したように、本発明によれば、セル面積を広げることなく単位セルあたりの 記憶容量を従来の 4倍 (4ビット/セル）に増大させることを可能とする多値化技術を 提供すること力 Sできる。
[0068] 図 23に、本発明の SONOS構造不揮発性メモリにデータの書き込み、読み出しを 行なう回路構成を示す。メモリセル部 30には、上述した 4ビットの単位セルが周期的 に多数行列配置されている。メモリセル部 30の周囲には、行デコーダ 31、列デコー ダ 32、センスアンプ 34、アドレスレジスタ 33、入出力バッファ 35、読み出し電圧発生 /制御回路 37、書き込み電圧発生/制御回路 38、消去電圧発生/制御回路 39、 サイドゲート電圧発生/制御回路 40、コマンドレジスタ 36などが設けられてレ、る。
[0069] 外部入力されたコマンドは、コマンドレジスタ 36に蓄積され、入力されたコマンドに 該当する電圧発生 Z制御回路 37 40を起動させる。また、書き込み、読み出し、消
31に供給される。このアドレスを行デコーダ 31と列デコーダ 32とで特定してデータの 書き込み、読み出し、消去が行なわれる。なお、図 24にサイドゲート電圧発生回路 4 0、すなわちプラグ状制御電極 111、 112に電圧 Vsgを供給する回路の構成を示す。 図 24 (a)に示す回路に、図 24 (b)に示すタイミングで電圧 Fl , F2, F3, F4を供給 することで、負電圧 Vsgを発生する。
[0070] 以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形 ·変更が可能である。

Claims

請求の範囲
[1] 第 1の酸化膜と窒化膜と第 2の酸化膜とを半導体基板上に順次積層させた〇NO膜 を備えるゲート絶縁膜と、
メモリセルのゲート電極の両サイドに設けられた制御電極とを有する不揮発性メモリ
[2] 前記制御電極に挟まれた前記窒化膜内の電荷蓄積領域は、動作上 4つの領域に 分割されている請求項 1記載の不揮発性メモリ。
[3] 前記制御電極間に形成されるチャネルは、前記ゲート電極の幅の 1/2未満の幅を 有する請求項 1又は 2記載の不揮発性メモリ。
[4] 各メモリセルは、前記ゲート電極下に 4つの電荷蓄積領域を備え、該 4つの電荷蓄 積領域はそれぞれローとコラムとに配置されている請求項 1記載の不揮発性メモリ。
[5] 複数の前記メモリセルは第 1の方向と第 2の方向とに周期的に配列され、
前記第 1の方向と前記第 2の方向には、ワード線とビット線がそれぞれ配置され、 前記ワード線は、前記複数のメモリセルのゲート電極として前記第 1の方向に配置 され、前記ビット線は、前記複数のメモリセルのソース'ドレインとして前記第 2の方向 に配置されてレ、る請求項 1から 4のレ、ずれ力 4項記載の不揮発性メモリ。
[6] 前記ビット線は、前記半導体基板に坦設されている請求項 1から 5のいずれか 1項 記載の不揮発性メモリ。
[7] 前記制御電極のそれぞれは、 P 接する 2つのワード線と、 P 接する 2つのビット線と に挟まれた領域に設けられている請求項 1から 4のいずれ力、 1項記載の不揮発性メモ ジ。
[8] 前記制御電極は、ローとコラムとに割り付けられている請求項 1から 4のいずれか 1 項記載の不揮発性メモリ。
[9] 前記ゲート電極と前記制御電極には、チャネル幅が前記ゲート電極幅の 1/2未満 となる電圧が印加される請求項 1記載の不揮発性メモリ。
[10] 前記ゲート電極に閾値以上の電圧が印加されて前記ゲート絶縁膜直下の前記半 導体基板領域がチャネル領域とされ、かつ前記制御電極の一方に制御電圧が印加 されて該一方の制御電極近傍の前記半導体基板領域が蓄積領域とされ、該蓄積領 域と前記チャネル領域との間に形成される空乏領域の広がりにより前記チャネル幅 が制御される請求項 1記載の不揮発性メモリ。
[11] 前記メモリセルのソースとドレインのバイアス条件を交互に反転させて書き込み動作 と読み込み動作とが実行される請求項 5記載の不揮発性メモリ。
[12] 前記ゲート電極は、ポリシリコンである請求項 1から 5のいずれ力、 1項記載の不揮発 性メモリ。
[13] 前記半導体基板の伝導型は p型であり、前記ゲート電極には正電位、前記制御電 極には負電位のバイアスが印加される請求項 1から 11のいずれ力、 1項記載の不揮発 性メモリ。
[14] 前記半導体基板の伝導型は n型であり、前記ゲート電極には負電位、前記制御電 極には正電位のバイアスが印加される請求項 1から 11のいずれか 1項記載の不揮発 性メモリ。
[15] 半導体基板上の ONO膜を有する不揮発性メモリを制御する方法であって、
複数のメモリセルに共通に接続されたゲート電極に電圧を印加するステップと、 前記ゲート電極を挟んで設けられた 2つの制御電極のうちの一方に別の電圧を供 給するステップとを有し、
前記ゲート電極下であって前記 2つの制御電極に挟まれた領域にある前記 ONO 膜の窒化膜に 4つの電荷蓄積領域が形成される不揮発性メモリの制御方法。
[16] 前記ゲート電極に供給する電圧は正電圧であり、前記制御電極に供給する電圧は 負電圧である請求項 15記載の不揮発性メモリの制御方法。
[17] 前記ゲート電極に供給する電圧は負電圧であり、前記制御電極に供給する電圧は 正電圧である請求項 15記載の不揮発性メモリの制御方法。
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