WO2006077992A1 - 信号処理装置 - Google Patents

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WO2006077992A1
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loop
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Hideki Shirasu
Norio Kobayashi
Kouji Miyauchi
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Advantest Corp
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    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Definitions

  • the present invention relates to a PLL (Phase Locked Loop) circuit.
  • PLL Phase Locked Loop
  • the PLL circuit includes a voltage controlled oscillator (VCO) and a loop fill circuit.
  • VCO voltage controlled oscillator
  • pre-tuning may be performed using a DZA converter (see, for example, Patent Document 1). Specifically, the voltage data to be applied to the voltage controlled oscillator to oscillate at the target frequency is converted to analog by the D / A converter, and then the voltage controlled oscillator is added to the loop fill output. (For example, see FIG. 4 of Patent Document 1). Pre-tuning can make the oscillation frequency close to the target frequency. If the normal PLL circuit is operated after pretune, the oscillation frequency is increased. The target frequency can be locked quickly. In order to lock the oscillation frequency to the target frequency more quickly, it is possible to increase the loop fill gain.
  • the oscillation frequency is more strictly the value obtained by adding the maximum output voltage of the loop fill near the target frequency. Since the maximum output voltage of loop fill is not negligible, even if pretuning is performed, normal PLL circuit operation is performed from a frequency that is considerably different from the target frequency, so it is not possible to quickly cuck up. Also, the local signal may be mixed with the voltage controlled oscillator and then divided before being supplied to the phase comparator. In this case, if pre-tuned and the oscillation frequency shifts to the opposite polarity when viewed from the local signal frequency, it will not lock.
  • an object of the present invention is to quickly and accurately lock an oscillation frequency to a target frequency in a PLL circuit.
  • a signal processing device includes a voltage-controlled oscillation unit that controls a frequency of an output signal according to a voltage of an input signal, and a signal based on the output signal divided by 1 ZN (where N is 1 In-loop frequency dividing means, the reference signal dividing frequency by 1 ZR (where R is a real number of 1 or more), the output of the in-loop frequency dividing means, and the reference frequency dividing
  • a phase comparison means for outputting a signal corresponding to the phase difference from the output of the means, a low-pass filter for passing the low-frequency component to the voltage-controlled oscillation means, and the frequency of the output signal is a target value
  • the difference output means for outputting the difference between the voltage of the input signal to be supplied to the voltage controlled oscillation means and the output of the mouth-to-mouth pass filter, the output of the phase comparison means or the output of the difference output means to the mouth Give to path filter Switching means.
  • the voltage-controlled oscillation means controls the frequency of the output signal according to the voltage of the input signal.
  • the in-loop frequency dividing means divides the signal based on the output signal by 1 ZN (where N is a real number of 1 or more).
  • the reference dividing means divides the reference signal by 1 / R (where R is a real number greater than 1).
  • the phase comparison means outputs a signal corresponding to the phase difference between the output of the in-loop frequency division means and the output of the reference frequency division means. In the low-pass filter, the low-frequency component is passed to the voltage-controlled oscillator.
  • the difference output means outputs a difference between the voltage of the input signal to be supplied to the voltage controlled oscillation means so that the frequency of the output signal becomes a target value and the output of the low-pass filter.
  • the switching means is The output of the phase comparison means or the output of the difference output means is given to the low pass file.
  • the output signal of the phase comparison unit is output after the frequency of the output signal is stabilized. May be provided to the low-pass filter.
  • the signal processing apparatus according to the present invention may be configured such that the in-loop frequency dividing means divides the output signal mixed with a local signal by 1 / N.
  • FIG. 1 is a block diagram showing a configuration of a PLL circuit (signal processing device) 1 according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the loop fill.
  • FIG. 3 is a diagram showing the configuration of the PLL circuit 1 when pre-tuning is performed.
  • FIG. 4 is a diagram showing the configuration of the PLL circuit 1 when the normal PLL circuit 1 is operating (locked).
  • FIG. 1 is a block diagram showing a configuration of a PLL circuit (signal processing device) 1 according to an embodiment of the present invention.
  • ? 1 ⁇ 1 ⁇ circuit 1 consists of voltage controlled oscillator (VC 0) 1 0, local oscillator 1 2, mixer 1 4, mouth pass fill 1 6, in-loop divider 1 8, reference signal oscillator 2 0, reference Frequency divider 2 2, Phase comparator 3 0, Switch (switching means) 4 2, 4 4, Loop fill evening (mouth-to-pass fill evening) 5 0, Voltage target value recording unit 6 2, D / A comparator Evening 6 4 and subtractor (difference output means) 6 6 are provided.
  • Circuit 1 is for controlling the frequency Fvco of the output signal of the voltage controlled oscillator 10 to a predetermined target value Ft.
  • the voltage controlled oscillator (VC 0: Voltage Controlled Oscillator) 10 controls the frequency Fvco of the output signal according to the voltage of the input signal.
  • Mouth oscillator 1 2 outputs a local signal (frequency Flo).
  • the mixer 14 mixes the output signal output from the voltage controlled oscillator 10 by the local signal.
  • the low pass filter 16 passes the low frequency component of the output of the mixer 14.
  • the in-loop divider 18 divides the output of the low pass fill 16 by 1 ZN (where N is a real number greater than 1) and outputs it.
  • the reference signal oscillator 20 outputs a reference signal (frequency Fref).
  • the reference divider 2 2 divides the reference signal by 1 / R (where R is a real number greater than 1) and outputs it.
  • N and R are integers.
  • the in-loop divider 18 and the reference divider 2 2 are DDS (direct digital synthesizer) fractional dividers, N and R can be real numbers other than integers.
  • the phase comparator 30 outputs a signal corresponding to the phase difference between the output of the in-loop frequency divider 18 and the output of the reference frequency divider 2 2.
  • a control signal having a duty ratio corresponding to the phase difference is output to the switch 4 2. To do.
  • a control signal having a duty ratio corresponding to the phase difference is sent to the switch 4 4.
  • the switch (switching means) 4 2 receives the control signal output from the phase comparator 30 at the terminal L. Terminal T is grounded. Switch (switching means) 4 2 gives the signal received at terminal L or terminal T to loop fill 50.
  • the switch (switching means) 4 4 receives the control signal output from the phase comparator 30 at the terminal L. The output of subtractor 66 is received at terminal T. Switch (switching means) 4 4 gives the signal received at terminal L or terminal T to loop fill 50.
  • switch 4 2 and switch 44 give the signal received at terminal T to loop fill 50. Then, the frequency Fvco of the output signal of the voltage controlled oscillator 10 is stabilized in the vicinity of the predetermined target value Ft. Then Switch 4 2 and switch 44 provide the signal received at terminal L to loop fill 50.
  • the loop filter (mouth-pass filter) 50 passes the low frequency components of the outputs of the switch 4 2 and the switch 44 and applies them to the voltage controlled oscillator 10.
  • FIG. 2 is a circuit diagram of the loop fill.
  • Loop fill 5 0 is a well-known resistor 5 2 a, 52 b, 54 a, 54 b, 5 6 b, 5 8 a, capacity 52 c, 54 c, 5 6 c, 5 8 b
  • a differential amplifier 5 6 a One end of the resistor 5 2 a is connected to the switch 4 2. The other end of the resistor 52a is connected to one end of the resistor 52b and one end of the capacitor 52c. The other end of the capacitor 5 2 c is grounded. One end of the resistor 5 4 a is connected to the switch 44. The other end of the resistor 54a is connected to one end of the resistor 54b and one end of the capacitor 54c. The other end of the capacitor 54 c is grounded.
  • the differential amplifier 5 6 a has two input terminals and one output terminal.
  • the differential amplifier 5 6 a amplifies the difference between the voltages input to the two input terminals and outputs it from the output terminal.
  • the output of the differential amplifier 5 6 a Is given to the pendulum 1 0 and the subtractor 6 6.
  • the output terminal of the differential amplifier 56a is also connected to one end of a capacitor 56c, and the other end of the capacitor 56c is connected to one end of a resistor 56b.
  • the other end of the resistor 52b and the other end of the resistor 56b are connected to one of the input terminals of the differential amplifier 56a.
  • the other end of the resistor 58a and the other end of the resistor 54b are connected to the other input terminal of the differential amplifier 56a.
  • the voltage target value recording unit 62 records the voltage Vt of the input signal to be supplied to the voltage controlled oscillator 10 as digital data so that the frequency Fvco of the output signal of the voltage controlled oscillator 10 becomes the target value Ft.
  • the D / A comparator 64 converts the voltage Vt recorded in the voltage target value recording unit 62 into analog data.
  • the analog data output from the D / A converter 64 is an analog signal of voltage Vt.
  • the subtractor (difference output means) 6 6 outputs a voltage difference between the analog signal voltage Vt output from the D / A converter 64 and the voltage output from the loop filter 50.
  • the output of the subtractor 66 is given to the switch 44.
  • the frequency Fvco of the output signal of the voltage controlled oscillator 10 of the PLL circuit 1 is Fs.
  • pretune is performed (see Fig. 3) to stabilize Fvco in the vicinity of the predetermined target value Ft.
  • the normal PLL circuit 1 is operated (locked) (see Fig. 4) to stabilize Fvco at the predetermined target value Ft.
  • FIG. 3 is a diagram showing the configuration of the PLL circuit 1 when pre-tuning is performed.
  • Switch 4 2 and switch 4.4 to terminal T when Fvco Fs. That is, the switch 42 gives the ground potential to the loop fill 50, and the switch 44 gives the output of the subtractor 66 to the loop fill 50.
  • the loop fill 50 passes the low frequency component of the output of the subtractor 66.
  • the output of the loop filter 50 is given to the subtractor 66.
  • the voltage Vt of the analog signal output from the DA converter 64 (the voltage of the input signal to be applied to the voltage controlled oscillator 10 because the frequency Fvco of the output signal of the voltage controlled oscillator 10 becomes the target value Ft. ) Is also given to the subtractor 6 6.
  • the subtractor 66 outputs a voltage difference between the analog signal voltage Vt output from the D / A converter 64 and the voltage output from the loop filter 50.
  • the output of the subtractor 6 6 is given to the switch 4 4.
  • the recorder 6 2, the D ZA comparator 6 4 and the subtractor 6 6 form a feedback loop. Therefore, the output of the loop fill 50 is equal to the voltage Vt of the analog signal output from the D ZA converter 64.
  • the output of the loop fill 50 is applied to the voltage controlled oscillator 10. Therefore, when the output voltage of the loop filter 50 is stabilized at the voltage Vt, the frequency Fvco of the output signal of the voltage controlled oscillator 10 becomes the target value Ft.
  • FIG. 4 is a diagram showing the configuration of the PLL circuit 1 when the normal operation (locking) of the PLL circuit 1 is performed.
  • switch 4 2 and switch 4 4 are switched to terminal L. That is, switch 4 2 and switch 44 provide the output of phase comparator 30 to loop filter 50.
  • the loop filter 50 passes the low frequency component of the output of the phase comparator 30.
  • the output of the loop fill 50 is given to the voltage controlled oscillator 10
  • the voltage controlled oscillator 10 outputs an output signal having a frequency Fvco.
  • the local oscillator 1 2 outputs a local signal (frequency Flo).
  • the mixer 14 mixes the output signal output from the voltage controlled oscillator 10 by the local signal.
  • the output of the mixer 14 is passed through the low frequency component by the low pass filter 16. This low frequency component is frequency-divided by 1 N by a frequency divider 18 and supplied to the phase comparator 30.
  • the reference signal oscillator 20 outputs a reference signal having a frequency Fref.
  • the reference signal is frequency-divided to 1 ZR by the frequency divider 22 to become the frequency Fref / R, and is supplied to the phase comparator 30.
  • the phase comparator 30 outputs a signal corresponding to the phase difference between the output of the in-loop frequency divider 18 and the output of the reference frequency divider 2 2.
  • Flo + Fref x NZR or Flo ⁇ Fref x NZR is the target value Ft.
  • the normal PLL circuit operation starts when Fvco is stable near the target value Ft. Therefore, Fvco quickly stabilizes at the target value Ft. However, if the normal PLL circuit operation is started from a state in which Fvco is stable so that it has a reverse polarity when viewed from Flo, Fvco becomes unstable at the target value Ft.
  • the loop filter 50 when the gain of the loop filter 50 is increased in “(1) Pretune”, the loop filter 50 is increased by the maximum output voltage of the loop filter 50. The output does not shift. Therefore, the gain of the loop fill 50 can be increased and the output of the loop fill 50 can be quickly stabilized.
  • “(1) Pretune” stabilizes Fvco in the vicinity of the target value Ft. After that, if the normal operation (locking) of PLL circuit 1 can be performed, Fvco can be locked to Ft more quickly. Note that a configuration without the singular oscillator 1 2 is also conceivable. In this case, the mixer 14 and the mouth-pass filter 16 are omitted, and the output of the voltage controlled oscillator 10 is supplied to the in-loop frequency divider 18.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。入力信号の電圧に応じて出力信号の周波数Fvcoを制御するＶＣＯ１０と、ローカル発振器１２の生成するローカル信号と出力信号とを混合器１４により混合した信号を１／Ｎ分周するループ内分周器１８と、基準信号発振器２０の出力する基準信号を１／Ｒ分周する基準分周器２２と、ループ内分周器１８の出力と基準分周器２２の出力との位相差に応じた信号を出力する位相比較器３０と、低周波成分を通過させてＶＣＯ１０に与えるループフィルタ５０と、Fvcoが目標値FtになるためにＶＣＯ１０に与えるべき入力信号の電圧Vtとループフィルタ５０の出力との差分を出力する減算器６６と、位相比較器３０の出力また減算器６６の出力をループフィルタ５０に与えるスイッチ４２、４４とを備える。

Description

信号処理装置
技術分野
本発明は PL L (Phase Locked Loop) 回路に関する。
明 田 背景技術
従来より、 周波数シンセサイザおよびスぺクトラムアナライザなど に PLL (Phase Locked Loop) 回路が使用されている （例えば、 特 開 2000— 40959号公報 （図 1、 図 4および要約） を参照）。 P L L回路は、周知のように電圧制御発振器（VCO： Voltage Controlled Oscillator) およびループフィル夕を有する。
電圧制御発振器の発振周波数を速やかに目標周波数にロックするた めに DZ Aコンバータを使用して、プリチュ一ンを行うことがある（例 えば、 特許文献 1を参照）。具体的には、 目標周波数で発振させるため に電圧制御発振器に印加すべき電圧のデータを D/Aコンバータによ りアナログに変換してから、 ループフィル夕の出力に加えて、 電圧制 御発振器に印加する （例えば、 特許文献 1の図 4を参照）。 プリチュー ンによれば、 発振周波数を目標周波数の近傍にすることができる。 プ リチューン後に、 通常の PL L回路の動作を行えば、 発振周波数を速 やかに目標周波数にロックできる。 . なお、より速やかに発振周波数を目標周波数にロックするためには、 ループフィル夕のゲインを上げることが考えられる。
発明の開示 しかしながら、 ループフィル夕のゲインを上げると、 ループフィル 夕の出力電圧範囲が広がる。 よって、 ループフィル夕の最大出力電圧 を無視できない。 プリチューンによれば、 発振周波数は、 より厳密に は、 目標周波数の近傍にループフィル夕の最大出力電圧を加えた値に なる。 ループフィル夕の最大出力電圧が無視できないので、 プリチュ ーンを行っても、 目標周波数からかなりずれた周波数から通常の P L L回路の動作を行うことになるので、速やかに口ックできない。また、 電圧制御発振器にローカル信号を混合してから、 分周して位相比較器 に与えることがある。 この場合、 プリチューン後に、 ローカル信号の 周波数から見て発振周波数が逆極性に移動すると、 ロックしなくなつ てしまう。 . なお、プリチューンの際に、ループフィルタを停止してしまえば（特 許文献 1の図 1および要約を参照）、 このような問題は生じない。 しか し、 プリチューンの際にループフィル夕を使用しないのでは、 プリチ ユーンを行っても、 発振周波数の目標周波数からのずれ （動作温度等 によるもの） が生じてしまう。 そこで、 本発明は、 P L L回路において、 速やかに正確に発振周波 数を目標周波数にロックすることを課題とする。 本発明の一態様にかかる信号処理装置は、 入力信号の電圧に応じて 出力信号の周波数を制御する電圧制御発振手段と、 前記出力信号に基 づく信号を 1 Z N分周 （ただし、 Nは 1以上の実数） するループ内分 周手段と、 基準信号を 1 Z R分周 （ただし、 Rは 1以上の実数） する 基準分周手段と、 前記ループ内分周手段の出力と、 前記基準分周手段 の出力との位相差に応じた信号を出力する位相比較手段と、 低周波成 分を通過させて前記電圧制御発振手段に与えるローパスフィル夕と、 前記出力信号の周波数が目標値になるために前記電圧制御発振手段に 与えるべき入力信号の電圧と、 前記口一パスフィル夕の出力との差分 を出力する差分出力手段と、 前記位相比較手段の出力または前記差分 出力手段の出力を前記口一パスフィルタに与える切換手段とを備える ように構成される。 上記のように構成された信号処理装置によれば、 電圧制御発振手段 は、 入力信号の電圧に応じて出力信号の周波数を制御する。 ループ内 分周手段は、 前記出力信号に基づく信号を 1 Z N分周 （ただし、 Nは 1以上の実数） する。 基準分周手段は、 基準信号を 1 / R分周 （ただ し、 Rは 1以上の実数） する。 位相比較手段は、 前記ループ内分周手 段の出力と、 前記基準分周手段の出力との位相差に応じた信号を出力 する。 ローパスフィル夕は、.低周波成分を通過させて前記電圧制御発 振手段に与える。 差分出力手段は、 前記出力信号の周波数が目標値に なるために前記電圧制御発振手段に与えるべき入力信号の電圧と、 前 記ローパスフィル夕の出力との差分を出力する。 切換手段は、 前記位 相比較手段の出力または前記差分出力手段の出力を前記ローパスフィ ル夕に与える。 また、 本発明にかかる信号処理装置は、 前記切換手段が、 前記差分 出力手段の出力を前記口一パスフィル夕に与えた後、 前記出力信号の 周波数が安定してから、 前記位相比較手段の出力を前記ローパスフィ ルタに与えるようにしてもよい。 また、 本発明にかかる信号処理装置は、 前記ループ内分周手段が、 前記出力信号にローカル信号を混合したものを 1 /N分周するように してもよい。
図面の簡単な説明
第 1図は、 本発明の実施形態にかかる P L L回路 （信号処理装置） 1の構成を示すブロック図である。
第 2図は、 ループフィル夕 5 0の回路図である。
第 3図は、 プリチューンを行っているときの P L L回路 1の構成を 示す図である。
第 4図は、 通常の P L L回路 1の動作 （ロック） を行っているとき の P L L回路 1の構成を示す図である。
発明を実施するための最良の形態 以下、 本発明の実施形態を図面を参照しながら説明する。 第 1図は、 本発明の実施形態にかかる P L L回路 （信号処理装置） 1の構成を示すブロック図である。 ？ 1^ 1^回路 1は、 電圧制御発振器 ( V C 0 ) 1 0、 ローカル発振器 1 2、 混合器 1 4、 口一パスフィル 夕 1 6、ループ内分周器 1 8、基準信号発振器 2 0、基準分周器 2 2、 位相比較器 3 0、 スイ ッチ （切換手段） 4 2、 4 4、 ループフィル夕 (口一パスフィル夕） 5 0、 電圧目標値記録部 6 2、 D /Aコンパ一 夕 6 4、 減算器 （差分出力手段） 6 6を備える。 ? 回路 1は、 電圧制御発振器 1 0の出力信号の周波数 Fvco を 所定の目標値 Ftに制御するためのものである。 電圧制御発振器 （ V C 0 ： Voltage Controlled Oscillator) 1 0は、 入力信号の電圧に応じて、 出力信号の周波数 Fvcoを制御する。 口一カル発振器 1 2は、 ローカル信号 （周波数 Flo) を出力する。 混合器 1 4は、 電圧制御発振器 1 0の出力する出力信号と、 ローカル 信号とを乗算することにより混合する。 ローパスフィル夕 1 6は、 混 合器 1 4の出力の低周波成分を通す。 ループ内分周器 1 8は、 ローパ スフィル夕 1 6の出力を 1 ZN分周 （ただし、 Nは 1以上の実数） し て出力する。 基準信号発振器 2 0は、 基準信号 （周波数 Fref) を出力する。 基準 分周器 2 2は、 基準信号を 1 /R分周 （ただし、 Rは 1以上の実数） して出力する。 通常、 Nおよび Rは整数である。 しかし、 ループ内分周器 1 8およ び基準分周器 2 2を DDS (ダイレクトデジタルシンセサイザ） ゃフラ クショナル分周器とすれば、 Nおよび Rを整数以外の実数とすること ができる。 位相比較器 3 0は、 ループ内分周器 1 8の出力と、 基準分周器 2 2 の出力との位相差に応じた信号を出力する。 基準分周器 2 2の出力の 位相が、ループ内分周器 1 8の出力の位相よりも進んでいる場合には、 その位相差に応じたデューティ比を有する制御信号をスィツチ 4 2に 出力する。 基準分周器 2 2の出力の位相が、 ループ内分周器 1 8の出 力の位相よりも遅れている場合には、 その位相差に応じたデューティ 比を有する制御信号をスィツチ 4 4に出力する。 スィッチ （切換手段） 4 2は、 位相比較器 3 0の出力した制御信号 を端子 Lに受ける。 また、 端子 Tは接地されている。 スィッチ （切換 手段） 4 2は、 端子 Lまたは端子 Tに受けた信号を、 ループフィル夕 5 0に与える。 スィッチ （切換手段） 4 4は、 位相比較器 3 0の出力した制御信号 を端子 Lに受ける。 また、 減算器 6 6の出力を端子 Tに受ける。 スィ ツチ （切換手段） 4 4は、 端子 Lまたは端子 Tに受けた信号を、 ル一 プフィル夕 5 0に与える。 スィッチ 4 2およびスイッチ 4 4は、まず、端子 Tに受けた信号を、 ループフィル夕 5 0に与える。 すると、 電圧制御発振器 1 0の出力信 号の周波数 Fvcoが所定の目標値 Ftの近傍にて安定する。 その後、 ス イッチ 4 2およびスィッチ 44は、 端子 Lに受けた信号を、 ループフ ィル夕 5 0に与える。 ループフィル夕 （口一パスフィルタ） 50は、 スィッチ 4 2および スィツチ 44の出力の低周波成分を通過させて電圧制御発振器 1 0に 与える。 第 2図は、 ループフィル夕 5 0の回路図である。 ループフィル夕 5 0は、 周知のものであり、 抵抗 5 2 a、 52 b、 54 a、 54 b、 5 6 b、 5 8 a、 キャパシ夕 52 c、 54 c、 5 6 c、 5 8 b、 差分増 幅器 5 6 aを有する。 抵抗 5 2 aは、 その一端がスィツチ 4 2に接続されている。 抵抗 5 2 aの他端は、 抵抗 5 2 bの一端およびキャパシ夕 5 2 cの一端に接 続されている。 キャパシ夕 5 2 cの他端は接地されている。 抵抗 5 4 aは、 その一端が、 スィッチ 44に接続されている。 抵抗 54 aの他端は、 抵抗 54 bの一端およびキャパシ夕 54 cの一端に 接続されている。 キャパシ夕 54 cの他端は接地されている。 抵抗 5 8 aの一端とキャパシ夕 58 bの一端とは接続されており、 キャパシ夕 5 8 bの他端は接地されている。 差分増幅器 5 6 aは二つの入力端子と一つの出力端子とを有する。 差分増幅器 5 6 aは、 二つの入力端子に入力された電圧の差分を増幅 し、 出力端子から出力する。 差分増幅器 5 6 aの出力は、 電圧制御発 振器 1 0および減算器 6 6に与えられる。 差分増幅器 5 6 aの出力端子には、 キャパシ夕 5 6 cの一端にも接 続され、 キャパシ夕 5 6 cの他端には抵抗 5 6 bの一端が接続されて いる。 抵抗 5 2 bの他端および抵抗 5 6 bの他端は、 差分増幅器 5 6 aの 入力端子のうちの一方に接続されている。 抵抗 5 8 aの他端および抵抗 5 4 bの他端は、 差分増幅器 5 6 aの 入力端子のうちの他方に接続されている。 電圧目標値記録部 6 2は、 電圧制御発振器 1 0の出力信号の周波数 Fvcoが目標値 Ftになるために、 電圧制御発振器 1 0に与えるべき入 力信号の電圧 Vtをデジタルデータとして記録する。
D /Aコンパ一夕 6 4は、 電圧目標値記録部 6 2に記録された電圧 Vtをアナログデ一夕に変換する。 D /Aコンバータ 6 4の出力するァ ナログデータは、 電圧 Vtのアナログ信号である。 減算器 （差分出力手段） 6 6は、 D / Aコンバータ 6 4の出力する アナログ信号の電圧 Vt と、 ループフィル夕 5 0の出力する電圧との 差分の電圧を出力する。 減算器 6 6の出力は、 スィッチ 4 4に与えら れ o 次に、 本発朋の実施形態の動作を説明する。 P L L回路 1の電圧制御発振器 1 0の出力信号の周波数 Fvco が、 Fsであるとする。 このとき、 プリチューンを行って （第 3図参照）、 Fvcoを所定の目標値 Ftの近傍に安定させる。 その後、 通常の P L L 回路 1の動作 （ロック） を行い （第 4図参照）、 Fvco を所定の目標値 Ftに安定させる。
( 1 ) プリチューン
第 3図は、 プリチューンを行っているときの P L L回路 1の構成を 示す図である。 Fvco = Fsであるときに、 スィッチ 4 2およびスィッ チ 4 .4を端子 Tに切換える。 すなわち、 スィッチ 4 2は接地電位をル ープフィル夕 5 0に与え、 スィッチ 4 4は減算器 6 6の出力をループ フィル夕 5 0に与える。 ループフィル夕 5 0は、 減算器 6 6の出力の低周波成分を通過させ る。 ル一プフィル夕 5 0の出力は、 減算器 6 6に与えられる。 また、 D Aコンバータ 6 4の出力するアナログ信号の電圧 Vt (電圧制御発 振器 1 0の出力信号の周波数 Fvcoが目標値 Ftになるために、 電圧制 御発振器 1 0に与えるべき入力信号の電圧） も、 減算器 6 6に与えら れる。 減算器 6 6は、 D /Aコンバータ 6 4の出力するアナログ信号の電 圧 Vt と、 ル一プフィル夕 5 0の出力する電圧との差分の電圧を出力 する。 減算器 6 6の出力は、 スィッチ 4 4に与えられる。 スィッチ 4 2、 スィッチ 4 4、 ループフィル夕 5 0、 電圧目標値記 録部 6 2、 D ZAコンパ一夕 6 4および減算器 6 6はフィ一 ドノ 'ック ループを形成する。 よって、 ループフィル夕 5 0の出力は、 D ZAコ ンバ一夕 6 4の出力するアナログ信号の電圧 Vt に等しくなつて、 安 疋 3■る。 ループフィル夕 5 0の出力は、 電圧制御発振器 1 0に与えられる。 よって、 ループフィルタ 5 0の出力電圧が電圧 Vt で安定すれば、 電 圧制御発振器 1 0の出力信号の周波数 Fvcoが目標値 Ftになる。 ただ し、 電圧制御発振器 1 0の誤差や電圧目標値記録部 6 2の記録内容の 誤差などにより、 完全に： Fvco = Ftとはならず、 Fvcoが目標値 Ftの 近傍で安定する。 なお、 ループフィル夕 5 0のゲインを上げた場合、 ループフィルタ 5 0の出力が速やかに安定する。 ル一プフィル夕 5 0のゲインを上げ れば上げるほど、 ループフィル夕 5 0の出力が電圧 Vt から離れてし まうということにはならない。
( 2 ) ロック
第 4図は、 通常の P L L回路 1の動作 （ロック） を行っているとき の P L L回路 1の構成を示す図である。 「（ 1 ) プリチューン」 によつ て、 Fvcoが目標値 Ftの近傍で安定した後に、 スィッチ 4 2およびス イッチ 4 4を端子 Lに切換える。 すなわち、 スィッチ 4 2およびスィ ツチ 4 4は、 位相比較器 3 0の出力をループフィルタ 5 0に与える。 ループフィルタ 5 0は、 位相比較器 3 0の出力の低周波成分を通過 させる。 ループフィル夕 5 0の出力は、 電圧制御発振器 1 0に与えら れる 電圧制御発振器 1 0は、 周波数 Fvco の出力信号を出力する。 ロー カル発振器 1 2は、 ローカル信号 （周波数 Flo) を出力する。 混合器 1 4は、 電圧制御発振器 1 0の出力する出力信号と、 ローカル信号と を乗算することにより混合する。 混合器 1 4の出力は、 ローパスフィ ル夕 1 6により低周波成分が通される。 この低周波成分が、 分周器 1 8により 1 Nに分周されて、 位相比較器 3 0に与えられる。 また、 基準信号発振器 2 0は、 周波数 Fref の基準信号を出力する。 基準信号は、 分周器 2 2により 1 Z Rに分周されて周波数 Fref/ Rと なり、 位相比較器 3 0に与えられる。 位相比較器 3 0は、 ループ内分周器 1 8の出力と、 基準分周器 2 2 の出力との位相差に応じた信号を出力する。 基準分周器 2 2の出力の 位相が、ループ内分周器 1 8の出力の位相よりも進んでいる場合には、 その位相差に応じたデューティ比を有する制御信号をスィツチ 4 2に 出力する。 基準分周器 2 2の出力の位相が、 ループ内分周器 1 8の出 力の位相よりも遅れている場合には、 その位相差に応じたデュ一ティ 比を有する制御信号をスィツチ 4 4に出力する。 これは、 通常の P L L回路の動作である。 Fvco = Flo + Frefx N/R または Fvco = Flo - Fref x N/Rで Fvcoが口ックされ、安定する。 Fvco がいずれの値をとるかは、 位相比較器 3 0の極性によって定まる。 な お、 Flo + Fref x NZRまたは Flo · Fref x NZRが、 目標値 Ftという ことになる。 Fvcoが目標値 Ftの近傍で安定している状態から、 通常の P L L回 路の動作が始まる。よって、速やかに Fvcoが目標値 Ftにて安定する。 ただし、 Fvcoが Floから見て逆極性であるように安定している状態 から通常の P L L回路の動作を始めた場合は、 Fvcoが目標値 Ftにて 安定しなくなる。すなわち、 Ft = Flo + Fref x N/Rであるのに、 「（ 1 ) プリチューン」 により Fvco < Floで安定している場合、 または、 Ft = Flo - Frefx N/Rであるのに、 「（ 1 )プリチューン」により Fvco > Flo で安定している場合は、 Fvcoが目標値 Ftにて安定しなくなる。 しかし、 「 （ 1 ) プリチューン」 により Fvcoが目標値 Ftの近傍で 安定しているので、 Fvcoが Floから見て逆極性でないように安定して いる。 この状態から通常の P L L回路の動作を始めるので、 Fvcoが目 標値 Ftにて安定する。 本発明の実施形態によれば、 P L L回路 1において、 速やかに正確 に Fvcoを Ftにロックできる。 すなわち、 「 （ 1 ) プリチューン」 において、 スイッチ 4 2、 スイツ チ 4 4、 ループフィル夕 5 0、 電圧目標値記録部 6 2、 D ZAコンパ —夕 6 4および減算器 6 6がフィ一ドバックル一プを形成する。 よつ て、 ループフィル夕 5 0の出力は、 D / Aコンパ一夕 6 4の出力する アナログ信号の電圧 Vtに等しくなって安定する。 単に D /Aコンパ一夕 6 4の出力をル一プフィル夕 5 0に与え、 フ ィ一ドバックループを使用しない場合に比べて、 本発明の実施形態は フィ一ドバックル一プを使用するため、 ル一プフィル夕 5 0の出力が D / Aコンパ一夕 6 4の出力するアナログ信号の電圧 Vt に、 より正 確に安定する。 また、本発明の実施形態によれば、 「（ 1 )プリチューン」において、 ル一プフィル夕 5 0のゲインを上げた場合、 ループフィル夕 5 0の最 大出力電圧だけループフィル夕 5 0の出力がずれることもない。 よつ て、 ループフィル夕 5 0のゲインを上げ、 ループフィル夕 5 0の出力 を速やかに安定ざせることができる。 しかも、 「 （ 1 ) プリチューン」 により Fvcoが目標値 Ftの近傍で 安定するので、 その後、 通常の P L L回路 1の動作 （ロック） を行え ば、 より速やかに Fvcoを Ftにロックできる。 なお、 口一カル発振器 1 2の無い構成も考えられる。 この場合、 混 合器 1 4および口一パスフィル夕 1 6を省略して、 電圧制御発振器 1 0の出力をループ内分周器 1 8に与えるようにする。

Claims

請 求 の 範 囲
1 . 入力信号の電圧に応じて出力信号の周波数を制御する電圧制御発 振手段と、
前記出力信号に基づく信号を 1 Z N分周 （ただし、 Nは 1以上の実 数） するループ内分周手段と、
基準信号を 1 / R分周 （ただし、 Rは 1以上の実数） する基準分周 手段と、
前記ループ内分周手段の出力と、 前記基準分周手段の出力との位相 差に応じた信号を出力する位相比較手段と、
低周波成分を通過させて前記電圧制御発振手段に与えるローパスフ ィル夕と、
前記出力信号の周波数が目標値になるために前記電圧制御発振手段 に与えるべき入力信号の電圧と、 前記ローパスフィル夕の出力との差 分を出力する差分出力手段と、
前記位相比較手段の出力または前記差分出力手段の出力を前記口一 パスフィル夕に与える切換手段と、
を備えた信号処理装置。
2 . 請求項 1に記載の信号処理装置であって、
前記切換手段が、 前記差分出力手段の出力を前記ローパスフィルタ に与えた後、 前記出力信号の周波数が安定してから、 前記位相比較手 段の出力を前記口一パスフィル夕に与える、
信号処理装置。
3 . 請求項 1または 2に記載の信号処理装置であって、 前記ループ内分周手段が、 前記出力信号にローカル信号を混合した ものを 1 /N分周する、
信号処理装置。
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