WO2006067833A1 - カードデバイス - Google Patents

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Atsushi Shikata
Chiaki Kumahara
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to a technique effective when applied to a card device such as a memory card, an IC card, or a multi-function card having a multi-function represented by an IC card function and a memory card function.
  • Patent Documents 1 and 2 describe IC cards and memory cards that support dual voltage as an external power source. In these, when either 3.3V or 5V is supplied from the outside, if it is 5V, it will be stepped down to 3.3V by the regulator, and if 3.3V, it will be supplied to the internal circuit as it is Is done.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-333103
  • Patent Document 2 JP-A-9-231339
  • the present inventor has studied a reduction in power consumption of a card device.
  • the card controller's power controller is not processing commands from the host, the card controller's microcomputer can be put to sleep to reduce power consumption in standby mode (low power consumption mode).
  • the microcomputer is in the sleep state S. Since the regulator inside the card controller is constantly operating, it consumes that much power. Since the power consumption of the series regulator occupies most of the power consumption in the standby state, the present inventors have found that the continuous operation of the series regulator hinders the reduction of power consumption. It was.
  • One typical object of the present invention is to reduce the power consumption of a card device in a low power consumption state.
  • the card device has a regulator, a first internal circuit, and a second internal circuit, and the regulator reduces the internal voltage generated by reducing the external voltage when the external voltage is a high voltage.
  • the external voltage is low, the external voltage is supplied to the second internal circuit as it is and supplied to the first internal circuit.
  • a transition is made to the low power consumption state.
  • the card device shifts to the low power consumption state, the card device stops the operation of the regulator and suppresses the supply of the internal voltage to the second internal circuit.
  • the first internal circuit when returning from the low power consumption state to the operation state, resumes the operation of the regulator to the second internal circuit. Allows supply of internal voltage. At least in this range, the first internal circuit only needs to operate, so this consumes very little power. In addition, since the first internal circuit is required to have a withstand voltage with respect to the high external voltage, the logic scale is normally expected to be reduced. The power consumption of the circuit is low.
  • the regulator includes a voltage detection circuit for determining whether or not an external voltage is a high voltage, and a step for reducing the external voltage.
  • a reference voltage generation circuit that generates a reference voltage to be stopped, and the operation stop of the regulator when transitioning to the low power consumption state is an operation stop of the voltage detection circuit and the reference voltage generation circuit.
  • the second internal circuit has a microphone computer, and the transition to the low power consumption state is performed by the microcomputer.
  • the transition to the sleep state is a trigger.
  • the first internal circuit operates the regulator in response to a command input, and restarts the supply of the internal voltage to the second internal circuit.
  • the microcomputer performs a power-on reset process by detecting the supply of operating power in the sleep state.
  • the first internal circuit has a save memory area, and the microcomputer saves internal information necessary for returning to the internal state to the save memory area when the microcomputer transits to the sleep state.
  • the microcomputer restores necessary internal information held in the save storage area in a power-on reset process. The time required for the transition from the sleep state to the operation state can be shortened.
  • the external voltage supplied from the outside is a high voltage
  • the external voltage is stepped down by a regulator to generate an internal voltage and supply it to the internal circuit.
  • the external voltage is supplied to the internal circuit as an internal voltage as it is, and transitions to a low power consumption state when no command is input for a certain period.
  • this card device transitions from the operating state to the low power consumption state, it stops the regulator operation, stops the power supply to a part of the internal circuit, and supplies the external voltage to the other part of the internal circuit. Is directly supplied as an internal voltage.
  • a microcomputer that is put into a sleep state in a part of an internal circuit in which power supply is stopped when transitioning from an operation state to a low power consumption state.
  • the other part of the internal circuit has a save storage area, and the microcomputer saves internal information necessary for returning to the internal state to the save storage area when the microcomputer transits to the sleep state.
  • the microcomputer restores necessary internal information held in the save storage area in the power-on reset process.
  • FIG. 1 is a block diagram of a memory card as an example of a card device.
  • FIG. 2 is a circuit diagram illustrating the configuration of a regulator.
  • FIG. 3 is an operation timing chart showing the transition from the active state to the standby state of the memory card and the transition from the standby state to the active state.
  • FIG. 4 is a flowchart showing a transition of the memory card from the active state to the standby state and from the standby state to the active state.
  • FIG. 5 is an operation explanatory diagram of the memory card according to the flowchart of FIG. 4.
  • FIG. 1 shows a memory card as an example of a card device.
  • the memory card (MCRD) 1 shown in FIG. 1 is composed of a non-volatile memory for storing data from the host (HST) 2 such as a flash memory (FLSH) 3 and a controller (CTRL) 4.
  • the flash memory 3 has a large number of non-volatile memory transistors that store information according to a difference in threshold voltage.
  • the flash memory 3 can be programmed to increase the threshold voltage by selectively injecting electrons into the charge storage region of the non-volatile memory transistor. Then, it is possible to electrically perform erasure that lowers the threshold voltage by selectively moving electrons from the charge storage region in the emission direction.
  • the controller 4 performs interface control with the host 2, hard disk compatible file memory control for the flash memory 3, and operation mode control of the memory card 1.
  • the controller 4 includes a regulator (RGL) 5, a starting circuit (STR) 6, and a logic unit (LOG) 7.
  • RNL regulator
  • STR starting circuit
  • LOG logic unit
  • the regulator 5 may be a switching regulator or a series regulator. Since the switching regulator has the capacity to have a capacitive component and a reactance component, the circuit scale becomes relatively large, but the voltage generation efficiency is relatively high. On the other hand, the series regulator consists of only semiconductor elements, so the circuit scale is relatively small, but the voltage generation efficiency is relatively low. Especially in series regulators, the internal leakage current is relatively large. Therefore, when the output power consumption is small, such as during standby operation, the internal leakage current is dominant in the current consumed by the regulator.
  • the interface control and mode control are performed by the activation circuit 6 and the logic unit 7, and the hard disk compatible file memory control for the flash memory 2 is performed by the logic unit 7.
  • the mouthpiece unit 7 includes a microcomputer (MCU) 8 that controls the entire controller 4 and a logic circuit (not shown).
  • the start circuit 6 has a save register (REG) 9, a command decoder (CDEC) 10, and a logic circuit not shown.
  • Start circuit 6 is host 2 Input clock CLK and command CMD to input / output data DAT to / from host 2.
  • the activation circuit 6 detects the presence or absence of a command supplied from the host 2 by the command decoder 10.
  • the startup circuit 6 passes a command to the logic unit 7 at a predetermined timing according to the operation mode of the memory card 1, outputs a clock CLK to the logic unit 7, and transfers data to and from the logic unit 7. .
  • the regulator 5 supplies an internal voltage of 1.8V generated by stepping down the external voltage VCC when the external voltage VCC is a high voltage (eg, 3.3V) to the logic unit 7, and the external voltage VCC is low.
  • the voltage is a voltage (eg, 1.8 V)
  • the external voltage is supplied as it is to the logic unit 7 as an internal voltage.
  • the starting circuit 6 is supplied with an external voltage VCC as an operating power source. Therefore, the starting circuit 6 is constituted by a transistor having a withstand voltage of 3.3V, and the gate portion 7 is different from that of a transistor having a withstand voltage of 1.8V.
  • the logic unit 7 processes a command from the host 2. When command processing is complete, it waits for a new command. When the command decoder 10 detects that no command is input for a certain period of time, the command decoder 10 instructs the microcomputer 8 to enter the sleep mode. As a result, the logic unit 7 together with the microcomputer 8 performs processing for transition to the sleep mode. As one of the processes for transitioning to the sleep mode, a save operation for saving the internal state of the microcomputer 8 or the other internal state of the logic unit to the register 9 is performed. The saved internal state is used when returning from the sleep state to the operating state (active state). When the processing for transition to the sleep mode is completed, the logic unit 7 issues a standby request to the start circuit 6 with the signal STBREQ.
  • the activation circuit 6 asserts the standby signal CSTB to the regulator 5 and the logic unit 7.
  • the regulator 5 stops its operation and suppresses the supply of the internal voltage to the logic unit 7 so that the standby state of the memory card 1 is achieved.
  • the operating power supply of the flash memory 3 is 3.3V.
  • the external voltage VCC is 3.3V
  • the voltage is boosted by the built-in charge pump circuit when it is 1.8V.
  • the microcomputer 8 enters the sleep state, it is confirmed that the flash memory 3 is in the standby state. Flash memory 3 standby state In this state, the operation of the built-in charge pump circuit is stopped or the charge pump operating frequency is lowered. In any case, low power consumption is considered in the flash memory 3 as well.
  • the start-up circuit 6 is still operable in the standby state, and when the supply of the command CMD or the supply of the command CMD synchronized with the clock CLK is detected, the standby signal CSTB to the regulator 5 and the logic unit 7 To negate. As a result, the regulator 5 is operated, and the supply of the internal voltage to the logic unit 7 is resumed.
  • Microcomputer 8 detects the supply of the internal voltage and starts the power-on reset process. In the power-on reset process of the microcomputer 8, if significant saved data is stored in the register 9, the saved data is returned to the microcomputer 8 or the logic unit 7 as internal state data.
  • the memory card 1 becomes active. In the active state, the startup circuit 6 supplies the command supplied immediately before the transition to the active state to the logic unit 7 so that the command processing by the logic unit 7 can be resumed.
  • FIG. 2 shows the configuration of a series regulator as an example of the configuration of the regulator 5.
  • the regulator 5 includes a PNP transistor 20, an operational amplifier 21, a reference voltage generation circuit (VRFG) 22, a selector (SELa) 23, a selector (SELb) 24, and a voltage detection circuit (VDTC) 25.
  • VRFG reference voltage generation circuit
  • SELa selector
  • VDTC voltage detection circuit
  • the voltage detection circuit 25 determines whether the external voltage VCC is a high voltage force such as 3.3V or a low voltage such as 1.8V, and outputs a determination signal DCS.
  • An external voltage VCC is supplied to the emitter of the PNP transistor 20, and an internal voltage Vout is output from the collector.
  • the collector of the PNP transistor 20 is connected to the inverting input terminal (one) of the operational amplifier 21, and the reference voltage Vref is applied to its non-inverting input terminal (+).
  • the reference voltage Vref is generated by the reference voltage generation circuit 22.
  • the reference voltage generation circuit 22 is generated based on the threshold voltage difference between the p-channel MOS transistor and the n-channel MOS transistor.
  • the reference voltage Vref is set to 1.8 V, for example.
  • the selector 23 selects and outputs the output of the operational amplifier 21 or the circuit ground voltage GND (or common potential) according to the judgment signal DCS.
  • the ground potential or common potential of this circuit is the memory card and host This is the potential connected to the supply voltage ground (Supply voltage ground).
  • the judgment signal DCS means high voltage input
  • the judgment signal DCS means low voltage
  • select the ground voltage GND By connecting the output of the operational amplifier 21 to the base of the PNP transistor 20 via the selector 24, the conductance of the PNP transistor 20 is controlled by negative feedback, and the voltage is stepped down to the external voltage VCC.
  • the internal voltage Vout is formed.
  • the step-down operation by the PNP transistor 20 is not performed, and the external voltage VCC of 1.8V is output as it is as the internal voltage Vout. Is done.
  • the selector 24 outputs the output of the selector 23 or the external voltage VCC according to the standby signal CSTB.
  • the selector 24 selects the output of the preceding selector 23, and the step-down operation is controlled according to the detection signal DCS as described above.
  • the selector 24 selects the external power supply VCC, which cuts off the PNP transistor 20 and suppresses the supply of the internal voltage Vout to the logic section 7. Is done. As a result, the power supply to the logic unit 7 is cut off and all operations are stopped. Further, the voltage detection circuit 25 and the reference voltage generation circuit 22 are instructed in the standby mode by the assertion of the standby signal CSTB, and stop their operations. As a result, the operation of the regulator 5 is also stopped, and there is no power consumption by the regulator 5 in the standby state.
  • FIG. 3 shows operation timings indicating the transition from the active state to the standby state and the transition from the standby state to the active state of the memory card.
  • the logic unit 7 processes a command from the host 2. When the command processing is completed (tO), it waits for a new command input. When the microcomputer 8 detects that the command processing has been completed by the microcomputer 8 and the command decoder 10 has not input a command for a certain period of time, the logic unit 7 instructs the microcomputer 8 to enter the sleep mode by a signal SLP (tl). As a result, the logic unit 7 together with the microphone computer 8 performs processing for transition to the sleep mode. As one of the processes for transitioning to the sleep mode, a saving operation for saving the internal state of the microcomputer 8 or the other internal state of the logic unit to the register 9 is performed. Do.
  • the logic unit 7 issues a standby request to the startup circuit 6 with the signal STBREQ (t2).
  • the activation circuit 6 asserts the standby signal CSTB to the regulator 5 and the logic unit 7 (t3).
  • the regulator 5 stops its operation and suppresses the supply of the internal voltage to the logic unit 7 so that the standby state of the memory card 1 is achieved.
  • the start-up circuit 6 is still operable in the standby state, and when the supply of the command CMD synchronized with the clock CLK is detected, the standby signal CSTB to the regulator 5 and the logic unit 7 is negated (t4).
  • the regulator 5 is operated, and the supply of the internal voltage to the logic unit 7 is resumed.
  • the microcomputer 8 detects the supply of the internal voltage and starts the power-on reset process. In the power-on reset process of the microcomputer 8, if significant saved data is stored in the register 9, the saved data is returned to the microphone computer 8 or the logic unit 7 as internal state data.
  • the memory card 1 becomes active and the signal STBREQ is negated (t5).
  • the startup circuit 6 supplies the command supplied immediately before the transition to the active state to the logic unit 7 so that the command processing by the logic unit 7 can be resumed.
  • FIG. 4 shows a flowchart showing the transition from the active state to the standby state of the memory card and the transition from the standby state to the active state.
  • Figure 5 shows the operation of the memory card according to the flow chart of Figure 4.
  • the logic unit 7 When a command is input from the host 2 (CMD-IN), the logic unit 7 starts the command processing (CMD_PRC). Waiting for the completion of the command processing (CMD-FNS), when the command decoder 10 detects that there is no command input for a certain period of time, the logic unit 7 instructs the microphone computer 8 to enter the sleep mode. As a result, the logic unit 7 together with the microcomputer 8 performs processing for transition to the sleep mode. When the process for transition to the sleep mode is completed, the logic unit 7 issues a standby request to the start circuit 6 with the signal STBREQ (STR-REQ). As a result, the activation circuit 6 asserts the standby signal CSTB to the regulator 5 and the logic unit 7 (STB_AST).
  • the operation of the regulator 5 is stopped (REG-STOP), and the logic unit 7 is counteracted.
  • the internal voltage supply is suppressed and the operation is stopped (LOG—STOP), and the memory card 1 standby state is achieved.
  • the start-up circuit 6 is still operable in the standby state, and when the supply of the command CMD synchronized with the clock CLK is detected (CMD-DTC), the standby signal CSTB to the regulator 5 and the logic unit 7 is negated (STB_NGT). .
  • the startup circuit 6 may send a response to the command CMD to the host before the startup of the regulator 5 and the logic unit 7 is completed.
  • the regulator 5 is operated (REG-STR), the operation of the logic unit 7 is started (LOG-STR), and command processing (CMD-PRC) is enabled.
  • the startup circuit 6 has a register 9 as a save storage area, and the microcomputer 8 stores internal information necessary for returning to the internal state when the microcomputer 8 transits to the sleep state. Therefore, when the standby state is released, the microcomputer 8 can restore the internal state immediately before the standby using the internal information held by the register 9 in the part-on reset process. Therefore, it is possible to shorten the time required for the transition from the sleep state to the operation state.
  • the configuration of the regulator is not limited to that shown in FIG. 2, and can be changed as appropriate.
  • External voltage is not limited to that shown in FIG. 2, and can be changed as appropriate.
  • the step-down voltage is not limited to 1.8V and can be changed as appropriate.
  • the memory card 1 detects that there is no command input from the outside for a certain period of time, and instructs the microcomputer 8 to enter the sleep mode.
  • the memory card 1 performs logic according to the command that instructs the sleep mode from the outside.
  • the unit 7 may instruct the microcomputer 8 to enter the sleep mode and may issue a standby request to the start circuit 6 with the signal STBREQ.
  • the present invention can also be applied to a flash memory that is not only applicable to a memory card controller.
  • the controller detects that there is no command from the host for a certain period and transitions to the low power consumption state.However, the flash memory detects that there is no controller power access for a certain period and transitions to the low power consumption state. If the regulator inside the flash memory stops the operation of the charge pump, etc.
  • the present invention is not limited to a memory card such as a flash memory card, but an IC card equipped with an IC card microphone computer, a microcomputer for the IC card, a controller for the memory card, and a non-volatile memory. Can be widely applied to function cards.

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Abstract

　カードデバイスは、レギュレータ（５）、第１の内部回路（６）及び第２の内部回路（７）を有し、前記レギュレータは前記外部電圧（ＶＣＣ）が高電圧であるときこれを降圧して生成した内部電圧を前記第２の内部回路に供給し、前記外部電圧が低電圧であるときは前記外部電圧をそのまま内部電圧として前記第２の内部回路に供給し、第１の内部回路には外部電圧が動作電源として供給され、一定期間コマンド入力がない場合には低消費電力状態に遷移する。カードデバイスは、前記低消費電力状態に遷移するとき、前記レギュレータの動作を停止すると共に、前記第２の内部回路に対する内部電圧の供給を抑止する。これにより、低消費電力状態においてカードデバイスのレギュレータと第２の内部回路における電力消費を抑制することができる。

Description

明 細 書
カードデバイス
技術分野
[0001] 本発明はメモリカード、 ICカード、又は ICカード機能とメモリカード機能に代表され るマルチファンクションを有するマルチファンクションカード等のカードデバイスに適用 して有効な技術に関する。
背景技術
[0002] 特許文献 1 , 2には外部電源としてデュアルボルテージに対応した ICカードやメモリ カードについて記載がある。これらには、外部から 3. 3V又は 5Vのどちらかの電圧が 供給された際に 5Vであればレギユレータで 3. 3Vに降圧し、 3. 3Vであればそのまま 内部回路に供給することが記載される。
[0003] 特許文献 1 :特開平 6 - 333103号公報
特許文献 2 :特開平 9一 231339号公報
発明の開示
発明が解決しょうとする課題
[0004] 本発明者はカードデバイスの低消費電力化について検討した。カードデバイスの力 ードコントローラがホストからのコマンド処理を行っていない時に、カードコントローラ のマイクロコンピュータをスリープ状態にすることでスタンバイモード (低消費電力モー ド）時の低消費電力を図ることができる。し力 ながら、カードデバイスのスタンバイモ ード時にマイクロコンピュータはスリープ状態となる力 S、カードコントローラ内部のレギ ユレータは絶えず動作しているためその分電力を消費する。シリーズレギユレータの 消費電力はスタンバイ状態における消費電力の多くを占めているために、シリーズレ ギユレータが絶えず動作していることは低消費電力化の妨げとなることが本発明者に よって見出された。
[0005] 本発明の代表的な一つの目的は、カードデバイスの低消費電力状態における消費 電力を小さくすることにある。
[0006] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0007] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0008] 〔1〕カードデバイスは、レギユレータ、第 1の内部回路及び第 2の内部回路を有し、 前記レギユレータは前記外部電圧が高電圧であるときこれを降圧して生成した内部 電圧を前記第 2の内部回路に供給し、前記外部電圧が低電圧であるときは前記外部 電圧をそのまま内部電圧として前記第 2の内部回路に供給し、第 1の内部回路には 外部電圧が動作電源として供給され、一定期間コマンド入力がない場合には低消費 電力状態に遷移する。カードデバイスは、前記低消費電力状態に遷移するとき、前 記レギユレータの動作を停止すると共に、前記第 2の内部回路に対する内部電圧の 供給を抑止する。
[0009] 従って、低消費電力状態においてカードデバイスのレギユレ一タと第 2の内部回路 における電力消費を抑制することができる。
[0010] 本発明の代表的な一つの具体的な形態として、低消費電力状態から動作状態に 復帰するとき前記第 1の内部回路は前記レギユレータの動作を再開させて前記第 2 の内部回路に対する内部電圧の供給を可能にする。少なくともこの範囲で第 1の内 部回路は動作すればよいから、これによる電力消費は極めて少なレ、。また、第 1の内 部回路は前記高電圧の外部電圧に対しても耐圧を備えることが必要であるから、通 常その論理規模は小さくされると予想され、この点においても第 1の内部回路の電力 消費は少ない。
[0011] 本発明の代表的な別の一つの具体的な形態として、前記レギユレータは、外部電 圧が高電圧であるか否かを判定する電圧検出回路と、前記外部電圧を降圧するとき 利用する基準電圧を生成する基準電圧生成回路とを有し、前記低消費電力状態に 遷移する際の前記レギユレータの動作停止は、前記電圧検出回路と基準電圧生成 回路の動作停止とされる。
[0012] 本発明の代表的な別の一つの具体的な形態として、前記第 2の内部回路はマイク 口コンピュータを有し、前記低消費電力状態への遷移は前記マイクロコンピュータの スリープ状態への遷移をトリガとする。
[0013] 低消費電力状態において前記第 1の内部回路はコマンド入力に応答して前記レギ ユレータを動作させて前記第 2の内部回路への内部電圧の供給を再開させる。前記 マイクロコンピュータはスリープ状態において動作電源の供給を検出することによりパ ヮーオンリセット処理を行なう。
[0014] 前記第 1の内部回路は退避用記憶領域を有し、前記マイクロコンピュータはスリー プ状態に遷移するとき内部状態の復帰に必要な内部情報を前記退避用記憶領域に 退避する。前記マイクロコンピュータはパワーオンリセット処理において前記退避用 記憶領域が保有する必要な内部情報の復帰を行う。スリープ状態から動作状態への 遷移に力かる時間の短縮を図ることができる。
[0015] 〔2〕別の表現形態によるカードデバイスは、外部から供給される外部電圧が高電圧 であるときレギユレータで前記外部電圧を降圧して内部電圧を生成して内部回路に 供給し、外部電圧が低電圧であるとき前記外部電圧をそのまま内部電圧として前記 内部回路に供給し、一定期間コマンド入力がない場合には低消費電力状態に遷移 する。このカードデバイスは、動作状態から低消費電力状態へ遷移する際に、レギュ レータの動作を停止すると共に、内部回路の一部への電源供給を停止し、内部回路 の他の部分へは外部電圧をそのまま内部電圧として供給する。
[0016] 本発明の代表的な一つの具体的な形態として、動作状態から低消費電力状態へ 遷移する際に電源供給が停止される内部回路の一部にはスリープ状態にされるマイ クロコンピュータを含む。前記内部回路の他の部分は退避用記憶領域を有し、前記 マイクロコンピュータはスリープ状態に遷移するとき内部状態の復帰に必要な内部情 報を前記退避用記憶領域に退避する。前記マイクロコンピュータはパワーオンリセッ ト処理において前記退避用記憶領域が保有する必要な内部情報の復帰を行う。 発明の効果
[0017] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0018] すなわち、カードデバイスの低消費電力状態における消費電力を小さくすることが できる。 図面の簡単な説明
[0019] [図 1]カードデバイスの一例であるメモリカードのブロック図である。
[図 2]レギユレータの構成を例示する回路図である。
[図 3]メモリカードのアクティブ状態からスタンバイ状態への遷移とスタンバイ状態から アクティブ状態への遷移を示す動作タイミング図である。
[図 4]メモリカードのアクティブ状態からスタンバイ状態への遷移とスタンバイ状態から アクティブ状態への遷移を示すフローチャートである。
[図 5]図 4のフローチャートに従ったメモリカードの動作説明図である。
符号の説明
[0020] 1 メモリカード
2 ホスト
3 フラッシュメモリ
4 コントローラ
5 レギユレータ
6 起動回路
7 ロジック部
8 マイクロコンピュータ
9 退避レジスタ
10 コマンドレジスタ
STBREQ スタンバイ要求信号
CSTB スタンノくィ信号
CLK クロック
CMD コマンド
DAT データ
20 PNPトランジスタ
21 オペアンプ
22 基準電圧発生回路
23 セレクタ 24 セレクタ
25 電圧検出回路
発明を実施するための最良の形態
[0021] 図 1にはカードデバイスの一例としてメモリカードが示される。同図に示されるメモリ カード（MCRD) 1は、ホスト（HST) 2からのデータを格納する不揮発性メモリ例えば フラッシュメモリ（FLSH) 3と、コントローラ（CTRL) 4とから構成される。前記フラッシ ュメモリ 3は閾値電圧の相違によって情報記憶を行う多数の不揮発性メモリトランジス タを有し、例えば不揮発性メモリトランジスタの電荷蓄積領域に選択的に電子を注入 することによって閾値電圧を高くする書き込みと、電荷蓄積領域から選択的に電子を 放出方向に移動させることによって閾値電圧を低くする消去を電気的に行うことが可 能にされる。前記コントローラ 4はホスト 2とのインタフェース制御、フラッシュメモリ 3に 対するハードディスク互換のファイルメモリ制御、メモリカード 1の動作モード制御など を行う。
[0022] 前記コントローラ 4はレギユレータ（RGL) 5、起動回路（STR) 6及びロジック部（LO G) 7を有する。ここでは起動回路（STR) 6が第 1の内部回路、ロジック部（LOG) 7が 第 2の内部回路とされる。
[0023] 前記レギユレータ 5は、スイッチングレギユレータであってもシリーズレギユレータであ つても良い。スイッチングレギユレータは容量成分とリアクタンス成分とを有する必要 力あることから回路規模が比較的大きくなるが、電圧生成効率が比較的高い。一方シ リーズレギユレータは半導体素子のみからなることから回路規模が比較的小さいが、 電圧生成効率が比較的低い。特にシリーズレギユレータでは内部でのリーク電流が 比較的大きいことから、スタンバイ動作時等の出力電力の消費が小さい状態におい ては内部のリーク電流がレギユレータで消費する電流について支配的となる。
[0024] 前記インタフェース制御とモード制御は起動回路 6及びロジック部 7で行レ、、フラッ シュメモリ 2に対するハードディスク互換のファイルメモリ制御はロジック部 7で行う。口 ジック部 7はコントローラ 4全体の制御を司るマイクロコンピュータ（MCU) 8と図示を 省略するロジック回路を有する。起動回路 6は退避レジスタ (REG) 9、コマンドデコー ダ（CDEC) 10、及び図示を省略するロジック回路を有する。起動回路 6はホスト 2か らクロック CLKとコマンド CMDを入力し、ホスト 2との間でデータ DATの入出力を行う 。起動回路 6はホスト 2から供給されたコマンドの有無をコマンドデコーダ 10で検出す る。起動回路 6は、メモリカード 1の動作モードに応じて所定のタイミングでコマンドを ロジック部 7に渡し、クロック CLKをロジック部 7に出力し、また、ロジック部 7との間で データの受け渡しを行う。
[0025] レギユレータ 5は前記外部電圧 VCCが高電圧（例えば 3. 3V)であるときこれを降圧 して生成した 1. 8Vの内部電圧をロジック部 7に供給し、前記外部電圧 VCCが低電 圧（例えば 1. 8V)であるときは前記外部電圧をそのまま内部電圧として前記ロジック 部 7に供給する。前記起動回路 6には外部電圧 VCCが動作電源として供給される。 したがって起動回路 6は 3. 3Vの耐圧電圧を備えたトランジスタによって構成され、口 ジック部 7が 1. 8Vの耐圧電圧を有するトランジスタによって構成されるのとは相違す る。
[0026] 前記ロジック部 7はホスト 2からのコマンドを処理する。コマンドの処理を完了すると、 新たなコマンド入力を待つ。コマンドデコーダ 10は一定期間コマンド入力がない場合 を検出すると、コマンドによってマイクロコンピュータ 8にスリープモードを指示する。こ れによってマイクロコンピュータ 8と共にロジック部 7はスリープモードに遷移するため の処理を行なう。このスリープモードに遷移するための処理の一つとして、マイクロコ ンピュータ 8の内部状態若しくはロジック部のその他の内部状態をレジスタ 9に退避す る退避動作を行う。退避された内部状態はスリープ状態から動作状態（アクティブ状 態）に復帰するとき利用される。このスリープモードに遷移するための処理を完了する と、ロジック部 7は起動回路 6に信号 STBREQにてスタンバイ要求を出す。これによ つて起動回路 6は、スタンバイ信号 CSTBをレギユレータ 5及びロジック部 7にアサート する。これによつてレギユレータ 5は、動作を停止すると共に、前記ロジック部 7に対す る内部電圧の供給を抑止し、メモリカード 1のスタンバイ状態が達成される。
[0027] 特に制限されないが、フラッシュメモリ 3の動作電源は 3. 3Vである。外部電圧 VCC が 3. 3Vのときはそのまま、 1. 8Vのときは内蔵チャージポンプ回路で昇圧を行うよう になっている。マイクロコンピュータ 8が前記スリープ状態に入るときにはフラッシュメ モリ 3がスタンバイ状態になっていることを確認する。フラッシュメモリ 3のスタンバイ状 態では内蔵チャージポンプ回路は動作停止、或いはチャージポンプ動作周波数の 低下が行われており、いずれにしてもフラッシュメモリ 3においても低消費電力が考慮 されている。
[0028] スタンバイ状態において起動回路 6は依然として動作可能にされており、コマンド C MDの供給、又はクロック CLKに同期したコマンド CMDの供給を検出すると、レギュ レータ 5及びロジック部 7へのスタンバイ信号 CSTBをネゲートする。これによつてレギ ユレータ 5が動作され、ロジック部 7には内部電圧の供給が再開される。マイクロコンビ ユータ 8は内部電圧の供給を検出してパワーオンリセット処理を開始する。マイクロコ ンピュータ 8のパワーオンリセット処理では前記レジスタ 9に有意の退避データが記憶 されている場合にはその退避データをマイクロコンピュータ 8若しくはロジック部 7に内 部状態データとして復帰させる。ロジック部 7のマイクロコンピュータ 8及びその他の回 路部分における初期化処理が完了するとメモリカード 1はアクティブ状態になる。ァク ティブ状態になると起動回路 6はアクティブ状態への遷移直前に供給されたコマンド をロジック部 7に供給し、ロジック部 7によるコマンド処理を再開可能にする。
[0029] 図 2にはレギユレータ 5の構成の例示としてシリーズレギユレータの構成を示す。レ ギユレータ 5は、 PNPトランジスタ 20、オペアンプ 21、基準電圧発生回路（VRFG) 2 2、セレクタ（SELa) 23、セレクタ（SELb) 24及び電圧検出回路（VDTC) 25を有す る。
[0030] 前記電圧検出回路 25は外部電圧 VCCが 3. 3Vのような高電圧力、 1. 8Vのような 低電圧化かを判定し、判定信号 DCSを出力する。前記 PNPトランジスタ 20のェミツ タには外部電圧 VCCが供給され、コレクタから内部電圧 Voutが出力される。 PNPト ランジスタ 20のコレクタはオペアンプ 21の反転入力端子 (一）に接続され、その非反 転入力端子（+ )には基準電圧 Vrefが印加される。基準電圧 Vrefは基準電圧発生 回路 22で生成される。特に制限されないが、基準電圧発生回路 22は、 pチャンネル 型 MOSトランジスタと nチャンネル型 M〇Sトランジスタとの閾値電圧差に基づいて生 成される。基準電圧 Vrefは例えば 1. 8Vとされる。セレクタ 23は判定信号 DCSに従 つてオペアンプ 21の出力又は回路の接地電圧 GND (若しくはコモン電位）を選択し て出力する。この回路の接地電位 GND若しくはコモン電位とは、メモリカードとホスト とが接続されるグランド電圧供給端子（Supply voltage ground)に接続される電位であ る。判定信号 DCSが高電圧入力を意味するときはオペアンプ 21の出力を選択し、低 電圧を意味するときは接地電圧 GNDを選択する。オペアンプ 21の出力がセレクタ 2 4を介して PNPトランジスタ 20のベースに接続されることにより、 PNPトランジスタ 20 のコンダクタンスが負帰還制御され、外部電圧 VCCに対する降圧動作が行われ、 1. 8Vに降圧された内部電圧 Voutが形成される。一方、接地電圧 GNDがセレクタ 24を 介して PNPトランジスタ 20のベースに接続されることにより、 PNPトランジスタ 20によ る降圧動作は行われず、 1. 8Vの外部電圧 VCCがそのまま内部電圧 Voutとして出 力される。セレクタ 24はスタンバイ信号 CSTBに従ってセレクタ 23の出力又は外部電 圧 VCCを出力する。スタンバイ信号 CSTBのネゲートによりアクティブモードが指示 されるときセレクタ 24は前段セレクタ 23の出力を選択し、前述の如く検出信号 DCS に応じて降圧動作が制御される。一方、スタンバイ信号 CSTBのアサートによりスタン バイモードが指示されるときセレクタ 24は外部電源 VCCを選択し、これによつて PNP トランジスタ 20がカットオフされ、ロジック部 7への内部電圧 Voutの供給が抑止される 。これによつて、ロジック部 7は電源供給が遮断され、一切の動作が停止される。更に 前記電圧検出回路 25及び基準電圧発生回路 22は、スタンバイ信号 CSTBのアサ ートによりスタンバイモードが指示され、その動作を停止する。これによつてレギユレ一 タ 5の動作も停止され、スタンバイ状態においてレギユレータ 5による電力消費もない
[0031] 図 3にはメモリカードのアクティブ状態からスタンバイ状態への遷移とスタンバイ状態 力 アクティブ状態への遷移を示す動作タイミングが示される。
[0032] 前記ロジック部 7はホスト 2からのコマンドを処理する。コマンドの処理を完了すると（ tO)、新たなコマンド入力を待つ。ロジック部 7はマイクロコンピュータ 8がコマンド処理 完了しコマンドデコーダ 10が一定期間コマンド入力がない場合を検出すると、信号 S LPによってマイクロコンピュータ 8にスリープモードを指示する（tl)。これによつてマ イク口コンピュータ 8と共にロジック部 7はスリープモードに遷移するための処理を行な う。このスリープモードに遷移するための処理の一つとして、マイクロコンピュータ 8の 内部状態若しくはロジック部のその他の内部状態をレジスタ 9に退避する退避動作を 行う。このスリープモードに遷移するための処理を完了すると、ロジック部 7は起動回 路 6に信号 STBREQにてスタンバイ要求を出す（t2)。これによつて起動回路 6は、ス タンバイ信号 CSTBをレギユレータ 5及びロジック部 7にアサートする（t3)。これによつ てレギユレータ 5は、動作を停止すると共に、前記ロジック部 7に対する内部電圧の供 給を抑止し、メモリカード 1のスタンバイ状態が達成される。スタンバイ状態において 起動回路 6は依然として動作可能にされており、クロック CLKに同期したコマンド CM Dの供給を検出すると、レギユレータ 5及びロジック部 7へのスタンバイ信号 CSTBを ネゲートする（t4)。これによつてレギユレータ 5が動作され、ロジック部 7には内部電 圧の供給が再開される。マイクロコンピュータ 8は内部電圧の供給を検出してパワー オンリセット処理を開始する。マイクロコンピュータ 8のパワーオンリセット処理では前 記レジスタ 9に有意の退避データが記憶されている場合にはその退避データをマイク 口コンピュータ 8若しくはロジック部 7に内部状態データとして復帰させる。ロジック部 7 のマイクロコンピュータ 8及びその他の回路部分における初期化処理が完了するとメ モリカード 1はアクティブ状態になり、信号 STBREQがネゲートされる（t5)。ァクティ ブ状態になると起動回路 6はアクティブ状態への遷移直前に供給されたコマンドを口 ジック部 7に供給し、ロジック部 7によるコマンド処理が再開可能になる。
[0033] 図 4にはメモリカードのアクティブ状態からスタンバイ状態への遷移とスタンバイ状態 力らアクティブ状態への遷移を示すフローチャートが示される。図 5には図 4のフロー チャートに従ったメモリカードの動作が示される。
[0034] 前記ロジック部 7はホスト 2からコマンド入力があると（CMD-IN)、そのコマンド処理 を開始する（CMD_PRC)。そのコマンド処理の完了を待って（CMD—FNS)、コマ ンドデコーダ 10が一定期間コマンド入力がない場合を検出すると、ロジック部 7はマ イク口コンピュータ 8にスリープモードを指示する。これによつてマイクロコンピュータ 8 と共にロジック部 7はスリープモードに遷移するための処理を行なう。このスリープモ ードに遷移するための処理を完了すると、ロジック部 7は起動回路 6に信号 STBRE Qにてスタンバイ要求を出す（STR— REQ)。これによつて起動回路 6は、スタンバイ 信号 CSTBをレギユレータ 5及びロジック部 7にアサートする（STB_AST)。これによ つてレギユレータ 5の動作が停止されると共に（REG—STOP)、前記ロジック部 7に対 する内部電圧の供給を抑止されてその動作が停止され (LOG— STOP)、メモリカー ド 1のスタンバイ状態が達成される。スタンバイ状態において起動回路 6は依然として 動作可能にされており、クロック CLKに同期したコマンド CMDの供給を検出すると（ CMD-DTC)、レギユレータ 5及びロジック部 7へのスタンバイ信号 CSTBをネゲート する（STB_NGT)。このとき、起動回路 6はレギユレータ 5とロジック部 7との起動完了 の前に、コマンド CMDに対するレスポンスをホストに送信しておいても良レ、。これによ つてレギユレータ 5が動作され (REG—STR)、ロジック部 7の動作が起動され（LOG— STR)、コマンド処理（CMD—PRC)が可能にされる。
[0035] 以上説明したメモリカードによれば以下の作用効果を得る。
[0036] 〔1〕メモリカード 1はスタンバイ状態に遷移するとき、前記レギユレータ 5の動作を停 止すると共に、前記ロジック部 7に対する内部電圧の供給を抑止する。従って、スタン バイ状態においてメモリカード 1のレギユレータ 5とロジック部 7における電力消費を抑 制すること力 Sできる。
[0037] 〔2〕起動回路 6は退避用記憶領域としてのレジスタ 9を有し、前記マイクロコンピュ ータ 8はスリープ状態に遷移するとき内部状態の復帰に必要な内部情報を前記レジ スタ 9に退避するから、スタンバイ状態が解除されるときマイクロコンピュータ 8はパヮ 一オンリセット処理において前記レジスタ 9が保有する内部情報を用いてスタンバイ 直前の内部状態を復帰することができる。したがって、スリープ状態から動作状態へ の遷移に力かる時間を短縮することができる。
[0038] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもない。
[0039] 例えば、レギユレータの構成は図 2に限定されず適宜変更可能である。外部電圧は
3. 3Vに限定されず、降圧電圧は 1. 8Vに限定されず、適宜変更可能である。
[0040] またメモリカード 1は一定時間外部からのコマンド入力がないことを検出してマイクロ コンピュータ 8にスリープモードを指示した力 外部からのスリープ状態に遷移すべき ことを指示するコマンドに応じてロジック部 7はマイクロコンピュータ 8にスリープモード を指示しまた起動回路 6に信号 STBREQにてスタンバイ要求を出しても良い。 [0041] また本発明はメモリカードのコントローラにのみ適用できるものではなぐフラッシュメ モリについても適用可能である。コントローラはホストからのコマンドが一定期間ないこ とを検出して低消費電力状態へ遷移したが、フラッシュメモリについてはコントローラ 力 のアクセスが一定期間ないことを検出して低消費電力状態へ遷移し、フラッシュ メモリ内部のレギユレータゃチャージポンプ等の動作を停止すればょレ、。
産業上の利用可能性
[0042] 本発明は、フラッシュメモリカード等のメモリカードに限定されず、 ICカード用マイク 口コンピュータが搭載された ICカード、 ICカード用マイクロコンピュータとメモリカード 用コントローラ及び不揮発性メモリを搭載したマルチファンクションカードなどに広く適 用すること力 Sできる。

Claims

請求の範囲
[1] 動作状態として通常動作状態と低消費電力状態とを有し、一定期間コマンド入力 カ い場合には通常動作状態から低消費電力状態に遷移するカードデバイスであ つて、
レギユレータ、第 1の内部回路及び第 2の内部回路を有し、
前記レギユレータは前記外部電圧が高電圧であるときこれを降圧して生成した内部 電圧を前記第 2の内部回路に供給し、前記外部電圧が低電圧であるときは前記外部 電圧をそのまま内部電圧として前記第 2の内部回路に供給し、
第 1の内部回路には外部電圧が動作電源として供給され、前記低消費電力状態に 遷移した後であっても動作電源としての外部電圧の供給は継続され、 カードデバイスの動作状態が前記低消費電力状態に遷移するとき、前記レギユレ ータの動作を停止すると共に、前記第 2の内部回路への前記レギユレータが供給す る内部電圧の供給を抑止するカードデバイス。
[2] 低消費電力状態から動作状態に復帰するとき前記第 1の内部回路は前記レギユレ ータの動作を再開させて前記第 2の内部回路に対する内部電圧の供給を可能にす る請求項 1記載のカードデバイス。
[3] 前記レギユレータは、外部電圧が高電圧であるか否力、を判定する電圧検出回路と、 前記外部電圧を降圧するとき利用する基準電圧を生成する基準電圧生成回路とを 有し、
前記低消費電力状態に遷移する際の前記レギユレータの動作停止は、前記電圧 検出回路と基準電圧生成回路の動作停止とされる請求項 2記載のカードデバイス。
[4] 前記第 2の内部回路はマイクロコンピュータを有し、前記低消費電力状態への遷移 は前記マイクロコンピュータのスリープ状態への遷移をトリガとする請求項 1記載の力 ードデバイス。
[5] 低消費電力状態において前記第 1の内部回路はコマンド入力に応答して前記レギ ユレータを動作させて前記第 2の内部回路への内部電圧の供給を再開させる請求項 4記載のカードデバイス。
[6] 前記マイクロコンピュータはスリープ状態において動作電源の供給を検出すること によりパワーオンリセット処理を行なう請求項 5記載のカードデバイス。
[7] 前記第 1の内部回路は退避用記憶領域を有し、前記マイクロコンピュータはスリー プ状態に遷移するとき内部状態の復帰に必要な内部情報を前記退避用記憶領域に 退避する請求項 6記載のカードデバイス。
[8] 前記マイクロコンピュータはパワーオンリセット処理にぉレ、て前記退避用記憶領域 が保有する必要な内部情報の復帰を行う請求項 7記載のカードデバイス。
[9] 動作状態として通常動作状態と低消費電力状態とを有し、一定時間コマンド入力 カ い場合には通常動作状態から低消費電力状態に遷移するカードデバイスであ つて、
外部から供給される外部電圧が高電圧であるときレギユレータで前記外部電圧を降 圧して内部電圧を生成して内部回路に供給し、外部電圧が低電圧であるとき前記外 部電圧をそのまま内部電圧として前記内部回路に供給し、
動作状態から低消費電力状態へ遷移する際に、レギユレータの動作を停止すると 共に、内部回路の一部への電源供給を停止し、内部回路の他の部分へは外部電圧 をそのまま内部電圧として供給するカードデバイス。
[10] 前記通常動作状態から前記低消費電力状態へ遷移する際に電源供給が停止され る内部回路の一部にはスリープ状態にされるマイクロコンピュータを含む請求項 9記 載のカードデバイス。
[11] 前記内部回路の他の部分は退避用記憶領域を有し、前記マイクロコンピュータはス リーブ状態に遷移するとき内部状態の復帰に必要な内部情報を前記退避用記憶領 域に退避する請求項 10記載のカードデバイス。
[12] 前記マイクロコンピュータはパワーオンリセット処理にぉレ、て前記退避用記憶領域 が保有する必要な内部情報の復帰を行う請求項 11記載のカードデバイス。
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