CN1692327A - 非易失性存储器的自动节电待机控制 - Google Patents

Abstract

一种非易失性存储器阵列，例如闪存阵列，可以包括节电电路，以控制非易失性存储器阵列的待机模式。在非易失性存储器阵列的至少一个或多个输入端没有活动的情况下，节电电路可以使非易失性存储器阵列置入待机模式。通过减少非易失性存储器阵列的工作电流，不需要处理器的介入就能自动节省功率。自动节电电路可以向待机电路的输入端提供芯片使能输出，来控制待机电路的运行，而不需要来自处理器的显式待机命令。

Description

非易失性存储器的自动节电待机控制

附图说明

参考附图，本领域的技术人员可以更好的理解本发明的众多优点，其中：

图1是根据本发明一个实施例的利用节电待机模式的例如闪存阵列的非易失性存储器阵列的框图。

图2是根据本发明一个实施例的用于控制待机模式的节电电路的框图。

图3是根据本发明一个实施例的包含利用节电待机模式的例如闪存阵列的非易失性存储器阵列的无线设备的框图。

具体实施方式

现在参考图1，讨论根据本发明的利用自动节电待机控制的例如闪存阵列的非易失性存储器阵列。在本发明的一个实施例中，非易失性存储器可以是指这样的一种存储器，这种存储器没有电源施加给该存储器时也可以保存信息。在本发明的一个实施例中，待机可以是指一种节电模式或状态，虽然本发明的范围并不局限于此。例如，在待机模式下，通过减小非易失性存储器阵列的工作电流，不需要处理器介入就能自动节省功率，虽然本发明的范围并不局限于此。

如图1所示，闪存阵列100可以包括待机电路或者电路系统112，用于将闪存阵列100置入待机模式。在本发明的一个实施例中，待机电路系统112可以将闪存阵列100置入待机模式，以便通过减小工作电流而减少闪存阵列100的功耗，虽然本发明的范围并不局限于此。自动节电电路(APS)110可以和待机电路系统112耦合在一起，以使得待机电路系统112自动将闪存阵列100置入待机模式，而不需要处理器输入或交互，其结果是可以节电，虽然本发明的范围并不局限于此。虽然为了示例的目的，本发明讨论闪存阵列，但是本发明的范围并不局限于此，本发明可以扩展到其他存储器技术。在本发明的一个实施例中，APS 110和待机电路系统112可以是分立的电路，而在本发明的另一实施例中，APS 110和待机电路系统112可以是单个电路，虽然本发明的范围并不局限于此。此外，在本发明的另一实施例中，APS 110和待机电路系统112中的任一个或者两个可以被设置在闪存阵列100的内部，或者，APS 110和待机电路系统112中的任一个或者两个可以被设置在闪存阵列100的外部，虽然本发明的范围并不局限于此。

现在参考图2，讨论根据本发明的自动节电电路图。在本发明的一个实施例中，当处理器不触发闪存阵列100的输入端时，APS 110可以使待机电路系统112将闪存阵列100置入待机模式。在本发明的一个实施例中，触发可以是指在闪存阵列100的如地址线这样的输入端上的活动，在一个实施例中处理器不触发闪存阵列100输入端的时候是指在闪存阵列100的输入端或者地址线上没有活动，这种没有活动的状态可选地持续一段预定的时间，虽然本发明的范围并不局限于此。

APS 110可以利用芯片使能输入218来判断是否控制待机电路系统112的运行，以将闪存阵列100置入待机模式。在本发明的一个实施例中，APS 110可以修改芯片使能输  218上的信号，以向待机电路系统112提供一个修改过的芯片使能输入218。在本发明的一个实施例中，对待机电路系统112的芯片使能输入220也可以是APS 110的芯片使能输出220，其中APS 110的输出被耦合到待机电路系统112的输入，虽然本发明的范围并不局限于此。当通过芯片使能输入218使闪存阵列100被禁止时，APS 110的输出可以被忽略。当通过芯片使能输入218使闪存阵列100被使能时，APS 110可以控制用于待机电路系统112的芯片使能输入218。在一个具体实施例中，APS可以操作为一个控制电路，以控制待机电路系统112，如图1所示，虽然本发明的范围并不局限于此。

当处理器没有正在改变闪存阵列100的输入时，例如没有改变地址，地址转换探测器(ATD)电路212可以不产生任何脉冲，例如当地址焊盘216上的信号没有变化时。地址焊盘216上的信号没有变化可以表明如图3所示的处理器314在这一操作中对闪存阵列100的使用已经完成，例如处理器314可能没有正在从闪存阵列100读取或者向闪存阵列100写入，或者可能没有正在地址线上提供地址活动。在这样的实施例中，因为APS110探测到ATD电路212没有产生脉冲，并且APS 110可以自动使待机电路系统112激活待机模式，所以不需要处理器314显式地指示闪存阵列100进入待机模式，虽然本发明的范围并不局限于此。

在一个具体实施例中，闪存阵列100可以在一条读指令完成前进入待机模式。在这样的实施例中，还可能使用单元选择输入214。在闪存阵列100通过单元选择输入214被选中的情况下，表明需要执行一条指令，使得闪存阵列110将不进入待机模式，直到任何读指令完成。一旦闪存阵列100还没有通过单元选择输入214被去除选中，并且ATD电路212没有产生任何脉冲，则APS 110可以使待机电路系统112激活待机模式，虽然本发明的范围并不局限于此。

在一个具体实施例中，处理器314可以延迟连续的读，例如时间大于读操作时间加上APS 110的内部延迟时间。在这样的实施例中，可以利用延迟元件210在单元选择输入214上引入一个延迟，以在APS 110使待机电路系统112激活待机模式前提供一个预定的等待时间，虽然本发明的范围并不局限于此。

在一个实施例中，APS 110可以包括延迟元件210、地址转换探测器212和组合逻辑，组合逻辑包括或非(NOR)门222和与非(NAND)门224。APS 110可以向待机电路系统112提供信号，例如在NAND门224输出端的修改过的芯片使能信号。在这样的实施例中，APS 110可以操作为自动控制电路，以启动待机电路112，虽然本发明的范围并不局限于此。因此，在处理器314没有在使用闪存阵列100的时候，APS 110可以降低闪存阵列100的功耗。在一个实施例中，术语使用可能意思是改变闪存阵列100的输入，以及等待从闪存阵列100的新的输出，虽然本发明的范围并不局限于此。如图2所示，APS 110可以使闪存阵列100自动进入待机模式，而不用处理器向闪存阵列100发送命令。当处理器314停止改变对闪存阵列100的输入，例如在地址焊盘216的寻址后，ATD电路212可以不输出任何脉冲。在一个实施例中，当ATD电路212没有在产生脉冲时，闪存阵列100可能没有在执行任务。闪存阵列100上的APS 110可以通过待机电路系统112，自动操作以使闪存阵列100进入待机模式，而不需要处理器314做出向闪存阵列100发出待机命令的主动决定，虽然本发明的范围并不局限于此。应该注意到，在本发明的一个实施例中，闪存阵列110可以在处理器314通过例如芯片使能输入218向其发出进入待机模式的特定命令时被置入待机模式，或者闪存阵列110可以在例如地址焊盘216上没有活动时自动被置入待机模式，或者闪存阵列110可以使用特定命令和自动检测功能的组合被置入待机模式，虽然本发明的范围并不局限于此。

现在参考图3，讨论根据本发明的一个实施例的含有闪存阵列的无线设备或终端的框图。无线设备300可以包括耦合到天线312上的收发机310。无线设备300可以是多种无线设备或终端中的一个或多个，包括但不限于蜂窝电话、移动电脑、个人数字助理等等，虽然本发明的范围并不局限于此。无线设备300可以包括处理器314，用于执行程序来控制并操作无线设备300。程序和/或数据可以存储在耦合到处理器314的闪存阵列100中。根据本发明的一个实施例，闪存阵列100可以实现例如参考图2所示出和描述的节电电路，例如在无线设备由电池供电时，向无线设备300提供功率节省，虽然本发明的范围并不局限于此。

虽然已经在一定具体程度上描述了本发明，但是应该认识到，本领域的技术人员可以改变其元素，而不脱离本发明的精神和范围。通过前面的描述，本发明的用于非易失性存储器的自动节电待机电路以及它带来的许多优点一定能够被理解，并且很清楚的是，可以对其部件在形式、结构以及安排上做出各种变化，而不脱离本发明的范围和精神，或者不会牺牲本发明的所有本质优点，前面提及的形式仅仅是本发明的示例性实施例，并不对本发明造成实质性的改变。权利要求将包括所有这些变化。

Claims (19)

1.一种装置，包括：

非易失性存储器阵列；和

节电电路，所述节电电路在对所述非易失性存储器阵列的输入端上没有活动的情况下，将所述非易失性存储器阵列置入待机模式。

2.如权利要求1所述的装置，其中所述节电电路被配置为将所述非易失性存储器阵列置入待机模式，而不需要处理器的介入。

3.如权利要求1所述的装置，所述输入端包括所述非易失性存储器阵列的地址线。

4.如权利要求1所述的装置，其中所述没有活动包括没有来自处理器的地址活动。

5.如权利要求1所述的装置，其中在预定的一段时间后，在对所述非易失性存储器阵列的输入端上没有活动的情况下，所述节电电路将所述非易失性存储器阵列置入待机模式。

6.如权利要求1所述的装置，所述节电电路包括：

延迟元件，所述延迟元件接收用于所述非易失性存储器阵列的芯片选择信号；

至少一个地址转换探测器，所述地址转换探测器探测所述非易失性存储器阵列地址线上的活动的不存在；和

逻辑电路，所述逻辑电路接收来自所述延迟元件和所述至少一个地址转换探测器的输出，以提供芯片使能输出来控制所述待机模式。

7.一种方法，包括：

判断在对非易失性存储器阵列的输入端上是否没有活动；以及

在没有活动的情况下，将所述非易失性存储器阵列置入待机模式。

8.如权利要求7所述的方法，所述置入包括提供芯片使能输出以控制所述待机模式。

9.如权利要求7所述的方法，所述置入包括将所述非易失性存储器阵列置入待机模式而不需要由处理器提供的命令。

10.如权利要求7所述的方法，所述判断包括判断在所述非易失性存储器阵列的地址输入端上是否有活动。

11.如权利要求7所述的方法，还包括判断所述非易失性存储器阵列是否被选中，以及在芯片选择输入表明所述非易失性存储器阵列没有被选中时，执行所述置入。

12.如权利要求7所述的方法，还包括判断所述存储器阵列是否利用单元选择输入而被选中，在所述单元选择输入上引入延迟，并且当所述单元选择输入指示所述非易失性存储器阵列没有被选中时，执行所述置入。

13.一种方法，包括：

当芯片使能输出指示非易失性存储器阵列没有被使能时，或者当所述非易失性存储器阵列的至少一个地址输入端上没有活动时，或者当单元选择输入指示所述非易失性存储器阵列没有被选中时，向所述非易失性存储器阵列的待机电路的输入端提供芯片使能输出，用于控制所述存储器阵列的待机模式，以使所述待机电路激活所述非易失性存储器阵列的待机模式。

14.如权利要求13所述的方法，还包括在所述单元选择输入上引入延迟。

15.一种装置，包括：

无线收发机；

非易失性存储器阵列；和

节电电路，所述节电电路控制所述非易失性存储器阵列的待机模式。

16.如权利要求15所述的装置，所述节电电路控制所述待机模式的操作，而不需要处理器介入。

17.如权利要求15所述的装置，所述节电电路基于被提供给所述非易失性存储器阵列的芯片使能输入、地址输入和单元选择输入中的至少一个或者多个，提供芯片使能输出，以控制所述待机模式的操作。

18.如权利要求15所述的装置，当所述节电电路探测到在对所述非易失性存储器阵列的至少一个输入端上没有活动时，所述节电电路激活待机模式。

19.如权利要求15所述的装置，所述节电电路包括至少一个地址转换探测器，用于探测对所述非易失性存储器阵列的至少一个输入端上的活动的不存在。