CN108028068B - 用于存储器系统的电压电平检测的设备和方法 - Google Patents

Abstract

设备可以包含检测电路，其配置为检测主机时钟线上的主机时钟信号的存在，并且在检测主机时钟信号时检测主机供电电压的电平。检测电路可以基于主机供电电压的所检测的电平将核心调节器配置为在调节模式中或在旁路模式中。此外，非易失性存储器系统的模拟电路的组件可以被划分到不同的供电电压域中，在休眠期间接收一个供电电压的那些组件是有效的而在休眠期间接收不同的供电电压的那些组件是无效的。

Description

用于存储器系统的电压电平检测的设备和方法

发明背景

嵌入式非易失性存储器系统可以从主机接收第一供电电压VCC和第二供电电压VCCQ。不同主机可以供应不同电平的第二供电电源VCCQ。例如，一些主机可以供应3.3伏特或1.8伏特的第二供电电压，而其他主机可以供应1.2伏特的第二供电电压。为了与不同主机和主机可以供应的第二供电电压VCCQ的可能不同的电平兼容，嵌入式非易失性存储器系统已经配置有硬接线配置管脚和/或不同的基板设计，这是昂贵的并且难以逻辑地管理。可以期待可以检测第二供电电压VCCQ的各种电平且不需要附加的配置管脚或不同基板设计的较不昂贵的检测机构。

此外，嵌入式非易失性存储器系统可以包含配置为向核心(core)递送电力和时钟信号的模拟电路，以及进行其他功能。模拟电路可以从与其通信的主机系统来接收供电电压。模拟电路的当前配置可以是稳健(robust)的(即，它们最小地暴露于供电电压的固有噪声)，以及与供电电压的当前电平兼容。然而，由于主机技术中的改变，一些主机系统可以供应在低于当前电平的电平处的供电电压。当前模拟电路配置可以不与这些较低的供电电压电平兼容。与不同电平兼容的模拟电路配置是可期待的，不同主机可以将该不同电平处的供电电压供应到模拟电路。

附图说明

并入本说明书并构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。只要方便，在整个附图中将使用相同的附图标记来表示相同或相似的元件。

图1是示例电子系统的框图，其包含设备的主机系统和嵌入式多媒体卡(eMMC)系统。

图2是图1的eMMC系统的模拟电路的电路组件的框图，其可以用于将核心供电电压和核心电压稳定信号提供给eMMC系统的核心逻辑电路。

图3是将核心供电电压和核心电压稳定信号供应到eMMC系统的核心逻辑电路的示例方法的流程图。

图4是图1的eMMC系统的各种示例的模拟电路的电路组件和核心逻辑电路的电路组件的示例布置的框图。

图5是以高功率模式和低功率模式配置eMMC系统的模拟电路的组件的示例方法的流程图。

图6是示例布置的框图，在该示例布置中模拟电路的电路组件被包含在单个供电电压域中。

发明内容

以下实施例描述了用于在期望的操作模式下使用主机时钟信号来配置核心调节器的存储器系统、装置以及相关方法。以下的实施例还描述了用于模拟电路布置的存储器系统、装置和相关方法，该模拟电路布置包含多个供电电压域，在该多个供电电压域中可以配置eMMC系统的模拟电路的电路组件。

在第一实施例中，设备可以包含核心逻辑电路、主机时钟检测电路和核心调节器。主机时钟检测电路可以配置为检测主机时钟信号。核心调节器可以配置为接收供电电压，并且基于供电电压将核心供电电压供应到核心逻辑电路。基于主机时钟信号的检测，核心调节器可以配置为将核心供电电压供应为调节的电压或未调节的电压。

在第二实施例中，方法可以包含：采用核心调节器从主机系统接收主机供电电压；采用主机时钟检测电路检测主机时钟线上的主机时钟信号的存在；并且基于检测主机时钟信号的存在，采用核心调节器将核心供电电压作为调节的电压或未调节的电压来供应给核心逻辑电路。

在一些示例实施例中，响应于主机时钟信号的检测，主机时钟检测电路可以将通知发送到主机供电电压电平检测电路。响应于通知的接收，主机供电电压电平检测电路可以检测供电电压的电平，并且基于供电电压的所检测的电平将核心调节器配置为将核心供电电压供应为调节的电压或未调节的电压。

在一些示例实施例中，主机供电电压电平检测电路可以产生控制信号，并且将该控制信号发送到核心调节器，该控制信号将核心调节器配置为将核心供电电压供应为调节的电压。

在一些示例实施例中，在预定的时间周期期间，主机接口电路可以接收主机时钟线上的主机时钟信号，并且在预定的时间周期期满时，接收同步命令。在预定的时间周期内，主机时钟检测电路可以检测主机时钟线上的主机时钟信号。

在一些示例实施例中，基于主机时钟信号的检测，加电检测电路可以将通知发送到核心逻辑电路，这可以指示供电电压是稳定的。

在一些示例实施例中，当供电电压的所检测的电平对应于第一预定的电压电平，主机供电电压电平检测电路可以产生且输出核心调节器控制信号，使得核心调节器配置为将核心供电电压输出为调节的电压，并且当供电电压的所检测的电平对应于第二预定的电压电平时，主机供电电压电平检测电路可以产生并输出核心调节器控制信号，使得核心调节器配置为将核心供电电压输出为未调节的电压。

在一些实施例中，在配置为将核心供电电压供应为调节的电压或未调节的电压之前，所述核心调节器的输出是浮置(floating)的或高阻抗状态。

在一些实施例中，至少一个第二调节器可以配置为将至少一个第二供电电压供应到延迟锁定回路(delay locked loop)电路、锁相回路电路、核心逻辑电路的物理层接口中的至少一个。基于主机时钟信号的检测，至少一个第二调节器可以配置为将至少一个第二供电电压作为调节的电压或未调节的电压来供应到核心逻辑电路。

在第三实施例中，设备可以包含核心逻辑电路和模拟电路。模拟电路可以包含：第一电压域电路，其配置为在第一功率模式和第二功率模式二者下从主机系统接收第一主机供电电压。第一电压域电路可以包含第一调节器电路，该第一调节器电路配置为将第一调节器供电电压供应到核心逻辑电路。模拟电路还可以包含第二电压域电路，该第二电压域电路配置为在第二功率模式下而不是在第一功率模式下从主机系统接收第二主机供电电压。第二电压域电路可以包含第二调节器电路或者时钟发生电路中的至少一个，该第二调节器电路配置为将至少一个第二调节器供电电压供应到核心逻辑电路，该时钟发生电路配置为将时钟信号供应到核心逻辑电路。

在一些示例实施例中，第二调节器电路可以配置为将至少一个第二调节器供电电压供应到延迟锁定回路电路、锁相回路电路、核心逻辑电路的物理层接口中的至少一个。第一电压域电路还可以包含：能隙(bandgap)发生器电路，其配置为基于第一主机供电电压来产生参考电压并且将参考电压供应到所述第一调节器电路。第一调节器电路可以配置为基于第一主机供电电压和参考电压二者的接收来产生第一调节器供电电压。第一电压域电路还可以包含电荷泵电路和预调节器电路。电荷泵电路可以配置为基于第一主机供电电压产生电荷泵电压，并且将电荷泵电压供应到预调节器电路。预调节器电路可以配置为基于电荷泵电压来产生预调节电压，并且将预调节器电压供应到能隙发生器电路。

在一些示例实施例中，核心逻辑电路的处理电路可以配置为检测模拟电路从第一功率模式切换到第二功率模式，并且响应于该检测，在保持第一电压域电路使能时，禁用第二电压域电路。

在一些示例实施例中，第二电压域电路可以包含模拟测试电路或过程-电压-温度传感器(program-voltage-temperature sensor)电路中的至少一个。

在一些示例实施例中，非易失性存储器系统可以是嵌入式多媒体卡。

其他实施例是可能的，并且实施例中的每一个可以单独使用或者组合在一起使用。相应地，参考所附的附图将描述各种实施例。

具体实施方式

如上文的背景部分所提及，一些主机系统可以用3.3V或1.8V的供电电压VCCQ来供应嵌入式多媒体卡(eMMC)系统，而其他主机系统可以用在诸如1.2V的较低电压处的供电电压VCCQ来供应eMMC系统。以下的实施例描述用于使用主机时钟信号来确定何时检测供电电压VCCQ的电平以便在期望的操作模式下配置核心调节器的存储器系统、装置和相关方法。以下的实施例还描述了用于包含多个供电电压域的模拟电路布置的存储器系统、设备和相关方法，在该多个供电电压域中可以配置eMMC系统的模拟电路的电路组件。

图1是电子系统100的框图，该电子系统100包含主机系统102和嵌入式多媒体卡(eMMC)系统。eMMC系统104可以是配置为根据eMMC标准或说明(诸如JEDEC固态技术协会嵌入式多媒体卡电子标准(下文称为“JEDEC eMMC标准”))来操作的任何存储器装置或储存模块。主机系统102可以是配置为与eMMC系统104通信和/或操作的任何电子系统或装置。

如图1中所示，eMMC系统104可以包含非易失性存储器106，其可以包含多个非易失性存储器元件或单元，每个多个非易失性存储器元件或单元配置为储存一个或多个数据位。非易失性存储器元件或单元可以是任何合适的非易失性存储器单元，诸如在二维和/或三维配置中的NAND闪速存储器单元和/或NOR闪速存储器单元。存储器单元可以采用固态(例如，闪存)存储器单元的形式，并且可以是一次可编程的、少次可编程的或者多次可编程的。

eMMC系统104还可以包含核心逻辑电路108，该核心逻辑电路108执行用于在非易失性存储器106中的数据的储存的存储器管理功能。示例存储器管理功能可以包含但不限于：与主机系统102通信，其包含接收、处理和响应于主机请求或命令(诸如读取、写入、擦除和从主机系统102接收的状态请求/命令)；将非易失性存储器106格式化以确保它被适当地操作；映射出坏存储器单元；分配空闲单元来替换未来失效的单元；并且在不同状态(操作模式和/或功耗模式)之间变换eMMC系统104。在操作中，当主机系统102需要从非易失性存储器106读取数据或者将数据写入到非易失性存储器106时，其可以与核心逻辑电路108通信。如果主机系统102提供待读取/写入数据的逻辑地址，则核心逻辑电路108可以将从主机系统102接收的逻辑地址转换为非易失性存储器106中的物理地址。其他存储器管理功能还可以包含但不限于，损耗均衡(分布写入以避免损耗存储器的在其他情况下将重复写入到的指定块)和垃圾收集(在块满了后，仅将数据的有效页移动到新的块，所以可以擦除和重复使用满的块)。

此外，eMMC系统104可以包含存储器接口(I/F)110，该存储器接口(I/F)110在核心逻辑电路108和非易失性存储器106之间提供接口。核心逻辑电路108可以配置为，将数据和命令经由存储器接口110与非易失性存储器106通信，以将数据储存在非易失性存储器106中和/或从非易失性存储器106读取数据。eMMC系统104还可以包含与主机系统102通信的主机接口112。主机接口112可以耦接到通信总线114，在该通信总线114上接口112将信号发送到主机系统102以及从主机系统102接收信号。主机接口112可以包含配置为产生信号(诸如通过在通信总线114的线上拉高到高电平和拉低到低电平)的驱动器电路。

通信总线114可以包含：主机时钟线CLK_HOST，在主机时钟线CLK_HOST上主机系统102可以将主机时钟信号发送到eMMC系统104；数据线DAT[7：0](即，八个数据线DAT0至DAT7)，在数据线DAT[7：0]上主机系统102和eMMC系统104可以彼此通信数据信号；以及命令线CMD，在命令线CMD上主机系统102和eMMC系统104可以彼此通信命令信号并彼此响应。数据信号可以包含主机系统102想要储存在eMMC系统104中的数据或者从eMMC系统104读取的数据。作为示例，从主机系统102发送的命令信号可以指导或请求eMMC系统104进行一些新行为，诸如进行操作、变换到某一状态、或者与所请求的信息响应。作为示例，从eMMC系统104发送的响应信号可以确认接收了命令信号，指示进行了指令/行为，或包含所请求的信息。主机时钟信号可以通过提供由eMMC系统104来取样时钟和数据信号的时间和/或速率来设定通信总线114的频率和/或控制数据流。

eMMC系统104还可以包含模拟电路116，其将多个调节器供电电压提供到核心逻辑电路108且包含核心供电电压。此外，模拟电路116电路可以提供基本时钟信号(base clocksignal)CLK_BASE，一个或多个过程-电压-温度(PVT)信号和核心电压稳定信号VDD_CORE_OK，其指示了核心供电电压是否处于稳定电平。核心逻辑电路108可以将一个或多个控制信号发送到模拟电路116来配置、编程、使能和/或禁用模拟电路116的各种组件。下面描述模拟电路116的其他细节。

根据JEDEC eMMC标准，eMMC系统104可以配置为以多个不同操作模式进行操作，并且在各种模式中配置成一个或多个状态。操作模式可以包含装置识别模式，在该装置识别模式期间主机系统102可以重置eMMC系统104、采用eMMC系统104来验证操作电压范围和存取模式、以及识别eMMC系统104并将相对装置地址(RCA)分配到eMMC系统104。此外，操作模式可以包含数据传送模式，在该数据传送模式下，eMMC系统准备处理与数据的传送相关联的主机命令(诸如主机读取和写入命令)，和/或进行数据储存和/或传送操作。在一些eMMC配置中，eMMC系统104还可以配置为以启动模式(boot mode)进行操作，在该启动模式期间主机系统102可以从eMMC系统104读取某一启动数据。其他操作模式可以是可能的，并且通常，在eMMC系统进入到数据传送模式中之前可以在装置识别模式和/或以启动模式中初始化eMMC系统104。

在eMMC系统104进入到操作模式中之前，eMMC系统104可以采用主机系统102进行初始上电(power up)过程(或重启(power cycle))。在上电过程期间，主机系统102可以开始将多个供电电压供应给eMMC系统104，用来操作eMMC系统104的组件。多个供电电压可以包含在第一供电线118上供应的第一供应电压VCC和在第二供电线120上供应的第二供应电压VCCQ。如图1中所示，第一供应电压VCC可以被发送到非易失性存储器106和存储器接口110。此外，作为eMMC系统104的配置的一些示例，如下文其他细节所描述并且由虚线箭头122指示的，还可以将第一供电电压VCC供应给模拟电路116。此外，可以将第二供电电压VCCQ发送到主机接口112以及发送到模拟电路116。

主机系统102可以配置为供应对应于多个预定的电压电平中的一个处的第一供电电压VCC和第二供电电压VCCQ中的每一个。示例的预定的电压电平可以包含3.3伏特(V)、1.8V、1.2V，但是其他预定的电压电平可以是可能的。此外，预定的电压电平中的每一个可以与关联的电压范围相关和/或在关联的电压范围内，该关联的电压范围具有预定的最小电平和预定的最大电平。根据主机系统102的配置，不同主机系统102可以至少供应不同电平处的第二供电电压VCCQ。为了说明，一些示例主机系统102可以供应对应于3.3V电平的1.8V电平的电平处的第二供电电压VCCQ，而其他示例主机系统102可以供应对应于较低预定的电压电平(诸如1.2V)的电平处的第二供电电压VCCQ。

如下面其他细节所描述的，模拟电路116的核心调节器可以接收第二供电电压VCCQ并且由第二供电电压VCCQ供电。在接收第二供电电压VCCQ时，核心调节器可以产生核心供电电压，并且将核心供电电压供应给核心逻辑电路。核心供电电压可以是调节的电压，其中核心调节器可以配置为将核心供电电压维持在目标电压电平处和/或在目标电压范围内。核心调节器可以包含运算放大器(op-amp)或其他类似的电路，以产生和调节核心供电电压。这样的调节器电路可能需要在输入到核心调节器的第二供电电压VCCQ的电平和输出的核心供电电压的目标电平之间的足够大的电压降或差异，以便对调节器电路进行适当地操作或如所期望地操作。同样地，如果第二供电电压VCCQ的电平比核心供电电压的目标电平大得多，那么核心调节器的输入和输出之间的电压降或差异可以是足够大的，足以让核心调节器来适当地运行或操作。在这个情形下，当电压降足够大时，核心调节器可以配置为正常地操作来产生调节的核心供电电压。替代地，如果第二供电电压VCCQ的电平足够接近核心供电电压的目标电平使得核心调节器的输入和输出之间的电压降或差异对于核心调节器而言太小以致于不能适当地运行或操作，则在核心调节器不进行任何调节的情况下，供应到核心调节器的输入的第二供电电压VCCQ可以直接绕开核心调节器的输出。换言之，核心调节器可以将其核心供电电压输出为未调节的电压。

为了核心调节器能够处理不同电平(不同主机系统102可以将该不同电平处的第二供电电压VCCQ供应给eMMC系统104)，核心调节器可以配置为调节模式和旁路模式(bypass mode)两者。在调节模式中，核心调节器可以配置为输出调节的电压。在旁路模式中，核心调节器可以配置为输出未调节的电压。如下面进一步详细地描述的，模拟电路116可以配置为检测第二供电电压VCCQ的电平，以便于确定是以调节模式还是以旁路模式来配置核心调节器。模拟电路116还可以配置为，基于对存在在通信总线114的主机时钟线CLK_HOST上进行通信的主机时钟信号的检测来确定何时检测电平。模拟电路116还可以使用主机时钟信号的检测来发送核心电压稳定信号VDD_CORE_OK。

图2示出了模拟电路116的电路组件的框图，该模拟电路可以用于将核心供电电压VDD_CORE和核心电压稳定信号VDD_CORE_OK提供到核心逻辑电路108。核心逻辑电路108可以接收核心供电电压VDD_CORE和核心电压稳定信号VDD_CORE_OK。核心逻辑电路108可以以核心电压VDD_CORE供电，以便进行其存储器管理功能。与此相反，在不采用核心供电电压VDD_CORE供电的情况下，核心逻辑电路108可能不能够进行其存储器管理功能。

核心电压稳定信号可以起到重置信号的功能，该重置信号将核心逻辑电路108配置成有效模式(active mode)或重置模式。在有效(active)模式下，核心逻辑电路108可以响应于主机命令。替代地，在重置模式下，核心逻辑电路108可以不响应于主机命令。如果核心电压稳定信号VDD_CORE_OK指示了核心供电电压VDD_CORE是稳定的，则核心逻辑电路108可以配置成有效模式并且响应于主机命令。替代地，如果核心电压稳定信号VDD_CORE_OK指示了核心电供电电压不是稳定的(或是不稳定的)，则核心逻辑电路108可以配置成重置模式并且不响应于主机命令。

模拟电路116可以包含核心调节器202，该核心调节器202配置为产生核心供电电压VDD_CORE并且将核心供电电压VDD_CORE提供到核心逻辑电路108。模拟电路116还可以包含加电检测电路204，其配置为产生并且提供核心电压稳定信号VDD_CORE_OK。

模拟电路116还可以包含附加的电路，其指导或识别核心调节器202和加电检测电路204何时以什么电平配置和/或如何配置，以便用于核心调节器202产生和提供核心供电电压VDD_CORE并且用于加电检测电路204产生和提供核心电压稳定信号VDD_CORE_OK。附加的电路可以包含主机时钟检测电路206，该主机时钟检测电路206配置为检测主机时钟线CLK_HOST上的主机时钟信号的存在或缺失，这继而可以是主机系统102已经发送主机时钟信号的指示和/或主机接口112已经从主机系统102接收主机时钟VCCQ信号的指示。此外，模拟电路116可以包含配置为检测第二供电电压VCCQ的VCCQ检测电路208。如图2中所示的，核心调节器202、加电检测电路204、主机时钟检测电路206和VCCQ检测电路208中的每一个可以配置为接收第二供电电压VCCQ，以进它们的相应的功能。

在上电过程期间，主机系统102可以开始将第一和第二供电电压VCC、VCCQ供应到eMMC系统104。首先，第一和第二供电电压VCC、VCCQ的电平可以从0V(或一些其他初始电压电平)开始斜升(ramp up)。当主机系统102检测第二供电电压VCCQ已经达到或斜升到与要供应第二供电电压VCCQ的预定的电压电平相关联的最小电平时，主机系统102可以开始将主机信号线CLK_HOST上的主机时钟信号发送到主机接口112。在发送主机时钟信号时，主机系统102则可以等待预定的时间周期。一旦预定的时间周期期满，主机系统102可以将初始同步命令CMD1发送到eMMC系统104，以开始谈判操作电压范围，主机系统102和eMMC系统104将要在该操作电压范围处通信在通信总线114上信号。预定的时间周期(其他情况下称为序列长度)是一毫秒(1ms)、主机时钟信号的74个时钟周期、供应斜升的时间或在eMMC系统104可以是在启动模式下的启动操作周期中的最长的一个。因此，在发送初始同步命令CMD1之前，主机系统102可以从其开始发送主机时钟信号的时间等待至少1ms。

因为主机系统102可以不开始发送主机时钟信号，直到第二供电电压VCCQ达到关联的最小电平，然后主机时钟信号的检测可以指示已经达到最小电平，这继而可以指示合适的时间以检测第二供电电压VCCQ，以确定将核心调节器202设定成调节模式还是旁路模式。除非另有说明，如果尚未检测到主机时钟线CLK_HOST上的主机时钟信号的存在，则第二供电电压VCCQ可能还未达到或斜升到其最小电平，这可以指示检测第二供电电压VCCQ的电平是为时过早的，以便确定将核心调节器设定成调节模式还是旁路模式。

如图2中所示的，在一个示例配置中，主机时钟检测电路206可以具有耦接到主机时钟线CLK_HOST的输入210，以检测主机时钟线CLK_HOST上的主机时钟信号的存在或缺失。其他示例配置也是可能的。例如，如由虚线箭头212所指示的，主机时钟检测电路206可以从主机接口112接收主机时钟信号，以便进行检测。

当主机时钟检测电路206检测主机时钟信号时，主机时钟检测电路206可以通知检测的VCCQ检测电路208。主机时钟检测电路206可以通过将通知信号VCCQ_VALID发送到VCCQ检测电路208(诸如通过将输出的通知信号VCCQ_VALID的电平从低电平转换到高电平，反之亦然)来如此进行。主机时钟检测电路206可以包含各种电路配置中的任何一种，以检测主机时钟线CLK_HOST上的主机时钟信号的存在。在一个示例中，主机时钟检测电路206可以包含计数器电路，该计数器电路检测时钟循环(clock cycle)并且对其检测的时钟循环的数量进行计数。当时钟循环的数量达到阈值数量时，计数器电路可以确定主机时钟信号存在并且将通知信号VCCQ_VALID发送到VCCQ检测电路208。在另一个示例中，主机时钟检测电路206可以包含边沿检测器电路，该边沿检测器电路配置为检测上升沿和/或下降沿以便检测主机时钟信号的存在。如果由边沿检测器电路检测的边沿的数量达到阈值数量，则边沿检测器电路可以确定主机时钟信号存在并且将通知信号VCCQ_VALID发送到VCCQ检测电路208。用于主机时钟检测电路206的其他电路配置可以是可能的。

响应于接收通知信号VCCQ_VALID，VCCQ检测电路208可以确定检测第二供电电压VCCQ的电平并且检测该电平是多少。基于所检测的电平，VCCQ检测电路208可以确定将核心调节器202配置为调节模式还是旁路模式。特别地，如果第二供电电压VCCQ的所检测的电平指示了在第二供电电压VCCQ的电平和核心供电电压VDD_CORE的目标电平之间的电压降或差异是足够大的，足以让核心调节器202适当地运行，则VCCQ检测电路208可以确定将核心调节器202配置成调节模式。替代地，如果第二供电电压VCCQ的所检测的电平指示了在第二供电电压VCCQ的电平和核心供电电压VDD_CORE的目标电平之间的电压降或差异对于适当地运行核心调节器202是太小的，则VCCQ检测电路208可以确定将核心调节器202配置成旁路模式。基于该确定，VCCQ检测电路208可以将控制信号VCCQ_HV输出到核心调节器202，这将核心调节器202配置为调节模式或旁路模式。

作为说明，在一个示例配置中，核心供电电压VDD_CORE的目标电平可以是1.2V。针对主机系统102发送1.8V或更大的第二供电电压VCCQ的主机配置，电压降或差异对于适当地操作核心调节器202可以是足够大的。同样地，可以期望的是，核心调节器202以调节模式来操作并且监控核心供电电压VDD_CORE的电平，以将电平维持在电压范围内，使得核心供电电压VDD_CORE是调节的电压。替代地，低于1.8V的电压电平可以提供的电压降太小以致于核心调节器202不能适当地运行。同样地，在接收了小于1.8V的第二供电电压VCCQ时，核心调节器202可以以旁路模式来操作，在该旁路模式下，核心调节器202在没有进行任何调节的情况下直接将第二供电电压VCCQ发送到其的输出，并且将第二供电电压VCCQ输出为核心供电电压VDD_CORE。换言之，在旁路模式下，核心调节器202可以不监控核心供电电压的电平VDD_CORE来将电平维持在电压范围内。这样，在旁路模式下，输出的核心供电电压VDD_CORE(即，第二供电电压VCCQ)是未调节的电压。因此，在上电期间，如果VCCQ检测电路208检测第二供电电压VCCQ的电平为1.8V或更大，则VCCQ检测电路208可以在以调节模式配置核心调节器202的电平处或者采用以调节模式配置核心调节器202的方式，来输出控制信号VCCQ_HV。替代地，如果VCCQ检测电路208检测第二供电电压VCCQ的电平小于1.8V，则VCCQ检测电路208可以在以旁路模式配置核心调节器202的电平处或者采用以旁路模式配置核心调节器202的方式来输出控制信号VCCQ_HV。

响应于控制信号VCCQ_HV的接收，核心调节器202可以将其自身配置成调节模式或旁路模式，并且根据其配置的模式开始供应核心供电电压VDD_CORE。在调节模式下，核心调节器202可以将反馈用于监控核心供电电压VDD_CORE的电平，以便将核心供电电压VDD_CORE的电平维持在恒定电平和/或在电压范围内。在该方式下，核心调节器202将核心供电电压VDD_CORE供应为调节的电压。在旁路模式下，可以不采用反馈，使得不监控核心供电电压VDD_CORE的电平以维持在恒定电平和/或在电压范围内。在该方式下，核心调节器202将核心供电电压VDD_CORE供应为未调节的电压。同样，在一些示例配置中，在控制信号VCCQ_HV的接收之前，核心调节器202的输出可以在高阻抗或浮置状态中。

此外或替代地，调节第二供电电压VCCQ来产生核心供电电压VDD_CORE可以包含减少第二供电电压VCCQ的噪声分量和/或产生核心供电电压VDD_CORE，以具有比第二供电电压VCCQ更高的电力供应抑制比(PSRR)。出于各种原因(诸如由于通过主机系统102的切换调节器来产生第二供电电压VCCQ而进行的切换、由主机接口电路112进行的高电压电平和低电压电平切换、和/或通信总线114和/或供电线118、120中的两者或一个上的电流的变化)，第二供电电压VCCQ可以具有非期望的高噪声分量。其他原因可以是可能的。减少第二供电电压VCCQ的噪声分量可以提高或优化核心逻辑电路108的性能。

此外，在一些示例配置中，调节第二供电电压VCCQ可以包含逐步降低第二供电电压VCCQ的电平——即核心供电电压VDD_CORE的电平低于第二供电电压VCCQ的电平。例如，如果第二供电电压VCCQ的电平是1.8V，并且核心供电电压VDD_CORE的目标电平是1.2V，则调节第二供电电压VCCQ以产生核心供电电压VDD_CORE可以包含将第二供电电压VCCQ的电平从1.8V逐步降低到1.2V。

替代地，如果核心调节器202配置为旁路模式，则核心调节器202可以将在其输入处接收的第二供电电压VCCQ在不进行调节的情况下直接发送到其输出。同样地，在旁路模式下，核心调节器202不监控核心供电电压VDD_CORE的电平以将电平维持在恒定电平或在电压范围内，与第二供电电压VCCQ的噪声分量相比，核心供电电压VDD_CORE的噪声分量不减少，并且核心供电电压VDD_CORE的电平不从第二供电电压VCCQ的电平逐步降低。

除了将核心调节器202配置为调节模式或旁路模式，VCCQ检测电路208可以指导加电检测电路204何时发送核心电压稳定信号VDD_CORE_OK。第二供电电压VCCQ到达相关联的最小值可以指示第二供电电压VCCQ以及继而核心供电电压VDD_CORE电平是在操作核心逻辑电路的稳定电平处。因为在第二供电电压VCCQ到达相关联的最小电平时，主机系统102发送主机时钟信号，则所以在主机时钟线CLK_HOST上通信主机时钟信号的时间，可以是将核心供电电压VDD_CORE是稳定的通知给核心逻辑电路108的合适的时间。同样地，当VCCQ检测电路208从正在通信的主机时钟信号的主机时钟检测电路206接收通知信号VCCQ_VALID时，VCCQ检测电路208可以使加电检测电路204能够将核心电压稳定信号VDD_CORE_OK发送到核心逻辑电路108。

在图2示出的示例配置中，用于以调节模式和旁路模式配置核心调节器202的控制信号VCCQ_HV还可以用于使能加电检测电路204。如图2中所示的，核心调节器202还可以将核心供电电压VDD_CORE供应到加电检测电路204。当响应于控制信号VCCQ_HV的接收而使能加电检测电路204时，然后当加电检测电路204从核心调节器202感测核心供电电压VDD_CORE时，加电检测电路204可以确定这是将核心供电电压VDD_CORE在稳定电平处通知给核心逻辑电路108的时间。继而，加电检测电路204可以将核心电压稳定信号VDD_CORE_OK发送到核心逻辑电路108，诸如通过将核心电压稳定信号VDD_CORE_OK的电平从低电平变换到高电平或者反之亦然。响应于核心电压稳定信号VDD_CORE_OK的接收，核心逻辑电路108可以接受并允许自身由核心供电电压VDD_CORE供电。

如图2中的箭头214所示，在核心逻辑电路108上电之后，核心逻辑电路108可以将核心逻辑电路108已经上电通知给主机接口112，诸如通过将通知信号或消息发送到主机接口112。在接收和/或检测通知时，诸如通过使用命令线CMD和/或数据线DAT[7：0]中的一个或多个，主机接口112可以将信号或消息发送到主机系统102，以指示核心逻辑电路108准备与主机系统102通信和/或处理主机命令。

图3是将核心供电电压和核心电压稳定信号供应到eMMC系统的核心逻辑电路的示例方法300的流程图。在块302处，eMMC系统可以开始从主机系统接收第一供电电压VCC和第二供电电压VCCQ。在块304处，eMMC系统可以开始在通信总线的主机时钟线上从主机系统接收主机时钟信号。可以至少由eMMC系统的主机接口来接收主机时钟信号。如前文所描述的，当其检测到第二供电电压VCCQ已经达到与预定的电压电平(以该预定的电压电平供应第二供电电压VCCQ)相关联的最小电平时，主机系统可以开始发送主机时钟信号。

在块306处，eMMC系统的主机时钟检测电路可以检测主机时钟线上的主机时钟信号的存在。在一些示例方法中，主机时钟检测电路可以通过直接地耦接到主机时钟线来检测时钟信号的存在，并且在主机时钟信号存在时接收主机时钟信号。在其他的示例方法中，主机时钟检测电路可以由主机时钟信号或指示了来自主机接口的时钟信号的接收的其他信号的接收来检测时钟信号的存在。此外，在块306处，响应于存在检测主机时钟信号，主机时钟检测电路可以将主机时钟信号的检测通知给VCCQ检测电路。

在块308处，VCCQ检测电路可以从主机时钟电路接收通知，并且作为响应来确定检测所接收的第二供电电压VCCQ的电平以及检测该电平是多少。在块310处，VCCQ检测电路可以基于第二供电电压VCCQ的所检测的电平来确定将核心调节器配置为调节模式还是旁路模式。如前文所描述的，如果第二供电电压VCCQ的电平足够高，使得在所检测的电平和核心供电电压的目标电平之间的差异或电压降对于让核心调节器适当地操作是足够大的，那么VCCQ检测电路可以确定将核心调节器配置为调节模式。替代地，如果第二供电电压VCCQ的电平是如下的电平：该电平使得在所检测的电平和核心供电电压的目标电平之间的差异或电压降太小而不能让核心调节器适当地操作，那么VCCQ检测电路可以确定将核心调节器配置为旁路模式。

在块312处，VCCQ检测电路可以发送一电平处的控制信号或者以一方式发送控制信号，该一电平和一方式指示了根据确定将调节器所配置为的模式。此外，在块312处，VCCQ检测电路可以将使能信号发送到加电检测电路，这使加电检测电路能够将核心电压稳定信号发送到核心逻辑电路。

在块314处，核心调节器可以接收控制信号，并且作为响应，该核心调节器配置为调节模式或旁路模式。此外，在块314处，核心调节器可以根据其配置的模式开始产生并且供应核心供电电压。在块316处，加电检测电路可以从VCCQ检测电路接收使能信号并且变成是使能的。此外，在块316处，当被使能时并且一旦从核心调节器感测核心供电电压，加电检测电路可以将核心电压稳定信号输出到核心逻辑电路，以指示核心供电电压是稳定的。

回顾图1，如先前所描述的，在上电过程以及装置在装置识别和/或启动模式期间变成初始化之后，eMMC系统104可以进入到数据传送模式中。当在数据传送模式下操作时，eMMC系统104可以配置为涉及数据的有源传送(active transfer)的多个状态，该多个状态包含传送状态、总线测试状态、发送数据状态、接收数据状态和编程状态。在数据传送模式下，eMMC系统104还可以配置为待机模式，其中eMMC系统104“待机”或者等待配置成涉及数据的有源传送的状态中的一个。此外，eMMC系统104可以配置为休眠状态，在该休眠状态下，功耗被最小化或者至少比在数据传送模式下来操作时的其他状态下进行操作的时候更低。当在休眠状态下时，eMMC系统104可以响应于由主机系统102发送的有限数量的命令(诸如仅将eMMC系统在休眠状态和待机状态之间变换的休眠/唤醒命令CMD5、以及将eMMC系统104重置的重置命令CMD0)。此外，当eMMC系统104在休眠状态下时，eMMC 104可以从主机系统102接收第二供电电压VCCQ而不是第一供电电压VCC，然而在其他状态下，eMMC系统104可以接收第一供电电压VCC和第二供电电压VCCQ两者。

图4更详细地示出了模拟电路116的各种电路组件以及核心逻辑电路的组件的示例布置的框图。核心逻辑电路108可以包含处理电路402，其可以配置为进行核心逻辑电路108的存储器管理功能。处理电路402可以包含硬件或者硬件和软件的组合。例如，处理电路402可以包含专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字逻辑电路、模拟电路、分立电路的组合、门、或者任何其他类型的硬件，或其组合。

核心逻辑电路108还可以包含存储器404，其可以包含易失性存储器(例如，随机存取存储器(RAM))、非易失性存储器(例如，只读存储器(ROM))、或其组合。存储器404可以储存软件或固件指令和/或某些数据结构(诸如地址转换数据结构)，处理电路402可以存取和/或执行来进行其存储器管理功能中的至少一些。此外，存储器404可以暂时地储存数据，该数据诸如在响应于主机写入命令而被传送到非易失性存储器106并且储存在非易失性存储器106中，和/或该数据诸如响应于主机读取命令而从非易失性存储器106被撷取并且被发送到主机系统102。

核心逻辑电路108还可以包含延迟锁定回路(DLL)电路406、锁相回路(PLL)电路408、和物理层接口(PHY)410。DLL电路406可以用于定时将数据在非易失性存储器106和存储器接口110之间传送。PLL电路408可以为在不同时钟域中操作的处理电路402的组件产生具有不同时钟速率或频率的不同时钟。物理层接口410可以在主机接口112(图1)和处理电路402之间提供电接口。

在图4中示出的示例布置中，模拟电路116的电路组件可以布置或配置到多个不同的供电电压域中的一个中，该多个不同的供电电压域包含第一供电电压VCC域412和第二供电电压VCCQ域414。第一供电电压域412中布置的电路组件可以基于第一供电电压VCC配置为接收和/或操作，并且第二供电电压域VCCQ 414中布置的电路组件可以基于第二供电电压VCCQ配置为接收和/或操作。

作为图4中所示的示例布置，模拟电路116的电路组件是处于第一供电电压域412还是第二供电电压域414可以取决于在eMMC系统104在睡眠状态下时该电路组件是否操作或被加电。在休眠状态期间不操作和/或不加电的那些电路组件可以配置为在第一供电电压域412中，而在休眠状态期间操作和/或被加电的那些电路组件可以配置为在第二供电电压域414中。

具体而言，第一供电电压域412可以包含DLL调节器416、PLL调节器418、PHY调节器420、模拟测试电路422、PVT传感器电路424和时钟发生(或振荡器)电路426。DLL调节器416可以配置为将DLL调节器供电电压VDD_DLL供应到DLL电路406，以供电DLL电路406。类似地，PLL调节器418可以配置为将PLL调节器供电电压VDD_PLL供应到PLL电路408，以供电PLL电路408，并且PHY调节器420可以配置为将PHY调节器供电电压VDD_PHY供应到物理接口电路410，以供电物理接口电路410。在图4中所示的示例配置中，调节器416、418、420中的每一个可以配置为接收第一供电电压VCC并且基于第一供电电压VCC来产生它们的相应的调节器供电电压。此外，诸如通过使用处理电路402，核心逻辑电路108可以配置为将控制信号DLL_Reg_Cntrl、PLL_Reg_Cntrl、PHY_Reg_Cntrl发送到相应的DLL、PLL和PHY调节器416、418、420，以使能和禁用相应的DLL、PLL和PHY调节器416、418、420。当被使能时，PLL、DLL和PHY调节器406、408、410可以能够供应它们的相应的调节器供电电压，并且当被禁用时，PLL、DLL和PHY调节器406、408、410可以被禁用和/或不能够供应它们的相应的调节器供电电压。

模拟测试电路422可以用于测试或调试(debug)。模拟测试电路可以包含可以配置为和/或切换到多个不同状态以便测试或调试模拟电路116的其他组件的多路复用器(multiplexer，MUX)电路。诸如通过使用处理电路402，核心逻辑电路108可以将控制信号Test_Cntrl发送到模拟测试电路422，以在其不同状态中的所期望的一个下配置模拟测试电路422。

PVT传感器电路424可以包含一个或多个传感器，其感测操作期间的一个或多个过程、电压或温度参数。PVT传感器电路424可以将PVT信息通信到核心逻辑电路108(诸如到处理电路402和/或PLL电路408)，这继而可以使用该信息来优化性能。例如，基于从PVT传感器电路424接收的感测的温度、电压和/或过程信息，处理电路402和/或PLL电路408可以确定增加、减少或维持一个或多个时钟信号的时钟速率，该一个或多个时钟信号被产生且用于定时以便于处理数据。诸如通过使用处理电路402，核心逻辑电路108可以发送传感器使能/禁用信号Sensor_En以使能和禁用PVT传感器电路424。

时钟发生或振荡器电路426可以配置为产生基本时钟信号CLK_BASE，其可以供应到处理电路402、DLL电路406和/或PLL电路408并且由处理电路402、DLL电路406和/或PLL电路408来使用，以便操作这些电路402、406、408并且使其进行它们的相应的功能。诸如通过使用处理电路402，核心逻辑电路108可以发送时钟使能/禁用信号Clk_En，以使能和禁用时钟发生电路426。

在休眠状态期间，处理电路402可以不在任何时钟脉冲上操作或处理数据和/或将数据通信到主机系统102。同样地，在休眠状态期间，因为时钟发生电路426所产生的基本时钟信号CLK_BASE不能由核心逻辑电路108使用，所以可以禁用时钟发生电路426。同样，因为在休眠状态期间不能使用由DLL电路406和PLL电路408产生的时钟信号，所以可以在休眠期间禁用DLL和PLL调节器416、418，以便使DLL和PLL电路406、408掉电(power down)。此外，物理接口410在休眠状态期间不能进行操作，并且因此可以禁用PHY调节器420。另外，当核心逻辑电路108是有效的并且处理电路402在时钟脉冲上进行操作时，模拟测试电路422和PVT传感器电路424可以与核心逻辑电路108结合使用，但是不能在核心逻辑电路108处于休眠状态下时使用。因此，在休眠状态期间，可以禁用模拟测试电路422和PVT传感器电路424。

此外，如图4中所示的，第一供电电压域412还可以包含第一预调节器428。如前文所描述的，调节器在产生其调节的输出电压时的一种功能可以是降低其接收的输入供电电压的噪声分量(或增加电力供应抑制比(PSRR))。因为DLL、PLL和PHY调节器416、418、420自身进行调节，所以减少第一供电电压VCC的噪声分量的预调节器可以不需要第一供电电压域412的这些组件。然而，为了最大化第一电源电压域412的其他非调节器组件(即，模拟测试、PVT传感器和时钟发生电路422、424、426)的性能，第一供电电压VCC在被提供给这些组件之前可以首先进行调节。因此，第一预调节器428可以配置在第一供电电压域412中，以接收第一供电电压VCC，基于第一供电电压VCC产生第一预调节电压Vprereg1，并且将第一预调节的电压Vprereg1供应到模拟测试、PVT传感器和时钟发生电路422、424、426中的每一个。

第二供电电压域414可以包含核心调节器430和加电检测电路432。参考图4所示和描述的模拟电路116的示例布置的核心调节器430和加电检测电路432可以与参考图2所示和描述的核心调节器202和加电检测电路204是相同的或相似的。特别是参考图4中的配置，核心调节器430可以配置为供应核心供电电压VDD_CORE，这可以用于供电处理电路402和存储器404的电路组件中的全部或至少一些。诸如通过使用处理电路402，核心逻辑电路108可以将控制信号核心_Reg_Cntrl发送到核心调节器430，以使能和禁用核心调节器430。此外，如前文参考图2所描述的，加电检测电路432可以采用核心电压稳定信号VDD_CORE_OK提供处理电路402，该核心电压稳定信号VDD_CORE_OK指示核心供电电压VDD_CORE的电平是稳定的。诸如通过使用处理电路402，核心逻辑电路108可以将控制信号POR_Prgm发送到加电检测电路432，以便校准加电检测电路432。特别地，取决于不同的环境，在不同的时间周期进行操作，预定的电平(在该预定的电平处核心调节器430要供应核心供电电压VDD_CORE)可以是不同的。为了确定核心供电电压VDD_CORE的电平是否是稳定的，加电检测电路432可以配置为将核心供电电压VDD_CORE的电平与参考电平进行比较。根据预定的电平(在该预定的电平处核心调节器430要供应核心供电电压VDD_CORE)，控制信号POR_Prgm可以用于设定参考电平。例如，如果环境变化使得核心调节器430要输出较高电平的核心供电电压VDD_CORE，则可以调整控制信号POR_Prgm来增加由加电检测电路432所使用的参考。

在休眠状态期间，处理电路402的至少部分可以保持有效或加电，以便响应于从主机系统102接收的休眠/唤醒命令CMD5，指导处理电路402将eMMC系统104从休眠状态变换到待机状态和/或重置命令CMD0，以重置eMMC系统104。为了处理电路402保持有效，在休眠状态下，核心调节器430可以保持有效并且将核心供电电压VDD_CORE提供到核心逻辑电路108。此外，由于核心逻辑电路108可能想要知道在休眠状态时接收的核心供电电压VDD_CORE是稳定的，因此在休眠状态期间，加电检测电路418还可以保持有效并且将核心电压稳定信号VDD_CORE_OK提供到核心逻辑电路108。

如图4所示，核心调节器430可以接收第二供电电压VCCQ，以产生核心供电电压VDD_CORE。然而，第二供电电压VCCQ对加电检测电路432的最佳操作可能是太嘈杂的，并且因此而不接收第二供电电压VCCQ，加电检测电路432可以从在第二供电电压域414中配置的第二预调节器434接收调节的电压Vprereg2，其可以配置为基于第二供电电压VCCQ来产生调节的电压Vprereg2。

如前文所描述的，为了适当地操作调节器，输入电压和输出电压之间的电压降或差异必须是足够大的。使得具有图4中示出的示例模拟电路布置的eMMC系统104可以与发送第二供电电压VCCQ的主机系统102兼容，该第二供电电压VCCQ的电平处第二供电电压VCCQ和调节的电压Vprereg2之间的电压降太小，因此第二供电电压域414可以包含电荷泵436，其配置为增加第二供电电压VCCQ的电平，以提供足够大的电压降。特别地，电荷泵436可以接收第二供电电压VCCQ并且基于第二供电电压VCCQ产生电荷泵电压Vcp。作为一些示例配置，电荷泵436可以配置为产生电荷泵电压Vcp，该电荷泵电压Vcp的电平大约是一个和一个半(1.5)倍的第二供电电压VCCQ的电平，但是其他配置是可能的。电荷泵436可以将电荷泵电压Vcp供应到第二预调节器434，并且第二预调节器434可以基于电荷泵电压Vcp来产生调节电压Vprereg2。

此外，在第一和第二供电电压域412、414二者的模拟电路组件可以使用参考电压，以进行它们的相应的功能。在图4中示出的示例布置中，能隙发生器438可以包含在第二供电电压域414中，并且配置为产生参考电压Vbg且将参考电压Vbg供应到DLL调节器416、PLL调节器418、PHY调节器420、模拟测试电路422、PVT传感器电路424、时钟发生电路426、核心调节器430、和加电检测电路432中的每一个。能隙调节器434可以配置为在第二供电电压域414中而不是在第一供电电压域412中，因为在休眠状态下核心调节器430和加电检测电路432可以保持有效和可操作。如图2中所示出，能隙发生器438可以从第二预调节器434接收调节的电压Vprereg2，并且基于调节的电压Vprereg2产生参考电压Vbg。

将模拟电路116的模拟电路组件划分成多个不同的供电电压域的除了图4中示出的示例布置之外的各种示例布置可以是可能的。总体上，第二供电电压域VCCQ414可以至少包含核心调节器414，其配置为在休眠状态期间保持核心逻辑电路108的部分有效或加电，以便在eMMC系统104在休眠状态中时，该部分与主机系统102可以发送的主机命令进行响应。此外，总体上，在休眠状态期间，第一供电电压域412可以包含不需要操作的至少一个模拟电路组件。

在替代性示例布置中，模拟电路116的电路组件的全部可以包含在单个供电电压域中，诸如第二供电电压VCCQ域414。与单个域布置相比，图4中所示的模拟电路116的多个域布置可以针对性能(特别是在电力供应抑制比(PSRR)的方面)提供更加稳健的解决方案。例如，如所提及的，主机系统102(图1)可以配置为供应第一供电电压VCC和第二供电电压VCCQ中的每一个，该第一供电电压VCC和第二供电电压VCCQ中的每一个的电平对应于多个预定的电压电平中的一个，诸如3.3、1.8和1.2V。这些电平针对不同主机系统配置和/或不同操作模式可以是不同的。针对单个域布置，其中在VCCQ域414中配置DLL调节器416、PLL调节器418和/或PHY调节器420，如果以较低的可能电压电平(例如，1.2V)供应第二供电电压VCCQ，则DLL、PLL和PHY调节器416、418、420可以配置成旁路模式，并且将不调节它们的相应的输出。此外，可以操作模拟测试、PVT传感器和时钟发生电路422、424、426，而不从第一预调节器428接收第一预先调节的电压Vprereg1。相反，它们可能正在接收第二供电电压VCCQ以进行操作，导致这些电路的性能退化。通过将模拟电路116的电路组件分开到两个供电电压域中(其中DLL、PLL和PHY调节器416、418、420以及模拟测试、PVT传感器和时钟发生电路422、424、426配置为在第一供电电压VCC域412中而不是在第二供电电压VCCQ域414中)，可以实现用于支撑第一和第二供电电压VCC和VCCQ的各种电压电平(例如，1.2V、1.8V和3.3V)的更加稳健的模拟IP解决方案。此外，图4中示出的配置不需要任何外部的分立组件并且对裸芯尺寸和待机电流具有最小的影响。在图4中所示出的示例的多个域布置的其他或附加的优势可以是可能的。

图5示出以高功率模式和低功率模式配置eMMC系统的模拟电路的组件的示例方法500的流程图。高功率模式可以是与在待机状态中或者在eMMC系统有效地传送数据的状态中的eMMC系统相关联的功耗模式，并且低功率模式可以是与休眠状态的eMMC系统相关联功耗模式。此外或替代地，高功率模式可以是eMMC系统从主机系统接收了比在低功率模式时更多供电电压的功耗模式。例如，在高功率模式下，eMMC系统可以从主机系统接收两个供电电压，并且在低low功率模式下，eMMC系统可以从主机系统接收一个供电电压。

在块502处，eMMC系统可以配置为成高功率模式并且从主机系统接收第一供电电压和第二供电电压。可以将第一供电电压供应到低功率模式下不操作的模拟电路的组件。接收第一供电电压的模拟电路的示例组件可以包含PLL调节器、DLL调节器、PHY调节器、模拟测试电路、PVT传感器电路、和时钟发生电路中的一个或多个。接收第二供电电压模拟电路的示例组件可以包含核心调节器和加电检测电路中的一个或多个。

核心调节器可以产生核心供电电压并且将核心供电电压供应到核心逻辑电路。在一些示例方法中，核心调节器可以基于第二供电电压和参考电压来产生核心供电电压。可以由能隙发生器产生并且提供参考电压。为了产生参考电压，电荷泵可以接收第二供电电压并且基于第二供电电压产生电荷泵电压。电荷泵可以将电荷泵电压供应到预调节器，该预调节器可以基于电荷泵电压产生调节的电压。预调节器可以将该调节的电压供应到能隙发生器，其可以使用调节的电压来产生参考电压。

在块504处，eMMC系统的核心逻辑电路的处理电路可以接收命令以进入到低功率模式中。在一些示例方法中，命令可以是休眠/唤醒命令，该休眠/唤醒命令指导处理电路来将eMMC系统从待机状态变换为休眠状态。在块506处，响应于接收命令，处理电路可以将一个或多个禁用信号发送到接收第一供电电压的电路组件。响应于接收禁用信号，接收第一供电电压的组件可以变成被禁用的并且不再进行它们相应的功能。此外，在块506处，处理电路可以不将任何禁用信号发送到接收第二供电电压的组件。因此，当处理电路接收命令以进入到低功率模式中时，接收第二供电电压的组件可以保持使能或有效。

在块508处，在禁用了接收第一供电电压的组件之后，处理电路可以将响应发送回主机系统，来指示eMMC系统准备进入到低功率模式中。在块510处，在将响应发送到主机系统之后，配置为接收第一供电电压的组件可以停止从主机系统接收第一供电电压，而配置为接收第二供电电压的组件可以继续从主机系统接收第二供电电压。通过继续接收第二供电电压，核心调节器可以继续将核心供电电压供应到处理电路的配置为检测来自主机系统的另一个命令的接收的至少部分，该来自主机系统的另一个命令指导eMMC系统进入到高功率模式中。此外，通过继续接收第二供电电压，加电检测电路可以继续操作，以通知处理电路核心供电电压是稳定的。

在块512处，主机系统可以确定，其需要eMMC系统进入到高功率模式中并且开始将第一供电电压发送到eMMC系统。因此，在块512处，eMMC系统的配置为接收第一供电电压的组件可以开始接收第一供电电压。配置为接收第二供电电压的组件可以继续从主机系统接收第二供电电压。

在块514处，处理电路可以接收命令以进入到高功率模式中。在一些示例方法中，命令可以是休眠/唤醒命令，其指导处理电路将eMMC系统从休眠状态变换到待机状态。在块516处，响应于接收命令，处理电路可以将一个或多个使能信号发送到接收第一供电电压的电路组件。响应于接收使能信号，接收第一供电电压的组件可以变成使能的，以进行它们相应的功能。此外，在块514处，由于这些组件已经是使能的，处理电路可以不将任何使能信号发送到接收第二供电电压的组件。因此，当处理电路接收命令以进入到高功率模式中时，接收第二供电电压的组件可以保持使能或有效。

在块518处，在使能了接收第一供电电压的组件之后，处理电路可以将响应发送回主机系统，来指示eMMC系统已经进入到高功率模式中。响应可以可能是到主机系统的指示(eMMC系统准备进行高功率模式下的行为，诸如高功率数据传送)。

在示例方法500中，将eMMC系统从高功率模式变换到低功率模式，然后再回到高功率模式。在其他示例方法中，可以将eMMC系统从低功率模式变换到高功率模式，并且然后回到低功率模式；仅从高功率模式变换到低功率模式；仅从低功率模式变换到高功率模式；或者总体上，通过进行图5中所描述的一些或所有操作来任意次数地从低功率模式变换到高功率模式或反之亦然。

此外，图2中所示的模拟电路116的电路配置和图4中所示的模拟电路116的电路配置可以实现在一起或不可以实现在一起。针对它们实现在一起的配置，主机时钟检测电路206和VCCQ检测电路208可以配置为在第二供电电压域414中。

此外或替代地，主机时钟检测电路206和VCCQ检测电路208可以配置有除图4中所示的模拟电路布置或配置之外的eMMC系统104的模拟电路布置或配置，包含模拟电路组件不被分成不同供电电压域而是其均接收诸如第二供电电压VCCQ的相同供电电压的配置。

图6示出了另一示例布置的框图，其中模拟电路116的电路组件(或至少在图4中所示出的布置中包含的那些组件)的全部包含在单个供电电压VCCQ域614中。另外如包含在VCCQ域614中所示出的是主机时钟检测电路206和VCCQ检测电路208。主机时钟检测电路206和VCCQ检测电路208可以配置为以与如前面参考图2所描述相同的方式进行操作。针对图6中所示的布置，除了将控制信号VCCQ_HV发送到核心调节器430和加电检测电路432，VCCQ检测电路208还可以将控制信号VCCQ_HV发送到DLL调节器416、PLL调节器418、PHY调节器420和第一预调节器428中的每一个，其中的每一个还可以配置为在调节模式和旁路模式下操作。如前文关于图2所描述的，基于由VCCQ检测电路208检测的第二供电电压VCCQ的电平，在调节模式或旁路模式下，VCCQ检测电路208可以输出控制信号VCCQ_HV来设定调节器416、418、420、428、430中的每一个。可以采用模拟电路116来实现主机时钟检测电路206和VCCQ检测电路208的其他方式，以便使基于主机时钟信号在调节模式或旁路模式下设定模拟电路116的一个或多个调节器可以是可能的。

此外，尽管参考配置为根据JEDEC eMMC标准通信的eMMC系统来描述以上eMMC系统配置和方法，但还可以采用除了eMMC系统之外的非易失性存储器系统(包含可移除的、固态驱动器、基于卡的或其他嵌入式存储器系统)来实现相似的配置和方法。此外，可以采用除了非易失性存储器系统之外的电子系统、装置或设备(包含了可以与主机系统/装置通信、从主机系统/装置接收供电电压和主机时钟信号的那些电子系统、装置或设备)来实现相似配置和方法。

其意图为，前述的详细描述被理解为对本发明可以采取的选择的形式的说明，而非作为本发明的限定。仅有以下权利要求(包含所有等同)旨在限定要求保护的发明的范围。最后，应该注意的是，本文所描述的任何优选实施例的任何方面都可以单独使用或相互结合使用。

Claims (19)

1.一种用于存储器系统的电压电平检测的设备，包括：

核心逻辑电路；

主机时钟检测电路，所述主机时钟检测电路配置为检测主机时钟信号；

核心调节器，其配置为接收供电电压，并且基于所述供电电压将核心供电电压供应到所述核心逻辑电路，其中所述核心调节器配置为，基于所述主机时钟信号的检测，将所述核心供电电压供应为调节的电压或未调节的电压；以及

至少一个第二调节器，所述第二调节器配置为将至少一个第二供电电压供应到延迟锁定回路电路、锁相回路电路、或所述核心逻辑电路的物理层接口中的至少一个，其中所述至少一个第二调节器配置为基于所述主机时钟信号的检测将所述至少一个第二供电电压作为调节的电压或未调节的电压供应到所述核心逻辑电路。

2.根据权利要求1所述的设备，还包括主机供电电压电平检测电路，其中所述主机时钟检测电路还配置为：

响应于所述主机时钟信号的检测，将通知发送到所述主机供电电压电平检测电路，并且

其中所述主机供电电压电平检测电路配置为：

响应于所述通知的接收，检测所述供电电压的电平；并且

基于所述供电电压的所检测的电平，将所述核心调节器配置为将所述核心供电电压供应为所述调节的电压或所述未调节的电压。

3.根据权利要求2所述的设备，其中所述主机供电电压电平检测电路配置为产生控制信号，并且将所述控制信号发送到核心调节器，所述控制信号将所述核心调节器配置为将所述核心供电电压供应作为所述调节的电压。

4.根据权利要求3所述的设备，还包括主机接口电路，所述主机接口电路配置为：

在预定的时间周期期间，接收主机时钟线上的所述主机时钟信号；并且

在所述预定的时间周期期满时，接收同步命令，

其中所述主机时钟检测电路配置为在所述预定的时间周期内检测所述主机时钟线上的所述主机时钟信号。

5.根据权利要求1所述的设备，还包括加电检测电路，以基于所述主机时钟信号的检测将通知发送到所述核心逻辑电路，所述通知指示所述供电电压的电平是稳定的。

6.根据权利要求2所述的设备，其中所述主机供电电压电平检测电路还配置为：

当所述供电电压的所检测的电平对应于第一预定的电压电平时，产生且输出所述核心调节器控制信号，使得所述核心调节器配置为将所述核心供电电压输出为所述调节的电压；并且

当所述供电电压的所检测的电平对应于第二预定的电压电平时，产生且输出所述核心调节器控制信号，使得所述核心调节器配置为将所述核心供电电压输出为所述未调节的电压。

7.根据权利要求6所述的设备，其中所述第一预定的电压电平高于所述第二预定的电压电平。

8.根据权利要求6所述的设备，其中所述第一预定的电压电平和所述核心供电电压的目标电平之间的差异高于阈值差异电平，并且其中所述第二预定的电压电平和所述核心供电电压的目标电平之间的差异低于阈值差异电平。

9.根据权利要求1所述的设备，其中在配置为将所述核心供电电压供应为所述调节的电压或所述未调节的电压之前，所述核心调节器的输出处于浮置或高阻抗状态。

10.一种用于存储器系统的电压电平检测的方法，包括：

采用核心调节器从主机系统接收主机供电电压；

采用主机时钟检测电路来检测主机时钟线上的主机时钟信号的存在；以及

采用所述核心调节器，基于检测所述主机时钟信号的存在，将核心供电电压作为调节的电压或未调节的电压供应到核心逻辑电路；以及

采用至少一个第二调节器，将至少一个第二供电电压供应到延迟锁定回路电路、锁相回路电路、或所述核心逻辑电路的物理层接口中的至少一个，其中基于所述主机时钟信号的检测将所述至少一个第二供电电压作为调节的电压或未调节的电压供应到所述核心逻辑电路。

11.根据权利要求10所述的方法，还包括：

采用主机供电电压检测电路从所述主机时钟检测电路接收已经检测到所述主机时钟信号的存在的通知；

响应于接收所述通知，采用所述主机供应检测电路来检测所述主机供电电压的电平；以及

基于检测所述主机供电电压的电平，采用所述主机供应检测电路将核心调节器配置为将所述核心供电电压供应为所述调节的电压或所述未调节的电压。

12.根据权利要求11所述的方法，其中将所述核心调节器配置为将所述核心供电电压供应为所述调节的电压或所述未调节的电压，所述方法包括：

采用所述主机供电电压检测电路来产生控制信号，以将所述核心调节器配置为将所述核心供电电压供应为所述调节的电压或所述未调节的电压，其中所述主机供电电压检测电路产生所述控制信号来将所述核心调节器配置为将所述核心供电电压供应为所述调节的电压还是所述未调节的电压是基于所述主机供电电压的所检测的电平；以及

采用所述主机供电电压检测电路将所述控制信号发送到所述核心调节器。

13.根据权利要求10所述的方法，还包括：

在预定的时间周期期间，采用主机接口电路来接收所述主机时钟线上的所述主机时钟信号；

在所述预定的时间周期期满时，采用所述主机接口电路，从所述主机系统接收同步命令；以及

在所述预定的时间周期期间，采用主机时钟检测电路来检测所述主机时钟线上的所述主机时钟信号的存在。

14.根据权利要求13所述的方法，还包括：

基于检测所述主机时钟信号的存在，采用加电检测电路将核心电压稳定信号发送到所述核心逻辑电路，所述核心电压稳定信号指示了所述核心供电电压是稳定的。

15.根据权利要求10所述的方法，其中产生所述核心调节器控制信号包括：

当所述主机供电电压的所检测的电平对应于第一预定的电压电平时，产生并且输出所述核心调节器控制信号，使得所述核心调节器将所述核心供电电压输出为所述调节的电压；以及

当所述主机供电电压的所检测的电平对应于第二预定的电压电平时，产生并且输出所述核心调节器控制信号，使得所述核心调节器将所述核心供电电压输出为所述未调节的电压。

16.根据权利要求15所述的方法，其中所述第一预定的电压电平和所述核心供电电压的目标电平之间的差异高于阈值差异电平，并且其中所述第二预定的电压电平和所述核心供电电压的目标电平之间的差异低于阈值差异电平。

17.一种用于存储器系统的电压电平检测的设备，包括：

核心逻辑电路；以及

模拟电路，所述模拟电路包括：

第一电压域电路，所述第一电压域电路配置为在第一功率模式和第二功率模式两者下从主机系统接收第一主机供电电压，其中所述第一电压域电路包括第一调节器电路，所述第一调节器电路配置为将第一调节器供电电压供应到所述核心逻辑电路；以及

第二电压域电路，所述第二电压域电路配置为在所述第二功率模式下但不在所述第一功率模式下从所述主机系统接收第二主机供电电压，其中所述第二电压域电路包括第二调节器电路或时钟发生电路中的至少一个，所述第二调节器电路配置为将至少一个第二调节器供电电压供应到所述核心逻辑电路，所述时钟发生电路配置为将时钟信号供应到所述核心逻辑电路。

18.根据权利要求17所述的设备，其中所述第二调节器电路或振荡器电路中的至少一个包括所述第二调节器电路，并且其中所述第二调节器电路配置为将所述至少一个第二调节器供电电压供应到延迟锁定回路电路、锁相回路电路或所述核心逻辑电路的物理层接口中的至少一个；并且

其中所述第一电压域电路还包括：

能隙发生器电路，所述能隙发生器电路配置为基于所述第一主机供电电压来产生参考电压，并且将所述参考电压供应到所述第一调节器电路，其中所述第一调节器电路配置为基于所述第一主机供电电压和所述参考电压二者的接收来产生所述第一调节器供电电压；

电荷泵电路；以及

预调节器电路，

其中所述电荷泵电路配置为基于所述第一主机供电电压产生电荷泵电压，并且将所述电荷泵电压供应到所述预调节器电路，并且

其中所述预调节器电路配置为基于所述电荷泵电压产生预调节器电压，并且将所述预调节器电压供应到所述能隙发生器电路。

19.根据权利要求17所述的设备，其中所述核心逻辑电路的处理电路配置为：

检测所述模拟电路要从所述第一功率模式切换到所述第二功率模式；并且

响应于所述检测，在保持所述第一电压域电路使能的同时，禁用所述第二电压域电路。

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