WO2006064916A1

WO2006064916A1 - ディジタルフィルタ

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Publication number: WO2006064916A1
Application number: PCT/JP2005/023171
Authority: WO
Inventors: Fumihiko Horigome; Toru Ohashi
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2004-12-17
Filing date: 2005-12-16
Publication date: 2006-06-22
Anticipated expiration: 2007-06-17

Abstract

　本発明は、簡素な構成のディジタルフィルタを提供することを目的とする。　信号転送部TRTがサンプリング周波数fsより高周波数の規定周波数faに同期して、入力信号Dinと加算出力信号Qeを所定順序で切り替え、切替供給信号Sinとして出力し、加算部AXが切替供給信号Sinと演算部CAL2等からの乗算信号Qa1等を規定周波数faに同期して加算し、その加算入力信号S0を出力する。演算部CAL1が所定数の乗算器によってフィルタ係数を規定周波数faに同期して乗算することにより乗算信号Qb0を生成し、加算部AYが乗算信号Qb0と演算部CAL3等からの乗算信号Qb1等を規定周波数faに同期して加算し、その加算結果を示す加算出力信号Qeを出力する。乗算部CAL2,CAL3は、加算入力信号S0を遅延部DLYを介して入力し、各々所定数の乗算器によってフィルタ係数を規定周波数faに同期して乗算することにより、乗算信号Qa1,Qb1を生成し、加算部A1,B1に供給し加算処理を行わせる。そして、加算出力信号Qeを出力部PUTが、サンプリング周波数fsに同期した出力信号Doutにして出力する。

Description

明細書

ディジタルフィルタ

技術分野

[0001] 本発明は、ディジタルフィルタに関する。

背景技術

[0002] コンピュータ技術や集積回路技術等の発展を背景として、音声処理や画像処理、通信をはじめとする幅広、技術分野でディジタル信号処理技術が急速に進歩し、例えば特開 2004— 15406号公報に開示されている IIR (Infinite Impulse Response)形や FIR (Finite Impulse Response)形のディジタルフィルタがディジタル信号処理技術における基盤要素として多用されている。

[0003] 図 1(a)は、従来一般に利用されている IIR形ディジタルフィルタの構成を表したブロック図である。

[0004] 同図にお!/、て、この IIR形ディジタルフィルタは、複数個の IIR形ディジタルフィルタ Rl〜Rmが多段 (m段)接続された構成を有しており、所定のサンプリング周波数でサンプリングされた入力信号 Dinを入力し、所定のフィルタリング処理を施して出力信号 Doutを出力する。

[0005] 初段の IIR形ディジタルフィルタ R1は、入力信号 Dinと加算器 A21の出力とを加算する加算器 Al 1と、加算器 Al 1の出力と所定のフィルタ係数とを乗算する乗算器 b01 と、乗算器 b01と加算器 B21との出力を加算しその加算結果を次段の IIR形ディジタルフィルタ R2へ供給する加算器 B11と、加算器 Allに従属接続され、クロック信号 C Ksに基づいて 1サンプル遅延（lZfs)の遅延時間を生じる遅延素子 Zll〜Znlと、遅延素子 Zll〜Znlの各出力と所定のフィルタ係数とを乗算して出力する乗算器 all〜 anl, bll〜bnlと、乗算器 all〜anlの出力を加算する加算器 A21, A31…と、乗算器 bll〜bnlの出力を加算する加算器 B21, B31…とを備えて構成されている。

[0006] そして、遅延素子 Zll〜Znlと乗算器 all〜anlと加算器 A21, A31…によって実現されて!/ヽる部分 (加算器 A21を除ヽた当該部分だけを見た場合の構成は FIR形ディジタルフィルタと見なすことができる）の伝達関数を z変換表記の A (z)で表し、遅延素子 Zll〜Znlと乗算器 b01〜bnlと加算器 Bll, B21, B31…によって実現されている部分（当該部分だけを見た場合の構成も、 FIR形ディジタルフィルタと見なすことができる）の伝達関数を B (z)で表すこととすると、 FIR形ディジタルフィルタと見なせる伝

1

達関数 A (z)は加算器 Allを介して帰還ループを構成しており、 FIR形ディジタルフィ

1

ルタと見なせる伝達関数 B (z)は帰還ループを構成することなく加算器 Al 1に対して

1

従属接続されているため、 IIR形ディジタルフィルタ R1の全体の伝達関数 H (z)は、次

1 式 (1)で表され、その伝達関数 H (z)で発揮されるフィルタ特性に基づいてフィルタリン

1

グ処理を行う。

[0007] [数 1]

, 、 _t —

H i ( ζ ) = ··· ( I

[0008] 2段目以降の IIR形ディジタルフィルタ R2〜Rmも、初段の IIR形ディジタルフィルタ R1と同様の構成を有し、伝達関数 H (z)〜H (z)で表されるフィルタ特性を発揮する。

2 m

[0009] したがって、 IIR形ディジタルフィルタ Rl〜Rmが多段接続された従来のディジタルフィルタの伝達関数を H (z)とすると、次式 (2)で表されることとなり、入力信号 Dinに

ALL

対して伝達関数 H (z)で発揮されるフィルタ特性に基づ、てフィルタリング処理を施

ALL

し、その処理結果である出力信号 Doutを出力するようになって、る。

[0010] [数 2]

HALL ( Z ) = Hi ) H2 ( z )〜Hm ( z ) … ( 2 )

[0011] また、図 1(b)のブロック図に示すように、 FIR形ディジタルフィルタについても、複数個の FIR形ディジタルフィルタ Fl〜Fmを多段接続することで、所望のフィルタ特性を実現することが一般に行われて、る。

[0012] 特許文献 1 :特開 2004— 15406号公報

発明の開示

発明が解決しょうとする課題 [0013] ところで、上記従来の IIR形ディジタルフィルタは、所望のフィルタ特性を実現するために、複数段の IIR形ディジタルフィルタ Rl〜Rmが必要であること力も構成要素が多くなり、ハードウアで構成すると部品点数の増加や回路規模が大きくなる等の問題があった。例えば、 ICや LSI等の半導体集積回路装置に組み込んだ場合にはチップサイズの大型化やコスト高を招く等の問題があった。

[0014] また、図 1(a)に示した各構成要素をコンピュータプログラムで実現し、ディジタルシグナルプロセッサ（DSP)やマイクロプロセッサ（MPU)等に実行させることによってソフトウェア処理を行う場合にも、プログラムステップ数が多くなり、ディジタルシグナルプロセッサ（DSP)やマイクロプロセッサ（MPU)等に多くの負荷が掛かって高速のデイジタル信号処理を行うことができなくなる等の問題があった。

[0015] また、図 1(b)に例示した従来の FIR形ディジタルフィルタにおいても、複数個の FIR 形ディジタルフィルタを多段接続で構成すると構成要素が多くなり、ハードウェア構成とした場合には、部品点数の増加や回路規模が大きくなる等の問題を招き、ソフトゥエアで実現すると、プログラムステップ数が多くなつて高速処理等に支障を来す等の問題を招来していた。

[0016] 本発明はこうした従来の問題に鑑みてなされたものであり、ハードウェア構成とした場合に、例えば部品等の構成要素の低減や回路規模の小型化、簡素化等を図ることができ、また、ソフトウェアで実現する場合には、例えばプログラムステップ数を低減して高速処理等を実現することができる、ディジタルフィルタとディジタル信号処理方法を提供することを目的とする。

課題を解決するための手段

[0017] 請求項 1に記載の発明は、サンプリング周波数に同期した入力信号に対し複数段の IIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するデイジタルフィルタであって、供給される信号を加算して加算入力信号を生成する第 1 の加算手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、当該各乗算器による前記加算入力信号に対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、第 1の乗算信号を生成して出力させる第 1の演算手段と、前記第 1の演算手段から前記規定周波数に同期して出力される第 1の乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として出力する第 2の加算手段と、前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で前記第 1の加算手段に供給する信号転送手段と、前記規定周波数の各周期に相当する遅延時間が設定された遅延素子を有し、前記加算入力信号を当該遅延時間で遅延した遅延信号を出力する遅延手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 1の加算手段に供給する第 2の乗算信号を生成して出力させる第 2の演算手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 2の加算手段に供給する第 3の乗算信号を生成して出力させる第 3の演算手段と、を備えることを特徴とする。

請求項 8に記載の発明は、サンプリング周波数に同期した入力信号に対し複数段の FIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するデイジタルフィルタであって、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、当該各乗算器による所定の切替供給信号に対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、乗算信号を生成して出力させる演算手段と、前記演算手段から前記規定周波数に同期して出力される乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として出力する加算手段と、前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で切り替えることにより、前記切替供給信号を出力する信号転送手段と、前記規定周波数の各周期に相当する遅延時間が設定された遅延素子を有し、前記切替供給信号を当該遅延時間で遅延した遅延信号を出力する遅延手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記加算手段に供給する他の乗算信号を生成して出力させる他の演算手段と、を備えることを特徴とする。

図面の簡単な説明

[0019] [図 1]従来の IIR形ディジタルフィルタと FIR形ディジタルフィルタの一般的な構成を表したブロック図である。

[図 2]本発明の第 1実施形態に係るディジタルフィルタの構成を表した図である。

[図 3]本発明の第 2実施形態に係るディジタルフィルタの構成を表した図である。

[図 4]図 2に示した第 1実施形態のより具体的な実施例に係る IIR形のディジタルフィルタの構成を表したブロック図である。

[図 5]図 4に示したディジタルフィルタの動作を説明するためのタイミングチャートである。

[図 6]乗算器の他の構成を表したブロック図である。

[図 7]図 6に示した他の構成の乗算器に設けられているビットシフト回路の構成を表した図である。

[図 8]図 3に示した第 2実施形態のより具体的な実施例に係る FIR形のディジタルフィルタの構成を表したブロック図である。

発明を実施するための最良の形態

[0020] 本発明の好適な実施の形態について、図 2及び図 3を参照して説明する。図 2は、 I IR形ディジタルに相当するフィルタ特性を発揮する本実施形態に係るディジタルフィルタの構成を説明するためのブロック図、図 3は、 FIR形ディジタルに相当するフィルタ特性を発揮する本実施形態に係るディジタルフィルタの構成を説明するためのプロック図であり、各図を参照して、各々のディジタルフィルタについて説明する。

[0021] 〔IIR形ディジタルフィルタに相当する実施形態〕図 2において、この第 1実施形態に係るディジタルフィルタは、サンプリング周波数 f sに同期したデータ系列であるディジタル信号 (以下「入力信号」と称する） Dinが供給されると、フィルタリング処理を施して、その出力信号 Doutを出力する。

[0022] 更に、このディジタルフィルタは、入力信号 Dinのサンプリング周波数 fsに同期した各データに対し、サンプリング周波数 fsより高い規定周波数 faに同期してディジタル信号処理を行うことにより、フィルタリング処理後の出力信号 Doutをサンプリング周波数 fsに同期して出力する。

[0023] 更に、図 1(a)に例示した多段構成の IIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタを設計等する場合、上述の規定周波数 faは、次式 (3) で表されるように、サンプリング周波数 fsより高周波数で、多段構成のその段数 m (m は任意の数）に相当する整数 m倍以上の周波数に決められている。

[0024] また、サンプリング周波数 fsの各周期（以下「サンプル周期」という）て sと、規定周波数 faの各周期（以下「規定周期」という） τ aの関係を表すと、次式 (4)(5)で表されるように、サンプル周期 _τ sの期間内に、 m回以上の規定周期て aが生じるように決められている。

[0025] [数 3] mX f _s≤ f _a … ( 3 )

mX ( 1 / f _a ) ≤ 1 / f s … （4 )

mX f a ≤ t _s ··· ( 5 )

[0026] 以下の説明では、サンプリング周波数 fsの m+ 1倍の周波数を規定周波数 faとし、図 1(a)に例示した m段の IIR形ディジタルフィルタと同等のフィルタ特性を発揮するデイジタルフィルタにつ!/、て説明する。

[0027] 第 1の加算部 AXは、信号転送部 TRTを介して規定周期て aに同期して供給される切替供給信号 Sinと、少なくとも、第 2の演算部 CAL2から規定周期て a〖こ同期して供給される第 2の乗算信号 Qalとを加算し、その加算結果である加算入力信号 SOを第 1の演算部 CAL1と遅延部 DLYに出力する。

[0028] 第 1の演算部 CAL1は、各々所定のフィルタ係数が設定された複数個の乗算器（図示略)を有してヽる。図 1(a)に例示した m段構成の IIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタを設計等する場合、第 1の演算部 CAL1 は、図 1(a)中の各段に設けられている乗算器 bOl, b02, · · ·, bOmに相当する複数個の乗算器を有して構成されて、る。

[0029] そして、第 1の演算部 CAL1は、各サンプル周期 _τ sの規定周期て a毎に供給される加算入力信号 SOに対する各乗算器によるフィルタ係数の乗算を、規定周期て aに同期した所定の順序で切り替えて行わせ、その乗算結果を示す第 1の乗算信号 QbOを第 2の加算部 AYに出力する。

[0030] すなわち、第 1の演算部 CAL1の各乗算器を bOl, b02, · · ·, bOmで表すと、各サンプル周期て sの最初の規定周期て aでは、乗算器 bOlがそのフィルタ係数と加算入力信号 S0との乗算を行って第 1の乗算信号 QbOを出力し、次の規定周期て aでは、乗算器 b02がそのフィルタ係数と加算入力信号 S0との乗算を行って第 1の乗算信号 Qb 0を出力し、以下同様に、残余の乗算器 b03〜b0mも規定周期て a毎に各々のフィルタ係数と加算入力信号 S0との乗算を行って第 1の乗算信号 QbOを順次に出力してい

<o

[0031] 第 2の加算部 AYは、規定周期て aに同期して供給される第 1の乗算信号 QbOと第 3 の演算部 CAL3等力規定周期て aに同期して供給される第 3の乗算信号 Qbl等を加算し、その加算結果である加算出力信号 Qeを規定周期て aに同期して出力する。

[0032] 信号転送部 TRTは、入力信号 Dinと、規定周期て aに同期して第 2の加算部 AYで生成される加算出力信号 Qeを入力して排他的に切り替えることにより、切替供給信号 Sinとして第 1の加算部 AXに供給する。

[0033] より詳細に述べると、信号転送部 TRTは、各サンプル周期 _τ sの最初の規定周期

τ aにおいて入力信号 Dinを第 1の加算部 AXに供給した後、次の規定周期 τ aからそのサンプル周期て sの終了時までの期間では、加算出力信号 Qeを第 1の加算部 A Xに供給する。そして、各サンプル周期て s毎に同様の処理を繰り返す。

[0034] 遅延部 DLYは、規定周期 τ aに相当する（等、）遅延時間 Δ Tが設定された遅延素子を有し、規定周期て aに同期して第 1の加算部 AXから出力される加算入力信号 S0を遅延させ、遅延信号 S1として第 2,第 3の演算部 CAL2, CAL3側へ出力する。

[0035] 第 2の演算部 CAL2は、各々所定のフィルタ係数を有する複数個の乗算器（図示略 )を有して!/、る。図 1(a)に例示した m段構成の IIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタを設計等する場合には、同図 1(a)中の各段に設けられている乗算器 al l, al2, · · ·, aimに相当する複数個の乗算器を有して構成されている。

[0036] そして、各サンプル周期 _τ sの間に規定周期て a毎に供給される遅延信号 S1に対する各乗算器によるフィルタ係数の乗算を、規定周期て aに同期した所定の順序で切り替えて行わせ、各々の乗算結果を示す第 2の乗算信号 Qalを第 1の加算部 AX に供給する。

[0037] すなわち、第 2の演算部 CAL2に設けられている乗算器を al l, al2, · · ·, aimで表すこととすると、各サンプル周期て sの最初に供給される遅延信号 S1に対して乗算器 al lがフィルタ係数を乗算して第 2の乗算信号 Qalを出力し、次の規定周期て aに供給される遅延信号 S1に対して乗算器 al2がフィルタ係数を乗算して第 2の乗算信号 Qalを出力し、以下同様に、残余の乗算器 al3〜almも規定周期て a毎に各々のフィルタ係数と遅延信号 S 1との乗算を行って第 2の乗算信号 Qalを順次に出力していく

[0038] 第 3の演算部 CAL3は、第 2の演算部 CAL2と同様に、各々所定のフィルタ係数が設定されている複数個の乗算器 (図示略)、すなわち、図 1(a)に例示した各段に設けられている乗算器 bl l, bl2, · · ·, blmに相当する複数個の乗算器を有して構成されている。

[0039] そして、各サンプル周期 _τ sの間に規定周期て a毎に供給される遅延信号 S1に対する各乗算器によるフィルタ係数の乗算を、規定周期て aに同期した所定の順序で切り替えて行わせ、各々の乗算結果を示す第 3の乗算信号 Qblを第 2の加算部 AY に供給する。

[0040] すなわち、第 3の演算部 CAL3に設けられている乗算器を bl l, bl2, · · ·, blmで表すこととすると、各サンプル周期て sの最初に供給される遅延信号 S1に対して乗算器 bl lがフィルタ係数を乗算して第 3の乗算信号 Qblを出力し、次の規定周期て aに供給される遅延信号 S1に対して乗算器 bl2がフィルタ係数を乗算して第 3の乗算信号 Qblを出力し、以下同様に、残余の乗算器 bl3〜blmも規定周期 τ a毎に各々のフィルタ係数と遅延信号 SIとの乗算を行って第 3の乗算信号 Qblを順次に出力していく

[0041] 出力部 PUTは、各サンプル周期 _{τ S}における第 m番目の規定周期 τ a、すなわち各サンプル周期て sの開始時点から時間（m X τ a)が経過した時点に、第 2の加算部 AYから出力される加算出力信号 Qeを入力し、その各サンプル周期 τ sの最後の規定周期（すなわち、 m+ 1番目の規定周期）て aにお!/、て、その加算出力信号 Qeを出力信号 Doutとして出力し、次のサンプル周期 τ s内の時間（m X τ a)に達するまでの期間にその出力信号 Doutを保持しつつ出力する。

[0042] 次に、図 2に示した第 1実施形態のディジタルフィルタの動作について説明する。

サンプリング周波数 fsに同期した入力信号 Dinが供給されると、信号転送部 TRTが、各サンプル周期て sにおける最初の規定周期て aにおいて、入力信号 Dinを第 1の加算部 AXに供給すると共に、各サンプル周期て sにおける残りの期間では、第 2の加算部 AYから規定周期て aに同期して生成される加算出力信号 Qeを帰還させて第 1の加算部 AXに供給する。

[0043] 第 1の加算部 AXでは、信号転送部 TRTから切替えて供給される入力信号 Dinと加算出力信号 Qeに対して第 2の演算部 CAL2からの第 2の乗算信号 Qalを規定周期て aに同期して加算し、その加算結果である加算入力信号 SOを出力する。

[0044] そして、第 1の演算部 CAL1が、所定の各フィルタ係数と加算入力信号 SOとの乗算処理を規定周期て aに同期して順繰りに行って第 2の加算部 AY側へ出力すると共に、遅延部 DLYが、規定周期て aに同期して供給される加算入力信号 S0を順番に所定の遅延時間 Δ Τで遅延して出力し、更に、第 2,第 3の演算部 CAL2, CAL3も、遅延信号 S1に対して各々所定のフィルタ係数との乗算を規定周期て aに同期して行い、各々の第 1,第 2の乗算信号 Qal, Qblを第 1,第 2の加算部 AX, AYへ供給して加算処理を行わせる。

[0045] このように、第 1実施形態のディジタルフィルタは、各サンプル周期 τ sの間に規定周期 τ aに同期して所定のディジタル信号処理を行うことで、入力信号 Dinに対してフィルタリング処理を施した加算出力信号 Qeを発生し、更に出力部 PUTを介してその加算出力信号 Qeをサンプリング周波数 fsに同期した出力信号 Doutとして出力する。 [0046] 以上説明したように、第 1実施形態のディジタルフィルタによれば、従来の多段構成の IIR形ディジタルフィルタに較べて構成要素の少ない 1段構成とすることが可能であり、特に、加算器の数を大幅に減らすことができる。

[0047] このため、ハードウェアで構成した場合、回路規模の小型化等を図ることができ、また、例えば ICや LSI等の半導体集積回路装置に組み込んだ場合にはチップサイズの小型化やコストの低減等を図ることが可能である。

[0048] なお、以上の第 1実施形態の説明では、図 1(a)に例示した従来の m段構成で実現されて!/、た IIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタについて説明した。つまり、第 1,第 2,第 3の演算部 CAL1, CAL2, CAL3の各々に上述の m段構成と同数 mの乗算器 b01〜b0m, al l〜alm, bl l〜almを設けたディジタルフィルタにつ!/、て説明した。

[0049] し力し、各々の演算部 CAL1, CAL2, CAL3に設けられる乗算器の個数 mは、上述の段数 mに相当する最大個数のことであり、所望のフィルタ特性を実現するためにその最大個数よりも少な、個数で構成するようにしてもょ、。

[0050] 例えば、代表例を述べれば、図 1(a)に示した第 2番目の IIR形ディジタルフィルタ R2 に、乗算器 bl2が設けられていない場合に相当するフィルタ特性を実現しょうとする場合、図 2に示した第 3の演算部 CAL3には、その乗算器 bl2に相当する乗算器を省略することで、 m—1個の乗算器を備えるようにすればよい。そして、その省略された乗算器の順番に対応している遅延信号 S1が規定周期て a〖こ同期して第 3の演算部 C AL3に供給されると、その規定周期 τ aの間、出力無し (NULL)に相当する第 3の乗算信号 Qblを第 2の加算部 AYに供給する構成とすればよい。

[0051] また、以上の第 1実施形態の説明では、 IIR形ディジタルフィルタとしての基本構成について説明したが、種々の設計仕様等に応じて所望のフィルタ特性を発揮する II R形ディジタルフィルタを構成するために、図 2中の点線で示すように、遅延部 DLYと第 2,第 3の演算部 CAL2, CAL3と同等の構造を更に追加した構成とすればよい。

[0052] すなわち、遅延部 DLYと同等構造の 1又は複数個の他の遅延部 DLY2, DLYn等と、第 2の演算部 CAL2と同等構造の 1又は複数個の他の演算部 CAL21, CAL2n等と、第 3の演算部 CAL3と同等構造の 1又は複数個の他の演算部 CAL31, CAL3n等を、遅延部 DLYに対して直列に従属接続し、演算部 CAL21, CAL2n等から出力される乗算信号 Qa2, Qan等を第 1の加算器 AXに供給し、且つ演算部 CAL31, CAL 3η等から出力される乗算信号 Qb2, Qbn等を第 2の加算部 AYに供給するように構成すればよい。

[0053] このように、更なる構成要素の追加を行った場合でも、 1段構成を維持したディジタルフィルタを実現することができ、特に加算器の数を減らすことができるため、従来の多段構成のディジタルフィルタと較べて、回路規模の小型化等を実現することができる。

[0054] また、第 1実施形態のディジタルフィルタは、出力部 PUTが設けられているため、フィルタリングを施した各出力信号 Doutをサンプル周期て sに同期させて連続的に出力することができる。このため、出力信号 Doutを更にディジタル信号処理する他の回路を接続するような場合に、他の回路に対して、ディジタル信号処理を行い易いディジタルフィルタを提供することが可能である。

[0055] ただし、各サンプル周期 _{τ s}内の第 _m番目の規定周期て aにおいて、第 2の加算部 AYからフィルタリングされた加算出力信号 Qeが出力されるため、設計仕様等に応じて出力部 PUTを省略し、加算出力信号 Qeを出力信号として出力するようにしてもよい。

[0056] また、以上の第 1実施形態の説明では、サンプル周期 _τ sの lZ (m+ l)の期間を規定周期て aとした場合について説明したが、前記式 (3)(4)(5)に示したように、サンプル周期て sをそれ以上の分割数で分割した短い期間を規定周期て aとしてもよい。

[0057] このように、規定周期 τ aの期間を更に短くすると、各サンプル周期 τ sにおいて、フィルタリング処理の完了した加算出力信号 Qeが第 2の加算部 AYから出力される時点 (すなわち、第 m番目の規定周期が経過した時点）が、各サンプル周期て s内の比較的早い時点となる。このことから、各サンプル周期 _τ s内の残りの期間（第 m+ 1番目の規定周期から残りの期間）の間に、ディジタル信号処理では極めて重要であるタイミング調整等の処理を行うことが可能となり、より高精度且つ信頼性の高いディジタルフィルタを実現することができる。

[0058] また、以上の第 1実施形態の説明では、第 1,第 2,第 3の演算部 CAL1, CAL2, C AL3等で乗算される各フィルタ係数を固定値としてもょヽが、外部から各フィルタ係数を可変調整するようにしてもよい。このように、各フィルタ係数を可変調整すると、入力信号 Dinに対し所定の周波数帯域毎にフィルタ特性を調整するためのイコライザや、適応フィルタ等を簡素な構造で実現することができる。

[0059] また、以上の第 1実施形態の説明では、ハードウェアで構成する IIR形のディジタルフィルタについて説明した。しかし、図 2を参照して説明した各構成要素に相当する機能をコンピュータプログラムで作成し、そのプログラムをディジタルシグナルプロセッサ（DSP)やマイクロプロセッサ（MPU)にて実行させる、いわゆるソフトウェア構成としてちよい。

[0060] カゝかるソフトウェア構成によってディジタル信号処理を行う場合にも、加算器等の低減ィ匕が可能となったことにより、プログラムステップ数の低減ィ匕が可能となり、従来の多段構成の IIR形ディジタルフィルタに相当するソフトウェア構成と較べて、簡素なソフトウェア構成とすることが可能である。

[0061] 〔FIR形ディジタルフィルタに相当する実施形態〕

次に、図 3に基づいて、 FIR形ディジタルフィルタに相当するディジタルフィルタについて説明する。なお、図 2に示したディジタルフィルタと対比して説明する。

[0062] 図 3において、この第 2実施形態に係るディジタルフィルタは、図 2に示したディジタルフィルタと同様に、入力信号 Dinのサンプリング周波数 fsに同期した各データに対し、サンプリング周波数 fsより高、規定周波数 fa〖こ同期してディジタル信号処理を行い、フィルタリング処理後の出力信号 Doutをサンプリング周波数 fsに同期して出力する。

[0063] 更に、図 1(b)に例示した多段構成の FIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタを設計等する場合、上述の規定周波数 faは、前記式 (3 )(4)(5)と同様に、サンプリング周波数 fsより高周波数で、多段構成のその段数 m (mは任意の数）に相当する整数 m倍以上の周波数に決められている。

[0064] なお、サンプリング周波数 fsの m+ 1倍の周波数を規定周波数 faとし、図 1(b)に例示した m段の FIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタについて説明する。 [0065] 第 2実施形態のディジタルフィルタは、信号転送部 TRTと、遅延部 DLYと、演算部 CALl, CAL3、加算部 AY、出力部 PUTとを備えた基本構成を有して実現されており、図 2に示した第 1の加算部 AXと、第 2の演算部 CAL2、及び演算部 CAL21, CA L2n等は設けられて!/、な!/、。

[0066] 信号転送部 TRTは、入力信号 Dinと、規定周期て aに同期して加算部 AYで生成される加算出力信号 Qeを入力し、排他的に切り替えることにより、切替供給信号 Sinとして演算部 CAL1と遅延部 DLYに出力する。つまり、信号転送部 TRTは、各サンプル周期 τ sの最初の規定周期 τ aにおいて入力信号 Dinを切替供給信号 Sinとして出力した後、次の規定周期て aからそのサンプル周期て sの終了時までの期間では、加算出力信号 Qeを切替供給信号 Sinとして出力する。そして、各サンプル周期て _s毎に同様の処理を繰り返す。

[0067] 演算部 CAL1は、各々所定のフィルタ係数が設定された複数個の乗算器（図示略）を有している。図 1(b)に例示した m段構成の FIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタを設計等する場合、演算部 CAL1は、図 1(b)中の各段に設けられている乗算器 bOl, b02, · · ·, bOmに相当する複数個の乗算器を有して構成されている。そして、各サンプル周期 τ sの規定周期 τ a毎に信号転送部 TR Tを介して供給される切替供給信号 Sinに対する各乗算器によるフィルタ係数の乗算を、規定周期て aに同期した所定の順序で切り替えて行い、その乗算結果を示す乗算信号 QbOを加算部 AYに出力する。

[0068] すなわち、演算部 CAL1の各乗算器を bOl, b02, · · ·, bOmで表すと、各サンプル周期て sの最初の規定周期て aでは、乗算器 bOlがそのフィルタ係数と切替供給信号 Si nとの乗算を行って乗算信号 QbOを出力し、次の規定周期て aでは、乗算器 b02がそのフィルタ係数と切替供給信号 Sinとの乗算を行って乗算信号 QbOを出力し、以下同様に、残余の乗算器 b03〜b0mも規定周期て a毎に各々のフィルタ係数と切替供給信号 Sinとの乗算を行って乗算信号 QbOを順次に出力していく。

[0069] 加算部 AYは、規定周期て aに同期して供給される乗算信号 QbOと演算部 CAL3等から規定周期て aに同期して供給される乗算信号 Qbl等を加算し、その加算結果である加算出力信号 Qeを規定周期て aに同期して出力する。 [0070] 遅延部 DLYは、規定周期 τ aに相当する（等、）遅延時間 Δ Tが設定された遅延素子を有し、規定周期て aに同期して切替供給信号 Sinを遅延させ、遅延信号 S1として演算部 CAL3側へ出力する。

[0071] 演算部 CAL3は、各々所定のフィルタ係数が設定されて、る複数個の乗算器（図示略）、すなわち、図 1(b)に例示した各段に設けられている乗算器 bl l, bl2, · · ·, bl mに相当する複数個の乗算器を有して構成されている。

[0072] そして、各サンプル周期 _τ sの間に規定周期て a毎に供給される遅延信号 S1に対する各乗算器によるフィルタ係数の乗算を、規定周期て aに同期した所定の順序で切り替えて行わせ、各々の乗算結果を示す乗算信号 Qblを加算部 AYに供給する。

[0073] すなわち、演算部 CAL3に設けられている乗算器を bl l, bl2, · · ·, blmで表すこととすると、各サンプル周期 τ sの最初に供給される遅延信号 SIに対して乗算器 bl lがフィルタ係数を乗算して乗算信号 Qblを出力し、次の規定周期て aに供給される遅延信号 S1に対して乗算器 bl2がフィルタ係数を乗算して乗算信号 Qblを出力し、以下同様に、残余の乗算器 bl3〜blmも規定周期て a毎に各々のフィルタ係数と遅延信号 S1との乗算を行って乗算信号 Qblを順次に出力していく。

[0074] 出力部 PUTは、各サンプル周期 _{τ S}における第 m番目の規定周期 τ a、すなわち各サンプル周期て sの開始時点から時間（m X τ a)が経過した時点に、加算部 AYから出力される加算出力信号 Qeを入力し、その各サンプル周期て sの最後の規定周期 (すなわち、 m+ 1番目の規定周期）て aにお!/、て、その加算出力信号 Qeを出力信号 Doutとして出力し、次のサンプル周期 τ s内の時間（m X τ a)に達するまでの期間にその出力信号 Doutを保持しつつ出力する。

[0075] 次に、第 2実施形態のディジタルフィルタの動作について説明する。

[0076] サンプリング周波数 fsに同期した入力信号 Dinが供給されると、信号転送部 TRTが、各サンプル周期て sにおける最初の規定周期て aにおいて、入力信号 Dinを切替供給信号 Sinとして演算部 CAL1と遅延部 DLYに供給すると共に、各サンプル周期 _{τ s} における残りの期間では、加算部 AYから規定周期て aに同期して出力される加算出力信号 Qeを帰還させ切替供給信号 Sinとして演算部 CAL1と遅延部 DLYに供給する。 [0077] 演算部 CAL1では、信号転送部 TRTからの切替供給信号 Sinに対して、所定の各フィルタ係数との乗算処理を規定周期て a〖こ同期して順繰りに行って加算部 AY側へ出力すると共に、遅延部 DLYが、規定周期て aに同期して供給される切替供給信号 Sinを順番に所定の遅延時間 Δ Τで遅延して出力し、更に、演算部 CAL3も、遅延信号 S1に対して各々所定のフィルタ係数との乗算を規定周期て aに同期して行って乗算信号 Qblを加算部 AYへ供給する。

[0078] このように、第 2実施形態のディジタルフィルタは、各サンプル周期 τ sの間に規定周期 τ aに同期して所定のディジタル信号処理を行うことで、入力信号 Dinに対してフィルタリング処理を施した加算出力信号 Qeを発生し、更に出力部 PUTを介してその加算出力信号 Qeをサンプリング周波数 fsに同期した出力信号 Doutとして出力する。

[0079] 以上説明したように、第 2実施形態のディジタルフィルタによれば、従来の多段構成の FIR形ディジタルフィルタに較べて構成要素の少ない 1段構成とすることが可能であり、特に、加算器の数を大幅に減らすことができる。

[0080] このため、ハードウェアで構成した場合、部品点数の低減や回路規模の小型化等を図ることができ、また、例えば ICや LSI等の半導体集積回路装置に組み込んだ場合にはチップサイズの小型化やコストの低減等を図ることが可能である。

[0081] なお、以上の第 2実施形態の説明では、図 1(b)に例示した従来の m段構成で実現されて、た FIR形ディジタルフィルタと同等のフィルタ特性を発揮するディジタルフィルタについて説明した。つまり、演算部 CAL1, CAL3の各々に上述の m段構成と同数 mの乗算器 b01〜b0m, b 11〜b lmを設けたディジタルフィルタにつ!/、て説明した。

[0082] し力し、各々の演算部 CAL1, CAL3に設けられる乗算器の個数 mは、上述の段数 mに相当する最大個数のことであり、所望のフィルタ特性を実現するためにその最大個数よりも少な、個数で構成するようにしてもょ、。

[0083] 例えば、代表例を述べれば、図 1(b)に示した第 2番目の FIR形ディジタルフィルタ F 2に、乗算器 bl2が設けられていない場合に相当するフィルタ特性を実現しょうとする場合、図 3に示した演算部 CAL3には、その乗算器 bl2に相当する乗算器を省略することで、 m—1個の乗算器を備えるようにすればよい。そして、その省略された乗算器の順番に対応している遅延信号 S1が規定周期て a〖こ同期して演算部 CAL3に供給されると、その規定周期て aの間、出力無し (NULL)に相当する乗算信号 Qblを加算部 AYに供給する構成とすればょヽ。

[0084] また、以上の第 2実施形態の説明では、 FIR形のディジタルフィルタとしての基本構成について説明したが、種々の設計仕様等に応じて所望のフィルタ特性を発揮する FIR形ディジタルフィルタを構成するために、図 3中の点線で示すように、遅延部 DL Y及び演算部 CAL3と同等の構造を更に追加した構成とすればよい。

[0085] すなわち、遅延部 DLYと同等構造の 1又は複数個の他の遅延部 DLY2, DLYn等と、演算部 CAL3と同等構造の 1又は複数個の他の演算部 CAL31, CAL3n等を、遅延部 DLYに対して直列に従属接続し、演算部 CAL31, CAL3n等から出力される乗算信号 Qb2, Qbn等を加算部 AYに供給するように構成すればよ!、。

[0086] このように、更なる構成要素の追加を行った場合でも、 1段構成を維持したディジタルフィルタを実現することができるため、従来の多段構成のディジタルフィルタと較べて、回路規模の小型化等を実現することができる。

[0087] また、第 2実施形態のディジタルフィルタは、出力部 PUTが設けられているため、フィルタリングを施した各出力信号 Doutをサンプル周期て sに同期させて連続的に出力することができる。このため、出力信号 Doutを更にディジタル信号処理する他の回路を接続するような場合に、他の回路に対して、ディジタル信号処理を行い易いディジタルフィルタを提供することが可能である。

[0088] ただし、各サンプル周期 _{τ s}内の第 _m番目の規定周期て aにお、て、加算部 AYからフィルタリングされた加算出力信号 Qeが出力されるため、設計仕様等に応じて出力部 PUTを省略し、加算出力信号 Qeを出力信号として出力するようにしてもよい。

[0089] また、以上の第 2実施形態の説明では、サンプル周期 _{τ s}の 1Z (m+ 1)の期間を規定周期て aとした場合について説明したが、前記式 (3)(4)(5)に示したように、サンプル周期て sをそれ以上の分割数で分割した短い期間を規定周期て aとしてもよい。

[0090] このように、規定周期 τ aの期間を更に短くすると、各サンプル周期 τ sにおいて、フィルタリング処理の完了した加算出力信号 Qeが加算部 AYから出力される時点 (すなわち、第 m番目の規定周期が経過した時点）が、各サンプル周期て s内の比較的早い時点となる。このことから、各サンプル周期 τ s内の残りの期間（第 m+ 1番目の規定周期から残りの期間）の間に、ディジタル信号処理では極めて重要であるタイミング調整等の処理を行うことが可能となり、より高精度且つ信頼性の高いディジタルフィルタを実現することができる。

[0091] また、以上の第 2実施形態の説明では、演算部 CAL1, CAL3等で乗算される各フィルタ係数を固定値としてもよいが、外部から各フィルタ係数を可変調整するようにしてもよい。このように、各フィルタ係数を可変調整すると、入力信号 Dinに対し所定の周波数帯域毎にフィルタ特性を調整するためのイコライザや、適応フィルタ等を簡素な構造で実現することができる。

[0092] また、以上の第 2実施形態の説明では、ハードウェアで構成する FIR形のディジタルフィルタについて説明した。しかし、図 3を参照して説明した各構成要素に相当する機能をコンピュータプログラムで作成し、そのプログラムをディジタルシグナルプロセッサ（DSP)やマイクロプロセッサ（MPU)にて実行させる、いわゆるソフトウェア構成としてもよい。

[0093] カゝかるソフトウェア構成によってディジタル信号処理を行う場合にも、加算器等の低減ィ匕が可能となったことにより、プログラムステップ数の低減ィ匕が可能となり、従来の多段構成の FIR形ディジタルフィルタに相当するソフトウェア構成と較べて、簡素なソフトウェア構成とすることが可能である。

実施例 1

[0094] 次に、図 2に示した第 1実施形態に係るより具体的な実施例について、図 4〜図 7を参照して説明する。図 4は、本実施例のディジタルフィルタの構成を表したブロック図、図 5は、動作を説明するためのタイミングチャート、図 6、図 7本実施例のディジタルフィルタの構成要素である乗算器の変形例の構成を表した図である。また、図 4〜図

7において図 2と同一又は相当する部分を同一符号で示している。

[0095] 図 4にお、て、このディジタルフィルタは、入力信号 Dinを入力する信号入力端子、フィルタ処理を行った出力信号 Doutを出力する出力端子の他、外部から規定周波数 faとサンプリング周波数 fsに同期した各クロック信号 CKa, CKsと、サンプル周期 _τ _sにおける各規定周期て aの順番を示すシーケンス制御信号 CTl〜CTm+lを供給するための制御信号入力端子が設けられている。 [0096] そして、各クロック信号 CKa, CKsとシーケンス制御信号 CTl〜CTm+lに同期して、入力信号 Dinに対するフィルタリング処理を行うことで出力信号 Doutを出力するようになっている。

[0097] 本実施例のディジタルフィルタも、図 2と同様に、信号転送部 TRTと、第 1,第 2の加算部 AX, AY、第 1,第 2,第 3の演算部 CAL1, CAL2, CAL3、遅延部 DLYを備え、更に、遅延部 DLY及び第 2,第 3の演算部 CAL2, CAL3と同等構造の遅延部と演算部とから成る複数の回路が、遅延部 DLY対し直列に従属接続されている。

[0098] 更に、第 1の加算部 AXは、複数個の加算器 AX1, AX2, · ··, AXm+1の集合として構成され、第 2の加算部 AYも同様に、複数個の加算器 AY1, AY2, · ··, AYm+1の集合として構成されている。

[0099] 信号転送部 TRTは、第 2の加算部 AYに属している加算器 AY1から出力される加算出力信号 Qeを、規定周期 faのクロック信号 CKaに同期してラッチしつつ順次に出力する D形フリップフロップ（DFF) DFFaと、入力信号 Dinと D形フリップフロップ DFF aの出力をシーケンス制御信号 CT1に従って切り替え、切替供給信号 Sinとして、第 1 の加算部 AXに属している加算器 AX1へ供給するアナログスィッチ等で形成されたスイッチ素子 SWinとを有して形成されて、る。

[0100] そして、スィッチ素子 SWinは、各サンプル周期て sの最初 (第 1番目）の規定周期て aの期間を示すシーケンス制御信号 (以下「第 1制御信号」と称する) CT1に従って、入力信号 Dinを加算器 AX1へ供給し、残余の第 2番目〜第 m+ 1番目の各規定周期て aの期間を示すシーケンス制御信号 (以下「第 2制御信号」〜「第 m+ 1制御信号」と称する） CT2〜CTm+lが入力される期間では、 D形フリップフロップ DFFaを介して入力する加算出力信号 Qeを加算器 AX1へ供給する。

[0101] 加算器 AX1は、切替供給信号 Sinと、加算器 AX2を介して供給される乗算信号 (符号略)とを加算し、その加算結果である加算入力信号 SOを第 1の演算部 CAL1と遅延部 DLY側へ出力する。

[0102] なお、本実施例のディジタルフィルタでは、上述したように、第 1の加算部 AXは複数個の加算器 AX1, AX2, · ··, AXm+1の集合として構成されているため、第 2の演算部 CAL2及びそれと同等構造の他の演算部から出力される各乗算信号 Qal, Qa2 , · ··, Qanを加算器 AX1, AX2, · ··, AXm+1が加算することで、実質的に第 1の加算部 AXが各乗算信号 Qal, Qa2, · ··, Qanを加算するようになっている。

[0103] 第 1の演算部 CAL1は、加算入力信号 SOを入力して、各々所定のフィルタ係数を乗算する m個の乗算器 bOl, b02, · ··, bOmと、各乗算器 bOl, b02, · ··, bOmの出力を第 1〜第 m制御信号 CTl〜CTmに従って切り替えて出力するアナログスィッチ等で形成されたスィッチ素子 SWbOとを有して構成されている。そして、各サンプル周期 _τ sにおいて第 1制御信号 CT1が供給されると、乗算器 bOlから出力される第 1の乗算信号 QbOを、第 2の加算部 AYに属している加算器 AY1に供給し、第 2制御信号 CT2 が供給されると、乗算器 b02力出力される第 1の乗算信号 QbOを加算器 AY1に供給し、以下同様にして、第 m制御信号 CTmが供給されると、乗算器 bOmから出力される第 1の乗算信号 QbOを加算器 AY1に供給し、各サンプル周期て s毎に処理を繰り返す。

[0104] 加算器 AY1は、第 1の乗算信号 QbOと、加算器 AY2を介して供給される乗算信号（符号略）とを加算し、その加算結果である加算出力信号 QbOを D形フリップフロップ D FFaに出力する。

[0105] なお、本実施例のディジタルフィルタでは、上述したように、第 2の加算部 AYは複数個の加算器 AYl, AY2, · ··, AYm+1の集合として構成されているため、第 3の演算部 CAL3及びそれと同等構造の他の演算部から出力される各乗算信号 Qbl, Qb2 , · ··, Qbnを加算器 AYl, AY2, · ··, AYm+1が加算することで、実質的に第 2の加算部 AYが各乗算信号 Qbl, Qb2, · ··, Qbnを加算するようになっている。

[0106] 遅延部 DLYは、クロック信号 CKaに同期して規定周期て aと等しい遅延時間 ΔΤを生じる m個の遅延素子 Zll〜Zlmと、第 1〜第 m制御信号 CTl〜CTmに従って加算入力信号 S0を排他的且つ順番に各々の遅延素子 Zll〜Zlmに入力させるアナログスィッチ等で形成された _m個のスィッチ素子 SWll〜SWlmと、各遅延素子 Z11〜Z1 mの出力を第 1〜第 m制御信号 CT1〜CTmに従つて排他的且つ順番に切り替えて出力することで、遅延信号 S1を出力するアナログスィッチ等で形成されたスィッチ素子 SWlyとを備えて構成されて、る。

[0107] そして、各サンプル周期 _τ sにおいて第 1制御信号 CT1が入力されると、スィッチ素子 SW11がオン且つスィッチ素子 SWlyが遅延素子 Zll側に切り替わることで、遅延素子 Z11で遅延された加算入力信号 SOを遅延信号 S1として出力し、第 2制御信号 C T2が入力されると、スィッチ素子 SW12がオン且つスィッチ素子 SWlyが遅延素子 Z1 2側に切り替わることで、遅延素子 Z12で遅延された加算入力信号 SOを遅延信号 S1 として出力し、以下同様に、第 m制御信号 CTmが入力されると、スィッチ素子 SWlm がオン且つスィッチ素子 SWlyが遅延素子 Zlm側に切り替わることで、遅延素子 Zlm で遅延された加算入力信号 SOを遅延信号 SIとして出力する。そして、同様の処理をサンプル周期 _τ sに同期して切り返す。

[0108] 第 2の演算部 CAL2は、遅延信号 S1を入力して、各々所定のフィルタ係数を乗算する m個の乗算器 all, al2, · ··, aimと、各乗算器 all, al2, · ··, aimの出力を第 1 〜第 m制御信号 CTl〜CTmに従って切り替えて出力するアナログスィッチ等で形成されたスィッチ素子 SWalとを有して構成されている。そして、各サンプル周期て sにおいて第 1制御信号 CT1が供給されると、乗算器 allから出力される第 2の乗算信号 Qalを加算器 AX2に供給し、第 2制御信号 CT2が供給されると、乗算器 al2から出力される第 2の乗算信号 Qalを加算器 AX2に供給し、以下同様にして、第 m制御信号 CTmが供給されると、乗算器 aimから出力される第 2の乗算信号 Qalを加算器 AX2 に供給し、各サンプル周期て s毎に処理を繰り返す。

[0109] 第 3の演算部 CAL3は、遅延信号 S1を入力して、各々所定のフィルタ係数を乗算する m個の乗算器 bll, bl2, · ··, blmと、各乗算器 bll, bl2, · ··, blmの出力を第 1 〜第 m制御信号 CTl〜CTmに従って切り替えて出力するアナログスィッチ等で形成されたスィッチ素子 SWblとを有して構成されている。そして、各サンプル周期て sにおいて第 1制御信号 CT1が供給されると、乗算器 bllから出力される第 3の乗算信号 Qblを加算器 AY2に供給し、第 2制御信号 CT2が供給されると、乗算器 bl2カゝら出力される第 3の乗算信号 Qblを加算器 AY2に供給し、以下同様にして、第 m制御信号 CTmが供給されると、乗算器 blmから出力される第 3の乗算信号 Qblを加算器 AY2 に供給し、各サンプル周期て s毎に処理を繰り返す。

[0110] 更に、遅延部 DLYに対して、その遅延部 DLYと同等構造の複数の遅延部 (符号略）が直列に従属接続されている。すなわち、 m個のスィッチ素子 SW21〜SW2mと遅延素子 Z21〜Zlm及びスィッチ素子 SW2yとで構成される他の遅延部と、 m個のスイッチ素子 SWnl〜SWnmと遅延素子 Znl〜Znm及びスィッチ素子 SWnyとで構成される他の遅延部等が、遅延部 DLYに対し直列に従属接続され、何れの他の遅延部も遅延部 DLYと同様に、第 1〜第 m制御信号 CT1〜CTmに従つて前段側の遅延信号 SI, S2等を遅延させ、後段側への遅延信号 S2, Sn等として出力する。

[0111] 更に、上述の他の遅延部から出力される遅延信号 S2, Sn等に対して各々所定のフィルタ係数を乗算し、各々の乗算信号 Qa2, Qan等と Qb2, Qbn等を生成して出力する他の演算部 (第 2,第 3の乗算部 CAL2, CAL3と同等構造を有する演算部）が設けられている。

[0112] すなわち、遅延信号 S2と所定のフィルタ係数とを乗算する m個の乗算器 a21〜a2m を有し、各乗算器 a21〜a2mの乗算信号 Qa2を第 1〜第 m制御信号 CT1〜CTmに従つて切り替えて加算器 AX3に供給する他の演算部と、遅延信号 S2と所定のフィルタ係数とを乗算する m個の乗算器 b21〜b2mを有し、各乗算器 b21〜b2mの乗算信号 Q b2を第 1〜第 m制御信号 CTl〜CTmに従って切り替えて加算器 AY3に供給する他の演算部と、遅延信号 Snと所定のフィルタ係数とを乗算する m個の乗算器 anl〜anm を有し、各乗算器 anl〜anmの乗算信号 Qanを第 1〜第 m制御信号 CT1〜CTmに従つて切り替えて加算器 AXm+1に供給する他の演算部と、遅延信号 Snと所定のフィルタ係数とを乗算する m個の乗算器 bnl〜bnmを有し、各乗算器 bnl〜bnmの乗算信号 Qbnを第 1〜第 m制御信号 CTl〜CTmに従って切り替えて加算器 AYm+1に供給する他の演算部等が設けられて、る。

[0113] 出力部 PUTは、第 m+ 1制御信号 CTm+1に従って、 D形フリップフロップ DFFaを介して加算出力信号 Qeを入力するアナログスィッチ等で形成されたスィッチ素子 S Wputと、スィッチ素子 SWputを介してその加算出力信号 Qeをクロック信号 CKaに同期してラッチして出力する D形フリップフロップ DFFbと、更に D形フリップフロップ DF Fbの出力をクロック信号 CKsに同期してラッチして出力することで、フィルタリング処理後の出力信号 Doutを出力する D形フリップフロップ DFFcを有して構成されている

[0114] 次に、力かる構成を有する本実施例 1のディジタルフィルタの動作について、図 5を参照して説明する。

[0115] 同図において、サンプリング周期て sに同期した入力信号 Dinが供給されると、信号転送部 TRTのスィッチ素子 SWin力各サンプリング周期 τ sの最初の規定周期 τ a を示す第 1制御信号 CT1 (CTi, i= 1)に従って、入力信号 Dinを加算器 AX1に供給すると共に、各サンプル周期て sにおける残りの期間では、加算器 AY1から D形フリツプフロップ DFFaを介して帰還される加算出力信号 Qeを加算器 AX1に供給する。

[0116] 加算器 AX1では、信号転送部 TRTから切替えて供給される入力信号 Dinと加算出力信号 Qeに対して、クロック信号 CKaで設定される規定周期て aに同期して、加算器 AX2〜AXm+lを介して供給される乗算信号 Qal, Qa2, Qan等を加算し、その加算結果である加算入力信号 SOを出力する。

[0117] そして、第 1の演算部 CAL1が、所定の各フィルタ係数と加算入力信号 SOとの乗算処理を規定周期て aに同期して順繰りに行って加算器 AY1側へ出力すると共に、遅延部 DLYが、規定周期て aに同期して供給される加算入力信号 SOを順番に所定の遅延時間 Δ Τで遅延して出力する。

[0118] 更に、第 2,第 3の演算部 CAL2, CAL3も、遅延信号 S1に対して各々所定のフィルタ係数との乗算を規定周期て aに同期して行い、各々の第 1,第 2の乗算信号 Qal, Qblを、加算器 AX2, AY2を介して、加算器 AX1, AY1へ供給して加算処理を行わせる。更に、遅延部 DLYに対し直列に従属接続されている他の遅延部と他の演算部も同様に規定周期て aに同期して、遅延処理と乗算演算を行って、各々の乗算信号 Qal, Qan等と Qbl, Qbn等を、複数の加算器を介して、加算器 AX1, AY1へ供給して加算処理を行わせる。

[0119] このように、本実施例 1のディジタルフィルタは、各サンプル周期 τ sの間に規定周期 τ aに同期して所定のディジタル信号処理を行うことで、入力信号 Dinに対してフィルタリング処理を施した加算出力信号 Qeを発生し、更に出力部 PUTを介してその加算出力信号 Qeをサンプリング周波数 fsに同期した出力信号 Doutとして出力する。

[0120] 以上説明したように、本実施例 1のディジタルフィルタによれば、従来の多段構成の IIR形ディジタルフィルタに較べて構成要素の少ない 1段構成とすることが可能であり、特に、加算器の数を減らすことができる。 [0121] このため、ハードウェアで構成した場合、回路規模の小型化等を図ることができ、また、例えば ICや LSI等の半導体集積回路装置に組み込んだ場合にはチップサイズの小型化やコストの低減等を図ることが可能である。

[0122] なお、以上の実施例 1の説明では、第 1,第 2,第 3の演算部 CAL1, CAL2, CAL 3等で乗算される各フィルタ係数を固定値としてもょ、が、外部から各フィルタ係数を可変調整するようにしてもよい。このように、各フィルタ係数を可変調整すると、入力信号 Dinに対し所定の周波数帯域毎にフィルタ特性を調整するためのイコライザや、適応フィルタ等を簡素な構造で実現することができる。

[0123] また、図 4に示したように、本実施例 1の遅延部 DLY及びそれに直列に従属接続された遅延部は、各々の遅延素子 Zll〜Zlm, Z21〜Z2m, Znl〜Znmの入力端側と出力端側にスィッチ素子 SWll〜SWlmと SWly, SW21〜SW2mと SW2y, SWnl 〜SWnmと SWnyを設けることによって、遅延信号 SI, S2, Snにノイズ（いわゆるヒゲ）等が生じることを未然に防止している力各々の遅延素子 Zll〜Zlm, Z21〜Z2m, Z nl〜Znmの入力端側のみにスィッチ素子を設け、出力端側にはスィッチ素子を設けずに直接遅延信号 SI, S2, Snを出力するようにしてもよい。また、各々の遅延素子 Z ll〜Zlm, Z21〜Z2m, Znl〜Znmの入力端側にはスィッチ素子を設けずに前段側の信号を直接入力するようにし、出力端側にはスィッチ素子を設けて切り替えて出力するようにしてちょい。

[0124] また、フィルタ係数を乗算するための各々の乗算器 all〜alm, a21〜a2m, · ··, anl 〜anmと b01〜b0m, bll〜blm, b21〜b2m, · ··, bnl〜bnmは、入力される各信号 SI , S2〜Snと、バイナリデータであるフィルタ係数とを掛け算によって演算する乗算器で形成してもよいが、図 6及び図 7に示すようなビットシフト回路と加減算回路を備えて構成される演算回路によって、掛け算を行うことなぐ乗算演算を行うようにしてもよい。

[0125] 以下、乗算器 allに相当する演算回路の構成を代表して説明する。なお、遅延信号 S1が 20ビットバイナリデータ S1(0)〜S(19)、フィルタ係数の値が 0. 05102539であるちのとする。

[0126] 図 6において、この演算回路 allは、減算回路 MP1, MP2と加算回路 MP3の他、 2 0ビットバイナリデータ S1(0)〜S(19)を、後述するフィルタ係数の値に対応させて各々所定のビット数 p, q, r, sずつビットシフトさせて減算回路 MPl, MP2に供給するビットシフト回路 BS1, BS2, BS3, BS4を備えて構成されている。

[0127] ここで、上述のフィルタ係数の値をバイナリ演算の形態で表現すると、次式 (6)で表される。

[0128] [数 4]

0. 0 5 1 0 2 5 3 9 = 2 ⁴ - 2 ⁷- 2 ⁸+ 2 ^{1 2} ·'· ( 6 )

[0129] ビットシフト回路 BS1は、上記式 (6)の 2の乗数（一 4)に対応する pビットシフト回路（すなわち、 4ビットシフト回路)で形成されており、図 7に示すように、遅延信号 S1のバイナリデータ S1(0)〜S(19)を下位ビット側に 4ビットシフトさせ、更にビットシフトによつて空くこととなる上位ビットをビットデータ S(19)で埋めることで、新たな 20ビットバイナリデータ Dpを生成して減算器 MP1のプラス入力端に供給する。これにより、新たな 2 0ビットバイナリデータ Dpの各ビット Dp(0)〜Dp(19)は、遅延信号 S1の各ビットデータで表すと、下位ビットから上位ビットへと S1(4)〜S(18), S(19), S(19), S(19), S(19)で表されるデータとなり、 2— ⁴の係数値が乗算されたことになる。

[0130] 更に、図 7に示すように、ビットシフト回路 BS1は、配線パターンを所定の配列に代えるだけで遅延信号 S1のビット配列をシフトする構成となって、るため、回路規模の簡素化及び小型化と、特段の演算手段を必要としな、と、う優れた効果を発揮する

[0131] ビットシフト回路 BS2も同様の原理に基づいて形成されており、上記式 (6)の 2の乗数（— 7)に対応する qビットシフト回路 (すなわち、 7ビットシフト回路)で形成されており、図 7に示すように、遅延信号 S1のバイナリデータ S1(0)〜S(19)を下位ビット側に 7 ビットシフトさせ、更にビットシフトによって空くこととなる上位ビットをビットデータ S(19) で埋めることで、新たな 20ビットバイナリデータ Dqを生成して減算器 MPlのマイナス入力端に供給する。これにより、新たな 20ビットバイナリデータ Dqの各ビット Dq(0)〜 Dq(19)は、遅延信号 SIの各ビットデータで表すと、下位ビットから上位ビットへと Sl(7 )〜S(18), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19)で表されるデータとなり、 2— ⁷の係数値が乗算されたことになる。

[0132] ビットシフト回路 BS3も同様の原理に基づいて形成されており、上記式 (6)の 2の乗数（— 8)に対応する rビットシフト回路 (すなわち、 8ビットシフト回路)で形成されており、図 7に示すように、遅延信号 S1のバイナリデータ S1(0)〜S(19)を下位ビット側に 8 ビットシフトさせ、更にビットシフトによって空くこととなる上位ビットをビットデータ S(19) で埋めることで、新たな 20ビットバイナリデータ Drを生成して減算器 MP2のマイナス入力端に供給する。これにより、新たな 20ビットバイナリデータ Drの各ビット Dr(0)〜D r(19)は、遅延信号 SIの各ビットデータで表すと、下位ビットから上位ビットへと Sl(8) 〜S(18), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19)で表されるデータとなり、 2— ⁸の係数値が乗算されことになる。

[0133] ビットシフト回路 BS4も同様の原理に基づいて形成されており、上記式 (6)の 2の乗数（— 12)に対応する sビットシフト回路 (すなわち、 12ビットシフト回路)で形成されており、図 7に示すように、遅延信号 S1のバイナリデータ S1(0)〜S(19)を下位ビット側に 12ビットシフトさせ、更にビットシフトによって空くこととなる上位ビットをビットデータ S( 19)で埋めることで、新たな 20ビットバイナリデータ Dsを生成して減算器 MP2のプラス入力端に供給する。これにより、新たな 20ビットバイナリデータ Dsの各ビット Ds(0)〜 Ds(19)は、遅延信号 SIの各ビットデータで表すと、下位ビットから上位ビットへと Sl(l 2ト S(18), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19), S(19)で表されるデータとなり、 2— ¹²の係数値が乗算されことになる。

[0134] そして、減算回路 MP1が、上述のデータ Dp, Dqについて減算を行うことでその減算結果を示すデータ Dpqを出力し、減算回路 MP2が、上述のデータ Dr, Dsについて減算を行うことでその減算結果を示すデータ Drsを出力し、更に加算回路 MP3がデータ Dpq, Drsを加算することで、上記式 (4)に示した演算結果、すなわち、値 (0. 0 5102539)のフィルタ係数を乗算したのに相当するデータ Drstを生成し、図 4に示したスィッチ素子 SWal側へ出力する。

[0135] このように、図 4に示した乗算器 allを図 6及び図 7に例示した演算回路 allで構成すると、配線パターンで形成されているビットシフト回路 BS1〜BS4がビットシフトによつて実質的にフィルタ係数を乗算する機能を発揮するので、掛け算或いは割り算を行う必要が無くなることから高速演算が可能となる他、回路規模の簡素化及び小型化等を実現することができる。

[0136] なお、演算器 allを代表例として説明したが、残余の乗算器についても各々のフィルタ係数に応じてビットシフトの量が設定されたビットシフト回路を備えた演算回路によって形成することで、本実施例のディジタルフィルタの構成を簡素化、小型化等することが可能である。

[0137] 特に、掛け算等を行う乗算器に代えて、図 6、図 7を参照して説明した演算回路を設けることとすると、本ディジタルフィルタを MSIや LSI等の半導体集積回路装置として形成した場合に、チップサイズの小型化等を実現することができ効果的である。

[0138] また、以上の本実施例 1の説明では、ハードウェアで構成する IIR形のディジタルフィルタについて説明した。しかし、図 4を参照して説明した各構成要素に相当する機能をコンピュータプログラムで作成し、そのプログラムをディジタルシグナルプロセッサ

(DSP)やマイクロプロセッサ（MPU)にて実行させる、いわゆるソフトウェア構成としてもよい。

[0139] カゝかるソフトウェア構成によってディジタル信号処理を行う場合にも、加算器等の低減ィ匕が可能となったことにより、プログラムステップ数の低減ィ匕が可能となり、従来の多段構成の IIR形ディジタルフィルタに相当するソフトウェア構成と較べて、簡素なソフトウェア構成とすることが可能である。

実施例 2

[0140] 次に、図 3に示した第 2実施形態に係るより具体的な実施例について、図 8を参照して説明する。図 8は、本実施例のディジタルフィルタの構成を表したブロック図であり、図 3と同一又は相当する部分を同一符号で示している。

[0141] 図 8において、このディジタルフィルタは、入力信号 Dinを入力する信号入力端子、フィルタ処理を行った出力信号 Doutを出力する出力端子の他、外部から規定周波数 faとサンプリング周波数 fsに同期した各クロック信号 CKs, CKaと、サンプル周期 _τ _sにおける各規定周期て aの順番を示すシーケンス制御信号 CTl〜CTm+lを供給するための制御信号入力端子が設けられている。

[0142] 更に、この実施例のディジタルフィルタは、図 4に示した実施例 2の構成と対比して述べると、信号転送部 TRTと、遅延部 DLY及び同等構造の他の遅延部と、演算部 CALl, CAL3及びそれらと同等構造の他の演算部と、加算部 AY、出力部 PUTとを備えた構成を有しており、図 4に示した第 1の加算部 AXと、第 2の演算部 CAL2、及び演算部 CAL21, CAL2n等は設けられて!/、な!/、。

[0143] すなわち、図 4に示した実施例 1のディジタルフィルタは、 IIR形のディジタルフィルタを構成する必要上、第 1の加算部 AXと、第 2の演算部 CAL2、及び演算部 CAL21 , CAL2n等が設けられているのに対し、本実施例 2のディジタルフィルタは、 FIR形のディジタルフィルタを構成する必要上、第 1の加算部 AXと、第 2の演算部 CAL2、及び演算部 CAL21, CAL2n等が設けられていない構成となっており、残余の構成につヽては実施例 1のディジタルフィルタと同様となって、る。

[0144] 更に、第 2の加算部 AYは、複数個の加算器 AY1, AY2, · · ·, AYm+1の集合として構成されている。

[0145] 次に、力かる構成を有する実施例 2のディジタルフィルタの動作について説明する

[0146] 本実施例 2のディジタルフィルタも、図 5に示したクロック信号 CKa, CKsと、シーケンス制御信号 CTi (i= l〜m+ 1)に従って動作する。

[0147] そして、サンプリング周期て sに同期した入力信号 Dinが供給されると、信号転送部 TRTのスィッチ素子 SWinが、各サンプリング周期 τ sの最初の規定周期 τ aを示す第 1制御信号 CT1に従って、入力信号 Dinを切替供給信号 Sinとして、第 1の演算部 CAL1と遅延部 DLY側へ出力すると共に、各サンプル周期て sにおける残りの期間では、加算器 AY1から D形フリップフロップ DFFaを介して帰還される加算出力信号 Qeを切替供給信号 Sinとして、第 1の演算部 CAL1と遅延部 DLY側へ出力する。

[0148] そして、第 1の演算部 CAL1が、所定の各フィルタ係数と切替供給信号 Sinとの乗算処理を規定周期て aに同期して順繰りに行って加算器 AY1側へ出力すると共に、遅延部 DLYが、規定周期て aに同期して供給される切替供給信号 Sinを順番に所定の遅延時間 Δ Τで遅延して出力する。

[0149] 更に、演算部 CAL3も、遅延部 DLYから出力される遅延信号 S1に対して各々所定のフィルタ係数との乗算を規定周期 τ aに同期して行い、乗算信号 Qblを加算部 B1 側へ供給して加算処理を行わせる。更に、遅延部 DLYに対し直列に従属接続されている他の遅延部と他の演算部も同様に規定周期て aに同期して、遅延処理と乗算演算を行って、各々の乗算信号 Qbl, Qbn等を、複数の加算器を介して、加算器 AY 1側へ供給して加算処理を行わせる。

[0150] このように、本実施例 2のディジタルフィルタは、各サンプル周期 τ sの間に規定周期 τ aに同期して所定のディジタル信号処理を行うことで、入力信号 Dinに対してフィルタリング処理を施した加算出力信号 Qeを発生し、更に出力部 PUTを介してその加算出力信号 Qeをサンプリング周波数 fsに同期した出力信号 Doutとして出力する。

[0151] 以上説明したように、本実施例 2のディジタルフィルタによれば、従来の多段構成の FIR形ディジタルフィルタに較べて構成要素の少ない 1段構成とすることが可能である。このため、ハードウェアで構成した場合、回路規模の小型化等を図ることができ、また、例えば ICや LSI等の半導体集積回路装置に組み込んだ場合にはチップサイズの小型化やコストの低減等を図ることが可能である。

[0152] なお、以上の実施例 2の説明では、第 1,第 2,第 3の演算部 CAL1, CAL2, CAL 3等で乗算される各フィルタ係数を固定値としてもょ、が、外部から各フィルタ係数を可変調整するようにしてもよい。このように、各フィルタ係数を可変調整すると、入力信号 Dinに対し所定の周波数帯域毎にフィルタ特性を調整するためのイコライザや、適応フィルタ等を簡素な構造で実現することができる。

[0153] また、図 8に示したように、本実施例 2の遅延部 DLY及びそれに直列に従属接続された遅延部は、各々の遅延素子 Zl l〜Zlm, Z21〜Z2m, Znl〜Znmの入力端側と出力端側にスィッチ素子 SWl l〜SWlmと SWly, SW21〜SW2mと SW2y, SWnl 〜SWnmと SWnyを設けることによって、遅延信号 SI, S2, Snにノイズ（いわゆるヒゲ）等が生じることを未然に防止している力各々の遅延素子 Zl l〜Zlm, Z21〜Z2m, Z nl〜Znmの入力端側のみにスィッチ素子を設け、出力端側にはスィッチ素子を設けずに直接遅延信号 SI, S2, Snを出力するようにしてもよい。また、各々の遅延素子 Z l l〜Zlm, Z21〜Z2m, Znl〜Znmの入力端側にはスィッチ素子を設けずに前段側の信号を直接入力するようにし、出力端側にはスィッチ素子を設けて切り替えて出力するようにしてちょい。 [0154] また、フィルタ係数を乗算するための各々の乗算器 b01〜b0m, bll〜blm, b21〜b 2m, · ··, bnl〜bnmは、入力される各信号 SI, S2〜Snと、バイナリデータであるフィルタ係数とを乗算する演算器で形成してもよいが、図 6及び図 7に例示したようなビットシフト回路を有する演算回路で形成してもよぐかかる演算回路で形成すると、本ディジタルフィルタを半導体集積回路装置として形成した場合に、回路規模の小型化、チップサイズの小型化等を実現することができる。

[0155] また、以上の本実施例 2の説明では、ハードウェアで構成する FIR形のディジタルフィルタについて説明した。しかし、図 8を参照して説明した各構成要素に相当する機能をコンピュータプログラムで作成し、そのプログラムをディジタルシグナルプロセッサ

[0156] カゝかるソフトウェア構成によってディジタル信号処理を行う場合にも、加算器等の低減ィ匕が可能となったことにより、プログラムステップ数の低減ィ匕が可能となり、従来の多段構成の FIR形ディジタルフィルタに相当するソフトウェア構成と較べて、簡素なソフトウェア構成とすることが可能である。

Claims

請求の範囲

[1] サンプリング周波数に同期した入力信号に対し複数段の IIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するディジタルフィルタであって、供給される信号を加算して加算入力信号を生成する第 1の加算手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、当該各乗算器による前記加算入力信号に対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、第 1の乗算信号を生成して出力させる第 1の演算手段と、前記第 1の演算手段から前記規定周波数に同期して出力される第 1の乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として出力する第 2の加算手段と、

前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で前記第 1の加算手段に供給する信号転送手段と、

前記規定周波数の各周期に相当する遅延時間が設定された遅延素子を有し、前記加算入力信号を当該遅延時間で遅延した遅延信号を出力する遅延手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 1の加算手段に供給する第 2の乗算信号を生成して出力させる第 2の演算手段と、

各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 2の加算手段に供給する第 3の乗算信号を生成して出力させる第 3の演算手段と、

を備えることを特徴とするディジタルフィルタ。

[2] 前記遅延手段の前記遅延素子は、前記複数段に相当する個数設けられ、前記規定周波数の各周期に同期して各遅延素子が所定の順序で前記加算入力信号を遅延させることにより、前記遅延信号を出力することを特徴とする請求項 1に記載のディジタルフィルタ。

[3] 前記遅延手段は、前記各遅延素子への前記加算入力信号の入力を、前記規定周波数の各周期に同期して所定順序で切り替える入力切替手段を有することを特徴とする請求項 2に記載のディジタルフィルタ。

[4] 前記遅延手段は、前記各遅延素子からの前記遅延信号の出力を、前記規定周波数の各周期に同期して所定順序で切り替える出力切替手段を有することを特徴とする請求項 2又は 3に記載のディジタルフィルタ。

[5] 前記第 1,第 2,第 3の各演算手段は、各々に設けられている前記各乗算器で生成される前記第 1,第 2,第 3の各乗算信号を、前記規定周波数の各周期に同期して所定順序で切り替えて出力する切替手段を有することを特徴とする請求項 1〜4の何れ力 1項に記載のディジタルフィルタ。

[6] 更に、前記遅延手段と同等構造を有し、前記遅延手段に対して直列に従属接続された複数個の他の遅延手段と、

前記第 2の演算手段と同等構造を有し、前記他の各遅延手段の出力に各々接続されると共に、前記第 1の加算手段に供給する他の乗算信号を生成する複数個の他の演算手段と、前記第 3の演算手段と同等構造を有し、前記他の各遅延手段の出力に各々接続されると共に、前記第 2の加算手段に供給する更に他の乗算信号を生成する複数個の更に他の演算手段と、

を備えることを特徴とする請求項 1〜5の何れか 1項に記載のディジタルフィルタ。

[7] 更に、前記第 2の加算手段の前記加算出力信号を前記サンプリング周波数の各周期に同期して出力させることで、前記サンプリング周波数に同期した出力信号を出力する出力手段、を備えることを特徴とする請求項 1〜6の何れか 1項に記載のディジタルフィルタ。

[8] サンプリング周波数に同期した入力信号に対し複数段の FIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するディジタルフィルタであって、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、当該各乗算器による所定の切替供給信号に対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、乗算信号を生成して出力させる演算手段と、

前記演算手段から前記規定周波数に同期して出力される乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として出力する加算手段と前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で切り替えることにより、前記切替供給信号を出力する信号転送手段と、

前記規定周波数の各周期に相当する遅延時間が設定された遅延素子を有し、前記切替供給信号を当該遅延時間で遅延した遅延信号を出力する遅延手段と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算器を有し、前記遅延信号に対する当該各乗算器によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記加算手段に供給する他の乗算信号を生成して出力させる他の演算手段と、

を備えることを特徴とするディジタルフィルタ。

[9] 更に、前記遅延手段と同等構造を有し、前記遅延手段に対して直列に従属接続された複数個の他の遅延手段と、

前記他の演算手段と同等構造を有し、前記他の各遅延手段の出力に各々接続されると共に、前記加算手段に供給する更に他の乗算信号を生成する複数個の更に他の演算手段と、を備えることを特徴とする請求項 8に記載のディジタルフィルタ。

[10] 更に、前記の加算手段の前記加算出力信号を前記サンプリング周波数の各周期に同期して出力させることで、前記サンプリング周波数に同期した出力信号を出力する出力手段、を備えることを特徴とする請求項 8又は 9に記載のディジタルフィルタ。

[11] 前記乗算器は、入力される信号をビットシフトすることにより、前記フィルタ係数による乗算に相当する処理を行うビットシフト回路を有する演算回路で形成されていることを特徴とする請求項 1〜10の何れか 1項に記載のディジタルフィルタ。

[12] サンプリング周波数に同期した入力信号に対し複数段の IIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するディジタル信号処理方法であつて、供給される信号を加算して加算入力信号を生成する第 1の加算工程と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算工程を有し、当該各乗算工程による前記加算入力信号に対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、第 1の乗算信号を生成させる第 1の演算工程と、

前記第 1の演算工程で前記規定周波数に同期して生成される第 1の乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として生成する第 2の加算工程と、

前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で前記第 1の加算工程に供給する信号転送工程と、

前記規定周波数の各周期に相当する遅延時間が設定された遅延工程を有し、前記加算入力信号を当該遅延時間で遅延した遅延信号を生成する遅延工程と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算工程を有し、前記遅延信号に対する当該各乗算工程によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 1の加算工程に供給する第 2の乗算信号を生成させる第 2の演算工程と、

各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算工程を有し、前記遅延信号に対する当該各乗算工程によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、前記第 2の加算工程に供給する第 3の乗算信号を生成する第 3の演算工程と、

を備えることを特徴とするディジタル信号処理方法。

[13] サンプリング周波数に同期した入力信号に対し複数段の FIR形ディジタルフィルタに相当するフィルタリングを施して出力信号を生成するディジタル信号処理方法であつて、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算工程を有し、当該各乗算工程による所定の切替供給信号〖こ対するフィルタ係数の乗算を、前記サンプリング周波数の前記複数段に相当する整数倍以上の規定周波数に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行わせることにより、乗算信号を生成する演算工程と、

前記演算工程で前記規定周波数に同期して生成される乗算信号を一の信号として加算し、加算結果である加算出力信号を前記出力信号として生成する加算工程と、前記入力信号と前記加算出力信号を前記規定周波数に同期した所定順序で切り替えることにより、前記切替供給信号を出力する信号転送工程と、

前記規定周波数の各周期に相当する遅延時間が設定された遅延工程を有し、前記切替供給信号を当該遅延時間で遅延した遅延信号を生成する遅延工程と、各々所定のフィルタ係数が設定され前記複数段に相当する個数を最大個数とする所定個数の乗算工程を有し、前記遅延信号に対する当該各乗算工程によるフィルタ係数の乗算を、前記規定周波数の各周期に同期して、前記サンプリング周波数の各周期の間に所定順序で切り替えて行うことにより、前記加算工程に供給する他の乗算信号を生成して出力させる他の演算工程と、

を備えることを特徴とするディジタル信号処理方法。