WO2006064824A1 - 記憶装置および記憶装置を備える印刷記録材容器 - Google Patents

記憶装置および記憶装置を備える印刷記録材容器 Download PDF

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WO2006064824A1
WO2006064824A1 PCT/JP2005/022911 JP2005022911W WO2006064824A1 WO 2006064824 A1 WO2006064824 A1 WO 2006064824A1 JP 2005022911 W JP2005022911 W JP 2005022911W WO 2006064824 A1 WO2006064824 A1 WO 2006064824A1
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WO
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data
storage device
memory array
address
write
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Application number
PCT/JP2005/022911
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English (en)
French (fr)
Inventor
Noboru Asauchi
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US11/516,941 priority patent/US7433260B2/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Definitions

  • Storage device and printing recording material container provided with storage device
  • the present invention relates to storage devices connected to each other by a bus, and more particularly to a technique for controlling access to a storage device.
  • a technology for controlling access (data writing) to a storage device for example, a technology for grounding a write-protect device for a storage device outside the storage device is known.
  • a technique is known in which writing to the data storage area is prohibited by writing information indicating that writing to the data storage area is not permitted to an address behind the data storage area in the storage device when the storage device is used.
  • a write-protect device is provided outside the storage device, it is necessary to provide a write-protect device outside the storage device.
  • the technology that can set whether or not writing to the data storage area can be set at an address after the data storage area in the storage device, it takes time to determine whether or not writing to the data storage area is possible. There was a risk that unintended writing to the data storage area could be performed during the pass / fail judgment process.
  • the write prohibition setting for the entire data storage area of the storage device is not always performed properly.
  • the present invention has been made to solve the above-described problems, and it is an object of the present invention to quickly execute access control to a memory array of a storage device and suppress unintentional writing to the memory array.
  • a first aspect of the present invention provides a storage device that is accessed sequentially from a head address.
  • the storage device according to the first aspect of the present invention Is a non-volatile memory array that stores access control information indicating whether data can be written to the storage device at an address that is accessed before the data storage start address, and a write request or a read request for the memory array.
  • a receiving unit that receives an access request including any of the above, and when the received access request is a write request to the memory array, the access control information in the memory array is referred to, and writing is permitted If not, an access control unit that does not execute the access request received above is provided.
  • the storage device of the first aspect of the present invention when the received access request is a write request to the memory array, the access control information in the memory array is referred to and the write is not permitted.
  • the storage device according to the first aspect of the present invention since the received access request is not executed, access control to the memory array of the storage device can be quickly executed and unintended writing to the memory array can be suppressed.
  • the address in which the access control information is stored is the fourth address from the first address
  • An input / output control unit for writing data to the memory array and reading data from the memory array; an instruction decoder for analyzing a write Z read instruction included in an access request input via the receiving unit; When the instruction analysis result by the instruction decoder is a write instruction, the access control information in the memory array is referred to. When writing is not permitted, the received write instruction is input / output.
  • a read / write control unit that does not transmit to the control unit may be provided.
  • the read control section refers to the access control information in the memory array when the instruction analysis result by the instruction decoder is a write instruction. If the write is not permitted, the received write command is not sent to the I / O control unit, so the access control to the memory array of the storage device is executed quickly and the memory array is not intended. Writing can be suppressed.
  • the memory array stores identification information for identifying the storage device from a first address to a third address, and the access request further includes the storage Includes storage device identification information to identify the device,
  • the storage device further includes an ID comparator that acquires the identification information from the memory array and determines whether or not the acquired identification information matches the storage device identification information included in the received access request. If the identification information and the storage device identification information match, an ID comparator that transmits a permission signal for permitting analysis of the instruction included in the access request to the instruction decoder. You may prepare.
  • the receiving unit includes a clock signal terminal that receives a clock signal for designating an address in the memory array, and a data terminal for inputting and outputting data.
  • the storage device further counts up a counter value in synchronization with the data path connected to the data terminal and the received queuing signal, designates the address of the memory array, and initializes it. Sometimes an address counter that resets the counter value to the initial value may be provided.
  • the second aspect of the present invention provides a storage device that is accessed sequentially from the head address.
  • the storage device according to the second aspect of the present invention stores identification information for identifying the storage device from the first address to the third address, and writes data to the storage device from the first address to the fourth address.
  • a non-volatile memory array for storing access control information indicating whether or not data can be transferred, a clock signal terminal for receiving a clock signal for designating an address in the memory array, and a data terminal for inputting and outputting a data string
  • a reset signal terminal for receiving a reset signal, a data bus connected to the data terminal, a counter value in synchronization with the received clock signal, and an address of the memory array are designated.
  • an address counter that resets the counter value to the initial value at initialization and the data bus is connected.
  • an ID comparator for determining whether or not the storage device identification information included in the data string matches the identification information stored in the memory array, the storage device identification information When the identification information matches, an ID comparator that outputs a permission signal that permits analysis of an instruction included in the data string, and is arranged between the memory array and the data terminal and received.
  • the data transfer direction to the memory array and the data transfer direction of the data bus are controlled according to the instruction, and the data transfer direction with respect to the memory array is set to the data read direction and the data bus and the data bus until the instruction is received. Connected to the data bus and the ID comparator.
  • an instruction decoder that analyzes an instruction included in the data string; and when the analysis result of the instruction by the instruction decoder is a write instruction, the access in the memory array
  • a read-write control unit that refers to the control information and does not send the received write command to the input / output control unit when writing is not permitted is provided.
  • the instruction analysis result is a write instruction. If it is, the access control information in the memory array is referred to. If the write is not permitted, the received write command is not sent to the input / output control unit, so the access control to the memory array of the storage device is performed. Can be executed quickly and unintentional writing to the memory array can be suppressed.
  • a printing / recording material container comprising the storage device according to the first or second aspect of the present invention.
  • the printing recording material container according to the third aspect of the present invention there is provided a storage device that can quickly execute access control to the data storage area and suppress unintended writing to the data storage area.
  • a printing recording material container can be provided.
  • the printing / recording material container may include a storage device having identification information that differs depending on the type of ink to be stored. 'In such a case, the ink type stored in the printing recording material container can be identified by the identification information.
  • a fourth aspect of the present invention provides a storage device that is sequentially accessed in memory cell units from the access start position.
  • the storage device according to the fourth aspect of the present invention includes a plurality of memory cells, stores identification information for identifying the storage device in the first three memory cells, and stores in the fourth memory cell from the beginning.
  • a non-volatile memory array that stores access control information indicating whether or not writing to the storage device is possible, a receiving unit that receives an access request to the storage device, and the received access request includes a write request
  • the access control unit refers to the access control information in the memory array, and when writing is not permitted, the access control unit does not execute the received access request.
  • the storage device of the fourth aspect of the present invention when the write request is included in the received access request, the access control information in the memory array is referred to and the write is not permitted. Since the received access request is not executed, access control to the memory array of the storage device is executed quickly, Unintentional writing to the memory array can be suppressed.
  • a read-only method for a non-volatile storage device having a memory array that is sequentially accessed and storing predetermined data.
  • the read-only method for a storage device according to the fifth aspect of the present invention resets the counter value of the address counter to the initial value 1 and detects the counter value synchronized with the clock signal by detecting the reset signal.
  • the count-up is prohibited, the data transfer direction of the data bus is set to the write direction based on the write command sent to the data path, the data transfer direction to the memory array is set to the write direction, and the data transfer direction
  • the counter value synchronized with the clock signal in the address counter is allowed to be counted up, and data is written from the first address to the next address in a predetermined order according to the count value of the address counter.
  • To the memory array from the first address to the address in the specified order. And wherein a call to write the access control information that prohibits the lump can.
  • read-only data is written by writing data from the next address in a predetermined order from the first address and finally writing access control information from the first address to the address in the predetermined order. Since the storage device is manufactured, it is possible to manufacture a storage device that can quickly execute access control to the memory array and suppress unintended writing to the memory array.
  • the access control information is written to a fourth address from the head address
  • identification information may be written from the first address to the third address of the memory array according to the count value of the address counter.
  • a sixth aspect of the present invention comprises a memory array that is accessed sequentially.
  • a read-only method for a storage device that stores access control information indicating whether or not writing is possible at the fourth position from the beginning position of the storage area of the memory array.
  • the method according to the sixth aspect of the present invention searches for identification information that matches the identification information stored in the memory array of the storage device, and identifies that matches the identification information stored in the memory array.
  • the retrieved identification information and write command are sent to the storage device, and the identification information is next to the write data corresponding to the end position of the storage area of the memory array.
  • a data string having access control information is sent to the storage device, and data is written to the end position of the storage area of the memory array according to the count value of the address counter, and then the storage area of the memory array is written. It is characterized by writing access control information indicating prohibition of reading to the fourth position from the head position.
  • access control is performed to write data up to the end position of the storage area of the memory array, and subsequently prohibit reading at the fourth position from the start position of the storage area of the memory array. Since information is written, it is possible to manufacture a storage device that can quickly execute access control to the memory array and suppress unintended writing to the memory array.
  • a seventh aspect of the present invention there is provided a plurality of nonvolatile storage devices that are bus-connected to the clock signal line, the data signal line, and the reset signal line, and the memory is stored via the clock signal line, the data signal line, and the reset signal line.
  • a storage system including a device and a control device connected to the device is provided.
  • the control device comprises:
  • a clock signal generation circuit for generating a reset signal for initializing the storage device; and identification information for issuing identification information corresponding to identification information of a desired storage device among the plurality of storage devices
  • An issuance circuit, and a data string including the issued identification information and a read / write command in synchronization with the generated clock signal A data transmission circuit for transmitting the data to the data signal line,
  • a data bus connected to the data signal line, a memory array which is sequentially accessed, and access control information indicating whether or not data can be written is stored in a predetermined position from the head position of the storage area;
  • An ID comparator that is connected to the data bus and determines whether or not the identification information sent from the control device matches the identification information stored in the memory array; and the memory array and An input / output control device that is arranged between the data buses and controls data transfer to the data bus and the memory array in accordance with a received command; the data bus and the ID comparator comparison device; and the comparison
  • the identification information sent from the control device by the device and the memory array If it is determined that the stored identification information matches, an instruction decoder that analyzes a write Z read instruction included in the data string, and is arranged between the input / output control device and the instruction decoder, If the analyzed instruction is a write instruction, refer to the access control information in the memory array, and if writing is not permitted, do not send a write instruction to the I / O controller
  • the storage system of the seventh aspect of the present invention it is possible to manufacture a storage device that can quickly execute access control to the memory array and suppress unintended writing to the memory array. .
  • the storage device further increments a counter value in synchronization with a clock signal input via the clock signal line, and accesses a storage area of the storage cell.
  • An address counter is provided to specify the power position and reset the counter value to the initial value at initialization.
  • the input / output controller transfers data to the memory array at initialization.
  • the state at the time of initialization may be maintained until the direction is set to the read direction and the data transfer to the data bus is interrupted until the analysis of the write / read command by the command decoder is completed.
  • FIG. 1 is an explanatory diagram showing a configuration example of a storage system including a plurality of storage devices and a host computer according to the present embodiment.
  • FIG. 2 is an explanatory diagram showing an example of a data string transmitted from the host computer in a normal state.
  • FIG. 3 is an explanatory diagram showing an example of a data string sent from the host computer when writing to the storage device at the time of shipment from the factory.
  • FIG. 4 is a block diagram showing an internal circuit configuration of the storage device according to the embodiment.
  • FIG. 5 is a flowchart showing a processing routine executed by the host computer when accessing the storage device.
  • FIG. 6 is a flowchart showing the processing routine executed by each component circuit of the storage device when accessed by the host computer.
  • FIG. 7 is a timing chart showing the temporal relationship between the reset signal RST, the clock signal SCK, the data signal CDA, and the address counter value during data reading.
  • Figure 8 is a timing chart showing the temporal relationship between the reset signal RST, clock signal SCK :, data signal CDA, and address counter value when writing data.
  • Figure 9 is a flowchart showing the flow of data write processing to the storage device at the time of shipment from the factory.
  • FIG. 10 is an explanatory diagram showing an example of the connection relationship between the setting host computer and the storage device when performing the factory write process.
  • FIG. 11 is an explanatory diagram showing an example in which the storage device is applied to an ink cartridge in the embodiment.
  • FIG. 1 is an explanatory diagram illustrating a configuration example of a storage system including a plurality of storage devices and a host computer according to the present embodiment.
  • the storage system includes a host computer 10 and five storage devices 20, 21, 22, which are arranged on the memory module board 200 and whose access is controlled by the host computer 10. 2 and 24.
  • Each storage device 20, 2 1, 22, 23, 24 is placed in each of the five color ink cartridges C 1, C 2, C 3, C 4, C 5 for the ink jet printer as shown in Fig. 11. It shall be provided.
  • the five-color ink cartridges C1, C2, C3, C4, and C5 contain, for example, cyan, light cyan, magenta, light magenta, and yellow ink.
  • the storage device in the present embodiment is an E EPROM that holds the stored contents in a nonvolatile manner and is accessed sequentially from the top address in 1-bit units.
  • FIG. 1 only the storage devices 20, 2 1, 22, 23, 24 are shown for ease of explanation. However, as described above, the storage devices 20, 2 1, twenty two, 23 and 24 are actually provided in the ink cartridges C1, C2, C3, C4, and C5.
  • Data signal terminal DT, clock signal terminal CT, reset signal terminal RT of each storage device 20, 2 1, 22, 23, 24 are connected through data bus DB, clock bus CB, reset bus RB, respectively. (See Figure 4).
  • the host computer 10 is connected to the data bus DB, the clock bus CB, and the reset bus RB via the data signal line DL, the clock signal line C L, and the reset signal line RL.
  • These signal lines can be realized, for example, as a flexible feed cable (F FC).
  • the power supply positive terminal VDDH of the host computer 10 and the power supply positive terminal V D DM of each storage device 20, 2 1, 22, 23, 24 are connected via the power supply line V D L.
  • a power supply negative signal line VS L for serially connecting the power supply negative terminals V SS of the storage devices 20, 21, 22, 23, 24 is arranged.
  • One end of the power supply negative signal line VS L is grounded, and the other end is connected to the force trit detection terminal COT of the host computer 10 via the cartridge signal line COL.
  • the host computer 10 includes a control device that has a clock signal generation circuit, a reset signal generation circuit, a power supply monitoring circuit, a power supply circuit, a power supply compensation circuit, a data storage circuit, and a control circuit that controls each circuit (not shown). And controls access to the storage devices 20, 2 1, 22, 23, 24.
  • the host computer 10 is arranged on the main body side of the ink jet printer, for example, and the control circuit of the host computer 10 that acquires data such as ink consumption and ink cartridge installation time and stores it in the data storage circuit is, for example, Execute access to storage devices 20, 21, 22, 23, 24 when the inkjet printer is turned on, the ink cartridge is replaced, the print job is completed, or the inkjet printer is turned off.
  • the control circuit of the host computer 10 has storage devices 20, 2 1, When accessing 2 2, 2 3, or 2 4, the reset signal generation circuit is requested to generate the reset signal RST. Therefore, the reset signal RST is also generated when a power failure or power plug is removed.
  • the power supply compensation circuit of the host computer 10 supplies power for a predetermined period (eg, 0.3 s) even when power supply is interrupted. For example, a capacitor is used as the power supply compensation circuit.
  • the control circuit of the host computer 10 controls the output of the positive power supply by controlling the power supply circuit.
  • the host computer 10 does not always supply power to the storage devices 20, 2 1, 2 2, 2 3, 2 4, and the storage devices 2 0, 2 1, 2 Only when an access request to 2, 2 3, 2 4 is generated, the positive power is supplied to the storage devices 2 0, 2 1, 2 2, 2 3, 2 4.
  • FIG. 2 is an explanatory diagram showing an example of a data string transmitted from the host computer 10 during normal operation.
  • FIG. 3 is an explanatory diagram showing an example of a data string sent from the host computer when writing to the storage device at the time of shipment from the factory.
  • the data sequence sent from the host computer 10 normally has a 3-bit identification data part, a 1-bit read Z-write command part, and a 1- to 2-52 2-bit write / read.
  • a data storage unit is provided.
  • the data string sent from the setting host computer consists of a 1-bit write command section and 1-bit to 256-bit write data section as shown in Figure 3. Is provided.
  • the identification data is stored in the first 3 bits of the last 4 bits of the write data section, and the last 4 bits are written. Access control information indicating whether or not writing to the memory array 210 is possible is arranged in the last bit.
  • the fourth bit (fourth address) from the head of the memory array has access control information indicating whether or not writing to the memory array is possible. Stored.
  • This access control information When data is written before shipment, it is stored in the memory array along with the write data (stored data).
  • the clock signal generation circuit of the host computer 10 generates, for example, a clock signal SCK at intervals of 4 / S when reading data from the storage devices 20, 2 1, 2 2, 23, 24, and at the time of writing data Generates a clock signal SCK with an interval of 3ms.
  • FIG. 4 is a block diagram showing an internal circuit configuration of the storage device 20.
  • the internal configuration of each storage device 20, 21, 22, 23, 24 is the same except for the stored identification information (identification data) and unique data.
  • the internal configuration of the storage device 20 will be described.
  • the storage device 20 includes a memory array 201, an address counter 202, an ID comparator 20 3, an operation code decoder 204, an I / O controller 20
  • the memory array 201 has a predetermined capacity, for example, a 256-bit storage area, and the identification data is stored in the storage area from the top 3 bits (up to the third address), and the fourth bit from the start.
  • Access control information for prohibiting writing to 1 is stored.
  • access control information for prohibiting writing to the memory array 2 0 1 is stored in order to prevent subsequent writing to the storage devices 2 0 to 2 4.
  • the identification data is stored in the first 3 bits of the data string transmitted from the host computer 10 and the write / read command is stored in the 4th bit from the beginning. Therefore, data is not written unless it is the storage area after the 5th bit (fifth address) from the beginning, and the storage area of the memory array 2 0 1 has such a configuration.
  • First 4 addresses is a read-only storage area. If the address starts from 0, address 0 corresponds to the first address or the first bit. If the address starts from 1, address 1 corresponds to the first address or Corresponds to the 1st bit.
  • the address counter 20 2 is a circuit that increments the counter value in synchronization with the clock signal S CK input to the clock signal terminal C T, and is connected to the memory array 2 0 1.
  • the counter value and the storage area position (address) of the memory array 2 0 1 are associated with each other, and the write position or the read position in the memory array 2 0 1 can be specified by the counter value of the address counter 2 0 2. it can.
  • the address counter 202 is also connected to the reset signal terminal RT, and when the reset signal RST is input, the counter value is reset to the initial value.
  • the initial value may be any value as long as it is associated with the head position of the memory array 201, and generally 0 is used as the initial value.
  • the ID comparator 20 03 is connected to the clock signal terminal CT, the data signal terminal DT, and the reset signal terminal RT, and the identification data included in the data string input via the data signal terminal DT and the memory array 20 Determine whether the identification data stored in 1 matches. More specifically, ID comparators 2 and 3 obtain 3-bit data that is input after reset signal RST is input, that is, identification data. The ID comparator 2 0 3 uses the identification data included in the data string. A 3-bit register (not shown) for storing data, and a 3-bit register (not shown) for storing identification data obtained from the memory array 20 1 via the I / O controller 205. Whether the identification data matches is determined by whether the register values match.
  • the ID comparator 20 0 3 sends the access permission signal EN to the operation code decoder 2 0 4 when the two identification data match.
  • the ID comparator 2 0 3 clears the register value when the reset signal RST is input.
  • the ID comparator 2 0 3 of the storage device 20 and all other storage devices 2 1, 2 2, 2 3, 2 4 has common identification data, for example, (1, 1, 1) in this embodiment. Stored. This common identification data is held by the ID comparators of the storage devices 20, 2 1, 2 2, 2 3, 24, so that each storage device 20, 2 1, 2 2, 2 3, 2 4 On the other hand, writing of data to be written in common can be executed simultaneously.
  • the operation code decoder 20 4 is connected to the ID comparator 20 3, read write controller 20 6, clock signal terminal CT, and data signal terminal DT.
  • the operation code decoder 20 4 obtains the fourth bit data input after the reset signal RST is input, that is, the write / read command, from the data string input from the data signal terminal DT.
  • the access permission signal EN is input from the ID comparator 2 0 3
  • the operation code decoder 2 0 4 analyzes the acquired write / read command and requests the read controller 2 0 6 to perform a write process request or read process. Send a request.
  • Controller 2 0 5 is connected to data signal terminal DT and memory array 2 0 1, and according to the request from read controller 2 0 6, data transfer direction to memory array 2 0 1 and data signal terminal DT Switches the data transfer direction (for the signal line connected to the data signal terminal DT).
  • the I ZO controller 2 0 5 is also connected to the reset signal terminal RT. Receives RST signal.
  • the I / O controller 205 includes a first buffer memory (not shown) that temporarily stores data read from the memory array 201 and write data to the memory array 201, and data from the data bus DB. And a second buffer memory (not shown) for temporarily storing data to the data bus D D.
  • the I / O controller 205 is initialized by the input of the reset signal RS ⁇ .
  • the data transfer direction to the memory array 201 is set to the read direction, and the signal line connected to the data signal terminal DT is set. Data transfer to the data signal terminal DT is prohibited by setting it to high impedance.
  • This initialization state is maintained until a write process request or a read process request is input from the read controller 206.
  • the write process request or read process request is input from the read controller 206 after the end of the write determination process using the fourth bit data of the data string. Therefore, 4-bit data from the beginning of the data string input via the data signal terminal D after input of the reset signal is not written to the memory array 201.
  • the data stored in the first 4 bits of the memory array 201 is sent to the ID comparator 203. As a result, the first 4 bits (addresses from the beginning to the fourth) of the memory array 201 are in a read-only state.
  • the read-write controller 206 is connected to the operation code decoder 204, the I / O controller 205, and the memory array 201.
  • the read / write controller 206 determines whether or not writing to the memory array 201 is possible. More specifically, the read controller 206 accesses the fourth address from the beginning of the memory array 2 0 1 and stores the access control information indicating write prohibition, that is, the fourth address from the beginning. It is determined whether or not “0” is recorded. Relay controller 20 6 If access control information indicating prohibition of writing is stored, the write processing request from the operation code decoder 204 is discarded without being transferred to the I / O controller 205.
  • the read / write controller 206 transfers the write processing request from the operation code decoder 204 to the I / O controller 205 when access control information indicating write permission is stored. If the input from the operation code decoder 204 is a read processing request, the read controller 206 determines whether or not access control information indicating write prohibition is stored in the memory array 201. I Transfers the read request to the ZO controller 20 5. Note that the operation code decoder 204, the I / O controller 205, and the read controller 206 may be realized by a single functional circuit as an access control means.
  • FIG. 5 is a flowchart showing a processing routine executed by the host computer 10 when accessing the storage devices 20, 21, 22, 23, 24.
  • FIG. 6 is a flow chart showing a processing routine executed by each component circuit of the storage devices 20, 21, 22, 23, 24 when accessed by the host computer 10.
  • FIG. 7 is a timing chart showing the temporal relationship of the reset signal RST, clock signal SCK, data signal CDA, and address counter value during data reading.
  • FIG. 8 is a timing chart showing the temporal relationship between the reset signal R ST, the clock signal S CK, the data signal CD A, and the address counter value when writing data.
  • the control circuit of the host computer 10 waits until the input value CO of the cartridge out signal line COL becomes 0 (step S100: No). Ie all When the ink cartridge is correctly stored in the ink cartridge holder, the power supply negative signal line VS L is serially connected and grounded, so the input value CO of the cartridge out signal line CO L is the ground voltage (for example, This is because it shows about 0 volts. On the other hand, even if one ink cartridge is not correctly stored in the ink cartridge holder, the power supply negative signal line VS L is not connected to the serial, so it is not grounded and is not connected to the circuit voltage of the control circuit. The corresponding value appears on the cartridge-out signal line COL. However, in this embodiment, binarization is performed based on a predetermined threshold value in order to eliminate the influence of noise and the like. Therefore, the input value CO of the cartridge signal line COL takes 0 or 1.
  • the reset signal RST is active / low, and the terms “reset signal RST used in this specification” is generated and input means “reset / low signal” unless otherwise specified. Shall.
  • the control circuit of the host computer 10 issues identification data (ID data) of the ink cartridge (storage devices 2 0, 2 1, 2 2, 2 3, 2 4) that is desired to be accessed (step S 1 3 0 )
  • ID data is synchronized with the rising edge of the clock signal SCK as shown in Figures 7 and 8. It is transferred to the data bus DB via the signal line DL.
  • the control circuit of the host computer 10 determines whether or not the issued ID data is (1, 1, 1) (step S 140).
  • the ID data (1, 1, 1) is the identification data stored in advance in the ID comparators of all storage devices 2 0, 2 1, 2 2, 23, 24.
  • the ID data is (1, 1, 1), data can be written to all the storage devices 20, 2 1, 2 2, 23, 24 simultaneously.
  • the control circuit of the host computer 10 requests the clock signal generation circuit to decrease the speed of the clock signal SCK, that is, to increase the generation interval of the clock signal SCK (step S 1 60).
  • the time required to write data to the EE PROM is, for example, about 3 ms, and the time required to read data is, for example, about 43. Therefore, when writing data, it takes about 1 000 times the time required to read data.
  • the storage devices 20, 2 1, 22, 23, and 24 are accessed at a high clock signal speed, and the data write process is performed.
  • the access time is shortened and reliable data writing is realized.
  • step S1440 No
  • the read command (Read) or write command Either (Write) is issued (Step S 1 7 0).
  • the issued command is sent to the data bus DB via the data signal line DL.
  • step S 1700: Write the control circuit of the host computer 10 delays the clock signal speed (step S1600).
  • Step S 1 70: Read the clock signal speed is maintained.
  • address counter 202 When a reset low signal is input to reset bus RB, address counter 202 resets the counter value to the initial value (0) (step S20 0). Also, the ID comparator 20 3 and the I ZO controller 2 0 5 are initialized. That is, the two registers in the ID con- verter are cleared, and the I / O controller 205 sets the data transfer direction to the memory array 201 to the read direction and sets the signal line connected to the data signal terminal D D. High impedance and data Data transfer is prohibited.
  • the host computer 10 sends various data in synchronization with the rising edge of the clock signal SCK.
  • the address counter 202 increments the power counter value one by one from the initial value in synchronization with the rising edge of the clock signal S CK.
  • the ID comparator 203 receives the data sent to the data bus DB in synchronization with the rising edges of the three clock signals SCK after the reset signal RST is switched from low to high, that is, three bits. ID data is acquired and stored in the first 3-bit register (step S 2 10 a). At the same time, the ID comparator 203 acquires data from the address of the memory array 201 specified by the counter values 00, 01, 02 of the address counter 202 (step S220b). That is, the identification data stored in the first to third addresses (memory cells, storage area) of the memory array 201 are acquired and stored in the second 3-bit register.
  • the ID comparator 203 determines whether or not the ID data (identification data) stored in the first and second registers matches (step S220). Further, the ID comparator 203 determines whether or not the common ID data held in advance matches the ID data stored in the first register. If the ID comparator 203 determines that the ID data does not match (step S 220: No), it requests the I / O controller 205 to release the data bus. Upon receipt of the request, the I ⁇ controller 205 releases the path (step S270), and ends this processing routine. That is, access to the memory array 20 1 by the host computer 10 is not permitted, and the access process in the storage device 20 is terminated. In such a case, access to any of the other storage devices 2 1, 22, 2 3, 24 is permitted.
  • the ID comparator 203 determines that the ID data match (step S 2 20: Yes)
  • the ID comparator 203 sends an access permission signal EN to the age code decoder 204 (step S 230).
  • the operation code decoder 204 that has received the access permission signal EN receives the read / write command sent to the data bus in synchronization with the rising edge of the fourth clock signal SCK after the reset signal RST switches from low to high. And the command is decoded (step S 25 0).
  • the operation code decoder 204 sends the decoded read / write command to the read write controller 206.
  • the read controller 20 6 determines whether or not the decoded command input from the operation code decoder 204 is a write command (step S 240). If the read / write controller 206 determines that the instruction is a write instruction (step S240: Yes), it acquires access control information from the fourth address from the beginning of the memory array 201 (step S). 2 50).
  • the read controller 206 determines whether or not writing to the memory array 201 is possible (step S 260). Specifically, the read write controller 206 determines whether or not the acquired access control information indicates write prohibition, that is, whether or not it is “0”. If the read controller 20 6 determines that writing to the memory array 201 is possible, that is, if it determines that the access control information does not indicate write prohibition (indicates write permission) (step S). 26 0: Y es), the write command received from the operation code decoder 204 is sent to the I / O controller 205.
  • the I / O controller 20 5 that has received the write command changes the data transfer direction to the memory array 2 0 1 to the write direction, cancels the high impedance setting of the signal line connected to the data terminal DT, and performs data transfer. Allow transfer (step S 27 0).
  • the write data sent to the data bus is the address of the memory array 2 0 1 specified by the counter value of the address counter 2 0 2 that is sequentially counted up in synchronization with the clock signal S CK. (Position) is stored sequentially one bit at a time. Since the storage device 20 according to the present embodiment is sequentially accessed in this way, the write data sent from the host computer 10 is the memory array 2 except for the data corresponding to the address desired to be rewritten. 0 1 has the same value (0 or 1) as the data currently stored. In other words, the address data that cannot be rewritten in the memory array 201 is overwritten with the same value.
  • step S If the read controller 2 06 determines that writing to the memory array 2 0 1 is impossible, that is, if it determines that the acquired access control information indicates write prohibition (step S). 2 6 0: No), The write command received from the operation code decoder 204 is not sent to the I ZO controller 2 0 5. The read controller 20 requests the I / O controller 205 to release the data bus, and the controller 205 releases the data bus and terminates this processing routine. (Step S 2 8 0).
  • the read controller 20 06 determines that it is not a write command (step S 24 0: ⁇ ⁇ ), it reads the read command received from the operation code decoder 20 4 to the I / O controller 2 0 5 To send.
  • the I 0 controller 2.0 5 that receives the read command changes the data transfer direction to the memory array 2 0 1 to the read direction, cancels the high impedance setting of the signal line connected to the data terminal DT, and allows data transfer. To do. (Step S 2 90). In this state, the data stored in the memory array 2 0 1 is stored in the clock signal SC. Sequentially read in the order of the address (position) specified by the counter value of the address counter 202 that is incremented sequentially in synchronization with K, and overwritten in the first buffer memory of the I / O controller 205 in sequence. .
  • the controller 205 sends the read data held in the second buffer memory to the data bus D ⁇ ⁇ ⁇ via the data terminal DT and transfers it to the host computer 10.
  • FIG. 9 is a flowchart showing the flow of data writing processing to the storage device at the time of shipment from the factory.
  • FIG. 10 is an explanatory diagram showing an example of the connection relationship between the setting host computer and the storage device when performing the factory write process.
  • the following processing is performed when the ink cartridge is manufactured, with the storage device 20 attached to the ink cartridge, and as shown in FIG. 10, the host computer for each terminal CT, DT, RT (probe) of the storage device 20 This can be done by connecting the signal lines from 1 00 (or a dedicated setting host computer) one to one. “1” is stored as a data value in the first 4 bits of the memory array 201 of the storage device 20 used at this time or in all storage areas. First, setup host The computer 1 0 0 issues ID data “1, 1, 1 J, and causes the ID comparator 2 0 3 to output an access permission signal EN to the operation code decoder 2 0 4.
  • the setting host computer 1 0 0 When the setting host computer 1 0 0 detects the access permission signal EN from the ID comparator 2 0 3, it writes data having the same capacity as that of the memory array 2 0 1 to the memory array 2 0 1 (S 3 0 0 ) As described with reference to FIG. 3, the data sequence sent from the setting host computer 1 0 0 is described with the write processing command in the first bit, followed by the data after the 5th bit, and the last The identification information is described in the first 3 bits of the 4 bits, and the access control information is described in the last bit of the last 4 bits.
  • the memory array 2 0 1 has a 1-bit capacity allocated to each of the addresses from the 0 (1) th address to the 2 5 5 (2 5 6) th address. It has a 6-bit capacity. Therefore, in step S 3 0 0, data having a capacity of 2 5 2 bits is written from the writable 5th bit (fifth address) to 2 5 6th bit (2 5 6th address).
  • the setting host computer 1 0 0 receives 3 bits capacity data (identification data) from 2 5 7 to 2 5 9 bits and 1 bit capacity data (access control information) of bits 2 60 Write to the memory array 20 1 (step S 3 1 0), and the processing routine is terminated. That is, since writing has already been completed up to the 2nd and 6th bits of the address of the memory array 20 1, the newly written data is the 1st to 3rd bits from the beginning of the memory array 2 0 1 ( 1st power, 3rd address) and 4th bit (4th address). As a result, the identification data is written in the first 3 bits of the memory array 201, and the access control information indicating prohibition of data writing to the memory array 2101 is written in the fourth bit from the beginning.
  • Whether or not writing to the storage device 2 0 is possible is determined by using the access control information stored in the fourth bit from the beginning of the memory array 2 0 1. Can be quickly determined.
  • a plurality of storage devices 20 to 24 are provided. In the memory system, it is possible to quickly identify the target storage device and determine whether writing to the identified storage device is permitted.
  • the storage device 20 is mounted on the ink cartridge and shipped, new writing to the storage device 20 is prohibited, and the storage device 20 is read.
  • Dedicated That is, after the ink cartridge is shipped from the factory, writing to the storage device 20 can be prohibited. Therefore, it is possible to prevent overwriting of identification information as well as data related to ink stored in the 5th and subsequent bits.
  • access control information indicating write prohibition is stored in the 4th bit (fourth address) from the beginning of the memory array 2 0 1, but it is stored in the memory array 2 0 1 It may be stored in another address as long as it is before the data to be processed.
  • the identification information does not need to be 3 bits, and the capacity of the identification data of the stored data can be appropriately changed depending on the number of storage devices to be identified. Further, The capacity of the memory array 20 1 is not limited to 256 bits, and can be changed as appropriate according to the amount of data to be stored.
  • the EE PROM has been described as the storage device 20.
  • any storage device that can store stored data in a nonvolatile manner and can read and store the stored data can be used. Not limited to EE PROM.
  • identification data is stored in the first 3 bits of the memory array 201.
  • the capacity of the identification data can be changed as appropriate depending on the number of storage devices to be identified.
  • the capacity of the memory array 201 is not limited to 256 bits, and can be appropriately changed according to the amount of data to be stored.
  • the storage device 20 according to the present embodiment can be applied to ink cartridges of two to four colors, or six or more colors.
  • the correspondence between the identification information and the storage devices 20 to 24 is not only the ink type and ink color of the ink cartridge in which the storage devices 20 to 24 are mounted, but also the initial ink amount stored in the ink cartridge. It's okay.
  • the storage device 20 according to this embodiment has been described as a storage device for storing ink cartridge information in an ink cartridge for an ink jet printer, but the storage device 20 according to this embodiment is Of course, it can be used in other embodiments. That is, in a system using multiple storage devices, identification data is stored in the first 3 bits of the memory array 201 to access a specific storage device, but the capacity of the identification data is the memory to be identified. It can be appropriately changed depending on the number of devices. Further, the capacity of the memory array 201 is not limited to 2 5 6 bits, and can be appropriately changed according to the amount of data to be stored.
  • the reset signal RST is output even when the power is shut down, so even if the power is accidentally shut off during data writing. Even if the connection is interrupted, writing is completed for the data that has been written at that time, and since data is written in 1-bit units in this embodiment, the data that has been written is not Problems such as data corruption can be avoided
  • the power supply compensation circuit compensates the power supply for a predetermined period, and at the time of data writing, data is written in order starting from write priority data such as ink remaining amount or ink consumption. Therefore, even when writing to a plurality of storage devices 2 0, 2 1, 2 2, 2 3, 2 4 is necessary, writing of write priority data to all the storage devices can be completed.
  • the storage device, the storage system, and the read-only method for the storage device according to the present invention have been described based on the embodiments.
  • the above-described embodiment of the present invention is intended to facilitate understanding of the present invention.
  • the present invention is not limited thereto.
  • the present invention can be changed and improved without departing from the spirit and scope of the claims, and the present invention includes the equivalents thereof.

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Abstract

　アクセス許可信号ＥＮを受信したオペレーションコードデコーダ２０４は、コマンドを取得してデコードし、デコードしたコマンドをリードライトコントローラ２０６に送出する。リードライトコントローラ２０６は、受信したコマンドが書き込み命令である場合には、メモリアレイ２０１の先頭から４番目のアドレスからアクセス制御情報を取得する。リードライトコントローラ２０６は、取得したアクセス制御情報が書き込み禁止を示している場合には、オペレーションコードデコーダ２０４から受信した書き込み命令を、Ｉ／Ｏコントローラ２０５に対して送出しない。

Description

明細書
記憶装置および記憶装置を備える印刷記録材容器 技術分野
本発明は、 相互にバス接続される記憶装置に関し、 ざらに詳細には記憶装置に 対するアクセスを制御する技術に関する。 背景技術
記憶装置に対するアクセス （データの書き込み） を制御する技術として、 例え ば、 記憶装置の外部に記憶装置に対する書き込み禁止装置を接地する技術が知ら れている。 あるいは、 記憶装置使用時に、 記憶装置におけるデータ格納領域より 後ろのァドレスにデータ格納領域に対する書き込み不許可を示す情報を書き込む ことで、 データ格納領域に対する書き込みを禁止する技術が知られている。 しかしながら、 記憶装置の外部に書き込み禁止装置を備える場合には、 記憶装 置に加えて書き込み禁止装置を外部に備える必要があった。 また、 記憶装置にお けるデータ格納領域より後ろのアドレスに、 データ格納領域に対する書き込みの 可否を設定可能な技術においては、 データ格納領域に対する書き込みが可能か否 かの判定に時間を要すると共に、 書き込み可否の判定処理時にデータ格納領域に 対する意図しない書き込みが実行されるおそれがあった。 さらに、 記憶装置のデ ータ格納領域全体に対する書き込み禁止の設定が必ずしも適切に行われないおそ れがあった。
発明の開示
本発明は、 上記課題を解決するためになされたものであり、 記憶装置のメモリ アレイに対するアクセス制御を迅速に実行すると共に、 メモリアレイに対する意 図しない書き込みを抑制することを目的とする。
上記課題を解決するために本発明の第 1の態様は、 先頭アドレスからシーケン シャルにアクセスされる記憶装置を提供する。 本発明の第 1の態様に係る記憶装 置は、 データ格納開始アドレスより も先にアクセスされるア ドレスに、 記憶装置 に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性の メモリアレイと、 前記メモリアレイに対する書き込み要求または読み出し要求の いずれかを含むアクセス要求を受信する受信部と、 前記受信したアクセス要求が 前記メモリアレイに対する書き込み要求である場合には、 前記メモリアレイにお ける前記アクセス制御情報を参照し、 書き込みが許容されていない場合には、 前 記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とす る。
本発明の第 1の態様に係る記憶装置によれば、 受信したアクセス要求がメモリ アレイに対する書き込み要求である場合には、 メモリアレイにおけるアクセス制 御情報を参照し、 書き込みが許容されていない場合には、 受信したアクセス要求 を実行しないので、 記憶装置のメモリアレイに対するアクセス制御を迅速に実行 すると共に、 メモリアレイに対する意図しない書き込みを抑制することができる 本発明の第 1の態様に係る記憶装置において、 前記アクセス制御情報が格納さ れるァドレスは、 先頭ァドレスから 4番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからの データの読み出しを行う入出力制御部と、 前記受信部を介して入力されたァク セス要求に含まれる書き込み Z読み出し命令を解析する命令デコーダと、 前記命 令デコーダによる命令の解析結果が書き込み命令である場合には、 前記メモリア レイにおける前記ァクセス制御情報を参照し、 書き込みが許容されていない場合 には、 前記受信した書き込み命令を前記入出力制御部に対して送出しないリード ライ ト制御部とを備えても良い。
上記構成によれば、 リードライ ト制御部は、 命令デコーダによる命令の解析結 果が書き込み命令である場合には、 メモリアレイにおけるアクセス制御情報を参 照し、 書き込みが許容されていない場合には、 受信した書き込み命令を入出力制 御部に対して送出しないので、 記憶装置のメモリアレイに対するアクセス制御を 迅速に実行すると共に、 メモリアレイに対する意図しない書き込みを抑制するこ とができる。
本発明の第 1の態様に係る記憶装置において、 前記メモリアレイは、 先頭アド レスから 3番目のァドレスまでに記憶装置を識別するための識別情報を格納し、 前記アクセス要求にはさらに、 前記記憶装置を特定するための記憶装置識別情報 が含まれており、
前記記憶装置はさらに、 前記メモリアレイから前記識別情報を取得し、 その取 得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とがー 致するか否かを判定する I Dコンパレータであって、 前記識別情報と前記記憶装 置識別情報とがー致する場合には、 前記命令デコーダに対して、 前記アクセス要 求に含まれる命令の解析を許可する許可信号を送信する I Dコンパレータを備え ても良い。
上記構成を備えることにより、 所望する記憶装置に対するアクセスのみを許容 することができる。 特に、 複数の記憶装置が備えられている場合には、 複数の記 憶装置の中から所望の記憶装置を特定して読み出し、 書き込みといったアクセス を実行することができる。
本発明の第 1の態様に係る記憶装置において、
前記受信部は、 前記メモリアレイにおけるアドレスを指定するためのクロック 信号を受け付けるクロック信号端子と、 データを入出力するためのデータ端子と
、 リセット信号を受信す リセット信号端子とを備え、
前記記憶装置はさらに、 前記データ端子と接続されているデータパスと、 前記 受信したク口ック信号に同期してカウンタ値をカウントアップし、 前記メモリア レイのア ドレスを指定すると共に、 初期化時にはカウンタ値を初期値にリセット するァドレスカウンタとを備えても良い。 本発明の第 2の態様は、 先頭ァドレスからシーケンシャルにアクセスされる記 憶装置を提供する。 本発明の第 2の態様に係る記憶装置は、 先頭アドレスから 3 番目のァドレスまでに記憶装置を識別するための識別情報を格納し、 先頭ァドレ スから 4番目のァドレスに記憶装置に対するデータの書き込みの可否を示すァク セス制御情報を格納する不揮発性のメモリアレイ と、 前記メモリアレイにおける ァドレスを指定するためのクロック信号を受け付けるクロック信号端子と、 デー タ列を入出力するためのデータ端子と、 リセット信号を受信するリセット信号端 子と、 前記データ端子と接続されているデータバスと、 前記受信したクロック信 号に同期してカウンタ値をカウントアップし、 前記メモリアレイのァドレスを指 定すると共に、 初期化時にはカウンタ値を初期値にリセットするア ドレスカウン タと、 前記データバスに接続されていると共に、 前記データ列に含まれる記憶装 置識別情報と前記メモリアレイに格納されている識別情報とがー致するか否かを 判定する I Dコンパレータであって、 前記記憶装置識別情報と前記識別情報とが 一致する場合には、 前記データ列に含まれる命令の解析を許可する許可信号を出 力する I Dコンパレータと、 前記メモリアレイと前記データ端子との間に配置さ れ、 受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記 データバスのデータ転送方向を制御すると共に、 命令を受信するまでは、 前記メ モリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記デー タバスとの接続を遮断する入出力制御装置と、 前記データバスおょぴ前記 I Dコ ンパレータと接続されていると共に、 前記 I Dコンパレータから前記許可信号を 受け取った場合には、 前記データ列に含まれる命令を解析する命令デコーダと、 前記命令デコーダによる命令の解析結果が書き込み命令である場合には、 前記メ モリアレイにおける前記アクセス制御情報を参照し、 書き込みが許容されていな い場合には、 前記受信した書き込み命令を前記入出力制御部に対して送出しない リードライ ト制御部とを備えることを特徴とする。
本発明の第 2の態様に係る記憶装置によれば、 命令の解析結果が書き込み命令 である場合には、 メモリアレイにおけるアクセス制御情報を参照し、 書き込みが 許容されていない場合には、 受信した書き込み命令を入出力制御部に対して送出 しないので、 記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると 共に、 メモリアレイに対する意図しない書き込みを抑制することができる。 本発明の第 3の態様は、 本発明の第 1または第 2の態様に係る記憶装置を備え る印刷記録材収容容器を提供する。 本発明の第 3の態様に係る印刷記録材収容容 器によれば、 データ格納領域に対するアクセス制御を迅速に実行すると共に、 デ ータ格納領域に対する意図しない書き込みを抑制することができる記憶装置を備 える印刷記録材収容容器を提供することができる。
本発明の第 3の態様に係る印刷記録材収容容器において、 前記印刷記録材収容 容器は、 収容するィンク種に対応してィンク種毎に異なる識別情報を有する記憶 装置を備えても良い。'かかる場合には、 識別情報によって印刷記録材収容容器に 収容されているインク種を識別することができる。
本発明の第 4の態様は、 アクセス開始位置からメモリセル単位にてシーケンシ ャルにアクセスされる記憶装置を提供する。 本発明の第 4の態様に係る記憶装置 は、 複数のメモリセルを備えると共に、 先頭から 3つのメモリセルに記憶装置を 識別するための識別情報を格納し、 先頭から 4つ目のメモリセルに記憶装置に対 する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイ と、 前記記憶装置に対するアクセス要求を受信する受信部と、 前記受信したァク セス要求に書き込み要求が含まれている場合には、 前記メモリアレイにおける前 記アクセス制御情報を参照し、 書き込みが許容されていない場合には、 前記受信 したァグセス要求を実行しないアクセス制御部とを備えることを特徴どする。 本発明の第 4の態様に係る記憶装置によれば、 受信したアクセス要求に書き込 み要求が含まれている場合には、 メモリアレイにおけるアクセス制御情報を参照 し、 書き込みが許容されていない場合には、 受信したアクセス要求を実行しない ので、 記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、 メモリアレイに対する意図しない書き込みを抑制することができる。 本発明の第 5の態様は、 シーケンシャルにアクセスされるメモリアレイを有す る不揮発性の記憶装置であって、 所定のデータを格納する記憶装置の読み出し専 用化方法を提供する。 本発明の第 5の態様に係る記憶装置の読み出し専用化方法 は、 リセット信号の検出により、 アドレスカウンタのカウンタ値を初期値にリセ ッ 1、すると共にク口ック信号に同期したカウンタ値のカウントアップを禁止し、 データパスに送出された書き込み命令に基づいて前記データバスのデータ転送方 向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を 書き込み方向に設定し、 前記データ転送方向の設定終了後に、 前記ア ドレスカウ ンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、 前 記ァドレスカウンタのカウント値にしたがって、 先頭ァドレスから所定の順番の 次のァドレスからデータを書き込み、 最後に先頭ァドレスから所定の順番のァド レスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込むこ とを特徴とする。
本発明の第 5の態様に係る方法によれば、 先頭ァドレスから所定の順番の次の ァドレスからデータを書き込み、 最後に先頭ァドレスから所定の順番のァドレス にアクセス制御情報を書き込むことによって読み出し専用の記憶装置を製造する ので、 メモリアレイに対するアクセス制御を迅速に実行すると共に、 メモリァレ ィに対する意図しない書き込みを抑制することができる、 記憶装置を製造するこ とができる。
本発明の第 5の態様に係る方法において、 前記アクセス制御情報は先頭ァドレ スから 4番目のアドレスに書き込まれ、
前記製造方法はさらに、 前記アドレスカウンタのカウント値にしたがって前記 メモリアレイの先頭ァ ドレスから 3番目のア ドレスまでに識別情報を書き込んで も良い。 '
本発明の第 6の態様は、 シーケンシャルにアクセスされるメモリアレイを有す る不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から 4番目の 位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用 化方法を提供する。 本発明の第 6の態様に係る方法は、 前記記憶装置のメモリア レイに格納されている前記識別情報と一致する識別情報を検索し、 前記メモリア レイに格納されている前記識別情報と一致する識別情報を検索した場合には、 前 記検索した識別情報およぴ書き込み命令を前記記憶装置に対して送出し、 前記メ モリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報 をおよびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、 ァ ドレスカウンタのカウント値にしたがって、 前記メモリアレイの記憶領域の末尾 位置までデータを書き込み、 続いて前記メモリアレイの記憶領域の先頭位置から 4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むことを特徴と する。
本発明の第 6の態様に係る方法によれば、 メモリアレイの記憶領域の末尾位置 までデータを書き込み、 続いてメモリアレイの記憶領域の先頭位置から 4番目の 位置に読み出しの禁止を示すアクセス制御情報を書き込むので、 メモリアレイに 対するアクセス制御を迅速に実行すると共に、 メモリアレイに対する意図しない 書き込みを抑制することができる、 記憶装置を製造することができる。
本発明の第 7の態様は、 クロック信号線、 データ信号線およびリセット信号線 とバス接続されている複数の不揮発性の記憶装置と、 クロック信号線、 データ信 号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備え る記憶システムを提供する。 本発明の第 7の態様に係る記憶システムにおいて、 前記制御装置は、
クロック信号生成回路と、 前記記憶装置を初期化するリセット信号を生成す るリセット信号生成回路と、 前記複数の記憶装置のうち所望の記憶装置の識別情 報に対応する識別情報を発行する識別情報発行回路と、 前記生成されたクロック 信号に同期させて、 前記発行された識別情報、 読み書きコマンドを含むデータ列 を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、 シーケンシャルにァクセ スされると共に、 その記憶領域の先頭位置から所定の位置に、 データの書き込み の可否を示すアクセス制御情報が格納されるメモリアレイと、 前記データバスに 接続されていると共に、 前記制御装置から送出された識別情報と前記メモリァレ ィに格納されている識別情報とがー致するか否かを判定する I Dコンパレータと 、 前記メモリアレイおよび前記データバス間に配置されていると共に、 受信した 命令に応じて前記データバスおよび前記メモリァレイに対するデータ転送を制御 する入出力制御装置と、 前記データバスおよび前記 I Dコンパレータ比較装置と 接続され、 前記比較装置によって前記制御装置から送出された識別情報と前記メ モリアレイに格納されている識別情報とがー致すると判定された場合には、 前記 データ列に含まれる書き込み Z読み出し命令を解析する命令デコーダと、 前記入 出力制御装置と命令デコーダとの間に配置され、 前記解析された命令が書き込み 命令である場合には、 前記メモリアレイにおける前記アクセス制御情報を参照し 、 書き込みが許容されていない場合には、 前記入出力制御装置に対して書き込み 命令を送信しないリードライ ト制御部とを備えることを特徴とする。
本発明の第 7の態様に係る記憶システムによれば、 メモリアレイに対するァク セス制御を迅速に実行すると共に、 メモリアレイに対する意図しない書き込みを 抑制することができる、 記憶装置を製造することができる。
本発明の第 7の態様に係る記憶システムにおいて、 前記記憶装置はさらに 前記クロック信号線を介して入力されたクロック信号に同期レてカウンタ値 をカウントアップし、 前記記憶セルの記憶領域のアクセスすべき位置を指定す ると共に、 初期化時にはカウンタ値を初期値にリセットするアドレスカウンタ を備え、
前記入出力制御装置は、 初期化時には前記メモリアレイに対するデータ転送 方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し 、 前記命令デコーダによる書き込み/読み出し命令の解析が終了するまで、 前 記初期化時の状態を維持しても良い。
上記構成を備えることにより、 記憶装置の有する識別情報と入力された識別情 報とがー致するか否かを判定する際には、 メモリアレイに対するデータの書き込 みは実行され得ず、 メモリアレイに格納されている識別情報の読み出し専用性を 維持することができる。 図面の簡単な説明
図 1は本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶シ ステムの構成例を示す説明図である。
図 2は通常時にホス トコンピュータから送出されるデータ列の一例を示す説明 図である。
図 3は工場出荷時の記憶装置に対する書き込みに際してホストコンピュータか ら送出されるデータ列の一例を示す説明図である。
図 4は実施例に従う記憶装置の内部回路構成を示すブロック図である。
図 5は記憶装置にアクセスする際にホストコンピュータによって実行される処 理ルーチンを示すフローチヤ一トである。
図 6はホス トコンピュータによってアクセスされた際に記憶装置の各構成回路 によって実行される処理ルーチンを示すフローチヤ一トである。
図 7はデータ読み出し時におけるリセット信号 R S T、 クロック信号 S C K、 データ信号 C D Aおよびアドレスカウンタ値の時間的関係を示すタイミングチヤ ートである。
図 8はデータ書き込み時におけるリセット信号 R S T、 クロック信号 S C K：、 データ信号 C D Aおよぴァドレスカウンタ値の時間的関係を示すタイミングチヤ ートである。 図 9は工場出荷時における記憶装置に対するデータ書き込み処理の流れを示す フローチヤ一トである。
図 1 0は工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータ と記憶装置の接続関係の一例を示す説明図である。
図 1 1は実施例において記憶装置がインクカートリッジに適用される一例を示 す説明図である。 発明を実施するための最良の形態
以下、 本発明に係る記憶装置を備える記憶システムおよび記憶装置の製造方法 について図面を参照しつつ、 実施例に基づいて説明する。
A. 記憶システムの構成：
図 1を参照して本実施例に係る記憶装置を備える記憶システムの概略構成につ いて概念的に説明する。 図 1は本実施例に係る複数の記憶装置およびホストコン ピュータを含む記憶システムの構成例を示す説明図である。
本実施例に係る記憶システムは、 ホス トコンピュータ 1 0と、 メモリモジユー ル基板 200上に配置されていると共にホストコンピュータ 1 0によってァクセ スが制御される 5個の記憶装置 20, 2 1 , 22, 2 3, 24とを備えている。 なお、 各記憶装置 20， 2 1 , 22, 23， 24は、 図 1 1に示すようにインク ジェットプリンタ用の 5色のインクカートリッジ C 1、 C 2、 C 3、 C 4、 C 5 にそれぞれ備えられているものとする。 5色のインクカートリッジ C 1、 C 2、 C 3、 C 4、 C 5には、 例えば、 シアン、 ライ トシアン、 マゼンタ、 ライ トマゼ ンタ、 イェローの各色のインクが収容されている。 また、 本実施例における記憶 装置は不揮発的に記憶内容を保持すると共に 1ビット単位にて先頭ァドレスから シーケンシャルにアクセスされる E E P ROMとする。
図 1では説明を容易にするために、 記憶装置 20， 2 1， 22， 2 3， 24の みが示されているが、 既述のように本実施例に係る記憶装置 20， 2 1， 22， 23， 24は、 実際にはインクカートリッジ C 1、 C 2、 C 3、 C 4、 C 5に備 えられている。
各記憶装置 20, 2 1， 22， 23, 24のデータ信号端子 D T、 クロック信 号端子 CT、 リセッ ト信号端子 RTはデータバス DB、 クロックバス CB、 リセ ットバス RBを介してそれぞれ接続されている （図 4参照） 。 ホストコンビユー タ 1 0とデータバス DB、 クロックバス CB、 リセットバス RBとはデータ信号 線 DL、 クロック信号線 C L、 リセット信号線 R Lを介して接続されている。 な お、 これら信号線は、 例えば、 フレキシブル · フィード 'ケーブル (F FC) と して実現され得る。 ホス トコンピュータ 1 0の電源正極端子 VDDHと各記憶装 置 20, 2 1， 22， 2 3， 24の電源正極端子 V D DMとは電源供給線 V D L を介して接続されている。 メモリモジュール基板 200上には、 各記憶装置 20 ， 2 1， 22， 2 3， 24の電源負極端子 V S Sをシリアルに接続する電源負極 信号線 VS Lが配置されている。 電源負極信号線 VS Lの一端は接地されており 、 他端はカートリッジァゥト信号線 CO Lを介してホストコンピュータ 1 0の力 一トリッジァゥト検出端子 COTと接続されている。
ホストコンピュータ 1 0は、 その内部に図示しないクロック信号生成回路、 リ セッ ト信号生成回路、 電源監視回路、 電源回路、 電源補償回路、 データ記憶回路 および各回路を制御する制御回路を保有する制御装置であり、 記憶装置 20， 2 1 , 22, 23 , 24に対するアクセスを制御する。 ホストコンピュータ 1 0は 、 例えば、 インクジェットプリンタの本体側に配置されており、 インク消費量、 インクカートリッジの装着時間といったデータを取得しデータ記憶回路に記憶す ホストコンピュータ 1 0の制御回路は、 例えば、 インクジェットプリンタの電 源投入時、 インクカートリッジの交換時、 印刷ジョブの終了時、 インクジェット プリンタの電源遮断時等に記憶装置 20， 2 1， 22， 23， 24に対するァク セスを実行する。 ホス トコンピュータ 1 0の制御回路は、 記憶装置 20， 2 1， 2 2 , 2 3， 2 4へアクセスする場合には、 リセット信号生成回路に対してリセ ット信号 R S Tの生成を要求する。 したがって、 停電、 電源プラグが抜かれた場 合にもリセット信号 R S Tが生成される。 ホス トコンピュータ 1 0の電源補償回 路は、 電源の供給が遮断された場合にも所定の期間 （例えば、 0 . 3 s ) 電源を 供給する。 電源補償回路としては、 例えば、 コンデンサが用いられる。
ホス トコンピュータ 1 0の制御回路は、 電源回路を制御して正電源の出力を制 御する。 本実施例に係るホス トコンピュータ 1 0は、 記憶装置 2 0， 2 1， 2 2 ， 2 3 , 2 4に対して、 常時電源を供給しておらず、 記憶装置 2 0 , 2 1， 2 2 , 2 3， 2 4に対するアクセス要求が発生した場合にのみ、 記憶装置 2 0 , 2 1 , 2 2， 2 3， 2 4に対して正電源を供給する。
ホストコンピュータ 1 0から送出されるデータ列について図 2およぴ図 3を参 照して説明する。 図 2は通常時にホストコンピュータ 1 0から送出されるデータ 列の一例を示す説明図である。 図 3は工場出荷時の記憶装置に対する書き込みに 際してホストコンピュータから送出されるデータ列の一例を示す説明図である。 ホス トコンピュータ 1 0から送出されるデータ列は、 通常時には、 図 2に示す ように 3ビッ トの識別データ部、 1 ビッ トの読み出し Z書き込みコマンド部、 1 ビット〜 2 5 2ビットの書き込み 読み出しデータ格納部を備える。 一方、 工場 出荷前のデータ書き込み時には、 設定用ホストコンピュータから送出されるデー タ列は、 図 3に示すように 1 ビットの書き込みコマンド部、 1 ビッ ト〜 2 5 6 ビ ットの書き込みデータ部を備える。 なお、 書き込みに際しては、 先頭から 5ビッ ト目 （5番目のアドレス） から書き込みが開始されるので、 書き込みデータ部の 最後の 4ビグトの最初の 3ビットには識別データが、 最後の 4ビットの最終ビッ トにはメモリアレイ 2 0 1に対する書き込みの可否を示すアクセス制御情報が配 置されている。 後述するように、 本実施例に係る記憶装置 2 0〜 2 4は、 メモリ アレイの先頭から 4ビッ ト目 （4ア ドレス目） は、 メモリアレイに対する書き込 みの可否を示すアクセス制御情報が格納される。 このアクセス制御情報は、 工場 出荷前のデータ書き込み時に、 書き込みデータ （格納データ） と共に、 メモリア レイに格納される。 なお、 アクセス制御情報は、 例えば、 0のときに書き込み禁 止 （読み出し専用） 、 1の時に書き込み可能を意味する。 データ値 =0の時を書 き込み禁止とすることによって、 データ化けによる記憶装置に対する誤った書き 込みを抑制することができる。 すなわち、 一般的に、 記憶装置は、 メモリアレイ
20 1のメモリセルに電荷を蓄えることによって、 データ値 = 1を実現するため 、 例えば、 ノイズによってデータ値 = 0がデータ値 = 1とされる可能性は高いが 、 その逆の現象が起こることは極めて稀である。
ホストコンピュータ 1 0のクロック信号生成回路は、 記憶装置 20， 2 1 , 2 2， 23， 24からデータを読み出す場合には、 例えば、 4 / S間隔のクロック 信号 S CKを生成し、 データ書き込み時には 3m s間隔のクロック信号 S CKを 生成する。
B. 本実施例に係る記憶装置の構成
次に、 図 4を参照して記憶装置 20， 2 1， 22， 2 3， 24の内部構成につ いて説明する。 図 4は記憶装置 20の内部回路構成を示すブロック図である。 な お、 個々の記憶装置 20， 21 , 22， 2 3， 24の内部構成は、 格納されてい る識別情報 （識別データ） 、 固有のデータを除いて同一であるから以下の説明で は代表的に記憶装置 20の内部構成について説明する。
記憶装置 20は、 メモリアレイ 20 1、 アドレスカウンタ 202、 I Dコンパ レータ 20 3、 オペレーションコードデコーダ 204、 I /Oコントローラ 20
5およびリードライ トコントローラ 20 6を備えている。
メモリアレイ 20 1は、 所定容量、 例えば、 256ビットの記憶領域を有し、 先頭から 3ビットの記憶領域 （3番目のアドレスまで） には識別データが格納さ れ、 先頭から 4ビット目の記憶領域 （4番目のアドレス） にはメモリアレイ 20
1に対する書き込みを禁止するためのアクセス制御情報が格納されている。 本実 施例では、 工場出荷時には、 以降の記憶装置 2 0〜2 4に対する不意の書き込み を防止するために、 メモリアレイ 2 0 1に対する書き込みを禁止するアクセス制 御情報が格納されている。 上述のように、 通常時、 ホス トコンピュータ 1 0から 送出されるデータ列の先頭 3ビットには識別データが格納され、 先頭から 4ビッ ト目には書き込み/読み出しコマンドが格納されている。 したがって、 先頭から 5ビット目 （5番目のアドレス） 以降の記憶領域でなければデータの書き込みは 行われず、 メモリアレイ 2 0 1の記憶領域がこのような構成を備えることによつ て先頭 4ビット （先頭 4アドレス） は読み出し専用の記憶領域となる。 なお、 ァ ドレスが 0から開始する場合には、 アドレス 0が 1番目のァドレスまたは 1ビッ ト目に該当し、 ア ドレスが 1から開始する場合には、 ア ドレス 1が 1番目のアド レスまたは 1ビット目に該当する。
ア ドレスカウンタ 2 0 2は、 クロック信号端子 C Tに入力されるクロック信号 S C Kに同期してそのカウンタ値をィンクリメントする回路であり、 メモリァレ ィ 2 0 1と接続されている。 カウンタ値とメモリアレイ 2 0 1の記憶領域位置 （ アドレス） とは関連付けられており、 アドレスカウンタ 2 0 2のカウンタ値によ つてメモリアレイ 2 0 1における書き込み位置または読み出し位置を指定するこ とができる。 ア ドレスカウンタ 2 0 2はまた、 リセット信号端子 R Tと接続され ており、 リセット信号 R S Tが入力されると、 カウンタ値を初期値にリセットす る。 ここで、 初期値はメモリアレイ 2 0 1の先頭位置と関連付けられていればど のような値でも良く、 一般的には 0が初期値として用いられる。
I Dコンパレータ 2 0 3は、 クロック信号端子 C T、 データ信号端子 D T、 リ セット信号端子 R Tと接続されており、 データ信号端子 D Tを介して入力された データ列に含まれる識別データとメモリアレイ 2 0 1に格納されている識別デー タとが一致するか否かを判定する。 詳述すると、 I Dコンパレータ 2 ◦ 3は、 リ セット信号 R S Tが入力された後に入力される 3ビット分のデータ、 すなわち識 別データを取得する。 I Dコンパレータ 2 0 3は、 データ列に含まれる識別デー タを格納する 3 ビッ トレジスタ (図示しない） 、 I / Oコントローラ 2 0 5を介 してメモリアレイ 2 0 1から取得した識別データを格納する 3ビットレジスタ （ 図示しない） を有しており、 両レジスタの値が一致するか否かによって識別デー タが一致するか否かを判定する。 I Dコンパレータ 2 0 3は、 両識別データが一 致する場合には、 アクセス許可信号 E Nをオペレーションコードデコーダ 2 0 4 に送出する。 I Dコンパレータ 2 0 3は、 リセッ ト信号 R S Tが入力されるとレ ジスタの値をクリアする。 なお、 記憶装置 2 0、 および他の全記憶装置 2 1 , 2 2 , 2 3 , 2 4の I Dコンパレータ 2 0 3には共通識別データ、 例えば、 本実施 例では （1， 1 , 1 ) が格納されている。 この共通識別データを各記憶装置 2 0 ， 2 1， 2 2， 2 3 , 2 4の I Dコンパレータが保有することにより、 各記憶装 置 2 0， 2 1， 2 2 , 2 3 , 2 4に対して共通に書き込むべきデータの書き込み を同時に実行することができる。
オペレーシヨンコードデコーダ 2 0 4は、 I Dコンパレ一タ 2 0 3、 リードラ ィ トコントローラ 2 0 6、 ク口ック信号端子 C T、 データ信号端子 D Tと接続さ れている。 オペレーションコードデコーダ 2 0 4は、 データ信号端子 D Tから入 力されるデータ列から、 リセット信号 R S Tが入力された後に入力される 4ビッ ト目のデータ、 すなわち書き込みノ読み出しコマンドを取得する。 オペレーショ ンコードデコーダ 2 0 4は、 I Dコンパレータ 2 0 3からアクセス許可信号 E N が入力されると、 取得した書き込み/読み出しコマンドを解析してリードライ ト コントローラ 2 0 6に対して書き込み処理要求または読み出し処理要求を送出す る。
1 〇コントローラ 2 0 5は、 データ信号端子 D T、 メモリアレイ 2 0 1と接 続されており、 リードライ トコントローラ 2 0 6からの要求に従ってメモリアレ ィ 2 0 1に対するデータ転送方向ならびにデータ信号端子 D Tに対する （データ 信号端子 D Tと接続されている信号線の） データ転送方向を切り換え制御する。 I ZOコントローラ 2 0 5は、 リセット信号端子 R Tとも接続されており、 リセ ッ ト信号 R S Tを受信する。 I /Oコントローラ 20 5は、 メモリアレイ 20 1 から読み出したデータおよびメモリアレイ 20 1に対して書き込みデータを一時 的に格納する第 1のバッファメモリ （図示しない） と、 データバス DBからのデ ータおよぴデータバス D Βへのデータを一時的に格納する第 2のバッファメモリ (図示しない） を備えている。
I /Oコントローラ 20 5は、 リセット信号 R S Τの入力により初期化され、 初期化時には、 メモリアレイ 201に対するデータ転送方向を読み出し方向に設 定し、 データ信号端子 DTと接続されている信号線をハイインピーダンスとする ことでデータ信号端子 DTに対するデータ転送を禁止する。 この初期化時の状態 は、 リードライ トコントローラ 206から書き込み処理要求または読み出し処理 要求が入力されるまで維持される。 後述するように、 リードライ トコントローラ 2 06から書き込み処理要求または読み出し処理要求が入力されるのは、 データ 列の 4ビット目のデータを用いた書き込み判断処理の終了後となる。 したがって 、 リセット信号入力後にデータ信号端子 D Τを介して入力されるデータ列の先頭 から 4ビットのデータはメモリアレイ 20 1に書き込まれることはない。 また、 メモリアレイ 20 1の先頭 4ビットに格納されているデータは、 I Dコンパレー タ 20 3に送出される。 この結果、 メモリアレイ 20 1の先頭 4ビット （先頭か ら 4番目までのア ドレス） は読み出し専用状態となる。
リードライ トコントローラ 206は、 オペレーションコードデコーダ 204、 I /Oコントローラ 20 5およびメモリアレイ 2 0 1と接続されている。 リード ライ トコントローラ 206は、 オペレーションコードデコーダ 204から書き込 み処理要求が入力されると、 メモリアレイ 20 1に対する書き込みが可能である か否かを判定する。 詳述すると、 リードライ トコントローラ 206は、 メモリア レイ 2 0 1の先頭から 4番目のァドレスにアクセスし、 書き込み禁止を示すァク セス制御情報が格納されているか、 すなわち、 先頭から 4番目のア ドレスに 「0 」 が記録されているか否かを判定する。 リ一ドライ トコントローラ 20 6は、 書 き込み禁止を示すアクセス制御情報が格納されている場合には、 オペレーション コードデコーダ 204からの書き込み処理要求を、 I /Oコントローラ 20 5に 転送することなく破棄する。
リ一ドライトコントローラ 206は、 書き込み許可を示すアクセス制御情報が 格納されている場合には、 オペレーショ ンコードデコーダ 2 04からの書き込み 処理要求を、 I /〇コントローラ 2 0 5に転送する。 リードライ トコントローラ 206は、 オペレーションコードデコーダ 204からの入力が、 読み出し処理要 求の場合には、 メモリアレイ 20 1に書き込み禁止を示すアクセス制御情報が格 納されているか否かを判定することなく、 I ZOコントローラ 20 5に対して読 み出し処理要求を転送する。 なお、 オペレーションコードデコーダ 204、 I / Οコントローラ 20 5およびリードライ トコントローラ 20 6はァクセス制御手 段として 1つの機能回路によって実現されても良い。
C. 記憶システムの動作
図 5〜図 8を参照して本実施例における記憶システムの動作について説明する
。 図 5は記憶装置 20， 2 1， 22, 2 3， 24にアクセスする際にホス トコン ピュータ 1 0によって実行される処理ルーチンを示すフローチヤ一トである。 図 6はホストコンピュータ 1 0によってアクセスされた際に記憶装置 20, 2 1， 2 2, 23, 24の各構成回路によって実行される処理ルーチンを示すフローチ ヤートである。 図 7はデータ読み出し時におけるリセット信号 RS T、 クロック 信号 S CK、 データ信号 CDAおよぴァドレスカウンタ値の時間的関係を示すタ ィミングチヤ一トである。 図 8はデ^ ~タ書き込み時におけるリセット信号 R S T 、 クロック信号 S CK、 データ信号 CD Aおよびアドレスカウンタ値の時間的関 係を示すタイミングチャートである。
ホス トコンピュータ 1 0の制御回路は、 カートリッジアウト信号線 CO Lの入 力値 COが 0となるまで待機する （ステップ S 1 00 ： N o) 。 すなわち、 全て のインクカートリッジが正しくィンクカートリッジホルダに収容されている場合 には、 電源負極信号線 VS Lがシリアルに接続されて接地されるのでカートリッ ジアウト信号線 CO Lの入力値 COは接地電圧 （例えば、 約 0ボルト） を示すか らである。 これに対して、 たとえ、 1個のインクカートリッジでもインクカート リッジホルダに正しく収容されていない場合には、 電源負極信号線 VS Lはシリ アルに接続されないので、 接地されず、 制御回路の回路電圧に対応する値がカー トリッジアウト信号線 COL上に現れる。 但し、 本実施例ではノイズ等の影響を 排除するため、 所定のしきい値を基準にして 2値化している。 したがって、 カー トリッジァゥト信号線 CO Lの入力値 C Oは 0か 1を取る。
ホストコンピュータ 1 0の制御回路は、 カートリッジアウト信号線 CO Lの入 力値 COが 0を取ると （ステップ S 1 0 0 ： Y e s ) 、 図 7および図 8に示すよ うに、 電源供給線 VD Lを介して電源電圧を記憶装置 2 0， 2 1， 2 2， 2 3， 2 4の電源正極端子 VD DMに供給し （VDD= 1 ) 、 リセット信号生成回路に リセット . ロー信号を生成させて （R S T= 0にセット） リセット信号線 RLを 介してリセットバス RBに送出する (ステップ S 1 1 0) 。 すなわち、 インク力 一トリッジがィンクカートリッジホルダに正しく収容されない限り、 記憶装置 2 0 , 2 1， 2 2， 2 3， 24に対しては電源電圧が供給されない。 なお、 リセッ ト信号 R S Tはアクティブ · ローであるものとし、 本明細書中にて用いられるリ セット信号 R S Tが生成される、 入力されるといった用語は、 特に断らない限り リセット · ロー信号を意味するものとする。
ホストコンピュータ 1 0は、 続いて、 図 7および図 8に示すようにリセット信 号生成回路に— R S T = 1とさせてリセット信号 R S Τをハイに設定する （ステツ プ S 1 2 0) 。 ホストコンピュータ 1 0の制御回路は、 アクセスを所望するイン クカートリッジ （記憶装置 2 0, 2 1， 2 2， 2 3， 2 4) の識別データ （ I D データ） を発行する （ステップ S 1 3 0) 。 発行された I Dデータは、 図 7およ び図 8に示すようにクロック信号 S CKの立ち上がりエッジに同期されてデータ 信号線 DLを介してデータバス DBに転送される。 ホストコンピュータ 1 0の制 御回路は、 発行した I Dデータが （1， 1， 1) であるか否かを判定する （ステ ップ S 1 40) 。 既述のように、 I Dデータ （1， 1 , 1) は全ての記憶装置 2 0, 2 1， 2 2， 23， 24の I Dコンパレータに予め格納されている識別デー タであり、 発行された I Dデータが （1 , 1, 1) の場合には、 全ての記憶装置 20, 2 1 , 2 2, 23, 24に対して同時にデータの書き込みを実行すること ができる。
ホス トコンピュータ 1 0の制御回路は、 I Dデータ = (1， 1, 1) であると 判定した場合には (ステップ S 1 40 ： Y e s) 、 書き込みコマン ドを発行する (ステップ S 1 5 0) 。 発行された書き込みコマンドは、 図 7および図 8に示す ようにリセット信号 RSTがローからハイに切り替えられた後の 4つ目のクロッ ク信号 S CKの立ち上がりエッジに同期されてデータ信号線 D Lを介してデータ バス DBに転送される。 ホス トコンピュータ 1 0の制御回路は、 クロック信号生 成回路に対してクロック信号 S CKの速度を遅く、 すなわち、 クロック信号 S C Kの生成間隔を長くするよう要求する （ステップ S 1 6 0) 。 EE PROMに対 してデータを書き込みために必要な時間は、 例えば、 3m s程度であり、 データ 読み出しに必要な時間は、 例えば、 4 3程度である。 したがって、 データ書き 込み時には、 データ読み出しに必要な時間の約 1 000倍程度の時間を要する。 そこで、 本実施例では、 デ タ書き込みコマンドが発行されるまでは速いクロッ ク信号速度にて記憶装置 20， 2 1， 22， 23， 24に対してアクセスし、 デ ータ書き込み処理時こはク口ック信号速度を遅くすることで、 アクセス時間を短 縮すると共に確実なデータの書き込みを実現する。
ホス トコンピュータ 1 0の制御回路は、 発行された I Dデータが （ 1， 1， 1 ) でないと判定した場合には （ステップ S 1 4 0 ： N o) 、 読み出しコマンド (Read) または、 書き込みコマンド （Write) のいずれかを発行する （ステップ S 1 7 0) 。 発行されたコマンドは、 データ信号線 DLを介してデータバス DB に転送される。 発行したコマンドが書き込みコマンドの場合には （ステップ S 1 7 0 ： Write) 、 ホス トコンピュータ 1 0の制御回路は、 クロック信号速度を遅 らせる (ステップ S 1 6 0) 。 一方、 発行したコマンドが読み出しコマンドの場 合には （ステップ S 1 70 ： Read) クロック信号速度を維持する。
ホストコンピュータ 1 0の制御回路は、 書き込みを所望するメモリアレイ 20 1のァドレス (位置) に対応する数のクロック信号パルスを発行する (ステップ S 1 80) 。 すなわち、 本実施例における記憶装置 2 0はシーケンシャルァクセ スタイプの記憶装置であるから、 書き込みを所望するァドレスに対応する数のク 口ック信号パルスを発行し、 了ドレスカウンタ 2 0 2のカウンタ値を所定のァド レスに対応するカウント値までィンクリメントしなければならない。 ホストコン ピュータ 1 0の制御回路は、 最後に、 リセッ ト信号生成回路にリセッ ト ' ロー信 号を生成させて （RST= 0にセット） リセット信号線 RLを介してリセットパ ス RBに送出して記憶装置 20， 2 1， 22， 2 3, 24に対するアクセスを完 了する。 このように、 リセット信号 RST (リセット ' ロー信号） の送出により アクセスを完了し、 また、 電源遮断時にもリセット信号 RSTを送出するので、 データ書き込み中に電源が遮断された場合でも少なく とも書き込みを終えたデー タの書き込み処理を正常に完了することができる。
次に、 図 6を参照してホストコンピュータ 1 0によってアクセスされる際に記 憶装置 20， 2 1， 22， 2 3， 24の各構成回路によって実行される処理を説 明する。 なお、 本説明においても記憶装置 20を代表的に用いて説明する。
リセッ ト . ロー信号がリセッ トバス RBに入力されると、 アドレスカウンタ 2 0 2はカウンタ値を初期値 （0) にリセットする （ステップ S 20 0) 。 また、 I Dコンパレータ 20 3、 I ZOコントローラ 2 0 5も初期化される。 すなわち 、 I Dコンノ レータ内の 2つのレジスタがクリアされ、 I/Oコントローラ 20 5はメモリアレイ 20 1に対するデータ転送方向を読み出し方向に設定すると共 にデータ信号端子 D Τと接続されている信号線をハイインピーダンスにしてデー タ転送を禁止する。
既述のように、 ホス トコンピュータ 1 0は、 リセット信号 R S Tがローからハ ィに切り替わると、 ク口ック信号 S CKの立ち上がりエッジに同期させて各種デ ータを送出する。 アドレスカウンタ 20 2は、 同じく リセット信号 R S Tがロー からハイに切り替わると、 クロック信号 S CKの立ち上がりエッジに同期して力 ゥンタ値を初期値から 1つずっィンクリメントする。
I Dコンパレータ 20 3は、 リセット信号 RS Tかローからハイに切り替えら れた後の 3つのク口ック信号 S CKの立ち上がりエッジに同期してデータバス D Bに送出されたデータ、 すなわち、 3ビッ トの I Dデータを取得して第 1の 3ビ ッ トレジスタに格納する （ステップ S 2 1 0 a) 。 これと同時に I Dコンパレー タ 20 3は、 ア ドレスカウンタ 202のカウンタ値 00、 0 1、 0 2によって指 定されるメモリアレイ 20 1のァドレスからデータを取得する （ステップ S 22 0 b ) 。 すなわち、 メモリアレイ 20 1の 1〜 3番目のアドレス （メモリセル、 格納領域） に格納されている識別データを取得して、 第 2の 3ビットレジスタに 格納する。
I Dコンパレータ 2 0 3は、 第 1、 第 2レジスタに格納された I Dデータ （識 別データ) がー致するか否かを判定する (ステップ S 220) 。 さらに、 I Dコ ンパレータ 203は、 予め保有している共通 I Dデータと第 1 レジスタに格納さ れている I Dデータとが一致するか否かも判定する。 I Dコンパレータ 203は 、 I Dデータが一致しないと判定した場合には （ステップ S 2 20 ： No) 、 I /Oコントローラ 2 0 5に対してデータバスの解放を要求する。 要求を受けた I Ζθコントローラ 2 0 5は、 パスを解放して （ステップ S 2 70) 、 本処理ルー チンを終了する。 すなわち、 ホス トコンピュータ 1 0によるメモリアレイ 20 1 に対するアクセスは許容されず、 記憶装置 20におけるアクセス処理は終了する 。 かかる場合には、 他の記憶装置 2 1， 22, 2 3, 24のいずれかに対するァ クセスが許容される。 一方、 I Dコンパレータ 20 3は、 I Dデータは一致すると判定した場合には (ステップ S 2 20 : Y e s ) 、 才ペレーションコードデコーダ 204に対して アクセス許可信号 ENを送出する （ステップ S 230) 。 かかる場合には複数の 記憶装置 20， 2 1， 2 2， 23， 24のうち記憶装置 20のみが、 あるいは、 I Dデータが （1， 1， 1) の場合には全ての記憶装置 20， 2 1， 22， 23 ， 24のメモリアレイに対するアクセスが許可されること となる。 アクセス許可 信号 ENを受信したオペレーションコードデコーダ 204は、 リセット信号 R S Tのローからハイへの切り替わり後の 4つ目のクロック信号 S CKの立ち上がり エッジに同期してデータバスに送出された読み出し/書き込みコマンドを取得し て、 コマンドをデコードする (ステップ S 25 0) 。
オペレーショ ンコードデコーダ 204は、 デコードした読み出しノ書き込みコ マンドをリードライ トコントローラ 20 6に送出する。 リードライ トコントロー ラ 20 6は、 オペレーションコードデコーダ 204から入力されたデコード済み コマンドが書き込み命令であるか否かを判定する （ステップ S 240) 。 リード ライ トコントローラ 20 6は、 書き込み命令であると判定した場合には （ステツ プ S 240 : Y e s ) 、 メモリアレイ 20 1の先頭から 4番目のァドレスからァ クセス制御情報を取得する （ステップ S 2 50) 。
リードライ トコントローラ 206は、 メモリアレイ 20 1に対して書き込みが 可能であるか否かを判定する （ステップ S 26 0) 。 具体的には、 リードライ ト コントローラ 2 0 6は、 取得したアクセス制御情報が書き込み禁止を示している か否か、 すなわち、 「0」 であるか否かを判定する。 リードライ トコントローラ 20 6は、 メモリアレイ 20 1に対して書き込みが可能であると判定した場合、 すなわち、 アクセス制御情報が書き込み禁止を示さない （書き込み許可を示す） と判定した場合には （ステップ S 26 0 ： Y e s ) 、 I /Oコントローラ 20 5 に対して、 オペレーションコードデコーダ 204から受信した書き込み命令を送 出する。 書き込み命令を受信した I /Oコントローラ 2 0 5は、 メモリアレイ 2 0 1に 対するデータ転送方向を書き込み方向に変更し、 データ端子 DTと接続されてい る信号線のハイインピーダンス設定を解除してデータ転送を許容する （ステップ S 2 7 0) 。 この状態では、 データバスに送出されたされた書き込みデータは、 クロック信号 S CKに同期して順次カウントアップされるア ドレスカウンタ 2 0 2のカウンタ値によって指定されるメモリアレイ 2 0 1のア ドレス （位置） に 1 ビットづっシーケンシャルに格納されていく。 本実施例に係る記憶装置 2 0は、 このようにシーケンシャルにアクセスされるので、 ホス トコンピュータ 1 0から 送出された書き込みデータは、 書き換えを所望するァドレスに対応するデータを 除いて、 メモリアレイ 2 0 1に現在格納されているデータと同一の値 （0または 1 ) を有している。 すなわち、 メモリアレイ 20 1における書き換えられないァ ドレスのデータは、 同一の値によって上書きされる。
リードライ トコントローラ 2 0 6は、 メモリアレイ 2 0 1に対して書き込みが 不可能であると判定した場合、 すなわち、 取得したアクセス制御情報が書き込み 禁止を示していると判定した場合には (ステップ S 2 6 0 ： N o) 、 オペレーシ ョンコードデコーダ 2 04から受信した書き込み命令を、 I ZOコントローラ 2 0 5に対して送出しない。 リードライ トコントローラ 2 0 6は、 I /Oコント口 ーラ 2 0 5に対してデータバスの解放を要求し、 Ι ΖΟコントローラ 2 0 5はデ ータバスを解放して本処理ルーチンを終了する。 （ステップ S 2 8 0) 。
リードライ トコントローラ 2 0 6は、 書き込み命令でないと判定した場合には (ステップ S 2 4 0 ： Ν ο ) 、 オペレーションコードデコーダ 2 0 4から受信し た読み出し命令を I /〇コントローラ 2 0 5に対して送信する。 読み出し命令を 受信した I 0コントローラ 2.0 5は、 メモリアレイ 2 0 1に対するデータ転送 方向を読み出し方向に変更し、 データ端子 DTと接続されている信号線のハイィ ンピーダンス設定を解除してデータ転送を許容する。 （ステップ S 2 9 0) 。 こ の状態では、 メモリアレイ 2 0 1に格納されているデータは、 クロック信号 S C Kに同期して順次ィンクリメントされるアドレスカウンタ 202のカウンタ値に よって指定されるアドレス （位置） の順にシーケンシャルに読み出され、 I /O コントローラ 20 5の第 1のバッファメモリに順次上書きされていく。
すなわち、 最後に読み出されたア ドレスのデータ （ホス トコンピュータ 1 0に よって指定されたアドレス位置のデータ） のみが最終的に I /Οコントローラ 2 05の第 2のバッファメモリに保持される。 Ι ΖΟコントローラ 20 5は、 第 2 のバッファメモリに保持されている読み出しデータをデータ端子 DTを介してデ ータバス D Βに送出し、 ホス トコンピュータ 1 0に転送する。
最後に、 リセット . ロー信号が入力されると、 ア ドレスカウンタ 20 2、 I D コンパレータ 203、 I /〇コントローラ 20 5は初期化され、 データの書き込 みまたは読み出しが終了される。 なお、 読み出しまたは書き込みデータは 1ビッ ト単位で確定されており、 リセット · ロー信号の再入力はデータの確定に必要な 動作ではない。 D. 工場出荷時における記憶装置に対するデータの書き込み： '
続いて、 工場出荷時における記憶装置 20〜24に対するデータ書き込み処理 について図 9および図 1 0を参照して説明する。 図 9は工場出荷時における記憶 装置に対するデータ書き込み処理の流れを示すフローチャートである。 図 1 0は 工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置 の接続関係の一例を示す説明図である。
以下の処理は、 インクカートリッジ製造時にィンクカートリッジに記憶装置 2 0を装着した状態で、 図 1 0に示すように、 記憶装置 20の各端子 CT、 DT、 RT (プローブ） に対してホストコンピュータ 1 00 (または専用の設定用ホス トコンピュータ） からの信号線を一対一に接続することによって実行され得る。 このとき用いられる記憶装置 20のメモリアレイ 20 1の先頭 4ビッ トあるい は全記憶領域には 「1」 がデータ値として格納されている。 先ず、 設定用ホス ト コンピュータ 1 0 0は、 I Dデータ 「1， 1， 1 J を発行し、 I Dコンパレータ 2 0 3からオペレーションコードデコーダ 2 0 4に対してアクセス許可信号 E N を出力させる。
設定用ホス トコンピュータ 1 0 0は、 I Dコンパレータ 2 0 3からのアクセス 許可信号 E Nを検出すると、 メモリアレイ 2 0 1の容量と同容量のデータをメモ リアレイ 2 0 1に書き込む （S 3 0 0 ) 。 設定用ホストコンピュータ 1 0 0から 送出されるデータ列は、 図 3を用いて説明したように、 先頭ビットに書き込み処 理コマンドが記述され、 続いて 5ビット目以降のデータが記述され、 最後の 4ビ ットのうち最初の 3ビットには識別情報が、 最後の 4ビットのうち最終ビットに はアクセス制御情報が記述されている。
また、 本実施例ではメモリアレイ 2 0 1は、 それぞれに 1 ビッ トの容量が割り 当てられている 0 ( 1 ) 番目のア ドレスから 2 5 5 ( 2 5 6 ) 番目のアドレスま で 2 5 6 ビッ トの容量を有している。 したがって、 ステップ S 3 0 0では、 書き 込み可能な 5ビット目 （5番目のアドレス） から 2 5 6ビット目 （2 5 6番目の アドレス） まで 2 5 2ビットの容量のデータが書き込まれる。
設定用ホストコンピュータ 1 0 0は、 続いて 2 5 7〜 2 5 9ビット目までの 3 ビット容量のデータ （識別データ） および 2 6 0ビット目の 1ビット容量のデー タ （アクセス制御情報） をメモリアレイ 2 0 1に書き込んで （ステップ S 3 1 0 ) 、 本処理ルーチンを終了する。 すなわち、 メモリアレイ 2 0 1のアドレスのう ち 2 5 6ビット目まではすでに書き込みが完了しているので、 新たに書き込まれ るデータは、 メモリアレイ 2 0 1の先頭から 1〜 3ビット目 （1番目力、ら 3番目 のア ドレス） および 4ビッ ト目 （4番目のア ドレス） に書き込まれる。 この結果 、 メモリアレイ 2 0 1の先頭 3ビットに識別データが、 先頭から 4ビット目にメ モリアレイ 2 0 1に対するデータの書き込みの禁止を示すアクセス制御情報が書 き込まれる。
以上説明したように、 本実施例に係る記憶装置および記憶システムによれば、 記憶装置 2 0に対する書き込みが可能か否かを、 メモリアレイ 2 0 1の先頭から 4ビット目に格納されているアクセス制御情報を用いて判断するので、 記憶装置 2 0に対する書き込みが可能か否かを迅速に判断することができる。
また、 記憶装置 2 0 (メモリアレイ 2 0 1 ) における先頭から 5ビット目以降 のデータ格納領域に対してアクセスすることなく、 記憶装置 2 0に対する書き込 みの可否が判定されるので、 データ格納領域に格納されているデータに対する誤 つた上書きを低減または防止することができる。 したがって、 記憶装置 2 0に格 納されているデータに対する信頼性を向上させることができる。
さらに、 記憶装置 2 0における先頭 4ビットのデータを用いて、 記憶装置 2 0 に対するアクセスの可否、 書き込みの可否を判定することができるので、 複数の 記憶装置 2 0〜 2 4が備えられているメモリシステムにおいて、 迅速に、 ターゲ ットとなる記憶装置を識別し、 識別した記憶装置に対する書き込みが許容される か否かを判定することができる。
また、 本実施例における読み出し専用化方法によれば、 記憶装置 2 0がインク カートリッジに装着されて出荷された後には、 記憶装置 2 0に対する新たな書き 込みは禁止され、 記憶装置 2 0は読み出し専用化される。 すなわち、 インクカー トリッジの工場出荷後は、 記憶装置 2 0に対する書き込みを禁止することができ る。 したがって、 5ビット目以降に格納されているインクに関するデータはもち ろんのこと、 識別情報に対する上書きを防止することができる。
E . その他の実施例：
( 1 ) 上記実施例では、 メモリアレイ · 2 0 1の先頭から 4ビット目 （4番目のァ ドレス） に書き込み禁止を示すアクセス制御情報が格納されているが、 メモリア レイ 2 0 1に格納されるべきデータより前のァドレスであれば他のァドレスに格 納されても良い。 また、 識別情報は 3ビッ トである必要はなく、 格納データが識 別データの容量は識別すべき記憶装置の数によつて適宜変更され得る。 さらに、 メモリアレイ 2 0 1の容量は 25 6ビッ トに限定されるものでなく、 格納すべき データ量に応じて適宜変更され得る。
(2) 上記実施例では、 記憶装置 20として EE PROMを用いて説明したが、 格納データを不揮発的に維持することができると共に、 格納データを読み出し専 用化することができる記憶装置であれば E E PROMに限られない。
( 3 ) 上記実施例では、 メモリアレイ 20 1の先頭 3ビットに識別データを格納 しているが、 識別データの容量は識別すべき記憶装置の数によって適宜変更され 得る。 また、 メモリアレイ 20 1の容量は 2 56ビットに限定されるものでなく 、 格納すべきデータ量に応じて適宜変更され得る。
(4) 上記実施例では、 5つの記憶装置 20, 2 1, 2 2, 2 3, 24を 5色 （
5個） の独立したインクカートリッジに備えた場合について説明したが、 本実施 例に係る記憶装置 20は、 2色〜 4色、 あるいは 6色以上のインクカートリッジ に対しても適用することができる。 また、 識別情報と記憶装置 20〜24との対 応付けは、 記憶装置 20〜24が装着されるインクカートリッジのインク種、 ィ ンク色のみならず、 インクカートリッジに格納される初期インク量であっても良 い。
(5) 上記実施例では、 インクジェットプリンタ用のインクカートリッジにイン クカートリッジ情報を格納するための記憶装置として本実施例に係る記憶装置 2 0を説明したが、 本実施例に係る記憶装置 20は他の態様にて用いられ得ること は言うまでもない。 すなわち、 複数の記憶装置を用いるシステムにおいて、 特定 の記憶装置に対してアクセスするためにメモリアレイ 20 1の先頭 3ビットに識 別データを格納しているが、 識別データの容量は識別すべき記憶装置の数によつ て適宜変更され得る。 また、 メモリアレイ 20 1の容量は 2 5 6ビットに限定さ れるものでなく、 格納すべきデータ量に応じて適宜変更され得る。
(6) 記憶装置 20が書き込み可能な状態において、 リセット信号 RSTは電源 遮断時にも出力されるので、 たとえデータの書き込みの最中に偶発的に電源が遮 断されても、 その時点で書き込みの完了しているデータについては書き込みが終 了され、 また、 本実施例では 1ビット単位でデータが書き込まれるので、 書き込 みの完了しているデータについてはデータ化け等の問題を回避することができる
( 7 ) 電源遮断時には電源補償回路によつて所定期間は電源供給が補償されると 共に、 データの書き込みに際しては、 インク残量またはインク消費量といった書 き込み優先データから順次書き込まれていく。 したがって、 複数の記憶装置 2 0 ， 2 1， 2 2 , 2 3， 2 4に対して書き込みが必要な場合にも、 全ての記憶装置 に対して書き込み優先データの書き込みを完了することができる。
以上、 実施例に基づき本発明に係る記憶装置、 記憶システム、 記憶装置の読み 出し専用化方法を説明してきたが、 上記した発明の実施の形態は、 本発明の理解 を容易にするためのものであり、 本発明を限定するものではない。 本発明は、 そ の趣旨並びに特許請求の範囲を逸脱することなく、 変更、 改良され得ると共に、 本発明にはその等価物が含まれることはもち.ろんである。

Claims

請求の範囲
1 . 先頭ァドレスからシーケンシャルにアクセスされる記憶装置であって、 データ格納開始ァドレスよりも先にアクセスされるァドレスに、 記憶装置に対 するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモ リアレイと、
前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含む ァクセス要求を受信する受信部と、
前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場 合には、 前記メモリアレイにおける前記アクセス制御情報を参照し、 書き込みが 許容されていない場合には、 前記受信したアクセス要求を実行しないアクセス制 御部とを備える記憶装置。
2 . 請求の範囲 1に記載の記憶装置において、
前記アクセス制御情報が格納されるァドレスは、 先頭ァドレスから 4番目のァ ドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからの データの読み出しを行う入出力制御部と、
前記受信部を介して入力されたアクセス要求に含まれる書き込みノ読み出し 命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、 前 記メモリアレイにおける前記アクセス制御情報を参照し、 書き込みが許容されて いない場合には、 前記受信した書き込み命令を前記入出力制御部に対して送出し ないリードライ ト制御部とを備える記憶装置。
3 . 請求の範囲 2に記載の記憶装置において、
前記メモリアレイは、 先頭ァドレスから 3番目のァドレスまでに記憶装置を識 別するための識別情報を格納し、
前記アクセス要求にはさらに、 前記記憶装置を特定するための記憶装置識別情 報が含まれており、
前記記'慮装置はさらに、
前記メモリアレイから前記識別情報を取得し、 その取得した識別情報と前記受 信したアクセス要求に含まれる記憶装置識別情報とがー致するか否かを判定する I Dコンパレータであって、 前記識別情報と前記記憶装置識別情報とがー致する 場合には、 前記命令デコーダに対して、 前記アクセス要求に含まれる命令の解析 を許可する許可信号を送信する I Dコンパレータを備える記憶装置。
4 . 請求の範囲 3に記載の記憶装置において、
前記受信部は、
前記メモリアレイにおけるァドレスを指定するためのクロック信号を受け付 けるクロック信号端子と、
データを入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、 前記メ モリアレイのァドレスを指定すると共に、 初期化時にはカウンタ値を初期値にリ セットするァドレスカウンタとを備える記憶装置。
5 . 先頭ァドレスからシーケンシャルにアクセスされる記憶装置であって、 先頭ァドレスから 3番目のァドレスまでに記憶装置を識別するための識別情報 を格納し、 先頭ァドレスから 4番目のァドレスに記憶装置に対するデータの書き 込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、 前記メモリアレイにおけるァドレスを指定するためのクロック信号を受け付け るクロック信号端子と、 データ列を入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子と、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、 前記メ モリアレイのアドレスを指定すると共に、 初期化時にはカウンタ値を初期値にリ セットするア ドレスカウンタと、
前記データパスに接続されていると共に、 前記データ列に含まれる記憶装置識 別情報と前記メモリアレイに格納されている識別情報とがー致するか否かを判定 する I Dコンパレータであって、 前記記憶装置識別情報と前記識別情報とがー致 する場合には、 前記データ列に含まれる命令の解析を許可する許可信号を出力す る I Dコンパレータと、
前記メモリアレイと前記データ端子との間に配置され、 受信した命令に応じて 前記メモリアレイに対するデータ転送方向およぴ前記データパスのデータ転送方 向を制御すると共に、 命令を受信するまでは、 前記メモリアレイに対するデータ 転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する 入出力制御装置と、
前記データバスおよび前記 I Dコンパレータと接続されていると共に、 前記 I Dコンパレータから前記許可信号を受け取った場合には、 前記データ列に含まれ る命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、 前記 メモリアレイにおける前記アクセス制御情報を参照し、 書き込みが許容されてい ない場合には、 前記受信した書き込み命令を前記入出力制御 ¾5に対して送出しな いリードライ ト制御部とを備える記憶装置。
6 . 請求の範囲 1から 5のいずれかに記載の記憶装置を備える印刷記録材収容 容器。 .
7 . 請求の範囲 6に記載の印刷記録材収容容器において、 前記印刷記録材収容容器は、 収容するインク種に対応してィンク種毎に異なる 識別情報を有する記憶装置を備えることを特徴とする印刷記録材収容容器。
8 . アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされ る記憶装置であって、
複数のメモリセルを備えると共に、 先頭から 3つのメモリセルに記憶装置を識 別するための識別情報を格納し、 先頭から 4つ目のメモリセルに記憶装置に対す る書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと 前記記憶装置に対するァクセス要求を受信する受信部と、
前記受信したアクセス要求に書き込み要求が含まれている場合には、 前記メモ リアレイにおける前記アクセス制御情報を参照し、 書き込みが許容されていない 場合には、 前記受信したアクセス要求を実行しないアクセス制御部とを備える記 憶装置。
9 . シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装 置であって、 所定のデータを格納する記憶装置の読み出し専用化方法であって、 リセッ ト信号の検出により、 ァドレスカウンタのカウンタ値を初期値にリセッ トすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、 データバスに送出された書き込み命令に基づいて前記データバスのデータ転送 方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向 を書き込み方向に設定し、
前記データ転送方向の設定終了後に、 前記アドレスカウンタにおけるクロック 信号に同期した力ゥンタ値の力ゥントアツプを許容し、
前記ァドレスカウンタのカウント値にしたがって、 先頭ァドレスから所定の順 番の次のァドレスからデータを書き込み、 最後に先頭ァドレスから所定の順番の ァドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込 む方法。
1 0 . 請求の範囲 9に記載の方法において、
前記アクセス制御情報は先頭ァドレスから 4番目のァドレスに書き込まれ、 前記製造方法はさらに、
前記ァドレスカウンタのカウント値にしたがって前記メモリアレイの先頭ァド レスから 3番目のァドレスまでに識別情報を書き込む方法。
1 1 . シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶 装置においてメモリアレイの記憶領域の先頭位置から 4番目の位置に書き込み可 否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法であって、 前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情 報を検索し、
前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索し た場合には、 前記検索した識別情報および書き込み命令を前記記憶装置に対して 送出し、
前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記 識別情報およびアクセス制御情報を有するデータ列を前記記憶装置に対して送出 し、
ァドレスカウンタのカウント値にしたがって、 前記メモリアレイの記憶領域の 末尾位置までデータを書き込み、 続いて前記メモリアレイの記憶領域の先頭位置 から 4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込む方法。
1 2 . クロック信号線、 データ信号線およびリセッ ト信号線とバス接続されて いる複数の不揮発性の記憶装置と、 クロック信号線、 データ信号線おょぴリセッ ト信号線を介して記憶装置と接続されている制御装置とを備える記憶システムに おいて、 ·
前記制御装置は、
クロック信号生成回路と、
前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と 前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を 発行する識別情報発行回路と、
前記生成されたクロック信号に同期させて、 前記発行された識別情報、 読み 書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを 備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、
シーケンシャルにアクセスされると共に、 その記憶領域の先頭位置から所定 の位置に、 データの書き込みの可否を示すアクセス制御情報が格納されるメモリ アレイと、
前記データバスに接続されていると共に、 前記制御装置から送出された識別 情報と前記メモリアレイに格納されている識別情報とがー致するか否かを判定す る I Dコンパレータと、
前記メモリアレイおよび前記データパス間に配置されていると共に、 受信し た命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制 御する入出力制御装置と、
前記データバスおよび前記 I Dコンパレータ比較装置と接続され、 前記比較 装置によつて前記制御装置から送出された識別情報と前記メモリアレイに格納さ れている識別情報とがー致すると判定された場合には、 前記データ列に含まれる 書き込みノ読み出し命令を解析する命令デコーダと、
前記入出力制御装置と命令デコーダとの間に配置され、 前記解析された命令 が書き込み命令である場合には、 前記メモリアレイにおける前記アクセス制御情 報を参照し、 書き込みが許容されていない場合には、 前記入出力制御装置に対し て書き込み命令を送信しないリードライト制御部とを備える、
記憶システム。
1 3 . 請求の範囲 1 2に記載の記憶システムにおいて、
前記記憶装置はさらに
前記ク口ック信号線を介して入力されたクロック信号に同期してカウンタ値 をカウントアップし、 前記記憶セルの記憶領域のアクセスすべき位置を指定する と共に、 初期化時にはカウンタ値を初期値にリセットするァドレスカウンタを備 え、
前記入出力制御装置は、 初期化時には前記メモリアレイに対するデータ転送 方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し、 前記命令デコーダによる書き込み Z読み出し命令の解析が終了するまで、 前記初 期化時の状態を維持することを特徴とする記憶システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090100238A1 (en) * 2006-03-14 2009-04-16 Masaharu Adachi Memory card and memory card control changeover method
KR101425621B1 (ko) * 2008-01-15 2014-07-31 삼성전자주식회사 컨텐츠를 안전하게 공유하는 방법 및 시스템
CN102065386A (zh) * 2009-11-16 2011-05-18 高通股份有限公司 通信系统中垃圾消息防范的方法和装置
TWI424445B (zh) 2009-12-29 2014-01-21 Macronix Int Co Ltd 指令解碼電路及其方法
KR20150051117A (ko) * 2013-11-01 2015-05-11 삼성전자주식회사 화상 형성 장치의 소모품 유닛에 탑재 가능한 crum 유닛 및 이를 이용한 화상 형성 장치
US9990316B2 (en) * 2015-09-21 2018-06-05 Qualcomm Incorporated Enhanced serial peripheral interface
US10119099B2 (en) * 2017-01-10 2018-11-06 Envirox, L.L.C. Peroxide based multi-purpose cleaner, degreaser, sanitizer/virucide and associated solutions and methods for preparing the same
CN109358825A (zh) * 2018-10-12 2019-02-19 江门市骏前纸箱有限公司 一种图像印刷系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001166649A (ja) * 1999-10-01 2001-06-22 Canon Inc 印刷装置及びその制御方法、並びに印刷装置に装着されるメモリを有する消耗部品

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0844628A (ja) * 1994-08-03 1996-02-16 Hitachi Ltd 不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法
JPH10302485A (ja) 1997-04-28 1998-11-13 Hitachi Inf Technol:Kk フラッシュ・メモリを有する情報処理装置
JP4081963B2 (ja) * 2000-06-30 2008-04-30 セイコーエプソン株式会社 記憶装置および記憶装置に対するアクセス方法
JP2004242891A (ja) 2003-02-14 2004-09-02 Heiwa Corp データ記憶装置
JP4802722B2 (ja) * 2006-01-17 2011-10-26 セイコーエプソン株式会社 シーケンシャルアクセスメモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001166649A (ja) * 1999-10-01 2001-06-22 Canon Inc 印刷装置及びその制御方法、並びに印刷装置に装着されるメモリを有する消耗部品

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