WO2007018084A1 - シーケンシャルアクセス型半導体記憶装置の書き込み保護方法 - Google Patents

シーケンシャルアクセス型半導体記憶装置の書き込み保護方法 Download PDF

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WO2007018084A1
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address
memory device
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PCT/JP2006/315259
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Noboru Asauchi
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Seiko Epson Corporation
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Definitions

  • the present invention relates to a semiconductor memory device accessed sequentially and an access control method in a semiconductor memory device accessed sequentially. Background technology.
  • a semiconductor memory device that allows only sequential access to data cells of a memory array for example, E EP PROM, is known. Since such a semiconductor memory device is relatively inexpensive, it is used as a memory device for holding data relating to the remaining amount or consumption of the consumption material. In addition, after writing initial data to a predetermined data storage area of the memory array of the semiconductor memory device, the predetermined data storage area is written by storing map information of the write-inhibited area at a predetermined position of the memory array. A technology that prohibits loading (read only) is known. Disclosure of the invention
  • the address to be accessed is specified by the number of pulses of the clock signal input from the outside, and the clock signal advances due to noise. In this case, the address that should be accessed may be easily shifted.
  • a semiconductor equipped with a predetermined data storage area that is a rewritable area followed by a data-inhibited area is a data that should be stored in the predetermined data storage area. May be stored in the rewritable area.
  • the present invention has been made in order to solve the above-described problems. Therefore, it is an object to reduce or prevent erroneous writing of data to the rewritable area.
  • a first aspect of the present invention provides a semiconductor memory device.
  • the semiconductor memory device is a memory array that is sequentially accessed from the head address, and includes a rewritable area for storing rewritable data and a rewritable area.
  • a memory array having a write-protected area for storing read-only data; an access request receiving unit that receives an access request for a desired address in the memory array; and an access to the write-protected area Includes a flag setting unit that turns on a flag and a memory control unit that controls access to the memory array, and refers to information specifying a write-inhibited area in the memory array, and the desired address can be rewritten.
  • the flag is on.
  • characterized in that it comprises a said desired memory controller has a running writing of data to Adoresu.
  • the flag is turned on when the desired address is included in the rewritable area with reference to the information specifying the write prohibited area in the memory array.
  • the memory control unit that does not write data to the desired address is provided, it is possible to reduce or prevent erroneous writing of data to the rewritable area.
  • the memory control unit refers to information for specifying a write prohibited area in the memory array, and the desired address is included in the write prohibited area. May only read data from the desired address. In this case, data is not written to the write-protected area, and only data can be read.
  • the memory control unit refers to information for specifying a write prohibited area in the memory array, and If an address is included in the rewritable area and the flag is not turned on, data writing to the desired address may be executed. In this case, data can be written to the rewritable area.
  • the information specifying the write-inhibited area may be described in an area from the head address to the rewritable area.
  • the write-protected area can be specified at the initial stage of access to the memory array.
  • identification information for identifying the semiconductor memory device may be further described in an area from the head address to the rewritable area. In this case, it is possible to identify whether the semiconductor memory device is a semiconductor memory device to be accessed at the initial stage of access to the memory array.
  • the flag setting unit may turn off the flag upon receiving a reset signal.
  • data can be written to the rewritable area by inputting a reset signal.
  • the flag on / off setting information may be stored in the memory control unit. In this case, it is possible to manage flag on / off by the memory control unit.
  • the flag setting unit may turn off the flag upon receiving a reset signal.
  • data can be written to the rewritable area by inputting a reset signal.
  • the memory control unit further includes Reference is made to information for specifying a write-inhibited area in the memory array, and when the desired address is included in the rewritable area and the flag is turned on, data is written to the desired address
  • a write prohibition control unit that issues a write prohibition signal, and a write execution unit that does not write data to the memory array when a write prohibition signal is received from the write prohibition control unit. good.
  • the write prohibition voice IJ control unit and the write execution unit can reduce or prevent erroneous data writing to the rewritable area.
  • a memory array that is sequentially accessed from a head address, a rewritable area for storing rewritable data, and a read-only data following the rewritable area.
  • a control device for a semiconductor memory device including a memory array having a write inhibit area.
  • the control device of the semiconductor memory device according to the second aspect of the present invention includes: an access request receiving unit that receives an access request for a desired address in the memory array of the semiconductor memory device; and an access to the write-protected area.
  • the semiconductor memory device of the second aspect of the present invention it is a case where a desired address is included in the rewritable area with reference to the information specifying the write prohibited area in the memory array, and the flag is turned on.
  • the access control unit that does not write data to a desired address is provided, it is possible to reduce or prevent erroneous data writing to the rewritable area.
  • a memory array that is sequentially accessed from a head address, a rewritable area for storing rewritable data, and a read-only data for storing the rewritable area.
  • An access control method in a semiconductor memory device including a memory array having a write inhibit area.
  • An access control method in a semiconductor memory device includes: an access request for a desired address in the memory and a ray; a reference to information for specifying a write prohibited area in the memory array; When the desired address is included in the rewritable area, and the flag that is turned on when the write-protected area is accessed is turned on, data is written to the desired address.
  • the same operational effects as those of the semiconductor memory device according to the first aspect of the present invention can be obtained.
  • An access control method in a semiconductor memory device is the first aspect of the present invention. It can be realized in various modes in the same manner as the semiconductor memory device.
  • the method according to the third aspect of the present invention can also be realized as a computer-readable recording medium on which a program and a program are recorded.
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to this embodiment.
  • FIG. 2 is an explanatory diagram schematically showing an internal configuration map of a memory array provided in the semiconductor memory device according to the present embodiment.
  • FIG. 3 is an explanatory view exemplifying a map as light lock area information stored in the memory array of the semiconductor memory device according to the embodiment.
  • FIG. 4 is a flowchart showing a processing routine of internal memory processing executed in the semiconductor memory device according to this embodiment.
  • Fig. 5 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SCK :, the data signal SDA, and the address counter value during the read operation.
  • FIG. 6 is a flowchart showing the processing routine of the writing process executed in the semiconductor memory device of this embodiment.
  • Figure 7 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SCK, the data signal SDA, and the address counter value when the write operation is executed.
  • FIG. 8 is a flowchart showing the processing routine of the inspection process executed for the semiconductor memory device at the time of shipment from the factory.
  • FIG. 9 is an explanatory view showing an application example of the semiconductor memory device according to this embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to this embodiment.
  • FIG. 2 is an explanatory diagram schematically showing an internal configuration map of a memory array provided in the semiconductor memory device according to the present embodiment.
  • FIG. 3 is an explanatory view exemplifying a map as the write lock area information stored in the memory array of the semiconductor memory device according to this embodiment.
  • the semiconductor storage device 10 is a sequential access type storage device that does not need to input address data for designating an access destination address from the outside. It is a position.
  • Semiconductor memory device 1 0 includes memory array 1 00, address counter 1 1 0, IN / OUT controller 1 20, ID comparator 1 30, write / read controller 140, incremental controller 1 50, charge pump circuit Path 1 60, 8-bit latch register 1 70, and write lock controller 1 80. These circuits are connected by a bidirectional bus type signal line. Note that at least the IN / OUT controller 120, ID comparator 130, light Z. read controller 140, increment controller 150, and light lock controller 180 may be collectively referred to as a memory control unit.
  • the memory array 100 has an EEPROM array 1001 and a mask ROM array 100.
  • the E E PROM array 1 0 1 is a storage area having the characteristics of an E E PROM that can be electrically erased and written.
  • the mask ROM array 102 is a storage area having the characteristics of a mask ROM that cannot be erased or rewritten in which data is written during the manufacturing process.
  • the EE PROM array 10 0 1 of the memory array 100 and the mask R0M array 1 0 2 are provided with a plurality of data cells (memory cells) for storing 1-bit information schematically shown in FIG. .
  • the memory array 100 has 8 addresses (addresses for 8 bits of data) as a predetermined address unit in one row.
  • the EEPROM array 1 0 1 contains 8 data cells (8 bits) per row and 16 data cells (16 words) per column, 16 words x 8 bits (128 bits) G) data can be stored.
  • the mask ROM array 10 2 contains 8 data cells (8 bits) in 1 row and 8 data cells (8 words) in 1 ⁇ lj. 8 words X 8 bits (64 (Bit) data can be stored.
  • the address map for memory array 1 0 will be described with reference to FIG.
  • the memory array 100 in the present embodiment includes the above-described normal EEPROM array 100 1 and mask ROM array 102.
  • EEPROM array 1 0 In the dress (A0 to A2, 2 columns, 3 bits in the first row), identification information (ID information) for identifying each semiconductor memory device is stored.
  • ID information identification information
  • W write protect information
  • WL D Write address area information WL D for identifying a predetermined area where writing is prohibited in the fifth and sixth addresses (columns A5 and A6 in the first row) Is stored. Note that data is written to the EEPROM memory array 10 0 1 after reading the ID information and write protect information (WZL) from the first row including the first 6 addresses. Cannot write to the first line.
  • the write protect information (W / L) for example, when the value of the fourth address is “1”, this means that writing to a predetermined area is prohibited, If the value of the fourth address is “0”, it means that writing to the specified area is allowed.
  • the writer area information WLD for specifying the predetermined area is used to specify the predetermined area by a combination of values stored in the fourth and fifth addresses, for example, as shown in FIG. It is done.
  • the second and subsequent areas are defined as the predetermined area. That is, it corresponds to the memory map example shown in FIG.
  • the 7th byte and later (8th byte and later from the beginning) excluding the 1st row is set as the predetermined area.
  • the 8th byte and beyond (after the 9th byte from the first row) excluding the 1st row is set as the predetermined area.
  • 9th address (0 8 H) to 16th address (0 FH) and 1st 7th address (1 0 H) to 24th address (0 7 H) of EEP ROM array 1 0 1 are fixed conditions
  • the 16-bit information that can be rewritten is A rewritable area to be stored.
  • a line constituted by the ninth address to the 16th address and the 17th address to the 24th address is a write-restricted line, or the ninth address to the 16th address.
  • each of the 8th address from the 17th address to the 24th address may be referred to as a write limit storage address in a predetermined address unit.
  • the fixed condition is, for example, when the stored information is information about the ink consumption, when the value of the written data is larger than the value of the existing data, or when the stored information is ink In the case of information on the remaining amount, the value of the written data is smaller than the value of the existing data.
  • the 2nd to 7th rows are the write-restricted area WRA, and the 1st row is excluded 8 If the bytes after the write-protected area WPA, the second to eighth lines are set as the write-restricted area WRA.
  • the mask ROM array 1 0 2 is written with information (data) when the memory array is manufactured. After the memory array is manufactured, it cannot be written even before shipment from the factory.
  • the mask ROM array 10 2 is a 64-bit data storage area, and the maximum address of the mask ROM array 1 0 2 that can be logically specified is 1 9 2 (B FH).
  • 0 0 is the mask ROM array 1 0 2 Even after the maximum address is exceeded, a circuit configuration is provided that outputs dummy data (for example, 0) up to the second 56th address (FFH).
  • the memory array 100 becomes an extremely easy memory array having virtually two storage areas of 1 2 8 words X 1 2 8 bits.
  • the memory array 100 includes a plurality of rows in units of 8 bits. However, each row is not an independent data cell column. This is realized by bending in 8-bit units. In other words, for convenience, the row containing the 9th bit is simply called the second byte, and the row containing the 17th bit is called the 3rd byte.
  • sequential access method in order to access from the head sequentially, so-called sequential access method, and to the desired address possible in the random access method. Direct access is not possible.
  • Each data cell in the memory array 100 is connected to a word line and a bit (data) line, and the corresponding word line (row) is selected (selection voltage is applied) to the corresponding bit line. Data is written to the data cell by applying a write voltage. Also, the corresponding word line (row) is selected, the corresponding bit line is connected to the I N / OUT controller 120, and the data (1 or 0) of the data cell is read depending on whether or not current is detected.
  • the predetermined address unit in this embodiment can be said to be the number of addresses (the number of data cells) that can be written by applying a write voltage to one of the write lines.
  • the column selection circuit 1 0 3 connects (IJ (bit line) to the IN / OUT controller 1 2 0 sequentially according to the number of external clock pulses counted by the address counter 1 1 0.
  • the column selection circuit 103 selects the bit line according to the lower 4 bits of the 8- bit value indicating the number of clock pulses counted by the address counter 110.
  • the row selection circuit 1 0 4 is connected to the external clock counted by the address counter 1 1 0.
  • a selection voltage is applied to the rows (word lines) sequentially according to the number of lock pulses.
  • the row selection circuit 104 selects the word line according to the value of the upper 4 bits of the 8-bit value indicating the number of clock pulses counted by the address counter 110.
  • access to the memory array 10 0 using the address data is not executed, and is counted only by the address counter 1 1 0. Access to the desired address is executed according to the number of clock pulses.
  • the address counter 110 is connected to the reset signal terminal RSTT, clock signal terminal SCKT, column selection circuit 1003, row selection circuit 1004, and light no-read controller 1420.
  • the address counter 1 1 0 is reset to the initial value by setting the reset signal input via the reset signal terminal RSTT to 0 (or low). After the reset signal is set to 1, the external clock The number of clock pulses is counted (count value is incremented) in synchronization with the falling edge of the clock pulse input via signal terminal SCKT.
  • the address counter 110 used in this embodiment is an 8-bit address counter that stores the number of eight clock pulses corresponding to the number of data cells (number of bits) in one row of the memory array 100. is there.
  • the initial value may be any value as long as it is associated with the start position of the memory array 1 0 0. Generally, 0 is used as the initial value. .
  • the address counter 1 1 0 includes a carry-up unit 1 1 1 for setting the maximum count value of the number of clock pulses to be counted. When the counted number of clock pulses reaches the maximum count value, the address counter 1 1 0 returns the count value to the initial value corresponding to the start position of the memory array 1 100. That is, the address specified by the address counter 110 becomes the start address of the memory array 100.
  • the EEPROM array 1 0 1 and the mask ROM array A memory array 1 0 0 comprising 1 0 2 is used.
  • EEP ROM array 1 0 1 has 1 28 addresses from 1st address (00H) to 1st 28th address (7 FH), and mask ROM array 1 0 2 has 1st 29th address. It has 64 addresses from (80H) to 1922 address (B FH).
  • the mask ROM array 102 is a 64-bit data storage area, and the maximum address of the mask ROM array 10.2 that can be logically specified is 1 9 2, but as described above, the mask R ⁇ After exceeding the maximum address of M array 10 2, dummy data is output until the address reaches 256 (F FH).
  • the IN / OUT controller 120 transfers the write data input to the data signal terminal SDAT to the memory array 100, or receives the data read from the memory array 100 and receives the data signal terminal S DAT. It is a circuit to output to I NZOUT controller 1 2 is connected to data signal terminal SDAT, reset signal terminal RS TT, memory array 100, light ⁇ read controller 140, and according to the request from write / load controller 140 The data transfer direction for the memory array 100 as well as the data transfer direction for the data signal terminal S DAT (the signal line connected to the data signal terminal S DAT) is controlled. An input signal line from the data signal terminal S DAT to the I NZOUT controller 120 is connected to an 8-bit latch register 170 that temporarily stores the write data input from the data signal terminal S DAT.
  • the 8-bit latch register 1 70 holds the data string (MS B) input from the data signal terminal SDAT via the input signal line until it reaches 8 bits. When 8 bits are collected, the EE PROM array 1 0 8-bit data held for 1 is written.
  • the 8-bit latch register 170 is a so-called FIFO shift register, and when the 9th bit of input data is newly latched, the already latched 1st bit data is released.
  • I NZOUT controller 1 20 By setting the data transfer direction to the read 100 as the read direction and setting the input signal line between the 8-bit latch register 170 and the IN / OUT controller 120 to high impedance, data input to the data signal terminal SDAT can be performed. Ban. This state is maintained until a write processing request is input from the write Z read controller 140. Therefore, the data of the first 4 bits of the data string input via the data signal terminal S DAT after the reset signal is input is not written to the memory array 100. On the other hand, the first 4 bits of the memory array 100 The data stored in is sent to the ID comparator 130. As a result, the first 4 bits of the memory array 100 are in a read-only state.
  • Comparator 1 30 has clock signal terminal S CKT and data signal terminal S D
  • the ID comparator 1 ⁇ 0 acquires the first 3 bits of the operation code that is input after the reset signal R ST T is input, that is, identification data.
  • the ID comparator 1 30 is a 3-bit register (not shown) that stores identification data included in the input data string, and the most significant 3 bits of identification data obtained from the memory array 100 via the IN / OUT controller 120. It has a 3-bit register (not shown) to store, and whether or not the identification data matches is determined by whether or not the values in both registers match.
  • the ID comparator 130 sends an access permission signal EN to the light read controller 140 when the two identification data match.
  • the write load controller 140 reads the write Z read control information included in the data string input via the data signal terminal S DAT in synchronization with the fourth clock signal after the reset signal RST is input. This is a circuit that confirms the 3-bit 'ID information following the ID information) and switches the internal operation of the semiconductor memory device 10 to either writing or reading.
  • the write Z read controller 140 receives the write enable / receive signal AEN from the ID comparator 1 3 ⁇ ⁇ ⁇ and the write enable signal WEN1 from the increment controller WEN1. Analyze the read command. If the write Z read controller 140 receives a number of clock pulses corresponding to the start address of the write restriction area WRA, if it is a write command, the bus signal line of the I NZOUT controller 120 is Switch the data transfer direction to the write direction, send a write enable signal WE N 2 that permits writing, and request the charge-positive circuit 1 6 0 to generate a write voltage.
  • the write / read controller 140 changes the data transfer direction of the path signal line to the IN / OUT controller 120. Switch to the read direction, finish sending the write enable signal WEN 2 to allow writing, and request the charge pump circuit 160 to finish generating the write voltage.
  • the write / read controller 140 receives a number of clock pulses corresponding to the start address of the write-inhibited area if it is a read command, the data transfer direction of the bus signal line to the IN / OUT controller 120 Switch to the reading direction.
  • the write data DI power written in the write-restricted row is a data having a characteristic that the value increases [1 (increment). Larger than existing data DE If the data has the characteristic that the write data DI force value decreases (decrement), the write data DI is smaller than the existing data DE already stored in the write restriction row. Judgment of whether or not the write data DI is garbled and incorrect data input is reduced or prevented.
  • This function is provided by the increment controller in the former case and the decrement controller in the latter case. In this example, in the following description, taking the former as an example? I will explain.
  • the increment controller 15 0 is connected to the reset signal terminal R ST T, the light ⁇ Z read controller 14 0, the charge pump circuit 1 60, and the light lock controller 1 80 via signal lines.
  • the increment controller 1 5 0 has a 4-bit counter 1 5 1 and 8-bit internal registers 1 5 2 and 1 5 3 inside.
  • the increment controller 1 5 0 determines whether or not the write data DI to be written to the write limit row is larger than the existing data DE already stored in the write limit row. Further, the EEPR OM array 1 0 ' Determine whether the data written to 1 has been written correctly (verify, verify).
  • the increment controller 1 5 0 reads the existing data DE from the write restriction row of the EEPROM array 1 0 1 at the timing when the write data DI is latched into the 8-bit latch register 1 70, and is provided internally with the 8-bit internal register 1 5 Store in 2. Increment controller 1 5 0 compares existing data ED to be read with write data DI input to 8-bit latch register 1 ⁇ 0 in 1-bit units, and write data DI is larger than existing data DE. It is determined whether it is data. In order to speed up the processing and reduce the circuit scale, it is desirable that the input write data is MSB.
  • the increment controller 15 0 If the write data DI is larger than the existing data DE, the increment controller 15 0 In response, write enable signal WEN 1 is output. In addition, when there are multiple write-restricted rows, the increment controller 1 5 0 can write the write permission signal only when the write data DI is larger than the existing data DE in all write-restricted rows. WEN 1 is output. As will be described later, when the write lock signal WEN 1 is notified from the write lock controller 180, the write enable signal WEN 1 is not issued.
  • the increment controller 1 5 0 verifies whether the data has been written correctly. If the write data is not written correctly, the 8-bit internal register 1 5 2 The existing data DE stored in is written back to the memory array 1 0 0.
  • the 4-bit counter 1 5 1 provided in the increment controller 1 5 0 is 8 bits behind the external clock signal from the write standby state, and the charge pump circuit 1 6 Internal oscillator provided for 60 1 6 2 Starts counting up upon receiving an internal clock signal from 2. The count value counted up by the 4-bit counter 1 5 1 is input to the column selection circuit 1 0 3 and the row selection circuit 1 0 4, and the existing data DE just written is read out.
  • the charge pump circuit 1 60 is required when writing data to the EE PROM array 1 0 1 based on the request signal from the write Z read controller 1 4 0.
  • This is a circuit for supplying the selected bit line via the selection circuit 103.
  • the charge pump circuit 160 has an internal oscillator 16 2 that generates the necessary operating frequency when boosting the voltage, and generates the necessary write voltage by boosting the voltage obtained via the positive power supply terminal VDDT. To do.
  • the light controller controller 180 is connected to the clock signal terminal S CKT, the data signal terminal SD AT, the reset signal terminal RS TT, and the increment controller 15 0.
  • the write lock controller 1 80 has executed access to the first address of the write-protected area WP A by increasing the number of clock signal pulses input from the clock signal terminal S CKT. Determine whether or not.
  • FIG. 4 is a flowchart showing a processing routine of internal memory processing executed in the semiconductor memory device 10 according to this embodiment.
  • FIG. 5 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SC :, the data signal SDA, and the address counter value when the read operation is executed.
  • FIG. 6 is a slochar chart showing the processing routine of the writing process executed in the semiconductor memory device 10 of this embodiment.
  • Figure 7 is a timing chart showing the temporal relationship between the reset signal RST, external clock signal SCK :, data signal SDA, and address counter value when a write operation is executed.
  • step S 1 00 the internal reset initializes the I N / OUT controller 120, I D comparator 13 0, write / read controller 140, increment controller 1 50, and write lock controller 180.
  • the ID comparator 1 30 of the semiconductor memory device 10 acquires 3-bit identification information input from the host computer (step S 1 0 2), and acquires the acquired identification information and the identification stored in the memory array 100.
  • An ID search process is performed to determine whether the information matches (S 104).
  • the ID comparator 1 30 receives data input to the data signal terminal S DAT in synchronization with the rising edges of the three clock signals S CK after the reset signal RST is switched from low to high.
  • 3-bit identification information is acquired and stored in the first 3-bit register.
  • ID comparator 1 30 counts the counter value of end address counter 1 1 0
  • the identification information ID 0, ID 1, and ID 2 is obtained from the first 3 bit address of the memory array 100 specified by 0, 0 1, 0 2, and stored in the second 3 bit register.
  • the ID comparator 13 3 determines whether or not the identification information stored in the first and second registers match. If the identification information does not match (step S 104 : mismatch), the data signal The bidirectional bus signal line connected to the terminal SDAT is set to the input state, reception of the identification information ID is terminated (step S106), and this processing routine is terminated.
  • the IN / OUT controller 1 2 0 maintains the high impedance state for the input signal line between the 8-bit latch register 1 70 and the IN / OUT controller 1 20, so access to the memory array 100 is not I'm not allowed.
  • the ID comparator 1 3 0 sends an access permission signal A EN to the write-in read controller 140. Output.
  • the write / read controller 140 that receives the access enable signal AEN synchronizes with the rising edge of the fourth clock signal SCK after the reset signal RST switches from low to high from the host computer.
  • the command bit input to the bus signal line via the data signal terminal SDAT is acquired (step S 1 0 8).
  • the write read controller 140 determines whether or not the acquired command bit is a write command or an instruction (step S 1 1 0). If the acquired command bit is not a write command (step S 1 1 0). : No), a read command is output to the IN / OUT controller 120 to execute a data read process (step S 1 1 2).
  • the I N / OUT controller 1 2 0 changes the data transfer direction to the memory array 100 to the read direction (output state) and allows data transfer from the memory array 100.
  • the address counter 1 1 0 of the semiconductor memory device 10 counts up in synchronization with the fall of the clock signal S CK and counts the number of input clock pulses. In addition Because the address counter value of the address counter 1 1 0 after the input of the talent code is 04, it is read from the existing data DE stored in 04H of the memory array 1 00.
  • the memory array 10 0 of the semiconductor memory device 10 according to the present embodiment has only addresses 00 H to BFH, but the address counter 1 1 0 has 2 ⁇ 56 bits (address F Counts up to FH).
  • the addresses COH to FFH are pseudo areas, and the corresponding addresses do not exist in the memory array 100. The period during which such pseudo areas are accessed is the value for the data signal terminal S DAT.
  • the existing data DE stored in the next address (data cell) in the memory array 100 is decremented. Is output to the data signal terminal S DAT. This operation is repeated in synchronization with the clock signal SCK until the desired address is reached.
  • the semiconductor memory device 10 in this embodiment is a sequential access type memory device, the host computer issues the number of cued signal pulses corresponding to the address to be read or written. , Address counter 1 1 0 The counter value must be incremented to the force count value corresponding to the given address.
  • the existing data DE is Read sequentially from the address specified by the counter value of the address counter 110 that is sequentially incremented in synchronization with the clock signal SCK.
  • the host computer specifies the data of the desired address by managing the data output from the semiconductor memory device 10 and the number of clock pulses output to the semiconductor memory device 10 in association with each other. , get.
  • a reset signal R ST of 0 or LOW is input from the host computer, and the semiconductor memory device 10 is put in an operation code reception standby state.
  • the light lock controller 1 80 is initialized.
  • the write read controller 140 determines whether or not the acquired command bit is a write command (step S 1 1 0). If the acquired command bit is determined to be a write command by the write / read controller 140 (step S1 1 0: Yes), the write lock controller '180 will not store the EEPROM memory array.
  • Write protect information (W / L) is acquired from the fourth address (0 3 H) of 1 0 1 (step S 1 1 4).
  • the write process executed here is a process that includes writing data to the write-protected area WPA of the EE PROM memory array 10 0 1, and writes read-only data to the EE PROM memory array 1 0 1. It is processing.
  • step S 1 1 8 The write process executed in step S 1 1 8 will be described with reference to FIG.
  • the clock signal SCK of the number of clock pulses corresponding to the address to which access is desired is applied to the clock signal terminal S CKT of the semiconductor memory device 10.
  • data to be written as initial data is input to the data signal terminal S DAT in synchronization with the clock signal and stored in the 8-bit latch register 170.
  • write data is written in units of 8 bits to a memory array 100 of 1 row and 8 bits.
  • the light controller controller 1 80 determines whether the address for which write processing is requested is an address included in the write restriction area WRA (step S200), and determines that it is not included in the write restriction area WRA. In this case (Step S200: No), the write inhibit signal is not issued to the increment controller 150. As a result, the write read controller 140 executes data write processing in units of 8 bits for the requested address, specifically, an area that will later become a write-inhibited area (step S 202).
  • the increment controller 1 5 0 that has not received the write inhibit signal from the light controller controller 1 80 transmits the write enable signal WEN 1 to the write Z read controller 140.
  • the troller 140 receives the access permission signal A EN from the ID comparator 130 and, in addition, receives the write permission signal W EN 1 from the increment controller 150.
  • the write / read controller 140 that has received the access enable signal A EN and the write enable signal WEN 1 outputs a write enable signal ⁇ ; WEN 2 to the IN / OUT controller 1 2 0.
  • the I NZOUT controller 1 20 changes the data transfer direction to the memory array 100 to the write direction (input state) and allows the data transfer to the memory array 100.
  • the write Z read controller 140 requests the charge pump circuit 160 to generate a write voltage after the rising of the clock signal SCK in the eighth cycle after the write standby state shown in FIG.
  • the write voltage generated by the charge pump circuit 160 is applied to the bit line selected by the column selection circuit 103, in this embodiment all the bit lines.
  • 8-bit data “1” and “0” stored in the 8-bit latch register 170 are written into the write-in restriction row at a time.
  • the programmer controller 1 8 0 determines whether the address to be written corresponds to the start address of the write-protected area (step S204), and determines that it corresponds to the start address of the write-protected area. In such a case (step S 2 04: Y es), the passage flag is turned on (step S 206). If the write lock controller 180 determines that the start address does not correspond to the write-protected area (step S204: No), it maintains the current value of the pass flag. Specifically, this applies to the case where the address to be written is an address after the start address of the write-protected area.
  • each controller is initialized as described above. Is set to the operation code acceptance standby state, and the writing process is completed.
  • Step S212 No.
  • the clock signal S CK is continuously input to the clock signal terminal S CKT of the semiconductor memory device 10
  • the clock signal S CK at the eighth cycle corresponds to the falling edge (see Fig. 7).
  • the count value of the address counter 1 1 0 is incremented by 1 (step S 2 1 4).
  • the target address is incremented to the start address of the next 1 byte.
  • write data DI data for the next byte
  • the next address for 8 addresses
  • Address counter 1 1 0 Based on the number of clock pulses corresponding to address 7 FH That is, when counting up to 1 28, the address on the memory array 10 0 specified by the address counter 1 1 0 returns to the address 00H. In other words, when the value of the 8th bit (most significant bit) of the 8-bit register of address counter 1 1 0 becomes 1, the start address 00 of EEPROM 1 0 1 in memory array 100 H is specified as the next access address.
  • the write process for a given area in the EEPROM memory array 1 0 1 is one line including the first address 00 H of the EEPROM 1 0 1 (contrast with the operation code). The first write process) is the last write process.
  • the formal identification information ID In the first line including the first address 00H of E EPROM 1 0 1, the formal identification information ID, the write lock information (W / L), and the information indicating the write lock area are described. If “1” is written as the write lock information (W / L), then writing to the write-protected area is prohibited.
  • step S200 determines whether or not the pass flag is turned on. Determine (Step S 2 08). That is, it is determined whether or not the access is to the write restriction area WRA after passing through the head address of the write prohibition area.
  • step S208 If the light controller controller 180 determines that the passage flag is on (step S208: Yes), it issues a write inhibit signal to the increment controller 150. As a result, the write enable signal WEN 1 is issued from the increment controller 150 to the write Z read controller 140. It is not executed, and writing processing to the write restriction area WRA is not executed (step S 2 1 0). As a result, after writing to or reading from the area of the EE PROM memory array 10 1 that will be the write-protected area after the initial data write, writing to the write restriction area WRA will not be executed. .
  • the memory array 10 0 0 is a memory array that is accessed sequentially from the first address, after accessing the first address in the write-protected area, it reaches the write restriction area WRA. To pass the end address of the write-protected area. Therefore, when noise is added to the clock signal and the count number has advanced, data is written to an address different from the address to which data is written in the write restricted area WRA, or written to the write protected area. Data to be written may be written to the write restriction area WRA. In particular, writing to the write restriction area WR A in this embodiment is controlled so that only a value larger than the value of the existing data is always written by the increment controller 150 as described above and later. It has been.
  • erroneous writing in the write restriction area WR A may hinder incremental writing to the write restriction area WR A.
  • writing to the write restriction area WRA is not executed, so that erroneous writing in the write restriction area WRA is reduced. Or it can be prevented.
  • step S 208 If the light lock controller 180 determines that the passage flag is not turned on (step S 208: No), it does not issue a write inhibit signal to the increment controller 150. As a result, a write enable signal WEN 1 is issued from the increment controller 1 5 0 to the write read controller 140, and a write process to the write restriction area WRA is executed (step S 2 1 2).
  • writing to the write restriction area WRA is correct. It is necessary to test whether this is always done, and this writing process is executed. In this writing process, for example, writing is executed to the highest address of the write restriction area WRA, so that inhibition of incremental writing after shipment from the factory is prevented. In other words, the upper 1 bit or 2 bits of 8 bits per row are used for the write test, and the remaining 7 bits or 6 bits are used for storing the rewrite data.
  • the passing flag is turned off, the operation code is accepted and the writing process is completed.
  • step S 2 1 2 N 0
  • the clock signal SCK is sent from the host computer to the semiconductor memory device.
  • the clock signal terminal SCKT of 10 is continuously input, the count value of the address counter 1 1 0 is 1 according to the falling of the clock signal SCK at the 8th cycle (see Fig. 7). Incremented (step S 2 1 4).
  • step S 1 1 6 Y es
  • the write data DI is 16 bits long data and the write limit row is 2 rows (8 addresses X 2) will be described.
  • 16-bit write data is written into the memory array 100 of 1 row and 8 bits.
  • the most significant bit (M The 8-bit data from SB) is sequentially latched into the 8-bit latch register 170 in synchronization with the rising edge of the clock signal SCK.
  • the write enable signal WEN2 is output to the IN / OUT controller 120, the existing data after the 8th address of the memory array 100 is sequentially synchronized with the falling edge of the clock signal SCK. Output on the data output signal line (data signal terminal SDA).
  • the existing data DE output on the data output signal line is input to the increment controller 15 Q, the write data DI latched in the 8-bit latch register 170, and the write data DI in the increment controller 1 5 0 Is used to determine whether is greater than the existing data DE.
  • the clock signal terminal S CKT of the semiconductor memory device 10 receives from the host computer the clock signal S CK having the number of clock pulses corresponding to the address desired to be accessed, that is, the address desired to write data.
  • the value (0 or 1) of the write data DI is transferred to each bit line of the memory array 100.
  • Write Z read controller 1 40 requests the charge pump circuit 1 60 to generate a write voltage after the rising edge of the clock signal SCK in the eighth cycle after the write standby state.
  • the bit line selected by the circuit 103 is applied to all the bit lines in this embodiment. As a result, the 8-bit data “1” and “0” stored in the 8-bit latch register 1 70 are once stored. Will be written to the write limit line.
  • the address counter 1 1 0 When the clock signal SCK at the 8th cycle falls, the address counter 1 1 0 The count value is incremented by 1, and the write data DI (second byte data) to be written to the next address (eight addresses) is fetched. In addition, it is verified whether or not the existing data DE just written and the write data DI used for writing match in the same period after the falling edge of the clock signal SCK in the 8th cycle. Processing is executed. In other words, during the clock row period, the count value for specifying the address of the existing 8-bit data DE just written by the 4-bit counter 1 5 1 provided in the increment controller 150 is selected by the column. Input to circuit 1 0 3 and row selection circuit 1 04.
  • the 8-bit existing data DE that has just been written is output from the IN / OUT controller 1 20, and the 8-bit internal register 1 5 provided in the increment controller 1 5 0 is passed through the IN / O UT controller 1 20.
  • Increment controller 1 5 0 determines whether 8-bit existing data DE stored in 8-bit internal register 15 3 matches 8-bit write data DI stored in 8-bit latch register 1 70. Verify whether or not.
  • the write data DI is 16-bit long data, and since the write limit line is 2 lines (8 addresses X 2), if the above processing is executed twice, the write limit line Writing data DI to is completed.
  • the write-no-read controller 140 executes the write processing of the write data DI to the write restriction area WR A until the next address to be accessed is designated as the first address of the write-inhibited area WP A (step S). 1 22: No).
  • the write / read controller 1 40 sets the write voltage to the charge pump 1 60. Request to stop generation (step S 1 24), and end this processing routine. If the write voltage generated by the charge pump 1 6 0 is not used, the EE PROM memory array 1 0 1 Since writing (storing) data is impossible, the writing process stops when the generation of the write voltage in the charge pump 160 is stopped.
  • the write data sent from the host computer has the same value (0 or 1) as the data currently stored in the memory array 100, except for the data corresponding to the address to be rewritten. have. In other words, the address data that cannot be rewritten in the memory array 100 is overwritten with the same value.
  • FIG. 8 is a flowchart showing a processing routine of an inspection process executed on the semiconductor memory device at the time of shipment from the factory.
  • the host computer outputs a reset signal to the reset signal terminal RSTT to internally reset the semiconductor memory device 10 (step 'S 300).
  • the internal reset of the semiconductor memory device 10 is executed by receiving a reset signal R ST and initializing a predetermined controller.
  • the host computer outputs the identification information ID and the Read command to the data signal terminal SDAT (step S 3 0 2), and reads the existing data stored in the memory array 100 (step S 3 04). .
  • the semiconductor memory device 10 after the processing described above is executed by the ID comparator 13 and write read controller 140, the data stored in the memory array 100 is output onto the data signal terminal SDA. To do.
  • the host computer determines whether the data that should be stored as the existing data (initial data) matches the existing data (step S 30 6), and if the two data do not match (step S 30). 306: No), leaving a record that there is a memory error (step S3 1 4) End this processing routine.
  • the host computer outputs the identification information ID and the Write command to the data signal terminal S DAT (step S 3) when the two data match (step S 306: Yes). 08).
  • the host computer outputs write data including write data for the write-inhibited area WPA to the data signal terminal SDA in synchronization with the clock signal SCK (step S 3 1 0).
  • the host computer determines whether data has been written to the write-protected area WP A, that is, whether the write lock is valid (step S 3 1 2), and the write lock is valid. If it is determined that there is (step S 3 12: Y es), this processing routine is terminated. On the other hand, if the host computer determines that the write lock is not valid, that is, if writing to the write-protected area WPA has been executed (step S 3 1 2: No), it is said that a memory error has occurred. Leave a record (step S 3 1 4) and terminate this processing routine.
  • the determination of whether or not the write lock is valid is executed by, for example, reading data from the memory array 100 after inputting the write data and comparing it with the initial data used in step S304. The That is, if the two data match, this means that writing to the write-inhibited area WPA has not been executed, and therefore it can be determined that the writer is valid.
  • the effectiveness of the writeter can also be determined by determining whether or not writing to the write restriction area WRA is performed normally.
  • only data with a value larger than the value of the existing data can be written to the write restriction area WRA.
  • the initial data that is, when the write protect information (WL) is ON (1)
  • writing to the write restriction area WR A is prohibited to prevent erroneous writing to the write restriction area WR A. It is illustrated. Therefore, if write to the write restriction area WRA can be executed, it can be determined that the write protect information (W / L) is effective.
  • FIG. 9 is an explanatory view showing an application example of the semiconductor memory device according to this embodiment.
  • the semiconductor storage device 10 according to the present embodiment is provided in a storage container for storing a consumption material, for example, an ink storage body 3 10, 3 11, 3 12 for storing ink as a printing recording material.
  • a host computer 300 provided in the printing apparatus via a bus.
  • the data signal line SDA, the clock signal line S CK, the reset signal line RST, the positive power supply line VDD, and the negative power supply line VSS from the host computer 300 are the ink containers 3 1 0, 3 1 1, 3 1 2 Is connected to the semiconductor memory device 10 provided in the memory.
  • information about the amount of ink is stored in the semiconductor storage device 10.
  • the combination of the write protect information (WZL) and the passage flag determines the predetermined number of EE PROM memory arrays 1 and 1 that become the write prohibited area WPA.
  • Writing to the write-restricted area WRA after access to this area can be prohibited.
  • the data to be written to the write-inhibited area WPA is restricted.
  • a situation where data is written to the area WRA, or erroneous writing in the write restriction area WRA can be reduced or suppressed.
  • Write restriction area WR A Write data whose value is larger than the existing data value If only this is allowed, erroneous writing in the write restriction area WRA becomes a problem. In other words, for example, when the remaining ink level (consumption) is recorded in the write restriction area WRA, if a value equivalent to 50% remaining (consumption) is erroneously written when shipped from the factory, 100% The remaining value of ⁇ 50% (consumption value of 0% ⁇ 50%) cannot be recorded. This problem can be solved by using the semiconductor memory device 10 according to this embodiment.
  • writing to a predetermined area in the EEPROM memory array 101 can be prohibited by the write protect information (W / L).
  • the predetermined area serving as the write-protected area WPA is identified based on information stored in the EE PROM memory array 101 as, for example, the write lock area information WLD.
  • the write controller signal is output from the light controller controller 180 to the increment controller 150 to stop issuing the write enable signal WEN 1, but the write enable signal Separately from WEN 1, the write lock signal may be issued directly from the write lock controller 180 to the write / read controller 140.
  • the write / read controller 140 receives the write inhibit signal from the write controller 1880, even if the write enable signal WEN 1 and the access enable signal AEN are received, the I ZO controller 1
  • the write enable signal WEN 2 cannot be issued to 20, and the charge pump 160 cannot request to generate the write voltage.
  • the write lock controller 180 is provided separately, and the write lock controller 180 reads and manages the write protect information (W / L) and pass flag.
  • the light Z read controller 140 may have the above function of the light lock controller 180.
  • the write lock area information WLD uses information that specifies the write-inhibited area WPA in byte units, but in addition to this, the write-inhibited area in address units is used. Information specifying WP A may be used.
  • the ink cartridge is used as an application example, but the same effect can be obtained in the toner cartridge.
  • the same effect can be obtained when applied to a medium storing currency equivalent information such as a prepaid card.
  • DE 1 and the write D I 1 latched in 8-bit latch register 1 70 may be executed in 8-bit units.
  • the 1st byte write data released in 1-bit units from the 8-bit latch register 1700 without the 4-bit counter 15 1 and 8-bit internal register 1 53 It may be executed by comparing DI 1 and existing data DE 1 read in 1-bit units from the first write-restricted row of memory array 100 in 1-bit units. In such a case, the increment controller 150 is not needed
  • 16-bit write data is described as an example, but in addition to this, the bit length of one row of the memory array 100, such as 24-bit length and 32-bit length The same applies to data having a data length that is a multiple of And the same effect can be obtained.
  • the semiconductor memory device and the access control method in the semiconductor memory device according to the present invention have been described based on some embodiments.
  • the embodiments of the present invention described above are intended to facilitate understanding of the present invention.
  • the present invention is not limited thereto.
  • the present invention can be changed and modified without departing from the spirit and scope of the claims, and it is needless to say that the present invention includes equivalents thereof.

Abstract

　半導体記憶装置１０は、書き込み禁止領域の先頭アドレスを通過すると通過フラグをオンする。半導体記憶装置１０は、書き込み制限領域ＷＲＡに対するデータの書き込み要求を受けると、通過フラグがオンされているか否かを判定し、通過フラグがオンされていない場合には、書き込み制限領域に対するデータの書き込みを実行する。一方、半導体記憶装置１０は、通過フラグがオンされている場合には、書き込み制限領域に対するデータの書き込みを実行しない。

Description

明細書
シーケンシャルァクセス型半導体記憶装置の書き込み保護方法 技術分野
本発明は、 シーケンシャルにアクセスされる半導体記憶装置およびシーケンシ ャル-にアクセスされる半導体記憶装置におけるアクセス制御方法に関する。 背景技術 .
メモリアレイのデータセルに対してシーケンシャルなアクセスのみを許容する 半導体記憶装置、 例えば、 E E P R O Mが知られている。 このような半導体記憶 装置は、 比較的廉価であることから、 消費材の残量または消費量に関するデータ を保持させるための記憶装置として用いられている。 また、 半導体記憶装置のメ モリアレイの所定のデータ格納領域に対して初期データを書き込んだ後、 メモリ アレイの所定位置に書き込み禁止領域のマップ情報を格納することによって、 所 定のデータ格納領域を書込禁止 （読み出し専用） とする技術が知られている。 発明の開示
しかしながら、 従来の書込禁止技術では.、 半導体記憶装置の所定のデータ格納 領域に対して初期データを書き込む際にお.ける誤書込を防止することができない と. う. - B¾題がある。 シ ケンシャルアクセス型の半導体記憶装置においては、 外 部から入力されるク口ック信号のパルス数によってアクセスすべきァドレスが特 定されるた-め、 ノイズによってクロック信号が進んでしまう場合には、 アクセス すべ-きアドレスが簡単にずれてしまうおそれがある。 例えば、 書ま換え可能領域 に続いて 込み禁止餺域となる所定のデータ格納領域が備えられている半導体 •'■f己憶装置 いては、 本来、 所定のデータ格納領域に格納されるべきデータが書 き換え可能領域に格納されてしまうおそれがある。
本発明は f上記課題を解決するためになされたものであり、 半導体記憶装置に おいて、 書き換え可能領域に対するデータの誤書き込みの低減または防止を図る ことを目的とする。
上記課題を解決するために本発明の第 1の態様は、 半導体記憶装置を提供する 。 本発明の第 1の態様に係る半導体記憶装置は、 先頭ァドレスからシ一ケンシャ ルにアクセスされるメモリア イであって、 書き換え可能なデータを格納するた めの書き換え可能領域と、 書き換え可能領域に続き読み出し専用データを格納す るための書き込み禁止領域とを備えるメモリアレイと、 前記メモリアレイにおけ る所望のァドレスに対するアクセス要求を受け取るアクセス要求受信部と、 前記 書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフラグ設 定部と、 前記メモリアレイに対するアクセスを制御するメモリ制御部であって、 前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記所望 のァドレスが前記書き換え可能領域に含まれる場合であって、 前記フラグがオン されている場合には、 前記所望のァドレスに対するデータの書き込みを実行しな いメモリ制御部とを備えることを特徴とする。
本発明の第 1の態様に係る半導体記憶装置によれば、 モリアレイにおける書 き込み禁止領域を特定する情報を参照し、 所望のァドレスが書き換え可能領域に 含まれる場合であって、 フラグがオン.されている場合には、 所望のア ドレスに対 するデータの書き込みを実行しないメモリ制御部を備えるので、 書き換え可能領 域に対するデータの誤書き込みの低 __滅„または防止を図ることができる。
本発明に第 1の態様に係る半導体記憶装置において、 前記メモリ制御部は、 前 記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記所望の ァドレスが前記書き込み禁止領域に含まれる場合には、 前記所望のァドレスから のデータの読み出しのみを実行しても良い。 この場合には、 書き込み禁止領域に 対してはデータの書き込みは実^されず、 データを読み出すことだけができる。 本発明の第 1の態様に係る半導体記憶装置において、 前記メモリ制御部は、 前 記メモリアレイにおける書き込み禁止領域を—特定する情報を参照し、 前記所望の ァドレスが前記書き換え可能領域に含まれる場合であって、 前記フラグがオンさ れていない場合には、 前記所望のア ドレスに対するデータの書き込みを実行して も良い。 この場合には、 書き換え可能領域に対してデータを書き込むことができ る。
本発明の第 1の態様に係る半導体記憶装置において、 前記書き込み禁止領域を 特定する情報は前記先頭ァドレスから前記書き換え可能領域までの領域に記述さ れていて 良い。 この場合には、 メモリアレイに対するアクセスの初期段階にて 、 書き込み禁止領域を特定することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記先頭ァドレスから前 記書き換え可能領域までの領域にはさらに、 前記半導体記憶装置を識別するため の識別情報が記述されていても良い。 この場合には、 メモリアレイに対するァク セスの初期段階にて、 半導体記憶装置がアクセス対象の半導体記憶装置であるか を識別することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記フラグ設定部は、 リ セット信号の入力を受けて前記フラグをオフしても良い。 この場合には、 リセッ ト信号の入力によって、 書き換え可能領域に対するデータの書き込みを実行する ことができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記フラグのオンまたは オフの設定情報は、 前記メモリ制御部に格納されていても良い。 この場合には、 メモリ制御部によってフラグのオン、 オフの管理を行うことができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記フラグ設定部は、 リ セット信号の入力を受けて前記フラグをオフしても良い。 この場合には、 リセッ ト信号の入力によって、 書き換え可能領域に対するデータの書き込みを実行する ことができる。
本発明の第 1の態様に係る半導体記憶装置において、
前記メモリ制御部はさらに、 前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記 所望のァドレスが前記書き換え可能領域に含まれると共に、 前記フラグがオンさ れている場合に は、 前記所望のア ドレスに対するデータの書き込みを禁止する 書き込み禁止信号を発行 する書き込み禁止制御部と、 前記書き込み禁止制御部 から書き込み禁止信号を受け取った場合には、 前記メモリアレイに対するデータ の書き込みを実行レない書き込み実行部とを備えても良い。 この場合には、 書き 込み禁止声 IJ御部と書き込み実行部とによって、 書き換え可能領域に対するデータ の誤書き込みの低減または防止を図ることができる。
本発明の第 2の態様は、 先頭ァドレスからシーケンシャルにアクセスされるメ モリアレイであって、 書き換え可能なデータを格納するための書き換え可能領域 と、 書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止 領域とを有するメモリアレイを備える半導体記憶装置の制御装置を提供する。 本 発明の第 2の態様に係る半導体記'慮装置の制御装置は、 前記半導体記憶装置の前 記メモリアレイにおける所望のァドレスに対するアクセス要求を受け取るァクセ ス要求受信部と、 前記書き込み禁止領域に対するアクセスがあった場合にはフラ グをオンするフラグ設定部と、 前記半導体記憶装置の前記メモリアレイに対する アクセスを制御するアクセス制御部であつて、 前記メモリアレイにおける書き込 み禁止領域を特定する情報を参照し、 前記所望のァドレスが前記書き換え可能領 域に含まれる場合であって、 前記フラグがオンされている場合には、 前記所望の ァドレスに対するデータの書き込みを実行しないアクセス制御部とを備えること を特徴とする。
本発明の第 2の態様に係る半導体記憶装置によれば、 メモリアレイにおける書 き込み禁止領域を特定する情報を参照し、 所望のァドレスが書き換え可能領域に 含まれる場合であって、 フラグがオンされている場合には、 所望のア ドレスに対 するデータの書き込みを実行しないアクセス制御部を備えるので、 書き換え可能 領域に対するデータの誤書き込みの低減または防止を図ることができる。 本発明の第 3の態様は、 先頭ァドレスからシーケンシャルにアクセスされるメ モリアレイであって、 書き換え可能なデータを格納するための書き換え可能領域 と、 書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止 領域とを有するメモリアレイを備える半導体記憶装置におけるアクセス制御方法 を提供する。 本発明の第 3の態様に係る半導体記憶装置におけるアクセス制御方 法は、 前記メモリァ,レイにおける所望のァドレスに対するアクセス要求を受信し 、 前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記所 望のァドレスが前記書き換え可能領域に含まれる場合であって、 前記書き込み禁 止領域に対するアクセスがあった場合にオンされるフラグがオンされている場合 には、 前記所望のァドレスに対するデータの書き込みを実行しないことを備える 本発明の第 3の態様に係る半導体記憶装置におけるアクセス制御方法によれば 、 本発明の第 1の態様に係る半導体記憶装置と同様の作用効果を得ることができ ると共に、 本発明の第 3の態様に係る半導体記憶装置におけるアクセス制御方法 は、 本発明の第 1の態様に係る半導体記憶装置と同様にして種々の態様にて実現 され得る。
本発明の第 3の態様に係る方法は、 この他にも、 プログラム、 およびプロダラ ムを記録したコンピュータが読み取り可能な記録媒体としても実現され得る。 図面の簡単な説明
図 1は本実施例に係る半導体記憶装置の機能的な内部構成を示すプロック図で あ Ο。
図 2は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マップ を模式的に示す説明図である。
図 3は本実施例に係る半導体記憶装置のメモリアレイに格納されているライ ト ロック領域情報としてのマツプを例示する説明図である。 図 4は本実施例に係る半導体記憶装置において実行されるメモリ内部処理の処 理ルーチンを示すフローチヤ一トである。
図 5は読み出し動作実行時におけるリセット信号 R S T、 外部クロック信号 S C K：、 データ信号 S D A、 アドレスカウンタ値の時間的関係を示すタイミングチ ヤートである。
図 6は本実施例の.半導体記憶装置において実行される書き込み処理の処理ルー チンを示すフローチヤ一トである。
図 7は書き込み動作実行時におけるリセット信号 R S T、 外部ク口ック信号 S C K、 データ信号 S D A、 アドレスカウンタ値の時間的関係を示すタイミングチ ヤートである。
図 8は工場出荷時に半導体記憶装置に対して実行される検査処理の処理ルーチ ンを示すフローチヤ一トである。
図 9は本実施例に係る半導体記憶装置の応用例を示す説明図である。 発明を実施するための最良の形態
以下、 本発明に係る半導体記憶装置および半導体記憶装置におけるアクセス制 御方法について図面を参照しつつ、 実施例に基づいて説明する。
-半導体記憶装置の構成
図 1〜図 3を参照して本実施例に半導体記憶装置の構成について説明する。 図 1は本実施例に係る半導体記憶装置の機能的な内部構成を示すプロック図である 。 図 2は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マップ を模式的に示す説明図である。 図 3は本実施例に係る半導体記憶装置のメモリァ レイに格納されているライ トロック領域情報としてのマップを例示する説明図で ある。
本実施例に係る半導体記憶装置 1 0は、 外部からアクセス先のアドレスを指定 するァドレスデータを入力する必要のないシーケンシャルアクセス方式の記憶装 置である。 半導体記憶装置 1 0は、 メモリアレイ 1 00、 ア ドレスカウンタ 1 1 0、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 30、 ライ ト/リー ドコントローラ 140、 インク リメン トコントローラ 1 50、 チヤ一ジポンプ回 路 1 6 0、 8ビッ トラッチレジスタ 1 70、 ライ トロックコントローラ 1 80を 備えている。 これら各回路は、 双方向バス式の信号線によって接続されている。 なお、 少なく とも I N/OUTコン トローラ 1 20、 I Dコンパレータ 1 30、 ライ ト Z.リードコントローラ 1 40、 インク リメントコントローラ 1 50、 ライ トロックコントローラ 1 80をメモリ制御部と総称することがある。
メモリアレイ 1 00は、 EE P R OMァレイ 1 0 1 とマスク ROMァレイ 1 0 2とを備えている。 E E P ROMアレイ 1 0 1は、 データの電気的な消去、 書き 込みが可能な E E PROMの特性を有する記憶領域である。 マスク ROMアレイ 1 02は、 製造工程時にデータが書き込まれる消去、 書き換え不能なマスク RO Mの特性を有する記憶領域である。
メモリアレイ 1 00の EE PROMアレイ 1 0 1およびマスク R〇Mアレイ 1 0 2には、 図 2に模式的に示す 1 ビッ トの情報を格納するデータセル （メモリセ ル） が複数備えられている。 本実施例では、 図 2に示すようにメモリアレイ 1 0 0は、 1行に 8ア ドレス （データ 8ビッ ト分のア ドレス） を所定のアドレス単位 として備えており、 例えば、 E E P ROMアレイ 1 0 1には、 1行に 8個のデー タセル （8ビット） 、 1列に 1 6個のデータセル （1 6ワード） が配置されてお り、 1 6ワード X 8ビッ ト （1 28ビッ ト） のデータを格納することができる。 マスク ROMアレイ 1 0 2には、 1行に 8個のデータセル （8ビッ ト） 、 1歹 ljに 8個のデータセル （ 8ワード） が配置されており、 8ワード X 8ビッ ト （ 64ビ ッ ト） のデータを格納することができる。
図 2を参照してメモリアレイ 1 ◦ 0のァドレスマップについて説明する。 本実 施例におけるメモリアレイ 1 00は、 既述の通 EE P ROMァレイ 1 0 1 とマ スク ROMアレイ 1 02とを備えている。 EEPROMアレイ 1 0 1の先頭 3ァ ドレス （ 1行目の A 0〜A 2列、 3 ビッ ト） には、 各半導体記憶装置を識別する ための識別情報 （ I D情報） が格納されている。 第 4ア ドレス （ 1行目の A4列 ) には E E PROMメモリアレイ 1 0 1の所定の領域 （データ格納領域） に対す る書込が禁止されているか否かを示すライ トプロテク ト情報 （W/L) が格納さ れている。 第 5ア ドレスおよぴ第 6ア ドレス （ 1行目の A 5列および A 6列） に は書込が禁止されている所定の領域を特定するためのライ ト口ック領域情報 WL Dが格納されている。 なお、 E E P ROMメモリアレイ 1 0 1に対するデータの 書き込みは、 先頭 6ア ドレスを含む第 1行目から I D情報、 ライ トプロテク ト情 報 （WZL) を読み出した後に実行されるため、 工場出荷後においては、 第 1行 目に対する書き込みは実行することができない。
本実施例では、 ライ トプロテク ト情報 (W/L) としては、 例えば、 第 4アド レスの値が 「1」 の場合には、 所定の領域に対する書込が禁止されていることを 意味し、 第 4アドレスの値が 「0」 の場合には、 所定の領域に対する書込が許容 されていることを意味する。 所定の領域を特定するためのライ トロッタ領域情報 WLDは、 例えば、 図 3に示すように、 第 4およぴ第 5アドレスに格納されてい る値の組合せによって所定の領域を特定するために用いられる。 図 3に示す例で は、 第 4ア ドレス 「X (値なし） 」 、 第 5ア ドレス 「 1」 の組合せの場合には、 第 1行目を除く 3バイ ト目以降 （先頭から 4バイ ト目以降） が所定の領域とされ る。 すなわち、 図 2に示すメモリマップ例に相当する。 また、 第 4ア ドレス 「 1 」 、 第 5ア ドレス 「0」 の組合せの場合には、 第 1行目を除く 7バイ ト目以降 （ 先頭から 8バイ ト目以降） が所定の領域とされる。 さらに、 第 4ア ドレス 「 1」 、 第 5アドレス 「 1」 の組合せの場合には、 第 1行目を除く 8バイ ト目以降 （先 頭から 9バイ ト目以降） が所定の領域とされる。
図 2の例について具体的に説明する。 E E P ROMァレイ 1 0 1の第 9ァドレ ス （0 8 H) 〜第 1 6アドレス （0 FH) および第 1 7アドレス （ 1 0 H) 〜第 2 4ア ドレス （0 7 H) は、 一定条件の下、 書き換え可能な 1 6 ビッ トの情報が 格納される、 書き換え可能領域である。 なお、 本実施例においては、 この第 9ァ ドレス〜第 1 6ァドレスおよび第 1 7ァドレス〜第 2 4ァドレスにより構成され る行を書き込み制限行、 あるいは、 この第 9アドレス〜第 1 6ア ドレスおよび第 1 7ァドレス〜第 2 4ァ ドレスの各 8ァ ドレスを、 所定ァ ドレス単位の書き込み 制限格納アドレス、 と呼ぶことがある。 また、 一定条件とは、 例えば、 格納され ている情報がィンク消費量に関する情報の場合には、 書き込まれるデータの値が 既存のデータの値よりも大きな場合、 あるいは、 格納されている情報がインク残 量に関する情報の場合には、 書き込まれるデータの値が既存のデータの値よりも 小さな場合である。
E E P ROMアレイ 1 0 1の第 2 5ァ ドレス以降、 すなわち、 先頭から 4バイ ト目以降は、 ライ トプロテク ト情報 （WZL) によって書込が禁止されている場 合には、 書き込み禁止領域 （読み出し専用領域） WPAとなる。 具体的には、 ェ 場出荷前にはライ トプロテク ト情報 （W/L) = 0となっており、 初期データの 書き込みが実行され、 工場出荷時にはライ トプロテク ト情報 （W/L) = 1とす ることで、 第 2 5アドレス以降に対するデータの書き換え、 書込が禁止される。 なお、 これら各アドレスの属性 （アドレスマップ） は例示に過ぎず、 書き込み制 限領域 WR Aに加えて、 書き込みの制限のない書き込み可能領域を備えるように 各アドレスの属性が決定されても良い。 また、 第 1行目を除く 7バイ ト目以降が 書き込み禁止領域 WP Aとされる場合には、 第 2行〜弟 7行が書き込み制限領域 WRAとされ、 さらに、 第 1行目を除く 8バイ ト目以降が書き込み禁止領域 WP Aとされる場合には、 第 2行〜弟 8行が書き込み制限領域 WRAとされる。
マスク ROMアレイ 1 0 2は、 メモリアレイ製造時に情報 （データ） が書き込 まれており、 メモリアレイ製造後は、 工場出荷前であっても書き込みを実行する ことはできなレ、。 なお、 マスク ROMアレイ 1 0 2は、 6 4ビットのデータ格納 領域であり、 論理的に指定可能なマスク ROMアレイ 1 0 2の最大アドレスは 1 9 2 (B FH) となるが、 メモリアレイ 1 0 0は、 マスク ROMアレイ 1 0 2の 最大ア ドレスを超えた後であっても、 第 2 5 6アドレス （F F H) までは、 ダミ 一データ （例えば、 0 ) を出力する回路構成を備えている。 この結果、 メモリア レイ 1 0 0は、 1 2 8 ワード X 1 2 8 ビッ トの記憶領域を仮想的に 2つ備える极 いやすいメモリアレイとなる。
本実施例におけるメモリアレイ 1 0 0は、 上述のように 8ビットを単位とする 複数の行を備えてい.るが、 各行は独立したデータセル列ではなく、 いわば、 1本 のデータ ル列を 8ビット単位で折り曲げることによって実現されている。 すな わち、 便宜的に 9ビッ ト目を含む行を 2バイ ト目、 1 7ビッ ト目を含む行を 3バ イ ト目と呼んでいるに過ぎない。 この結果、 メモリアレイ 1 0 0における所望の アドレスにアクセスするためには、 先頭から順次アクセスする、 いわゆる、 シー ケンシャルアクセス方式によるアクセスが必要となり、 ランダムアクセス方式の 場合に可能な所望のアドレスに対する直接的なアクセスは不可能となる。
メモリアレイ 1 0 0における各データセルには、 ワード線とビッ ト （データ） 線が接続されており、 対応するワード線 （行） を選択 （選択電圧を印加） して、 対応するビット線に書き込み電圧を印加することによってデータセルにデータが 書き込まれる。 また、 対応するワード線 （行） を選択し、 対応するビット線を I N / O U Tコントローラ 1 2 0と接続し、 電流の検出の有無によってデータセル のデータ （1または0 ) が読み出される。 なお、 本実施例における所定アドレス 単位とは、 1本のヮード線に書き込み電圧を加えることにより書き込みが可能な アドレス数 （データセル数） であるということができる。
カラム選択回路 1 0 3は、 ァドレスカウンタ 1 1 0によりカウントされた外部 クロックパルス数に応じて順次、 歹 IJ (ビット線） を I N / O U Tコントローラ 1 2 0と接続する。 例えば、 カラム選択回路 1 0 3は、 ァドレスカウンタ 1 1 0に よってカウントされるクロックパルス数を示す8ビッ トの値の下位 4ビットの値 に応じてビット線を選択する。
ロー選択回路 1 0 4は、 ァドレスカウンタ 1 1 0によりカウントされた外部ク ロックパルス数に応じて順次、 行 （ワード線） に選択電圧を印加する。 例えば、 ロー選択回路 1 0 4は、 アドレスカウンタ 1 1 0によってカウントされるクロッ クパルス数を示す 8ビッ ト値の上位 4ビットの値に応じてワード線を選択する。 以上のように、 本実施例に係る半導体記憶装置.1 0では、 ア ドレスデータを用い たメモリアレイ 1 0 0に対するアクセスは実行されず、 専らア ドレスカウンタ 1 1 0によってカウン.1、されたク口ックパルス数にしたがって、 所望のァドレスに 対するアクセスが実行される。
ア ドレスカウンタ 1 1 0は、 リセッ ト信号端子 R S T T、 クロック信号端子 S C K T、 カラム選択回路 1 0 3、 ロー選択回路 1 0 4、 ライ トノリードコント口 ーラ 1 4 0と接続されている。 ア ドレスカウンタ 1 1 0は、 リセット信号端子 R S T Tを介して入力されるリセッ ト信号を 0 (またはロー） にすることにより初 期値にリセッ トされ、 リセッ ト信号が 1 とされた後に外部クロック信号端子 S C K Tを介して入力されるク口ックパルスの立ち下がりに同期してクロックパルス 数をカウント （カウント値をインク リメント） する。
本実施例に用いられるアドレスカウンタ 1 1 0は、 メモリアレイ 1 0 0の 1行 のデータセル数 （ビット数） に対応する 8個のク口ックパルス数を格納する 8ビ ッ トのァドレスカウンタである。 なお、. 初期値はメモリアレイ 1 0 0の先頭位置 と関連付けられていればどのような値でも良く、 一般的には 0が初期値として用 いられる。 .
アドレスカウンタ 1 1 0は、 カウントすべきクロックパルス数の最大カウント 値を設定するためのキャリーアップ部 1 1 1を備えている。 ァドレスカウンタ 1 1 0は、 カウントされたクロックパルス数が最大カウント値に到達すると、 カウ ント値をメモリアレイ 1 0 0の先頭位置に対応する初期値に戻す。 すなわち、 ァ ドレスカウンタ 1 1 0によって指定されるァドレスは、 メモリアレイ 1 0 0の先 頭アドレスとなる。
本実施例では、 既述の通り、 E E P R O Mアレイ 1 0 1とマスク R O Mアレイ 1 0 2とを備えるメモリアレイ 1 0 0が用いられている。 E E P ROMァレイ 1 0 1は、 第 1ア ドレス （00H) 〜第 1 28ア ドレス （7 FH) の 1 28ァ ドレ スを備えており、 マスク ROMアレイ 1 0 2は、 第 1 2 9ア ドレス （ 80 H) 〜 第 1 9 2アドレス （B FH) の 64ァドレスを備えている。 なお、 マスク ROM アレイ 1 02は、 64ビッ トのデータ格納領域であり、 論理的に指定可能なマス ク ROMアレイ 1 0.2の最大ァドレスは 1 9 2となるが、 既述の通り、 マスク R 〇Mアレイ 1 0 2の最大アドレスを超えた後は、 ア ドレスが 256 (F FH) に 達するまで、 ダミーデータが出力される。
I N/OUTコントローラ 1 20は、 メモリアレイ 1 00に対してデータ信号 端子 SDATに入力された書き込みデータを転送し、 あるいは、 メモリアレイ 1 00から読み出されたデータを受信してデータ信号端子 S DATに出力するため の回路である。 I NZOUTコントローラ 1 2◦は、 データ信号端子 SDAT、 リセッ ト信号端子 R S TT、 メモリアレイ 1 00、 ライ ト Ζリードコントローラ 1 40と接続されており、 ライ ト/ロードコントローラ 140からの要求に従つ てメモリアレイ 1 00に対するデータ転送方向ならぴにデータ信号端子 S DAT に対する （データ信号端子 S DATと接続されている信号線の） データ転送方向 を切り換え制御する。 I NZOUTコントローラ 1 20に対するデータ信号端子 S DATからの入力信号線には、 データ信号端子 S DATから入力された書き込 みデータを一時的に格納する 8ビットラツチレジスタ 1 70が接続されている。
8ビットラッチレジスタ 1 70には、 データ信号端子 S D A Tから入力信号線 を介して入力されるデータ列 （MS B) が 8ビットとなるまで保持され、 8ビッ ト分揃ったところで、 EE PROMアレイ 1 0 1に対して保持されている 8ビッ トのデータが書き込まれる。 8ビットラツチレジスタ 1 70は、 いわゆる F I F Oタイプのシフトレジスタであり、 入力データの 9ビット目が新たにラッチされ ると、 既にラッチされていた 1ビット目のデータが放出される。
I NZOUTコントローラ 1 20は、 電源 ON時、 リセット時には、 メモリア レイ 1 00に対するデータ転送方向を読み出し方向に設定し、 8ビットラッチレ ジスタ 1 70と I N/OUTコントローラ 1 20との間における入力信号線をハ イインピ一ダンスとすることでデータ信号端子 SDATに対するデータ入力を禁 止する。 この状態は、 ライ ト Zリードコントローラ 1 40から書き込み処理要求 が入力されるまで維持され 。 したがって、 リセット信号入力後にデータ信号端 子 S DATを介して入力されるデータ列の先頭 4ビットのデータはメモリアレイ 1 00に書き込まれることはなく、 一方で、 メモリアレイ 1 0 0の先頭 4ビット に格納されているデータは、 I Dコンパレータ 1 30に送出される。 この結果、 メモリアレイ 1 00の先頭 4ビットは読み出し専用状態となる。
I Dコンパレータ 1 30は、 クロック信号端子 S CKT、 データ信号端子 S D
AT、 リセット信号端子 R STTと接続されており、 データ信号端子 SDATを • 介して入力された入力データ列に含まれる識別データとメモリアレイ 1 00 (E E PROMアレイ 1 0 1) に格納されている識別データとが一致するか否かを判 定する。 詳述すると、 I Dコンパレータ 1 ◦ 0は、 リセッ ト信号 R S Tが入力さ れた後に入力されるオペレーションコードの先頭 3ビッ トのデータ、 すなわち識 別データを取得する。 I Dコンパレータ 1 3 0は、 入力データ列に含まれる識別 データを格納する 3ビッ トレジスタ (図示しない) 、 I N/OUTコントローラ 1 20を介してメモリアレイ 1 00から取得した最上位 3ビットの識別データを 格納する 3ビットレジスタ （図示しない） を有しており、 両レジスタの値が一致 するか否かによって識別データが一致するか否かを判定する。 I Dコンパレータ 1 30は、 両識別データが一致する場合には、 アクセス許可信号 ENをライ トノ リードコントローラ 1 40に送出する。 I Dコンパレータ 1 3 0は、 リセッ ト信 号 RS Tが入力 （R S T= 0または L o w) されるとレジスタの値をクリアする ライ ト Ζリードコントローラ 140は、 I Νノ OUTコントローラ 1 2 0、 I
Dコンパレータ 1 3 0、 インク リメントコントローラ 1 50、 チャージポンプ回 路 1 6 0、 クロック信号端子 S CKT、 データ信号端子 SDAT、 リセッ ト信号 端子 R S TTと接続されている。 ライ トノロードコントローラ 1 40は、 リセッ ト信号 R S Tが入力された後の 4つめのクロック信号に同期してデータ信号端子 S DATを介して入力されるデータ列に含まれる書き込み Z読み出し制御情報 .（ 3ビッ トの' I D情報に続く 4ビッ ト目の情報） を確認し、 半導体記憶装置 1 0の 内部動作を書き込みまたは読み出しのいずれかに切り換える回路である。
具体的.には、 ライ ト Zリードコントローラ 140は、 I Dコンパレータ 1 3 Ό からのアクセス許可信号 A ENおよびィンクリメントコントローラ WEN 1から の書き込み許可信号 WEN 1が入力されると、 取得した書き込み/読み出しコマ ンドを解析する。 ライ ト Zリードコントローラ 1 40は、 書き込みコマンドであ れば、 書き込み制限領域 WR Aの先頭ァドレスに相当する数のクロックパルス入 力を受けると、 I NZOUTコントローラ 1 20に対して、 バス信号線のデータ 転送方向を書き込み方向に切り換え、 書き込みを許可する書き込み許可信号 WE N 2を送信し、 チャージポジプ回路 1 6 0に対して書き込み電圧の生成を要求す る。 そして、 書き込み制限領域 WR Aの終端アドレスに相当する数のクロックパ ルス入力を受けると、 ライ ト /リードコントローラ 1 40は、 I N/OUTコン トローラ 1 20に対して、 パス信号線のデータ転送方向を読み出し方向に切り換 え、 書き込みを許可する書き込み許可信号 WEN 2の送信を終え、 チャージボン プ回路 1 6 0に対して書き込み電圧の生成の終了を要求する。
ライ ト/リードコントローラ 1 40は、 読み出しコマンドであれば、 書き込み 禁止領域の先頭ァドレスに相当する数のクロックパルス入力を受けると、 I N/ OUTコントローラ 1 20に対して、 バス信号線のデータ転送方向を読み出し方 向に切り換える。
本実施例では、 書き込み制限行に書き込まれる書'き込みデータ D I力、 値が増 力 [1 (インクリメント） する特性を有するデータである場合には、 書き込みデータ D Iが書き込み制限行に既に格納されている既存データ DEよりも大きな値であ るか否かを判断し、 書き込みデータ D I力 値が減少 （デクリメント） する特性 を有するデータである場合には、 書き込みデータ D Iが書き込み制限行に既に格 納されている既存データ D Eよりも小さな値であるか否かを判断することで、 書 き込みデータ D Iのデータ化け、 誤ったデータの入力を低減又は防止する。 この 機能は、 前者の場合にはインクリメントコントローラ、 後者の場合にはデクリメ ントコントローラによって提供される。 本実施例では以下の説明において、 前者 を例にと ·？て説明する。
インクリメントコントローラ 1 5 0は、 リセット信号端子 R S T T、 ライ 卜 Z リードコントローラ 1 4 0、 チャージポンプ回路 1 6 0、 ライ トロックコント口 ーラ 1 8 0と信号線を介して接続されている。 インクリメントコントローラ 1 5 0は、 内部に 4ビットカウンタ 1 5 1および 8ビッ ト内部レジスタ 1 5 2、 1 5 3を有している。 インクリメントコントローラ 1 5 0は、 書き込み制限行に書き 込まれる書き込みデータ D Iが書き込み制限行に既に格納されている既存データ D Eよりも大きな値であるか否かを判断し、 さらに E E P R OMアレイ 1 0' 1に 書き込まれたデータが正しく書き込まれたか否かの判断 （ベリファイ.、 検証） を 実行する。
インクリメントコントローラ 1 5 0は、 書き込みデータ D Iを 8ビッ トラッチ レジスタ 1 7 0にラツチするタイミングで、 E E P R O Mァレイ 1 0 1の書き込 み制限行から既存データ D Eを読み出し、 内部に備える 8ビット内部レジスタ 1 5 2に格納する。 インクリメントコントローラ 1 5 0は、 読み出される既存デー タ E Dと 8ビットラツチレジスタ 1 Ί 0に入力される書き込みデータ D I とを 1 ビット単位で比較して、 書き込みデータ D Iが既存データ D Eよりも大きな値の データであるか否かを判定する。 なお、 処理の迅速化および回路規模削減のため 、 入力される書き込みデータは M S Bであることが望ましい。
インクリメントコントローラ 1 5 0は、 書き込みデータ D Iが既存データ D E よりも大きな値のデータである場合には、 ライ トノリードコントローラ 1 4 0に 対して書き込み許可信号 WEN 1を出力する。 なお、 書き込み制限行が複数行に 亘る場合には、 全ての書き込み制限行において書き込みデータ D Iが既存データ D Eよりも大きな値のデータである場合にのみ、 インク リメントコントローラ 1 5 0は、 書き込み許可信号 WEN 1を出力する。 また、 後述するように、 ライ ト ロックコントローラ 1 8 0から書き込み許可信号 WEN 1の発行を止める通知を 受けている場合には、 書き込み許可信号 WEN 1を発行しない。
インクリメントコントローラ 1 5 0は、 書き込みデータを書き込んだ後、 正し くデータが書き込まれたか否かを検証し、 書き込みデータが正しく書き込まれて いない場合には、 内部に備える 8ビット内部レジスタ 1 5 2に格納されている既 存データ DEをメモリアレイ 1 0 0に対して書き戻す。 書き込みデータの検証に 際して、 インク リメントコントローラ 1 5 0に備えられている 4ビッ トカウンタ 1 5 1は、 書き込みスタンバイ状態から外部ク口ック信号に対して 8ビット遅れ で、 チャージポンプ回路 1 6 0に備えられている内部発振器 1 6 2から内部クロ ック信号を受けてカウントアップを開始する。 4ビットカウンタ 1 5 1によって カウントアップされたカウント値は、 カラム選択回路 1 0 3、 ロー選択回路 1 0 4に入力され、 書き込まれたばかりの既存データ DEが読み出される。
チャージポンプ回路 1 6 0は、 既述の通り、 ライト Zリードコントローラ 1 4 0からの要求信号に基づいて、 E E PROMアレイ 1 0 1に対してデータを書き 込む際に必要な.書き込み電圧をカラム選択回路 1 0 3を介して選択されたビット 線に供給するための回路である。 チャージポンプ回路 1 6 0は、 電圧昇圧時に必 要な動作周波数を生成する内部発振器 1 6 2を備え、 正極電源端子 VDDTを介 して得られる電圧を昇圧することで、 必要な書き込み電圧を生成する。
ライ トロッタコントローラ 1 8 0は、 クロック信号端子 S CKT、 データ信号 端子 S D AT、 リセット信号端子 R S TT、 インクリメントコントローラ 1 5 0 と接続されている。 ライトロックコントローラ 1 8 0は、 メモリアレイ 1 0 0に 対するアクセス開始時に、 I N/OUTコントローラ 1 2 0を介してデータ信号 端子 S DATに出力される、 E E P ROMメモリアレイ 1 0 1の先頭から 4ビッ ト目に格納されているライ トプロテク ト情報 （WZL) を参照する。 ライ トロッ クコントローラ 1 8 0は、 ライ トプロテク ト情報 （W/L) = 1の場合には、 E E PROMメモリアレイ 1 0 1の書き込み禁止領域 WP Aに対する書き込みは禁 止されていると判断し、 インク リメントコントローラ 1 50に対して書き込み禁 止領域 WP Aに対する書き込み要求に対しては書き込み許可信号 WEN 1を発行 しないよ.う通知する。
本実施例におけるライ トロックコントローラ 1 80はさらに、 書き込み禁止領 域 WP Aの先頭ァドレスを通過すると、 書き込み禁止領域 WP Aを通過したこと を示す通過フラグをオン （= 1) する。 具体的には、 ライ トロックコントローラ 1 80は、 クロック信号端子 S CKTから入力されるク口ック信号パルス数を力 ゥントアップすることにより、 書き込み禁止領域 WP Aの先頭ァドレスに対する アクセスが実行されたか否かを判定する。 ライ トロックコントローラ 1 8 0は、 リセット信号 R STの入力を受けて、 通過フラグをオフ （= 0) する。
ライ トロッタコントローラ 1 80は、 ライ トプロテク ト情報 （WZL) = 1で あり、 通過フラグがオンされている場合には、 書き込み制限領域 WR Aに対する データの書き込み要求を受けても、 インクリメントコントローラ 1 50に対して 書き込み許可信号 WEN 1を発行しないよう通知する。 この結果、 EE PROM メモリアレイ 1 0 1の終端ァドレスを経た後、 書き込み制限領域 WR Aにァクセ スする場合には、 ライ ト リードコントローラ 1 40によって書き込み許可信号 WEN 2が発行されず、 書き込み制限領域 WRAに対するデータの書き込みは実 行されない。 一方、 ライ トロッタコントローラ 1 80は、 ライ トプロテク ト情報 (W/L) = 1であり、 通過フラグがオンされていない場合には、 EE PROM メモリアレイ 1 0 1の書き込み制限領域 WR Aに対する書き込みを許容するので 、 インクリメントコントローラ 1 5 0に対する書き込み許可信号 WEN 1を禁止 する旨の通知は行わない。 図 4〜図 7を参照して本実施例に係る半導体記憶装置 1 0における内部処理に ついて説明する。 図 4は本実施例に係る半導体記憶装置 1 0において実行される メモリ内部処理の処理ルーチンを示すフローチヤ一トである。 図 5は読み出し動 作実行時におけるリセット信号 R S T、 外部クロック信号 S C ：、 データ信号 S DA、 アドレスカウンタ値の時間的関係を示すタイミングチャートである。 図 6 は本実施例の半導体記憶装置 1 0において実行される書き込み処理の処理ルーチ ンを示すスローチヤ一トである。 図 7は書き込み動作実行時におけるリセット信 号 RS T、 外部クロック信号 S CK：、 データ信号 SDA、 ア ドレスカウンタ値の 時間的関係を示すタイミングチヤ一トである。
メモリ内部処理では、 図 5に示すように、 先ず、 オペレーションコードに基づ く、 識別情報の確認、 読み出し/書き込みコマンドの確認処理が実行される。 半 導体記憶装置 1 0は、 ホス ト計算機 （例えば、 図 9参照） によって、 リセッ ト状 態 （R S T= 0または L o w) が解除される （R ST= 1または H i ) と、 内部 リセッ トを実行し （ステップ S 1 00) 、 メモリアレイ 1 00に対するアクセス 処理を開始する。 具体的には、 内部リセットによって I N/OUTコントロー ラ 1 20、 I Dコンパレータ 1 3 0、 ライ ト /リードコントローラ 1 40、 イン クリメントコントローラ 1 50、 ライ トロックコントローラ 1 8 0が初期化され る。
半導体記憶装置 1 0の I Dコンパレータ 1 30は、 ホスト計算機から入力され た 3ビッ トの識別情報を取得し （ステップ S 1 0 2) 、 取得した識別情報と モ リアレイ 1 00に格納されている識別情報とがー致するか否かを判定する I D検 索処理を実行する （S 1 04) 。 具体的には、 I Dコンパレータ 1 3 0は、 リセ ット信号 R S Tがローからハイに切り替えられた後の 3つのクロック信号 S CK の立ち上がりエッジに同期してデータ信号端子 S DATに入力されたデータ、 す なわち、 3ビットの識別情報を取得して第 1の 3ビットレジスタに格納する。 こ れと同時に I Dコンパレータ 1 30は、 了ドレスカウンタ 1 1 0のカウンタ値 0 0、 0 1、 0 2によって指定されるメモリアレイ 1 00の先頭 3ビッ トア ドレス から識別情報 I D 0、 I D 1、 I D 2を取得して、 第 2の 3ビットレジスタに格 納する。
I Dコンパレータ 1 3◦は、 第 1、 第 2レジスタに格納された識別情報が一致 するか否かを判定し、 識別情報が一致しない場合には （ステップ S 1 04 :不一 致） 、 データ信号端子 SDATと接続されている双方向バス信号線を入力状態と し、 識別情報 I Dの受信を終了し （ステップ S 1 06) 、 本処理ルーチンを終了 する。 なお、 I N/OUTコントローラ 1 2 0は、 8ビッ トラッチレジスタ 1 7 0と I N/OUTコントローラ 1 20との間における入力信号線に対するハイイ ンピーダンスの状態を保持するので、 メモリアレイ 1 00に対するアクセスは許 されなレ、。 一方、 I Dコンパレータ 1 3 0は、 第 1、 第 2レジスタに格納された 識別情報が一致する場合には （ステップ S 1 04 ：—致） 、 ライ トノリードコン トローラ 140に対してアクセス許可信号 A ENを出力する。
ァクセス許可信号 A E Nを受信したラィ ト /リードコントローラ 1 40は、 ホ スト計算機から、 リセッ ト信号 RS Tのローからハイへの切り替わり後の 4つ目 のクロック信号 S CKの立ち上がりエッジに同期してデータ信号端子 SDATを 介してバス信号線に入力されたコマンドビットを取得する （ステップ S 1 0 8) 。 ライ トノリードコントローラ 140は、 取得したコマンドビットが書き込み命, 令であるか否かを判定し （ステップ S 1 1 0) 、 取得したコマンドビットが書き 込みコマンドでない場合には （ステップ S 1 1 0 ： N o ) 、 I N/OUTコント ローラ 1 20に対して読み出し命令を出力してデータの読み出し処理を実行する (ステップ S 1 1 2) 。 読み出し命令を受信した I N/OUTコントローラ 1 2 0は、 メモリアレイ 1 00に対するデ タ転送方向を読み出し方向 （出力状態） に変更し、 メモリアレイ 1 00からのデータ転送を許容する。
半導体記憶装置 1 0のァドレスカウンタ 1 1 0は、 クロック信号 S CKの立ち 下がりに同期してカウントアップして、 入力クロックパルス数を計数する。 なお 、 才ぺレーションコー V入力後のァドレスカウンタ 1 1 0の力ゥンタ値は 04で あるから、 メモリアレイ 1 00の 04 Hに格納されている既存データ D Eから読 み出される。 本実施例に係る半導体記憶装置 1 0のメモリアレイ 1 0 0は、 00 H〜B FHまでのア ドレスしか有していないが、 ア ドレスカウンタ 1 1 0は、 2· 5 6ビット （アドレス F FH) までカウントアップを実行する。 ア ドレス C O H 〜FFHまでは、 疑似領域であり、 対応するア ドレスはメモリアレイ 1 0 0には 存在せず、. かかる疑似領域にアクセスしている期間は、 データ信号端子 S DAT に対して値 「0」 が出力される。 ア ドレスカウンタ 1 1 0によってァドレス F F Hに対応するク口ックパルス数、 すなわち、 2 5 6までカウントアップされると 、 ア ドレスカウンタ 1 1 0によって指定されるメモリアレイ 1 00上のァ ドレス はァドレス 00 Hに戻る。 すなわち、 ァドレスカウンタ 1 1 0の 8ビッ トレジス タの値 （ビット;） が全て 1となった時点で、 メモリアレイ 1 00における E E P R OM 1 0 1の先頭ァ ドレス 00Hが次のアクセスアドレスと して指定される。 メモリアレイに格納されている既存データ DEは、 図 5に示す読み出しサイク ルの期間、 クロック信号 S CKの立ち下がりに同期して I Nノ OUTコントロー ラ 1 20を介して、 データ信号端子 SDATに順次出力され、 出力された既存デ ータ DEはクロック信号 S CKの次の立ち下がりまでの期間は保持される。 クロ ック信号 S CKが立ち下がると、 ア ドレスカウンタ 1 1 0におけるカウント値は 1つインクリメントされ、 この結果、 メモリアレイ 1 00における次のア ドレス (データセル） に格納されている既存データ DEがデータ信号端子 S DATに出 力される。 この動作の操り返しが、 所望のアドレスに到達するまで、 クロック信 号 S CKに同期して実行される。 すなわち、 本実施例における半導体記憶装置 1 0はシーケンシャルアクセスタイプの記憶装置であるから、 ホスト計算機は、 読 み出し、 または書き込みを所望するアドレスに対応する数のク口ック信号パルス を発行し、 ア ドレスカウンタ 1 1 0のカウンタ値を所定のア ドレスに対応する力 ゥント値までインク リメントしなければならない。 この結果、 既存データ DEは 、 ク口ック信号 S CKに同期して順次ィンク リメン トされるア ドレスカウンタ 1 1 0のカウンタ値によって指定されるァドレスからシ一ケンシャルに読み出しさ れる。
ホス ト計算機は、 半導体記憶装置 1 0から出力されるデータと、 半導体記憶装 置 1 0に対して出力したクロックパルス数とを対応付けて管理することで、 所望 のア ドレスのデータを特定し、 取得する。
読み出レ動作終了後には、 ホス ト計算機から 0または LOWのリセット信号 R STが入力され、 半導体記憶装置 1 0は、 オペレーションコードの受け付け待機 状態とされる。 リセッ ト信号 R S T (= 0または LOW) が人力されると、 アド レスカウンタ 1 1 0、 I N OUTコントローラ 1 2 0、 I Dコンパレータ 1 3 0、 ライ ト リードコントローラ 1 40、 インクリメントコントローラ 1 5 0お ょぴライ トロックコントローラ 1 80は初期化される。
ライ トノリードコントローラ 1 40は、 取得したコマンドビットが書き込み命 令であるか否かを判定する （ステップ S 1 1 0) 。 ライ ト/リードコントローラ 1 40によって、 取得したコマンドビッ トが書き込みコマンドであると判定され た場合には （ステップ S 1 1 0 : Y e s) 、 ライ トロックコントローラ' 1 80は 、 E E P ROMメモリアレイ 1 0 1の第 4ア ドレス （ 0 3 H) から、 ライ トプロ テク ト情報 (W/L) を取得する (ステップ S 1 1 4) 。
ライ トロッタコントローラ 1 80は、 ライ トロックがオンされている力 すな わち、 ライ トプロテク ト情報 （W/L) = 1であるか否かを判定する （ステ プ S 1 1 6) 。 ライ トロックコントローラ 1 8 0によって、 ライ ト口ックがオンさ れていないと判定された場合には （ステップ S 1 1 6 ·· N o) 、 書き込み処理が 実行される （ステップ S 1 1 8) 。 なお、 ここで実行される書き込み処理は、 E E PROMメモリアレイ 1 0 1の書き込み禁止領域 WP Aに対するデータの書き 込みを含む処理であり、 E E PROMメモリアレイ 1 0 1に対して読み出し専用 データを書き込む処理である。 ライ トプロテク ト情報 （WZL) は、 初期データ の書き込み時にオン、 すなわち、 「1」 とされるので、 工場出荷後においては、 ライ トプロテク ト情報 （WZL) = 1となり、 ここで実行される書き込み処理は 実行されない。 また、 ライ トプロテク ト情報 (W/L) がオンされていない場合 には、 インクリメントコントローラ 1 50よる、 書き込みデータのィンクリメン ト判定処理は実行されない。.すなわち、 ホスト計算機から送信されてきた書き込 み用のデータの値と. E E P ROMメモリアレイ 1 0 1に既存のデータの値との大 小闋係が.比較されることなく、 所望のァドレスに対する書き込み用データの書き 込みが実行される。
ステップ S 1 1 8にて実行される、 書き込み処理について図 6を参照して説明 する。 ホス ト計算機から、 アクセスを所望するア ドレス、 すなわち、 データの書 き込みを所望するァドレスに対応するクロックパルス数のク口ック信号 S CKが 半導体記憶装置 1 0のクロック信号端子 S CKTに対して入力され、 また、 初期 データとして書き込むべきデータが、 ク口ック信号に同期してデータ信号端子 S DATに入力され、 8ビッ トラッチレジスタ 1 70に格納されていく。 本実施例 では、 1行 8ビットのメモリアレイ 1 00に対して、 8ビット単位にて書き込み データが書き込まれる。
ライ トロッタコントローラ 1 80は、 書き込み処理を要求されているァドレス が書き込み制限領域 WR Aに含まれるァドレスであるか否かを判定し （ステップ S 200) 、 書き込み制限領域 WRAに含まれないと判定した場合には （ステツ プ S 200 ： N o) 、 インク リメントコントローラ 1 5 0に対して書込禁止信号 を発行しない。 この結果、 要求されたアドレス、 具体的には、 後に書き込み禁止 領域となる領域に対する 8ビット単位でのデータの書き込み処理が、 ライ ト リ ードコントローラ 1 40によって実行される （ステップ S 202) 。
具体的には、 ライ トロッタコントローラ 1 80から書込禁止信号を受けていな いインクリメントコントローラ 1 5 0は、 ライ ト Zリードコントローラ 140に 対して書き込み許可信号 WEN 1を送信する。 既述の通り、 ライ トノリードコン トローラ 140は、 I Dコンパレータ 1 30からアクセス許可信号 A ENを受信 しており、 加えて、 インク リメントコントローラ 1 50から書き込み許可信号 W EN 1を受信する。 アクセス許可信号 A ENおよび書き込み許可信号 WEN 1を 受信したライ ト/リードコントローラ 140は、 I N/OUTコントロ一ラ 1 2 0に対して書き込み許可信^; WEN 2を出力する。 書き込み許可信号 WEN 2を 受信した I NZOUTコントロ一ラ 1 20は、 メモリアレイ 100に対するデー タ転送方向を書き込み方向 （入力状態） に変更し、 メモリアレイ 100に対する データ転送を許容する。
この結果、 メモリアレイ 1 00の各ビッ ト線には書き込みデータ D Iの値 （0 または 1) が転送される。 具体的には、 ライ ト Zリードコントローラ 140は、 図 7に示す、 書き込みスタンバイ状態後の 8サイクル目のクロック信号 S CK立 ち上がり後に、 チャージポンプ回路 160に対して書き込み電圧の生成を要求す る。 チャージポンプ回路 1 60によって生成された書き込み電圧は、 カラム選択 回路 1 03によって選択されているビット線、 本実施例では全てのビット線に印 加される。 この結果、 8ビットラッチレジスタ 1 70に格納されている 8ビット のデータ 「1」 と 「0」 力 一度に耆き込み制限行に書き込まれる。
図 7に示すように、 8サイクル目のクロック信号 S CKが立ち下がった後のク ロック ' ロー期間で、 書き込まれたばかりの既存データ DEと書き込みに用いら れた書き込みデータ D I とが一致するか否かのベリファイ処理が実行される。 す なわち、 クロック · ロー期間の間に、 インクリメントコントローラ 1 50に備え られている 4ビットカウンタ 1 51によって書き込まれたばかりの 8ビットの既 存データ DEのァドレスを指定するためのカウント値がカラム選択回路 1 03お ょぴロー選択回路 104に対して入力される。 この結果、 I NZOUTコント口 ーラ 1 20からは、 書き込まれたばかりの 8ビットの既存データ DEが出力され 、 I N/OUTコントローラ 1 20を介して、 インクリメントコントローラ 1 5 0が備える 8ビット内部レジスタ 1 53に格納される。 インク リメントコント口 ーラ 1 50は、 8ビット内部レジスタ 1 5 3に格納されている 8ビットの既存デ ータ D Eと 8ビットラツチレジスタ 1 70に格納されている 8ビットの書き込み データ D I とが一致するか否かを検証する。
ライ トロッタコントローラ 1 8 0は、 書き込みの対象となるァドレスが、 書き 込み禁止領域の開始ア ドレスに該当するか否かを判定し （ステップ S 204) 、 書き込み禁止領域の開始ァドレスに該当すると判定した場合には （ステップ S 2 04 ： Y e s ) 、 通過フラグをオンする （ステップ S 206) 。 ライ トロックコ ントローラ 1 8 0は、 書き込み禁止領域の開始ァドレスに該当しない判定した場 合には （ステップ S 204 ： N o) 、 通過フラグの現在の値を維持する。 具体的 には、 書き込み対象ア ドレスが、 書き込み禁止領域の開始ア ドレス以降のァドレ スの場合が該当する。
書き込みデータ D Iの書き込み完了後、 ホスト計算機からリセット信号 R S T (= 0または LOW) がリセット信号端子 R S TTに入力されると （ステップ S 2 1 2 ： Y e s ) 、 既述の通り各コントローラは初期化され、 オペレーションコ ードの受け付け待機状態とされて、 書き込み処理が終了する。
一方、 書き込みデータ D Iの書き込み完了後、 ホス ト計算機からリセッ ト信号 RS T (=0または LOW) がリセット信号端子 R S TTに入力されることなく (ステップ S 2 1 2 ： No) 、 ホス ト計算機からクロック信号 S CKが半導体記 憶装置 1 0のクロック信号端子 S CKTに対して続けて入力されている場合には 、 8サイクル目のクロック信号 S CKが立ち下がりに応じて （図 7参照） 、 アド レスカウンタ 1 1 0のカウント値が 1つインクリメントされる （ステップ S 2 1 4) 。 すなわち、 対象アドレスが、 次の 1バイ トの先頭アドレスにインクリメン トされる。 これと同時に、 次のアドレス （8アドレス分） に書き込まれるべき書 き込みデータ D I (次バイ ト用のデータ） がデータ信号端子 SDATに入力され る。
ァ ドレスカウンタ 1 1 0によってアドレス 7 FHに対応するクロックパルス数 、 すなわち、 1 28までカウントアップされると、 アドレスカウンタ 1 1 0によ つて指定されるメモリアレイ 1 0 0上のァドレスはァドレス 00Hに戻る。 すな わち、 ァドレスカウンタ 1 1 0の 8ビッ トレジスタの 8ビッ ト目の値 （最上位ビ ッ ト） が 1となった時点で、 メモリアレイ 1 00における E E P ROM 1 0 1の 先頭アドレス 00 Hが次のアクセスア ドレスとして指定される。 すなわち、 書き 込み禁止領域となる. E E P ROMメモリアレイ 1 0 1の所定領域に対する書き込 み処理で.は、 原則として、 E E P ROM 1 0 1の先頭ァドレス 00 Hを含む 1行 (オペレーションコードと対比されるデータが格納されている先頭行） に対する 書き込み処理が最後の書き込み処理となる。 こうすることにより、 共通の識別情 報 I Dを用いて当初の識別情報 I Dの一致判断を実行できるため、 また、 事後的 にライ トプロテク ト情報 （W/L) を格納することができるため、 書き込み禁止 領域となる EE PROMメモリアレイ 1 0 1の所定領域に対するデータの書き込 みが円滑化並びに柔軟化される。
E E P ROM 1 0 1の先頭ァドレス 00 Hを含む 1行目には、 正式な識別情報 I Dおよび、 ライ トロック情報 （W/L) 、 ライ トロックの領域を示す情報が記 述される。 ライ トロック情報 （W/L) として 「1」 が記述されると、 以降、 書 き込み禁止領域に対する書き込み処理は禁止される。
ライ トロックコントローラ 1 8 0は、 書き込み処理を要求されているァドレス が書き込み制限領域 WRAに含まれると判定した場合には （ステップ S 200 ： Y e s ) 、 通過フラグがオンされているか否かを判定する （ステップ S 2 08) 。 すなわち、 書き込み禁止領域の先頭ア ドレスを通過した後の、 書き込み制限領 域 WR Aに対するアクセスであるか否かを判定する。
ライ トロッタコントローラ 1 8 0は、 通過フラグがオンされていると判定した 場合には （ステップ S 20 8 ： Y e s ) 、 インクリメントコントローラ 1 50に 対して書込禁止信号を発行する。 この結果、 インクリメントコントローラ 1 50 からライ ト Zリードコントローラ 1 40に対して書き込み許可信号 WEN 1が発 行されず、 書き込み制限領域 WRAに対する書き込み処理は実行されない （ステ ップ S 2 1 0) 。 この結果、 初期データ書き込み後に書き込み禁止領域となる E E PROMメモリアレイ 1 0 1の領域に対して書き込みまたは読み出しが実行さ れた後に、 書き込み制限領域 WR Aに対して書き込みが実行されることがない。. 本実施例に係るメモリアレイ 1 0 0は、 先頭ァドレスからシーケンシャルにァク セスされるメモリァ.レイであるため、 書き込み禁止領域の先頭ァドレスに対する アクセス ^後、 書き込み制限領域 WR Aに到達するためには、 書き込み禁止領域 の終端アドレスを経る必要がある。 したがって、 クロック信号にノイズが乗り、 カウント数が進んでしまった場合には、 書き込み制限領域 WR Aにおけるデータ の書き込み対象となるァドレスとは異なるァドレスにデータが書き込まれたり、 書き込み禁止領域に書き込まれるべきデータが書き込み制限領域 WR Aに書き込 まれることがある。 特に、 本実施例における書き込み制限領域 WR Aに対する書 き込みは、 既述並びに後述するように、 インクリメントコントローラ 1 50によ つて、 常に、 既存データの値よりも大きな値しか書き込まれないように制御され ている。 したがって、 書き込み制限領域 WR Aにおける誤書き込みは、 書き込み 制限領域 WR Aに対するィンクリメントな書き込みを阻害してしまうおそれがあ る。 しかしながら、 本実施例では、 書き込み禁止領域を経て書き込み制限領域 W R Aに対して書き込みが実行される場合に'は、 書き込み制限領域 W R Aに対する 書き込みを実行しないので、 書き込み制限領域 WR Aにおける誤書き込みを低減 または防止することができる。
ライ トロックコントローラ 1 80は、 通過フラグがオンされていないと判定し た場合には （ステップ S 208 : No) 、 インクリメントコントローラ 1 50に 対して書込禁止信号を発行しない。 この結果、 インクリメントコントローラ 1 5 0からライ ト リードコントローラ 140に対して書き込み許可信号 WEN 1が 発行され、 書き込み制限領域 WR Aに対する書き込み処理が実行される （ステツ プ S 2 1 2) 。 工場出荷時には、 書き込み制限領域 WRAに対する書き込みが正 常に行われるか否かをテストする必要があり、 この書き込み処理が実行される。 この書き込み処理にあたっては、 例えば、 書き込み制限領域 WRAの最上位アド レスに対して書き込みが実行され、 工場出荷後におけるインク リメントな書き込 みの阻害が防止される。 すなわち、 1行 8ビッ トの内の上位 1ビットまたは 2ビ ットを書き込みテストに用い、 残りの 7ビットまたは 6ビットが書き換えデータ の格納に用いられる。
書き込み制限領域 WR Aに対する書き込みが実行されない場合 （ステップ S 2
1 0) および書き込みが実行された後 （ステップ S 2 1 2) 、 ホスト計算機から リセット信号 R ST (= 0または LOW) がリセット信号端子 RS TTに入力さ れると （ステップ S 2 1 2 ： Y e s ) 、 既述の通り各コントローラは初期化され
、 通過フラグはオフされ、 オペレーションコードの受け付け待機状態とされて、 書き込み処理が終了する。
一方、 ホスト計算機からリセット信号 R ST (= 0または LOW) がリセット 信号端子 R STTに入力されることなく （ステップ S 2 1 2 ： N 0 ) 、 ホスト計 算機からクロック信号 S C Kが半導体記憶装置 1 0のクロック信号端子 S C K T に対して続けて入力されている場合には、 8サイクル目のクロック信号 S CKが 立ち下がりに応じて （図 7参照） 、 アドレスカウンタ 1 1 0のカウント値が 1つ インク リメントされる (ステップ S 2 1 4) 。
図 4に戻り説明を続けると、 ライ トロックコントローラ 1 8 0によって、 ライ トプロテク ト情報 （W/L) がオンされている （1である） と判定された場合に は （ステップ S 1 1 6 ： Y e s ) 、 書き込み制限領域 WRAに対する書き込み処 理が実行される （ステップ S 1 2 2) 。
例えば、 書き込みデータ D Iが 1 6ビット長のデータであり、 書き込み制限行 は 2行 （8アドレス X 2) の場合について説明する。 かかる場合には、 1行 8ビ ットのメモリアレイ 1 00に対して、 1 6ビット長の書き込みデータが書き込ま れる。 書き込み処理に際しては、 先ず、 書き込みデータ D Iの最上位ビット （M S B) から 8ビッ トのデータが、 クロック信号 S CKの立ち上がりに同期して、 8ビットラッチレジスタ 1 70に順次ラツチされる。 また、 I N/OUTコント ローラ 1 20に対して書き込み許可信号 WEN2が出力されるまでは、 クロック 信号 S CKの立ち下がりに同期して、 メモリアレイ 1 0 0の第 8ァドレス以後の 既存データが順次、 データ出力信号線 （データ信号端子 SDA) 上に出力される 。 データ出力信号線上に出力された既存データ DEは、 インク リメントコント口 ーラ 1 5 Qに入力され、 8ビットラツチレジスタ 1 70にラツチされた書き込み データ D I と共に、 インクリメントコントローラ 1 5 0における書き込みデータ D Iが既存データ DEよりも大きな値であるか否かを判定するために用いられる 。 この判断処理は、 書き込みスタンバイ状態後の 8サイクル目のクロック信号 S CK立ち上がり後 （= 1または H i ) に実行される。
半導体記憶装置 1 0のクロック信号端子 S CKTには、 ホス ト計算機から、 ァ クセスを所望するア ドレス、 すなわち、 データの書き込みを所望するアドレスに 対応するクロックパルス数のクロック信号 S CKが入力される。 書き込み許可信 号 WEN 2を受信した I N/OUTコントローラ 1 20は、 メモリアレイ 1 00 に対するデータ転送方向を書き込み方向に変更し、 8ビットラツチレジスタ 1 Ί 0と I N/OUTコントローラとの間における信号線のハイインピーダンス設定 を解除してデータ転送を許容する。 この結果、 メモリアレイ 1 00の各ビット線 には書き込みデータ D Iの値 （0または 1) が転送される。 ライ ト Zリードコン トローラ 1 40は、 書き込みスタンバイ状態後の 8サイクル目のクロック信号 S CK立ち上がり後に、 チャージポンプ回路 1 60に対して書き込み電圧の生成を 要求し、 生成された書き込み電圧は、 カラム選択回路 1 03によって選択されて いるビット線、 本実施例では全てのビット線に印加され、 この結果、 8ビットラ ツチレジスタ 1 70に格納されている 8ビットのデータ 「1」 と 「0」 カ 、 一度 に書き込み制限行に書き込まれる。
8サイクル目のクロック信号 S CKが立ち下がると、 アドレスカウンタ 1 1 0 のカウント値が 1つインクリメントされ、 次のア ドレス ( 8ア ドレス分) に書き 込まれるべき書き込みデータ D I (2バイ ト目のデータ） の取り込みが実行され る。 また、 8サイクル目のクロック信号 S CKが立ち下がった後のクロック · 口 一期間で、 書き込まれたばかりの既存データ DEと書き込みに用いられた書き込 みデータ D I とが一致するか否かのベリファイ処理が実行される。 すなわち、 ク ロック . ロー期間の.間に、 インクリメントコントローラ 1 50に備えられている 4ビットカウンタ 1 5 1によって書き込まれたばかりの 8ビットの既存データ D Eのァドレスを指定するためのカウント値がカラム選択回路 1 0 3およびロー選 択回路 1 04に対して入力される。 この結果、 I N/OUTコントローラ 1 20 からは、 書き込まれたばかりの 8ビットの既存データ DEが出力され、 I N/O UTコントローラ 1 20を介して、 インクリメントコントローラ 1 5 0が備える 8ビット内部レジスタ 1 5 3に格納される。 インクリメントコントローラ 1 5 0 は、 8ビット内部レジスタ 1 5 3に格納されている 8ビットの既存データ DEと 8ビッ トラツチレジスタ 1 70に格納されている 8ビッ トの書き込みデータ D I とが一致するか否かを検証する。
本実施例では、 書き込みデータ D Iは 1 6ビット長のデータであり、 '書き込み 制限行は 2行 （8ア ドレス X 2) であるため、 上記の処理が 2度実行されると、 書き込み制限行に対する書き込みデータ D Iの書き込みは完了する。 すなわち、 ライ トノリードコントローラ 1 40は、 次のアクセス対象ァドレスとして、 書き 込み禁止領域 WP Aの先頭ァドレスが指定されるまで書き込み制限領域 WR Aに 対する書き込みデータ D Iの書き込み処理を実行する （ステップ S 1 22 ： N o ) 。 ライ ト/リードコントローラ 1 40は、 次のアクセス対象ァドレスとして、 書き込み禁止領域 WP Aの先頭アドレスが指定されると （ズテツプ S 1 2 2 ： Y e s ) 、 チャージポンプ 1 60に対して書き込み電圧の生成の停止を要求し （ス テツプ S 1 24) 、 本処理ルーチンを終了する。 チャージポンプ 1 6 0によって 生成される書き込み電圧を用いなければ EE PROMメモリアレイ 1 0 1に対す るデータの書き込み （格納） は不可能であるため、 チャージポンプ 1 6 0におけ る書き込み電圧の生成の停止によって書き込み処理は停止する。
書き込みデータ D Iの書き込み完了後、 ホスト計算機からリセット信号 R S T (= 0または LOW) がリセット信号端子 R STTに入力されることにより、 半 導体記憶装置 1 0は、 オペレーションコードの受け付け待機状態とされて、 書き 込み処理が終了する.。
なお、 .ホス ト計算機から送出される書き込みデータは、 書き換えを所望するァ ドレスに対応するデータを除いて、 メモリアレイ 1 00に現在格納されているデ ータと同一の値 （0または 1) を有している。 すなわち、 メモリアレイ 1 00に おける書き換えられないァドレスのデータは、 同一の値によって上書きされる。 図 8を参照して工場出荷時において実行される検査処理について説明する。 図
8は工場出荷時に半導体記憶装置に対して実行される検査処理の処理ルーチンを 示すフローチャートである。
ホスト計算機は、 リセット信号端子 R S TTに対してリセット信号を出力し、 半導体記憶装置 1 0を内部リセットさせる （ステップ' S 3 00) 。 既述の通り、 リセット信号 R STの入力を受けて、 所定のコントローラが初期化されることに よって半導体記憶装置 1 0の内部リセットが実行される。 ホス ト計算機は、 識別 情報 I Dおよび R e a dコマンドをデータ信号端子 S D A Tに対して出力し （ス テツプ S 3 0 2) 、 メモリアレイ 1 00に格納されている既存データを読み出す (ステップ S 3 04) 。 半導体記憶装置 1 0においては、 I Dコンパレータ 1 3 0およびライ ト リードコントローラ 1 40によって既述の処理が実行された後 、 メモリアレイ 1 00に格納されているデータをデータ信号端子 SD A上に出力 する。 半導体記憶装置 1 0には、 初期値として、 例えば、 識別情報 I D= (1、 1、 1) 、 ライ トプロテク ト情報 （WZL) = 0が記述されている。 この場合に は、 ホス ト計算機は、 識別情報 I D= (1、 1、 1) を半導体記憶装置 1 0に対 して出力する。 ホス ト計算機は、 既存データとして格納されているべきデータ （初期データ） と既存データとが一致するか否かを判定し (ステップ S 30 6) 、 両データが一 致しない場合には （ステップ S 306 ： No) 、 メモリエラーであるとの記録を 残して （ステップ S 3 1 4) 本処理ルーチンを終了する。 一方、 ホス ト計算機は 、 両データが一致する場合【こは （ステップ S 30 6 ： Y e s) 、 識別情 ¾ I Dお よび W r i t eコマンドをデータ信号端子 S DATに対して出力する (ステップ S 3 08 ) 。
ホス ト計算機は、 クロック信号 S CKに同期させて、 書き込み禁止領域 WP A に対する書き込みデータを含む書き込みデータをデータ信号端子 S DAに出力す る (ステップ S 3 1 0) 。 ホス ト計算機は、 書き込み禁止領域 WP Aに対してデ ータが書き込まれたか否か、 すなわち、 ライ トロックは有効であるか否かを判定 し （ステップ S 3 1 2) 、 ライ トロックは有効であると判定した場合には （ステ ップ S 3 1 2 ： Y e s ) 、 本処理ルーチンを終了する。 一方、 ホスト計算機は、 ライ トロックは有効でないと判定した場合、 すなわち、 書き込み禁止領域 WPA に対する書き込みが実行されてしまった場合には （ステップ S 3 1 2 ： N o) 、 メモリエラーであるとの記録を残して （ステップ S 3 1 4) 本処理ルーチンを終 了する。
ライ トロックが有効であるか否かの判定は、 例えば、 書き込みデータの入力後 に、 メモリアレイ 1 00からデータを読み出して、 ステップ S 304にて用いら れた初期データと対比することによって実行される。 すなわち、 両データが一致 する場合には、 書き込み禁止領域 WP Aに対する書き込みが実行されなかったこ とを意味するので、 ライ トロッタは有効であると判定することができる。
さらに、 書き込み制限領域 WRAに対する書き込みが正常に行われているか否 かを判定することによつても、 ライ トロッタの有効性は判定することができる。 本実施例においては、 書き込み制限領域 WRAに対しては既存データの値よりも 大きな値のデータしか書き込むことができないため、 書き込み禁止領域 WP Aに 対する初期データの書き込み時、 すなわち、 ライ トプロテク ト情報 （WL) がォ ン （1) の場合には、 書き込み制限領域 WR Aに対する書き込みを禁止すること で書き込み制限領域 WR Aに対する誤書き込みの防止が図られている。 したがつ て、 書き込み制限領域 WRAに対する書き込みが実行できる場合には、 ライ トプ ロテク ト情報 （W/L) が 効であると判定することができる。
図 9を参照して、 本実施例に係る半導体記憶装置 1 0の応用例について説明す る。 図 9は本実施例に係る半導体記憶装置の応用例を示す説明図である。 本実施 例に係る半導体記憶装置 1 0は、 消費材を収容する収容容器、 例えば、 印刷記録 材としてのインクを収容するインク収容体 3 1 0、 3 1 1、 3 1 2に備えられる 。 各インク収容体 3 1 0、 3 1 1、 3 1 2が印刷装置に装着されると、 印刷装置 に備えられるホスト計算機 3 00と、 バス接続される。 すなわち、 ホスト計算機 300からのデータ信号線 S D A、 クロック信号線 S CK、 リセット信号線 R S T、 正極電源線 V D D、 および負極電源線 V S Sは、 各インク収容体 3 1 0、 3 1 1、 3 1 2に備えられている半導体記憶装置 1 0と接続されている。 この'応用 例では、 ィンク残量またはィンク消費量といったィンクに関する量の情報が半導 体記憶装置 1 0に格納される。
以上説明したとおり、 本実施例に係る半導体記憶装置 1 0によれば、 ライ トプ ロテク ト情報 （WZL) と通過フラグとの組合せによって、 書き込み禁止領域 W PAとなる EE PROMメモリアレイ 1Ό 1の所定の領域に対するアクセスがあ つた後における、 書き込み制限領域 W R Aに対する書き込みを禁止することがで きる。 この結果、 例えば、 クロック信号にノイズが乗ることによって、 アクセス 対象のァドレスが本来の対象ァドレスよりも進んでしまった場合であっても、 書 き込み禁止領域 WP Aに書き込まれるべきデータが書き込み制限領域 WR Aに書 き込まれる事態、 あるいは、 書き込み制限領域 WRAにおける誤書き込みを低減 または抑制することができる。
書き込み制限領域 WR Aが既存データの値よりも大きな値のデータの書き込み しか許さない場合には、 書き込み制限領域 W R Aにおける誤書き込みは問題とな る。 すなわち、 例えば、 書き込み制限領域 WRAに対してインク残量 （消費量） が記録される場合に、 工場出荷時に 50%残量 （消費量） 相当の値が誤書き込み されていると、 1 00%〜5 0%の残量値 （0%〜50%の消費値） を記録する ことができなくなってしまう.。 この問題は、 本実施例に係る半導体記憶 置 1 0 を用いることによって解消することができる。
さらに、 本実施例に係る半導体記憶装置 1 0によれば、 ライ トプロテク ト情報 (W/L) によって、 E E P R OMメモリアレイ 1 0 1における所定の領域に対 する書き込みを禁止することができる。 書き込み禁止領域 WP Aとなる所定の領 域の特定は、 例えば、 ライ トロック領域情報 WLDとして、 EE PROMメモリ アレイ 1 0 1に格納されている情報に基づいて特定される。 その他の実施例：
(1) 上記実施例では、 ライ トロッタコントローラ 1 8 0からインクリメントコ ントローラ 1 50に対して、 書き込み許可信号 WEN 1の発行を中止させるため の書込禁止信号を出力しているが、 書き込み許可信号 WEN 1とは別に、 ライ ト ロックコントローラ 1 80からライ ト /リードコントローラ 1 40に対して直接 、 書込禁止信号を発行するようにしても良い。 かかる場合には、 ライ ト/リード コントローラ 1 40は、 ライ トロッタコントローラ 1 8 0から書込禁止信号を受 信すると、 書き込み許可信号 WEN 1およびアクセス許可信号 AENを受信した としても、 I ZOコントローラ 1 20に対して書き込み許可信号 WEN 2を発行 するができず、 また、 チャージポンプ 1 6 0に対しても書き込み電圧の生成を要 求することができない。
(2) 上記実施例では、 ライ トロックコントローラ 1 80を別途備え、 ライ ト口 ックコントローラ 1 8 0において、 ライ トプロテクト情報 （W/L) および通過 フラグの読み出し、 管理を行っているが、 ライトロックコントローラ 1 8 0を別 途備えなくても良い。 この場合には、 ライ トロックコントローラ 1 8 0の上記機 能を、 例えば、 ライ ト Zリードコントローラ 140に持たせれば良い。
(3) 上記実施例では、 書き込み禁止領域 WP Aとなる EE PROMメモリァレ ィ 1 0 1の所定の領域に対するデータの書き込みに際して、 8ビット単位での書 き込みが実行されているが、. 1ビット単位、 その他の単位にてデータが.書き込ま れても良い。 .
(4) 上記実施例では、 ライトロック領域情報 WLDとして、 バイ ト単位にて書 き込み禁止領域 WP Aを特定する情報が用いられているが、 この他にも、 ァドレ ス単位で書き込み禁止領域 WP Aを特定する情報が用いられても良い。
(5) 上記実施例では、 インクカートリッジを応用例として用いたが、 この他に もトナーカートリッジにおいても同様の効果を得ることができる。 また、 プリべ ィドカード等の通貨相当情報を格納する媒体において適用した場合にも同様の効 果を得ることができる。
(6) 上記実施例におけるベリファイ処理は、 4ビットカウンタおよび内部発振 器 1 6 2を用いて、 8ビット内部レジスタ 1 5 3にラッチされている既存データ
DE 1と 8ビッ トラッチレジスタ 1 70にラッチされている書き込み D I 1を用 いて 8ビット単位で実行されても良い。 あるいは、 4ビットカウンタ 1 5 1およ び 8ビット内部レジスタ 1 5 3を備えることなく、 8ビッ トラッチレジスタ 1 7 0から MS Bにて 1ビット単位で放出される 1バイ ト目の書き込みデータ D I 1 と、 メモリアレイ 1 00の第 1の書き込み制限行から MS Bにて 1ビット単位で 読み出される既存データ DE 1とを 1ビット単位で比較することによって実行さ れても良い。 かかる場合には、 インクリメントコントローラ 1 50は、 必要ない
(7) 上記実施例では、 1 6ビット長の書き込みデータを例にとって説明してい るが、 この他にも、 24ビット長、 3 2ビッ ト長といった、 メモリアレイ 1 00 の 1行のビット長の倍数のデータ長を有するデータに対しても同様に適用するこ とができると共に、 同様の効果を得ることができる。
以上、 いくつかの実施例に基づき本発明に係る半導体記憶装置、 半導体記憶装 置におけるアクセス制御方法を説明してきたが、 上記した発明の実施の形態は、 本発明の理解を容易にするためのものであり、 本発明を限定するものではない。 本発明は、 その趣旨並びに特許請求の範囲を逸脱することなく、 変更、 Ξ女良され 得ると共に、 本発明にはその等価物が含まれることはもちろんである。

Claims

請求の範囲
1 . 半導体記憶装置であって、
先頭ァ ドレスからシーケンシャルにアクセスされるメモリアレイであって、 書 き換え可能なデータを格納するための書き換え可能領域と、 書き換え可能領域に 続き読み出し専用データを 納するための書き込み禁止領域とを備えるメモリア レイと、
前記メ リアレイにおける所望のァドレスに対するアクセス要求を受け取るァ クセス要求受信部と、
前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフ ラグ設定部と、
前記メモリアレイに対するアクセスを制御するメモリ制御部であって、 前記所 望のァドレスが前記書き換え可能領域に含まれる場合であって、 前記フラグがォ ンされている場合には、 前記所望のァドレスに対するデータの書き込みを実行し ないメモリ制御部とを備える半導体記憶装置。
2 . 請求の範囲 1に記載の半導体記憶装置において、'
前記メモリ制御部は、 前記メモリアレイにおける書き込み禁止領域を特定する 情報を参照して、 前記所望のァドレスが前記書き換え可能領域に含まれるか否か を判定する半導体記憶装置。
3 . 請求の範囲 2に記載の半導体記憶装置において、
前記メモリ制御部は、 前記メモリアレイにおける書き込み禁止領域を特定する 情報を参照し、 前記所望のァドレスが前記書き込み禁止領域に含まれる場合には 、 前記所望のァドレスからのデータの読み出しのみを実行する半導体記憶装置。
4 . 請求の範囲 2に記載の半導体記憶装置において、
前記メモリ制御部は、 前記メモリアレイにおける書き込み禁止領域を特定する 情報を参照し、 前記所望のァドレスが前記書き換え可能領域に含まれる場合であ つて、 前記フラグがオンされていない場合には、 前記所望のア ドレスに対するデ ータの書き込みを実行する半導体記憶装置。
5 . 請求の範囲 2から 4のいずれかに記載の半導体記憶装置において、 前記書き込み禁止領域を特定する情報は前記先頭ァドレスから前記書き換え可 能領域までの領域に記述されている半導体記憶装置。
6 . 請求の範囲 5に記載の半導体記憶装置において、 .
前記先頭ァドレス.から前記書き換え可能領域までの領域にはさらに、 前記半導 体記憶装,置を識別するための識別情報が記述されている半導体記憶装置。
7 . 請求の範囲 5または 6に記載の半導体記憶装置において、
前記フラグ設定部は、 リセット信号の入力を受けて前記フラグをオフする半導 体記憶装置。
8 . 請求の範囲 1から 4のいずれかに記載の半導体記憶装置において、 前記フラグのオンまたはオフの設定情報は、 前記メモリ制御部に格納されてい る半導体記憶装置。
9 . 請求の範囲 8に記載の半導体記憶装置において、
前記フラグ実行部は、 リセット信号の入力を受けて前記フラグをオフする半導 体記憶装置。
1 0 . 請求の範囲 1に記載の半導体記憶装置において、
前記メモリ制御部はさらに、
前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記 所望のアドレスが前記書き換え可能領域に含まれると共に、 前記フラグがオンさ れている場合に は、 前記所望のアドレスに対するデータの書き込みを禁止する 書き込み禁止信号を発行 する書き込み禁止制御部と、
前記書き込み禁止制御部から書き込み禁止信号を受け取った場合には、 前記 メモリアレイに対するデータの書き込みを実行しない書き込み実行部
とを備える半導体記憶装置。
1 1 . 印刷装置に着脱可能に装着される、 印刷記録材を収容する印刷記録材容 器であって、
前記印刷記録材を収容する収容部と、
請求の範囲 1から 1 0のいずれかに記載の半導体記憶装置と
を備える印刷記録材収容体。
1 2 . 印刷装置と、 印刷装置に着脱可能に装着される請求項 1 1に記 ¾の印刷 記録材容器とを備える印刷システムであって、
前記印刷装置は、 前記印刷記録材容器に装着される半導体記憶装置とデータ信 号線、 クロック信号線、 リセット信号線、 正極電源線、 および負極電源線を介し てバス接続されるホスト計算機であって、 印刷装置において消費された印刷記録 材に関する量の情報を前記半導体記憶装置に送信するホスト計算機を備え、 前記印刷記録材容器に装着されている半導体記憶装置は、 受信した印刷記録材 に関する量の情報を前記メモリアレイに格納する
印刷システム。
1 3 . 先頭ァドレスからシーケンシャルにアクセスされるメモリアレイであつ て、 書き換え可能なデータを格納するための書き換え可能領域と、 書き換え可能 領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメ モリアレイを備える半導体記憶装置の制御装置であって、
前記半導体記憶装置の前記メモリアレイにおける所望のァドレスに対するァク セス要求を受け取るアクセス要求受信部と、
前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフ ラグ設定部と、
前記半導体記憶装置の前記メモリアレイに対するアクセスを制御するアクセス 制御部であって、 前記メモリアレイにおける書き込み禁止領域を特定する情報を 参照し、 前記所望のァドレスが前記書き換え可能領域に含まれる場合であって、 前記フラグがオンされている場合には、 前記所望のアドレスに対するデータの書 き込みを実行しないアクセス制御部とを備える制御装置。
1 4 . 先頭ァ ドレスからシーケンシャルにアクセスされるメモリアレイであつ て、 書き換え可能なデータを格納するための書き換え可能領域と、 書き換え可能 領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメ モリアレイを備える半導体記憶装置におけるアクセス制御方法であって、 前記メモリアレイにおける所望のァドレスに対するアクセス要求を受信し、 前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、 前記所 Sのァドレスが前記書き換え可能領域に含まれる場合であって、 前記書 き込み禁止領域に対するアクセスがあった場合にオンされるフラグがオンされて いる場合には、 前記所望のァドレスに対するデータの書き込みを実行しない半導 体記憶装置におけるアクセス制御方法。
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