WO2006050797A1 - Elektronische schaltungsanordnung mit aktiver regelung bei einem empfang eines elektrischen empfangssignals - Google Patents

Elektronische schaltungsanordnung mit aktiver regelung bei einem empfang eines elektrischen empfangssignals Download PDF

Info

Publication number
WO2006050797A1
WO2006050797A1 PCT/EP2005/011248 EP2005011248W WO2006050797A1 WO 2006050797 A1 WO2006050797 A1 WO 2006050797A1 EP 2005011248 W EP2005011248 W EP 2005011248W WO 2006050797 A1 WO2006050797 A1 WO 2006050797A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
reference signal
circuit arrangement
receiving device
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2005/011248
Other languages
English (en)
French (fr)
Inventor
Rainer Bartenschlager
Martin Brox
Thomas Hein
Ullrich Menczigar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Qimonda AG
Original Assignee
Infineon Technologies AG
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Qimonda AG filed Critical Infineon Technologies AG
Priority to US11/664,011 priority Critical patent/US20080061862A1/en
Publication of WO2006050797A1 publication Critical patent/WO2006050797A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/78—A comparator being used in a controlling circuit of an amplifier

Definitions

  • the present invention generally relates to circuit arrangements for receiving electrical signals, in particular voltage signals, and for outputting digital signal values that are dependent on the electrical received signals, and specifically relates to a receiver device with active control.
  • the invention is directed in particular to an electronic circuit arrangement for receiving an electrical reception signal, which has a first reception device with a reception signal input unit for inputting the electrical reception signal to be processed, a reference signal input unit for inputting a reference signal, a first reference amplifier unit for amplifying a first signal difference between the received signal and the reference signal and a first output unit for outputting the first signal amplification amplified by the first signal amplifier unit between the received signal and the reference signal.
  • DDR Double Data Rate
  • receiving devices are erforder ⁇ Lich which amplify such transmission signals that occur, for example, in an operation of dynamic Schreiblese ⁇ store (DRAM, Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • an electrical received signal is compared with an externally supplied reference voltage, the reference voltage typically being reduced to half the operating voltage. Voltage of the electronic circuit arrangement is adjusted.
  • FIG. 1 (a) shows a differential amplifier transistor pair T 1 and T 2 consisting of n-type FETs (field-effect transistors).
  • a current mirror unit consisting of p-type FET units is also used for amplification.
  • a gate bias (n bias) of one n-FET may either be a regulated voltage, the n-FET then operates as a controlled current source, or may simply be driven through a digital level, the n Then only acts as a release device.
  • Fig. 1 (b) shows another prior art differential amplifier circuit.
  • the current source (n-bias) shown in FIG. 1 (a) is replaced by a simple resistor R.
  • PVT variations PVT, process / voltage / temperature (Process / Voltage / Temperature)).
  • Fig. 3 shows another conventional circuit arrangement described in the publication "IEEE Journal of Solid State Circuits, Vol. 35, No. 2, February 2000, pages 149-162".
  • This receiver device employs a mixed n and p-FET receiving stage to improve the behavior at a low reference voltage V REF .
  • Fig. 4 shows a schematic block diagram of the conventional receiver device.
  • the input voltage IN is compared with the reference voltage REF to obtain an output voltage OUT.
  • Fig. 5 shows the conventional circuit arrangement in greater detail, wherein amplifier stages or inverters are indicated by the triangles shown.
  • V (IN) exceeds the reference voltage V REF , ie if V (IN)> V REF ⁇ , then bOUT decreases and thus the output of the inverter I goes to a high level OUT.
  • the output level bOUT is not precisely defined.
  • An essential idea of the invention is to design a reception device for receiving an electrical input signal in duplicate, wherein a first reception signal device is compared with a reference voltage, while during a second receiving device identical first and second reference signals are supplied, wherein the operating points of both the first receiving device and the second receiving device are converted into an operating point by the output signal of the second receiving device that the signal processing provided in the first receiving device operates independently of fluctuations in the reference voltage and / or independently of process, voltage and / or temperature variations (PVT variations).
  • PVT variations temperature variations
  • the first and second receiving devices consist of identical circuit components having an identical circuit design.
  • the electronic circuit arrangement for receiving an electrical received signal substantially comprises:
  • a) a first receiving device which includes:
  • a3) a first differential amplifier unit for amplifying a first signal difference between the received signal and the reference signal
  • a second receiving device which includes: bl) a first reference signal input unit for inputting a first reference signal;
  • a second differential amplifier unit for amplifying a second signal difference between the first reference signal and the second reference signal
  • a comparator unit for comparing the second signal difference, amplified by the second differential amplifier unit, between the first reference signal and the second reference signal with a target value signal and for outputting a control signal as a function of the comparison
  • control signal controls both the first Empfangsseinrich ⁇ device and the second receiving device in such a respective operating point that the amplified second signal difference is maintained at a level of the target value signal.
  • the electrical received signal to be processed and / or the reference signal are voltage signals. Furthermore, it is advantageous that the first reference signal and the second reference signal are voltage signals. According to a further preferred development of the present invention, the first receiving device and the second receiving device are constructed identically from identical circuit components.
  • a preferred operation of the circuit arrangement according to the invention is carried out such that the reference signal, the first reference signal and the second reference signal are identical.
  • the comparator unit for comparing the second signal differential amplified by the second differential amplifier unit between the first reference signal and the second reference signal is connected to the target value signal
  • Target value signal of a voltage level of half the operating voltage Vdd / 2 of the electronic circuit arrangement specified is specified.
  • the first receiving device and the second receiving device which are constructed identically from identical circuit components, are arranged on a common circuit chip.
  • the reference signal, the first reference signal and / or the second reference signal have a voltage level of half the operating voltage Vdd / 2 of the electronic circuit arrangement.
  • Fig. 1 shows a conventional differential amplifier arrangement with an n-FET differential amplifier transistor pair using a current mirror circuit; 1 (b) shows a conventional circuit arrangement in which the current mirror circuit is replaced by a resistor;
  • Fig. 2 is an example of a conventional self-biased receiver
  • FIG. 3 shows a receiver device with a mixed n and p-FET reception stage
  • Fig. 4 is a schematic block diagram of the receiver device shown in Fig. 3;
  • Inverters for the receiver device shown in FIG. 3;
  • FIG. 6 shows a circuit arrangement according to the invention for receiving an electrical received signal according to a preferred exemplary embodiment of the present invention.
  • FIG. 7 is an equivalent circuit diagram consisting of inverters for the circuit arrangement shown in FIG. 6.
  • FIG. 7 is an equivalent circuit diagram consisting of inverters for the circuit arrangement shown in FIG. 6.
  • reference numeral 100 denotes a first receiving device, which comprises a received signal input unit 102 for inputting an electrical reception signal 101 to be processed, a reference signal input unit 104 for inputting a reference signal 103, a first differential amplifier unit 105, 106 (described below with reference to FIG. 7) for amplifying a first signal difference.
  • 107 has between the received signal 101 and the Referenzsig ⁇ 103 and exne first output unit 108 for output from the first differential amplifier unit 105, 106 amplified first signal difference 107 between the received signal 101 and the reference signal 103.
  • the first receiving device 100 can be supplied via a control connection S1 with a control signal 305 for controlling or adjusting the operating point of the receiving device 100.
  • the circuit arrangement according to the preferred exemplary embodiment of the present invention described here has an active control device AR (dashed line in FIG. 6).
  • the active regulating device AR shown in FIG. 6 essentially comprises a second receiving device 200 and a comparator unit 301.
  • the receiving device 200 has a first reference signal input unit 202 for inputting a first reference signal 201, a second reference signal input unit 204 for inputting a second reference signal 203, a second differential amplifier unit 205, 206 (described below with reference to FIG. 7). for amplifying a second signal difference 207 between the first reference signal 201 and the second reference signal 203 and a second output unit 208 for outputting the second signal difference amplified by the second differential amplifier unit 205, 206 between the first reference signal 201 and the second reference signal 203.
  • the control signal 205 may be supplied.
  • the second receiving device 200 has a control connection S2, via which the operating point of the second receiving device 200 can be set.
  • the comparator unit 301 has a target signal input unit 302 for inputting a target value signal 303 and a control signal output unit 304 for outputting the control signal.
  • Signal 305 which is supplied to the first receiving device 100 via the control terminal Sl and the second receiving device 200 via the control terminal S2 on.
  • the target value signal 303 is set to a voltage level corresponding to half the operating voltage of the entire circuit (i.e., a voltage level Vdd / 2). Furthermore, the first reference voltage 201 and the second reference voltage 203, which are supplied to the second receiving device 200, are set to a same voltage level as corresponds to the voltage level of the reference signal 103, that of the first receiving device 100 via its reference signal Input unit 104 is supplied.
  • the first signal difference 107 output via the first output unit 108 serves as an output signal of the circuit arrangement, such that it represents a digital value which changes between two states as a function of this, such as the received signal 101 to be processed in relation to the reference signal 103 lies.
  • the second signal difference 207 output from the second receiving device 200 via its second output unit 208 is determined by the circuit arrangement according to the invention, since the second receiving device has two identical reference signals, i. the first reference signal 201 and the second reference signal 203 are supplied.
  • the second signal difference 207 is set to a value corresponding to the target value signal 303.
  • the target value signal 303 Preferably, the
  • Target value signal 303 which is supplied to the comparator unit 301 via the target value signal input terminal 302, set to a voltage level which corresponds to half the operating voltage of the entire circuit arrangement, ie to a voltage level of Vdd / 2. Irrespective of the provided first and second reference signals 201, 203, the gate of the output inverter unit 107 is kept at such a mean voltage level Vdd / 2 in order to be able to operate at an optimum operating point.
  • FIG. 7 shows the circuit arrangement shown in FIG. 6 as an equivalent circuit diagram consisting of inverters 105, 106, 205, 206, 301 and 109.
  • a dash-dotted line identifies the active control device AR, which the second reception device 200 and comparator unit 301 includes.
  • the receiving device 200 (see FIG. 6) with the second differential amplifier unit 205, 206 generates an internal reference voltage VGateREF, which corresponds to the control variable 305.
  • the receiving device 200 controls the
  • the receiving device 200 ensures that the first signal difference 107 (VbOUT) then corresponds to half the operating voltage (Vdd / 2) when the voltage level of the received signal 101 equals that of the reference signal 103 (see Fig. 6) corresponds.
  • the second signal difference 107 ie the voltage signal VbOUT
  • the switching point of the output inverter 109 can be set in a simple manner to half the operating voltage Vdd / 2. If the received signal V (IN) drops below the reference voltage V REF , the signal difference 107 (VbOUT) is drawn above Vdd / 2 via the receive p-FET. Consequently, the output signal 111 (VOUT) with the Output inverter 109 is switched to a low level, wherein the output inverter 109 has its switching point at Vdd / 2.
  • V (IN) rises to a value above V REF , VbOUT, that is, the first signal difference 107 is pulled below Vdd / 2, and thus the output signal 111 output via the output terminal 110 is switched to a high level (VOUT) a high digital level).
  • the internal reference voltage VGateREF need not be generated individually for each input terminal, but may be shared between any number of input terminals (e.g., 4, 8, 16, ...);
  • control signal 305 may be provided by the first differential amplifier unit 105 are separated;
  • the receiving level for the reference voltage V REF can be designed using scaled-down dimensions, for example, each width dimension of the device can be halved.
  • VGateREF ie the control signal 305
  • the current in the V REF stage is reduced to half the value of the current that would flow if the first receiving means 100 and the second receiving means 200 consist of identical circuit components would be constructed.
  • the target value signal 303 input to the comparator unit 301 may be generated internally in the circuit chip or externally given.
  • the circuit arrangement according to the invention thus becomes independent of fluctuations in the reference voltage supplied to the first receiving device 100 (with regard to fluctuations of the first reference signal 103) and independently of process variations which occur during the production of receiving devices, since the first and second receiving devices 100, 200 in the same process made of identical circuit components were ⁇ the.
  • the invention is not limited to the aforementioned fürsmög ⁇ possibilities.
  • first differential amplifier unit 106 first differential amplifier unit 106

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Abstract

Die Erfindung schafft eine elektronische Schaltungsanordnung zum Empfangen eines elektrischen Empfangssignals (101) mit einer ersten Empfangseinrichtung (100), einer zweiten Empfangseinrichtung (200) und einer Komparatoreinheit (301) zum Vergleichen einer von der zweiten Empfangseinrichtung (200) ausgegebenen zweiten Signaldifferenz (207) mit einem Zielwertsignal (303) und zum Ausgeben eines Steuersignals (305) in Abhängigkeit von dem Vergleich, wobei das Steuersignal (305) sowohl die erste Empfangseinrichtung (100) als auch die zweite Empfangseinrichtung (200) derart in einen jeweiligen Arbeitspunkt steuert, dass die verstärkte zweite Signaldifferenz (207) auf einem Pegel des Zielwertsignals (303) gehalten wird und eine aus der ersten Empfangseinrichtung (100) ausgegebene erste Signaldifferenz (107) ein Mass für das Empfangssignal (101) in Bezug auf ein vorgegebenes Referenzsignal (103) mit hoher Genauigkeit liefert.

Description

Beschreibung
Elektronische Schaltungsanordnung mit aktiver Regelung bei einem Empfang eines elektrischen Empfangssignals
Die vorliegende Erfindung betrifft allgemein Schaltungsanord¬ nungen zum Empfang von elektrischen Signalen, insbesondere von Spannungssignalen, und zur Ausgabe von digitalen Signal¬ werten, die von den elektrischen Empfangssignalen abhängig sind, und betrifft spezifisch eine Empfängereinrichtung mit aktiver Regelung.
Die Erfindung ist insbesondere auf eine elektronische Schal¬ tungsanordnung zum Empfangen eines elektrischen Empfangssig- nals gerichtet, welche eine erste Empfangseinrichtung mit einer Empfangssignal-Eingabeeinheit zur Eingabe des zu verar¬ beitenden elektrischen Empfangssignals, einer Referenz- Signaleingabeeinheit zur Eingabe eines Referenzsignals, einer ersten Referenzverstärkereinheit zur Verstärkung einer ersten Signaldifferenz zwischen dem Empfangssignal und dem Referenz¬ signal und einer ersten Ausgabeeinheit zur Ausgabe der von der ersten Signalverstärkereinheit verstärkten ersten Signal¬ differenz zwischen dem Empfangssignal und dem Referenzsignal aufweist.
Bei einem Empfangen elektrischer Empfangssignale tritt das Problem auf, dass diese in der elektronischen Empfangsein¬ richtung sehr exakt mit einem Referenzsignal verglichen wer¬ den müssen. Insbesondere mit der Einführung von Differenzver- stärkern für eine Datenübertragung mit doppelter Datenrate
(DDR, Double Data Rate) sind Empfangseinrichtungen erforder¬ lich geworden, welche derartige Übertragungssignale, die beispielsweise bei einem Betrieb von dynamischen Schreiblese¬ speichern (DRAM, Dynamic Random Access Memory) auftreten, verstärken. Hierbei wird ein elektrisches Empfangssignal mit einer extern zugeführten Referenzspannung verglichen, wobei die Referenzspannung typischerweise auf die halbe Betriebs- Spannung der elektronischen Schaltungsanordnung eingestellt wird.
Die Fig. 1 (a) und 1 (b) veranschaulichen herkömmliche Schal- tungsanordnungen einer derartigen Eingangsstufe. In der Fig. 1 (a) ist ein aus n-FET (Feldeffekttransistoren) bestehendes Differenzverstärker-Transistorpaar Tl und T2 gezeigt. In der Schaltungsanordnung ist ferner eine Stromspiegeleinheit, bestehend aus p-FET-Einheiten zur Verstärkung eingesetzt. Eine Gate-Vorspannung (Gate-bias, n-Bias) des einen n-FET kann entweder eine geregelte Spannung sein, wobei der n-FET dann als eine gesteuerte Stromquelle arbeitet, oder kann einfach durch einen digitalen Pegel getrieben werden, wobei der n-FET dann nur als eine Freigabeeinrichtung wirkt.
Fig. 1 (b) zeigt eine weitere Differenzverstärkerschaltung nach dem Stand der Technik. Hierbei ist die in Fig. 1 (a) gezeigte Stromquelle (n-Bias) durch einen einfachen Wider¬ stand R ersetzt.
Die oben unter Bezugnahme auf die Fig. l(a) und (b) beschrie¬ benen Schaltungsanordnungen erlauben es, auf eine einfache Weise Eingangssignale IN mit Referenzsignalen REF zu verglei¬ chen. Hierbei wird ein invertiertes bOUT oder nicht- invertiertes OUT Ausgangssignal erhalten. Derartige, wie an Hand der Fig. 1 (a) und (b) beschriebene herkömmliche Schal¬ tungsanordnungen weisen jedoch wesentliche Nachteile auf. Ein Hauptnachteil der herkömmlichen Schaltungsanordnungen besteht darin, dass dann, wenn die Referenzspannung REF auf einen zu niedrigen Wert sinkt, eine Funktionalität der Empfangs-n-FET- Transistorpaare verschlechtert wird. Spezifisch wird die Ausbreitungsverzögerung für eine abfallende Flanke, d.h. in dem Fall V(IN) < VREF beträchtlich länger als die Verzögerung für eine steigende Flanke, d.h. für den Fall V(IN) > VREF. Auf diese Weise ergibt sich ein unerwünschtes, nicht¬ symmetrisches Verhalten der Empfangseinrichtung. Ferner ist es nachteilig, dass die Spannung bOUT, die den Ausgangsinverter I (siehe Fig. 1 (a) , (b) ) treibt, nicht gut definiert ist. Deswegen ist die Wahl des Schaltpunkts des Ausgangsinverters I äußerst kritisch.
Ferner ist es unzweckmäßig, dass Variationen hinsichtlich des Herstellungsprozesses, der angelegten Spannungen und des Temperaturbereichs nicht ausgeglichen werden können. Derarti¬ ge Variationen werden im Folgenden als PVT-Variationen (PVT, Prozess/Spannung/Temperatur (Process/Voltage/Temperature) ) bezeichnet.
Zur Lösung der oben genannten Probleme ist im Stand der Tech¬ nik vorgeschlagen worden, einen "selbst-vorgespannten" Emp- fänger, „self-biased-receiver" einzusetzen, der in Fig. 2 veranschaulicht ist und in der Druckschrift US 4 937 476 offenbart ist. In der in Fig. 2 gezeigten Schaltungsanordnung besteht die Eingangsstufe aus einem in Serie zu einem p-FET geschalteten n-FET, derart, dass der Betrieb bei einer nied- rigen Referenzspannung VREF verbessert ist. Jedoch weist die offenbarte Schaltungsanordnung den Nachteil auf, dass die Ausgangsspannung bOUT von der halben Betriebsspannung Vdd/2 abweichen kann, auch wenn die Eingangsspannung der Referenz¬ spannung entspricht, d.h. wenn gilt V(IN) = VREF- Somit be- steht der Nachteil, dass es schwierig ist, den Ausgangsinver¬ ter I bei PVT-Variationen zu steuern.
Fig. 3 zeigt eine weitere herkömmliche Schaltungsanordnung, die in der Publikation "IEEE Journal of Solid-State Circuits, Band 35, Nr. 2, Februar 2000, Seiten 149-162" beschrieben ist. Diese Empfängereinrichtung setzt eine gemischte n- und p-FET-Empfangsstufe ein, um das Verhalten bei einer niedrigen Referenzspannung VREF ZU verbessern.
Fig. 4 zeigt ein schematisches Blockbild der herkömmlichen Empfängervorrichtung. Hierbei wird die Eingangsspannung IN mit der Referenzspannung REF verglichen, um eine Ausgangs¬ spannung OUT zu erhalten.
Fig. 5 zeigt die herkömmliche Schaltungsanordnung in größerem Detail, wobei durch die gezeigten Dreiecke Verstärkerstufen bzw. Inverter gekennzeichnet sind. Das in Fig. 5 gezeigte Empfängerkonzept umfasst zwei Inverter-Paare, die Rücken-an- Rücken (back-to-back) arbeiten. Falls die Eingangsspannung V(IN) der Referenzspannung VREF entspricht, d.h. wenn gilt V(IN) = VREF? dann entspricht die Ausgangsspannung bOUT der Gatespannung VGate, d.h. dann gilt bOUT = VGate.
Falls nun beispielsweise das Empfangssignal V(IN) die Refe¬ renzspannung VREF übersteigt, d.h. falls gilt V(IN) > VREF^ dann nimmt bOUT ab und somit geht der Ausgang des Invertie¬ rers I auf einen hohen Pegel OUT. In nachteiliger Weise ist jedoch wie für den oben beschriebenen "self-biased"-Empfänger der Ausgangspegel bOUT nicht präzise definiert.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung zum Empfangen eines elektrischen Ein¬ gangssignals bereitzustellen, bei der Prozessvariationen, Temperaturvariationen, Spannungsvariationen und Variationen in der Referenzspannung keinen Einfluss auf ein aus der e- lektronischen Schaltungsanordnung ausgegebenes Ausgangssignal aufweisen.
Diese Aufgabe wird durch eine elektronische Schaltungsanord¬ nung zum Empfangen eines elektrischen Empfangssignals mit den Merkmalen des Patentanspruchs 1 gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein wesentlicher Gedanke der Erfindung besteht darin, eine Empfangseinrichtung zum Empfangen eines elektrischen Ein¬ gangssignals zweifach auszulegen, wobei eine erste Empfang- seinrichtung ein zu verarbeitendes elektrisches Empfangssig¬ nal mit einer Referenzspannung vergleicht, während einer zweiten Empfangseinrichtung identische erste und zweite Refe¬ renzsignale zugeführt werden, wobei durch das Ausgangssignal der zweiten Empfangseinrichtung die Arbeitspunkte sowohl der ersten Empfangseinrichtung als auch der zweiten Empfangsein¬ richtung in einen Arbeitspunkt gesteuert werden, dass die in der ersten Empfangseinrichtung bereitgestellte Signalverar¬ beitung unabhängig von Schwankungen in der Referenzspannung und/oder unabhängig von Prozess-, Spannungs- und/oder Tempe¬ raturvariationen (PVT-Variationen) arbeitet.
In vorteilhafter Weise bestehen die ersten und zweiten Emp¬ fangseinrichtungen aus identischen Schaltungskomponenten mit einem identischen Schaltungsaufbau.
Gemäß einem Hauptaspekt der vorliegenden Erfindung weist die elektronische Schaltungsanordnung zum Empfangenen eines e- lektrischen Empfangssignals im Wesentlichen auf:
a) eine erste Empfangseinrichtung, welche einschließt:
al) eine Empfangssignal-Eingabeeinheit zur Eingabe des zu verarbeitenden elektrischen Empfangssignals;
a2) eine Referenzsignal-Eingabeeinheit zur Eingabe eines Referenzsignals;
a3) eine erste Differenzverstärkereinheit zur Verstärkung einer ersten Signaldifferenz zwischen dem Empfangssignal und dem Referenzsignal; und
a4) eine erste Ausgabeeinheit zur Ausgabe der von der ersten Differenzverstärkereinheit verstärkten ersten Signaldifferenz zwischen dem Empfangssignal und dem Referenzsignal;
b) eine zweite Empfangseinrichtung, welche einschließt: bl) eine erste Referenzsignal-Eingabeeinheit zur Eingabe eines ersten Referenzsignals;
b2) eine zweite Referenzsignal-Eingabeeinheit zur Eingabe eines zweiten Referenzsignals;
b3) eine zweite Differenzverstärkereinheit zur Verstärkung einer zweiten Signaldifferenz zwischen dem ersten Referenz- signal und dem zweiten Referenzsignal; und
b4) eine zweite Ausgabeeinheit zur Ausgabe der von der zwei¬ ten Differenzverstärkereinheit verstärkten zweiten Signaldif¬ ferenz zwischen dem ersten Referenzsignal und dem zweiten Referenzsignal; und
c) eine Komparatoreinheit zum Vergleichen der von der zweiten Differenzverstärkereinheit verstärkten zweiten Signaldiffe¬ renz zwischen dem ersten Referenzsignal und dem zweiten Refe- renzsignal mit einem Zielwertsignal und zum Ausgeben eines Steuersignals in Abhängigkeit von dem Vergleich,
d) wobei das Steuersignal sowohl die erste Empfangseinrich¬ tung als auch die zweite Empfangseinrichtung derart in einen jeweiligen Arbeitspunkt steuert, dass die verstärkte zweite Signaldifferenz auf einem Pegel des Zielwertsignals gehalten wird.
In den Unteransprüchen finden sich weitere bevorzugte Weiter- bildungen der vorliegenden Erfindung.
Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfin¬ dung sind das zu verarbeitende elektrische Empfangssignal und/oder das Referenzsignal Spannungssignale. Ferner ist es vorteilhaft, dass das erste Referenzsignal und das zweite Referenzsignal Spannungssignale sind. Gemäß einer weiteren bevorzugten Weiterbildung der vorliegen¬ den Erfindung sind die erste Empfangseinrichtung und die zweite Empfangseinrichtung aus identischen Schaltungskompo¬ nenten identisch aufgebaut.
Ein bevorzugter Betrieb der erfindungsgemäßen Schaltungsan¬ ordnung wird derart durchgeführt, dass das Referenzsignal, das erste Referenzsignal und das zweite Referenzsignal iden¬ tisch sind.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor¬ liegenden Erfindung ist der Komparatoreinheit zum Vergleichen der von der zweiten Differenzverstärkereinheit verstärkten zweiten Signaldif ferenz zwischen dem ersten Referenzsignal und dem zweiten Referenzsignal mit dem Zielwertsignal ein
Zielwertsignal eines Spannungspegels der halben Betriebsspan¬ nung Vdd/2 der elektronischen Schaltungsanordnung vorgegeben .
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung sind die erste Empfangseinrichtung und die zweite Empfangseinrichtung, die aus identischen Schal¬ tungskomponenten identisch aufgebaut sind, auf einem gemein¬ samen Schaltungschip angeordnet .
Es ist vorteilhaft , wenn das Referenzsignal, das erste Refe¬ renzsignal und/oder das zweite Referenzsignal einen Span¬ nungspegel der halben Betriebsspannung Vdd/2 der elektroni¬ schen Schaltungsanordnung aufweisen .
Nachstehend wird ein Ausführungsbeispiel der vorliegenden Erfindung an Hand der Zeichnungen beschrieben werden .
In den Zeichnungen zeigen :
Fig . l ( a) eine herkömmlichen Differenzverstärkeranordnung mit einem n-FET-Dif f erenzverstärker-Transistorpaar un¬ ter Verwendung einer Stromspiegelschaltung; Fig. 1 (b) eine herkömmliche Schaltungsanordnung, bei der die Stromspiegelschaltung durch einen Widerstand er¬ setzt ist;
Fig. 2 ein Beispiel eines herkömmlichen "self-biased"- Empfängers;
Fig. 3 eine Empfängervorrichtung mit einer gemischten n- und p-FET-Empfangsstufe;
Fig. 4 ein schematisches Blockbild der in Fig. 3 gezeigten Empfängervorriehtung;
Fig. 5 ein Schaltungsäquivalenzdiagramm, bestehend aus
Invertern, für die in Fig. 3 gezeigte Empfängervor¬ richtung;
Fig. 6 eine erfindungsgemäße Schaltungsanordnung zum Emp- fangen eines elektrischen Empfangssignals gemäß ei¬ nem bevorzugten Ausführungsbeispiel der vorliegen¬ den Erfindung; und
Fig. 7 ein Äquivalenz-Schaltungsdiagramm, bestehend aus Invertern, für die in Fig. 6 gezeigte Schaltungsan¬ ordnung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
In Fig. 6 bezeichnet ein Bezugszeichen 100 eine erste Emp¬ fangseinrichtung, welche eine Empfangssignal-Eingabeeinheit 102 zur Eingabe eines zu verarbeitenden elektrischen Emp¬ fangssignals 101, eine Referenzsignal-Eingabeeinheit 104 zur Eingabe eines Referenzsignals 103, eine erste Differenzver¬ stärkereinheit 105, 106 (nachstehend unter Bezugnahme auf Fig. 7 beschrieben) zur Verstärkung einer ersten Signaldiffe- renz 107 zwischen dem Empfangssignal 101 und dem Referenzsig¬ nal 103 und exne erste Ausgabeeinheit 108 zur Ausgabe der von der ersten Differenzverstarkereinheit 105, 106 verstärkten ersten Signaldifferenz 107 zwischen dem Empfangssignal 101 und dem Referenzsignal 103 aufweist. Ferner kann der ersten Empfangseinrichtung 100 über einen Steueranschluss Sl ein Steuersignal 305 zur Steuerung bzw. Einstellung des Arbeits¬ punkts der Empfangseinrichtung 100 zugeführt werden.
Erfindungsgemaß weist die Schaltungsanordnung gemäß dem hier beschriebenen, bevorzugten Ausfuhrungsbeispiel der vorliegen¬ den Erfindung eine aktive Regeleinrichtung AR (gestrichelte Linie in Fig. 6) auf. Die in der Fig. 6 gezeigte aktive Re¬ gelvorrichtung AR umfasst im Wesentlichen eine zweite Emp- fangseinrichtung 200 und eine Komparatoreinheit 301.
Die Empfangseinrichtung 200 weist eine erste Referenzsignal- Eingabeeinheit 202 zur Eingabe eines ersten Referenzsignals 201, eine zweite Referenzsignal-Eingabeeinheit 204 zur Einga- be eines zweiten Referenzsignals 203, eine zweite Differenz¬ verstarkereinheit 205, 206 (nachstehend unter Bezugnahme auf Fig. 7 beschrieben) zur Verstärkung einer zweiten Signaldif¬ ferenz 207 zwischen dem ersten Referenzsignal 201 und dem zweiten Referenzsignal 203 und eine zweite Ausgabeeinheit 208 zur Ausgabe der von der zweiten Differenzverstarkereinheit 205, 206 verstärkten zweiten Signaldifferenz zwischen dem ersten Referenzsignal 201 und dem zweiten Referenzsignal 203 auf. Wie in dem Fall der ersten Empfangseinrichtung 100, kann auch der zweiten Empfangseinrichtung 200 das Steuersignal 205 zugeführt werden. Zu diesem Zweck weist die zweite Empfang¬ seinrichtung 200 einen Steueranschluss S2 auf, über welchen der Arbeitspunkt der zweiten Empfangseinrichtung 200 ein¬ stellbar ist.
Die Komparatoreinheit 301 weist eine Zielwertsignal- Eingabeeinheit 302 zur Eingabe eines Zielwertsignals 303 und eine Steuersignal-Ausgabeeinheit 304 zur Ausgabe des Steuer- Signals 305, das der ersten Empfangseinrichtung 100 über den Steueranschluss Sl und der zweiten Empfangseinrichtung 200 über den Steueranschluss S2 zugeführt wird, auf.
Vorzugsweise wird das Zielwertsignal 303 auf einen Spannungs¬ pegel eingestellt, welcher der halben Betriebsspannung der gesamten Schaltungsanordnung (d.h. einem Spannungspegel Vdd/2) entspricht. Ferner sind die erste Referenzspannung 201 und die zweite Referenzspannung 203, die der zweiten Empfang- seinrichtung 200 zugeführt werden, auf einen gleichen Span¬ nungspegel eingestellt, wie er auch dem Spannungspegel des Referenzsignals 103 entspricht, das der ersten Empfangsein¬ richtung 100 über deren Referenzsignal-Eingabeeinheit 104 zugeführt wird.
Die über die erste Ausgabeeinheit 108 ausgegebene erste Sig¬ naldifferenz 107 dient als Ausgangssignal der Schaltungsan¬ ordnung, derart, dass diese einen digitalen Wert darstellt, der in Abhängigkeit davon zwischen zwei Zuständen wechselt, wie das zu verarbeitende Empfangssignal 101 in Bezug zu dem Referenzsignal 103 liegt.
Die aus der zweiten Empfangseinrichtung 200 über deren zweite Ausgabeeinheit 208 ausgegebene zweite Signaldifferenz 207 hingegen ist durch die erfindungsgemäße Schaltungsanordnung festgelegt, da der zweiten Empfangseinrichtung zwei identi¬ sche Referenzsignale, d.h. das erste Referenzsignal 201 und das zweite Referenzsignal 203 zugeführt werden. Somit ist die zweite Signaldifferenz 207 auf einen Wert festgelegt, welcher dem Zielwertsignal 303 entspricht. Vorzugsweise wird das
Zielwertsignal 303, das der Komparatoreinheit 301 über deren Zielwertsignal-Eingangsanschluss 302 zugeführt wird, auf einen Spannungspegel eingestellt, der der halben Betriebs¬ spannung der gesamten Schaltungsanordnung entspricht, d.h. auf einen Spannungspegel von Vdd/2. Unabhängig von den bereitgestellten ersten und zweiten Refe¬ renzsignalen 201, 203 wird das Gate der Ausgangs- Invertereinheit 107 auf einem derartigen mittleren Spannungs¬ pegel Vdd/2 gehalten, um in einem optimalen Betriebspunkt arbeiten zu können.
Fig. 7 zeigt die in Fig. 6 gezeigte Schaltungsanordnung als ein Äquivalenz-Schaltbild, bestehend aus Invertern 105, 106, 205, 206, 301 und 109. Eine strichpunktierte Linie kennzeich- net die aktive Regeleinrichtung AR, welche die zweite Emp¬ fangseinrichtung 200 und die Komparatoreinheit 301 ein¬ schließt. Hierbei erzeugt die Empfangseinrichtung 200 (siehe Fig. 6) mit der zweiten Differenzverstarkereinheit 205, 206 eine interne Referenzspannung VGateREF, welche der Steuergro- ße 305 entspricht. Die Empfangseinrichtung 200 regelt die
Steuergroße 305 derart, dass gilt: V(bOUTREF) = Vdd/2, d.h. dass das Steuersignal 305 sowohl die erste Empfangseinrich¬ tung 100 als auch die zweite Empfangseinrichtung 200 derart in einen jeweiligen Arbeitspunkt steuert, dass die verstärkte zweite Signaldifferenz 207 auf einem Pegel des Zielwertsig¬ nals 303 gehalten wird.
Wie aus Fig. 7 hervorgeht, wird durch die Empfangseinrichtung 200 (aktive Regelungseinrichtung AR) sichergestellt, dass die erste Signaldifferenz 107 (VbOUT) dann der halben Betriebs¬ spannung (Vdd/2) entspricht, wenn der Spannungspegel des Empfangssignals 101 demjenigen des Referenzsignals 103 (siehe Fig. 6) entspricht.
Bei dieser Schaltungsauslegung wird die zweite Signaldiffe¬ renz 107, d.h. das Spannungssignal VbOUT äußerst präzise gesteuert, wobei der Schaltpunkt des Ausgangsinverters 109 auf eine einfache Weise auf die halbe Betriebsspannung Vdd/2 eingestellt werden kann. Falls das Empfangssignal V(IN) un- terhalb die Referenzspannung VREF abfallt, wird die Signaldif¬ ferenz 107 (VbOUT) oberhalb Vdd/2 über den Empfangs-p-FET gezogen. Folglich wird das Ausgangssignal 111 (VOUT) mit dem Ausgangsinverter 109 auf einen niedrigen Pegel geschaltet, wobei der Ausgangsinverter 109 seinen Schaltpunkt bei Vdd/2 aufweist. Wenn V(IN) auf einen Wert oberhalb VREF ansteigt, wird VbOUT, d.h. die erste Signaldifferenz 107 unterhalb Vdd/2 gezogen, und folglich wird das Ausgangssignal 111, das über den Ausgangsanschluss 110 ausgegeben wird, auf einen hohen Pegel geschaltet (VOUT auf einem hohen digitalen Pe¬ gel) .
In vorteilhafter Weise ist es möglich, eine Energieeinsparung für die gesamte Schaltungsanordnung durch folgende Maßnahmen vorzusehen:
(i) die interne Referenzspannung VGateREF muss nicht einzeln für jeden Eingangsanschluss erzeugt werden, sondern kann zwischen einer beliebigen Anzahl von Eingangsanschlüssen (z.B. 4, 8, 16, ...) geteilt werden;
(ii) wenn die Schaltungsanordnung in einem Zustand ist, in welchem es nicht erforderlich ist, dass Eingangs- Empfangseinrichtungen arbeiten (power-down, non-write, ... ) , kann das Steuersignal 305 (VGateREF) von der ersten Diffe¬ renzverstärkereinheit 105 getrennt werden; und
(iii) die Empfangsstufe für die Referenzspannung VREF kann unter Verwendung herabskalierter Dimensionen ausgelegt wer¬ den, beispielsweise kann jede Breitendimension der Vorrich¬ tung halbiert werden. In diesem Zustand wird VGateREF, d.h. das Steuersignal 305 korrekt erzeugt, aber der Strom in die VREF-Stufe wird auf den halben Wert des Stroms verringert, der fließen würde, falls die erste Empfangseinrichtung 100 und die zweite Empfangseinrichtung 200 aus identischen Schal¬ tungskomponenten aufgebaut wären.
Es ist vorteilhaft, die erste Empfangseinrichtung 100 und die zweite Empfangseinrichtung 200 auf einem gemeinsamen Schal¬ tungschip anzuordnen. Das in die Komparatoreinheit 301 eingegebene Zielwertsignal 303 kann intern in dem Schaltungschip erzeugt werden oder extern vorgegeben werden . Die erfindungsgemäße Schaltungsan- Ordnung wird damit unabhängig von Schwankungen in der der ersten Empfangseinrichtung 100 zugeführten Referenzspannung ( hinsichtlich Schwankungen des ersten Referenzsignals 103 ) und unabhängig von Prozessvariationen, die bei einer Herstel¬ lung von Empfangseinrichtungen auftreten, da die ersten und zweiten Empfangseinrichtungen 100 , 200 in dem gleichen Pro- zess aus identischen Schaltungskomponenten hergestellt wer¬ den .
Bezüglich der in den Fig . 1 bis 5 dargestellten, herkömmli- chen Schaltungsanordnungen sei auf die Beschreibungseinlei¬ tung verwiesen .
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug¬ ter Ausführungsbeispiele beschrieben wurde , ist sie darauf nicht beschränkt , sondern auf vielfältige Weise modifizier¬ bar .
Auch ist die Erfindung nicht auf die genannten Anwendungsmög¬ lichkeiten beschränkt .
Bezugszeichenliste
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
100 Empfangseinrichtung
101 Empfangssignal
102 Empfangssignal-Eingabeeinheit
103 Referenzsignal
104 Referenzsignal-Eingabeeinheit
105, Erste Differenzverstärkereinheit 106
107 Erste Signaldifferenz
108 Erste Ausgabeeinheit
109 Invertereinheit
110 Ausgangsanschluss
111 Ausgangssignal
200 Empfangseinrichtung
201 Erstes Referenzsignal
202 Referenzsignal-Eingabeeinheit
203 Zweites Referenzsignal
204 Referenzsignal-Eingabeeinheit 205,206 Zweite Differenzverstärkereinheit
207 Zweite Signaldifferenz
208 Zweite Ausgabeeinheit 301 Komparatoreinheit
303 Zielwertsignal
305 Steuersignal
51 Erster Steueranschluss
52 Zweiter Steueranschluss Vdd/2 Halbe Betriebsspannung AR Regeleinrichtung

Claims

Patentansprüche
1. Elektronische Schaltungsanordnung zum Empfangen eines elektrischen Empfangssignals (101), mit:
a) einer ersten Empfangseinrichtung (100), welche ein¬ schließt:
al) eine Empfangssignal-Eingabeeinheit (102) zur Eingabe des zu verarbeitenden elektrischen Empfangssignals (101);
a2) eine Referenzsignal-Eingabeeinheit (104) zur Eingabe eines Referenzsignals (103);
a3) eine erste Differenzverstärkereinheit (105, 106) zur
Verstärkung einer ersten Signaldifferenz (107) zwischen dem Empfangssignal (101) und dem Referenzsignal (103); und
a4) eine erste Ausgabeeinheit (108) zur Ausgabe der von der ersten Differenzverstärkereinheit (105, 106) verstärkten ersten Signaldifferenz (107) zwischen dem Empfangssignal (101) und dem Referenzsignal (103);
d a d u r c h g e k e n n z e i c h n e t , dass die elektronische Schaltungsanordnung ferner aufweist:
b) eine zweite Empfangseinrichtung (200), welche einschließt:
bl) eine erste Referenzsignal-Eingabeeinheit (202) zur Einga- be eines ersten Referenzsignals (201);
b2) eine zweite Referenzsignal-Eingabeeinheit (204) zur Ein¬ gabe eines zweiten Referenzsignals (203);
b3) eine zweite Differenzverstärkereinheit (205, 206) zur
Verstärkung einer zweiten Signaldifferenz (207) zwischen dem ersten Referenzsignal (201) und dem zweiten Referenzsignal (203) ; und
b4) eine zweite Ausgabeeinheit (208) zur Ausgabe der von der zweiten Differenzverstärkereinheit (205, 206) verstärkten zweiten Signaldifferenz (207) zwischen dem ersten Referenz¬ signal (201) und dem zweiten Referenzsignal (203) ;
und
c) eine Komparatoreinheit (301) zum Vergleichen der von der zweiten Differenzverstärkereinheit (205, 206) verstärkten zweiten Signaldifferenz (207) zwischen dem ersten Referenz¬ signal (201) und dem zweiten Referenzsignal (203) mit einem Zielwertsignal (303) und zum Ausgeben eines Steuersignals (305) in Abhängigkeit von dem Vergleich,
d) wobei das Steuersignal (305) sowohl die erste Empfangsein¬ richtung (100) als auch die zweite Empfangseinrichtung (200) derart in einen jeweiligen Arbeitspunkt steuert, dass die verstärkte zweite Signaldifferenz (207) auf einem Pegel des Zielwertsignals (303) gehalten wird.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass das zu verarbeitende elektrische Empfangssignal (101) und/oder das Referenzsignal (103) Spannungssignale sind.
3. Schaltungsanordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass das erste Referenzsignal (201) und das zweite Referenz¬ signal (203) Spannungssignale sind.
4. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die erste Empfangseinrichtung (100) und die zweite Emp¬ fangseinrichtung (200) aus identischen Schaltungskomponenten identisch aufgebaut sind.
5. Schaltungsanordnung nach Anspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , dass das Referenzsignal (103), das erste Referenzsignal (201) und das zweite Referenzsignal (203) identisch sind.
6. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der Komparatoreinheit (301) zum Vergleichen der von der zweiten Differenzverstärkereinheit (205, 206) verstärkten zweiten Signaldifferenz (207) zwischen dem ersten Referenz- signal (201) und dem zweiten Referenzsignal (203) mit dem
Zielwertsignal (303) ein Zielwertsignal eines Spannungspegels der halben Betriebsspannung (Vdd/2) der elektronischen Schal¬ tungsanordnung vorgegeben ist.
7. Schaltungsanordnung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , dass die erste Empfangseinrichtung (100) und die zweite Emp¬ fangseinrichtung (200) , die aus identischen Schaltungskompo¬ nenten identisch aufgebaut sind, auf einem gemeinsamen Schal- tungschip angeordnet sind.
8. Schaltungsanordnung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t , dass das Referenzsignal (103) , das erste Referenzsignal (201) und das zweite Referenzsignal (203) einen Spannungspegel der halben Betriebsspannung (Vdd/2) der elektronischen Schal¬ tungsanordnung aufweisen.
PCT/EP2005/011248 2004-11-12 2005-10-19 Elektronische schaltungsanordnung mit aktiver regelung bei einem empfang eines elektrischen empfangssignals Ceased WO2006050797A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/664,011 US20080061862A1 (en) 2004-11-12 2005-10-19 Electronic Circuit Arrangement With Active Control During The Reception Of A Received Electrical Signal

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004054819.6 2004-11-12
DE102004054819A DE102004054819B3 (de) 2004-11-12 2004-11-12 Elektronische Schaltungsanordnung mit aktiver Regelung bei einem Empfang eines elektrischen Empfangssignals

Publications (1)

Publication Number Publication Date
WO2006050797A1 true WO2006050797A1 (de) 2006-05-18

Family

ID=35457103

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2005/011248 Ceased WO2006050797A1 (de) 2004-11-12 2005-10-19 Elektronische schaltungsanordnung mit aktiver regelung bei einem empfang eines elektrischen empfangssignals

Country Status (4)

Country Link
US (1) US20080061862A1 (de)
CN (1) CN101057393A (de)
DE (1) DE102004054819B3 (de)
WO (1) WO2006050797A1 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329184A (en) * 1992-11-05 1994-07-12 National Semiconductor Corporation Method and apparatus for feedback control of I/O characteristics of digital interface circuits
US6081162A (en) * 1999-06-17 2000-06-27 Intel Corporation Robust method and apparatus for providing a digital single-ended output from a differential input
US20020063590A1 (en) * 2000-11-24 2002-05-30 Fujitsu Limited Low power circuit with proper slew rate by automatic adjustment of bias current
US6456170B1 (en) * 1999-06-01 2002-09-24 Fujitsu Limited Comparator and voltage controlled oscillator circuit
US20030030491A1 (en) * 2001-08-07 2003-02-13 Infineon Technologies North America Corp. Open loop variable gain amplifier using replica gain cell

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937476A (en) * 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
KR100366616B1 (ko) * 1999-05-19 2003-01-09 삼성전자 주식회사 저전압 인터페이스용 고속 입력버퍼 회로
DE10032236C2 (de) * 2000-07-03 2002-05-16 Infineon Technologies Ag Schaltungsanordnung zum Umschalten einer Receiverschaltung insbesondere in DRAM-Speichern
US6529077B1 (en) * 2001-08-22 2003-03-04 Institute Of Microelectronics Gain compensation circuit for CMOS amplifiers
US7061419B2 (en) * 2004-08-18 2006-06-13 Matsushita Electric Industrial Co., Ltd. A/D converter and A/D converting system
GB0518014D0 (en) * 2005-09-03 2005-10-12 Ibm Amplifier control system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329184A (en) * 1992-11-05 1994-07-12 National Semiconductor Corporation Method and apparatus for feedback control of I/O characteristics of digital interface circuits
US6456170B1 (en) * 1999-06-01 2002-09-24 Fujitsu Limited Comparator and voltage controlled oscillator circuit
US6081162A (en) * 1999-06-17 2000-06-27 Intel Corporation Robust method and apparatus for providing a digital single-ended output from a differential input
US20020063590A1 (en) * 2000-11-24 2002-05-30 Fujitsu Limited Low power circuit with proper slew rate by automatic adjustment of bias current
US20030030491A1 (en) * 2001-08-07 2003-02-13 Infineon Technologies North America Corp. Open loop variable gain amplifier using replica gain cell

Also Published As

Publication number Publication date
US20080061862A1 (en) 2008-03-13
CN101057393A (zh) 2007-10-17
DE102004054819B3 (de) 2006-06-22

Similar Documents

Publication Publication Date Title
DE69328348T2 (de) Stromerfassungsschaltung
DE69011756T2 (de) Stromspiegelschaltung.
DE19735982C2 (de) Leitungsempfängerschaltkreis mit Leitungsabschlußimpedanz
DE60213101T2 (de) Niederspannungs-verstärkungszelle mit hoher bandbreite und spannungsfolgerschaltung mit verbesserter steilheit
DE112012000470B4 (de) Vorrichtung und Verfahren zur Miller-Kompensation bei mehrstufigen Verstärkern
DE4037206A1 (de) Quellspannungssteuerschaltkreis
DE3923632A1 (de) Versorgungsspannungswandler fuer hochverdichtete halbleiterspeichereinrichtungen
DE2103256A1 (de) Geschwindigkeits MOS Leseverstärker
DE4133902A1 (de) Cmos-leistungsverstaerker
DE19654544C2 (de) Differenzverstärker
DE19537203A1 (de) Leseverstärker
DE112010005352T5 (de) Schaltungseinheit, Vorspannungsschaltung mit Schaltungseinheit und Differenzverstärkerschaltung mit erster und zweiter Schaltungseinheit
DE10253872B4 (de) Speicherbauelement mit Abtastverstärkerschaltung
DE102010001694B4 (de) Klasse-AB-Ausgangsstufe
DE3784193T2 (de) Differenzverstaerkerschaltung zur verkuerzung der erholungszeit.
DE102014101840A1 (de) Analoge Mindest- oder Höchstspannungsauswahlschaltung
DE69018053T2 (de) CMOS-Treiberschaltung mit hoher Schaltgeschwindigkeit.
DE1804597A1 (de) Tastbarer Gegentaktverstaerker mit komplementaeren Transistoren
DE102015107881A1 (de) Stromgeregelte Transimpedanz-Verstärker
EP1545000B1 (de) Schaltungsanordnung zur Regelung des Duty Cycle eines elektrischen Signals
DE69836183T2 (de) Selbstgetakteter sekundärer Abfühlverstärker mit Fensterdiskriminator
DE102014100660A1 (de) Verstärker mit variabler Verstärkung
WO2000007292A1 (de) Verstärkerausgangsstufe
DE69024711T2 (de) Verstärkerschaltung
WO2006050797A1 (de) Elektronische schaltungsanordnung mit aktiver regelung bei einem empfang eines elektrischen empfangssignals

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 200580038716.X

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 11664011

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 05798237

Country of ref document: EP

Kind code of ref document: A1

WWP Wipo information: published in national office

Ref document number: 11664011

Country of ref document: US