WO2006049196A1

WO2006049196A1 - 光センサーおよび光センサーの画素選択方法

Info

Publication number: WO2006049196A1
Application number: PCT/JP2005/020187
Authority: WO
Inventors: Toshinobu Sugiyama
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-11-05
Filing date: 2005-11-02
Publication date: 2006-05-11
Anticipated expiration: 2007-05-05
Also published as: JPWO2006049196A1; US20090066824A1; US7663085B2; CN100542223C; CN101099379A; US7534983B2; US20080087799A1

Abstract

　光強度変化検出の高速化および低消費電力化を損なうことなく画素面積を小さくでき、それ故、多画素化時にチップサイズを小型化することが可能な光センサーおよびその画素選択方法であって、画素アレイ部を構成する各画素に前フレームの受光強度に対応する電荷を保持する機能と、前フレームの受光強度と現フレームの受光強度の強弱を比較する機能を持たせ、これら両機能部を、フォトダイオードＰＤと選択トランジスタＴ２との間に接続するキャパシタＣｓで構成する。

Description

光センサーおよび光センサーの画素選択方法

技術分野

[0001] 本発明は、発光ダイオード (LED)光源を用いた光通信などに用いられる光センサ一およびこの光センサーを構成する複数の画素の中の読み出し画素を選択する画素選択方法に関する。

背景技術

[0002] 近年、 LED光源の高輝度化に伴い、これまで、照明灯、車のヘッドライト、信号機などに用いられていた蛍光灯、電球などの光源力徐々に LEDに置き換えられつつある。今後、さらに LEDの高輝度化、発光効率の向上が進めば、将来、身の回りのあらゆる光源が LEDに置き換わると予想される。

[0003] 一方、将来のこのような状況を念頭において、これらの LED光源を単なる照明光やアラーム光としてだけではなぐワイヤレス通信などと並ぶ、高速の通信手段として利用しょうとする試みも行われている。そのような通信手段を想定した受光デバイスである光無線用高速ビジョンチップの開発に関する研究などが行われている。また、これらの通信システムの普及を目指した可視光通信コンソーシアムなども既に結成されている。

[0004] また、さらに、このような LED点滅を通信に用いるカメラシステム、アプリケーションが提案されている（例えば特許文献 1参照)。これは、カメラシステムに関するものである。このカメラシステムは、通常の画像を取得すると共に、何らかの情報によりコードィ匕された LEDなどの光源の点滅パターンを識別する機能を有する。このような光源を実空間内のさまざまなオブジェクトに設定しておくと、そのオブジェクトの画像とそれに付随した情報を同時に取得することが可能となる。

このようなシステムにはさまざまな応用が考えられ、たとえば、情報としてネットワーク IDを発信することにより、オブジェクトと、カメラを搭載した端末との通信接続を確立する手段としたり、位置情報を提供するナビゲーシヨンシステム、または、広告手段などに利用したりすることが可能である。 [0005] このようなカメラシステムを実現する撮像素子としては、イメージセンサーを構成する画素内にフレームメモリとコンパレータを保持したものがある。この撮像素子は、各画素毎に、ある 1フレーム期間に受光した光を、フレームメモリに記憶されている前のフレームの信号情報と比較することにより、光強度の時間的な増減をバイナリデータとして出力する機能を有する。この機能を用いると上記のアプリケーションのような光源の点滅シグナルの効率良、検出が可能となる。

特許文献 1 :特開 2001— 292379号公報（第 5頁、第 1図）

発明の開示

発明が解決しょうとする課題

[0006] しかしながら、上記のように画素内にフレームメモリとコンパレータを持たせるァーキテクチヤは、高速での光強度変化検出には適しているが、画素の面積が大きくなるため、多画素のアレイ型センサーを構成しょうとすると、全体のチップ面積が大きくなり、また消費電力も大きくなると、うデメリットがある。

[0007] そこで、通常の画像取得機能との整合性を重視し、チップサイズの小型化、低消費電力化を実現するために、フレームメモリとコンパレータを画素内の外側に出す構成をとっている光センサーもある。この光センサーでは、これらの回路をセンサーアレイの各カラムで共有ィ匕し、演算処理をカラム並列で行うものである。

し力しながら、上記した画素内に回路を持たせるアーキテクチャの光センサーにおける画素並列処理に比べて並列度が下がるため、全体の処理スピードが落ちることになる。即ち、小型化、低消費電力化を達成できる一方で、高速での光検出には適さなくなる。

[0008] 本発明は、光強度変化検出の高速ィ匕および低消費電力化を損なうことなく画素面積を小さくでき、それ故、多画素化時にチップサイズを小型化することができる光センサーを提供すると共に、光強度変化検出をさらに高速ィ匕するための光センサーの画素選択方法を提供することにある。

課題を解決するための手段

[0009] 本発明の第 1の観点の光センサーは、複数の画素が配列された画素アレイ部と、前記画素アレイ部内の読み出し画素を選択する画素選択部と、前記画素選択部で選択された画素から読み出された情報を検出する検出部と、を有し、前記画素は、受光量に応じた電位を発生する光電変換部と、第 1の時間帯で前記光電変換部により発生された電位を保持し且つ、第 2の時間帯での前記光電変換部の発生電位を前記保持された第 1の時間帯での発生電位と比較する保持比較部と、を有する。

[0010] 好適には、前記光電変換部は、フォトダイオードであり、前記保持比較部は、前記フォトダイオードに第 1の電極を接続され、且つ第 2の電極を前記画素選択部の制御を受けて前記画素を選択する選択トランジスタに接続されるキャパシタであり、前記第 1の時間帯のフォトダイオードの電位にて前記キャパシタの前記第 2の電極を初期化し、前記第 2の時間帯におけるフォトダイオードの電位により変化する前記第 2の電極の電位を前記選択トランジスタより信号線を介して前記検出部に送出する。

[0011] 好適には、前記検出部は、前記選択トランジスタより信号線を介して送られてくる前記第 2の電極の電位を基準電位と比較することにより前記第 2の電極の電位変化を検出してバイナリデータ化する。

[0012] 本発明の第 2の観点は、複数の画素が配列された画素アレイ部と、前記複数の画素の中で画素情報を読み出す画素を選択する画素選択部とを備えた光センサーの画素選択方法であって、前記画素情報を読み出す画素を任意に変更する。

[0013] 好適には、所定条件を満たしている画素を判別し、その判別情報に従って前記選択する画素を変更する。

発明の効果

[0014] 本発明によれば、光強度変化検出の高速ィ匕および低消費電力化を損なうことなく画素面積を小さくでき、それ故、多画素化時にチップサイズを小型化することができる。

また、画素アレイ部の中の任意の画素、例えば受光画素のみを読み出すように画素選択パターンを変更することにより、さらに光強度変化検出を高速ィ匕することができる。

図面の簡単な説明

[0015] [図 1]図 1は、本発明の第 1の実施形態に係る光センサーの構成を示したブロック図である。 [図 2]図 2Aおよび図 2Bは、図 1に示した画素アレイ部を形成する 1画素相当の構成を示した回路図である。

[図 3]図 3は、図 1に示した画素アレイ部の 2カラム分の回路構成を示した回路図である。

[図 4]図 4A〜図 4Cは図 2に示した画素内動作を説明するタイミング図である。

[図 5]図 5A〜図 5Jは、図 3に示した 2カラム分の回路の動作を説明するタイミング図である。

[図 6]図 6は、本発明の第 2の実施の形態に係る光センサーを形成する画素アレイ部の 2カラム分の回路構成を示した回路図である。

[図 7]図 7A〜図 7Kは、図 6に示した 2カラム分の回路の動作を説明するタイミング図である。

[図 8]図 8は、本発明の第 3の実施の形態に係る光センサーを形成する画素アレイ部の 2カラム分の回路構成を示した回路図である。

[図 9]図 9A〜図 9Jは、図 8に示した 2カラム分の回路の動作を説明するタイミング図である。

[図 10]図 10は、本発明の第 4の実施の形態に係る光センサーの画素の構成を示した回路図である。

[図 11]図 11A〜図 11Lは、図 10に示した画素内動作を説明するタイミング図である

[図 12]図 12は、本発明の第 5の実施の形態に係る光センサーの画素の構成を示した回路図である。

符号の説明

[0016] 10, 10A, 10Β· · ·光センサー、 11 · · ·画素アレイ部、 12· "Vデコーダ部、 13 · · · Hデコーダ部、 14· · 'センスアンプ部、 Cs- · 'カップリングキャパシタ、 PC, PCA- · · プリチャージ回路、 PD- · 'フォトダイオード、 SA- · 'センスアンプ、 Τ1 · · ·リセットトランジスタ、 Τ2- · 'セレクトトランジスタ、 Τ3 · · '転送トランジスタ。

発明を実施するための最良の形態

[0017] 以下、本発明の実施の形態を添付図面に関連付けて説明する。 [0018] <第 1実施形態 >

図 1は、本発明の第 1の実施の形態に係る光センサーの構成を示したブロック図である。

[0019] 光センサー 10は、図 1に示すように、画素を 2次元に展開（ここでは M列、 N行の展開とする）した画素アレイ部（PXARY) 11、行を選択する垂直 (V)デコーダ部 (VDE C) 12、列を選択する水平 (H)デコーダ部 (HDEC) 13、信号線電位を検知して画素の光強度変化を確定するセンスアンプ部（SNSAMP) 14を有している。

Vデコーダ部 12および Hデコーダ部 13は画素選択部を形成し、センスアンプ部 14 は検出部を形成する。

[0020] 図 2Aおよび図 2Bは、図 1の画素アレイ部 11を形成する 1画素相当の構成例を示す回路図である。

[0021] 画素 PXLは、基本的には、図 2Aに示すように、光を受光して電荷を蓄積するフォトダイオード PD、このフォトダイオード PDのリセットを行うリセットトランジスタ Tl、および画素を選択するセレクトトランジスタ Τ2、フォトダイオード PDとセレクトトランジスタ Τ2 の間の保持比較部としてのカップリングキャパシタ Csより構成される。

[0022] フォトダイオード PD1のアノードが接地され、力ソードがノード ND1に接続されて!ヽる。電源電位 Vddとノード ND1との間にリセットトランジスタ T1のソース'ドレインがそれぞれ接続されている。リセットトランジスタ T1のゲートが Vデコーダ部 12により所定のタイミングでリセット信号 RSTが印加されるリセット線 RSTLに接続されている。カップリングキャパシタ Csの第 1電極がノード ND1に接続され、第 2電極がノード N D2に接続されている。そして、セレクトトランジスタ T2のソース'ドレイン力ード ND2 および信号線 SIGLに接続されている。換言すれば、セレクトトランジスタ T2の出力は信号線 SIGLに接続されてヽる。信号線 SIGLには画素 PXLの読み出し信号 SIG が読み出される。セレクトトランジスタ T2のゲートが Vデコーダ部 12により所定のタイミングでセレクト信号 SELが印加されるセレクト線 SELLに接続されている。

また、画素 PXLにおいて、セレクトトランジスタ T2とカップリングキャパシタ Csの接続部のフローティングノード ND2をフローティングディフュージョン FDとする。

[0023] また、図 2Bは、図 2Aの画素構成に、フローティングディフュージョン FDの容量 Cfと信号線 SIGLの寄生容量 Cdを付加した状態を示している。

[0024] 図 3は、図 1の画素アレイ部 11の 2カラム分の回路構成を示した回路図である。

各カラムは奇数列（odd)と偶数列（even) 2本で一組を構成し、各組に対し、センスアンプ SA、プリチャージ回路 PCなどが対応している。センスアンプ SA、およびプリチャージ回路 PCは、たとえば図 1のセンスアンプ部 14に含まれる構成要素である。

[0025] 図 3のプリチャージ回路 PCは、電源電位 Vddの 1Z2の電位 VddZ2と奇数列の信号線 SIGL oの一端との間にソース'ドレインがそれぞれ接続されたプリチャージトランジスタ TP o、電位 VddZ2と偶数列の信号線 SIGL eの一端との間にソース'ドレインがそれぞれ接続されたプリチャージトランジスタ TP e、および奇数列の信号線 S IGL oの一端と偶数列の信号線 SIGL eの一端との間にソース'ドレインがそれぞれ接続されたィコライズトランジスタ TEを有する。

そして、プリチャージトランジスタ TP o, TP e、およびィコライズトランジスタ TEのゲートはプリチャージ信号 Vpが所定のタイミングで印加されるプリチャージ線 PCLに共通に接続されている。

[0026] 図 3のセンスアンプ SAは、 pチャネルの MOSトランジスタ TS1, TS2、および nチヤネルの MOSトランジスタ TS3、 TS4を有する。トランジスタ TS1、 TS2のソースがバイァス電位 SNPに接続され、トランジスタ TS3, TS4のソースがバイアス電位 SNLに接続されている。

トランジスタ TS1と TS3のドレイン同士、およびゲート同士が接続されて第 1CMOS インバータが形成されている。トランジスタ TS1と TS3のドレイン同士の接続点により第 1CMOSインバータの出力ノード NS1が形成され、ゲート同士の接続点により第 1 CMOSインバータの入力ノード NS2が形成されている。

トランジスタ TS2と TS4のドレイン同士、およびゲート同士が接続されて第 2CMOS インバータが形成されている。トランジスタ TS2と TS4のドレイン同士の接続点により第 2CMOSインバータの出力ノード NS3が形成され、ゲート同士の接続点により第 2 CMOSインバータの入力ノード NS4が形成されている。

そして、第 1CMOSインバータと第 2CMOSインバータの入出力同士を交差結合して（ノード NS1とノード NS4を接続し、ノード NS2とノード NS3とを接続して）、ノード N SIが奇数の信号線 SIGL oに接続され、ノード NS3が偶数列の信号線 SIGL eに接続されて、ラッチ型のセンスアンプが形成されている。

[0027] また、奇数の信号線 SIGL oの他端側は水平スィッチ SWH oを介して奇数側の水平出力信号線 HL oに接続されている。偶数列の信号線 SIGL eの他端側は水平スィッチ SWH eを介して奇数側の水平出力信号線 HL eに接続されている。そして、水平出力信号線 HL oおよび HL eの一端部がバッファアンプ BUFAに接続され、ノッファアンプ BUF Aからデータが出力される。

また、水平スィッチ SWH oおよび SWH eは、 Hデコーダ部 13により選択的にォン'オフされる。

[0028] 次に、本実施の形態の画素内動作について図 4A〜図 4Cの画素内動作のタイミング図を参照して説明する。

図 4Aはセレクト線 SELLに印加されるセレクト信号 SELを、図 4Bはリセット線 RST Lに印加されるリセット信号 RSTを、図 4Cは信号線 SIGLの電位 SIGをそれぞれ示している。

また、図において、 TPFRMSは前フレーム走査期間を、 TCFRMSは現フレーム走査期間を、 TCAMCは電荷蓄積期間をそれぞれ示している。

[0029] ここで、図 2に示した画素はフレーム走査ごとに、 1フレーム前（前フレーム）と現在のフレーム期間（現フレーム)の光強度を比較し、その強弱の結果を基準電位に対する電位変化として出力する。

[0030] まず、図 4A〜図 4Cの前フレーム走査期間 TPFRMSの動作において、光強度に対応した電位が図 2Aに示すフォトダイオード PD上に現れた状態で、信号線 SIGL によりノード FDを Vdd/2 (Vddは電源電圧）の電位にチャージする。

このとき、フォトダイオード PDは前フレーム走査期間 TPFRMSの光入射に対応する電位がカップリングキャパシタ Csのフォトダイオード PD側に現れて!/、るため、それに対応する電荷力ード FD (フローティングディフュージョン）に蓄積される。その後、リセットトランジスタ T1によりフォトダイオード PDをリセットし、現フレームに対応する電荷蓄積を開始する。

[0031] 図 4A〜図 4Cに示した現フレームの画素情報読み出し走査、すなわち現フレーム走査期間 TCFRMSでは、再度、信号線 SIGLを VddZ2にプリチャージ後、セレクトトランジスタ T2をオンとする。

このとき、ノード FDには前のフレームの光強度に対応した電荷が蓄積されていたのに対し、フォトダイオード PDの電位は現フレームの光強度に対応する電位に変化しているため、ノード FDではその差分に相当する電荷の移動がおきる。

つまり、前フレームよりも現フレームの方が光強度が強い（PDの電位が小さい）時には、負電荷が信号線 SIGLに放出され、信号線 SIGLの電位 SIGは VddZ2よりも下がる。

[0032] 一方、前フレームよりも現フレームの方が光強度が弱くなる（PDの電位が大き、）ときには、正電荷が信号線 SIGLに放出され、信号線 SIGLの電位 SIGは VddZ2よりも上がる。

このように、信号線電位の変化の方向を VddZ2に対して上か下かを判別し、それをセンスアンプ SAでバイナリデータ化することにより、前フレームよりも現フレームの方が光が強くなつたか、或いは弱くなつたかを判別することが可能となる。

[0033] ここで、信号線 SIGLの寄生容量を Cd (図 2B参照）、カップリングキャパシタの容量を Cs、前フレームと現フレームの PDの電位変化を Vaとすると、現フレーム読み出し時の信号線電位 Vsigは、次式のようになる。

Vsig= (Vdd/2) + (Cs/ (Cs + Cc) * Va)…（1)

つまり、 Vaの正負により、 VddZ2からの上下方向への変位が決定される。

[0034] 次に、センサーレベルでの動作について説明する。図 1のセンサーブロック中、 2力ラム分の回路構成を示したものが図 3であり、図 5 A〜図 5Jはこの回路部の走査タイミングを示した図である。各カラムは奇数列（odd)と偶数列（even) 2本で一組を構成し、各組に対し、センスアンプ SA、プリチャージ回路 PCなどが対応する。

[0035] 図 5Aはプチチャージ線 PCLに印加されるプリチャージ電位 (信号) Vpを、図 5Bは第 n行のセレクト線 SELnに印加されるセレクト信号 SELnを、図 5Cは第 n行のリセット線 RSLLnに印加されるリセット信号 RSTnを、図 5Dは第 n+ 1行のセレクト線 SELn + 1に印加されるセレクト信号 SELn+ 1を、図 5Eは第 n+ 1行のリセット線 RSLLn+ 1に印加されるリセット信号 RSTn+ 1を、図 5Fはセンスアンプ SAの低電位側のバイァス電位 SNLを、図 5Gはセンスアンプ SAの高電位側のバイアス電位 SNPを、図 5 Hは奇数および偶数の信号線 SIGL o, SIGL eの電位 SIG o, SIG eを、図 51は奇数側の水平スィッチ SWH oの状態を、図 5Jは偶数側の水平スィッチ SWH eの状態を、それぞれ示している。

[0036] まず、 n行目の読み出しについて画素 PXLmnに着目して説明する。

読み出し前の前提として、前述したように、 1フレーム前の読み出し走査により、ノード FDは、前フレームの光信号電位に対応する電荷で初期化されており、また、一組の信号線電位 SIG— 0と SIG— eは Vdd/2にプリチャージされている。

この状態でセレクト信号 SELnをセレクト線 SELLに印加して画素の選択トランジスタ T2をオンすると、奇数側の信号線電位 SIG— 0は、上記（1)式に従い、フレーム間の光強度の違いにより上、または下に微小に変異する。図 3の例では、図 5Hに示すように信号線 SIGLの電位力VddZ2に比較して下に変化した場合、つまり、受光した光強度が前フレームに対し大きくなつた場合を示している。

[0037] このとき、センスアンプ SAのバイアス電位 SNL, SNPはプリチャージ電位 Vpと同じ VddZ2である力信号線電位の変異後、 SNL、 SNPをそれぞれ 0V、 Vddに徐々に変化させていく。このとき、偶数側の信号線 SIGL— eの電位 SIG— eは VddZ2にプリチャージされたままであるので、奇数側の信号線 SIGL— oの信号線電位 SIG— oに対してリファレンス電位として作用する。

これにより、奇数側の信号線 SIGL— oの信号線電位 SIG— oの電位は SIG— eと比較され、 VddZ2よりも僅かに電位が低、奇数側の信号線電位 SIG— 0は 0Vに増幅され、偶数側信号線電位 SIG—eは Vddとなる。これにより、信号線 SIG1— oには、前フレームよりも光信号強度が上がったことに対応する" 0"データを保持される。

[0038] なお、前フレームよりも光信号強度が下がった場合は、信号線 SIGの電位力 ddZ

2に比較して上に変化し、これをセンスアンプ SAが検出して、奇数側の信号線 SIGL — oには、前フレームよりも光信号強度が上がったことに対応する" 1"データが保持される。

[0039] 以上の走査は、同じ n行に位置する奇数列の画素について同時に行われる。よつて、バイナリデータが水平信号線 HL_oに順に出力されて行き、このオンデータは外部信号処理回路により処理される。

全ての奇数列のカラム (MZ2本）が全て読み出されると、プリチャージ信号 Vpをォンとし、全てのカラムを Vdd/2にプリチャージすると同時に、バイアス電位 SNL、 SN Pも VddZ2に戻す。その後、セレクト信号 SELnはオフ（印加停止；ローレベルとする )とする。これにより、 n行奇数列画素の FDは現在の光強度信号に対応した電位に初期化され、次のフレームでの読み出し時の比較に使用される。

その後、リセット信号 RSTnにより選択画素のリセットトランジスタ T1をオンとすることにより、フォトダイオード PDが初期化され、次のフレームの光蓄積が開始される。

[0040] 本第 1の実施形態によれば、画素アレイ部 11を構成する各画素は図 2Aに示したように、前フレームの受光強度に対応する電荷を保持する保持機能と前フレームの受光強度と現フレームの受光強度の強弱を比較する比較機能をカップリングキャパシタ Csで構成しているため、従来のようなフレームメモリとコンパレータを必要せず、しかも、上記保持機能と比較機能は極めて簡単な回路で構成できるため、画素面積を小さく形成することができ、それ故、多画素化してもチップ面積を大きくすることがなぐ多画素化に対応することができ、低消費電力ィ匕も実現することができる。

[0041] また、センスアンプ SAによる受光強度の強弱の確定をカラム並列で行うが、画素外にフレームメモリとコンパレータを持つものに比べてフレームメモリへの書き込みおよび読み出し処理を必要としない分、処理速度を向上させることができ、光強度変化検出を高速で行うことができる。

なお、図 3において、水平出力信号線は奇数列、偶数列にそれぞれ 1本ずつ (HL _o, HL— e)であるが、これは、各列複数本用意して、並列に読み出すことにより、読み出しの高速ィ匕を図ることができ、その分、光強度変化検出を更に高速で行うことができる。

[0042] <第 2実施形態 >

図 6は、本発明の第 2の実施の形態に係る光センサーを形成する画素アレイ部の 2 カラム分の回路構成を示した回路図である。

本第 2の実施形態の構成はプリチャージ回路の除き第 1の実施形態のそれと同様である。したがって、第 1の実施形態と同様の部分には同一符号を付して説明する。 [0043] 本第 2の実施形態のプリチャージ部 PCAでは、第 1の実施形態プリチャージ部 PC のように偶数列、奇数列ともに VddZ2でプリチャージされる構成ではなぐ偶数列、奇数列で異なる電圧にプリチャージできるようにプリチャージトランジスタ TP— o、 TP — eを設定し、それぞれのゲートに異なるゲート電位 VP— o、 VP— eが印加されるようになっている。

[0044] 次に、本第 2の実施形態の動作について説明する。

光センサーをアプリケーションへ応用する場合、毎フレーム、全ての画素において常に信号光が受信されるのではなぐ信号光が発せられない画素や期間が存在する場合があり得る。

このような状況においても第 1の実施形態の構成では、ノイズや、回路設計上のォフセットなどにより、各画素は常に "1 "か" 0"の信号を出力し続けることになり、実際の光信号との区別がつかないおそれがある。

よって、このような光信号が無い場合と、信号がある場合を区別するために、光信号が無い場合には、 "Γまたは" 0"のうちどちらかのデータに固定されるように、片方の検出に意図的に重み付けをすることが望ましぐ本第 2の実施形態ではこれを可能にする回路構成を有する。

[0045] 図 7A〜図 7Kは、第 2の実施形態の動作を説明するためのタイミングチャートである。

図 7Aおよび図 7Bはプリチャージトランジスタのゲート電位 Vp o, Vp eを、図 7C は第 n行のセレクト線 SELnに印加されるセレクト信号 SELnを、図 7Dは第 n行のリセット線 RSLLnに印加されるリセット信号 RSTnを、図 7Eは第 n+ 1行のセレクト線 SE Ln+ 1に印加されるセレクト信号 SELn+ 1を、図 7Fは第 n+ 1行のリセット線 RSLL n+ 1に印加されるリセット信号 RSTn+ 1を、図 7Gはセンスアンプ SAの低電位側のバイアス電位 SNLを、図 7Hはセンスアンプ SAの高電位側のバイアス電位 SNPを、図 71は奇数および偶数の信号線 SIGL o, SIGL eの電位 SIG o, SIG eを、図 7 Jは奇数側の水平スィッチ SWH oの状態を、図 7Kは偶数側の水平スィッチ SWH eの状態を、それぞれ示している。

[0046] そこで、前述したようにそれぞれのカラムについてプリチャージトランジスタ TP o、 TP— eを設定し、それぞれのトランジスタのゲートには、図 7A、図 7Bのタイミングチヤートに示すように、異なるゲート電位 Vp— o、 Vp— eが印加される。このようにすると、信号線 SIGL— o、 SIGL— eへのプリチャージ電位 Vp o, Vp eは、トランジスタの電位降下の現象により、それぞれ、 Vp— o— Vth、 Vp— e—Vth (Vthはトランジスタのスレツショルド電圧）となる。

つまり、 Vp— o、 Vp—eをコントロールすることにより、それぞれの信号線 SIGL— o 、 SIGL— eへのプリチャージ電位を自由に設定することが可能となる。但し、 Vp— o , Vp— e≤VddZ2+Vthを満たす必要がある。

[0047] 本第 2の実施形態によれば、それぞれのカラムの信号線 LSIG— o、 SIGL— eへのプリチャージ電位を自由に設定することができるため、光信号が無い場合と、信号がある場合を区別するために、光信号が無い場合には、 "1"または" 0"のうちどちらかのデータに固定されるように、片方の検出に意図的に重み付けを行うことができ、光信号が無、場合と、信号がある場合を区別することができる。

[0048] <第 3実施形態 >

図 8は、本発明の第 3の実施の形態に係る光センサーを形成する画素アレイ部の 2 カラム分の回路構成を示した回路図である。

本第 3の実施形態の構成はセンスアンプ回路の除き第 2の実施形態のそれと同様である。したがって、第 2の実施形態と同様の部分には同一符号を付して説明する。

[0049] 本第 3の実施形態の光センサー 10Bの構成は、第 1の実施形態の光センサーの構成とほぼ同様である力センスアンプ SAを NMOSトランジスタのみで構成し、プリチヤージ回路部 PCの電源電圧を Vddに設定したところが異なって点と、それぞれの力ラムで偶数列、奇数列で異なる電圧にプリチャージできるようにプリチャージトランジスタ TP— o、 TP— eを設定し、それぞれのゲートに異なるゲート電位 Vp—o、 Vp— e が印加されるようになっており、信号線 SIGL— o、 SIGL— eにオフセット電圧の設定を可能とした点が異なって、る。

[0050] 次に、本第 3の実施形態の動作について図 9A〜図 9Jのタイミングチャートを参照して説明する。

図 9Aおよび図 9Bはプリチャージトランジスタのゲート電位 Vp o, Vp eを、図 9C は第 n行のセレクト線 SELnに印加されるセレクト信号 SELnを、図 9Dは第 n行のリセット線 RSLLnに印加されるリセット信号 RSTnを、図 9Eは第 n+ 1行のセレクト線 SE Ln+ 1に印加されるセレクト信号 SELn+ 1を、図 9Fは第 n+ 1行のリセット線 RSLL n+ 1に印加されるリセット信号 RSTn+ 1を、図 9Gはセンスアンプ SAの低電位側のバイアス電位 SNLを、図 9Hは奇数および偶数の信号線 SIGL o, SIGL eの電位 SIG o, SIG eを、図 91は奇数側の水平スィッチ SWH oの状態を、図 9Jは偶数側の水平スィッチ SWH eの状態を、それぞれ示している。

[0051] まず、奇数カラム力も光の強度変化のデータを読み出す時は、プリチャージトランジスタ TP— o、 TP— eのゲート電位 Vp— o、 Vp—eの設定をトランジスタの電位降下の現象を考慮して、それぞれ VDD+Vth、 VDD+Vth— Voffに設定する。ここで Vof fは Vthよりも小さ!/、電圧値である。

これ〖こより、信号線 SIGL— o、 SIGL— eのプリチャージ電位はそれぞれ、 VDD、 V DD— Voffとなる。この状態で、画素の受光強度が前フレームに対し大きくなると、信号線 SIGL— oの電位 SIG— oは下方にふれる。その後、センスアンプ S Aのバイアス電圧 SNLを Vddから下げると、信号線電位 SIG— o力 SVofはりも大きく強度変化した場合、信号線電位 SIG— oは 0Vに、信号線電位 SIG— eは Vddに増幅される。

これにより、ノイズ成分等と光信号の区別が可能となり、光が点灯したタイミングを検出した場合" 0"データ、それ以外は" 1"データが出力される。

[0052] 本第 3の実施形態によれば、センスアンプ SAを NMOSトランジスタのみで構成してあるため、センスアンプ SAの回路構成が簡略ィ匕でき、その分、光センサーの回路規模を小さくでき、小形ィ匕することができる。他の効果は、第 1、第 2の実施形態同様である。

[0053] <第 4実施形態 >

図 10は、本発明の第 4の実施の形態に係る光センサーの画素の構成を示した回路図である。

図 10において、図 2Aに示す第 1の実施形態と同様の部分には同一符号を付して説明する。

[0054] 本第 4の実施形態の画素構成は第 1の実施形態のそれとほぼ同じであるが、フォトダイオード PDとキャパシタ Csの間に、転送トランジスタ T3を新たに付加している。また、リセットトランジスタ T1のソースは、転送トランジスタ T3とキャパシタ Csの間のフロ一ティングノード FD2に接続される。

より具体的には、フォトダイオード PDの力ソードとノード FD2 (リセットトランジスタ T1 のソース）との間に転送トランジスタ T3のソース ·ドレインがそれぞれ接続されて、る。そして、転送トランジスタ T3のゲートが Vデコーダ部 12により所定のタイミングでトリガ信号 TRGが印加される選択線（トリガ線) TRGLに接続されてヽる。

[0055] なお、本実施形態の光センサーのカラム構成は第 1の実施形態のそれとほぼ同様であるが、図 10のように画素を変更し、転送トランジスタ T3を制御する選択線 TRGを付けカ卩えることにより、以下に述べる動作を実現することができる。

[0056] 次に、本第 4の実施形態の動作について図 11A〜図 11Lのタイミングチャートに関連付けて説明する。

図 11 Aはプチチャージ線 PCLに印加されるプリチャージ電位 (信号) Vpを、図 11B は第 n行のセレクト線 SELnに印加されるセレクト信号 SELnを、図 11Cは第 n行の選択線 TRGLに印加されるトリガ信号 TRGnを、図 11Dは第 n行のリセット線 RSLLnに印加されるリセット信号 RSTnを、図 11Eは第 n+ 1行のセレクト線 SELn+ 1に印加されるセレクト信号 SELn+ 1を、図 11Fは第 n+ 1行の選択線 TRGLに印加されるトリガ信号 TRGn+ 1を、図 11Gは第 n+ 1行のリセット線 RSLLn+ 1に印加されるリセット信号 RSTn+ 1を、図 11Hはセンスアンプ SAの低電位側のバイアス電位 SNLを、図 1 IIはセンスアンプ SAの高電位側のバイアス電位 SNPを、図 11Jは奇数および偶数の信号線 SIGL o, SIGL eの電位 SIG o, SIG eを、図 11Kは奇数側の水平スィッチ SWH oの状態を、図 11Lは偶数側の水平スィッチ SWH eの状態を、それぞれ示している。

[0057] 本第 4の実施形態の動作は、第 1の実施形態とほぼ同等であるが、行のセレクト線 SELLにセレクト信号 SELを印加することによりセレクトトランジスタ T2をオンとした直後に、同じ行の選択線（トリガ線) TRGLにトリガ信号 TRGを印加して転送トランジスタ T3をオンして電荷を転送する。

このときの電荷転送を完全転送 (PD中の電荷が全て完全に転送される）とすれば、電荷転送後はフォトダイオード PDがリセットされたことと同等となり、フォトダイオード P D部のリセット走査は必要な、。

また、フローティングノード FD2に電荷が転送された以降の走査は第 1の実施形態と同様の動作が行われるが、データの検出完了後、リセット信号 RSTによりリセットトランジスタ T1をオンとし、フローティングノード FD2をリセットする。

[0058] 本第 4の実施形態によれば、フォトダイオード PDが CMOSイメージセンサーなどでよく用いられる埋め込みフォトダイオード構造であった場合にはキャパシタ Csを直接フォトダイオード PDに接続することができな、が、フォトダイオード PD部とキャパシタ Csを分離する転送トランジスタ T3を介してキャパシタ Csをフォトダイオード PDに接続でき、前フレームの受光強度に対応する電荷を保持する保持機能と前フレームの受光強度と現フレームの受光強度の強弱を比較する比較機能を第 1の実施の形態と同様に画素内に持たせることができる。

さらに、本第 4の実施形態によれば、転送トランジスタ T3の介在により埋め込みフォトダイオード固有の暗電流などのノイズを抑えることができ、第 1の実施の形態と同様の効果を得ることができる。

[0059] <第 5実施形態 >

図 12は、本発明の第 5の実施の形態に係る光センサーの画素の構成を示した回路図である。

図 12において、図 2Aに示す第 1の実施形態と同様の部分には同一符号を付して説明する。この画素構成は図 2Aのそれと同等であるが、フォトダイオード PDに接続されるトランジスタ T4の役割が異なる。

[0060] すなわち、本第 5の実施形態では、受光する光が強い場合、または、フォトダイォード PDが十分に大きい場合を想定したものであり、このような場合には、光によるフォトダイオード PD中の電荷励起が十分に大きいため、フォトダイオード PDを電流源と見做すことができる。

よって、電源とフォトダイオード PDの間に負荷となるトランジスタ T4を設定すれば、このトランジスタ T4が電流源の負荷として作用し、フォトダイオード PDの電流値、つまり、光強度に応じた電位がフォトダイオード PD部に現れることになる。よって、これをカツプリングキャパシタ Csにて受ければ、カツプリングキャパシタ Csは第 1の実施の形態と同様の前フレームの受光強度に対応する電荷を保持する保持機能と前フレームの受光強度と現フレームの受光強度の強弱を比較する比較機能を持ち、同様の作用効果を得ることができる。

[0061] なお、本発明の実施形態は上記に限ることはなぐその要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。

たとえば、上記の実施形態では、アレイ内のセルを逐次全て読み出すことを前提としているが、アプリケーションによっては、全てのセルを読み出す必要はなぐアレイ内のある特定のエリアのみを読み出す、 DRAMのように外部力のアドレス指定により任意のセルを読み出す、或いは、読み出し箇所を外部コントローラにより逐次変更していぐなどの読み出しも可能である。

この機能を利用すると、まず、全体のサーベイにより光信号が存在するセルを検出し、その後、そのセルだけの読み出しに特定することも可能であり、より高速のデータ通信を行うことが可能となる。

[0062] また、出力手法として、上記実施形態のように、信号線のデータをそのまま水平信号線に読み出すのではなぐ各カラム毎にデータバッファを設けて、一時データを貯めて力順次外部に出力するという方法も考えられる。この場合、データの外部への読み出し動作とカラムの読み出し動作が分離できるので、それぞれの動作を並列に行うパイプライン動作などが可能となり、より高速な検出、読み出し動作が可能となる産業上の利用可能性

[0063] 本発明の光センサーおよび画素選択方法は、光強度変化検出の高速ィ匕および低消費電力化を損なうことなく画素面積を小さくでき、それ故、多画素化時にチップサイズを小型化することができることから、 LED点滅を通信に用いるカメラシステム等に適用可能である。

Claims

請求の範囲

[1] 複数の画素が配列された画素アレイ部と、

前記画素アレイ部内の読み出し画素を選択する画素選択部と、

前記画素選択部で選択された画素力読み出された情報を検出する検出部と、を有し、

前記画素は、

受光量に応じた電位を発生する光電変換部と、

第 1の時間帯で前記光電変換部により発生された電位を保持し且つ、第 2の時間帯での前記光電変換部の発生電位を前記保持された第 1の時間帯での発生電位と比較する保持比較部と、を有する

光センサー。

[2] 前記光電変換部は、フォトダイオードであり、前記保持比較部は、前記フォトダイォ一ドに第 1の電極を接続され、且つ第 2の電極を前記画素選択部の制御を受けて前記画素を選択する選択トランジスタに接続されるキャパシタであり、

前記第 1の時間帯のフォトダイオードの電位にて前記キャパシタの前記第 2の電極を初期化し、前記第 2の時間帯におけるフォトダイオードの電位により変化する前記第 2の電極の電位を前記選択トランジスタより信号線を介して前記検出部に送出する請求項 1記載の光センサー。

[3] 前記検出部は、前記選択トランジスタより信号線を介して送られてくる前記第 2の電極の電位を基準電位と比較することにより前記第 2の電極の電位変化を検出してバイナリーデータ化する請求項 2記載の光センサー。

[4] 前記基準電位はグランドと電源電圧の中間値である

請求項 3記載の光センサー。

[5] 前記検出部は、前記画素アレイ部の隣合うカラムにて共有され、前記第 2の電極の電位検出前に両カラムの信号線を前記基準電位でプリチャージし、第 1のカラムの読み出し時は第 2のカラムをリファレンスとし、第 2のカラムの読み出し時は第 1のカラムをリファレンスとして信号増幅する請求項 3記載の光センサー。

[6] 前記プリチャージ電位として、オフセット分異なる電位をそれぞれのカラムで印加する

請求項 5記載の光センサー。

[7] 前記フォトダイオードをリセットするリセットトランジスタを有する

請求項 2記載の光センサー。

[8] 前記フォトダイオードと前記キャパシタの間に接続される転送トランジスタを備え、当該転送トランジスタと前記キャパシタとの接続部に前記キャパシタをリセットするリセットトランジスタが接続されて、る

請求項 2記載の光センサー。

[9] 前記フォトダイオードに定常的に発生する電流と前記リセットトランジスタとの間で決定される電位を前記キャパシタで保持する

請求項 7記載の光センサー。

[10] 前記画素選択部により選択される画素を任意に変更する選択画素パターン変更部を有する

請求項 1記載の光センサー。

[11] 前記画素アレイ部の中の所定条件成立画素を判別する判別部を有し、

前記選択画素パターン変更部は、前記所定条件が成立していると判別された画素、或!、はこれら画素を含む画素郡のみが選択されるように前記画素選択部を制御する

請求項 1記載の光センサー。

[12] 複数の画素が配列された画素アレイ部と、前記複数の画素の中で画素情報を読み出す画素を選択する画素選択部とを備えた光センサーの画素選択方法であって、前記画素情報を読み出す画素を任意に変更する

光センサーの画素選択方法。

[13] 所定条件を満たして!/、る画素を判別し、その判別情報に従って前記選択する画素を変更する

請求項 12記載の光センサーの画素選択方法。