JPH09204782A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09204782A JPH09204782A JP8010580A JP1058096A JPH09204782A JP H09204782 A JPH09204782 A JP H09204782A JP 8010580 A JP8010580 A JP 8010580A JP 1058096 A JP1058096 A JP 1058096A JP H09204782 A JPH09204782 A JP H09204782A
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- memory cell
- storage node
- bit line
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Abstract
(57)【要約】
【課題】 ＳＲＡＭやＤＲＡＭ等のメモリセルを有する
半導体装置では、センスアンプのような複雑な回路によ
って高集積化が妨げられている。 【解決手段】 マトリックス状に配置されたＳＲＡＭ構
成のメモリセル１０と、各メモリセル１０に接続される
ビット線６０とを有する半導体装置１であって、ビット
線６０の末端に、メモリセル１０からビット線６０に読
み出された電荷を電気信号として出力するための電荷検
出手段８０を設けた。これによって、ビット線６０に読
み出された電荷を直接電気信号として出力するようにし
た。また、メモリセル１０の一方の記憶ノード１１ｂを
受光部にすることによって、露光量に対応した電荷がア
ナログ信号の画像情報として出力される。
半導体装置では、センスアンプのような複雑な回路によ
って高集積化が妨げられている。 【解決手段】 マトリックス状に配置されたＳＲＡＭ構
成のメモリセル１０と、各メモリセル１０に接続される
ビット線６０とを有する半導体装置１であって、ビット
線６０の末端に、メモリセル１０からビット線６０に読
み出された電荷を電気信号として出力するための電荷検
出手段８０を設けた。これによって、ビット線６０に読
み出された電荷を直接電気信号として出力するようにし
た。また、メモリセル１０の一方の記憶ノード１１ｂを
受光部にすることによって、露光量に対応した電荷がア
ナログ信号の画像情報として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にはメモリセルまたはメモリセル構成の素子を有
する半導体装置に関する。
し、特にはメモリセルまたはメモリセル構成の素子を有
する半導体装置に関する。
【０００２】
【従来の技術】ＳＲＡＭやＤＲＡＭ等のメモリセルを有
する半導体装置は、マトリックス状に配置されたメモリ
セル，各メモリセルに接続されるビット線及びワード
線，ビット線の末端に設けられるセンスアンプ，及びセ
ンスアンプ内のデータを出力するバッファアンプを有し
ている。上記構成の半導体装置では、所定位置のメモリ
セルに接続されたワード線に電圧を印加することによっ
て上記メモリセル内のデータがビット線に読み出され、
これによってビット線に生じる電位差をセンスアンプで
検出し、これを増幅して出力する。
する半導体装置は、マトリックス状に配置されたメモリ
セル，各メモリセルに接続されるビット線及びワード
線，ビット線の末端に設けられるセンスアンプ，及びセ
ンスアンプ内のデータを出力するバッファアンプを有し
ている。上記構成の半導体装置では、所定位置のメモリ
セルに接続されたワード線に電圧を印加することによっ
て上記メモリセル内のデータがビット線に読み出され、
これによってビット線に生じる電位差をセンスアンプで
検出し、これを増幅して出力する。
【０００３】
【発明が解決しようとする課題】近年、半導体装置の高
集積化が求められている。このため、上記センスアンプ
のような複雑な回路を有する上記半導体装置では、この
センスアンプが集積度の向上を妨げる要因になってい
る。
集積化が求められている。このため、上記センスアンプ
のような複雑な回路を有する上記半導体装置では、この
センスアンプが集積度の向上を妨げる要因になってい
る。
【０００４】
【課題を解決するための手段】そこで、本発明の半導体
装置は、メモリセルに接続されるビット線の末端に、当
該ビット線に読み出された電荷を電気信号として出力す
るための電荷検出手段を設けたことを上記課題を解決す
るための手段としている。上記半導体装置では、電荷検
出手段を設けたことによって、センスアンプを用いなく
てもメモリセルからビット線に読み出された電荷がその
まま電気信号に変換されて出力される。
装置は、メモリセルに接続されるビット線の末端に、当
該ビット線に読み出された電荷を電気信号として出力す
るための電荷検出手段を設けたことを上記課題を解決す
るための手段としている。上記半導体装置では、電荷検
出手段を設けたことによって、センスアンプを用いなく
てもメモリセルからビット線に読み出された電荷がその
まま電気信号に変換されて出力される。
【０００５】
【発明の実施の形態】以下、本発明の半導体装置を適用
した実施の形態を図面に基づいて説明する。図１は、第
１実施形態を示す要部構成図であり、先ずこの図を用い
て第１実施形態の半導体装置を説明する。この半導体装
置１は、マトリックス状に配置されるＳＲＡＭ構成のメ
モリセル１０と、各メモリセル１０に接続されるビット
線６０及びワード線７０を有している。これらの上記各
構成要素の配置状態は、従来のＳＲＡＭと同様である。
そして、本発明に特徴的な構成は、上記各ビット線６０
の末端に電荷検出手段８０を設けた点にある。
した実施の形態を図面に基づいて説明する。図１は、第
１実施形態を示す要部構成図であり、先ずこの図を用い
て第１実施形態の半導体装置を説明する。この半導体装
置１は、マトリックス状に配置されるＳＲＡＭ構成のメ
モリセル１０と、各メモリセル１０に接続されるビット
線６０及びワード線７０を有している。これらの上記各
構成要素の配置状態は、従来のＳＲＡＭと同様である。
そして、本発明に特徴的な構成は、上記各ビット線６０
の末端に電荷検出手段８０を設けた点にある。
【０００６】この電荷検出手段８０は、例えばＣＣＤ固
体撮像素子の電荷検出手段として用いられるフローティ
ングディフュージョンアンプ（以下、ＦＤＡと記す）や
フローティングゲートアンプ（以下、ＦＧＡと記す）で
あり、ここではＦＤＡを用いることとする。そして、こ
の電荷検出手段８０の出力側には、電圧に変換された各
メモリセル内の情報を外部に出力するためのバッファア
ンプ（図示せず）が接続されている。
体撮像素子の電荷検出手段として用いられるフローティ
ングディフュージョンアンプ（以下、ＦＤＡと記す）や
フローティングゲートアンプ（以下、ＦＧＡと記す）で
あり、ここではＦＤＡを用いることとする。そして、こ
の電荷検出手段８０の出力側には、電圧に変換された各
メモリセル内の情報を外部に出力するためのバッファア
ンプ（図示せず）が接続されている。
【０００７】ここで、上記電荷検出手段８０は、図２に
示すようにビット線をＮ型拡散層８１で形成してなるＦ
ＤＡ８０ａでも良い。この場合、Ｎ型拡散層８１中にお
けるＮ型不純物を高濃度にしておく。これによって、ビ
ット線に電荷が読み出されると、読み出された電荷量だ
けＮ型拡散層８１の端部からＦＤＡ８０ａの転送電極８
２下部に電荷が転送され、さらにＦＤ部８３に転送され
る。そして、このＦＤ部８３でその電荷量に応じた電圧
に変換されて出力回路８４から出力される。
示すようにビット線をＮ型拡散層８１で形成してなるＦ
ＤＡ８０ａでも良い。この場合、Ｎ型拡散層８１中にお
けるＮ型不純物を高濃度にしておく。これによって、ビ
ット線に電荷が読み出されると、読み出された電荷量だ
けＮ型拡散層８１の端部からＦＤＡ８０ａの転送電極８
２下部に電荷が転送され、さらにＦＤ部８３に転送され
る。そして、このＦＤ部８３でその電荷量に応じた電圧
に変換されて出力回路８４から出力される。
【０００８】また、上記図１に示した電荷検出手段８０
は、図３に示すようにビット線を構成する拡散層８１上
に絶縁膜を介して電極８５を設けてなるＦＤＡ８０ｂで
も良い。この場合、電極８５に電圧を印加して上記拡散
層の表層に空乏化させておく。これによって、ビット線
に電荷が読み出されると、読み出された電荷が空乏化さ
れた上記表層を通ってＦＤＡ８０ｂの転送電極８２下部
に転送される。その後は、上記図２を用いて説明したと
同様にして電荷量に応じた電圧が出力回路８４から出力
される。尚、上記電極８５は、ＣＣＤ固体撮像素子の垂
直レジスタと同様の構成にしても良い。この場合、空乏
化された表層を通る電荷の転送速度を早めることが可能
である。
は、図３に示すようにビット線を構成する拡散層８１上
に絶縁膜を介して電極８５を設けてなるＦＤＡ８０ｂで
も良い。この場合、電極８５に電圧を印加して上記拡散
層の表層に空乏化させておく。これによって、ビット線
に電荷が読み出されると、読み出された電荷が空乏化さ
れた上記表層を通ってＦＤＡ８０ｂの転送電極８２下部
に転送される。その後は、上記図２を用いて説明したと
同様にして電荷量に応じた電圧が出力回路８４から出力
される。尚、上記電極８５は、ＣＣＤ固体撮像素子の垂
直レジスタと同様の構成にしても良い。この場合、空乏
化された表層を通る電荷の転送速度を早めることが可能
である。
【０００９】そして、図１で示したように、上記構成の
電荷検出手段を有する半導体装置１は、メモリセル１０
内からデータとしてビット線６０に読み出した電荷が、
電荷検出手段８０によって直接電圧信号に変換されて出
力される。このため、センスアンプのような複雑な回路
構成の変換手段を用いなくてもメモリセル１０内に電荷
として保持されたデータを電気信号に変換して出力する
ことが可能になり、半導体装置の高集積化を図ることが
できる。
電荷検出手段を有する半導体装置１は、メモリセル１０
内からデータとしてビット線６０に読み出した電荷が、
電荷検出手段８０によって直接電圧信号に変換されて出
力される。このため、センスアンプのような複雑な回路
構成の変換手段を用いなくてもメモリセル１０内に電荷
として保持されたデータを電気信号に変換して出力する
ことが可能になり、半導体装置の高集積化を図ることが
できる。
【００１０】また、半導体装置１では、メモリセル１０
の記憶ノード１１ａ，１１ｂのうちの何方か一方を受光
部にすることによって、固体撮像装置として使用するこ
とが可能になる。この場合、受光部である記憶ノード１
１ｂ内の電荷量は露光量に対応して減少する。このた
め、電荷を保持させた記憶ノード１１ｂにメカニカルシ
ャッタを用いて所定の露光時間だけ光ｈνを照射し、露
光量に対応させて記憶ノード１１ｂ中の電荷量を減少さ
せる。
の記憶ノード１１ａ，１１ｂのうちの何方か一方を受光
部にすることによって、固体撮像装置として使用するこ
とが可能になる。この場合、受光部である記憶ノード１
１ｂ内の電荷量は露光量に対応して減少する。このた
め、電荷を保持させた記憶ノード１１ｂにメカニカルシ
ャッタを用いて所定の露光時間だけ光ｈνを照射し、露
光量に対応させて記憶ノード１１ｂ中の電荷量を減少さ
せる。
【００１１】この結果、記憶ノード１１ｂにおける電荷
の減少量が小さく、記憶ノード１１ｂに電荷が残ってい
る場合には、メモリセル１０の状態は反転しない。この
ため、メモリセル１０内のデータをビット線６０に読み
出すと、記憶ノード１１ａからは０レベルに対応する電
荷量がメモリセル１０のデータとして出力される。一
方、記憶ノード１１ｂにおける電荷の減少量が大きく、
記憶ノード１１ｂ内の電荷が０になった場合には、メモ
リセル１０の状態が反転する。このため、ビット線６０
には記憶ノード１１ｂから１レベルに対応する電荷量が
メモリセル２０のデータとして出力される。したがっ
て、半導体装置１からはデジタル信号が画像情報として
出力される。上記固体撮像装置は、ＭＯＳプロセスで形
成することが可能である。また、この固体撮像装置は、
ＣＣＤのようなクロック回路を必要としないため、回路
構成が簡素化されたものになる。
の減少量が小さく、記憶ノード１１ｂに電荷が残ってい
る場合には、メモリセル１０の状態は反転しない。この
ため、メモリセル１０内のデータをビット線６０に読み
出すと、記憶ノード１１ａからは０レベルに対応する電
荷量がメモリセル１０のデータとして出力される。一
方、記憶ノード１１ｂにおける電荷の減少量が大きく、
記憶ノード１１ｂ内の電荷が０になった場合には、メモ
リセル１０の状態が反転する。このため、ビット線６０
には記憶ノード１１ｂから１レベルに対応する電荷量が
メモリセル２０のデータとして出力される。したがっ
て、半導体装置１からはデジタル信号が画像情報として
出力される。上記固体撮像装置は、ＭＯＳプロセスで形
成することが可能である。また、この固体撮像装置は、
ＣＣＤのようなクロック回路を必要としないため、回路
構成が簡素化されたものになる。
【００１２】尚、上記第１実施形態ではメモリセル１０
をＤＲＡＭ構成にしても良い。そして、この半導体装置
１を固体撮像装置として用いる場合には、ＤＲＡＭ構成
のメモリセルのＭＯＳキャパシタを受光部に用いる。こ
の場合、電荷を保持させたＭＯＳキャパシタにメカニカ
ルシャッタを用いて所定の露光時間だけ光ｈνを照射
し、露光量に対応させてＭＯＳキャパシタ中の電荷量を
減少させる。そして、ビット線６０に読み出されたメモ
リセル１０内の電荷は、電荷検出手段８０でその電荷量
に対応した電圧に変換されて出力される。したがって、
半導体装置１からは、アナログ信号が画像情報として出
力される。
をＤＲＡＭ構成にしても良い。そして、この半導体装置
１を固体撮像装置として用いる場合には、ＤＲＡＭ構成
のメモリセルのＭＯＳキャパシタを受光部に用いる。こ
の場合、電荷を保持させたＭＯＳキャパシタにメカニカ
ルシャッタを用いて所定の露光時間だけ光ｈνを照射
し、露光量に対応させてＭＯＳキャパシタ中の電荷量を
減少させる。そして、ビット線６０に読み出されたメモ
リセル１０内の電荷は、電荷検出手段８０でその電荷量
に対応した電圧に変換されて出力される。したがって、
半導体装置１からは、アナログ信号が画像情報として出
力される。
【００１３】次に、図４は、固体撮像装置に適用した本
発明の第２実施形態を示す要部構成図であり、以下にこ
の図を用いて第２実施形態を説明する。上記第１実施形
態と、ここで示す第２実施形態との異なる点は、上記メ
モリセルの構成にある。すなわち、ここで用いるメモリ
セル２０は、上記図１を用いて説明した第１実施形態の
ＳＲＡＭ構成のメモリセル（１０）における記憶ノード
１１ａ，１１ｂのうち受光部として用いる記憶ノード１
１ｂに接続されるアクセストランジスタを、記憶ノード
１１ｂに所定のリセット電圧を印加するためのリセット
回路２１に置き代えた構成になっている。このリセット
回路２１は、ＭＯＳトランジスタのゲート電極に上記リ
セット電圧（ＶR ）が印加され、当該ＭＯＳトランジス
タのドレインに電源電圧（ＶDD）が印加されるように構
成されている。
発明の第２実施形態を示す要部構成図であり、以下にこ
の図を用いて第２実施形態を説明する。上記第１実施形
態と、ここで示す第２実施形態との異なる点は、上記メ
モリセルの構成にある。すなわち、ここで用いるメモリ
セル２０は、上記図１を用いて説明した第１実施形態の
ＳＲＡＭ構成のメモリセル（１０）における記憶ノード
１１ａ，１１ｂのうち受光部として用いる記憶ノード１
１ｂに接続されるアクセストランジスタを、記憶ノード
１１ｂに所定のリセット電圧を印加するためのリセット
回路２１に置き代えた構成になっている。このリセット
回路２１は、ＭＯＳトランジスタのゲート電極に上記リ
セット電圧（ＶR ）が印加され、当該ＭＯＳトランジス
タのドレインに電源電圧（ＶDD）が印加されるように構
成されている。
【００１４】上記半導体装置２を駆動させる場合は、例
えば先ず、ＶDD＞ＶR ＞ＧＮＤの範囲で任意のリセット
電圧（ＶR ）を設定し、リセット回路２１にこのリセッ
ト電圧を印加する。これによって、記憶ノード１１ｂに
リセット電圧（ＶR ）とリセット回路２１におけるトラ
ンジスタのしきい電圧（Ｖth）との差分の電圧（ＶR−
Ｖth）が初期電圧として印加される。この初期状態にお
いて、記憶ノード１１ｂにメカニカルシャッタを用いて
所定の露光時間だけ光ｈνを照射し、露光量に対応させ
て記憶ノード１１ｂ中の電荷量を減少させる。
えば先ず、ＶDD＞ＶR ＞ＧＮＤの範囲で任意のリセット
電圧（ＶR ）を設定し、リセット回路２１にこのリセッ
ト電圧を印加する。これによって、記憶ノード１１ｂに
リセット電圧（ＶR ）とリセット回路２１におけるトラ
ンジスタのしきい電圧（Ｖth）との差分の電圧（ＶR−
Ｖth）が初期電圧として印加される。この初期状態にお
いて、記憶ノード１１ｂにメカニカルシャッタを用いて
所定の露光時間だけ光ｈνを照射し、露光量に対応させ
て記憶ノード１１ｂ中の電荷量を減少させる。
【００１５】この結果、記憶ノード１１ｂにおける電荷
の減少量が小さく、記憶ノード１１ｂに電荷が残ってい
る場合には、メモリセル２０の状態は反転しない。この
ため、メモリセル２０内のデータをビット線６０に読み
出すと、記憶ノード１１ａからは０レベルに対応する電
荷量がメモリセル２０のデータとして出力される。一
方、記憶ノード１１ｂにおける電荷の減少量が大きく、
記憶ノード１１ｂ内の電荷が０になった場合には、メモ
リセル２０の状態が反転する。このため、ビット線６０
には記憶ノード１１ｂから１レベルに対応する電荷量が
メモリセル２０のデータとして出力される。上記駆動方
法においては、リセット電圧（ＶR)の設定によって、メ
モリセル２０の状態が反転するのに必要な露光量が任意
の値で選択され、画像処理を行う際の白黒判定基準すな
わち階調がコントロールされる。
の減少量が小さく、記憶ノード１１ｂに電荷が残ってい
る場合には、メモリセル２０の状態は反転しない。この
ため、メモリセル２０内のデータをビット線６０に読み
出すと、記憶ノード１１ａからは０レベルに対応する電
荷量がメモリセル２０のデータとして出力される。一
方、記憶ノード１１ｂにおける電荷の減少量が大きく、
記憶ノード１１ｂ内の電荷が０になった場合には、メモ
リセル２０の状態が反転する。このため、ビット線６０
には記憶ノード１１ｂから１レベルに対応する電荷量が
メモリセル２０のデータとして出力される。上記駆動方
法においては、リセット電圧（ＶR)の設定によって、メ
モリセル２０の状態が反転するのに必要な露光量が任意
の値で選択され、画像処理を行う際の白黒判定基準すな
わち階調がコントロールされる。
【００１６】以上のようにして、メモリセル２０から
は、露光量に応じて０レベルまたは１レベルに対応する
デジタル化された量の電荷がビット線６０に読み出され
る。そして、電荷検出手段８０によって、上記電荷が電
気信号に変換され、半導体装置からはデジタル信号が画
像情報として出力される。このため、この半導体装置か
らの画像情報をパソコンのような画像処理手段に取り込
む場合には、出力された画像情報をそのまま上記画像処
理手段に入力することが可能になる。したがって、ＡＤ
コンバータやコンパレータを必要とせずにデジタル表示
が可能になる。そして、上記画像処理手段に入力する画
像情報を得るための固体撮像装置として、上記半導体装
置を用いる場合には装置の小型化を図ることができる。
また、上記固体撮像装置は、ＭＯＳプロセスで形成する
ことが可能である。
は、露光量に応じて０レベルまたは１レベルに対応する
デジタル化された量の電荷がビット線６０に読み出され
る。そして、電荷検出手段８０によって、上記電荷が電
気信号に変換され、半導体装置からはデジタル信号が画
像情報として出力される。このため、この半導体装置か
らの画像情報をパソコンのような画像処理手段に取り込
む場合には、出力された画像情報をそのまま上記画像処
理手段に入力することが可能になる。したがって、ＡＤ
コンバータやコンパレータを必要とせずにデジタル表示
が可能になる。そして、上記画像処理手段に入力する画
像情報を得るための固体撮像装置として、上記半導体装
置を用いる場合には装置の小型化を図ることができる。
また、上記固体撮像装置は、ＭＯＳプロセスで形成する
ことが可能である。
【００１７】次に、図５は、固体撮像装置に適用した本
発明の第３実施形態を示す要部構成図であり、以下にこ
の図を用いて第３実施形態を説明する。この第３実施形
態で説明する半導体装置３は、上記図４を用いて説明し
た第２実施形態の半導体装置におけるＳＲＡＭ構成のメ
モリセル（以下，第１メモリセルと記す）２０とＤＲＡ
Ｍ（以下、第２メモリセルと記す）３０を組み合わせて
一組のメモリセル４０を構成した点にある。具体的に
は、第１メモリセル２０における記憶ノード１１ｂとリ
セット回路２１との間に、第２メモリセル３０のＭＯＳ
トランジスタ３１とＭＯＳキャパシタ３２とを接続さ
せ、さらに第１メモリセル２０と第２メモリセル３０と
でビット線６０を共有すると共に、第１メモリセル２０
と第２メモリセル３０とを個別のワード線７０ａ，７０
ｂに接続させた構成になっている。そして、第１メモリ
セル２０の記憶ノード１１ｂを受光部に用いる。
発明の第３実施形態を示す要部構成図であり、以下にこ
の図を用いて第３実施形態を説明する。この第３実施形
態で説明する半導体装置３は、上記図４を用いて説明し
た第２実施形態の半導体装置におけるＳＲＡＭ構成のメ
モリセル（以下，第１メモリセルと記す）２０とＤＲＡ
Ｍ（以下、第２メモリセルと記す）３０を組み合わせて
一組のメモリセル４０を構成した点にある。具体的に
は、第１メモリセル２０における記憶ノード１１ｂとリ
セット回路２１との間に、第２メモリセル３０のＭＯＳ
トランジスタ３１とＭＯＳキャパシタ３２とを接続さ
せ、さらに第１メモリセル２０と第２メモリセル３０と
でビット線６０を共有すると共に、第１メモリセル２０
と第２メモリセル３０とを個別のワード線７０ａ，７０
ｂに接続させた構成になっている。そして、第１メモリ
セル２０の記憶ノード１１ｂを受光部に用いる。
【００１８】このように構成された半導体装置３では、
先ず、上記図４を用いて説明した第２実施形態の半導体
装置２と同様にしてリセット回路２１にリセット電圧
（ＶR）を印加すると、記憶ノード１１ｂの電荷量はＱ
ｂ＝（ＶR −Ｖth) ×Ｃｂになる。ただし、ＣｂはＭＯ
Ｓキャパシタ３２の容量とする。この初期状態におい
て、記憶ノード１１ｂにメカニカルシャッタを用いて所
定の露光時間だけ光ｈνを照射し、露光量に対応させて
記憶ノード１１ｂ中の電荷量を減少させる。
先ず、上記図４を用いて説明した第２実施形態の半導体
装置２と同様にしてリセット回路２１にリセット電圧
（ＶR）を印加すると、記憶ノード１１ｂの電荷量はＱ
ｂ＝（ＶR −Ｖth) ×Ｃｂになる。ただし、ＣｂはＭＯ
Ｓキャパシタ３２の容量とする。この初期状態におい
て、記憶ノード１１ｂにメカニカルシャッタを用いて所
定の露光時間だけ光ｈνを照射し、露光量に対応させて
記憶ノード１１ｂ中の電荷量を減少させる。
【００１９】その後、ワード線７０ａに電圧を印加して
第１メモリセル２０からビット線６０にデータを読み出
した場合には、上記第２実施形態で説明したと同様に、
半導体装置３からは第１メモリセル２０において既にデ
ジタル化されさらに階調された画像情報が出力される。
一方、ワード線７０ｂに電圧を印加して第２メモリセル
３０からビット線６０にデータを読み出した場合には、
露光によって記憶ノード１１ｂ内に残った電荷がビット
線６０に読み出される。そして、読み出された電荷量に
対応する電圧が画像情報として出力される。このため、
半導体装置１からはアナログ信号が画像情報として出力
される。したがって、半導体装置３では、ワード線７０
ａ，７０ｂの選択によってアナログ信号とデジタル信号
とを選択的に出力することができる。
第１メモリセル２０からビット線６０にデータを読み出
した場合には、上記第２実施形態で説明したと同様に、
半導体装置３からは第１メモリセル２０において既にデ
ジタル化されさらに階調された画像情報が出力される。
一方、ワード線７０ｂに電圧を印加して第２メモリセル
３０からビット線６０にデータを読み出した場合には、
露光によって記憶ノード１１ｂ内に残った電荷がビット
線６０に読み出される。そして、読み出された電荷量に
対応する電圧が画像情報として出力される。このため、
半導体装置１からはアナログ信号が画像情報として出力
される。したがって、半導体装置３では、ワード線７０
ａ，７０ｂの選択によってアナログ信号とデジタル信号
とを選択的に出力することができる。
【００２０】
【発明の効果】以上、本発明の半導体装置によれば、メ
モリセルに接続されるビット線の末端に電荷検出手段を
設けたことによって、センスアンプのような複雑な回路
を用いなくてのビット線に読み出した電荷を電気信号に
変換させて出力することが可能になる。したがって、半
導体装置の集積度を向上させることが可能になる。ま
た、ＳＲＡＭ構成のメモリセルの記憶ノードの一方を受
光部として用いたり、ＤＲＡＭ構成のメモリセルのＭＯ
Ｓキャパシタを受光部として用いることによって、ＭＯ
Ｓプロセスで撮像装置を形成することが可能になる。
モリセルに接続されるビット線の末端に電荷検出手段を
設けたことによって、センスアンプのような複雑な回路
を用いなくてのビット線に読み出した電荷を電気信号に
変換させて出力することが可能になる。したがって、半
導体装置の集積度を向上させることが可能になる。ま
た、ＳＲＡＭ構成のメモリセルの記憶ノードの一方を受
光部として用いたり、ＤＲＡＭ構成のメモリセルのＭＯ
Ｓキャパシタを受光部として用いることによって、ＭＯ
Ｓプロセスで撮像装置を形成することが可能になる。
【図１】第１実施形態の半導体装置の要部構成図であ
る。
る。
【図２】電荷検出手段の一例を説明する図である。
【図３】電荷検出手段の他の例を説明する図である。
【図４】第２実施形態の半導体装置の要部構成図であ
る。
る。
【図５】第３実施形態の半導体装置の要部構成図であ
る。
る。
１，２，３ 半導体装置 １０，２０，４０ メモリ
セル １１ａ，１１ｂ 記憶ノード ３２ ＭＯＳキャパシ
タ ２１ リセット回路 ６０ ビット線 ８０ 電荷
検出手段
セル １１ａ，１１ｂ 記憶ノード ３２ ＭＯＳキャパシ
タ ２１ リセット回路 ６０ ビット線 ８０ 電荷
検出手段
Claims (3)
- 【請求項１】 マトリックス状に配置されたメモリセル
と、当該各メモリセルに接続されるビット線とを有する
半導体装置であって、 前記ビット線の末端に、前記メモリセルから当該ビット
線に読み出された電荷を電気信号として出力するための
電荷検出手段を設けたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記各メモリセルがＳＲＡＭ構成の場合にはその記憶ノ
ードの一方を受光部として用い、 前記各メモリセルがＤＲＡＭ構成の場合にはそのＭＯＳ
キャパシタを受光部として用いることを特徴とする半導
体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記メモリセルはＳＲＡＭ構成であって、前記受光部と
して用いられる前記記憶ノードに接続されるアクセスト
ランジスタに代えて当該記憶ノードに所定の電圧を印加
するためのリセット回路を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010580A JPH09204782A (ja) | 1996-01-25 | 1996-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010580A JPH09204782A (ja) | 1996-01-25 | 1996-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204782A true JPH09204782A (ja) | 1997-08-05 |
Family
ID=11754191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8010580A Pending JPH09204782A (ja) | 1996-01-25 | 1996-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09204782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006049196A1 (ja) * | 2004-11-05 | 2008-05-29 | ソニー株式会社 | 光センサーおよび光センサーの画素選択方法 |
-
1996
- 1996-01-25 JP JP8010580A patent/JPH09204782A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006049196A1 (ja) * | 2004-11-05 | 2008-05-29 | ソニー株式会社 | 光センサーおよび光センサーの画素選択方法 |
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