WO2006040977A1 - 表示装置の駆動回路、および、それを備えた表示装置 - Google Patents

表示装置の駆動回路、および、それを備えた表示装置 Download PDF

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Yuhichiroh Murakami
Hajime Washio
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Sharp Corp
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    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages

Definitions

  • Display device drive circuit and display device including the same
  • the present invention relates to a drive circuit that supplies a signal for writing after preliminary charging prior to a signal supply line of a display device, and a display device including the drive circuit.
  • an active matrix liquid crystal display device that is driven in a dot-sequential manner, when AC driving of a liquid crystal panel is performed, video is transmitted to the pixels via data signal lines so that each pixel is stably charged with a desired amount of charge.
  • Each data signal line is precharged (precharged) before the signal is supplied.
  • preliminary charging is performed on all the data signal lines at once, the total capacity of all the data signal lines is large, so that the driving capacity of the preliminary charging power source must be increased.
  • Japanese Patent Laid-Open No. 7-295520 (published on November 10, 1995), which is a Japanese patent publication, discloses that a data signal line driver is used when a video signal is output to one data signal line.
  • a configuration is disclosed in which a signal for sampling a video signal output from a shift register of the other is used to turn on the other one of the data signal lines and perform preliminary charging from the preliminary charging power source. ! Speak.
  • a switch having a capacitive control terminal such as a gate
  • a MOSFET including a TFT is provided for each data signal in order to output a video signal to a data signal line in a dot sequential manner. It is provided on the line and switches between conduction and non-conduction in a dot-sequential manner by controlling the charging voltage at its control terminal.
  • a control signal for example, a gate signal
  • Each data signal line is also provided with a similar switch that switches between conduction and non-conduction in a dot sequence in order to perform preliminary charging.
  • a circuit for performing preliminary charging is provided as a data By providing it inside the signal line driver, it is possible to reduce the area of the precharge circuit, such as ensuring a sufficient frame area of the liquid crystal display device.
  • the preliminary charging performed in the AC driving is performed so that the potential of each data signal line and the pixel capacitance is changed so as to reverse the polarity with respect to the previous video signal sampling.
  • Switching of this switch is accompanied by a large impulse charge current. Since the control terminal of the switch is capacitive, a relatively high frequency component of this large charging current is transmitted to the control signal circuit of the switch through the capacitance of the control terminal, and the potential of the control signal circuit is swung. There is a risk that the video signal supplied to the data signal line may fluctuate via the control terminal of the video signal writing switch. Such fluctuation of the video signal degrades the display quality by reducing the uniformity of display.
  • FIG. 30 a configuration example of the data signal line driver V disclosed in the above Japanese Patent Laid-Open No. 2004-54235 will be described with reference to FIGS. 30 and 31.
  • FIG. 30 a configuration example of the data signal line driver V disclosed in the above Japanese Patent Laid-Open No. 2004-54235 will be described with reference to FIGS. 30 and 31.
  • the data signal line driver 131 includes a shift register 131a and a sampling unit 131b.
  • the shift register 131a includes a plurality of sets of “reset-type flip-flops 5′5 £ 2 ⁇ ”, and is provided with a switch circuit aswl • asw2 ′ ′′-corresponding to each stage.
  • Output of flip-flop 5 '5 £ 2'5 £ 3-' is output signal dql'ql'q2 '"-in order.
  • Output signal of flip-flop srff2 after second stage ql'q2 '"' is input to the switch v_aswl -v_asw 2... via the buffer Buf 1 'Buf2' ...
  • the switch v_aswl'v_asw2 '"-in the sampling unit 3B is a switch having a capacitive control terminal (for example, a gate), and is conducted at the input of the output signal ql' q2 '....
  • the potential of the analog video signal VIDEO is output to the data signal line sll'sl2 '...
  • the output signal ql'q2'"' is a sampling timing pulse of the video signal VID EO.
  • These output signals dql'ql'q2 '"' are also sequentially input as control signals for the switch circuit aswl 'asw2'asw3' ...
  • the switch circuit aswl'asw2 '... is turned on, If it is an odd number of stages, the clock signal sck is captured and output, and if it is an even number of stages, the clock signal sckb is captured and output, which is an inverted signal of the clock signal sck.
  • the outputs of these switch circuits aswl 'asw2' ... are output signals dsrl 'srl'sr 2 ... in order, and these output signals become the set signal of the flip-flop srff at the next stage and
  • the flip-flop srff is a reset signal, and here is an input signal to the switch p_asw2'p_asw3 '... of the sampling unit 13 lb.
  • a start pulse ssp is input as a set signal to the first stage flip-flop srff 1, and this start pulse ssp also becomes an input signal to the switch p_aswl.
  • the switches _ & 5 1 '_ & 5 2' "'of these sampling units 1311) are switches having capacitive control terminals, like the switches v_aswl -v_a sw2' ..., and the start pulse ssp 'output signal dsrl Conducts at the input of 'srl' sr2 '..., and when conducting, outputs the precharge potential PVID input in common to the data signal line sll'sl2'...
  • start pulse ssp 'output signal dsRl ⁇ sr 1 ⁇ sr 2 ⁇ is a control signal for preliminary charging.
  • the data signal lines sll ⁇ sl2 ⁇ ⁇ ⁇ are provided with scanning signal lines gll ⁇ gl2 ⁇ ⁇ ⁇ so as to be orthogonal to each other. Then, pixels Pix 1-1 ⁇ Pixl-2 ⁇ are formed in a matrix at intersections between the data signal lines si and the scanning signal lines gl!
  • FIG. 31 is a timing chart of the data signal line driver 131 configured as described above.
  • the start pulse ssp is input, it is also input to the switch p_aswl and the data signal line si 1 is precharged.
  • the switch v_aswl is non-conductive, the precharge potential PVID and the video signal VIDEO do not collide with each other on the data signal line sll.
  • the output signal dq 1 is output from the flip-flop srffl, which causes the switch circuit aswl to conduct, and takes in the clock signal sck and outputs the output signal dsrl. .
  • the output signal dsrl becomes the set signal of the flip-flop srff 2, and the flip-flop srff2 outputs the output signal ql.
  • the switch asw2 becomes conductive, and the switch asw2 takes in the clock signal sckb and outputs the output signal srl.
  • the output signal ql turns on the switch v_aswl via the buffer Bufl as a timing pulse.
  • the video signal VIDEO is supplied to the data signal line sll.
  • the start pulse ssp is already Low, so the switch p_aswl is non-conductive. Therefore, even at this time, the precharge potential PVID and the video signal VIDEO do not collide with each other on the data signal line sll.
  • the switch p_asw2 since the switch p_asw2 is turned on by the output signal dsrl, the video signal VIDEO is output to the data signal line sll, and at the same time, the data signal line sl2 is precharged.
  • the video signal VIDEO is supplied to the data signal line sin, and the data signal line si (n + 1) is supplied during the supply of the video signal VIDEO.
  • pre-charging is performed, sampling is repeated in order and sampling is performed in a dot-sequential manner.
  • Japanese Patent Laid-Open No. 11-218738 discloses a precharge signal in an electro-optical device that includes a bidirectional shift register and performs reverse display. A technique for writing data in a line-sequential manner to a data line is described.
  • the precharge circuit drive signal is output from the output stage two stages before the output stage of the sampling circuit drive signal, and both are output by the precharge signal switching circuit.
  • the output stage of the precharge circuit drive signal is selected according to the shift direction of the direction shift register.
  • Japanese Patent Laid-Open No. 2001-135093 (published on May 18, 2001) filed earlier by the applicant of the present application and published as a Japanese published patent gazette Do A configuration is disclosed in which the output of the set / reset type flip-flop is received, a clock signal is taken in by a switch circuit, and this clock signal is used as the set signal of the next set / reset type flip-flop.
  • Japanese Patent Application Laid-Open No. 2001-307495 published on November 2, 2001
  • Japanese Patent Application Laid-Open No. 2000-339985 which were filed earlier by the applicant of the present application and published as Japanese Patent Publications.
  • the clock signal is received by the output of the set 'reset type flip-flop that constitutes each stage of the shift register, the level of this clock signal is shifted, and the next stage set' reset A configuration as a set signal of a flip-flop is disclosed.
  • an output stage (dummy stage, dummy circuit) is provided at the front stage of the shift register. ) Must be added, which increases the area of the drive circuit. For example, in a configuration in which preliminary charging is performed using the output of the previous two stages, it is necessary to provide two dummy stages.
  • the area for routing the wiring also increases, and the area of the frame outside the display area increases. Therefore, for example, it is suitable for a display device that is required to be small and have a small frame outside the display area for miniaturization, such as a display device mounted on a portable device or the like.
  • the precharge signal switching circuit receives a precharge circuit drive signal from the output stage two stages before and a precharge circuit drive signal from the output stage two stages behind in each shift direction.
  • the area occupied by the precharge signal switching circuit and the wiring routing area increase, leading to an increase in the size of the drive circuit.
  • the drive circuit of the conventional display device has a problem in that the area of the drive circuit and the wiring routing area increase because of the preliminary charging.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to reduce the area of a drive circuit of a display device having a precharge circuit therein, and to drive the drive circuit.
  • An object of the present invention is to provide a display device having a circuit and a wide display area.
  • the drive circuit for the display device of the present invention includes a first switch for each of a plurality of signal supply lines provided in the display device, and each of the signal supply circuits described above.
  • a shift register that sequentially outputs timing pulses to the lines, and a precharge circuit that includes a second switch for each of the signal supply lines, and that precharges the signal supply lines by conducting the second switches.
  • each of the pulse generation means outputs the timing pulse output from the preceding pulse generation means.
  • each pulse generating means After the timing pulse reaches an active level for conducting the first switch, each pulse generating means is in the period until the pulse generating means itself outputs the timing pulse at the active level. Based on the timing pulse output by itself, the second switch corresponding to the signal supply line to be written is turned on to output a precharge pulse for precharging the signal supply line. It is a feature.
  • each of the pulse generation means makes the second switch corresponding to the signal supply line to which writing is performed based on the timing pulse output by itself to make the signal supply line spare.
  • a precharge pulse for charging is output. Accordingly, the precharging node for precharging the signal supply line to be written based on the timing pulse output from the first-stage pulse generation means or the first-stage pulse generation means and the second-stage pulse generation means, which has been conventionally required. There is no need to provide a dummy circuit to output the pulses. Therefore, it is possible to reduce the area of the drive circuit of the display device provided with the precharge circuit and the area of the wiring routed around the drive circuit.
  • the display device of the present invention includes a plurality of pixels, a data signal line as a plurality of signal supply lines provided corresponding to the pixels, and a plurality of signal supply lines.
  • the display device includes a scanning signal line driver for writing data, wherein the display device driving circuit is provided as the data signal line driver.
  • the frame area in the display unit that is, the area of the non-display region is reduced, and a display device having a wide display area is realized. it can.
  • FIG. 1 is a block diagram showing a configuration of a data signal line driver according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a display device provided with a data signal line driver according to an embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a pixel in the display device of FIG.
  • FIG. 4 is a block diagram showing a configuration of a flip-flop provided in a data signal line driver according to an embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a level shifter control circuit provided in a data signal line driver according to an embodiment of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a level shifter provided in a data signal line driver according to an embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a flip-flop provided in the flip-flop of FIG.
  • FIG. 8 is a timing chart of signals related to the operation of the flip-flop in FIG.
  • FIG. 9 is a timing chart of signals related to the operation of the flip-flop shown in FIG.
  • FIG. 10 is a timing chart of signals related to the operation of the shift register unit including the flip-flop shown in FIG. [11]
  • FIG. 11 is a block diagram showing a configuration of a delay circuit provided in the overlap prevention unit in the data signal line driver according to the embodiment of the present invention.
  • FIG. 12 is a timing chart of signals related to the operation of the delay circuit shown in FIG.
  • FIG. 13 is a block diagram showing a configuration of a buffer circuit provided in an overlap prevention unit in a data signal line driver according to an embodiment of the present invention.
  • FIG. 14 is a timing chart of the overlap prevention unit in the data signal line driver according to one embodiment of the present invention.
  • FIG. 15 is a block diagram showing a configuration example of a sampling unit in a data signal line driver according to an embodiment of the present invention.
  • FIG. 16 is a block diagram showing another configuration example of the sampling unit in the data signal line driver according to the embodiment of the present invention.
  • FIG. 17 is a block diagram showing still another configuration example of the sampling unit in the data signal line driver according to the embodiment of the present invention.
  • FIG. 18 is a block diagram showing a configuration of a shift register block provided in place of a flip-flop in a data signal line driver according to an embodiment of the present invention.
  • FIG. 19 is a timing chart of signals related to the operation of the shift register block of FIG.
  • FIG. 20 is a block diagram showing a configuration of a data signal line driver according to another embodiment of the present invention.
  • FIG. 22 is a block diagram showing a configuration of a selector provided in the flip-flop of FIG. 21.
  • FIG. 23 is a timing chart of the signals related to the operation of the flip-flop in FIG. 21 when the shift direction is the forward direction.
  • FIG. 24 is a timing chart of the signals related to the operation of the data signal line driver according to another embodiment of the present invention when the flip-flop in FIG. 21 is shifted in the forward direction.
  • FIG. 25 is a timing chart of the signals related to the operation of the flip-flop in FIG. 21 when the shift direction is the reverse direction.
  • FIG. 26 is a timing chart in the case where the flip-flop of FIG. 21 is shifted in the reverse direction for signals related to the operation of the data signal line driver according to another embodiment of the present invention.
  • FIG. 27 is a block diagram showing a configuration of a shift register circuit provided in place of the flip-flop of FIG. 21 in a data signal line driver according to another embodiment of the present invention.
  • FIG. 28 is a timing chart of signals related to the operation of the shift register circuit of FIG. 27 when the shift direction is the forward direction.
  • FIG. 29 is a timing chart of signals related to the operation of the shift register circuit of FIG. 27 when the shift direction is the reverse direction.
  • FIG. 30 is a block diagram showing a configuration of a conventional data signal line driver.
  • FIG. 31 is a timing chart of signals related to the operation of the data signal line driver of FIG.
  • FIG. 32 is a block diagram showing a modification of the flip-flop provided in the data signal line driver according to the embodiment of the present invention.
  • FIG. 33 is a block diagram showing a configuration of a level shifter control circuit provided in the flip-flop shown in FIG. 32.
  • FIG. 34 is a block diagram showing a configuration of a level shifter provided in the flip-flop shown in FIG. 32.
  • FIG. 35 is a timing chart of signals related to the operation of the flip-flop shown in FIG. 32.
  • FIG. 1 is a block diagram showing a configuration of a data signal line driver 31 which is a drive circuit of the display device according to the present embodiment.
  • the data signal line driver 31 is a data signal line driver that drives the data signal lines SL1 'SL2' ⁇ of the liquid crystal display device (display device) 1.
  • the liquid crystal display device 1 is an active matrix type liquid crystal display device that performs dot-sequential and alternating current driving of pixels, and includes a display unit 2 having pixels PIX arranged in a matrix and each pixel PIX.
  • the control circuit 5 generates a video signal VIDEO indicating the display state of each pixel PIX, and an image is displayed based on the video signal VIDEO.
  • Each pixel PIX is arranged in each of a matrix area defined by m scanning signal lines GLl to GLm and n data signal lines SLl to SLn that intersect each other. Then, the data signal line driver 31 and the scanning signal line driver 4 send the VIDEO signal input from the control circuit 5 to each pixel PIX via the data signal lines SL1 to SLn and the scanning signal lines GL1 to GLm. The image is displayed by writing sequentially.
  • FIG. 3 shows a configuration of the pixel PIX arranged in a region defined by the jth scanning signal line GLj and the ith data signal line SLj.
  • the configuration of each pixel PIX is the same.
  • the pixel PIX includes a switching transistor (field effect transistor) SW and a pixel capacitor Cp.
  • the pixel capacitor Cp is composed of a liquid crystal capacitor Clc and an auxiliary capacitor Cs added as necessary.
  • the switching transistor SW has a gate connected to the scanning signal line GL, a source connected to the data signal line SL, and a drain connected to the pixel capacitor Cp (liquid crystal capacitor Clc and auxiliary capacitor C s). Yes. Note that the other electrode of the pixel capacitor Cp is connected to a common electrode line common to all the pixels PIX.
  • the switching transistor SW is turned on, and the voltage applied to the data signal line SL is applied to the pixel capacitor Cp.
  • the pixel capacitor Cp continues to hold the voltage at the time of the shut-off.
  • the transmittance or reflectance of the liquid crystal varies depending on the voltage applied to the liquid crystal capacitance Clc. Therefore, by selecting the scanning signal line GL and applying a voltage corresponding to the video signal VIDEO to the data signal line SL, the display state of the pixel PIX can be changed in accordance with the video signal VIDEO.
  • the control circuit 5 includes a clock signal (normal clock signal) SCK and its inverted signal (inverted clock signal) SCKB, a start pulse SSP and its inverted signal SSPB, and a video signal. No. VIDEO is generated and output to the data signal line driver 31.
  • the control circuit 5 supplies the precharge potential PVID to the data signal line driver 31. Furthermore, the control circuit 5 generates a clock signal GCK, a start pulse GSP, and a signal GPS and outputs them to the scanning signal line driver 4.
  • the data signal line driver 31 includes a shift register 3 la, a sampling unit 3 lb, an overlap preventing unit 31 c, and a level shifter LS.
  • the video signal VIDEO that is a video signal to each pixel PIX is transmitted to the data signal line driver 31 in a time division manner.
  • the data signal line driver 31 generates a timing signal based on the clock signal SCK ′ SCKB and the signal SSPB ′ obtained by converting the start pulse SSPB into a predetermined voltage by the level shifter LS from the video signal VID EO. Extract video data for each pixel PIX.
  • the shift register 31a sequentially shifts the start pulse SSPB 'in synchronization with the on timing of the clock signal SCK, thereby generating output signals Sl to Sn having different timings for each half cycle of the clock signal SCK.
  • the sampling unit 31b samples the VIDE O signal at the timing indicated by each of the output signals Sl to Sn and outputs it to the data signal lines SL1 to SLn.
  • the scanning signal line driver 4 includes a shift register 4a.
  • the shift register 4a receives a clock signal GCK, a start pulse GSP, and a signal GPS. Then, the shift register 4a sequentially shifts the start pulse GSP in synchronization with the clock signal GCK, so that scanning signals with different timings are output line by line to the respective scanning signal lines GL1 to GLm. . As a result, the video signal VIDEO is sequentially written to each pixel PIX and image display is performed.
  • the display unit 2 and the peripheral circuit including the data signal line driver 31 and the gate driver 4 are monolithically formed on the same substrate in order to reduce labor, wiring capacity, and wiring resistance during manufacturing. Is formed.
  • the display unit 2, the data signal line driver 31, and the scanning signal line driver 4 are formed on a polycrystalline silicon thin film transistor card formed on a glass substrate. It is composed of. Furthermore, even if a normal glass substrate (a glass substrate having a strain point of 600 degrees or less) is used, the above-mentioned polycrystalline thin-film silicon transistor is prevented from causing a warpage due to a process having a strain point or higher. Is manufactured at a process temperature of 600 degrees or less.
  • the data signal line driver 31 includes a shift register 31a, a sampling unit 31b, an overlap prevention unit 31c, and a level shifter LS.
  • the shift register 31a includes a multi-stage set'reset type flip-flop (pulse generation means) SR (SR1 'SR2 ⁇ SRn + 2) force.
  • Each flip-flop SR has a CK terminal 'CKB terminal to which a clock signal is input, a CINB terminal to which a set signal is input, an RB terminal to which a reset signal is input, and a precharge signal (preliminary signal).
  • Charging pulse) PO terminal that outputs PO (P 01 -P02 PON) and QB terminal that outputs sampling signal (timing noise) QB (QB1QB2QBn) And prepare.
  • the forward clock signal (clock signal) SCK is input to the CK pin
  • the inverted clock signal (clock signal) SCKB is input to the CKB pin
  • the inverted clock signal (clock signal) SCKB is input to the CK pin
  • the normal clock signal (clock signal) SCK is input to the CKB pin.
  • the output signal SSPB 'of the level shifter LS is input as a set signal to the CINB terminal of the first-stage flip-flop SR1.
  • the CINB pin of SRn + 2 has a sampling signal (timing pulse) output from the previous flip-flop of each flip-flop QB1 'QB2 ⁇ ⁇ QBn + 1 is entered.
  • flip-flop SRI 'SR2 ⁇ Output signal QB3' QB4 '- QBn + 2 is input as a reset signal. Also, the output signal QBn + 2 of the n + second stage flip-flop SRn + 2 is input to the RB terminal of the n + first stage flip-flop SRn + 1, and the RB terminal of the n + second flip-flop SRn + 2 is its own. Output signal QBn + 2 is input.
  • the first stage force n-stage flip-flop SRI 'SR2 ⁇ ⁇ ⁇ PO terminal in SRn are connected to delay circuits Pd (Pdl 'Pd2 ⁇ Pdn) corresponding to each stage in the overlap prevention unit 31c, and this PO pin force is also output as a precharge signal (precharge pulse) PO. Is done.
  • FIG. 4 is a block diagram showing the configuration of each flip-flop SR.
  • each flip-flop SR includes a level shifter control circuit CN, a level shifter LS1, a set-reset type flip-flop SR-FF, an inverter II, and an inverter 12.
  • FIG. 5 is a block diagram showing the configuration of the level shifter control circuit (control circuit) CN.
  • the level shifter control circuit CN includes a NOR circuit NR1 having two input terminals ⁇ 1 ⁇ ⁇ 2 and an output terminal CNOUT.
  • the output signal Q of the flip-flop SR-FF is input to the input terminal IN1.
  • An input signal to the CINB terminal in each flip-flop SR is input to the input terminal IN2.
  • the output signal CNO is output from the output terminal CNOUT to the ENA terminal in the level shifter LSI and the PO terminal in each flip-flop SR.
  • FIG. 6 is a block diagram showing a configuration example of the level shifter LSI.
  • This level shifter LS 1 generally includes a step-up / step-down unit 21 for level-shifting the clock signals SCK, SCKB, and the step-up / step-down unit 21 during the stop period when the supply of the clock signals SCK, SCKB is not required.
  • a power supply control unit 22 that cuts off power supply, an input control unit 23 and 24 that cuts off the booster / buck unit 21 and a signal line on which the clock signals SCK and SCKB are transmitted during the stop period, and the stop period , Input signal control units 25 and 26 for cutting off the input switching elements (Pl, P12) of the step-up / step-down unit 21 and an output stabilization unit for maintaining the output of the step-up / step-down unit 21 at a predetermined value during the stop period. And 27.
  • the step-up / step-down unit 21 is a differential input pair in an input stage, and P-type MOS transistors Pl 1 and P 12 having sources connected to each other as input switching elements are connected to each other, and both transistors P 11 and P 12 A constant current source Ic that supplies a predetermined current to the source of the transistor and a current mirror circuit, and is connected to the drains of the transistors Pl and P12, respectively, and serves as an active load MOS transistors N13 and N14 and CMOS transistors P15 and N16 that amplify the output of the differential input pair.
  • the configuration in FIG. 6 shows an example of the level shifter LSI provided in the odd-numbered flip-flops SR1, SR3,...
  • the clock signal SCKB is input to the gate of the transistor P11 via the N-type MOS transistor N31 constituting the input control unit 24, and the input control unit 23 is configured to the gate of the transistor P12.
  • the clock signal SCK is input via the N-type MOS transistor N33.
  • the gate of the transistor P11 is pulled up to the power supply line of the driving voltage of the high level Vdd through the P-type MOS transistor P32 constituting the input signal control unit 26, and similarly.
  • the gate of the transistor P12 is pulled up to the power line of the drive voltage of the low level Vdd via the P-type MOS transistor P34 constituting the input signal control unit 25.
  • the output signal CNO (enable signal ENA) of the level shifter control circuit CN that is commonly input to the ENA terminal is applied to the gates of the transistors N31, N33, P32, and P34.
  • the clock signals SCKB and SCK are allowed to be input to the transistors Pl 1 and P 12 via the transistors N 31 and N 33.
  • Transistors P32 and P34 are shut off.
  • the transistors N31 and N33 are cut off, the clock signals SCKB and SCK are blocked from being input, and the transistors P32 and P34 are blocked. Is conducted, and the gates of the transistors P11 and P12 are pulled up to the high level Vdd, so that the transistors Pl1 and P12 in the input stage are reliably turned off.
  • the gates of the transistors N13 and N14 are connected to each other and to the drains of the transistors Pl1 and N13.
  • the drains of the transistors P12 and N14 connected to each other serve as an output terminal and are connected to the gates of the transistors P15 and N16.
  • the sources of the transistors N13 and N14 constitute the power supply control unit 22. It is connected to the power line of the low level Vssd drive voltage via an N-type MOS transistor N21. An output signal CNO from the level shifter control circuit CN is applied to the gate of the MOS transistor N21.
  • the output stabilizing unit 27 is a circuit that stabilizes the output signal L SOUT of the level shifter LSI at the drive voltage level of the low level Vssd during the stop period, and outputs the output signal CNO of the level shifter control circuit CN to the gate. And a P-type MOS transistor P41 that pulls up and connects the gates of the transistors P15 and N16 to the power supply line of the driving voltage of the high level Vdd.
  • the transistors N21, N31, and N33 are turned on, and the transistors P32, P34, and P41 are turned on. Cut off.
  • the current from the constant current source Ic flows through the transistor N21 or the transistors P12 and N14 and then through the transistor N21.
  • the clock signals SCK and SCKB are applied to the gates of the transistors P12 and P11. As a result, an amount of current corresponding to the ratio of the voltage between the gate and the source flows through the gates of both transistors Pl 1 and P 12.
  • the voltage at the connection point of the transistors P12 and N14 is a voltage corresponding to the voltage level difference between the clock signals SCK and SCKB.
  • the voltage is amplified by the transistors P15 and N16 and then output as an output signal OUT.
  • the step-up / step-down unit 21 is configured to switch conduction Z cutoff of the transistors P 12 and P 11 in the input stage according to the clock signals SCK and SCKB, that is, unlike the voltage drive type, during operation, the transistors P 12 and P 12 in the input stage are in operation.
  • P11 is a current-driven type that always conducts, and as described above, the current from the constant current source Ic is shunted according to the ratio of the voltage between the gate and source of both transistors P12 and P11.
  • Clock signal SCK, SC that does not interfere even if the amplitude of is lower than the threshold value of the input stage transistors P12, P11 You can level shift KB.
  • the signal line for transmitting the clock signals SCK and SCKB is disconnected from the gates of the transistors P12 and P11 in the input stage.
  • the transistors P34 and P32 of the input signal control units 25 and 26 become conductive, so that the gate voltages of both the transistors Pl 1 and P12 are both pulled up to the high level drive voltage Vdd, Pl l and P12 are shut off.
  • the power consumption can be reduced by the amount of current output from the constant current source Ic, as in the case where the transistor N21 is shut off.
  • the output signal LSOUT of the level shifter LSI is kept at the low level regardless of the clock signals SCK and SCKB.
  • FIG. 7 is a block diagram showing a configuration example of the flip-flop SR-FF.
  • the flip-flop SR-FF has a P-type MOS transistor P1 and an N-type transistor between the high-level drive voltage Vdd power line and the single-level drive voltage Vssd power line.
  • MOS transistors N2 and N3 are connected in series with each other!
  • the gates of the transistors PI and N3 are connected to the SB terminal which is the set input terminal of the flip-flop SR-FF, and the output signal LSO of the level shifter LSI is inverted by the inverter II.
  • An active signal SB is provided.
  • the gate of the transistor N2 is connected to the R terminal, which is the reset input terminal of the flip-flop SR-FF, and the flip-flop SR that is two stages after the input to the RB terminal of each flip-flop SR.
  • the output signal of QB is inverted by QB power inverter 12 and given a high active signal R. Further, the drain potentials of the transistors PI and N2 connected to each other are inverted by the inverter INV1 to become the inverted output signal QB, and are forwardly rotated by the other inverter INV2 to become the normal output signal Q.
  • P-type MOS transistors P4 and P5 and N-type MOS transistors N6 and N7 are connected in series with each other between the power supply lines.
  • the drains of the transistors! ⁇ And N6 are connected to the input of the inverter INV1, and the inverted output signal QB from the inverter INV1 is fed back to the gates of both transistors P5 and N6.
  • the gate of the transistor P4 is connected to the R terminal which is a reset input terminal in the flip-flop SR-FF, and a signal R is given thereto.
  • the gate of the transistor N7 is connected to the set input terminal of the flip-flop SR-FF, and is given a signal SB.
  • the flip-flop SR-FF when the set signal SB changes to active (low level) while the reset signal R is inactive (low level), The transistor P1 becomes conductive and changes the input of the inverter INV1 to high level. As a result, the normal output signal Q changes to a high level and the inverted output signal QB changes to a low level. In this state, the reset signal R and the inverted output signal QB of the inverter INV1 make the transistors P4 and P5 conductive, and the input of the inverter INV1 is held at the high level.
  • reset signal R and inverted output signal QB of inverter INV1 Therefore, even if the transistors N2 and N6 are cut off and the set signal SB changes to inactive (noise level), the input of the inverter INV1 is held high, the normal output signal Q is high, and the inverted output signal QB is held low.
  • FIG. 9 is a timing chart of the odd-numbered flip-flops SR1, SR3 ′.
  • the even-numbered flip-flops SR2 ′ SR4 ⁇ operate by being shifted by a half cycle with respect to each signal power clock signal SCK in FIG.
  • even-numbered flip-flops SR2 'SR4 to-have an inverted clock signal (clock signal) SCKB input to the CK pin and a forward clock signal (clock signal) to the CKB pin, as shown in Fig. 1.
  • SCK is input. For this reason, the operation is shifted from the odd-numbered flip-flop by one clock (half cycle) of the clock signal.
  • This high level signal CNO is input to the ENA terminal of the level shifter LSI.
  • the level shifter LSI is ready for level shifter operation, and a signal obtained by level shifting the input signal SCK is output as the output signal LSO.
  • a signal input to the ENA terminal Since the clock signal SCK is low level at the time when becomes high level, the output signal LSO of the level shifter LSI remains low level.
  • the clock signal SCK becomes high level after about one clock (after about half a cycle of the clock signal SCK)
  • the output signal LSO of the level shifter L S1 changes to high level.
  • the output signal LSO of this high level level shifter LSI goes low through the inverter II and is input to the input terminal SB of the flip-flop SR—FF.
  • the output signal Q of the flip-flop SR-FF is input to the level shifter control circuit CN
  • the level shifter LSI becomes inactive.
  • the level shifter LSI output signal LSO goes low. Even if the output signal LSO goes low, the output signal Q 'QB of the flip-flop SR—FF remains active until the high level is input to the reset terminal R (the output signal Q is high and the output signal QB is (Low level) continues to be output.
  • the output signal Q′QB of the flip-flop SR—FF is activated. After that, when the clock signal SCK is input for one clock (half cycle of the clock signal SCK), it goes high. Therefore, when the output signal Q′QB of the flip-flop SR—FF returns from the active level to the inactive level, the input signal CINB input to the input terminal IN2 is already at the high level. The output signal CNO of the level shifter control circuit CN remains at the same level.
  • the level shifter LSI becomes inactive, and the output signal LSO of the level shifter LSI remains at the low level. For this reason, the output signal Q′QB of the flip-flop SR—FF is reliably held at the inactive level (the output signal Q is low level and the output signal QB is high level).
  • the output signal CNO of the level shifter control circuit CN shown in the timing chart of FIG. 9 is a pre-charge pulse (precharge signal) PO (PO 1 ⁇ P02 ⁇ POn) It is input to the delay circuit Pd (Pdl 'Pd2 ⁇ Pdn) of its own stage in the overlap prevention unit 31c.
  • the output signal Q is fed back to the level shifter control circuit CN, and before the output signal QB becomes active (low level), the output signal CNO of the level shifter control circuit CN Is becoming high level. Therefore, by using the output signal CNO of the level shifter control circuit CN as the precharge signal PO, precharge can be performed prior to QB as a sampling pulse.
  • FIG. 10 is a timing chart showing waveforms of output signals of the flip-flops SR1. SR2... SRn.
  • the output signal POl from the PO terminal Becomes high level.
  • the output signal QB1 from the QB pin switches from high level to low level.
  • the output signal Q1 is fed back to the level shifter control circuit CN.
  • the output signal QB1 becomes low level (the output signal Q1 is high level)
  • the output signal POl from the PO terminal is low. Become a level.
  • the output signal QB1 of the flip-flop SR1 is input to the CI NB terminal of the second-stage flip-flop SR2, when the output signal QB1 becomes low level, the second-stage The output signal P02 from the terminal PO in the flop SR2 goes high. After that, when the clock signal SCK goes low (clock signal SCKB goes high), the QB pin output signal QB2 switches from high level to low level. As a result, the output signal P02 from the PO terminal becomes low level.
  • the output signal QB2 of the flip-flop SR2 is input to the CI NB terminal of the third-stage flip-flop SR3, when the output signal QB2 goes low, the PO in the third-stage flip-flop SR3 The output signal P03 from the terminal goes high. After that, when the clock signal SCK changes from low level to high level, the output signal QB3 from the QB pin switches from high level to low level. As a result, the output signal P03 from the PO terminal becomes low level.
  • the output signal QB3 of the third-stage flip-flop SR3 is input to the RB terminal of the first-stage flip-flop SR1, the output signal QB3 of the third-stage flip-flop SR3 switches to the low level. Then, the output signal QB1 of the first flip-flop SR1 is reset to high level.
  • n + 1st stage and n + 2nd stage flip-flops are dummy to output the timing to reset the output signal QBn-1'QBn of n ⁇ 1st stage and n ⁇ 2nd stage flip-flop. Functions as a circuit.
  • the data signal line driver 31 is provided with an overlap preventing unit 31c for preventing the output signal PO and the output signal QB of each flip-flop SR from overlapping each other. Yes.
  • the overlap prevention unit 31c includes a delay circuit Pd (Pdl'Pd2... Pdn) and a buffer circuit Pb (Pbl'Pb2... Pbn) (delay means) and an overlap removal circuit. It is provided with a NOR circuit (NOR1 ⁇ NOR2 ⁇ ⁇ ⁇ NORn) which is (overlapping removal means).
  • FIG. 11 is a block diagram showing a configuration of the delay circuit Pd.
  • the delay circuit Pd inverts the input signal in through the inverter circuit inv and then branches it to two, and one signal B is directly input to the NOR circuit nor and the other is input to the other circuit nor.
  • the signal A is configured to be input to the NOR circuit nor after passing through a plurality of cascaded inverter circuits in order to delay the signal.
  • the output signal out of the delay circuit Pd can delay only the rising edge (front edge) of the input signal in without changing the falling edge (rear edge) of the pulse.
  • the delay circuit Pd is a pulse PSMP (PSMP1 ⁇ PSMP2 ⁇ PSM Pn) connected to the terminal PO of each flip-flop SR1.SR2 ⁇ SRn in the shift register 3 la For each output line.
  • the outputs of the delay circuits Pdl'Pd2 '... are output signals D01.D02' ... in order, which are manually input to the corresponding nother circuits Pbl ⁇ ⁇ 1) 2.
  • Each buffer circuit Pb is a circuit that amplifies an input signal as a current, and is, for example, a buffer in which a plurality of (four in this figure) inverter circuits are cascade-connected as shown in FIG.
  • the outputs of the buffer circuits Pbl ⁇ Pb2 ⁇ are output signals (precharge pulses) PSMP1 ⁇ PSMP2 '"', which are input to the sampling unit 31b, respectively.
  • the output signal PSMP (PSMP1'PSMP2 ... PSMPn) of the noffer circuit Pb is also input to one input terminal of the NOR circuit NORl'NOR2 ... NORN, respectively.
  • the Each NOR circuit NORl'NOR2 ... the other input terminal of NORn is connected to the flip-flop SR1.SR2 ... SRn output signal QB1 'Q B2 ... ⁇ Each QBn is entered.
  • FIG. 14 is a timing chart of the overlap preventing unit 31c. As shown in this figure, the output signal POl from the terminal PO in the first-stage flip-flop SR1 is delayed by the delay circuit Pdl and the nother circuit Pbl and output as the output signal PSMP1.
  • This output signal PSMP1 is input to one input terminal of the NOR circuit NOR1. Further, the output signal QB1 having the terminal QB power in the first-stage flip-flop SR1 is input to the other input terminal of the NOR circuit NOR1. Therefore, when the output signal PSMP1 of the notch circuit Pbl and the output signal QB1 from the terminal QB of the flip-flop SR1 both become low level, the output signal NOUT1 of the NOR circuit NOR1 becomes high level, otherwise The output signal NOUT1 is low level.
  • the NOR circuit NOR1 removes the inverted portion of the output signal QB from the first-stage flip-flop SR1 and the output signal PSMP1 of the buffer circuit Pbl (see the shaded area in Fig. 11) and inverts it. Output signal NOUT1 is output.
  • the output signal NOUT1 of the NOR circuit NOR1 is input to the buffer circuit Sbl, is delayed, and is output to the sampling unit 31b as the output signal SMP1.
  • the active period (low level period) of the output signal QB1 of the first flip-flop SR1 is a signal for precharging (preliminary charging) by the NOR circuit NOR1.
  • the part overlapped with the active period (high level period) in PSMP1 is removed to make the inactive period (low level period), further inverted to become the signal NOUT1, and then delayed by the buffer circuit Sbl for output Signal SMP1 for sampling. Therefore, the active period of the precharge signal PSMP1 and the active period of the sampling signal SMP1 do not overlap.
  • the overlap removal circuit (overlap prevention unit) 31c overlaps the active period of the output signal QB of each flip-flop SR with the active period of the precharge noise PSMP.
  • the part is removed, and the timing pulse SMP input to the sampling unit 31b is generated.
  • the trailing edge of the precharging pulse PSMP Timing pulse SMP can be reliably prevented from overlapping the front end. Therefore, when the video signal VIDEO and the precharge potential PVID collide with each other on the data signal line SL (SL1-SL2... SKn), the occurrence of the situation can be surely avoided.
  • the output signal QBi of the i-th stage (i is an integer from 1 to n) flip-flop SRi is output from the i + second-stage flip-flop SRi + 2 after the active period (low level).
  • the low level of the signal Q Bi + 2 is input to the RB terminal of the flip-flop SRi, it is reset and enters the inactive period (noise level).
  • the front end (falling) of the output signal QBi + 2 of the flip-flop SRi + 2 and the rear end (rising) of the output signal QBi of the flip-flop SRi are almost simultaneously or slightly There are overlapping periods.
  • sampling signals timing pulses
  • data signal lines source nos lines
  • the active period of the output signal QB of each flip-flop SR eliminates the overlap period with the active period of the precharge signal PSMP by the NOR circuit NOR. Is done.
  • the precharge signal PSMP is delayed by the output signal PO power delay circuit Pd and the buffer circuit Pb of each flip-flop SR, and this delay amount (delay time) is the i-th flip-flop. It is longer than the overlap period (overlap time) of the active period of SRi output signal QBi and the active period of output signal QBi + 2 of i + second stage flip-flop SRi + 2.
  • the overlapping period of the sampling signal SMPi for the i-th data signal line SLi and the sampling signal SMPi + 2 for the i + 2nd data signal line SLi + 2 is reliably removed. It can.
  • the sampling signal SMP1 for the first data signal line SL1 and the sampling signal SMP3 for the third data signal line SL3 overlap with each other in the active period. There is nothing. This As a result, overlapping of sampling signals (timing pulses) SMPs can be avoided, so that deterioration in image quality can be reliably prevented.
  • FIG. 15 is a circuit diagram showing a configuration example of the sampling unit 31b.
  • the sampling unit (write circuit, precharge circuit) 31b is composed of an inverter IP dpl 'IpS' 'IPn) and a switch (second switch) SWp (SWpl-SWp2 ⁇ SWpn) And a write circuit composed of an inverter Is (Isl-Is2... Isn) and a switch (second switch) SWs (SWsl SWs2... SWsn).
  • the switch SWs includes an N-channel MOS transistor (TFT) in which an input signal is directly input to the gate (first control terminal) and a P-channel MOS transistor (in which an inverted signal is input to the gate).
  • TFT is an analog switch that also has power.
  • the inverter Is inverts the input sampling signal SMP and inputs the capacity of the gate of the P-channel MOS transistor in the corresponding switch SWs to the gate while having sufficient capacity to charge / discharge .
  • the inverter Is can be considered to invert the input signal and have a part of the function of the buffer circuit Sb in the overlap prevention unit 31c.
  • each sampling signal SMP that is an input signal of each switch SWs is These are the output signals of the buffer circuits Sb in the overlap prevention unit 31c described above.
  • each MOS transistor is a capacitive control terminal, and each switch SWs switches between conduction and non-conduction according to the charge voltage of the gate.
  • An analog video signal (write signal) VID EO to which an external force is also supplied is commonly input to one end of the channel path in each switch SWs.
  • the switch SWp is an analog circuit consisting of an N-channel MOS transistor whose input signal is directly input to the gate (second control terminal) and a P-channel MOS transistor whose inverted signal is input to the gate. It is a switch.
  • the inverter Ip inverts the input precharge signal PSMP and inputs it to the gate with sufficient capacity to charge / discharge the capacity of the gate of the P-channel MOS transistor. (The inverter Ip may be considered to have a part of the function of the buffer circuit Pb in the overlap prevention unit 31c by inverting the input signal).
  • the above switches SWp Each precharge signal PSMP is an output signal of each buffer circuit Pb in the overlap prevention unit 31c.
  • each MOS transistor is a capacitive control terminal, and each switch SWp switches between conduction and non-conduction according to the charge voltage of the gate.
  • the precharge potential PVID applied from the outside is commonly input to one end of the channel path in each switch SWp.
  • the other end of the channel path in each switch SWs and the other end of the channel path in each switch SWp are the data signal lines (signal supply lines) s provided on the liquid crystal display panel.
  • the switch SWpi becomes conductive (hereinafter referred to as the switch becoming conductive or non-conductive), and the precharge potential PVID is Applied to the data signal line SLi, the data signal line SLi and the capacity of the selected pixel are precharged.
  • the sampling signal SMPi is reliably inactive by the overlap prevention unit 31c. Therefore, the switch SWsi is surely non-conductive, and the precharge potential PVID and the video signal VIDEO do not collide with each other on the data signal line SLi.
  • the switch SWsi When the sampling signal SMPi becomes active (noise level), the switch SWsi is turned on. As a result, the video signal VIDEO is supplied to the data signal line SLi, and the data signal line SLi and the pixel capacitance are charged to a predetermined voltage. That is, the video signal VIDEO is sampled, and a sampling effective period (write effective period) in which each data signal line in the predetermined cycle is sequentially sampled is started. At this time, since the precharge signal PSMPi is reliably inactive, the switch SWpi is non-conductive, and the precharge potential PVID and the video signal VIDEO do not collide on the data signal line SLi. Nah ...
  • the video signal VIDEO is supplied to the data signal line SLi after the data signal line SLi has been precharged, the above operation is repeated sequentially, and sampling is performed in a dot-sequential manner.
  • the preceding and following sampling periods overlap each other by a half period of the clock signal SCK 'SCKB.
  • the timing in each sampling period The sampling potential is determined by the pixel capacitance at the falling edge (rear end) of the pulse and the charging potential of the data signal line.
  • the data signal line driver 31 uses the signal of its own stage in each flip-flop SRi to precharge the data signal line and the pixel capacity corresponding to that stage. For this reason, unlike the conventional example, a dummy stage is not required for the first stage of the shift register. Therefore, it is possible to reduce the size of the data signal line driver 31 and the size of the wiring region that runs around the data signal driver 31, reduce the panel outer size, and increase the ratio of the display region size to the panel outer size.
  • the output signal 001 '002' ⁇ from the delay circuit! ⁇ Is delayed by the buffer circuit Pb for current amplification of the precharge pulse.
  • the NOR circuit NORl 'NOR2' "' it is possible to reliably remove the overlapping portion of the front end of the active period in the timing pulse SMP with the active period of the precharging noise.
  • the delay circuit Pd is designed to minimize the delay at the rear end of the signal, the signal always delays as long as it passes through the circuit. For this reason, in addition to the signal delay generated by the buffer circuit Pb, the delay at the rear end of the signal generated by the delay circuit Pd also eliminates the overlap between the precharge pulse and the timing pulse and the overlap between the timing pulses. It can be said that it has contributed.
  • the precharge pulse PSMP flip-flop input to the NOR circuit NOR The delay amount force against the output signal PO of the flip-flop SR force
  • the timing pulse SMP can be prevented from overlapping by removing the front end of the timing pulse SMP
  • an inverter circuit for delay is added before the delay circuit Pd or before the buffer circuit Pb, or the output signal PSMP from the buffer circuit Pb is input to the NOR circuit NOR.
  • a delay inverter circuit may be added to the output line.
  • the display will be greatly affected! / ⁇ .
  • This means that the leading edge of these pulses means that the switch SWp or SWs is conducting.
  • the data signal line SL is not yet fully charged. 'This is because, at the moment when the SWs are turned on, a large potential fluctuation occurs at the place where the capacitor is connected to or connected to the data signal line SL. Therefore, when the delay circuit Pd prevents the overlap between the precharge pulses PSMP, the delay circuit Pd prevents the overlap between the front end of the precharge pulse PSMP and the rear end of the timing pulse SMP. It also has a function.
  • the precharge pulse PSMP delays the front end of each active period in the output signals PO1 ⁇ P02 ⁇ ⁇ ⁇ of each flip-flop SR1 ⁇ SR2 ⁇ ⁇ ⁇ .
  • the precharging pulses PSMP do not overlap.
  • the data signal lines SL that are not supposed to be charged at the same time are connected to the precharge potential PVID, and it is ensured that the situation where the precharge power supply becomes insufficient in driving capability is avoided. Can do. Therefore, with the above-described configuration, the data signal lines SL can be reliably precharged one by one.
  • the sampling effective period described above is a period from when the first data signal line SL1 sampling is started until the sampling of the final data signal line SLn is completed. During this period, the precharge performed on the data signal line that is not being sampled is performed by the output signal QB (or the inverted amplification signal SSPB 'of the start pulse SSP) and the output of the flip-flop SR in front of each flip-flop SR.
  • the output signal PO of each flip-flop SR generated by the signal Q is output to the sampling unit 31b via the delay circuit Pd and the buffer circuit Pb, and the control terminal of the switch SWp in the sampling unit 31b is charged and the switch SWp becomes conductive. Is done.
  • the output signal QB of the preceding flip-flop SRi-1 is in the active period (or the period in which the start pulse SSP is in the active level), and its own output signal Qi is in the inactive period
  • the active level of the output signal PO for precharging is output.
  • the active level signal PO is output to the sampling unit 31b via the delay circuit Pd and the buffer circuit Pb, so that the data signal line SLi can be precharged line-sequentially.
  • a data signal line (signal supply line) is used for one set of precharge signal PSMP and sampling signal SMP (one set of precharge pulse output line and timing pulse output line).
  • PSMP signal supply line
  • SMP sampling signal
  • sampling unit 31b may be replaced with, for example, the sampling unit 31b ′ shown in FIG.
  • the sampling unit (write circuit, precharge circuit) 31b 'shown in Fig. 16 has one set of precharge signal PSMP and sampling signal SMP. R (red), G (green), B (blue) The figure shows an example of the configuration when there is no phase expansion used for charging the three corresponding data signal lines (for example, for display of three pixels).
  • Sampling section (write circuit, precharge circuit) 31b includes inverter Ip (Ipl ⁇ Ip2 ⁇ IPn), switch SWpr (SWprl'SWpr2 ⁇ SWprn), switch SWpg (SWpgl' SWpg2 ⁇ SWpgn), switch SWpb (SWpbl'SWpb2 SWpbn), pre-charging circuit, inverter Is (Isl'Is2 ... isn), switch SWsr (SWsrl 'SWsr2 SWsrn), SWsg (SWsgl'SWsg2) SWsgn), SWsb (SWsbl) SWsbn (SWsbn) /
  • the switch SWsr, switch SWsg, and switch SWsb have a gate (first control terminal) N-channel MOS transistor (TFT) that is input directly to the (child) and P-channel MOS transistor (TFT) analog switch that has the input signal inverted to the gate.
  • TFT N-channel MOS transistor
  • TFT P-channel MOS transistor
  • the inverter Is inverts the input sampling signal SMP and has the capacity to fully charge / discharge the capacity of the gate of the P-channel MOS transistor in the corresponding switch SWsr, SWsg, SWsb.
  • Inverter Is inverts the above input signal and can be considered to have a part of the function of the noffer circuit Sb in the overlap prevention unit 31c).
  • the sampling signal SMP that is an input signal of each of the switches SWsr, SWsg, and SWsb is an output signal of the buffer circuit Sb in the overlap prevention unit 31c.
  • each MOS transistor is a capacitive control terminal, and each switch SWsr, SWsg, SWsb switches between conduction and non-conduction according to the charge voltage of the gate.
  • An analog video signal (write signal) VIDEO (VIDEO (R), VIDEO (G), VIDEO (B)) supplied from an external power source is input to one end of the channel path of each switch SWsr, SWsg, SWsb.
  • the video signal VIDEO (R) is commonly input to one end of the channel path leading to the switch SWsrl ⁇ SWsr2 ⁇ SWsrn, and the video signal VIDEO is input to one end of the channel path in the switch SWsgl 'SW sg2' "'SWsgn.
  • G is commonly input
  • a video signal VIDEO (B) is commonly input to one end of the channel path in the switch SWsbl 'SWsb2' "'SWsbn.
  • the switch SWpr, switch SWpg, and switch SWpb are an N-channel MOS transistor whose input signal is directly input to the gate (second control terminal) and a P-channel whose inverted signal is input to the gate.
  • An analog switch consisting of MOS transistors.
  • the inverter Ip inverts the input precharge signal PSMP and inputs it to the gate with sufficient capacity to charge / discharge the capacity of the gate of the P-channel MOS transistor (inverter Ip is It may be considered that the input signal is inverted and has a part of the function of the buffer circuit Pb in the overlap prevention unit 31c.) 0 Note that the precharge signal that is an input signal of each of the switches SW pr, SWpg, SWpb The signal PSMP is overlapped as described above. This is an output signal of the noffer circuit Pb in the prevention unit 31c.
  • each MOS transistor is a capacitive control terminal, and each switch SWpr, SWpg, SWpb switches between conduction and non-conduction according to the charge voltage of the gate.
  • a precharge potential PVID applied from the outside is commonly input to one end of the channel path in each of the switches SW pr, SWpg, SWpb.
  • Data signal line (signal supply line) 31 ⁇ (31 ⁇ 1 '31 ⁇ 2' "'31 ⁇ 11) is connected to each.
  • the other end of the channel path in each switch SWpb (SWpbl 'SWpb2' "'SWpbn) and the other end of the channel path in each switch SWsb (SWsbl' SWsb2 '"' SWsbn) are provided on the liquid crystal display panel.
  • Data signal lines (signal supply lines) SLb (SLbl-SLb2----SLbn).
  • the switches SWpri, SWpgi, SWpbi become conductive, and the precharge potential PVID is applied to the data signal lines SLri, SLgi, SLbi,
  • the data signal lines SLri, SLgi, SLbi and the capacity of the selected pixel are precharged.
  • the sampling signal SMPi is reliably inactive by the overlap prevention unit 31c.
  • the switches SWsri, SWsgi, and SWsbi are surely non-conductive, and the precharge potential PVID and the video signal VIDEO do not collide with each other on the data signal lines SLri, SLgi, SLbi.
  • the sampling signal SMPi becomes active (noise level)
  • the switches SWsri, SWsgi, and SWsbi are turned on.
  • the video signal VIDEO VIDEO (R), VIDEO (G), VIDEO (B)) is supplied on the data signal lines SLri, SLgi, SLbi, and the data signal lines SLri, SLgi, SLbi and each pixel capacity are It is charged to a predetermined voltage. Ie Then, the video signal VIDEO is sampled, and a sampling effective period (write effective period) in which each data signal line in the predetermined period becomes a sampling period sequentially is started.
  • the switch SWpi since the precharge signal PSMPi is reliably inactive, the switch SWpi is non-conductive, and the precharge potential PVID and the video signal VIDEO collide with each other on the data signal lines SLri, SLgi, and SLbi. None do.
  • sampling unit 31b may be replaced with, for example, the sampling unit 31b ′ shown in FIG.
  • the sampling unit (write circuit, precharge circuit) 31b "shown in FIG. 17 has two phases of R (red), G (green), and B (blue), and one set of precharge signals PSMP and sampling signal SMP are used for charging a total of 6 data signal lines (for example, for displaying a total of 6 pixels), and a configuration example without phase expansion is shown.
  • Sampling section (write circuit, precharge circuit) 31b '' is composed of inverter ⁇ ( ⁇ 1 ⁇ ⁇ 2 ⁇ ⁇ ), switch SWpra (SWpral 'SWpra2 ⁇ SWpran), switch SWprb (S Wprbl ⁇ SWprb 2 SWprbn), switch SWpga (SWpgal ⁇ SWpga2) ⁇ SWpg an), switch SWpgb (SWpgb 1 ⁇ SWpgb2 ⁇ ⁇ ⁇ ⁇ SWpgbn), switch SWpba (SWp bal ⁇ SWpba2 ⁇ ⁇ ⁇ ⁇ ⁇ SWpban), switch SWpbb (SWpbb 1 ⁇ SWpbb2 ⁇ ⁇ ⁇ ⁇ ⁇ SWpbb n) and pre-charging circuit and inverter Is (Is 1 ⁇ Is2 ⁇ ⁇ ⁇ ⁇ Isn), switch S Wsra (SWsral
  • Switches SWsra, SWsrb, SWsga, SWsgb, SWsba, and SWsbb are N-channel MOS transistors (TFTs) whose input signal is directly input to the gate (first control terminal) and inverted signals. Is an analog switch with P-channel MOS transistor (TFT) power input to the gate.
  • TFTs N-channel MOS transistors
  • the inverter Is inverts the input sampling signal SMP, and charges and discharges the capacity of the gate of the P-channel MOS transistor in each corresponding switch SWsra, SWsrb, SWsga, SWsgb, SWsba, SWsbb sufficiently.
  • Inverter Is inverts the input signal and can be considered to have a part of the function of the noffer circuit Sb in the overlap prevention unit 31c.
  • a sampling signal SMP which is an input signal of the switches SWsra, SWsrb, SWsga, SWsgb, SWsba, SWsbb is an output signal of the buffer circuit Sb in the overlap prevention unit 31c.
  • each MOS transistor is a capacitive control terminal, and each switch SWsra, SWsrb, SWsga, SWsgb, SWsba, SWsbb is switched between conduction and non-conduction according to the charge voltage of the gate.
  • One end of the channel path of each switch SWsra, SWsrb, SWsga, SWsgb, SWsba, SWsbb is an analog video signal (write signal) supplied with external force VIDEO (VIDEO (Ra), VIDEO (Rb), VIDEO (Ga ), VIDEO (Gb), VIDEO (Ba), VIDEO (Bb)).
  • the video signal VIDEO (Ra) is commonly input to one end of the channel path in the switch SWsra
  • the video signal VIDEO (Rb) is commonly input to one end of the channel path in the switch SWsrb.
  • the video signal VIDEO (Ga) is commonly input to one end of the channel path in the switch SWsga
  • the video signal VIDEO (Gb) is commonly input to one end of the channel path in the switch SWsgb
  • the video signal VIDEO (Ba) is commonly input to one end of the channel path in the switch SWsba
  • the video signal VIDEO (Bb) is commonly input to one end of the channel path in the switch SWsbb.
  • the switch SWpra, SWprb, switch SWpga, switch SWpgb, switch SWpba, switch SWpbb is an N-channel MOS transistor whose input signal is directly input to the gate (second control terminal) and its input signal is inverted.
  • This is an analog switch consisting of a P-channel MOS transistor whose signal is input to the gate.
  • the inverter Ip inverts the input precharge signal PSMP and inputs it to the gate with sufficient capacity to charge / discharge the capacity of the gate of the P-channel MOS transistor (inverter Ip is It can be considered that the input signal is inverted and has a part of the function of the buffer circuit Pb in the overlap prevention unit 31c.) 0
  • the precharge signal PSMP which is a signal, is an output signal of the buffer circuit Pb in the overlap prevention unit 31c described above.
  • each MOS transistor is a capacitive control terminal, and each switch SWpra, SWprb, SWpga, SWpgb, SWpba, SWpbb switches between conduction, conduction, and force S according to the gate charging voltage.
  • the precharge potential PVID applied from the outside is commonly input to one end of the channel path in each switch SWpra, SWprb, SWpga, SWpgb, SWpba, SWpbb.
  • each switch SWprb S Wprb 1-SWprb 2 ⁇ S Wprbn
  • SWsrb 1-SWsrb 2 ⁇ S Wsrbn data signal lines (signal supply lines) SLrb (SLrb 1 ⁇ SLrb2 ⁇ 'SLrbn) provided on the liquid crystal display panel.
  • each switch SWpga (SWpgal 'SWsga2'"" SWpgan) and the other end of the channel path in each switch SWsga (SWsgal 'SWsga2'"'SWsgan) are connected to data signal lines (signal supply lines) SLga (SL gal-SLga2 --- SLgan).
  • Each switch SWpgb (SW The other end of the channel path in pgb 1-SWpgb2 (SWpgbn) and the other end of the channel path in each switch SWsgb (S Wsgb 1-S Wsgb 2 ... S Wsgbn) are on the liquid crystal display panel. It is connected to the provided data signal line (signal supply line) SLgb (SLgbl-SLgb2----SLgbn).
  • SWpbbi conducts, and the precharge potential PVID is applied to the data signal lines SLrai, SLrbi, SLgai, SL gbi, SLbai, SLbbi, and the data signal lines SLrai, SLrbi, SLgai, SLgbi, SLb ai, SLbbi are selected.
  • the capacity of the existing pixel is precharged.
  • the switches SWsrai, SWsrbi, SWsgai, SWsgbi, S Wsbai, and SWsbbi are definitely non-conductive, and the precharge potential PVID and the video signal VIDEO collide on the data signal lines SLrai, SLrbi, SLgai, SLgbi, SLbai, SLbbi. There is nothing to do.
  • the video signal VIDEO is sampled, and a sampling effective period (write effective period) in which each data signal line in the predetermined period becomes a sampling period sequentially is started.
  • the switch SWpi since the precharge signal PSMPi is reliably inactive, the switch SWpi is nonconductive, and the precharge potential PVID and the video signal VIDEO are connected to the data signal lines SLrai, SLrbi, SLgai, Don't collide on SLgbi, SLbai, SLbbi!
  • the data signal lines SLrai, SLrbi, SLgai, SLgbi, SLbai, and SLbbi are precharged and then the video signal VIDEO is supplied to each data signal line in sequence, and dot sequential Sampling is performed at
  • the shift register 31a is described as being composed of a plurality of sets of “reset type flip-flops SR”.
  • the shift register block SRB includes a control circuit CN, a gating circuit GC, a flip-flop F, and an inverter 150.
  • the shift register block SRB includes a CK terminal, a CKB terminal, a CINB terminal, an RB terminal, a PO terminal, and a QB terminal. Then, the same signal as that of the flip-flop SR is inputted to and outputted from each terminal.
  • control circuit CN The configuration of the control circuit CN is the same as the level shifter control circuit CN described above.
  • Control circuit CN input terminal IN 1 is connected to the CINB terminal, and control circuit CN input terminal IN 2 is connected to the Q terminal.
  • the output signal Q of the flip-flop F is input to the input terminal IN2.
  • the output terminal CNOUT of the control circuit CN is connected to the PO terminal and the input terminal of the inverter 150.
  • the gating circuit GC includes transistors P51, N50, N51, and N52.
  • the flip-flop F includes transistors P52, P53, P54, N53, and N54.
  • Transistors P51 to P54 are P-channel MOS transistors, and transistors N50 to N54 are N-channel MOS transistors.
  • Transistors P51 and N51 are connected in series between the power supply VDD and the clock input terminal CK.
  • the transistor N50 is connected between the connection point between the transistors P51 and N51 and the power supply VSS.
  • the gates of the transistors P51 and N50 are connected to the output terminal of the inverter 150.
  • an enable signal ENAB which is an inverted version of the output signal (output signal PO) of the control circuit CN, is applied to the gates of the transistors P51 and N50.
  • the gate of transistor P51 is low active.
  • Transistors P52 and N52 are connected in series between the power supply VDD and the clock input terminal CKB, and the connection point is the output terminal of the gating circuit GC.
  • the gate of transistor N52 is connected to the gate of transistor N51, and these gates are connected to the drain of transistor N51.
  • the gate of transistor P52 is low active and the input signal to the RB terminal is given.
  • the transistors P53 and N53 are connected in series between the power supply VDD and the power supply VSS.
  • Transistors P54 and N54 are connected in series between the power supply VDD and the power supply VSS.
  • the gate of the transistor P53 and the gate of the transistor N53 are connected to each other, and the connection point is connected to the connection point between the transistors P54 and N54.
  • the gate of the transistor P54 and the gate of the transistor N54 are connected to each other, and the connection point is connected to the connection point between the transistors P53 and N53 and the output terminal of the gating circuit GC.
  • F inverted output terminal QB.
  • the connection point between transistors P54 and N54 is the normal output terminal Q of flip-flop F.
  • FIG. Figure 19 shows the shift register block SR from the first stage to the n + second stage.
  • the waveform of each signal in the odd-numbered shift register block SRB is shown.
  • the waveform of each signal is shifted by one clock (half cycle) of the clock signal SCK 'SCKB.
  • the clock signal SCK in FIG. 19 is replaced with the inverted signal SCKB.
  • the gating circuit GC becomes operable during the period when the enable signal ENAB is at a low level. When operation is possible, the clock signal SCK is level-shifted and output to the flip-flop F.
  • Enable pin At the first time when a low level signal is input to ENAB, the clock signal SCK is low level and the clock signal SCKB is high level, so the inverted output signal QB of flip-flop F is high level Remains.
  • Gating circuit GC enable terminal When a high level signal is input to ENAB The gating circuit GC becomes non-operational.
  • the gating circuit GC, the flip-flop F, and the control circuit CN have signal processing delay time.
  • the gating circuit GC outputs the signal obtained by level-shifting the input clock signal SCK 'SCKB with a slight delay, but after the gating circuit GC power signal is output, the output signal Q is output with a slight delay.
  • Inverted output signal QB is output without delay, and the output timing power of inverted output signal QB is slightly delayed, and the output signal PO to the PO pin, which is the output signal of control circuit CN, goes low, enabling signal E NAB goes high. Therefore, the delay time in the control circuit CN is dominant as the delay time until the enable signal ENAB goes high after the signal from the gating circuit GC is output.
  • the pulse of the inverted output signal QB starts. If the enable signal ENAB is made inactive when a little time has passed, the operation of the gating circuit GC can be reliably stopped after the pulse start of the output signal Q can be obtained. For that purpose, the control circuit CN only has to obtain a delay time.
  • the delay amount causes a timing delay when the enable signal ENAB in the next shift register block SRB becomes active, and the enable signal
  • the pulse width of ENAB is about 1 pulse length (about 1/2 cycle of the clock signal SCK).
  • FIG. 32 is a block diagram showing a configuration of each flip-flop SR-100.
  • each flip-flop SR includes a level shifter control circuit CN-100, a level shifter LS-100, a set-reset type flip-flop SR-FF, an inverter II, an inverter 12, and an inverter 13. .
  • the configuration of the flip-flop SR-FF is the same as that shown in FIG.
  • FIG. 33 is a block diagram showing the configuration of the level shifter control circuit (control circuit) CN-100. As shown in this figure, the level shifter control circuit CN-100 has two input terminals IN1 and IN2, inverter I, switch SW, P-channel MOS transistor (TFT) P, output
  • the switch SW is an N-channel MOS transistor.
  • Analog switch consisting of N (TFT) N and P-channel MOS transistor (TFT) P
  • the output signal Q of the flip-flop SR-FF is input to the input terminal IN1.
  • An input signal to the CINB terminal in each flip-flop SR-100 is input to the input terminal IN2.
  • the input terminal IN1 is connected to the gate of the P-channel MOS transistor P. Also,
  • the input terminal IN1 is connected to the gate of the N-channel MOS transistor N through the inverter I.
  • Input terminal IN2 is the source of P-channel MOS transistor P and N-channel MO
  • CN CN1 drain and N-channel MOS transistor N drain are connected to output terminal CNOUTB
  • the source of the P-channel MOS transistor P is driven at the high level Vdd.
  • the input signal to the input terminal IN1 ie, the output signal Q of the flip-flop SR—FF
  • the input signal to the input terminal IN2 ie, each flip-flop SR 10
  • the output signal CNOB100 from the output terminal CNOUTB becomes high level.
  • the output signal CNOB100 from the output terminal CNOUTB is at low level.
  • the output signal CNOB100 from the output terminal CNOUTB is directly input to the ENAB terminal of the level shifter LS-100, and is input to the PO terminal of each flip-flop SR-100 by the inverter 13. It is output after being inverted.
  • FIG. 34 is a block diagram showing a configuration example of the level shifter LS-100.
  • This level shifter LS-100 is generally used for boosting the step-down unit 121 that shifts the level of the clock signals SCK and SCKB, and for supplying power to the step-up unit 21 during the stop period when the supply of the clock signals SCK and SCKB is not required.
  • the power supply control unit 122 that cuts off the power supply, the step-up / step-down unit 21 during the stop period, and the input control units 123 and 124 that cut off the signal lines through which the clock signals SCK and SCKB are transmitted, and the stop period Input to block input switching element (N, N) of step-up / step-down unit 121
  • the signal control units 125 and 126, and the output stabilization unit 127 that maintains the output of the step-up / step-down unit 121 at a predetermined value during the stop period are included.
  • the step-up / step-down unit 121 is a differential input pair in the input stage, and serves as the above-mentioned input switching element.
  • N-type MOS transistors N 1 and N 2 whose sources are connected to each other, and both transistors
  • N are connected between the source and the power line of the low level Vssd drive voltage.
  • the constant current source Ic and the current mirror circuit are configured and connected to the drains of the transistors N and N.
  • P-type MOS transistors P and P which are connected as active loads, and a differential input pair
  • CMOS transistors P and N that amplify the output of the transistor.
  • the input CK on the transistor N side is forward output from the output LSOUT.
  • level shifter LS-100 In the case of level shifter LS-100, the inputs of clock signals SCK and SCKB are interchanged.
  • the gate of the transistor N is connected to the P-type MOS transistor constituting the input control unit 124.
  • the clock signal SCKB is input via the register P, and the gate of the transistor N is
  • the gate of the transistor N constitutes the input signal control unit 126.
  • transistor N is connected to the input.
  • Output signal CNOB100 (enable signal ENAB100) from path CN-100 is given.
  • the transistors N 1 and N 2 are surely turned off.
  • the gates of the transistors P 1 and P 2 are connected to each other, and the transistors S 3 LS 4
  • the drains of the transistor P and the transistor N are connected to the output terminal, and the transistor
  • MOS transistor P gate has a level
  • An output signal CNOB100 from the shifter control circuit CN-100 is given.
  • the output stabilization unit 127 is a circuit that stabilizes the output signal LSOUT of the level shifter LS-100 during the stop period to the drive voltage level of the low level Vssd.
  • the output stabilization unit 127 also includes an inverter I and a P-type MOS transistor P force. ing. Inverter I is connected to ENAB terminal
  • the output signal CNOB100 of the circuit CN 100 is inverted by the inverter I and the transistor LS
  • MOS transistor P and power transistors P and N When CNOB100 is at high level, MOS transistor P and power transistors P and N
  • Jisters N, N and P are shut off. In this state, it is supplied via transistor P.
  • the clock signals SCK and SCKB are also supplied to the gates of both transistors N and N.
  • the voltage corresponds to the voltage level difference between the clock signals SCK and SCKB.
  • the voltage is amplified by the transistors P and N and then output from the output terminal LSOUT as the output signal LSO100.
  • the step-up / step-down unit 121 is configured to switch the conduction Z cutoff of the transistors p, p in the input stage according to the clock signals SCK, SCKB, that is, different from the voltage drive type, and is in operation.
  • transistor P The current that tries to flow through transistors P and N is blocked by transistor P.
  • each input signal control unit 125, 1 the signal line for transmitting the clock signals SCK and SCKB is separated from the gates of the transistors N and N in the input stage.
  • Both transistors N and N cannot operate as a differential input pair.
  • the transistor P of the output stabilization unit 127 is further turned on. As a result, the output end, that is, the transistor
  • the output signal LSO100 of the level shifter LS-100 is kept at the low level regardless of the clock signals SCK and SCKB. It is.
  • Figure 35 shows the timing chart of the odd-numbered stage flip-flop SR-100-SR_100 '....
  • Each signal in FIG. 35 operates with a half cycle deviation from the clock signal SCK.
  • even-numbered flip-flops SR 100-SR 100 ... are shown in Fig. 1.
  • the inverted clock signal (clock signal) SCKB is input to the CK pin
  • the inverted clock signal (clock signal) SCK is input to the CKB pin. Therefore, the operation is shifted from the odd-numbered flip-flop by one clock (half cycle) of the clock signal.
  • This low-level signal CNOB100 is input to the ENAB pin of the level shifter LS-100. Then, when a low level is input to the ENAB terminal, the level shifter LS-100 enters a state in which a level shifter operation is possible, and a signal obtained by level shifting the input signal SCK is output as the output signal LSO100. In this way, the falling edge of the output signal CNOB100 of the level shifter control circuit CN-100 shifts the rising edge of the clock signal SCK and outputs it as the output signal LSO100.
  • the output signal LSO100 of the high-level level shifter LS-100 goes low through the inverter II and is input to the input terminal SB of the flip-flop SR-FF.
  • the level shifter LS-100 When the high level of the output signal CNOB100 is input to the terminal ENAB of the level shifter LS-100, the level shifter LS-100 becomes inactive. When the level shifter LS-100 becomes inactive, the output signal LSO100 of the level shifter LS-100 goes low. Even if the output signal LSO100 goes low, the output signal Q'QB of the flip-flop SR—FF remains active until the high level is input to the reset terminal R (the output signal Q is high and the output signal QB is (Low level) continues to be output.
  • the input signal CI NB input to the input terminal IN2 of the level shifter control circuit CN-100 is the output signal QB of the previous flip-flop SR
  • the output signal Q ⁇ QB of the flip-flop SR-FF becomes active
  • the clock signal SCK goes high when one clock (half cycle of the clock signal SCK) is input.
  • the output signal CNOB100 of the level shifter control circuit CN-100 shown in the timing chart of FIG. 35 is a pulse for pre-charge (precharge signal) PO (P01 -P02 • POn) is input to the delay circuit Pd (Pdl ⁇ Pd2 •••• Pdn) of its own stage in the overlap prevention unit 3 lc.
  • the output signal Q is fed back to the level shifter control circuit CN-100, and before the output signal QB becomes active (low level), the level shifter control circuit
  • the CN-100 output signal CNOB100 is set to low level. Therefore, by using the output signal CNOB100 of the level shifter control circuit CN-100 as the precharge signal PO, precharge can be performed prior to QB as a sampling pulse.
  • the level shifter control circuit CN of the flip-flop SR uses the NOR circuit (logic circuit) NR1, whereas the level shifter control circuit CN100 of the flip-flop SR-100 uses the switch (switch circuit) SW. ing. For this reason, Panores
  • the shift register can be operated at high speed.
  • the power described for the liquid crystal display device 1 in which the display unit 2, the data signal line driver 31, and the scanning signal line driver 4 are monolithically formed is not limited to this.
  • 4 and display unit 2 may be formed on different substrates.
  • FIG. 20 is a block diagram showing a configuration of the data signal line driver 41 according to the present embodiment.
  • the data signal line driver 41 is provided in place of the data signal line driver 31 in the liquid crystal display device 1 according to the first embodiment.
  • the data signal line driver 41 includes a level shifter LS, a shift register 41a, a sampling unit 31b, and an overlap prevention unit 31c.
  • the level shifter LS, the sampling unit 31b, and the overlap preventing unit 31c have the same configuration as that of the first embodiment.
  • Each flip-flop SRFF has CK pin, CKB pin, CINB1 pin to which set signal is input 'CINB2 pin, RB1 pin to which reset signal is input' RB2 pin, sampling signal QB (QB1 ⁇ QB2 ⁇ ⁇ QB pin that outputs QBn), precharge signal PO (P01 -P02) PO pin that outputs POn, signal for controlling the shift direction (signal for scan switching)
  • An SC terminal (not shown) to which SC is input is provided.
  • the scan switching signal SC is output from the control circuit 5 of the liquid crystal display device 1.
  • the CINB1 terminal of the first flip-flop SRFF1 and the final flip-flop The output signal S SPB ′ of the level shifter LS is input as a set signal to the CINB2 terminal of the flop SRFFd4.
  • the second and subsequent flip-flops SRFFd2 'SRFFdl ⁇ SRFFd 3' The CINB1 terminal of SRFFd4 is connected to the QB terminal in the flip-flop of the previous stage of each flip-flop.
  • the CINB2 terminal in the flip-flop up to the flip-flop SRF Fd3 in the first stage flip-flop SRFFdl is connected to the QB terminal in the flip-flop in the next stage of each flip-flop.
  • the output signal QB1 'QB2 ⁇ ⁇ ⁇ of the flip-flop signal two stages after each flip-flop is connected to the RB1 terminal in the flip-flops from the first flip-flop SRFFdl to the n + second flip-flop SRFFn.
  • ⁇ QBd4 is input.
  • the output signal QBd4 of the final flip-flop SRFFd4 is input to the RB1 terminal of the previous flip-flop SRFFd3, and the output signal QBd4 of its own is input to the RB1 pin of the final flip-flop SRFFd4. Is done.
  • the PO terminal in SRn is a delay circuit Pd (Pdl 'Pd2 ...) corresponding to each stage in the overlap prevention unit 31c. ⁇ ⁇ Connected to Pd n)
  • FIG. 21 is a block diagram showing a configuration example of each flip-flop SRFF (SRFFdl ⁇ SRFFd2 ⁇ SRFF1 ⁇ SRFFd4).
  • each flip-flop SRFF includes a level shift control circuit CN, a level shifter LS1, a set-reset type flip-flop SR-FF, a selector SELa, a selector SELb, an inverter II, an inverter It has twelve.
  • the configuration of the level shift control circuit CN, the level shifter LS1, and the flip-flop SR-FF is the same as that of each circuit in the first embodiment.
  • the selector SELa has input terminals SI1 and SI2 and an output terminal SO.
  • the input terminal SI1 of the selector SELa is connected to the CINB1 terminal of the flip-flop SRFF, and the input terminal SI2 is connected to the CINB2 terminal of the flip-flop SRFF.
  • the output terminal SO of the selector SELa is connected to the input terminal IN2 of the level shifter control circuit CN.
  • a signal SC for scanning switching is given to the selector SELa.
  • the selector SELb has the same configuration as the selector one SELa, and includes an input terminal SI1 'SI2 and an output terminal SO.
  • the input terminal SI1 of the selector SELb is connected to the RBI terminal of the flip-flop SRFF, and the input terminal SI2 is connected to the RB2 terminal of the flip-flop SRFF.
  • the output terminal SO of the selector SELb is connected to the input terminal of the inverter 12, and the output terminal of the inverter 12 is connected to the R terminal of the flip-flop SR-FF.
  • the selector SELb is supplied with a scan switching signal SC.
  • FIG. 22 is a block diagram showing a configuration example of the selector one SELa and the selector one SELb. As shown in this figure, the selector SELa 'SELb includes an inverter Sinv and switches Sswl ⁇ Ssw2.
  • the switch Sswl 'Ssw2 is an N-channel MOS transistor (TFT) in which the input signal is directly input to the gate and an analog that also has the power of the P-channel MOS transistor (TFT) in which the inverted signal is input to the gate. It is a switch.
  • Inverter Sinv inverts scan switching signal SC input to selector 1 SELa 'SELb, and can fully charge and discharge the capacity of the gate of the P-channel MOS transistor in switch SW1' SW2 Input to the gate while holding
  • each MOS transistor is a capacitive control terminal, and each switch Sswl'Ssw2 switches between conduction and non-conduction according to the charge voltage of the gate.
  • the input signal SI1 is input to one end of the channel path in the switch Sswl.
  • the input signal SI2 is input to one end of the channel path in the switch Sswl.
  • the other end of the channel path in the switch S swl and the other end of the channel path in the switch Ssw2 are connected together and become the output terminal SO.
  • the SELa 'SELb having such a configuration, when the scan switching signal SC is at a high level indicating forward scanning, each transistor of the switch Sswl is conducted and each transistor of the switch Ssw2 is non-conductive. Since it becomes conductive, the signal input to the input terminal SI1 is output as the output signal a from the output terminal SO.
  • each transistor of the switch Sswl is turned off and each transistor of the switch Ssw2 is turned on.
  • the signal input to terminal SI2 is output as output signal a'b.
  • FIG. 23 is a timing chart for each flip-flop SRFF when the shift direction is the forward direction.
  • the scan switching signal SC is at a high level indicating positive scan
  • the signal SENB from the selector SELa outputs the signal CINB1 as the output signal a, and the selector SELb outputs to the RB1 terminal.
  • the input signal RB1 is output as output signal b.
  • the signal RB1 that is input to the RB1 terminal of the flip-flop SRFF that is, the output signal QB of the flip-flop SRFF that is two stages later (however, the output signal QBd4 of the flip-flop SRFFd4 in the flip-flop SRFFd3 ⁇ SR FFd4) is low.
  • select The output signal b of the SELb SELb becomes low level, and the output signal Q ⁇ QB of the flip-flop SR—FF is reset to inactive level (signal Q is low level and signal QB is high level).
  • FIG. 24 is a timing chart of the data signal line driver 41 when the shift direction is the forward direction.
  • the flip-flop SRFFdl when the signal SSPB based on the start pulse SSPB output from the level shifter LS becomes low level, the precharge signal POdl output from the PO terminal is high. Become a level. Thereafter, when the clock signal SCK becomes high level, the sampling output signal QBdl becomes low level. Further, since the output signal Qdl is fed back to the level shifter control circuit CN, when the output signal QBdl becomes low level (the output signal Qdl is high level), the output signal POdl of the level shifter control circuit CN becomes low level. When the output signal QB1 of the flip-flop SRFF1 that is two stages behind becomes low level, the output signal QBdl of the flip-flop SRFFdl is reset to high level.
  • the level shifter control circuit CN in the second-stage flip-flop SRFFd2 CN The output signal POd2 becomes high level. After that, when the clock signal SCK goes low (clock signal SCKB goes high), the output signal QBd2 from the QB pin switches from high level to low level. As a result, the output signal POd2 of the level shifter control circuit CN becomes low level. After that, when the output signal QB2 of the flip-flop SRFF2 two stages later becomes low level, the output signal QBd2 of the flip-flop SRFFd2 is reset to high level.
  • the output signal of the third stage flip-flop SRFF1 The signal QBl is input to the RB terminal of the first stage flip-flop SRFFdl, so when the output signal QB1 of the third stage flip-flop SRFF1 switches to low level, the output signal QBdl of the first stage flip-flop SRFFdl Is reset to high level.
  • the output signal QB of the flip-flop SRFF in each stage becomes low level
  • the output signal QB force S of the flip-flop SR after the second stage must become S low level.
  • the same operation is performed until the high level is reset.
  • the flip-flop SRFFd3 ′ SRFFd4 functions as a dummy circuit for outputting timing for resetting the output signal QBn ⁇ 1′QBn of the flip-flop SRFFn—1 ′ SRFFn.
  • the signal of its own stage in each flip-flop SRFFk (k is an integer of 1 to n) is used.
  • the data signal line corresponding to the stage and the pixel capacitor are precharged.
  • the output signal Qk'QBk of the flip-flop SR-FFk is reset using the output signal of the flip-flop SRFFk + 2 after the second stage, and the sampling period ends.
  • FIG. 25 is a timing chart in each flip-flop SRFF when the shift direction is the reverse direction.
  • the scan switching signal SC is at a low level indicating reverse scanning
  • the signal SENB from the selector SELa outputs the signal CINB2 as the output signal a, and the selector SELb outputs to the RB2 terminal.
  • Input signal RB2 is output as output signal b.
  • the signal RB2 input to the RB2 terminal of the flip-flop SRFF that is, the output signal QB of the flip-flop that is two stages behind along the shift direction (reverse scan direction) (however, in the flip-flop SRFFd2 'SRFFdl, the flip-flop
  • the output signal QBdl of SRFFdl becomes low level
  • the output signal b of the selector SELb becomes low level
  • the output signal QQB of the flip-flop SR—FF is reset and inactive level (signal Q is low level, signal QB becomes high level).
  • FIG. 26 is a timing chart of the data signal line driver 41 when the shift direction is the reverse direction.
  • the flip-flop SRFFd4 when the signal SSPB based on the start pulse SSPB output from the level shifter LS becomes low level, the sampling signal POd4 output from the PO pin becomes high level. It becomes. After that, when the clock signal SCK goes high, the sampling output signal QBd4 goes low. Further, since the output signal Qd4 is fed back to the level shifter control circuit CN, when the output signal QBd4 becomes low level (the output signal Qd4 is high level), the output signal POd4 of the level shifter control circuit CN becomes low level. Then, when the output signal QBn of the flip-flop SRFFn that is two stages behind in the shift direction becomes low level, the output signal QBd4 of the flip-flop SR FFd4 is reset to high level.
  • the output signal QBn-1 of the flip-flop SRFFn-1 in the next stage becomes low level
  • the output signal QBd3 of the flip-flop SRFFd3 is reset to high level.
  • the flip-flop SRFFn3 Since the output signal QBd3 of the flip-flop SRFFd3 is input to the flip-flop SRFFn of the next stage (the third stage along the shift direction), when the output signal QBd3 goes low, the flip-flop SRFFn3 The output signal POn from the PO terminal at becomes high level. After that, when the clock signal SCK changes from low level to high level, the output signal QBn from the QB pin switches from high level to low level.
  • the output signal POn from the PO terminal goes low.
  • the output signal QBn of the flip-flop SRFFn is input to the RB2 terminal of the flip-flop SRFFd4
  • the output signal QBd4 of the flip-flop SRFFd4 is high level. Reset to.
  • the output signal QB of the flip-flop SRFF at each stage also goes low, and then the output of the flip-flop SR two stages later along the shift direction. The same operation is performed until the signal QB is reset to high level by the low level.
  • the flip-flop SRFFd2 'SRFFd1 functions as a dummy circuit for outputting a timing for resetting the output signals QB2 and QB1 of the flip-flops SRFF2 and SRFF1.
  • the data signal line driver 41 when the shift direction is the reverse direction (reverse scan), the data signal line and the pixel corresponding to that stage are used by using the signal of the own stage in each flip-flop SRFFk. Pre-charge the capacity. Then, the output signal Qk'QBk of the flip-flop SR-FFk is reset using the output signal of the flip-flop SRFFk-2 that is two stages later along the shift direction (reverse scan direction), and the sampling period is ended.
  • the data signal line driver 41 uses the signal of its own stage in each flip-flop SRFF to determine the data signal line and pixel capacitance corresponding to that stage, regardless of the shift direction. Pre-charging can be performed.
  • the output signal Q′QB of the flip-flop SR-FF can be reset by using the output signal of the flip-flop SRFF that is two stages behind in the shift direction, and the sampling period can be ended.
  • the data signal line driver 41 uses the signal of its own stage in each flip-flop SRFF, and precharges the data signal line and the pixel capacity corresponding to that stage. Therefore, for example, as shown in Patent Document 3 described above, a bidirectional shift register It is not necessary to provide a precharge signal switching circuit for selecting the output stage of the precharge circuit drive signal according to the direction of rotation.
  • the precharge circuit drive signal from the output stage two stages before, and the two stages behind the precharge circuit drive signal is not necessary.
  • the configuration of the data signal line driver 41 can be simplified, and the size of the data signal line driver 41 and the size of the wiring area that runs around the data signal line driver 41 can be reduced.
  • the panel outer size can be reduced and the ratio of the display area size to the panel outer size can be increased.
  • the shift register 41a is described as being composed of a multi-stage set'reset type flip-flop SRFF, but is not limited thereto.
  • the shift register circuit SRC has a configuration in which the level shifter LSI in the flip-flop SRFF is replaced with a switch circuit ASW, and the CKB terminal is non-connected.
  • Switch circuit ASW consists of inverter Iasw, N-channel MOS transistor (TFT) NTasw whose input signal is directly input to the gate, and P-channel MOS transistor whose inverted signal is input to the gate (TFT) It consists of PTasw.
  • Inverter Iasw inverts the output signal (output signal PO) of control circuit CN, Input to the gate of MOS transistor PTasw with sufficient capacity to charge / discharge.
  • the configuration of the control circuit CN is the same as the configuration of the level shifter control circuit described above.
  • the output of the inverter Iasw is input to the gate of an N-type MOS transistor N55.
  • the source of transistor N55 is connected to the low-side power supply Vssd, and the drain is connected to the input terminal of inverter II.
  • each MOS transistor is a capacitive control terminal, and switches between conductive and non-conductive according to the charge voltage of the gate.
  • One end of the channel path in each MOS transistor is connected to the CK terminal.
  • the forward clock signal (clock signal) SCK is input to the CK pin of the odd-numbered shift register circuit SRCdl 'SRCl' S RC3 ..., and the even-numbered shift register circuit SRCd2 ⁇ SRC2 ⁇ SRC4 ⁇ ⁇ ⁇ ⁇
  • the inverted clock signal (clock signal) SCKB is input to the CK pin.
  • FIG. 28 is a timing chart in each shift register circuit SRC when the shift direction is the forward direction (positive scan).
  • the selector SELa since the scan switching signal SC is at a high level indicating a positive scan, the selector SELa outputs the signal CINB1 input to the CINB1 pin as the output signal a, and the selector SELb outputs to the RB1 pin.
  • the input signal RB1 is output as output signal b.
  • each MOS transistor PTaswNTasw in the switch circuit ASW becomes conductive.
  • the signal RB1 input to the RB1 terminal of the shift register circuit SRC that is, the output signal QB of the shift register circuit SRC that is two stages behind (however, the output signal QBd4 of the flip-flop SRCd4 in the shift register circuit SRCd3 • SRCd4 )
  • the output signal b of the selector SELb becomes low level
  • the output signal Q ⁇ QB of the shift register circuit SRC is reset and inactive level (signal Q is low level, signal QB is high level) It becomes.
  • FIG. 29 is a timing chart in each shift register circuit SRC when the shift direction is the reverse direction (reverse scan).
  • the scan switching signal SC is at a low level indicating reverse scanning
  • the signal CINB2 input from the selector SELb to the CINB2 pin is output as the output signal a, and from the selector SELb to the RB2 pin.
  • Input signal RB2 is output as output signal b.
  • each MOS transistor PTaswNTasw in the switch circuit ASW becomes conductive.
  • the signal RB2 input to the RB2 terminal of the shift register circuit SRC that is, the output signal QB of the shift register circuit two stages later in the shift direction (reverse scan direction)
  • the shift register circuit SRCd2 'In SRCdl when the output signal QBdl of the shift register circuit SRCdl becomes low level, the output signal b of the selector SELb becomes low level, and the output signal Q ⁇ QB of the flip-flop SR—FF is reset to the inactive level ( Signal Q is low level and signal QB is high level).
  • the data signal line driver 41 operates in substantially the same manner as when using the above-described flip-flop SRFF even when the shift register circuit SRC as shown in FIG. 27 is used.
  • the force described for the case where the shift register circuit SRC is provided in the bidirectional shift register 41a is not limited to this.
  • the shift register 31a may be provided in the shift register 31a of the first embodiment.
  • the selector 1 SELa is omitted, and the level shifter control circuit CN (in this case, the control circuit is not the level shifter control circuit, but the circuit configuration is the same), the IN2 terminal and the CINB1 terminal (CINB terminal) Connect the input terminal of inverter 12 and the RB1 terminal (RB terminal) by omitting the selector SELb!
  • the display unit 2 the data signal line driver 41, and the scanning signal line driver 4 may be formed monolithically on the same substrate, or may be formed on separate substrates. .
  • the present invention is not limited to this.
  • it is necessary to charge wiring capacitance such as an organic EL display device. Any display device may be used as long as it is a certain display device.
  • the drive circuit of the display device of the present invention includes the first switch for each of the plurality of signal supply lines provided in the display device, and the writing to each of the signal supply lines is performed.
  • a plurality of stages of pulse generating means for generating a timing pulse for conducting the first switch, and a timing pulse for each of the signal supply lines.
  • a precharge circuit that includes a second switch for each of the signal supply lines and performs precharge to each of the signal supply lines by conduction of each of the second switches.
  • each of the pulse generation means receives the timing pulse output from the pulse generation means of the preceding stage, and the timing pulse becomes an active level that makes the first switch conductive.
  • each of the pulse generation means itself outputs the timing level of the active level.
  • the precharging pulse is output.
  • each of the pulse generation means makes the signal supply line spare by conducting the second switch corresponding to the signal supply line that performs writing based on the timing pulse output by itself.
  • a precharge pulse for charging is output.
  • the precharging node for precharging the signal supply line to be written based on the timing pulse output from the first-stage pulse generation means or the first-stage pulse generation means and the second-stage pulse generation means which has been conventionally required.
  • each of the output lines of the timing pulse is precharged with the signal supply line for writing at the timing panel, out of the active level of the timing pulse provided to the output line. It is also possible to provide an anti-overlapping means that removes the overlapping portion of the precharging pulse for the active level of the precharging pulse for allowing the second switch to pass through! .
  • the overlap prevention means force provided in each output line of the timing pulse Of the active level period of the timing pulse provided in each output line, writing is performed with the timing pulse. A spare for precharging the signal supply line An overlapping portion with the active level period of the charging pulse is removed. Therefore, for example, even if a flip-flop output is used in which the rear end of the precharge charging active level period and the front end of the timing pulse active level period are synchronized, the active level of the precharging pulse It is ensured that the first switch for sampling and the second switch for pre-charging, which are provided in each signal supply line, are connected at the same time. It can be prevented. For this reason, the writing signal and the precharge potential collide on the signal supply line t, and the occurrence of the situation can be surely avoided.
  • the apparatus further comprises delay means for delaying the precharge pulses output from the pulse generation means and outputting the delayed pulses to the second switches and the overlap prevention means, wherein the overlap prevention means includes the timing Of the active level of the pulse, the configuration that removes the overlap with the active level of the precharge pulse output from the delay means.
  • the overlap preventing means removes an overlapping portion of the active period of the timing pulse with the active period of the precharging pulse output from the delay means. Therefore, since the amount of cutting off the front end of the active period of the timing pulse is increased, the overlapping of the timing pulses can be prevented. If the timing pulses overlap, the video signal lines will fluctuate, causing the display uniformity to deteriorate and image quality to be impaired. As described above, the timing pulses overlap each other. By preventing the deterioration of display uniformity can be prevented.
  • each of the pulse generation means outputs the timing pulse output by itself when the timing pulse output from the pulse generation means at a stage subsequent to the pulse generation means reaches an active level.
  • the first switch is set to a non-active level, and the delay time of the precharging pulse by the delay means is output from the subsequent pulse generation means to the pulse generation means by a predetermined number of stages.
  • the timing pulse output from each of the pulse generating means after the timing pulse becomes active level may be longer than the time until it becomes inactive level. Yes.
  • the active level of the timing pulse output from each of the pulse generating means, and the active level of the timing pulse output from the pulse generating means of the subsequent stage to the respective pulse generating means by a predetermined number of stages It is possible to reliably remove the overlapping portion. Accordingly, it is possible to reliably prevent a reduction in display uniformity.
  • Each of the pulse generation means includes a set-reset type flip-flop that outputs the timing pulse, and a control means that controls a set signal of the flip-flop, and the control means includes the control means.
  • the control means includes the control means.
  • a clock signal or a signal obtained by transforming the clock signal is used as a set signal of the flip-flop, and the flip-flop receives a timing pulse output from a pulse generation means that is a predetermined number of stages after the pulse generation means provided with the flip-flop.
  • a configuration may be used in which a reset signal is used.
  • the control means includes the control means when the timing pulse output from the signal line selection means preceding the pulse generation means provided in the control means is at an active level.
  • the timing pulse output from the pulse generating means is at a non-active level, the clock signal or a signal obtained by transforming the clock signal is set as the flip-flop set signal. Therefore, it is a period in which the signal supply line corresponding to the pulse generation means in the preceding stage of each pulse generation means is written, and before the start of writing to the signal supply line corresponding to each of the pulse generation means.
  • it is possible to appropriately precharge the signal supply line corresponding to each of the pulse generating means.
  • the odd-numbered pulse generation means uses either the forward clock signal or the inverted clock signal as the clock signal, and the even-numbered pulse generation means uses the clock signal as the clock signal. As a configuration using the other signal, too.
  • the shift register is a bidirectional shift register capable of switching a shift direction in which the plurality of stages of pulse generation means sequentially output timing pulses, and each of the pulse generation means includes the pulse generation means. And a first selector for selecting a timing pulse output from the pulse generation means which is the preceding stage in the shift direction and inputting the timing pulse to the control means, and a predetermined number of stages for each pulse generation means in the shift direction. It is also possible to have a second selector means for selecting a timing pulse output from the pulse generation means at the subsequent stage and inputting it as a reset signal to the flip-flop.
  • the number of output lines of each timing pulse, the number of output lines of each precharge pulse, and the number of signal supply lines correspond to each other, and the second switches are sequentially set.
  • Each of the first switches is turned on so that the conduction period of each of the first switches overlaps the conduction period of the second switch corresponding to the signal supply line to which writing is performed by the conduction of each first switch. It is also possible to make 1 switch sequentially conductive! ,.
  • the number of output lines of each timing pulse, the number of output lines of each of the precharging pulses, and the number of groups in which the predetermined number of the signal supply lines is one unit correspond to each other.
  • the second switches are turned on simultaneously in the group and sequentially in the groups, and the conduction period of the first switch overlaps the conduction period of the second switch. 1 switch in the above group at the same time and for each group As a configuration to sequentially conduct to ,.
  • a so-called multipoint simultaneous drive type drive circuit or a phase expansion type drive circuit that sequentially writes a plurality of signal supply lines by a timing pulse output from each of the pulse generation means.
  • the drive circuit for precharging for precharging the signal supply line for writing based on the timing pulse output from the first-stage pulse generating means or the first-stage and second-stage pulse generating means.
  • the size of the driving circuit of the display device can be reduced. Note that in the multi-point simultaneous drive type drive circuit and the phase expansion type drive circuit, the number of wirings routed around the drive circuit is large. Therefore, by reducing the size of the drive circuit, the display provided with the drive circuit is provided. The area of the non-display area in the device can be particularly effectively reduced.
  • the display device of the present invention includes a plurality of pixels, a data signal line as a plurality of signal supply lines provided corresponding to the pixels, a scanning signal line as a plurality of signal supply lines, and a write signal.
  • the display device includes any of the above-described display device drive circuits as the data signal line driver.
  • the present invention can be suitably used for a data signal line driving circuit or the like in a display device such as an image display device.

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Abstract

　各フリップフロップ（ＳＲ１・ＳＲ２・…）からの出力信号（ＱＢ）を用いて各データ信号線へのサンプリング信号（ＳＭＰ１・ＳＭＰ２・…）を生成するとともに、フリップフロップ（ＳＲ１・ＳＲ２・…）における出力端子（ＰＯ）からの出力信号を用いて、上記各サンプリング信号（ＳＭＰ１・ＳＭＰ２・…）が出力されるデータ信号線と同じデータ信号線を予備充電するためのプリチャージ信号（ＰＳＭＰ１・ＰＳＭＰ２・…）を生成する。また、ＮＯＲ回路（ＮＯＲ１・ＮＯＲ２・…）を備えることにより、プリチャージ信号（ＰＳＭＰ１・ＰＳＭＰ２・…）と各サンプリング信号（ＳＭＰ１・ＳＭＰ２・…）とのアクティブ期間の重なりを防止する。これにより、予備充電回路を内部に備え、信号供給線に予備充電電源から予備充電を行う表示装置の駆動回路において、シフトレジスタの段数を削減し、回路を小型化することができる。

Description

明 細 書
表示装置の駆動回路、および、それを備えた表示装置
技術分野
[0001] 本発明は、表示装置の信号供給線に先んじて予備充電を行った後に書き込みの ための信号を供給する駆動回路、および、それを備えた表示装置に関するものであ る。
背景技術
[0002] 点順次駆動のアクティブマトリクス型液晶表示装置では、液晶パネルの交流駆動を 行う際、各画素が安定して所望の電荷量だけ充電されるように、データ信号線を介し て画素にビデオ信号を供給する前に各データ信号線を予備充電 (プリチャージ)する ことが行われる。この場合、全データ信号線に一度に予備充電を行うようにすると、全 データ信号線の配線容量の合計が大きいために、予備充電電源の駆動能力を高く しなければならない。この問題を解決することのできる技術として、少ないデータ信号 線の単位ごとに予備充電を行う技術がある。
[0003] 例えば、日本国公開特許公報である特開平 7— 295520号公報（1995年 11月 10 日公開）には、 1つのデータ信号線にビデオ信号を出力するときに、データ信号線ド ライバのシフトレジスタから出力されるビデオ信号をサンプリングするための信号を用 いて、他の 1つのデータ信号線のスィッチを ON状態にし、予備充電電源から予備充 電を行うようにする構成が開示されて！ヽる。
[0004] 特開平 7— 295520号公報では、点順次でデータ信号線にビデオ信号を出力する ために、 TFTを含む MOSFETなどの容量性の制御端子 (例えばゲート）を有するス イッチが各データ信号線に設けられ、その制御端子の充電電圧を制御して導通と非 導通とを点順次で切り換える。このスィッチを点順次で切り換える制御信号 (例えばゲ ート信号）は、一般に複数段のフリップフロップ力 なるシフトレジスタによって水平方 向にシフトされて出力される。また、各データ信号線には、予備充電を行うために点 順次で導通と非導通とが切り換わる同様のスィッチも別に設けられる。
[0005] 特開平 7— 295520号公報の構成によれば、予備充電を行うための回路をデータ 信号線ドライバの内部に設けることによって、液晶表示装置の十分な額縁面積を確 保するなど、予備充電回路の面積低減を図ることができるようになって 、る。
[0006] ところが、特開平 7— 295520号公報のデータ信号線ドライバでは、ビデオ信号を サンプリングするためのサンプリング用のスィッチを開閉する信号を、他のデータ信 号線の予備充電用のスィッチを開閉する信号としても利用しているので、表示の均一 性が低下するなどして表示品位が劣化するといつた問題がある。
[0007] つまり、交流駆動する上で行う予備充電は、各データ信号線及び画素容量の電位 を、前回のビデオ信号のサンプリング時に対して極性反転させるほど大きく変化させ るように行うため、このときのスィッチのスイッチングは大きなインパルス状の充電電流 を伴う。上記スィッチの制御端子が容量性であるので、この大きな充電電流の比較的 高い周波数成分が制御端子の容量を介してスィッチの制御信号回路に伝達されて 制御信号回路の電位を揺動させ、さらにビデオ信号書き込み用のスィッチの制御端 子を介して、データ信号線に供給されるビデオ信号の揺動を引き起こす虞がある。こ のようなビデオ信号の揺動は、表示の均一性が低下するなどして表示品位を劣化さ せる。
[0008] このような課題を解決するものとして、本願出願人が先に出願して日本国公開特許 公報として既に公開された特開 2004— 54235号公報（2004年 2月 19日公開）には 、サンプリング用のスィッチを開閉する信号の出力回路と、予備充電用のスィッチを 開閉する信号の出力回路とが共用されな 、構成が開示されて!、る。これによれば、 予備充電に伴ってデータ信号線に流れる大きな電流力 予備充電用のスィッチの容 量性の制御端子を介して、そのときに書き込みを行っているデータ信号線に書き込 むべきビデオ信号の電位を揺動させることを回避することができる。
[0009] 以下、図 30および図 31を用いて、上記特開 2004— 54235号公報に開示されて V、るデータ信号線ドライバの一構成例にっ 、て説明する。
[0010] 図 30に示すように、データ信号線ドライバ 131は、シフトレジスタ 131aとサンプリン グ部 131bとを備えている。そして、シフトレジスタ 131aは、複数段のセット'リセット型 のフリップフロップ5 ' 5 £2〜'を備ぇ、各段に対応するように、スィッチ回路 aswl •asw2 ' " -とを備えている。 [0011] フリップフロップ5 '5 £2'5 £3〜'の出カは順に、出力信号 dql'ql'q2'"-で ある。このうち、 2段目以降のフリップフロップ srff2以降の出力信号 ql'q2'"'が、サ ンプリング部 131bが備えるバッファ Buf 1 'Buf2'…を介してスィッチ v_aswl -v_asw 2····に入力される。サンプリング部 3Bのスィッチ v_aswl'v_asw2'"-は、容量性の 制御端子 (例えばゲート）を有するスィッチであり、出力信号 ql 'q2'…の入力にて導 通する。導通すると、共通に入力されたアナログのビデオ信号 VIDEOの電位を、デ ータ信号線 sll'sl2'…に出力する。つまり、出力信号 ql'q2'"'が、ビデオ信号 VID EOのサンプリングのタイミングパルスである。
[0012] また、これら出力信号 dql'ql'q2'"'は順に、スィッチ回路 aswl 'asw2'asw3' ··· の制御信号としても入力される。スィッチ回路 aswl'asw2'…は、導通すると、奇数 段であればクロック信号 sckを取り込んで出力し、偶数段であればクロック信号 sckb を取り込んで出力する。クロック信号 sckbはクロック信号 sckの反転信号である。
[0013] そして、これらスィッチ回路 aswl' asw2'…の出力は順に、出力信号 dsrl 'srl 'sr 2·…であり、これら出力信号が、次段のフリップフロップ srffのセット信号となると共に 、前段のフリップフロップ srffのリセット信号となり、かつ、ここでは、サンプリング部 13 lbのスィッチ p_asw2'p_asw3'…への入力信号となる。また、初段のフリップフロップ srff 1には、スタートパルス sspがセット信号として入力され、このスタートパルス sspが 、スィッチ p_aswlへの入力信号にもなる。
[0014] これらサンプリング部1311)のスィッチ _&5 1' _&5 2'"'は、スィッチ v_aswl -v_a sw2'…と同様に、容量性の制御端子を有するスィッチであり、スタートパルス ssp'出 力信号 dsrl 'srl' sr2'…の入力にて導通し、導通すると、共通に入力された予備充 電電位 PVIDをデータ信号線 sll'sl2'…に出力する。つまり、スタートパルス ssp'出 力信号 dsRl · sr 1 · sr2 · · · ·が、予備充電のための制御信号である。
[0015] データ信号線 sll · sl2 · · · ·には、直交するように走査信号線 gll · gl2 · · · ·が設けられ ている。そして、データ信号線 siと走査信号線 glとの交点にはマトリクス状に画素 Pix 1—1 · Pixl— 2 ····が形成されて!、る。
[0016] 図 31は、上記の構成のデータ信号線ドライバ 131のタイミングチャートである。スタ ートパルス sspが入力されると、これがスィッチ p_aswlにも入力され、データ信号線 si 1が予備充電される。このとき、スィッチ v_aswlは非導通であるので、予備充電電位 PVIDとビデオ信号 VIDEOとがデータ信号線 sll上で衝突することはない。
[0017] また、スタートパルス sspが入力されることで、フリップフロップ srfflより出力信号 dq 1が出力され、これによつてスィッチ回路 aswlが導通し、クロック信号 sckを取り込ん で出力信号 dsrlを出力する。出力信号 dsrlはフリップフロップ srff 2のセット信号とな り、フリップフロップ srff2は出力信号 qlを出力する。
[0018] 出力信号 qlが出力されることで、スィッチ asw2が導通し、スィッチ asw2はクロック 信号 sckbを取り込んで出力信号 srlを出力する。また、出力信号 qlはタイミングパル スとしてバッファ Buflを介してスィッチ v_aswlを導通させる。これにより、データ信号 線 sllはビデオ信号 VIDEOが供給される。このときすでにスタートパルス sspは Low になっているため、スィッチ p_aswlは非導通となっている。したがって、このときも、予 備充電電位 PVIDとビデオ信号 VIDEOとがデータ信号線 sll上で衝突することはな い。
[0019] また、出力信号 dsrlによってスィッチ p_asw2が導通するので、ビデオ信号 VIDEO がデータ信号線 sllに出力されると同時に、データ信号線 sl2が予備充電される。
[0020] このようにして、データ信号線 sinの予備充電を行った後にデータ信号線 sinにビデ ォ信号 VIDEOを供給し、このビデオ信号 VIDEOの供給の間にデータ信号線 si (n + 1)の予備充電を行うと 、う動作を順次繰り返し、点順次でサンプリングが行われて いく。
[0021] また、 日本国公開特許公報である特開平 11— 218738号公報（1999年 8月 10日 公開）には、双方向シフトレジスタを備え、反転表示を行う電気光学装置において、 プリチャージ信号をデータ線に線順次で書き込む技術が記載されて 、る。この文献 に記載されている技術では、サンプリング回路駆動信号の出力段の 2段前の出力段 から、プリチャージ回路駆動信号の出力を行うようになっており、プリチャージ信号切 替回路によって、双方向シフトレジスタのシフト方向に応じてプリチャージ回路駆動信 号の出力段を選択するようになって 、る。
[0022] なお、本願出願人が先に出願して日本国公開特許公報として公開された特開 200 1—135093号公報（2001年 5月 18日公開）には、シフトレジスタの各段を構成する セット ·リセット型フリップフロップの出力を受けてクロック信号をスィッチ回路によって 取り込み、このクロック信号を次段のセット'リセット型フリップフロップのセット信号とす る構成が開示されている。また、本願出願人が先に出願して日本国公開特許公報と して公開された特開 2001— 307495号公報（2001年 11月 2日公開）および特開 20 00— 339985号公報（2000年 12月 8日公開）には、シフトレジスタの各段を構成す るセット'リセット型フリップフロップの出力を受けてクロック信号を取り込み、このクロッ ク信号のレベルシフトを行って次段のセット'リセット型フリップフロップのセット信号と する構成が開示されている。
[0023] しかしながら、上記特開平 7— 295520号公報および特開 2004— 54235号公報 の技術では、 1つのデータ信号線にビデオ信号を出力する前に、そのデータ信号線 に対するビデオ信号の出力段よりも前の出力段の信号を用いて、予備充電を行うよう になっている。
[0024] このため、 1番目のデータ信号線、もしくは、 1番目および 2番目のデータ信号線の 予備充電を行うために、シフトレジスタの前段に予備充電用の出力段 (ダミー段、ダミ 一回路)を追加する必要があり、駆動回路の面積が大きくなつてしまう。なお、例えば 2段前の出力を用いて予備充電を行う構成では、ダミー段を 2段設ける必要がある。
[0025] さらに、ダミー段の占有面積が増加することにカ卩えて、配線の引き回しのための面 積も増大し、表示エリア外の額縁の面積が増加する。したがって、例えば、携帯用機 器等に搭載される表示装置のように、小型であること、小型化のために表示エリア外 の額縁が狭 、ことが要求される表示装置には適さな 、。
[0026] また、特開平 11— 218738号公報の技術では、双方向シフトレジスタのシフト方向 に応じてプリチャージ回路駆動信号の出力段を選択するためのプリチャージ信号切 替回路を備える必要がある。このプリチャージ信号切替回路には、各シフト方向に対 して 2段前の出力段からのプリチャージ回路駆動信号と、 2段後ろの出力段からのプ リチャージ回路駆動信号とが入力される。したがって、プリチャージ信号切替回路の 占有面積、および配線の引き回し面積が増大し、駆動回路の大型化を招いてしまう。
[0027] このように、従来の表示装置の駆動回路には、予備充電を行うために、駆動回路の 面積および配線の引き回し面積が増大してしまうという問題があった。なお、上記した 特開 2001— 135093号公報、特開 2001— 307495号公報、特開 2000— 339985 号公報では、予備充電に関して何の開示も示唆もして ヽな ヽ。
発明の開示
[0028] 本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、予備充電 回路を内部に備えた表示装置の駆動回路の面積を小型化すること、および、その駆 動回路を備えた、表示エリアの広い表示装置を提供することにある。
[0029] 本発明の表示装置の駆動回路は、上記の課題を解決するために、表示装置に設 けられた複数の信号供給線のそれぞれに対して第 1スィッチを備え、上記各信号供 給線に対する書き込み信号の書き込みを上記各第 1スィッチの導通により行う書き込 み回路と、上記第 1のスィッチを導通させるためのタイミングノ ルスを生成するパルス 生成手段を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力す るシフトレジスタと、上記信号供給線のそれぞれに対して第 2スィッチを備え、上記各 信号供給線への予備充電を上記各第 2スィッチの導通により行う予備充電回路とが 設けられた表示装置の駆動回路において、上記各パルス生成手段は、それぞれの 前段の上記パルス生成手段カゝら出力される上記タイミングパルスを入力され、当該タ イミングパルスが上記第 1スィッチを導通させるアクティブレベルになった後、上記各 パルス生成手段自身がアクティブレベルの上記タイミングパルスを出力するまでの期 間中に、上記各パルス生成手段自身が出力するタイミングパルスに基づ 、て書き込 みを行う上記信号供給線に対応する上記第 2スィッチを導通させて当該信号供給線 を予備充電するための予備充電用パルスを出力することを特徴としている。
[0030] 上記の構成によれば、上記各パルス生成手段は、自身が出力するタイミングパルス に基づいて書き込みを行う上記信号供給線に対応する上記第 2スィッチを導通させ て当該信号供給線を予備充電するための予備充電用パルスを出力する。これにより 、従来必要であった、初段の上記パルス生成手段もしくは初段および 2段目のパルス 生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を 予備充電するための予備充電用ノ ルスを出力するためのダミー回路を設ける必要が なくなる。したがって、予備充電回路を内部に備えた表示装置の駆動回路の面積、 および上記駆動回路の周囲に引き回す配線の面積を小型化することができる。 [0031] 本発明の表示装置は、上記の課題を解決するために、複数の画素と、上記画素に 対応して設けられる複数の信号供給線としてのデータ信号線および複数の信号供給 線としての走査信号線と、書き込み信号としてのビデオ信号を上記データ信号線お よび上記画素に書き込むデータ信号線ドライバと、上記ビデオ信号を書き込む画素 を選択するために上記走査信号線に書き込み信号としての走査信号を書き込む走 查信号線ドライバとを備えた表示装置であって、上記の表示装置の駆動回路を、上 記データ信号線ドライバとして備えて 、ることを特徴として 、る。
[0032] 上記の構成によれば、表示装置の駆動回路のサイズを小さくすることができるので 、表示部における額縁面積、すなわち非表示領域の面積を小さくし、表示エリアの広 い表示装置を実現できる。
図面の簡単な説明
[0033] [図 1]本発明の一実施形態に力かるデータ信号線ドライバの構成を示すブロック図で ある。
[図 2]本発明の一実施形態に力かるデータ信号線ドライバが備えられる表示装置の 構成を示すブロック図である。
[図 3]図 2の表示装置における画素の構成を示すブロック図である。
[図 4]本発明の一実施形態に力かるデータ信号線ドライバに備えられる、フリップフロ ップの構成を示すブロック図である。
[図 5]本発明の一実施形態に力かるデータ信号線ドライバに備えられる、レベルシフ タ制御回路の構成を示すブロック図である。
[図 6]本発明の一実施形態に力かるデータ信号線ドライバに備えられる、レベルシフ タの構成を示すブロック図である。
[図 7]図 4のフリップフロップ内に備えられる、フリップフロップの構成を示すブロック図 である。
[図 8]図 8のフリップフロップの動作に関わる信号のタイミングチャートである。
[図 9]図 4に示したフリップフロップの動作に関わる信号のタイミングチャートである。
[図 10]図 4に示したフリップフロップを備えてなるシフトレジスタ部の動作に関わる信 号のタイミングチャートである。 圆 11]本発明の一実施形態に力かるデータ信号線ドライバにおける、重なり防止部 に備えられる遅延回路の構成を示すブロック図である。
[図 12]図 11に示した遅延回路の動作に関わる信号のタイミングチャートである。 圆 13]本発明の一実施形態に力かるデータ信号線ドライバにおける、重なり防止部 に備えられるバッファ回路の構成を示すブロック図である。
圆 14]本発明の一実施形態に力かるデータ信号線ドライバにおける、重なり防止部 のタイミングチャートである。
圆 15]本発明の一実施形態に力かるデータ信号線ドライバにおける、サンプリング部 の一構成例を示すブロック図である。
圆 16]本発明の一実施形態に力かるデータ信号線ドライバにおける、サンプリング部 の他の構成例を示すブロック図である。
圆 17]本発明の一実施形態に力かるデータ信号線ドライバにおける、サンプリング部 のさらに他の構成例を示すブロック図である。
圆 18]本発明の一実施形態に力かるデータ信号線ドライバに、フリップフロップに代 えて備えられる、シフトレジスタブロックの構成を示すブロック図である。
[図 19]図 18のシフトレジスタブロックの動作に関わる信号のタイミングチャートである。 圆 20]本発明の他の実施形態にカゝかるデータ信号線ドライバの構成を示すブロック 図である。
圆 21]本発明の他の実施形態に力かるデータ信号線ドライバに備えられる、フリップ フロップ SRFFの構成を示すブロック図である。
[図 22]図 21のフリップフロップに備えられるセレクタ一の構成を示すブロック図である
[図 23]図 21のフリップフロップの動作に関わる信号の、シフト方向が順方向の場合の タイミングチャートである。
圆 24]本発明の他の実施形態に力かるデータ信号線ドライバの動作に関わる信号の 、図 21のフリップフロップを順方向にシフトさせた場合のタイミングチャートである。
[図 25]図 21のフリップフロップの動作に関わる信号の、シフト方向が逆方向の場合の タイミングチャートである。 [図 26]本発明の他の実施形態に力かるデータ信号線ドライバの動作に関わる信号の 、図 21のフリップフロップを逆方向にシフトさせた場合のタイミングチャートである。
[図 27]本発明の他の実施形態に力かるデータ信号線ドライバに、図 21のフリップフロ ップに代えて備えられる、シフトレジスタ回路の構成を示すブロック図である。
[図 28]図 27のシフトレジスタ回路の動作に関わる信号の、シフト方向が順方向の場 合のタイミングチャートである。
[図 29]図 27のシフトレジスタ回路の動作に関わる信号の、シフト方向が逆方向の場 合のタイミングチャートである。
[図 30]従来のデータ信号線ドライバの構成を示すブロック図である。
[図 31]図 22のデータ信号線ドライバの動作に関わる信号のタイミングチャートである
[図 32]本発明の一実施形態に力かるデータ信号線ドライバに備えられる、フリップフ 口ップの変形例を示すブロック図である。
[図 33]図 32に示したフリップフロップに備えられるレベルシフタ制御回路の構成を示 すブロック図である。
[図 34]図 32に示したフリップフロップに備えられるレベルシフタの構成を示すブロック 図である。
[図 35]図 32に示したフリップフロップの動作に関わる信号のタイミングチャートである
発明を実施するための最良の形態
[0034] 〔実施形態 1〕
本発明の一実施形態について、図を用いて説明する。図 1は、本実施形態にかか る表示装置の駆動回路である、データ信号線ドライバ 31の構成を示すブロック図で ある。データ信号線ドライバ 31は、図 2に示すように、液晶表示装置 (表示装置） 1の データ信号線 SL1 ' SL2' · · ·を駆動するデータ信号線ドライバである。
[0035] (液晶表示装置 1)
液晶表示装置 1は画素の点順次かつ交流駆動を行うアクティブマトリクス型の液晶 表示装置であり、マトリクス状に配された画素 PIXを有する表示部 2と、各画素 PIXを 駆動するデータ信号線ドライバ 31および走査信号線ドライバ 4と、制御回路 5と、デ ータ信号線 SL1 · SL2 · · · ·および走査信号線 GL1 · GL2 · ···とを備えて!/、る。そして、 制御回路 5が各画素 PIXの表示状態を示すビデオ信号 VIDEOを生成し、このビデ ォ信号 VIDEOに基づ!/、て画像が表示されるようになって 、る。
[0036] 各画素 PIXは、相互に交差する m本の走査信号線 GLl〜GLmおよび n本のデー タ信号線 SLl〜SLnによって区画されて成るマトリクス状の各領域にそれぞれ配置さ れる。そして、データ信号線ドライバ 31および走査信号線ドライバ 4が、制御回路 5か ら入力される VIDEO信号を、データ信号線 SL 1〜SLnおよび走査信号線 GL 1〜G Lmを介して各画素 PIXに順次書き込んでいくことで画像表示を行う。
[0037] 図 3は、 j番目の走査信号線 GLjおよび i番目のデータ信号線 SLjによって区画され る領域に配置する画素 PIXの構成を示している。なお、各画素 PIXの構成は同様で ある。
[0038] この図に示すように、画素 PIXは、スイッチング用トランジスタ（電界効果トランジスタ ) SWと、画素容量 Cpとからなる。画素容量 Cpは、液晶容量 Clcと、必要に応じて付 加される補助容量 Csとから構成されて 、る。
[0039] スイッチング用トランジスタ SWは、ゲートが走査信号線 GLに接続され、ソースがデ ータ信号線 SLに接続され、ドレインが画素容量 Cp (液晶容量 Clcおよび補助容量 C s)に接続されている。なお、画素容量 Cpの他方の電極は、全画素 PIXに共通の共 通電極線に接続されて!ヽる。
[0040] したがって、走査信号線 GLが選択されると、スイッチング用トランジスタ SWが導通 し、データ信号線 SLに印加された電圧が画素容量 Cpに印加される。一方、走査信 号線 GLの選択期間が終了して、スイッチング用トランジスタ SWが遮断されている間 、画素容量 Cpは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射 率は、液晶容量 Clcに印加される電圧によって変化する。したがって、走査信号線 G Lを選択し、データ信号線 SLへビデオ信号 VIDEOに応じた電圧を印加することで、 画素 PIXの表示状態を、ビデオ信号 VIDEOに合わせて変化させることができる。
[0041] 制御回路 5は、クロック信号 (正転クロック信号) SCKおよびその反転信号 (反転クロ ック信号） SCKB、スタートパルス SSPおよびその反転信号 SSPB、およびビデオ信 号 VIDEOを生成してデータ信号線ドライバ 31へ向けて出力する。また、制御回路 5 は、データ信号線ドライバ 31へ予備充電電位 PVIDを供給する。さらに制御回路 5は 、クロック信号 GCK、スタートパルス GSP、および信号 GPSを生成して走査信号線ド ライバ 4へ向けて出力する。
[0042] データ信号線ドライバ 31は、シフトレジスタ 3 laとサンプリング部 3 lbと重なり防止部 31cとレベルシフタ LSとを備えている。
[0043] ここで、データ信号線ドライバ 31には、各画素 PIXへの映像信号であるビデオ信号 VIDEOが時分割で伝送されている。そして、データ信号線ドライバ 31は、タイミング 信号となるクロック信号 SCK' SCKBと、スタートパルス SSPBをレベルシフタ LSによ つて所定の電圧に変換した信号 SSPB'とに基づいたタイミングで、ビデオ信号 VID EOから、各画素 PIXへの映像データを抽出する。具体的には、シフトレジスタ 31aが 、クロック信号 SCKのオンタイミングに同期してスタートパルス SSPB'を順次シフトす ることによって、クロック信号 SCKの半周期ずつタイミングが異なる出力信号 Sl〜Sn を生成し、サンプリング部 31bが、その各出力信号 Sl〜Snが示すタイミングで VIDE O信号をサンプリングして、各データ信号線 SLl〜SLnへ出力する。
[0044] 走査信号線ドライバ 4は、シフトレジスタ 4aを備えている。このシフトレジスタ 4aには 、クロック信 GCK、スタートパルス GSP、信号 GPSが入力される。そして、シフトレジ スタ 4aが、クロック信号 GCKに同期してスタートパルス GSPを順次シフトすることによ つて、所定の間隔ずつタイミングが異なる走査信号を各走査信号線 GL 1〜GLmへ 線順次に出力する。これにより、各画素 PIXに、ビデオ信号 VIDEOが順次書き込ま れ、画像表示が行われる。
[0045] なお、表示部 2と、データ信号線ドライバ 31およびゲートドライバ 4を含む周辺回路 とは、製造時の手間と配線容量と配線抵抗とを削減するために、同一基板上にモノ シリックに形成されている。また、より多くの画素 PIXを集積し、表示面積を拡大する ために、表示部 2、データ信号線ドライバ 31、および走査信号線ドライバ 4は、ガラス 基板上に形成された多結晶シリコン薄膜トランジスタカゝら構成されている。さらに、通 常のガラス基板 (歪み点が 600度以下のガラス基板)を用いても、歪み点以上のプロ セスに起因するソリゃタヮミが発生しないように、上記多結晶薄膜シリコントランジスタ は、 600度以下のプロセス温度で製造される。
[0046] (データ信号線ドライバ 31)
図 1に示したように、データ信号線ドライバ 31は、シフトレジスタ 31aとサンプリング 部 31bと重なり防止部 31cとレベルシフタ LSとを備えている。
[0047] (シフトレジスタ 3 la)
シフトレジスタ 31aは、複数段のセット'リセット型のフリップフロップ（パルス生成手 段） SR(SR1 ' SR2 · · ·· · SRn+ 2)力らなる。また、各フリップフロップ SRは、クロック 信号が入力される CK端子 'CKB端子と、セット信号が入力される CINB端子と、リセ ット信号が入力される RB端子と、プリチャージ用の信号 (予備充電用パルス) PO (P 01 -P02 · · · · · POn)を出力する PO端子と、サンプリング用の信号 (タイミングノ ルス ) QB (QB1 · QB2 · · · · · QBn)を出力する QB端子とを備えて ヽる。
[0048] 奇数段目のフリップフロップ SR1 ' SR3 '…では、 CK端子に正転クロック信号 (クロ ック信号) SCKが入力され、 CKB端子に反転クロック信号 (クロック信号) SCKBが入 力される。また、偶数段目のフリップフロップ SR2' SR4〜'では、 CK端子に反転クロ ック信号 (クロック信号) SCKBが入力され、 CKB端子に正転クロック信号 (クロック信 号） SCKが入力される。
[0049] また、 1段目のフリップフロップ SR1の CINB端子には、セット信号として、レベルシ フタ LSの出力信号 SSPB 'が入力される。 2段目以降のフリップフロップ SR2 · SR3 · ••••SRn+ 2の CINB端子には、各フリップフロップの前段のフリップフロップから出力 されたサンプリング用の信号（タイミングパルス） QB1 'QB2 · · ·· · QBn+ 1が入力され る。
[0050] また、 1段目力 n段目までのフリップフロップ SRI ' SR2 ·… · SRnにおける RB端子 には、各フリップフロップの 2段後ろのフリップフロップからの出力信号 QB3 'QB4' - ·· •QBn+ 2がリセット信号として入力される。また、 n+ 1段目のフリップフロップ SRn+ 1における RB端子には n+ 2段目のフリップフロップ SRn+ 2の出力信号 QBn+ 2が 入力され、 n+ 2番目のフリップフロップ SRn+ 2における RB端子には、自身の出力 信号 QBn+ 2が入力される。
[0051] また、 1段目力 n段目までのフリップフロップ SRI ' SR2 ·… · SRnにおける PO端子 は、重なり防止部 31cにおける各段に対応する遅延回路 Pd (Pdl 'Pd2 · · ·· · Pdn)に 接続されており、この PO端子力もプリチャージ用の信号 (予備充電用パルス) POが 出力される。
[0052] (フリップフロップ SR)
図 4は、各フリップフロップ SRの構成を示すブロック図である。この図に示すように、 各フリップフロップ SRは、レベルシフタ制御回路 CN、レベルシフタ LS1、セット'リセ ット型のフリップフロップ SR—FF、インバータ II、インバータ 12を備えている。
[0053] (レベルシフタ制御回路 CN)
図 5は、レベルシフタ制御回路（制御回路） CNの構成を示すブロック図である。この 図に示すように、レベルシフタ制御回路 CNは、 2つの入力端子 ΙΝ1 ·ΙΝ2と出力端子 CNOUTとを備えたノア（NOR)回路 NR1からなる。入力端子 IN1には、フリップフロ ップ SR—FFの出力信号 Qが入力される。入力端子 IN2には、各フリップフロップ SR における CINB端子への入力信号が入力される。そして、出力端子 CNOUTから、レ ベルシフタ LSIにおける ENA端子および各フリップフロップ SRにおける PO端子に、 出力信号 CNOが出力される。
[0054] (レベルシフタ LSI)
図 6は、レベルシフタ LSIの一構成例を示すブロック図である。このレベルシフタ LS 1は、大略的に、クロック信号 SCK, SCKBをレベルシフトする昇圧 '降圧部 21と、前 記クロック信号 SCK, SCKBの供給が不要な停止期間に、前記昇圧 ·降圧部 21へ の電力供給を遮断する電力供給制御部 22と、停止期間中、前記昇圧 ·降圧部 21と クロック信号 SCK, SCKBが伝送される信号線とを遮断する入力制御部 23, 24と、 前記停止期間中、前記昇圧'降圧部 21の入力スイッチング素子 (Pl l, P12)を遮断 する入力信号制御部 25, 26と、停止期間中、昇圧，降圧部 21の出力を所定の値に 維持する出力安定部 27とを備えて構成されている。
[0055] 前記昇圧'降圧部 21は、入力段の差動入力対であり、前記入力スイッチング素子と なるソースが互いに接続された P型の MOSトランジスタ Pl l, P12と、両トランジスタ P 11, P12のソースへ所定の電流を供給する定電流源 Icと、カレントミラー回路を構成 し、前記トランジスタ Pl l, P12のドレインにそれぞれ接続されて能動負荷となる N型 の MOSトランジスタ N13, N14と、差動入力対の出力を増幅する CMOS構造のトラ ンジスタ P15, N16とを備えて構成される。この図 6の構成は、トランジスタ P12側の 入力 CKを出力 LSOUTから正転出力する奇数番目のフリップフロップ SR1 · SR3 · …に備えられるレベルシフタ LSIの例を示しているけれども、偶数番目のフリップフロ ップ SR2' SR4' "'に備えられるレベルシフタ LSIの場合は、クロック信号 SCK, SC KBの入力が相互に振り替えて構成される。
[0056] 前記トランジスタ P11のゲートには、前記入力制御部 24を構成する N型の MOSトラ ンジスタ N31を介してクロック信号 SCKBが入力され、トランジスタ P12のゲートには 、前記入力制御部 23を構成する N型の MOSトランジスタ N33を介してクロック信号 S CKが入力される。また、前記トランジスタ P11のゲートは、前記入力信号制御部 26を 構成する P型の MOSトランジスタ P32を介してハイレベル Vddの駆動電圧の電源ラ インにプルアップされるようになっており、同様に前記トランジスタ P12のゲートは、前 記入力信号制御部 25を構成する P型の MOSトランジスタ P34を介してノ、ィレベル V ddの駆動電圧の電源ラインにプルアップされるようになって ヽる。そして前記トランジ スタ N31, N33, P32, P34のゲートには、共通に ENA端子に入力されたレベルシ フタ制御回路 CN力もの出力信号 CNO (イネ一ブル信号 ENA)が与えられる。
[0057] したがって、レベルシフタ制御回路 CNからの出力信号 CNOがアクティブのハイレ ベルとなると、前記トランジスタ N31, N33を介してトランジスタ Pl l, P12へのクロッ ク信号 SCKB, SCKの入力が許容されるとともに、トランジスタ P32, P34は遮断して いる。これに対して、レベルシフタ制御回路 CN力もの出力信号 CNOが非アクティブ のローレベルとなると、前記トランジスタ N31, N33は遮断し、クロック信号 SCKB, S CKの入力が阻止されるとともに、トランジスタ P32, P34が導通し、トランジスタ P11, P12のゲートがハイレベル Vddにプルアップされて、入力段の該トランジスタ Pl l, P 12は、確実にオフする。
[0058] 一方、前記トランジスタ N13, N14のゲートは、互いに接続されるとともに、トランジ スタ Pl l, N13のドレインに接続されている。これに対して、互いに接続されたトラン ジスタ P12, N14のドレインは出力端となり、前記トランジスタ P15, N16のゲートに 接続される。トランジスタ N13, N14のソースは、前記電力供給制御部 22を構成する N型の MOSトランジスタ N21を介して、ローレベル Vssdの駆動電圧の電源ラインに 接続されている。前記 MOSトランジスタ N21のゲートには、レベルシフタ制御回路 C Nからの出力信号 CNOが与えられる。
[0059] したがって、レベルシフタ制御回路 CNの出力信号 CNOがアクティブのハイレベル となると、前記トランジスタ N21を介して前記昇圧 ·降圧部 21へ電源供給が行われ、 レベルシフタ制御回路 CNの出力信号 CNOが非アクティブのローレベルとなると、前 記昇圧'降圧部 21への電源供給は停止される。
[0060] また、前記出力安定部 27は、停止期間における該レベルシフタ LSIの出力信号 L SOUTをローレベル Vssdの駆動電圧レベルに安定させる回路であり、ゲートにレべ ルシフタ制御回路 CNの出力信号 CNOが与えられ、前記トランジスタ P15, N16の ゲートを前記ハイレベル Vddの駆動電圧の電源ラインにプルアップ接続する P型の MOSトランジスタ P41から構成されて!、る。
[0061] 上述のように構成されるレベルシフタ LSIでは、レベルシフタ制御回路 CNの出力 信号が動作を示している場合 (ノヽィレベル）、トランジスタ N21, N31, N33が導通し 、トランジスタ P32, P34, P41が遮断する。この状態では、定電流源 Icからの電流は 、トランジスタ Pl l, N13、あるいはトランジスタ P12, N14を介した後、さらにトランジ スタ N21を介して流れる。また、両トランジスタ P12, P11のゲートには、クロック信号 SCK, SCKBが印加される。この結果、両トランジスタ Pl l, P12のゲートには、それ ぞれのゲート ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタ N13, N14は、能動負荷として働くので、トランジスタ P12, N14の接続点の電圧は、 前記クロック信号 SCK, SCKBの電圧レベル差に応じた電圧となる。当該電圧は、ト ランジスタ P15, N16で電力増幅された後、出力信号 OUTとして出力される。
[0062] 前記昇圧 '降圧部 21は、クロック信号 SCK, SCKBによって入力段のトランジスタ P 12, P11の導通 Z遮断を切り替える構成、すなわち電圧駆動型とは異なり、動作中、 入力段のトランジスタ P12, P11が常時導通する電流駆動型であり、上述のように両ト ランジスタ P12, P11のゲート ソース間電圧の比率に応じて定電流源 Icからの電流 を分流することによって、前記クロック信号 SCK, SCKBの振幅が入力段のトランジス タ P12, P11の閾値よりも低い場合であっても、何ら支障なぐクロック信号 SCK, SC KBをレベルシフトできる。
[0063] この結果、レベルシフタ LSIは、 ENA端子にレベルシフタ制御回路 CNからの出力 信号 CNOでアクティブのハイレベルが印加されると、クロック信号 SCK, SCKBの振 幅が駆動電圧のハイ側とロー側との差 (Vcc=Vdd— Vssd、たとえば 15V程度）より 低い場合 (たとえば、前記映像信号の生成回路力もの 5V程度)でも、振幅が前記差 Vccにまで昇圧 ·降圧された出力信号 LSOUTを出力する。
[0064] これとは逆に、レベルシフタ制御回路 CN力 の出力信号 CNOが動作停止を示す 非アクティブのローレベルの場合、定電流源 Icから、トランジスタ Pl l, N13、あるい はトランジスタ P12, N14を介して流れようとする電流は、トランジスタ N21によって遮 断される。したがって、当該電流に起因する消費電力を削減できる。
[0065] また、この状態では、各入力制御部 23, 24のトランジスタ N33, N31が遮断する。
したがって、クロック信号 SCK, SCKBを伝送する信号線と、入力段の各トランジスタ P12, P11のゲートとが切り離される。また、停止中は、各入力信号制御部 25, 26の トランジスタ P34, P32が導通するので、前記両トランジスタ Pl l, P12のゲート電圧 はいずれもハイレベルの駆動電圧 Vddにプルアップされ、両トランジスタ Pl l, P12 は遮断する。これによつて、トランジスタ N21を遮断する場合と同様に、定電流源 Icが 出力する電流分だけ、消費電力を低減できる。
[0066] しかしながら、この状態では、両トランジスタ Pl l, P12へ電流が供給されないので 、両トランジスタ Pl l, P12は差動入力対として動作することができず、出力端、すな わちトランジスタ P12, N14のドレイン同士の接続点の電位が決定できなくなる。そこ で、前記イネ一ブル信号 ENAが動作停止を示している場合には、さらに出力安定部 27のトランジスタ P41が導通する。この結果、前記出力端、すなわちトランジスタ P15 , N16のゲート電位は、ハイレベルの駆動電圧 Vddにプルアップされ、トランジスタ N 16が導通し、出力信号 LSOUTはローレベルとなる。
[0067] こうして、レベルシフタ制御回路 CNからの出力信号 CNOが動作停止を示している 期間、レベルシフタ LSIの出力信号 LSOUTは、クロック信号 SCK, SCKBに拘わら ず、ローレベルに保たれる。
[0068] (フリップフロップ SR—FF) 図 7は、フリップフロップ SR—FFの一構成例を示すブロック図である。この図に示 すように、フリップフロップ SR—FFは、ハイレベルの駆動電圧 Vddの電源ラインと口 一レベルの駆動電圧 Vssdの電源ラインとの間に、 P型の MOSトランジスタ P1および N型の MOSトランジスタ N2, N3が互!ヽに直列に接続されて!、る。
[0069] そして、トランジスタ PI, N3のゲートは、そのフリップフロップ SR—FFにおけるセッ ト入力端子である SB端子に接続されており、レベルシフタ LSIの出力信号 LSOがィ ンバータ IIによって反転された、ローアクティブの信号 SBが与えられる。
[0070] また、トランジスタ N2のゲートは、そのフリップフロップ SR—FFにおけるリセット入力 端子である R端子に接続されており、各フリップフロップ SRにおける RB端子に入力さ れた 2段後ろのフリップフロップ SRの出力信号 QB力インバータ 12によって反転され た、ハイアクティブの信号 Rが与えられる。さらに、互いに接続された前記トランジスタ PI, N2のドレイン電位は、インバータ INV1で反転されて前記反転出力信号 QBとな り、もう 1段のインバータ INV2で正転されて正転出力信号 Qとなる。
[0071] 一方、電源ライン間にはまた、 P型の MOSトランジスタ P4, P5および N型の MOSト ランジスタ N6, N7が互いに直列に接続されている。トランジスタ!^, N6のドレインは 前記インバータ INV1の入力に接続されており、両トランジスタ P5, N6のゲートには そのインバータ INV1による反転出力信号 QBが帰還されて ヽる。
[0072] さらに、前記トランジスタ P4のゲートは、そのフリップフロップ SR—FFにおけるリセッ ト入力端子である R端子に接続されており、信号 Rが与えられる。また、前記トランジス タ N7のゲートは、そのフリップフロップ SR—FFにおけるセット入力端子に接続されて おり、信号 SBが与えられる。
[0073] したがって、フリップフロップ SR—FFでは、図 8に示すように、リセット信号 Rが非ァ クティブ（ローレベル）である間に、セット信号 SBがアクティブ（ローレベル）に変化す ると、前記トランジスタ P1が導通して、インバータ INV1の入力をハイレベルに変化さ せる。これによつて、正転出力信号 Qはハイレベルに、反転出力信号 QBはローレべ ルへと変化する。この状態では、リセット信号 Rおよびインバータ INV1の反転出力信 号 QBによって、トランジスタ P4, P5が導通し、インバータ INV1の入力が前記ハイレ ベルに保持される。また、リセット信号 Rおよびインバータ INV1の反転出力信号 QB によって、トランジスタ N2, N6が遮断し、セット信号 SBが非アクティブ (ノヽィレベル） に変化しても、インバータ INV1の入力はハイレベルに保持され、正転出力信号 Qは ハイレベルに、反転出力信号 QBはローレベルのまま保持される。
[0074] その後、リセット信号 Rがアクティブ (ノヽィレベル）になると、トランジスタ P4が遮断し、 トランジスタ N2が導通する。ここで、セット信号 SBが非アクティブ (ノヽィレベル）のまま なので、トランジスタ P1は遮断し、トランジスタ N3が導通する。したがって、インバータ INV1の入力がローレベルに駆動され、正転出力信号 Qがローレベル、反転出力信 号 QBはハイレベルへと変化する。こうして、前記ローアクティブのセット信号 SBで口 一アクティブの反転出力信号 QBをセットし、ハイアクティブのリセット信号 Rで前記反 転出力信号 QBをリセットするセット'リセット型のフリップフロップを実現することができ る。
[0075] (フリップフロップ SRの動作）
図 9は、奇数段目のフリップフロップ SR1. SR3 '…のタイミングチャートである。なお 、偶数段目のフリップフロップ SR2' SR4〜-については、図 9における各信号力 ク ロック信号 SCKに対して半周期分だけずれて動作する。すなわち、偶数段目のフリツ プフロップ SR2' SR4〜-は、図 1に示したように、 CK端子に反転クロック信号 (クロッ ク信号) SCKBが入力され、 CKB端子に正転クロック信号 (クロック信号) SCKが入 力されている。このため、奇数段目のフリップフロップとは、クロック信号の 1クロック分 (半周期分)だけずれた動作をする。
[0076] 図 9に示すように、レベルシフタ制御回路 CNに入力される信号 CINBがロー（Low )レベルのなった時、その瞬間における同じ段のフリップフロップ SR内のフリップフロ ップ SR—FFの出力 Qは非アクティブのローレベルを出力している。このため、レベル シフタ制御回路 CNの出力信号 CNOはハイ（High)レベルとなる。
[0077] この、ハイレベルの信号 CNOはレベルシフタ LSIの ENA端子に入力される。そし て、レベルシフタ LSIは ENA端子にハイレベルが入力されると、レベルシフタ動作が 可能な状態となり、入力信号 SCKをレベルシフトした信号が出力信号 LSOとして出 力される。
[0078] ここで、 ENA端子に入力される信号（レベルシフタ制御回路 CNの出力信号 CNO) がハイレベルになった時点では、クロック信号 SCKはローレベルなので、レベルシフ タ LSIの出力信号 LSOはローレベルのままとなる。そして、クロック信号 SCKが約 1 クロック分後 (クロック信号 SCKの約半周期後)にハイレベルになると、レベルシフタ L S1の出力信号 LSOはハイレベルに切り変わる。
[0079] このハイレベルのレベルシフタ LSIの出力信号 LSOは、インバータ IIを通ってロー レベルになり、フリップフロップ SR— FFの入力端子 SBに入力される。
[0080] フリップフロップ SR— FFの入力端子 SBにローレベルが入力されると、 SR— FFが セットされてアクティブとなり、フリップフロップ SR—FFの出力信号 Qはハイレベルに 、出力信号 QBはローレベルになる。
[0081] ここで、フリップフロップ SR—FFの出力信号 Qはレベルシフタ制御回路 CNに入力
(フィードバック）されているので、出力信号 Qがハイレベルになった瞬間に、レベルシ フタ制御回路 CNの出力信号 CNOがローレベルになる。
[0082] 出力信号 CNOのローレベルがレベルシフタ LSIの端子 ENAに入力されると、レべ ルシフタ LSIは非動作状態となる。レベルシフタ LSIが非動作状態になると、レベル シフタ LSIの出力信号 LSOはローレベルになる。出力信号 LSOがローレベルにな つても、フリップフロップ SR—FFの出力信号 Q 'QBは、リセット端子 Rにハイレベルが 入力されるまで、アクティブレベル (出力信号 Qはハイレベル、出力信号 QBはローレ ベル)を出力し続ける。
[0083] なお、フリップフロップ SR— FFのリセット端子 Rには、そのフリップフロップ SR—FF が備えられるフリップフロップ SRの 2段後ろのフリップフロップ SRの出力信号 QBが、 インバータ 12によって反転されて入力される。したがって、フリップフロップ SR—FFの 出力信号 Q 'QBは、図 9に示すように、アクティブになった後、クロック信号 SCKが 2 クロック分 (クロック信号 SCKの 1周期)が入力されたときに、非アクティブにリセットされ る。
[0084] また、レベルシフタ制御回路 CNの入力端子 IN2に入力される入力信号 CINBは、 前段のフリップフロップ SRの出力信号 QBなので、フリップフロップ SR— FFの出力信 号 Q 'QBがアクティブになった後、クロック信号 SCKが 1クロック分 (クロック信号 SCK の半周期)が入力されたときに、ハイレベルとなる。 [0085] したがって、フリップフロップ SR—FFの出力信号 Q 'QBがアクティブレベルから非 アクティブレベルに戻った時には、入力端子 IN2に入力される入力信号 CINBはす でにハイレベルとなって 、るので、レベルシフタ制御回路 CNの出力信号 CNOは口 一レベルのままになる。これにより、レベルシフタ LSIは非動作状態となるので、レべ ルシフタ LSIの出力信号 LSOはローレベルのままである。このため、フリップフロップ SR—FFの出力信号 Q 'QBは非アクティブレベル (出力信号 Qはローレベル、出力信 号 QBはハイレベル)に確実に保持される。
[0086] また、図 9のタイミングチャートに示したレベルシフタ制御回路 CNの出力信号 CNO は、先行プリチャージ用のパルス（プリチャージ信号） PO (PO 1 · P02 · · · · · POn)とし て、重なり防止部 31cにおける自分の段の遅延回路 Pd (Pdl 'Pd2 · · ·· · Pdn)へと入 力される。
[0087] 上記したように、フリップフロップ SRでは、出力信号 Qがレベルシフタ制御回路 CN にフィードバックされており、出力信号 QBがアクティブ (ローレベル）になるより前に、 レベルシフタ制御回路 CNの出力信号 CNOがハイレベルになるようになつている。し たがって、このレベルシフタ制御回路 CNの出力信号 CNOをプリチャージ用の信号 POとして用いることにより、サンプリング用パルスとなる QBに先行してプリチャージを 行うことができる。
[0088] 図 10は、各フリップフロップ SR1. SR2 · · ·· · SRnの出力信号の波形を示したタイミ ングチャートである。
[0089] この図に示すように、 1段目のフリップフロップ SR1では、 CINB端子に入力されるレ ベルシフタ LSの出力信号 SSPB'がハイレベルからローレベルになると、 PO端子か らの出力信号 POlがハイレベルになる。そして、クロック信号 SCKがローレベルから ハイレベルになると、 QB端子からの出力信号 QB1がハイレベルからローレベルに切 り替わる。また、出力信号 Q1は、上記したように、レベルシフタ制御回路 CNにフィー ドバックされており、出力信号 QB1がローレベル（出力信号 Q1がハイレベル）になる と、 PO端子からの出力信号 POlはローレベルとなる。
[0090] また、フリップフロップ SR1の出力信号 QB1は、 2段目のフリップフロップ SR2の CI NB端子に入力されているので、出力信号 QB1がローレベルになると、 2段目のフリツ プフロップ SR2における端子 POからの出力信号 P02はハイレベルになる。その後、 クロック信号 SCKがローレベル（クロック信号 SCKBがハイレベル）になると、 QB端子 力もの出力信号 QB2がハイレベルからローレベルに切り替わる。そして、これにより、 PO端子からの出力信号 P02はローレベルとなる。
[0091] また、フリップフロップ SR2の出力信号 QB2は、 3段目のフリップフロップ SR3の CI NB端子に入力されているので、出力信号 QB2がローレベルになると、 3段目のフリツ プフロップ SR3における PO端子からの出力信号 P03はハイレベルになる。その後、 クロック信号 SCKがローレベルからハイレベルになると、 QB端子からの出力信号 QB 3がハイレベルからローレベルに切り替わる。そして、これにより、 PO端子からの出力 信号 P03はローレベルとなる。ここで、 3段目のフリップフロップ SR3の出力信号 QB 3は、 1段目のフリップフロップ SR1の RB端子に入力されているので、 3段目のフリツ プフロップ SR3の出力信号 QB3がローレベルに切り替わると、 1段目のフリップフロッ プ SR1の出力信号 QB1はハイレベルにリセットされる。
[0092] 以降のフリップフロップ SRについても、 n段目のフリップフロップ SRnの出力信号 Q Bn力 ローレベルになった後、 n+ 2段目のフリップフロップ SRn+ 2の出力信号 QB n+ 2がローレベルになることによってハイレベルにリセットされるまで、同様の動作が 行われる。ここで、 n+ 1段目および n+ 2段目のフリップフロップは、 n— 1段目および n— 2段目のフリップフロップの出力信号 QBn— 1 'QBnをリセットするタイミングを出 力するためのダミー回路として機能する。
[0093] (重なり防止部 31c)
図 9および図 10に示したように、各フリップフロップ SRからのプリチャージ用の出力 信号 POのアクティブ期間（ノヽィレベル期間）と、サンプリング用の出力信号 QBのァク ティブ期間（ローレベル期間）とは、一部重なる期間がある。このため、各フリップフロ ップ SRの出力信号 POおよび出力信号 QBをそのまま用いて、各ソースバスラインの プリチャージおよびサンプリングを行うと、ビデオ信号 VIDEOの配線と予備充電電位 PVIDを供給する配線力 Sソースバスラインを介してショート (短絡)してしまう。
[0094] そこで、データ信号線ドライバ 31には、各フリップフロップ SRの出力信号 POおよび 出力信号 QBが互いに重なることを防止するための、重なり防止部 31cが設けられて いる。
[0095] 重なり防止部 31cは、遅延（ディレイ）回路 Pd(Pdl'Pd2 ····· Pdn)およびバッファ 回路 Pb(Pbl'Pb2 ····· Pbn) (遅延手段）と、重なり除去回路 (重なり除去手段)であ るノア（NOR)回路 NOR (NOR1 · NOR2 · · · · · NORn)とを備えて 、る。
[0096] 図 11は、遅延回路 Pdの構成を示すブロック図である。この図に示すように、遅延回 路 Pdは、入力信号 inを、インバータ回路 invを介して反転させた後 2つに分岐し、一 方の信号 Bはそのままノア回路 norに入力させ、他方の信号 Aは、信号を遅延させる ために複数の縦続接続されたインバータ回路を通した後ノア回路 norに入力させる 構成である。図 12のタイミングチャートに示すように、遅延回路 Pdの出力信号 outは 、入力信号 inのパルスの立ち下がり（後端）はそのままに、パルスの立ち上がり（前端 )だけを遅らせることができる。
[0097] 遅延回路 Pdは、シフトレジスタ 3 laにおける各フリップフロップ SR1.SR2 ····· SRn の端子 POに接続された各予備充電用パルス PSMP (PSMP1 · PSMP2 · · · · · PSM Pn)の出力ラインそれぞれに対して備えられている。なお、遅延回路 Pdl'Pd2'…の 出力は順に、出力信号 D01.D02'…であり、それぞれ対応するノ ッファ回路 Pbl · Ρ1)2····に人力される。
[0098] 各バッファ回路 Pbは、入力信号を電流増幅する回路であって、例えば、図 13に示 すように、複数 (この図では 4つ）のインバータ回路が縦続接続されたバッファである。 バッファ回路 Pbl · Pb2 ·…の出力は順に、出力信号 (予備充電用パルス) PSMP1 · PSMP2'"'であり、それぞれサンプリング部 31bに入力される。
[0099] また、ノ ッファ回路 Pbの出力信号 PSMP(PSMP1'PSMP2 ····· PSMPn)は、そ れぞれノア回路 NORl'NOR2 ····· NORnにおける一方の入力端子にも入力される 。そして、各ノア回路 NORl'NOR2 ····· NORnにおける他方の入力端子には、シ フトレジスタ 31aにおける各フリップフロップ SR1.SR2 ····· SRnの出力信号 QB1 'Q B2 · · · · · QBnがそれぞれ入力される。
[0100] ノア回路 NOR1.NOR2 ····· NORnの出力は順に、出力信号 NOUT1 'NOUT2
····· NOUTnであり、それぞれ対応するバッファ回路 Sbl'Sb2 ····· Sbnに入力され る。そして、ノッファ回路 Sbl'Sb2 ····· Sbnの出力は順に、サンプリング用の信号（ タイミングパルス） SMP1. SMP2 · · ·· · SMPnとしてサンプリング部 31bに入力される
[0101] 図 14は、重なり防止部 31cのタイミングチャートである。この図に示すように、 1段目 のフリップフロップ SR1における端子 POからの出力信号 POlは、遅延回路 Pdl及び ノ ッファ回路 Pblによって遅延され、出力信号 PSMP1として出力される。
[0102] この出力信号 PSMP1は NOR回路 NOR1の一方の入力端子に入力される。また、 NOR回路 NOR1の他方の入力端子には、 1段目のフリップフロップ SR1における端 子 QB力もの出力信号 QB1が入力される。したがって、ノ ッファ回路 Pblの出力信号 PSMP1とフリップフロップ SR1における端子 QBからの出力信号 QB1とが共にロー レベルとなった場合に、 NOR回路 NOR1の出力信号 NOUT1がハイレベルとなり、 それ以外の場合には出力信号 NOUT1はローレベルとなる。
[0103] これにより、 NOR回路 NOR1からは、 1段目のフリップフロップ SR1からの出力信号 QBにおける、バッファ回路 Pblの出力信号 PSMP1との重なり部分（図 11の斜線部 参照）が除去されて反転された、出力信号 NOUT1が出力される。
[0104] そして、この NOR回路 NOR1の出力信号 NOUT1は、バッファ回路 Sblに入力さ れ、遅延されて出力信号 SMP1としてサンプリング部 31bに出力される。
[0105] これにより、図 14に示すように、 1段目のフリップフロップ SR1の出力信号 QB1にお けるアクティブ期間（ローレベル期間）は、 NOR回路 NOR1によってプリチャージ（予 備充電)用の信号 PSMP1におけるアクティブ期間（ハイレベル期間）との重なり部分 を除去されて非アクティブ期間（ローレベル期間）とされ、さらに反転されて信号 NO UT1とされた後、さらに、バッファ回路 Sblによって遅延されて出力され、サンプリン グ用の信号 SMP1とされる。したがって、プリチャージ用の信号 PSMP1のアクティブ 期間とサンプリング用の信号 SMP1のアクティブ期間とは、重なることがない。
[0106] 各フリップフロップ SRについても同様に、プリチャージ用の信号 PSMP (PSMP1 ' PSMP2 · · ··)のアクティブ期間と、サンプリング用の信号 SMP (SMP1 · SMP2 · · ··) のアクティブ期間との重なり部分が除去される。
[0107] このように、重なり除去回路 (重なり防止部） 31cは、各フリップフロップ SRの出力信 号 QBのアクティブ期間から、予備充電用ノ ルス PSMPのアクティブ期間との重なり 部分を除去し、サンプリング部 31bへと入力されるタイミングパルス SMPを生成する。 これにより、予備充電用パルス PSMPの後端（立ち下がり）とタイミングパルス SMPの 前端 (立ち上がり）とが同期するようなフリップフロップの出力を利用したとしても、予 備充電用パルス PSMPの後端とタイミングパルス SMPの前端とが重なることを確実 に防止できる。したがって、ビデオ信号 VIDEOと予備充電電位 PVIDとがデータ信 号線 SL (SL1 - SL2 · · · · · SKn)上で衝突すると 、つた事態の招来を確実に回避する ことができる。
[0108] ところで、 i段目（iは l〜nの整数）のフリップフロップ SRiの出力信号 QBiは、ァクテ イブ期間（ローレベル）になった後、 i+ 2段目のフリップフロップ SRi+ 2の出力信号 Q Bi+ 2のローレベルが、フリップフロップ SRiの RB端子に入力されたときにリセットされ て非アクティブ期間（ノヽィレベル）となる。このため、図 14に示すように、フリップフロッ プ SRi+ 2の出力信号 QBi+ 2の前端（立ち下がり）と、フリップフロップ SRiの出力信 号 QBiの後端 (立ち上がり)とは、ほぼ同時、またはわずかに重なる期間がある。
[0109] 一方、異なるデータ信号線 (ソースノ スライン）についてのサンプリング用の信号 (タ イミングパルス） SMP同士が重なると、異なるデータ信号線について同じビデオ信号 VIDEOを共有してしまうことになり、画面にノイズが乗るといった不具合が生じる。
[0110] これに対して、データ信号線ドライバ 31では、各フリップフロップ SRの出力信号 QB のアクティブ期間は、 NOR回路 NORによって、プリチャージ用の信号 PSMPのァク ティブ期間との重なり期間を除去される。ここで、プリチャージ用の信号 PSMPは、各 フリップフロップ SRの出力信号 PO力 遅延回路 Pdおよびバッファ回路 Pbによって 遅延されたものであり、この遅延量 (遅延時間）は、 i段目のフリップフロップ SRiの出 力信号 QBiのアクティブ期間と、 i+ 2段目のフリップフロップ SRi+ 2の出力信号 QBi + 2のアクティブ期間との重なり期間（重なり時間）よりも長い。
[0111] したがって、 i番目のデータ信号線 SLiに対するサンプリング用の信号 SMPiと、そ の i + 2番目のデータ信号線 SLi + 2に対するサンプリング用の信号 SMPi + 2との重 なり期間を確実に除去できる。例えば、図 14に示したように、 1番目のデータ信号線 SL1に対するサンプリング用の信号 SMP1と、その 3番目のデータ信号線 SL3に対 するサンプリング用の信号 SMP3とは、互いのアクティブ期間が重なることはない。こ れにより、サンプリング用の信号 (タイミングパルス） SMP同士の重なりをも回避するこ とができるので、画質の低下を確実に防止できる。
[0112] (サンプリング部 31b)
図 15は、サンプリング部 31bの一構成例を示す回路図である。この図に示すように 、サンプリング部（書き込み回路、予備充電回路） 31bは、インバータ IP dpl 'IpS' 'IPn)およびスィッチ（第 2スィッチ） SWp (SWpl - SWp2 · · ·· · SWpn)によって構成 される予備充電回路と、インバータ Is (Isl -Is2 ·… · Isn)およびスィッチ (第 2スィッチ） SWs (SWsl · SWs2 · · · · · SWsn)によって構成される書き込み回路とを備えて 、る。
[0113] スィッチ SWsは、入力信号がゲート (第 1制御端子）に直接入力される Nチャネル M OSトランジスタ (TFT)および入力信号が反転された信号がゲートに入力される Pチ ャネル MOSトランジスタ（TFT)力もなるアナログスィッチである。
[0114] インバータ Isは、入力されるサンプリング用信号 SMPを反転し、対応するスィッチ S Wsにおける Pチャネル MOSトランジスタのゲートの持つ容量を十分に充放電が可能 な能力を持たせながらゲートに入力する。（インバータ Isは、上記入力信号を反転さ せ且つ重なり防止部 31cにおけるバッファ回路 Sbの機能の一部を持つと考えてよい )なお、上記各スィッチ SWsの入力信号である各サンプリング用信号 SMPは、上記し た重なり防止部 31cにおける各バッファ回路 Sbの出力信号である。
[0115] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWsは、ゲー トの充電電圧に応じて導通と非導通とが切り換わる。各スィッチ SWsにおけるチヤネ ル経路の一端には、外部力も供給されるアナログのビデオ信号 (書き込み信号) VID EOがそれぞれ共通に入力される。
[0116] スィッチ SWpは、入力信号がゲート（第 2制御端子）に直接入力される Nチャネル M OSトランジスタおよびその入力信号が反転された信号がゲートに入力される Pチヤネ ル MOSトランジスタからなるアナログスィッチである。
[0117] インバータ Ipは、入力されるプリチャージ用信号 PSMPを反転し、 Pチャネル MOS トランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲート に入力する。（インバータ Ipは、上記入力信号を反転させ且つ重なり防止部 31cにお けるバッファ回路 Pbの機能の一部を持つと考えてよい)。なお、上記各スィッチ SWp の入力信号である各プリチャージ用信号 PSMPは、上記した重なり防止部 31cにお ける各バッファ回路 Pbの出力信号である。
[0118] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWpは、ゲー トの充電電圧に応じて導通と非導通とが切り換わる。各スィッチ SWpにおけるチヤネ ル経路の一端には、外部から印加される予備充電電位 PVIDが共通に入力される。
[0119] また、各スィッチ SWsにおけるチャネル経路の他端と、各スィッチ SWpにおけるチ ャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線 (信号供給線) s
L (SL1 - SL2 · · -SLn)に接続されて！、る。
[0120] これにより、プリチャージ用信号 PSMPiがアクティブ (ノヽィレベル）になることで、スィ ツチ SWpiは導通し (以下、スィッチが導通する或いは非導通になると表現する）、予 備充電電位 PVIDがデータ信号線 SLiに印加され、データ信号線 SLiと、選択されて いる画素の容量とが予備充電される。ここで、上記したように、プリチャージ用信号 PS MPiがアクティブ (ノヽィレベル）の期間については、サンプリング用信号 SMPiは、重 なり防止部 31cによって確実に非アクティブとなっている。したがって、スィッチ SWsi は確実に非導通であり、予備充電電位 PVIDとビデオ信号 VIDEOとがデータ信号 線 SLi上で衝突することはな 、。
[0121] そして、サンプリング用信号 SMPiがアクティブ (ノヽィレベル）になると、スィッチ SWs iが導通する。これにより、データ信号線 SLiにはビデオ信号 VIDEOが供給され、デ ータ信号線 SLiおよび画素容量が所定の電圧に充電される。すなわち、ビデオ信号 VIDEOのサンプリングが行われ、上記所定周期中の各データ信号線が順次サンプ リングの期間となるサンプリング実効期間（書き込み実効期間）が開始される。このとき 、プリチャージ用信号 PSMPiは確実に非アクティブになっているため、スィッチ SWp iは非導通となっており、予備充電電位 PVIDとビデオ信号 VIDEOとがデータ信号 線 SLi上で衝突することはな 、。
[0122] このようにして、データ信号線 SLiの予備充電を行った後に当該データ信号線 SLi にビデオ信号 VIDEOを供給すると 、う動作を順次繰り返し、点順次でサンプリング が行われていく。ここで、前後する各サンプリングの期間はクロック信号 SCK' SCKB の半周期分ずつ重複している。この場合、各サンプリングの期間におけるタイミング パルスの立ち下がり（後端）時の画素容量及びデータ信号線の充電電位でサンプリ ング電位が決定される。
[0123] 以上のように、データ信号線ドライバ 31では、各フリップフロップ SRiにおける自分 の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電 を行う。このため、従来例とは異なり、シフトレジスタの最初の段にダミー段を必要とし ない。したがって、データ信号線ドライバ 31のサイズおよびその周りを引き回す配線 領域のサイズを小型化し、パネル外形サイズを縮小するとともに、パネル外形サイズ に対する表示領域のサイズの比率を大きくことができる。
[0124] また、データ信号線ドライバ 31では、遅延回路!^からの出カ信号001 '002'〜 は、予備充電用パルスを電流増幅するためのバッファ回路 Pbにて遅延を受けるので 、最終的な予備充電用パルスであるバッファ回路 Pbより出力された出力信号 PSMP のアクティブ期間の後端は、フリップフロップ SRからの出力信号 QBのアクティブ期間 の前端と重なりあっている。このため、 NOR回路 NORl 'NOR2' "'において、タイミ ングパルス SMPにおけるアクティブ期間の前端のうち、予備充電用ノ ルスのァクティ ブ期間との重なり部分を確実に除去することができる。
[0125] また、遅延回路 Pdは、信号の後端の遅延を極力少ないように設計されてはいるが、 信号は回路を通過する限り必ず遅延を生じる。このため、バッファ回路 Pbで生じる信 号の遅延に加えて、遅延回路 Pdで生じる信号の後端の遅延も、予備充電用パルスと タイミングパルスとの重なり、および、タイミングノ ルス同士の重なり除去に貢献してい ると言える。
[0126] なお、 NOR回路 NORに入力される予備充電用パルス PSMPのフリップフロップ S R力 の出力信号 POに対する遅延量力 タイミングパルス SMPの前端を除去するこ とでタイミングノ ルス SMP同士の重なりを防止できるほどに十分でな 、場合には、遅 延回路 Pdの前やバッファ回路 Pbの前に遅延用のインバータ回路を追加したり、バッ ファ回路 Pbからの出力信号 PSMPが NOR回路 NORへと入力される出力ラインに遅 延用のインバータ回路を追加したりしてもよい。
[0127] また、予備充電用パルス PSMPやタイミングパルス SMPの前端と、他のデータ信 号線に対するタイミングパルス SMPの後端とが重なると、表示に対する影響が大き!/ヽ 。これはつまり、これらのパルスの前端は、スィッチ SWpあるいは SWsの導通を意味 し、これらスィッチ SWp ' SWsの導通時は、データ信号線 SLがまだ十分には充電さ れていないことから、スィッチ SWp ' SWsの導通の瞬間、データ信号線 SLとの間で 容量を持つところや接続しているところに大きな電位変動を引き起こすためである。し たがって、上記遅延回路 Pdは、予備充電用パルス PSMP同士の重なりを防ぐといつ た機能にカ卩えて、予備充電用パルス PSMPの前端とタイミングパルス SMPの後端と の重なりを防ぐと 、つた機能も有して 、る。
[0128] さらに、データ信号線ドライバ 31では、予備充電用パルス PSMPは、各フリップフロ ップ SR1 · SR2 · · · ·の出力信号 PO 1 · P02 · · · ·におけるアクティブ期間のそれぞれの 前端を遅らせたものなので、予備充電用パルス PSMP同士が重なり合うことがない。 これにより、同時に充電することを想定していないデータ信号線 SLまでもが予備充電 電位 PVIDに接続されてしま ヽ、予備充電電源が駆動能力不足となるような事態の 招来を確実に回避することができる。したがって、上記した構成であれば、データ信 号線 SLを 1本ずつ確実に予備充電して 、くことができる。
[0129] また、先に述べたサンプリング実効期間は、 1本目のデータ信号線 SL1サンプリン グが開始された後、最終のデータ信号線 SLnにおけるサンプリングが終了するまで の期間である。そして、この期間中にサンプリング中でないデータ信号線に行う予備 充電は、各フリップフロップ SRの前段のフリップフロップ SRからの出力信号 QB (また はスタートパルス SSPの反転増幅信号 SSPB' )と自身の出力信号 Qとによって生成 される各フリップフロップ SRの出力信号 PO力 遅延回路 Pdおよびバッファ回路 Pbを 介してサンプリング部 31bに出力され、サンプリング部 31bにおけるスィッチ SWpの 制御端子が充電されてスィッチ SWpが導通することにより行われる。
[0130] すなわち、各フリップフロップ SRiでは、前段のフリップフロップ SRi— 1の出力信号 QBがアクティブ期間（またはスタートパルス SSPがアクティブレベルの期間）であり、 自身の出力信号 Qiが非アクティブ期間の場合に、プリチャージのための出力信号 P Oのアクティブレベルを出力する。そして、このアクティブレベルの信号 POが遅延回 路 Pdおよびバッファ回路 Pbを介してサンプリング部 31bに出力されることで、データ 信号線 SLiを線順次で予備充電することができる。 [0131] また、このときに、サンプリングのタイミングパルス SMPが供給される系統と、予備充 電を行わせる信号 PSMPが供給される系統とは分離されるので、スィッチ SWsの制 御信号回路と SWpの制御信号回路とが共用されることはない。これにより、予備充電 に伴ってデータ信号線 SLに流れる大きな電流力 スィッチ SWpの容量性の制御端 子を介して、そのときに書き込みを行って ヽるデータ信号線 SLのビデオ信号 VIDE Oの電位を揺動させてしまうことを回避することができる。
[0132] (変形例）
(サンプリング部 31bの変形例）
なお、本実施形態では、 1組のプリチャージ用信号 PSMPおよびサンプリング用信 号 SMP (1組の予備充電パルスの出力ラインおよびタイミングパルスの出力ライン）に 対して、データ信号線 (信号供給線)が 1本備えられた構成の液晶表示装置につい て説明したが、これに限るものではない。
[0133] 例えば、 1組のプリチャージ用信号 PSMPおよびサンプリング用信号 SMPに対して 、 R, G, Bの 3色にそれぞれ対応するデータ信号線を備える構成としてもよい。この 場合、サンプリング部 31bを、例えば図 16に示すサンプリング部 31b'に置き換えれ ばよい。
[0134] 図 16に示すサンプリング部（書き込み回路、予備充電回路） 31b'は、 1組のプリチ ヤージ用信号 PSMPおよびサンプリング用信号 SMPを、 R (赤）， G (緑)， B (青）にそ れぞれ対応する 3本のデータ信号線の充電に用いる（例えば 3つの画素の表示に用 いる）、相展開なしの場合の構成例を示している。
[0135] サンプリング部（書き込み回路、予備充電回路） 31b'は、インバータ Ip(Ipl·Ip2· …·IPn)、スィッチ SWpr(SWprl'SWpr2 ····· SWprn)、スィッチ SWpg(SWpgl' SWpg2 ····· SWpgn)、スィッチ SWpb(SWpbl'SWpb2 ····· SWpbn)によって構 成される予備充電回路と、インバータ Is(Isl'Is2 ····· Isn)、スィッチ SWsr(SWsrl' SWsr2 ····· SWsrn)、スィッチ SWsg(SWsgl'SWsg2 ····· SWsgn)、スィッチ SW sb (SWsbl · SWsb2 · · · · · SWsbn)によって構成される書き込み回路とを備えて！/、る
[0136] スィッチ SWsr、スィッチ SWsg、スィッチ SWsbは、入力信号がゲート（第 1制御端 子）に直接入力される Nチャネル MOSトランジスタ (TFT)および入力信号が反転さ れた信号がゲートに入力される Pチャネル MOSトランジスタ（TFT)力 なるアナログ スィッチである。
[0137] インバータ Isは、入力されるサンプリング用信号 SMPを反転し、対応する各スィッチ SWsr, SWsg, SWsbにおける Pチャネル MOSトランジスタのゲートの持つ容量を十 分に充放電が可能な能力を持たせながらゲートに入力する (インバータ Isは、上記入 力信号を反転させ且つ重なり防止部 31cにおけるノ ッファ回路 Sbの機能の一部を持 つと考えてよい。）。なお、上記各スィッチ SWsr, SWsg, SWsbの入力信号であるサ ンプリング用信号 SMPは、上記した重なり防止部 31cにおけるバッファ回路 Sbの出 力信号である。
[0138] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWsr, SWsg , SWsbは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スィッチ SWs r, SWsg, SWsbにおけるチャネル経路の一端には、外部力 供給されるアナログの ビデオ信号（書き込み信号) VIDEO (VIDEO (R) , VIDEO (G) , VIDEO (B) )が それぞれ入力される。すなわち、スィッチSWsrl · SWsr2 ·…SWsrnにぉけるチャネ ル経路の一端にはビデオ信号 VIDEO (R)が共通に入力され、スィッチ SWsgl ' SW sg2' "'SWsgnにおけるチャネル経路の一端にはビデオ信号 VIDEO (G)が共通に 入力され、スィッチ SWsbl ' SWsb2' "'SWsbnにおけるチャネル経路の一端にはビ デォ信号 VIDEO (B)が共通に入力される。
[0139] スィッチ SWpr、スィッチ SWpg、スィッチ SWpbは、入力信号がゲート（第 2制御端 子）に直接入力される Nチャネル MOSトランジスタおよびその入力信号が反転された 信号がゲートに入力される Pチャネル MOSトランジスタからなるアナログスィッチであ る。
[0140] インバータ Ipは、入力されるプリチャージ用信号 PSMPを反転し、 Pチャネル MOS トランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲート に入力する (インバータ Ipは、上記入力信号を反転させ且つ重なり防止部 31cにお けるバッファ回路 Pbの機能の一部を持つと考えてよい。 ) 0なお、上記各スィッチ SW pr, SWpg, SWpbの入力信号であるプリチャージ用信号 PSMPは、上記した重なり 防止部 31cにおけるノ ッファ回路 Pbの出力信号である。
[0141] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWpr, SWpg , SWpbは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スィッチ SW pr, SWpg, SWpbにおけるチャネル経路の一端には、外部から印加される予備充 電電位 PVIDが共通に入力される。
[0142] また、各スィッチ SWpr (SWprl ' SWpr2'•••SWprn)におけるチャネル経路の他 端と、各スィッチ SWsr (SWsrl ' SWsr2〜'SWsrn)におけるチャネル経路の他端と は、液晶表示パネルに設けられたデータ信号線 (信号供給線) SLr (SLrl · SLr2 · · ·· SLrn)にそれぞれ接続されている。同様に、 (SWpgl - SWpg2 · · · · SWpgn)におけるチャネル経路の他端と、各スィッチ SWsg (SWsgl ' SWsg2' "-S Wsgn)におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号 線(信号供給線) 31^ (31^1 ' 31^2' "'31^11)にそれぞれ接続されている。また、各 スィッチ SWpb (SWpbl ' SWpb2' "'SWpbn)におけるチャネル経路の他端と、各ス イッチ SWsb (SWsbl ' SWsb2' "'SWsbn)におけるチャネル経路の他端とは、液晶 表示パネルに設けられたデータ信号線 (信号供給線） SLb (SLbl - SLb2- - --SLbn) にそれぞれ接続されている。
[0143] これにより、プリチャージ用信号 PSMPiがアクティブ (ノヽィレベル）になることで、スィ ツチ SWpri, SWpgi, SWpbiは導通し、予備充電電位 PVIDがデータ信号線 SLri, SLgi, SLbiに印加され、データ信号線 SLri, SLgi, SLbiと、選択されている画素の 容量とが予備充電される。ここで、上記したように、プリチャージ用信号 PSMPiがァク ティブ (ノヽィレベル）の期間については、サンプリング用信号 SMPiは、重なり防止部 31cによって確実に非アクティブとなっている。したがって、スィッチ SWsri, SWsgi, SWsbiは確実に非導通であり、予備充電電位 PVIDとビデオ信号 VIDEOとがデー タ信号線 SLri, SLgi, SLbi上で衝突することはない。
[0144] そして、サンプリング用信号 SMPiがアクティブ (ノヽィレベル）になると、スィッチ SWs ri, SWsgi, SWsbiが導通する。これにより、データ信号線 SLri, SLgi, SLbi上には ビデオ信号 VIDEO (VIDEO (R) , VIDEO (G) , VIDEO (B) )が供給され、データ 信号線 SLri, SLgi, SLbiおよび各画素容量が所定の電圧に充電される。すなわち 、ビデオ信号 VIDEOのサンプリングが行われ、上記所定周期中の各データ信号線 が順次サンプリングの期間となるサンプリング実効期間（書き込み実効期間）が開始 される。このとき、プリチャージ用信号 PSMPiは確実に非アクティブになっているため 、スィッチ SWpiは非導通となっており、予備充電電位 PVIDとビデオ信号 VIDEOと がデータ信号線 SLri, SLgi、 SLbi上で衝突することはない。
[0145] このようにして、データ信号線 SLri, SLgi、 SLbiの予備充電を行った後に当該各 データ信号線にビデオ信号 VIDEOを供給すると ヽぅ動作を順次繰り返し、点順次で サンプリングが行われて 、く。
[0146] このように、 1組のプリチャージ用信号 PSMPおよびサンプリング用信号 SMPに対 して、 R, G, Bの 3色にそれぞれ対応するデータ信号線を備える構成では、 R, G, B に対応するそれぞれのビデオ信号配線力 シフトレジスタ 31aのまわりを周回すること になる。したがって、本実施形態に力かるデータ信号線ドライバ 31では、ダミー回路 が不要となることにより、パネル外形サイズを効果的に縮小できる。
[0147] また、例えば、 R, G, Bの 3色力もなる相を複数相備え、 1組のプリチャージ用信号 PSMPおよびサンプリング用信号 SMPに対して、各相における各色のビデオ信号 線にそれぞれ対応するデータ信号線を備える構成としてもよい。この場合には、サン プリング部 31bを、例えば図 17に示すサンプリング部 31b'，に置き換えればよい。
[0148] 図 17に示すサンプリング部（書き込み回路、予備充電回路） 31b"は、 R (赤）， G ( 緑）， B (青）からなる相を 2相備え、 1組のプリチャージ用信号 PSMPおよびサンプリ ング用信号 SMPを、計 6本のデータ信号線の充電に用いる（例えば計 6個の画素の 表示に用いる）、相展開なしの場合の構成例を示している。
[0149] サンプリング部（書き込み回路、予備充電回路） 31b' 'は、インバータ Ιρ (Ιρ1 ·Ιρ2· … ·ΙΡη)、スィッチ SWpra (SWpral ' SWpra2 ·… · SWpran)、スィッチ SWprb (S Wprbl · SWprb 2 · · · · · SWprbn)、スィッチ SWpga (SWpgal · SWpga2 · · · · · SWpg an)、スィッチ SWpgb (SWpgb 1 · SWpgb2 · · · · · SWpgbn)、スィッチ SWpba (SWp bal · SWpba2 · · · · · SWpban)、スィッチ SWpbb (SWpbb 1 · SWpbb2 · · · · · SWpbb n)によって構成される予備充電回路と、インバータ Is (Is 1 · Is2 · · · · · Isn)、スィッチ S Wsra (SWsral · SWsra2 · · · · · SWsran)、スィッチ SWsrb (SWsrb 1 · SWsrb2 · · · · · SWsrbn)、スィッチ SWsga (SWsgal · SWsga2 · · · · · SWsgan)、スィッチ SWsgb (S Wsgb 1 · SWsgb 2 · · · · · SWsgbn)、スィッチ SWsba (SWsba 1 · SWsba2 · · · · · SWsb an)、スィッチ SWsbb (SWsbb l ' SWsbb2 · · ·· · SWsbbn)によって構成される書き込 み回路とを備えている。
[0150] スィッチ SWsra、 SWsrb、 SWsga, SWsgb, SWsba, SWsbbは、入力信号がゲ ート（第 1制御端子）に直接入力される Nチャネル MOSトランジスタ (TFT)および入 力信号が反転された信号がゲートに入力される Pチャネル MOSトランジスタ (TFT) 力 なるアナログスィッチである。
[0151] インバータ Isは、入力されるサンプリング用信号 SMPを反転し、対応する各スィッチ SWsra、 SWsrb、 SWsga, SWsgb, SWsba, SWsbbにおける Pチャネル MOSトラ ンジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに 入力する (インバータ Isは、上記入力信号を反転させ且つ重なり防止部 31cにおける ノ ッファ回路 Sbの機能の一部を持つと考えてよい。 ) oなお、上記各スィッチ SWsra 、 SWsrb、 SWsga, SWsgb, SWsba, SWsbbの入力信号であるサンプリング用信 号 SMPは、上記した重なり防止部 31cにおけるバッファ回路 Sbの出力信号である。
[0152] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWsra、 SWs rb、 SWsga, SWsgb, SWsba, SWsbbは、ゲートの充電電圧に応じて導通と非導 通とが切り換わる。各スィッチ SWsra、 SWsrb、 SWsga, SWsgb, SWsba, SWsbb におけるチャネル経路の一端には、外部力も供給されるアナログのビデオ信号 (書き 込み信号） VIDEO (VIDEO (Ra) , VIDEO (Rb) , VIDEO (Ga) , VIDEO (Gb) , VIDEO (Ba) , VIDEO (Bb) )がそれぞれ入力される。すなわち、スィッチ SWsraに おけるチャネル経路の一端にはビデオ信号 VIDEO (Ra)が共通に入力され、スイツ チ SWsrbにおけるチャネル経路の一端にはビデオ信号 VIDEO (Rb)が共通に入力 される。また、スィッチ SWsgaにおけるチャネル経路の一端にはビデオ信号 VIDEO (Ga)が共通に入力され、スィッチ SWsgbにおけるチャネル経路の一端にはビデオ 信号 VIDEO (Gb)が共通に入力される。また、スィッチ SWsbaにおけるチャネル経 路の一端にはビデオ信号 VIDEO (Ba)が共通に入力され、スィッチ SWsbbにおける チャネル経路の一端にはビデオ信号 VIDEO (Bb)が共通に入力される。 [0153] スィッチ SWpra、 SWprb、スィッチ SWpga、スィッチ SWpgb、スィッチ SWpba、ス イッチ SWpbbは、入力信号がゲート（第 2制御端子）に直接入力される Nチャネル M OSトランジスタおよびその入力信号が反転された信号がゲートに入力される Pチヤネ ル MOSトランジスタからなるアナログスィッチである。
[0154] インバータ Ipは、入力されるプリチャージ用信号 PSMPを反転し、 Pチャネル MOS トランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲート に入力する (インバータ Ipは、上記入力信号を反転させ且つ重なり防止部 31cにお けるバッファ回路 Pbの機能の一部を持つと考えてよい。 )0なお、上記各スィッチ SW pra, SWprb, SWpga, SWpgb, SWpba, SWpbbの入力信号であるプリチャージ 用信号 PSMPは、上記した重なり防止部 31cにおけるバッファ回路 Pbの出力信号で ある。
[0155] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ SWpra, SWp rb, SWpga, SWpgb, SWpba, SWpbbは、ゲートの充電電圧に応じて導通と 導 通と力 S切り換わる。各スィッチ SWpra, SWprb, SWpga, SWpgb, SWpba, SWpb bにおけるチャネル経路の一端には、外部から印加される予備充電電位 PVIDが共 通に入力される。
[0156] また、各スィッチ SWpra (SWpral ' SWpra2'•••SWpran)におけるチャネル経路 の他端と、各スィッチ SWsra (SWsral ' SWsra2' "'SWsran)におけるチャネル経 路の他端とは、液晶表示パネルに設けられたデータ信号線 (信号供給線) SLra (SL ral ' SLra2' "'SLran)にそれぞれ接続されている。同様に、各スィッチ SWprb (S Wprb 1 - SWprb 2 · · · · S Wprbn)におけるチャネル経路の他端と、各スィッチ SWsrb ( SWsrb 1 - SWsrb 2 · · · · S Wsrbn)におけるチャネル経路の他端とは、液晶表示パネ ルに設けられたデータ信号線 (信号供給線） SLrb (SLrb 1 · SLrb2 · · · 'SLrbn)にそ れぞれ接続されている。
[0157] また、各スィッチ SWpga (SWpgal ' SWpga2 ' ' "SWpgan)におけるチャネル経路 の他端と、各スィッチ SWsga (SWsgal ' SWsga2' "'SWsgan)におけるチャネル経 路の他端とは、液晶表示パネルに設けられたデータ信号線 (信号供給線) SLga (SL gal - SLga2- - --SLgan)にそれぞれ接続されている。また、各スィッチ SWpgb (SW pgb 1 - SWpgb2 · · · · SWpgbn)におけるチャネル経路の他端と、各スィッチ SWsgb ( S Wsgb 1 - S Wsgb 2 · · · · S Wsgbn)におけるチャネル経路の他端とは、液晶表示パネ ルに設けられたデータ信号線 (信号供給線) SLgb (SLgbl - SLgb2- - --SLgbn)に それぞれ接続されている。
[0158] また、各スィッチ SWpba (SWpbal ' SWpba2' "'SWpban)におけるチャネル経路 の他端と、各スィッチ SWsba (SWsbal ' SWsba2' "'SWsban)におけるチャネル経 路の他端とは、液晶表示パネルに設けられたデータ信号線 (信号供給線) SLba (SL bal - SLba2- - --SLban)にそれぞれ接続されている。また、各スィッチ SWpbb (SW pbb 1 · S Wpbb 2 · · · · S Wpbbn)におけるチヤネノレ経路の他端と、各スィッチ SWsbb ( S Wsbb 1 - S Wsbb 2 · · · · S Wsbbn)におけるチャネル経路の他端とは、液晶表示パネ ルに設けられたデータ信号線 (信号供給線） SLbb (SLbb 1 · SLbb2 · · -SLbbn)に それぞれ接続されている。
[0159] これにより、プリチャージ用信号 PSMPiがアクティブ (ノヽィレベル）になることで、スィ ツチ SWprai, SWprbi, SWpgai, SWpgbi, SWpbai,
SWpbbiは導通し、予備充電電位 PVIDがデータ信号線 SLrai, SLrbi, SLgai, SL gbi, SLbai, SLbbiに印カロされ、データ信号線 SLrai, SLrbi, SLgai, SLgbi, SLb ai, SLbbiと、選択されている画素の容量とが予備充電される。
[0160] ここで、上記したように、プリチャージ用信号 PSMPiがアクティブ (ノヽィレベル）の期 間については、サンプリング用信号 SMPiは、重なり防止部 31cによって確実に非ァ クティブとなっている。したがって、スィッチ SWsrai, SWsrbi, SWsgai, SWsgbi, S Wsbai、 SWsbbiは確実に非導通であり、予備充電電位 PVIDとビデオ信号 VIDEO とがデータ信号線 SLrai, SLrbi, SLgai, SLgbi, SLbai, SLbbi上で衝突すること はない。
[0161] そして、サンプリング用信号 SMPiがアクティブ (ノヽィレベル）になると、スィッチ SWs rai, SWsrbi, SWsgai, SWsgbi, SWsbai, SWsbbiが導通する。これにより、デー タ信号線線 SLrai, SLrbi, SLgai, SLgbi, SLbai, SLbbi上に ίまビデオ信号 VIDE O (VIDEO (Ra) , VIDEO (Rb) , VIDEO (Ga) , VIDEO (Gb) , VIDEO (Ba) , VI DEO (Bb) )力供給され、データ信号線 SLrai, SLrbi, SLgai, SLgbi, SLbai, SL bbiおよび各画素容量が所定の電圧に充電される。すなわち、ビデオ信号 VIDEOの サンプリングが行われ、上記所定周期中の各データ信号線が順次サンプリングの期 間となるサンプリング実効期間（書き込み実効期間）が開始される。このとき、プリチヤ ージ用信号 PSMPiは確実に非アクティブになっているため、スィッチ SWpiは非導 通となっており、予備充電電位 PVIDとビデオ信号 VIDEOとがデータ信号線 SLrai , SLrbi, SLgai, SLgbi, SLbai, SLbbi上で衝突することはな!/、。
[0162] このようにして、データ信号線線 SLrai, SLrbi, SLgai, SLgbi, SLbai, SLbbiの 予備充電を行った後に当該各データ信号線にビデオ信号 VIDEOを供給するという 動作を順次繰り返し、点順次でサンプリングが行われて 、く。
[0163] このように、ビデオ信号が多相展開されている構成の場合には、より多くのビデオ信 号配線がシフトレジスタ 31aのまわりを周回することになる。このため、本実施形態に 力かるデータ信号線ドライバ 31では、ダミー回路が不要となることにより、ビデオ信号 が多相展開されて 、る構成にぉ 、て、パネル外形サイズを特に効果的に縮小できる
[0164] (フリップフロップ SRの変形例 1)
本実施形態では、シフトレジスタ 31aは、複数段のセット'リセット型のフリップフロッ プ SRからなるものとして説明した力 これに限るものではない。
[0165] 例えば、上記フリップフロップ SR (SR1 ' SR2 "SRn+ 2)に代えて、図 18に示す ような、特許文献 8に記載のゲーティング回路およびフリップフロップ力もなるシフトレ ジスタブロック SRB (SRB1 ' SRB2 · · ·· · SRBn+ 2)を用いてもよい。なお、図 18では 、特許文献 8におけるフリップフロップの構成を便宜上変更して 、る。
[0166] この図に示すように、シフトレジスタブロック SRBは、制御回路 CN、ゲーティング回 路 GC、フリップフロップ F、インバータ 150からなる。また、シフトレジスタブロック SRB は、フリップフロップ SRと同様、 CK端子、 CKB端子、 CINB端子、 RB端子と、 PO端 子と、 QB端子とを備えている。そして、上記各端子には、フリップフロップ SRと同様 の信号が入出力される。
[0167] 制御回路 CNの構成は、上記したレベルシフタ制御回路 CNと同様である。制御回 路 CNの入力端子 IN 1は CINB端子に接続されており、制御回路 CNの入力端子 IN 2は Q端子に接続されている。これにより、入力端子 IN2には、フリップフロップ Fの出 力信号 Qが入力される。また、制御回路 CNの出力端子 CNOUTは、 PO端子および インバータ 150の入力端子に接続されて 、る。
[0168] ゲーティング回路 GCは、トランジスタ P51, N50, N51, N52を備えている。フリツ プフロップ Fは、トランジスタ P52, P53, P54, N53, N54を備えている。なお、トラン ジスタ P51〜P54は Pチャネル型の MOSトランジスタであり、トランジスタ N50〜N54 は Nチャネル型の MOSトランジスタである。
[0169] トランジスタ P51と N51とは電源 VDDとクロック入力端子 CKとの間に直列に接続さ れている。トランジスタ N50は、トランジスタ P51と N51との接続点と電源 VSSとの間 に接続されている。トランジスタ P51, N50のゲートは、インバータ 150の出力端子に 接続されている。これにより、トランジスタ P51, N50のゲートには、制御回路 CNの出 力信号（出力信号 PO)が反転された信号であるイネ一ブル信号 ENABが与えられる 。トランジスタ P51のゲートはローアクティブである。
[0170] トランジスタ P52と N52とは電源 VDDとクロック入力端子 CKBとの間に直列に接続 されており、その接続点がゲーティング回路 GCの出力端子となっている。トランジス タ N52のゲートは、トランジスタ N51のゲートに接続されており、これらゲートはトラン ジスタ N51のドレインに接続されている。トランジスタ P52のゲートはローアクティブで あって、 RB端子への入力信号が与えられる。
[0171] トランジスタ P53と N53とは、電源 VDDと電源 VSSとの間に直列に接続されている 。トランジスタ P54と N54とは電源 VDDと電源 VSSとの間に直列に接続されている。 トランジスタ P53のゲートとトランジスタ N53のゲートとは互いに接続されており、その 接続点はトランジスタ P54と N54との接続点に接続されている。トランジスタ P54のゲ ートとトランジスタ N54のゲートとは互いに接続されており、その接続点はトランジスタ P53と N53との接続点およびゲーティング回路 GCの出力端子に接続されているとと もに、フリップフロップ Fの反転出力端子 QBとなっている。トランジスタ P54と N54との 接続点はフリップフロップ Fの正転出力端子 Qとなっている。
[0172] 次に、上記の構成のシフトレジスタブロック SRの動作を、図 19に示すタイミングチヤ ートを用いて説明する。図 19は、 1段目〜 n+ 2段目までのシフトレジスタブロック SR Bのうち、奇数段目のシフトレジスタブロック SRBにおける各信号の波形を示している 。なお、偶数段目のシフトレジスタブロック SRBについては、各信号の波形が、クロッ ク信号 SCK' SCKBの 1クロック分（半周期分)ずれたものとなる。すなわち、図 19に おけるクロック信号 SCKを、その反転信号 SCKBに置き換えたものとなる。
[0173] 入力信号 CINBがハイレベルであるとき、フリップフロップ Fの正転出力信号 Qが予 め非アクティブのローレベルとなっていることから、制御回路 CNの出力信号（出力信 号 PO)はローレベルとなる。この、ローレベルの信号がインバータ 150によって反転さ れてハイレベルの信号となり、ゲーティング回路 GCのィネーブル端子 ENABにイネ 一ブル信号 ENABとして入力される。
[0174] ゲーティング回路 GCは、ィネーブル信号 ENABがローレベルである期間に動作が 可能な状態となる。動作が可能な状態ではクロック信号 SCKがレベルシフトされてフ リップフロップ Fへ出力される。
[0175] 入力信号 CINBがローレベルになると、フリップフロップ Fの正転出力信号 Qが予め 非アクティブのローレベルとなっていることから、制御回路 CNの出力信号（出力信号 PO)はハイレベルとなる。したがって、ゲーティング回路 GCにおけるィネーブル端子 ENABには、インバータ 150を介してローレベルの信号が入力される。
[0176] ィネーブル端子 ENABにローレベルの信号が入力された最初の時点では、クロッ ク信号 SCKがローレベル、クロック信号 SCKBがハイレベルであるため、フリップフロ ップ Fの反転出力信号 QBはハイレベルのままである。
[0177] そして、クロック信号 SCKの 1パルス分の長さの後（クロック信号 SCKの 2分の 1周 期後）にクロック信号 SCKがハイレベル、クロック信号 SCKBがローレベルになるので 、フリップフロップ Fの出力信号 Qはハイレベル、反転出力信号 QBはローレベルとな る。
[0178] 出力信号 Qは制御回路 CNの入力端子 IN1に入力されているので、出力信号 Qが ハイレベルになるタイミング力 制御回路 CNでの遅延時間分だけ経過したタイミング で、制御回路 CNの出力信号（出力信号 PO)がローレベルになる。また、ゲーティン グ回路 GCに入力されるィネーブル信号 ENABがハイレベルになる。
[0179] ゲーティング回路 GCのィネーブル端子 ENABにハイレベルの信号が入力されると 、ゲーティング回路 GCは非動作状態となる。
[0180] ゲーティング回路 GCが非動作状態になると、その出力信号はローレベルになるが 、フリップフロップ Fの出力信号 Qおよび反転出力信号 QBは、リセット端子 RBにロー レベルの信号が入力されるまで、アクティブレベル（出力信号 Qはハイレベル、反転 出力信号 QB1はローレベル)を維持する。その後、これら出力信号 Qおよび反転出 力信号 QBは、リセット端子 RBに入力される信号がローレベルになるタイミングで、非 アクティブ（出力信号 Qはローレベル、反転出力信号 QBはハイレベル）となる。なお、 リセット端子 RBには、 2段後のシフトレジスタブロック SRに備えられるフリップフロップ Fの反転出力信号 QBが入力される。
[0181] このように、シフトレジスタブロック SRBを用いる構成においても、フリップフロップ S Rを用いる場合と略同様の出力信号 PO, Q, QBが得られる。したがって、データ信 号線ドライバ 31は、フリップフロップ SRを用いる場合と略同様に動作する。
[0182] なお、シフトレジスタブロック SRBを用いる場合であっても、従来の技術では、プリチ ヤージ用の信号を生成するために、 2段以上前のシフトレジスタブロックの出力信号、 または 1段以上前のシフトレジスタブロックの出力信号とスターとパルス SSPとをもち いる必要があった。したがって、 1本目または 1 · 2本目のデータ信号線をプリチャージ するためには、ダミー回路 (ダミーのシフトレジスタブロック）を設ける必要があった。
[0183] これに対して、上記の構成によれば、各シフトレジスタブロック SRB力 自身の出力 信号を用いてプリチャージ用の信号 POを生成するので、このようなダミー回路が不 要となる。したがって、データ信号線ドライバ 31のサイズおよびその周りを引き回す配 線領域のサイズを小型化し、パネル外形サイズを縮小するとともに、パネル外形サイ ズに対する表示領域のサイズの比率を大きくことができる。
[0184] また、ゲーティング回路 GCに入力されるクロック信号 SCK' SCKBの振幅が電源 電圧の振幅より小さい場合には、ゲーティング回路 GCにおいて定常的に流れる電 流が生じる。図 19のィネーブル信号 ENABを見ると、ゲーティング回路 GCの動作期 間（イネ一ブル信号 ENABのローレベル期間）力 クロック信号 SCKの約 1パルス長 (クロック信号 SCKの約 2分の 1周期）となることが分かる。このイネ一ブル信号 ENA Bの非アクティブとなるタイミングを決める上記遅延時間は、主に制御回路 CN内での 遅延時間によるものである。従来の構成の場合、入力信号 CINBがアクティブの期間 (クロック信号 SCKの約 2パルス長（クロック信号 SCKの約 1周期））、定常的に流れる 電流を生じるが、この例の場合は、ゲーティング回路 GCに定常的に流れる電流を削 減することができる。
[0185] また、ゲーティング回路 GCやフリップフロップ F、制御回路 CNには信号処理の遅 延時間がある。ゲーティング回路 GCは入力されたクロック信号 SCK' SCKBをレべ ルシフトした信号を少し遅延して出力するが、ゲーティング回路 GC力 信号が出力さ れた後、出力信号 Qは少し遅延して出力されるとともに反転出力信号 QBは遅延せ ずに出力され、反転出力信号 QBの出力タイミング力 少し遅延して、制御回路 CN の出力信号である PO端子への出力信号 POがローレベルとなり、ィネーブル信号 E NABがハイレベルとなる。したがって、ゲーティング回路 GCカゝら信号が出力された 後、ィネーブル信号 ENABがハイレベルとなるまでの遅延時間としては制御回路 CN における遅延時間が支配的となる。
[0186] フリップフロップ Fの出力信号 Qのノルスが確保できる状態となったならばゲーティ ング回路 GCのそれ以上の動作が不要になるという基本的な考え方によれば、反転 出力信号 QBのパルス開始カゝら少し時間が経過した時点でィネーブル信号 ENABを 非アクティブとすれば、出力信号 Qのパルス開始を得られる状態となった後に確実に ゲーティング回路 GCの動作を停止させることができる。そのためには、制御回路 CN で遅延時間が得られさえすればょ 、。
[0187] また、ゲーティング回路 GCが信号を出力して力もフリップフロップ Fが反転出力信 号 QBを出力するまでの遅延がないので、制御回路 CNで遅延時間が得られさえす ればよいという条件は、ゲーティング回路 GCの動作時間を最小限とする考え方にも 適合する。
[0188] なお、出力信号 QBは次のシフトレジスタブロック SRBの入力信号 CINBとなるので 、前記遅延分は次のシフトレジスタブロック SRBにおけるィネーブル信号 ENABがァ クティブとなるタイミングの遅延をもたらし、ィネーブル信号 ENABのパルス幅は約 1 パルス長（クロック信号 SCKの約 2分の 1周期）となる。
[0189] (フリップフロップ SRの変形例 2) また、図4【こ示したフリップフ1^ップ3尺（3尺1 ' 3尺2' ' ''31¾1+ 2)【こ代免て、図 32【こ 示すような、フリップフロップ SR 100 (SR 100 - SR 100••••SR 100 を
― ― 1 ― 2 ― n+2 用いてもよい。図 32は、各フリップフロップ SR— 100の構成を示すブロック図である。 この図に示すように、各フリップフロップ SRは、レベルシフタ制御回路 CN— 100、レ ベルシフタ LS— 100、セット'リセット型のフリップフロップ SR— FF、インバータ II、ィ ンバータ 12,インバータ 13を備えている。なお、フリップフロップ SR— FFの構成は図 4に示したものと同様である。
[0190] (レベルシフタ制御回路 CN— 100)
図 33は、レベルシフタ制御回路（制御回路） CN— 100の構成を示すブロック図で ある。この図に示すように、レベルシフタ制御回路 CN— 100は、 2つの入力端子 IN1 •IN2、インバータ I 、スィッチ SW 、 Pチャネル MOSトランジスタ（TFT) P 、出
CN CN CN2 力端子 CNOUTBを備えて!/、る。なお、スィッチ SW は、 Nチャネル MOSトランジス
CN
タ（TFT) N および Pチャネル MOSトランジスタ（TFT) P からなるアナログスイツ
CN CN1
チである。
[0191] 入力端子 IN1には、フリップフロップ SR—FFの出力信号 Qが入力される。入力端 子 IN2には、各フリップフロップ SR— 100における CINB端子への入力信号が入力 される。
[0192] 入力端子 IN1は、 Pチャネル MOSトランジスタ P のゲートに接続されている。また
CN1
、入力端子 IN1は、インバータ I を介して Nチャネル MOSトランジスタ N のゲート
CN CN
および Pチャネル MOSトランジスタ P のゲートにも接続されている。
CN2
[0193] 入力端子 IN2は、 Pチャネル MOSトランジスタ P のソースおよび Nチャネル MO
CN1
Sトランジスタ N のソースに接続されている。また、 Pチャネル MOSトランジスタ P
CN CN1 のドレインおよび Nチャネル MOSトランジスタ N のドレインは、出力端子 CNOUTB
CN
に接続されている。
[0194] また、 Pチャネル MOSトランジスタ P のソースは、ハイレベル Vddの駆動電圧の
CN2
電源ラインに接続されており、ドレインは出力端子 CNOUTBに接続されている。
[0195] これにより、入力端子 IN1への入力信号（すなわち、フリップフロップ SR— FFの出 力信号 Q)および入力端子 IN2への入力信号 (すなわち、各フリップフロップ SR 10 0における CINB端子への入力信号）の少なくとも一方がハイレベルの場合には、出 力端子 CNOUTBからの出力信号 CNOB100はハイレベルとなる。そして、入力端 子 IN1への入力信号および入力端子 IN2への入力信号がともにローレベルの場合 には、出力端子 CNOUTBからの出力信号 CNOB100はローレベルとなる。
[0196] なお、図 32に示したように、出力端子 CNOUTBからの出力信号 CNOB100は、 レベルシフタ LS— 100の ENAB端子にそのまま入力され、かつ、各フリップフロップ SR— 100の PO端子にインバータ 13によって反転されてから出力されるようになって いる。
[0197] (レベルシフタ LS— 100)
図 34は、レベルシフタ LS— 100の構成例を示すブロック図である。このレベルシフ タ LS— 100は、大略的に、クロック信号 SCK, SCKBをレベルシフトする昇圧 '降圧 部 121と、クロック信号 SCK, SCKBの供給が不要な停止期間に昇圧 '降圧部 21へ の電力供給を遮断する電力供給制御部 122と、停止期間中に昇圧 ·降圧部 21とクロ ック信号 SCK, SCKBが伝送される信号線とを遮断する入力制御部 123, 124と、停 止期間中に昇圧'降圧部 121の入力スイッチング素子 (N , N )を遮断する入力
LS2 LS3
信号制御部 125, 126と、停止期間中に昇圧 ·降圧部 121の出力を所定の値に維持 する出力安定部 127とを備えて構成されて 、る。
[0198] 昇圧 ·降圧部 121は、入力段の差動入力対であり、上記の入力スイッチング素子と なる、ソースが互いに接続された N型の MOSトランジスタ N , N と、両トランジス
LS2 LS3
タ N ， N にソースとローレベル Vssdの駆動電圧の電源ラインとの間に接続され
LS2 LS3
た定電流源 Icと、カレントミラー回路を構成し、トランジスタ N , N のドレインにそ
LS2 LS3
れぞれ接続されて能動負荷となる P型の MOSトランジスタ P , P と、差動入力対
し S3 LS4
の出力を増幅する CMOS構造のトランジスタ P , N とを備えて構成される。なお
LS7 LS5
、この図 34の構成は、トランジスタ N 側の入力 CKを出力 LSOUTから正転出力す
LS3
る奇数番目のフリップフロップ SR 100 - SR 100 '…に備えられるレベルシフタ L
― 1 ― 3
S1の例を示している。偶数番目のフリップフロップ SR 100 - SR 100 · · ··に備え
― 2 ― 4 られるレベルシフタ LS— 100の場合は、クロック信号 SCK, SCKBの入力が相互に 振り替えて構成される。 トランジスタ N のゲートには、前記入力制御部 124を構成する P型の MOSトラン
LS2
ジスタ P を介してクロック信号 SCKBが入力され、トランジスタ N のゲートには、
LSI LS3 前記入力制御部 123を構成する P型の MOSトランジスタ P を介してクロック信号 S
LS6
CKが入力される。また、トランジスタ N のゲートは、前記入力信号制御部 126を構
LS2
成する N型の MOSトランジスタ N を介してローレベル Vssdの駆動電圧の電源ライ
LSI
ンにプルダウンされるようになっており、同様にトランジスタ N のゲートは、前記入力
LS3
信号制御部 125を構成する N型の MOSトランジスタ N を介してローレベル Vssdの
LS4
駆動電圧の電源ラインにプルダウンされるようになって ヽる。そして前記トランジスタ P , P , N , N のゲートには、 ENAB端子に入力されたレベルシフタ制御回
LSI LS6 LSI LS4
路 CN— 100からの出力信号 CNOB100 (イネ一ブル信号 ENAB100)が与えられ る。
[0200] したがって、レベルシフタ制御回路 CN_100からの出力信号 CNOB100がァクテ イブのローレベルとなると、前記トランジスタ P , P を介してトランジスタ N , N
LSI LS6 LS2 LS3 へのクロック信号 SCKB, SCKの入力が許容されるとともに、トランジスタ N , N
LSI LS4 は遮断する。これに対して、レベルシフタ制御回路 CN— 100からの出力信号 CNO B100が非アクティブのハイレベルとなると、前記トランジスタ P , P が遮断してク
LSI LS6
ロック信号 SCKB, SCKの入力が阻止されるとともに、トランジスタ N , N が導通
LSI LS4 してトランジスタ N ， N のゲートがローレベル Vssdにプルダウンされて、入力段
LS2 LS3
の該トランジスタ N , N は、確実にオフする。
LS2 LS3
[0201] 一方、前記トランジスタ P , P のゲートは互いに接続されるとともに、トランジスタ し S3 LS4
P およびトランジスタ N のドレインに接続されている。これに対して、互いに接続
LS3 LS2
されたトランジスタ P およびトランジスタ N のドレインは出力端となり、前記トランジ
LS4 し S3
スタ P , N のゲートに接続される。トランジスタ P , P のソースは、前記電力供
LS7 LS5 し S3 LS4
給制御部 122を構成する P型の MOSトランジスタ P を介して、ハイレベル Vddの駆
LS2
動電圧の電源ラインに接続されている。 MOSトランジスタ P のゲートには、レベル
LS2
シフタ制御回路 CN— 100からの出力信号 CNOB100が与えられる。
[0202] したがって、レベルシフタ制御回路 CN— 100の出力信号 CNOB100がアクティブ のローレベルとなると、トランジスタ P を介して昇圧'降圧部 121へ電源供給が行わ
LS2 れ、レベルシフタ制御回路 CN— 100の出力信号 CNOB100が非アクティブのハイ レベルとなると、昇圧 ·降圧部 121への電源供給は停止される。
[0203] また、出力安定部 127は、停止期間における該レベルシフタ LS— 100の出力信号 LSOUTをローレベル Vssdの駆動電圧レベルに安定させる回路であり、インバータ I と P型の MOSトランジスタ P 力も構成されている。インバータ I は、 ENAB端子と
LS LS5 LS
トランジスタ P のゲートとの間に備えられている。したがって、レベルシフタ制御回
LS5
路 CN 100の出力信号 CNOB100がインバータ I によって反転されてトランジスタ 一 LS
P のゲートに与えられる。これにより、レベルシフタ制御回路 CN— 100の出力信号
LS5
CNOB100がハイレベルのときに、 MOSトランジスタ P 力トランジスタ P , N の
LS5 LS7 LS5 ゲートをノヽィレベル Vddの駆動電圧の電源ラインにプルアップ接続するようになって いる。
[0204] 上述のように構成されるレベルシフタ LS— 100では、レベルシフタ制御回路 CN— 100の出力信号がローレベルの場合、トランジスタ P , P , P が導通し、トラン
LSI LS2 LS6
ジスタ N , N , P が遮断する。この状態では、トランジスタ P を介して供給さ
LSI LS4 LS5 LS2 れる電流が、 P および N 、あるいは P および N を通り、定電流源 Icを介して し S3 LS2 LS4 し S3
流れる。また、両トランジスタ N ， N のゲートには、クロック信号 SCK, SCKBが
LS3 LS2
それぞれ印加される。この結果、両トランジスタ N , N のゲートには、それぞれの
LS2 LS3
ゲート ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタ P , P
LS3 は、能動負荷として働くので、トランジスタ P , N の接続点の電圧は、前記クロ
LS4 LS4 し S3
ック信号 SCK, SCKBの電圧レベル差に応じた電圧となる。当該電圧は、トランジス タ P , N で電力増幅された後、出力端子 LSOUTから出力信号 LSO100として
LS7 LS5
出力される。
[0205] 前記昇圧 '降圧部 121は、クロック信号 SCK, SCKBによって入力段のトランジスタ p , p の導通 Z遮断を切り替える構成、すなわち電圧駆動型とは異なり、動作中 し S3 LS4
、入力段のトランジスタ P , P が常時導通する電流駆動型であり、上述のように両
LS4 し S3
トランジスタ P , P のゲート ソース間電圧の比率に応じて定電流を分流すること
LS4 し S3
によって、前記クロック信号 SCK, SCKBの振幅が入力段のトランジスタ N , N
LS3 LS2 の閾値よりも低い場合であっても、何ら支障なぐクロック信号 SCK, SCKBをレベル シフトできる。
[0206] この結果、レベルシフタ LS— 100は、 ENAB端子にレベルシフタ制御回路 CN— 1 00からの出力信号 CNOB100でアクティブのローレベルが印加されると、クロック信 号 SCK, SCKBの振幅が駆動電圧のハイ側とロー側との差 (Vcc=Vdd—Vssd、た とえば 15V程度)より低い場合 (たとえば、前記映像信号の生成回路力もの 5V程度） でも、振幅が前記差 Vccにまで昇圧 '降圧された出力信号 LSO100を出力する。
[0207] これとは逆に、レベルシフタ制御回路 CN— 100からの出力信号 CNOB100が動 作停止を示す非アクティブのハイレベルの場合、トランジスタ P , N 、あるいはトラ
LS3 LS2
ンジスタ P , N を介して流れようとする電流は、トランジスタ P によって遮断され
LS4 し S3 LS2 る。したがって、当該電流に起因する消費電力を削減できる。
[0208] また、この状態では、各入力制御部 123, 124のトランジスタ P , P が遮断する
LS6 LSI
。したがって、クロック信号 SCK, SCKBを伝送する信号線と、入力段の各トランジス タ N , N のゲートとが切り離される。また、停止中は、各入力信号制御部 125, 1
LS2 LS3
26のトランジスタ N ， N が導通するので、前記両トランジスタ N ， N のゲート
LS4 LSI LS2 し S3 電圧は!/、ずれもローレベルの駆動電圧 Vssdにプルダウンされ、両トランジスタ N ，
LS2
N は遮断する。これによつて、トランジスタ P を遮断する場合と同様に、定電流源
LS3 LS2
Icが出力する電流分だけ、消費電力を低減できる。
[0209] し力しながら、この状態では、両トランジスタ N , N へ電流が供給されないので
LS2 LS3
、両トランジスタ N , N は差動入力対として動作することができず、出力端、すな
LS2 LS3
わちトランジスタ P , N のドレイン同士の接続点の電位が決定できなくなる。そこ
LS4 し S3
で、前記イネ一ブル信号 ENABが動作停止を示している場合には、さらに出力安定 部 127のトランジスタ P が導通する。この結果、前記出力端、すなわちトランジスタ
LS5
P ， N のゲート電位は、ハイレベルの駆動電圧 Vddにプルアップされ、トランジス
LS7 LS5
タ N が導通し、出力信号 LSO 100はローレベルとなる。
LS5
[0210] こうして、レベルシフタ制御回路 CN— 100からの出力信号 CNOB100が動作停止 を示している期間、レベルシフタ LS— 100の出力信号 LSO100は、クロック信号 SC K, SCKBに拘わらず、ローレベルに保たれる。
[0211] (フリップフロップ SR _100の動作） 図 35は、奇数段目のフリップフロップ SR— 100 - SR_100 '…のタイミングチヤ
― 1 ― 3 一 トである。なお、偶数段目のフリップフロップ SR 100 - SR 100 · · ··については、
― 2 ― 4
図 35における各信号が、クロック信号 SCKに対して半周期分だけずれて動作する。 すなわち、偶数段目のフリップフロップ SR 100 - SR 100 · · ··は、図 1に示したよ
― 2 ― 4
うに、 CK端子に反転クロック信号 (クロック信号) SCKBが入力され、 CKB端子に正 転クロック信号 (クロック信号) SCKが入力されている。このため、奇数段目のフリップ フロップとは、クロック信号の 1クロック分（半周期分)だけずれた動作をする。
[0212] 図 35に示すように、レベルシフタ制御回路 CN— 100に入力される信号 CINBが口 一 (Low)レベルになった時、その瞬間における同じ段のフリップフロップ SR— 100 内のフリップフロップ SR— FFの出力 Qは非アクティブのローレベルを出力している。 このため、レベルシフタ制御回路 CN— 100の出力信号 CNOB100はローレベルと なる。
[0213] この、ローレベルの信号 CNOB100は、レベルシフタ LS— 100の ENAB端子に入 力される。そして、レベルシフタ LS— 100は、 ENAB端子にローレベルが入力される と、レベルシフタ動作が可能な状態となり、入力信号 SCKをレベルシフトした信号が 出力信号 LSO100として出力される。このように、レベルシフタ制御回路 CN— 100 の出力信号 CNOB100の立ち下がりがクロック信号 SCKの立ち上がりをレベルシフ トし、出力信号 LSO100として出力する。
[0214] ここで、 ENAB端子に入力される信号（レベルシフタ制御回路 CN— 100の出力信 号 CNO)がローレベルになった時点では、クロック信号 SCKはローレベルなので、レ ベルシフタ LS— 100の出力信号 LSO 100はローレベルのままとなる。そして、クロッ ク信号 SCKが約 1クロック分後 (クロック信号 SCKの約半周期後)にハイレベルになる と、レベルシフタ LS— 100の出力信号 LSO 100はハイレベルに切り変わる。
[0215] このハイレベルのレベルシフタ LS— 100の出力信号 LSO100は、インバータ IIを 通ってローレベルになり、フリップフロップ SR— FFの入力端子 SBに入力される。
[0216] フリップフロップ SR— FFの入力端子 SBにローレベルが入力されると、 SR— FFが セットされてアクティブとなり、フリップフロップ SR—FFの出力信号 Qはハイレベルに 、出力信号 QBはローレベルになる。 [0217] ここで、フリップフロップ SR—FFの出力信号 Qはレベルシフタ制御回路 CN— 100 に入力（フィードバック）されているので、出力信号 Qがハイレベルになった瞬間に、 レベルシフタ制御回路 CN— 100の出力信号 CNOB100がハイレベルになる。
[0218] 出力信号 CNOB100のハイレベルがレベルシフタ LS— 100の端子 ENABに入力 されると、レベルシフタ LS— 100は非動作状態となる。レベルシフタ LS— 100が非 動作状態になると、レベルシフタ LS— 100の出力信号 LSO100はローレベルになる 。出力信号 LSO100がローレベルになっても、フリップフロップ SR—FFの出力信号 Q 'QBは、リセット端子 Rにハイレベルが入力されるまで、アクティブレベル (出力信号 Qはハイレベル、出力信号 QBはローレベル)を出力し続ける。
[0219] なお、フリップフロップ SR— FFのリセット端子 Rには、そのフリップフロップ SR—FF が備えられるフリップフロップ SRの 2段後ろのフリップフロップ SRの出力信号 QBが、 インバータ 12によって反転されて入力される。したがって、フリップフロップ SR—FFの 出力信号 Q 'QBは、図 35に示すように、アクティブになった後、クロック信号 SCKが 2クロック分 (クロック信号 SCKの 1周期)が入力されたときに、非アクティブにリセットさ れる。
[0220] また、レベルシフタ制御回路 CN— 100の入力端子 IN2に入力される入力信号 CI NBは、前段のフリップフロップ SRの出力信号 QBなので、フリップフロップ SR—FF の出力信号 Q · QBがアクティブになった後、クロック信号 SCKが 1クロック分 (クロック 信号 SCKの半周期)が入力されたときに、ハイレベルとなる。
[0221] したがって、フリップフロップ SR—FFの出力信号 Q 'QBがアクティブレベルから非 アクティブレベルに戻った時には、入力端子 IN2に入力される入力信号 CINBはす でにハイレベルとなっているので、レベルシフタ制御回路 CN— 100の出力信号 CN OB100はハイレベルのままになる。これにより、レベルシフタ LS— 100は非動作状 態となるので、レベルシフタ LS— 100の出力信号 LSO100はローレベルのままであ る。このため、フリップフロップ SR—FFの出力信号 Q'QBは非アクティブレベル (出 力信号 Qはローレベル、出力信号 QBはハイレベル)に確実に保持される。
[0222] また、図 35のタイミングチャートに示したレベルシフタ制御回路 CN— 100の出力信 号 CNOB100は、先行プリチャージ用のパルス（プリチャージ信号） PO (P01 -P02 • · · · · POn)として、重なり防止部 3 lcにおける自分の段の遅延回路 Pd (Pdl · Pd2 · ••••Pdn)へと入力される。
[0223] 上記したように、フリップフロップ SR— 100では、出力信号 Qがレベルシフタ制御回 路 CN— 100にフィードバックされており、出力信号 QBがアクティブ（ローレベル）に なるより前に、レベルシフタ制御回路 CN— 100の出力信号 CNOB100がローレべ ルになるようになつている。したがって、このレベルシフタ制御回路 CN— 100の出力 信号 CNOB100をプリチャージ用の信号 POとして用いることにより、サンプリング用 パルスとなる QBに先行してプリチャージを行うことができる。
[0224] このように、図 4に示したフリップフロップ SRに代えて、図 32に示したフリップフロッ プ SR— 100を用いる場合でも、フリップフロップ SRを用いる場合と略同様の動作を 行うことができる。
[0225] なお、フリップフロップ SRのレベルシフタ制御回路 CNは NOR回路（ロジック回路） NR1を用いていたのに対して、フリップフロップ SR— 100のレベルシフタ制御回路 C N 100はスィッチ（スィッチ回路） SW を用いている。このため、パノレスがスィッチ
― CN
回路を通過するときの遅延量の方力 当該パルスがロジック回路を通過するときの遅 延量よりも小さい場合には、シフトレジスタを高速動作させることができる。
[0226] なお、 CNOB100の遅延量が大きい場合には、クロック信号 SCKの立ち上がりを 拾えなくなる。その場合には、クロック信号 SCKの立ち上がり（偶数段目では立ち下 がり）のタイミングで 次シフトしていくことができなくなって、正常なタイミングでシフト レジスタが動作しなくなる。このため、フリップフロップ SRを用いる力 あるいはフリツ プフロップ SR— 100を用いるかは、レベルシフタ制御回路における出力信号の遅延 量に応じて決定することが好ま 、。
[0227] また、本実施形態では、表示部 2とデータ信号線ドライバ 31と走査信号線ドライバ 4 とがモノシリックに形成された液晶表示装置 1について説明した力 これに限るもので はなぐ各ドライバ 31, 4と表示部 2とが別々の基板に形成されていてもカゝまわない。
[0228] また、本実施形態では、データ信号線ドライバ 31を、液晶表示装置 1に備える場合 について説明したが、これに限るものではなぐ例えば、有機 EL表示装置など、配線 容量を充電する必要のある表示装置であればどのような表示装置に適用してもよい。 [0229] 〔実施形態 2〕
本発明の他の実施形態について説明する。なお、特に断らない限り、実施形態 1で 用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形 (構 成変更）が可能な部材および信号の符号として扱い、その説明を省略する。
[0230] (データ信号線ドライバ 41)
図 20は、本実施形態にカゝかるデータ信号線ドライバ 41の構成を示すブロック図で ある。データ信号線ドライバ 41は、実施形態 1にかかる液晶表示装置 1において、デ ータ信号線ドライバ 31に代えて備えられる。
[0231] この図に示すように、データ信号線ドライバ 41は、レベルシフタ LSと、シフトレジスタ 41aと、サンプリング部 31bと、重なり防止部 31cとを備えている。レベルシフタ LS、サ ンプリング部 31b、重なり防止部 31cは、実施形態 1と同様の構成である。
[0232] (シフトレジスタ 41a)
シフトレジスタ 41aは、複数段のセット'リセット型のフリップフロップ SRFF (SRFFdl • SRFFd2 · SRFFl · SRFF2 · · · · · SRFFn · SRFFd3 · SRFFd4)を備えており、シフ ト方向を SRFFdlから SRFFd4へ向力う順方向と、 SRFFd4から SRFFdlへ向かう 逆方向とに切り替えることができる、双方向シフトレジスタである。
[0233] 各フリップフロップ SRFFは、 CK端子、 CKB端子、セット信号が入力される CINB1 端子 'CINB2端子、リセット信号が入力される RB1端子 'RB2端子、サンプリング用 の信号 QB (QB1 · QB2 · · · · · QBn)を出力する QB端子、プリチャージ用の信号 PO ( P01 -P02 · · · · · POn)を出力する PO端子、シフト方向を制御するための信号 (スキ ヤン切り替え用の信号) SCが入力される SC端子（図示せず)を備えている。なお、ス キャン切り替え用の信号 SCは、液晶表示装置 1の制御回路 5から出力される。
[0234] 奇数段目のフリップフロップ SRFFdl ' SRFFl ' SRFF3 '…では、 CK端子に正転 クロック信号 (クロック信号) SCKが人力され、 CKB端子〖こ反転クロック信号 (クロック 信号） SCKBが入力される。また、偶数段目のフリップフロップ SRFFd2' SRFFd4- …では、 CK端子に反転クロック信号 (クロック信号) SCKBが入力され、 CKB端子に 正転クロック信号 (クロック信号) SCKが入力される。
[0235] また、 1段目のフリップフロップ SRFF1の CINB1端子、および、最終段のフリップフ ロップ SRFFd4の CINB2端子には、セット信号として、レベルシフタ LSの出力信号 S SPB'が入力される。 2段目以降のフリップフロップ SRFFd2' SRFFdl ·… · SRFFd 3 ' SRFFd4の CINB1端子は、各フリップフロップの前段のフリップフロップにおける QB端子に接続されている。
[0236] 一方、 1段目のフリップフロップ SRFFdl力も最終段の前段のフリップフロップ SRF Fd3までのフリップフロップにおける CINB2端子は、各フリップフロップの次段のフリ ップフロップにおける QB端子に接続されている。
[0237] また、 1段目のフリップフロップ SRFFdlから n+ 2段目のフリップフロップ SRFFnま でのフリップフロップにおける RB1端子には、各フリップフロップの 2段後ろのフリップ フロップカもの出力信号 QB1 'QB2 · · ·· · QBd4が入力される。また、最終段の前段 のフリップフロップ SRFFd3における RB1端子には最終段のフリップフロップ SRFFd 4の出力信号 QBd4が入力され、最終段のフリップフロップ SRFFd4における RB1端 子には、 自身の出力信号 QBd4が入力される。
[0238] 一方、 1段目のフリップフロップ SRFFdlにおける RB2端子には、 自身の出力信号 QBdlが入力される。また、 2段目のフリップフロップ SRFFd2における RB2端子には 、 1段目のフリップフロップ SRFFdlの出力信号 QBdlが入力される。そして、 3段目 のフリップフロップ SRFF1から最終段のフリップフロップ SRFFd4までの各フリップフ ロップにおける RB2端子には、各フリップフロップの 2段前の出力信号 QB (QBdl ' Q Bd2 · QB1 · · · · · QBn)が入力される。
[0239] また、 3段目力 n+ 2段目までのフリップフロップ SR1 - SR2 · · ·· · SRnにおける PO 端子は、重なり防止部 31cにおける各段に対応する遅延回路 Pd (Pdl 'Pd2 · · ·· · Pd n)に接続されている。
[0240] (フリップフロップ SRFF)
図 21は、各フリップフロップ SRFF (SRFFdl · SRFFd2 · SRFF1 · · · · · SRFFd4) の構成例を示すブロック図である。
[0241] この図に示すように、各フリップフロップ SRFFは、レベルシフト制御回路 CN、レべ ルシフタ LS1、セット'リセット型のフリップフロップ SR— FF、セレクタ一 SELa、セレク ター SELb、インバータ II、インバータ 12を備えている。 [0242] レベルシフト制御回路 CN、レベルシフタ LS1、フリップフロップ SR—FFの構成は、 実施形態 1における各回路と同様の構成である。
[0243] セレクタ一 SELaは入力端子 SI1 · SI2と出力端子 SOを備えて 、る。セレクタ一 SE Laの入力端子 SI1はフリップフロップ SRFFの CINB1端子に接続され、入力端子 SI 2はフリップフロップ SRFFの CINB2端子に接続されている。また、セレクタ一 SELa の出力端子 SOはレベルシフタ制御回路 CNの入力端子 IN2に接続されている。また 、セレクタ一 SELaには、スキャン切り替え用の信号 SCが与えられる。
[0244] セレクタ一 SELbはセレクタ一 SELaと同様の構成からなり、入力端子 SI1 ' SI2と出 力端子 SOを備えている。セレクタ一 SELbの入力端子 SI1はフリップフロップ SRFF の RBI端子に接続され、入力端子 SI2はフリップフロップ SRFFの RB2端子に接続さ れている。また、セレクタ一 SELbの出力端子 SOはインバータ 12の入力端子に接続 され、インバータ 12の出力端子はフリップフロップ SR—FFの R端子に接続されている 。また、セレクタ一 SELbには、スキャン切り替え用の信号 SCが与えられる。
[0245] 図 22は、セレクタ一 SELaおよびセレクタ一 SELbの構成例を示すブロック図である 。この図に示すように、セレクタ一 SELa' SELbは、インバータ Sinvと、スィッチ Sswl ゝ Ssw2を備えている。
[0246] スィッチ Sswl ' Ssw2は、入力信号がゲートに直接入力される Nチャネル MOSトラ ンジスタ (TFT)および入力信号が反転された信号がゲートに入力される Pチャネル MOSトランジスタ（TFT)力もなるアナログスィッチである。
[0247] インバータ Sinvは、セレクタ一 SELa' SELbに入力されるスキャン切り替え用の信 号 SCを反転し、スィッチ SW1 ' SW2における Pチャネル MOSトランジスタのゲートの 持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する。
[0248] 各 MOSトランジスタのゲートは容量性の制御端子であり、各スィッチ Sswl ' Ssw2 は、ゲートの充電電圧に応じて導通と非導通とが切り換わる。
[0249] スィッチ Sswlにおけるチャネル経路の一端には、入力信号 SI1が入力される。スィ ツチ Sswlにおけるチャネル経路の一端には、入力信号 SI2が入力される。スィッチ S swlにおけるチャネル経路の他端とスィッチ Ssw2におけるチャネル経路の他端とは 共に接続され、出力端子 SOとなる。 [0250] このような構成からなるセレクタ一 SELa' SELbでは、スキャン切り替え用の信号 S Cが順方向のスキャンを示すハイレベルの場合、スィッチ Sswlの各トランジスタが導 通し、スィッチ Ssw2の各トランジスタが非導通となるので、出力端子 SOからは、入力 端子 SI1に入力された信号が出力信号 a として出力される。
[0251] また、スキャン切り替え用の信号 SCが逆方向のスキャンを示すローレベルの場合、 スィッチ Sswlの各トランジスタが非導通となり、スィッチ Ssw2の各トランジスタが導通 するので、出力端子 SOからは、入力端子 SI2に入力された信号が出力信号 a'bとし て出力される。
[0252] 次に、シフトレジスタ 41aの動作について説明する。まず、シフト方向が順方向（正 スキャン)の場合について説明する。図 23は、シフト方向が順方向の場合の、各フリ ップフロップ SRFFにおけるタイミングチャートである。
[0253] この場合、スキャン切り替え用の信号 SCは正スキャンを示すハイレベルなので、セ レクター SELaからは CINB1端子に入力された信号 CINB1が出力信号 aとして出力 され、セレクタ一 SELbからは RB1端子に入力された信号 RB1が出力信号 bとして出 力される。
[0254] フリップフロップ SRFFの CINB1端子に入力される信号 CINB1がローレベルにな ると、セレクタ一 SELaの出力信号 aがローレベルとなり、実施形態 1で説明したように 、レベルシフタ制御回路 CNの出力信号はノ、ィレベルとなる。したがって、 PO端子か ら出力されるプリチャージ用の信号 POはハイレベルとなる。
[0255] その後、クロック信号 SCKがハイレベルになると、レベルシフタ LSIの出力信号 LS Oがハイレベルとなり、フリップフロップ SR— FFの出力信号がアクティブレベル（信号 Qがハイレベル、信号 QBがローレベル）となる。ここで、 SR— FFの出力信号 Qは、レ ベルシフタ制御回路 CNの入力端子 IN1に入力されているので、出力信号 Qがハイ レベルになると、レベルシフタ制御回路 CNの出力信号（出力信号 PO)はローレベル となり、レベルシフタ LSIの出力信号 LSOはローレベルとなる。
[0256] その後、フリップフロップ SRFFの RB1端子に入力される信号 RB1、すなわち 2段 後ろのフリップフロップ SRFFの出力信号 QB (ただし、フリップフロップ SRFFd3 · SR FFd4ではフリップフロップ SRFFd4の出力信号 QBd4)がローレベルになると、セレ クタ一 SELbの出力信号 bがローレベルとなり、フリップフロップ SR— FFの出力信号 Q · QBはリセットされて非アクティブレベル (信号 Qがローレベル、信号 QBがハイレべ ル）となる。
[0257] 図 24は、シフト方向が順方向の場合の、データ信号線ドライバ 41のタイミングチヤ ートである。
[0258] この図に示すように、フリップフロップ SRFFdlでは、レベルシフタ LSから出力され た、スタートパルス SSPBに基づく信号 SSPB，がローレベルになると、 PO端子から出 力するプリチャージ用の信号 POdlがハイレベルとなる。その後、クロック信号 SCK がハイレベルになると、サンプリング用の出力信号 QBdlがローレベルとなる。また、 出力信号 Qdlがレベルシフタ制御回路 CNにフィードバックされているので、出力信 号 QBdlがローレベル（出力信号 Qdlがハイレベル）になると、レベルシフタ制御回 路 CNの出力信号 POdlはローレベルとなる。そして、 2段後ろのフリップフロップ SR FF1の出力信号 QB1がローレベルになると、フリップフロップ SRFFdlの出力信号 Q Bdlはハイレベルにリセットされる。
[0259] また、フリップフロップ SRFFdlの出力信号 QBdlは、 2段目のフリップフロップ SRF Fd2に入力されているので、出力信号 QBdlがローレベルになると、 2段目のフリップ フロップ SRFFd2におけるレベルシフタ制御回路 CNの出力信号 POd2はハイレべ ルになる。その後、クロック信号 SCKがローレベル（クロック信号 SCKBがハイレベル )になると、 QB端子からの出力信号 QBd2がハイレベルからローレベルに切り替わる 。そして、これにより、レベルシフタ制御回路 CNの出力信号 POd2はローレベルとな る。その後、 2段後ろのフリップフロップ SRFF2の出力信号 QB2がローレベルになる と、フリップフロップ SRFFd2の出力信号 QBd2はハイレベルにリセットされる。
[0260] また、フリップフロップ SRFFd2の出力信号 QBd2は、 3段目のフリップフロップ SRF F1に入力されているので、出力信号 QBd2がローレベルになると、 3段目のフリップ フロップ SRFF1における PO端子からの出力信号 POlはハイレベルになる。その後 、クロック信号 SCKがローレべルカ ハイレベルになると、 QB端子からの出力信号 Q B1がハイレベルからローレベルに切り替わる。そして、これにより、 PO端子からの出 力信号 POlはローレベルとなる。ここで、 3段目のフリップフロップ SRFF1の出力信 号 QBlは、 1段目のフリップフロップ SRFFdlの RB端子に入力されているので、 3段 目のフリップフロップ SRFF1の出力信号 QB1がローレベルに切り替わると、 1段目の フリップフロップ SRFFdlの出力信号 QBdlはハイレベルにリセットされる。
[0261] 以降のフリップフロップ SRFFについても、各段のフリップフロップ SRFFの出力信 号 QBが、ローレベルになった後、その 2段後ろのフリップフロップ SRの出力信号 QB 力 Sローレベルになることによってハイレベルにリセットされるまで、同様の動作が行わ れる。なお、フリップフロップ SRFFd3 ' SRFFd4は、フリップフロップ SRFFn— 1 ' SR FFnの出力信号 QBn— 1 'QBnをリセットするタイミングを出力するためのダミー回路 として機能する。
[0262] このように、データ信号線ドライバ 41では、シフト方向が順方向（正スキャン)の場合 、各フリップフロップ SRFFk (kは l〜nの整数）における自分の段の信号を用いて、 その段に対応するデータ信号線および画素容量の予備充電を行う。また、 2段後ろ のフリップフロップ SRFFk + 2の出力信号を用いて、フリップフロップ SR—FFkの出 力信号 Qk'QBkをリセットし、サンプリング期間を終了させる。
[0263] 次に、シフト方向が逆方向（逆スキャン）の場合について説明する。図 25は、シフト 方向が逆方向の場合の、各フリップフロップ SRFFにおけるタイミングチャートである。
[0264] この場合、スキャン切り替え用の信号 SCは逆スキャンを示すローレベルなので、セ レクター SELaからは CINB2端子に入力された信号 CINB2が出力信号 aとして出力 され、セレクタ一 SELbからは RB2端子に入力された信号 RB2が出力信号 bとして出 力される。
[0265] フリップフロップ SRFFの CINB2端子に入力される信号 CINB2がローレベルにな ると、セレクタ一 SELaの出力信号 aがローレベルとなり、実施形態 1で説明したように 、レベルシフタ制御回路 CNの出力信号はノ、ィレベルとなる。したがって、 PO端子か ら出力されるプリチャージ用の信号 POはハイレベルとなる。
[0266] その後、クロック信号 SCKがハイレベルになると、レベルシフタ LSIの出力信号 LS Oがハイレベルとなり、フリップフロップ SR— FFの出力信号がアクティブレベル（信号 Qがハイレベル、信号 QBがローレベル）となる。ここで、 SR— FFの出力信号 Qは、レ ベルシフタ制御回路 CNの入力端子 IN1に入力されているので、出力信号 Qがハイ レベルになると、レベルシフタ制御回路 CNの出力信号（出力信号 PO)はローレベル となり、レベルシフタ LSIの出力信号 LSOはローレベルとなる。
[0267] その後、フリップフロップ SRFFの RB2端子に入力される信号 RB2、すなわちシフト 方向（逆スキャン方向）に沿って 2段後ろのフリップフロップの出力信号 QB (ただし、 フリップフロップ SRFFd2' SRFFdlではフリップフロップ SRFFdlの出力信号 QBdl )がローレベルになると、セレクタ一 SELbの出力信号 bがローレベルとなり、フリップフ ロップ SR—FFの出力信号 Q · QBはリセットされて非アクティブレベル (信号 Qがロー レベル、信号 QBがハイレベル）となる。
[0268] 図 26は、シフト方向が逆方向の場合の、データ信号線ドライバ 41のタイミングチヤ ートである。
[0269] この図に示すように、フリップフロップ SRFFd4では、レベルシフタ LSから出力され た、スタートパルス SSPBに基づく信号 SSPB，がローレベルになると、 PO端子から出 力するサンプリング用の信号 POd4がハイレベルとなる。その後、クロック信号 SCKが ハイレベルになると、サンプリング用の出力信号 QBd4がローレベルとなる。また、出 力信号 Qd4がレベルシフタ制御回路 CNにフィードバックされているので、出力信号 QBd4がローレベル（出力信号 Qd4がハイレベル）〖こなると、レベルシフタ制御回路 C Nの出力信号 POd4はローレベルとなる。そして、シフト方向に沿って 2段後ろとなる フリップフロップ SRFFnの出力信号 QBnがローレベルになると、フリップフロップ SR FFd4の出力信号 QBd4はハイレベルにリセットされる。
[0270] また、フリップフロップ SRFFd4の出力信号 QBd4は、次段（シフト方向に沿って 2 段目）のフリップフロップ SRFFd3に入力されているので、出力信号 QBd4がローレ ベルになると、フリップフロップ SRFFd3におけるレベルシフタ制御回路 CNの出力信 号 POd3はハイレベルになる。その後、クロック信号 SCKがローレベル（クロック信号 SCKBがハイレベル）になると、 QB端子からの出力信号 QBd3がハイレベルからロー レベルに切り替わる。そして、これにより、レベルシフタ制御回路 CNの出力信号 POd 3はローレベルとなる。その後、次々段 (シフト方向に沿って 2段後ろ）のフリップフロッ プ SRFFn— 1の出力信号 QBn— 1がローレベルになると、フリップフロップ SRFFd3 の出力信号 QBd3はハイレベルにリセットされる。 [0271] また、フリップフロップ SRFFd3の出力信号 QBd3は、次段（シフト方向に沿って 3 段目）のフリップフロップ SRFFnに入力されているので、出力信号 QBd3がローレべ ルになると、フリップフロップ SRFFnにおける PO端子からの出力信号 POnはハイレ ベルになる。その後、クロック信号 SCKがローレベルからハイレベルになると、 QB端 子からの出力信号 QBnがハイレベルからローレベルに切り替わる。そして、これによ り、 PO端子からの出力信号 POnはローレベルとなる。ここで、フリップフロップ SRFF nの出力信号 QBnは、フリップフロップ SRFFd4の RB2端子に入力されているので、 フリップフロップ SRFFnの出力信号 QBnがローレベルに切り替わると、フリップフロッ プ SRFFd4の出力信号 QBd4はハイレベルにリセットされる。
[0272] 以降のシフト方向に沿ったフリップフロップ SRFFについても、各段のフリップフロッ プ SRFFの出力信号 QB力 ローレベルになった後、シフト方向に沿ってその 2段後 ろのフリップフロップ SRの出力信号 QBがローレベルになることによってハイレベルに リセットされるまで、同様の動作が行われる。なお、フリップフロップ SRFFd2' SRFFd 1は、フリップフロップ SRFF2 · SRFF1の出力信号 QB2 · QB1をリセットするタイミン グを出力するためのダミー回路として機能する。
[0273] このように、データ信号線ドライバ 41では、シフト方向が逆方向（逆スキャン)の場合 、各フリップフロップ SRFFkにおける自分の段の信号を用いて、その段に対応する データ信号線および画素容量の予備充電を行う。そして、シフト方向（逆スキャン方 向）に沿って 2段後ろのフリップフロップ SRFFk— 2の出力信号を用いて、フリップフ ロップ SR—FFkの出力信号 Qk'QBkをリセットし、サンプリング期間を終了させる。
[0274] したがって、データ信号線ドライバ 41では、シフト方向がいずれの方向であっても、 各フリップフロップ SRFFにおける自分の段の信号を用いて、その段に対応するデー タ信号線および画素容量の予備充電を行うことができる。また、シフト方向に沿って 2 段後ろのフリップフロップ SRFFの出力信号を用いて、フリップフロップ SR— FFの出 力信号 Q 'QBをリセットし、サンプリング期間を終了させることができる。
[0275] 以上のように、データ信号線ドライバ 41では、各フリップフロップ SRFFにおける自 分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充 電を行う。したがって、例えば上記した特許文献 3のように、双方向シフトレジスタのシ フト方向に応じてプリチャージ回路駆動信号の出力段を選択するためのプリチャージ 信号切替回路を備える必要がな ヽ。
[0276] 特許文献 3の技術では、上記プリチャージ信号切替回路に、 2段前の出力段からの プリチャージ回路駆動信号と、 2段後ろの出力段からのプリチャージ回路駆動信号と が入力される。したがって、プリチャージ信号切替回路の占有面積、および配線の引 き回し面積が増大し、駆動回路の大型化を招いてしまうという問題があった。
[0277] これに対して、本実施形態に力かるデータ信号線ドライバ 41では、このようなプリチ ヤージ信号切替回路、および、 2段前の出力段からのプリチャージ回路駆動信号と 2 段後ろの出力段力 のプリチャージ回路駆動信号とを上記プリチャージ信号切替回 路に入力するための配線が不要になる。
[0278] したがって、データ信号線ドライバ 41の構成を簡略ィ匕するとともに、データ信号線ド ライバ 41のサイズおよびその周りを引き回す配線領域のサイズを小型化することがで きる。これにより、パネル外形サイズを縮小するとともに、パネル外形サイズに対する 表示領域のサイズの比率を大きくことができる。
[0279] (変形例）
(フリップフロップ SRFFの変形例）
本実施形態では、シフトレジスタ 41aは、複数段のセット'リセット型のフリップフロッ プ SRFFからなるものとして説明した力 これに限るものではない。
[0280] 例えば、上記フリップフロップ SRFF (SRFFdl · SRFFd2 · SRFF1 · · · 'SRFFd4) に代えて、図 27に示すような、シフトレジスタ回路3!^3 (31¾ (11 ' 31¾ (12' 31^ 1 ' 3 RC2 · · · · · SRCd4)を用いてもよ!、。
[0281] この図に示すように、シフトレジスタ回路 SRCは、フリップフロップ SRFFにおけるレ ベルシフタ LSIを、スィッチ回路 ASWに置き換え、 CKB端子を非接続（Non- connec tion)とした構成である。
[0282] スィッチ回路 ASWは、インバータ Iaswと、入力信号がゲートに直接入力される Nチ ャネル MOSトランジスタ (TFT) NTaswと、入力信号が反転された信号がゲートに入 力される Pチャネル MOSトランジスタ（TFT) PTaswとからなる。
[0283] インバータ Iaswは、制御回路 CNの出力信号（出力信号 PO)を反転し、 Pチャネル MOSトランジスタ PTaswのゲートの持つ容量を十分に充放電が可能な能力を持た せながらゲートに入力する。なお、制御回路 CNの構成は上記したレベルシフタ制御 回路の構成と同様である。
[0284] また、インバータ Iaswの出力は N型の MOSトランジスタ N55のゲートに入力されて いる。トランジスタ N55のソースはロー側の電源 Vssdに接続され、ドレインはインバー タ IIの入力端子に接続されて!ヽる。
[0285] 各 MOSトランジスタのゲートは容量性の制御端子であり、ゲートの充電電圧に応じ て導通と非導通とが切り換わる。各 MOSトランジスタにおけるチャネル経路の一端は 、 CK端子に接続されている。なお、奇数段のシフトレジスタ回路 SRCdl ' SRCl ' S RC3 · · ··における CK端子には正転クロック信号 (クロック信号) SCKが入力され、偶 数段のシフトレジスタ回路 SRCd2 · SRC2 · SRC4 · · ··における CK端子には反転クロ ック信号 (クロック信号) SCKBが入力される。
[0286] また、各 MOSトランジスタにおけるチャネル経路の他端は、インバータ IIの入力端 子に接続されている。これにより、スィッチ回路 ASWの出力信号 ASWがインバータ I 1に入力される。
[0287] 図 28は、シフト方向が順方向（正スキャン）の場合の、各シフトレジスタ回路 SRCに おけるタイミングチャートである。
[0288] この場合、スキャン切り替え用の信号 SCは正スキャンを示すハイレベルなので、セ レクター SELaからは CINB1端子に入力された信号 CINB1が出力信号 aとして出力 され、セレクタ一 SELbからは RB1端子に入力された信号 RB1が出力信号 bとして出 力される。
[0289] シフトレジスタ回路 SRCの CINB1端子に入力される信号 CINB1がローレベルにな ると、セレクタ一 SELaの出力信号 aがローレベルとなり、制御回路 CNの出力信号は ハイレベルとなる。したがって、 PO端子から出力されるプリチャージ用の号 POはハイ レベルとなる。
[0290] また、制御回路 CNの出力信号がハイレベルになると、スィッチ回路 ASWにおける 各 MOSトランジスタ PTaswNTaswは導通する。
[0291] したがって、その後、クロック信号 SCKがハイレベルになると、スィッチ回路 ASWの 出力信号 ASWはハイレベルとなり、フリップフロップ SR—FFの出力信号がァクティ ブレベル（信号 Qがハイレベル、信号 QBがローレベル）となる。ここで、 SR—FFの出 力信号 Qは、レベルシフタ制御回路 CNの入力端子 IN1に入力されているので、出 力信号 Qがハイレベルになると、レベルシフタ制御回路 CNの出力信号はローレベル となり、スィッチ回路 ASWにおける各 MOSトランジスタ PTaswNTaswは非導通と なる。この時、インバータ Iaswはローレベルになっているので、トランジスタ N55はォ ンされ、出力信号 ASWはローレベルにプルダウンされる。
[0292] その後、シフトレジスタ回路 SRCの RB1端子に入力される信号 RB1、すなわち 2段 後ろのシフトレジスタ回路 SRCの出力信号 QB (ただし、フシフトレジスタ回路 SRCd3 •SRCd4ではフリップフロップ SRCd4の出力信号 QBd4)がローレベルになると、セ レクター SELbの出力信号 bがローレベルとなり、シフトレジスタ回路 SRCの出力信号 Q · QBはリセットされて非アクティブレベル (信号 Qがローレベル、信号 QBがハイレべ ル）となる。
[0293] 図 29は、シフト方向が逆方向（逆スキャン）の場合の、各シフトレジスタ回路 SRCに おけるタイミングチャートである。
[0294] この場合、スキャン切り替え用の信号 SCは逆スキャンを示すローレベルなので、セ レクター SELbからは CINB2端子に入力された信号 CINB2が出力信号 aとして出力 され、セレクタ一 SELbからは RB2端子に入力された信号 RB2が出力信号 bとして出 力される。
[0295] シフトレジスタ回路 SRCの CINB2端子に入力される信号 CINB2がローレベルにな ると、セレクタ一 SELaの出力信号 aがローレベルとなり、制御回路 CNの出力信号は ハイレベルとなる。したがって、 PO端子から出力されるプリチャージ用の信号 POは ハイレベルとなる。
[0296] また、制御回路 CNの出力信号がハイレベルになると、スィッチ回路 ASWにおける 各 MOSトランジスタ PTaswNTaswは導通する。
[0297] したがって、その後、クロック信号 SCKがハイレベルになると、スィッチ回路 ASWの 出力信号 ASWはハイレベルとなり、フリップフロップ SR—FFの出力信号がァクティ ブレベル（信号 Qがハイレベル、信号 QBがローレベル）となる。ここで、 SR—FFの出 力信号 Qは、レベルシフタ制御回路 CNの入力端子 INIに入力されているので、出 力信号 Qがハイレベルになると、レベルシフタ制御回路 CNの出力信号はローレベル となり、スィッチ回路 ASWにおける各 MOSトランジスタ PTaswNTaswは非導通と なる。この時、インバータ Iaswはローレベルになっているので、トランジスタ N55はォ ンされ、出力信号 ASWはローレベルにプルダウンされる。
[0298] その後、シフトレジスタ回路 SRCの RB2端子に入力される信号 RB2、すなわちシフ ト方向（逆スキャン方向）に沿って 2段後ろのシフトレジスタ回路の出力信号 QB (ただ し、シフトレジスタ回路 SRCd2' SRCdlではシフトレジスタ回路 SRCdlの出力信号 QBdl)がローレベルになると、セレクタ一 SELbの出力信号 bがローレベルとなり、フ リップフロップ SR—FFの出力信号 Q · QBはリセットされて非アクティブレベル (信号 Qがローレベル、信号 QBがハイレベル）となる。
[0299] したがって、データ信号線ドライバ 41は、図 27に示すようなシフトレジスタ回路 SRC を用いる場合にも、上記したフリップフロップ SRFFを用いる場合と略同様に動作する
[0300] また、上記の説明では、シフトレジスタ回路 SRCを双方向シフトレジスタ 41aに備え る場合について説明した力 これに限らず、例えば実施形態 1のシフトレジスタ 31aに 備えてもよい。この場合には、セレクタ一 SELaを省略してレベルシフタ制御回路 CN (この場合、レベルシフタ制御回路でなく制御回路となるが、回路構成は同一である。 )の IN2端子と CINB1端子 (CINB端子）とを接続し、セレクタ一 SELbを省略してィ ンバータ 12の入力端子と RB1端子 (RB端子）とを接続すればよ!、。
[0301] また、表示部 2とデータ信号線ドライバ 41と走査信号線ドライバ 4とは、同一基板上 にモノシリックに形成されていてもよぐあるいは、それぞれ別々の基板上に形成され ていてもよい。
[0302] また、本実施形態では、データ信号線ドライバ 41を、液晶表示装置 1に備える場合 について説明したが、これに限るものではなぐ例えば、有機 EL表示装置など、配線 容量を充電する必要のある表示装置であればどのような表示装置に適用してもよい。
[0303] 以上のように、本発明の表示装置の駆動回路は、表示装置に設けられた複数の信 号供給線のそれぞれに対して第 1スィッチを備え、上記各信号供給線に対する書き 込み信号の書き込みを上記各第 1スィッチの導通により行う書き込み回路と、上記第 1のスィッチを導通させるためのタイミングパルスを生成するノ ルス生成手段を複数 段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレジスタ と、上記信号供給線のそれぞれに対して第 2スィッチを備え、上記各信号供給線へ の予備充電を上記各第 2スィッチの導通により行う予備充電回路とが設けられた表示 装置の駆動回路において、上記各パルス生成手段は、それぞれの前段の上記パル ス生成手段から出力される上記タイミングパルスを入力され、当該タイミングパルスが 上記第 1スィッチを導通させるアクティブレベルになった後、上記各パルス生成手段 自身がアクティブレベルの上記タイミングノ ルスを出力するまでの期間中に、上記各 パルス生成手段自身が出力するタイミングパルスに基づ!/、て書き込みを行う上記信 号供給線に対応する上記第 2スィッチを導通させて当該信号供給線を予備充電する ための予備充電用パルスを出力することを特徴としている。
[0304] 上記の構成によれば、上記各パルス生成手段は、自身が出力するタイミングパルス に基づいて書き込みを行う上記信号供給線に対応する上記第 2スィッチを導通させ て当該信号供給線を予備充電するための予備充電用パルスを出力する。これにより 、従来必要であった、初段の上記パルス生成手段もしくは初段および 2段目のパルス 生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を 予備充電するための予備充電用ノ ルスを出力するためのダミー回路を設ける必要が なくなる。したがって、予備充電回路を内部に備えた表示装置の駆動回路の面積、 および上記駆動回路の周囲に引き回す配線の面積を小型化することができる。
[0305] また、上記タイミングパルスの各出力ラインには、当該出力ラインに供される上記タ イミングパルスのアクティブレベルのうち、当該タイミングパノレスにて書き込みを行う上 記信号供給線を予備充電するための上記予備充電用パルスが上記第 2スィッチを導 通させる上記予備充電用パルスのアクティブレベルとの重なり部分を除去する、重な り防止手段を備えて!/ヽる構成としてもよ!、。
[0306] 上記の構成によれば、上記タイミングパルスの各出力ラインに設けられた重なり防 止手段力 各出力ラインに供される上記タイミングパルスのアクティブレベル期間のう ち、当該タイミングパルスにて書き込みを行う信号供給線を予備充電するための予備 充電用パルスのアクティブレベル期間との重なり部分を除去する。したがって、例え ば、予備充電用ノ ルスのアクティブレベル期間の後端とタイミングパルスのアクティブ レベル期間の前端とが同期するようなフリップフロップの出力を利用したとしても、予 備充電用パルスのアクティブレベル期間とタイミングパルスのアクティブレベル期間と が重なることはなぐ各信号供給線にそれぞれ設けられた対をなすサンプリング用の 第 1スィッチと予備充電用の第 2スィッチとが、同時に導通することを確実に防止する ことができる。このため、書き込み信号と予備充電電位とが信号供給線上で衝突する t 、つた事態の招来を確実に回避することができる。
[0307] また、上記各パルス生成手段から出力された予備充電用パルスを遅延させて上記 各第 2スィッチおよび上記各重なり防止手段に出力する遅延手段をさらに備え、上記 重なり防止手段は、上記タイミングパルスのアクティブレベルのうち、上記遅延手段の 出力する予備充電用パルスのアクティブレベルとの重なり部分を除去する構成として ちょい。
[0308] 上記の構成によれば、上記重なり防止手段は、上記タイミングパルスのアクティブ期 間のうち、上記遅延手段の出力する予備充電用パルスのアクティブ期間との重なり部 分を除去する。したがって、上記タイミングパルスのアクティブ期間の前端が削られる 量が大きくなるので、上記タイミングパルス同士の重なりを防止することができる。なお 、タイミングノ ルス同士が重なると、ビデオ信号線に電位の揺れを生じるため、表示の 均一性が低下するなどして画像品位を損なうこととなる力 上記のようにタイミングパ ルス同士の重なりを防止することにより、表示の均一性の低下を防止することができる
[0309] また、上記各パルス生成手段は、当該各パルス生成手段よりも所定段数だけ後段 のパルス生成手段の出力する上記タイミングパルスがアクティブレベルになった場合 に、自身の出力する上記タイミングパルスを、上記第 1スィッチを非導通とする非ァク ティブレベルとし、上記遅延手段による上記予備充電用パルスの遅延時間が、上記 各パルス生成手段に対して所定段数だけ後段のパルス生成手段の出力する上記タ イミングパルスがアクティブレベルになった後、上記各パルス生成手段の出力する上 記タイミングパルスが非アクティブレベルになるまでの時間よりも長い構成としてもよ い。
[0310] 上記の構成によれば、上記各パルス生成手段の出力するタイミングパルスのァクテ イブレベルと、当該各パルス生成手段に対して所定段数だけ後段のパルス生成手段 の出力するタイミングパルスのアクティブレベルとの重なり部分を確実に除去すること ができる。したがって、表示の均一性の低下を確実に防止することができる。
[0311] また、上記各パルス生成手段は、上記タイミングパルスを出力するセット'リセット型 のフリップフロップと、上記フリップフロップのセット信号を制御する制御手段とを備え 、上記制御手段は、当該制御手段が備えられるパルス生成手段の前段のパルス生 成手段の出力する上記タイミングパルスがアクティブレベルであって、当該制御手段 が備えられるパルス生成手段の出力するタイミングパルスが非アクティブレベルであ る場合に、クロック信号またはクロック信号を変圧した信号を上記フリップフロップのセ ット信号とし、上記フリップフロップは、当該フリップフロップが備えられるパルス生成 手段よりも所定段数だけ後段のパルス生成手段の出力するタイミングパルスをリセット 信号とする構成としてもよい。
[0312] 上記の構成によれば、上記制御手段は、当該制御手段が備えられるパルス生成手 段の前段の信号線選択手段の出力するタイミングパルスがアクティブレベルであって 、当該制御手段が備えられるパルス生成手段の出力するタイミングパルスが非ァクテ イブレベルである場合に、クロック信号またはクロック信号を変圧した信号を上記フリツ プフロップのセット信号とする。したがって、上記各パルス生成手段の前段のパルス 生成手段に対応する信号供給線が書き込まれている期間であって、上記各パルス生 成手段に対応する信号供給線に書き込みを開始する前の期間に、上記各パルス生 成手段に対応する信号供給線を適切に予備充電することができる。
[0313] また、奇数段目の上記パルス生成手段では、正転クロック信号または反転クロック 信号のいずれか一方の信号を上記クロック信号として用い、偶数段目の上記パルス 生成手段では、上記クロック信号として他方の信号を用いる構成としてもょ 、。
[0314] 上記の構成によれば、上記クロック信号の振幅が小さくても、レベルシフトが必要な 場合に、正転クロック信号と反転クロック信号を用いることができるので、安定してレべ ルシフトすることが可能となる。 [0315] また、上記シフトレジスタは、上記複数段のパルス生成手段がタイミングパルスを順 次出力するシフト方向を切り替え可能な双方向シフトレジスタであり、上記各パルス 生成手段は、当該各パルス生成手段に対して上記シフト方向の前段となるパルス生 成手段の出力するタイミングパルスを選択して上記制御手段に入力する第 1セレクタ 一手段と、当該各パルス生成手段に対して所定段数だけ上記シフト方向の後段とな るパルス生成手段の出力するタイミングパルスを選択して上記フリップフロップにリセ ット信号として入力する第 2セレクタ一手段とを備えて 、る構成としてもよ!/、。
[0316] 上記の構成によれば、双方向シフトレジスタを備え、上記信号線に順次に書き込む 方向を切り替え可能な表示装置の駆動回路において、例えば特許文献 3の電気光 学装置の駆動回路に備えられるような、予備充電する信号線を選択するためのプリ チャージ信号切替回路を設ける必要がなくなる。したがって、表示装置の駆動回路 のサイズを小さくできる。
[0317] また、上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出 カラインの数と、上記信号供給線の数とが対応しており、上記各第 2スィッチを順次 に導通させるとともに、上記各第 1スィッチの導通期間が当該各第 1スィッチの導通に よって書き込みを行う信号供給線に対応する上記第 2スィッチの導通期間と重ならな V、ように、上記各第 1スィッチを順次に導通させる構成としてもよ！、。
[0318] 上記の構成によれば、従来必要であった、初段の上記パルス生成手段、もしくは、 初段および 2段目のパルス生成手段が出力するタイミングパルスに基づいて書き込 みを行う上記信号供給線を予備充電するための予備充電用パルスを出力するため のダミー回路を設ける必要がなくなる。したがって、予備充電回路を内部に備えた表 示装置の駆動回路の面積、および上記駆動回路の周囲に引き回す配線の面積を小 型ィ匕することができる。
[0319] また、上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出 カラインの数と、上記信号供給線の所定本数を 1単位とするグループ数とが対応して おり、上記各第 2スィッチを上記グループ内で同時かつ上記グループごとに順次に 導通させるとともに、上記第 1スィッチの導通期間が上記第 2スィッチの導通期間と重 ならな!/、ように、上記各第 1スィッチを上記グループ内で同時かつ上記グループごと に順次に導通させる構成としてもょ 、。
[0320] 上記の構成によれば、上記各パルス生成手段の出力するタイミングパルスにより信 号供給線を複数本ずつ順次に書き込みを行う、いわゆる多点同時駆動方式の駆動 回路、あるいは相展開方式の駆動回路において、初段の上記パルス生成手段、もし くは、初段および 2段目のパルス生成手段が出力するタイミングパルスに基づいて書 き込みを行う上記信号供給線を予備充電するための予備充電用パルスを出力する ためのダミー回路を設ける必要がなくなる。したがって、表示装置の駆動回路のサイ ズを小さくできる。なお、多点同時駆動方式の駆動回路や相展開方式の駆動回路で は、駆動回路の周りを引き回す配線数が多いので、駆動回路のサイズを小さくするこ とにより、その駆動回路が備えられる表示装置における非表示領域の面積を特に効 果的に削減できる。
[0321] また、本発明の表示装置は、複数の画素と、上記画素に対応して設けられる複数 の信号供給線としてのデータ信号線および複数の信号供給線としての走査信号線と 、書き込み信号としてのビデオ信号を上記データ信号線および上記画素に書き込む データ信号線ドライバと、上記ビデオ信号を書き込む画素を選択するために上記走 查信号線に書き込み信号としての走査信号を書き込む走査信号線ドライバとを備え た表示装置であって、上記したいずれかの表示装置の駆動回路を、上記データ信号 線ドライバとして備えて 、ることを特徴として 、る。
[0322] 上記の構成によれば、表示装置の駆動回路のサイズを小さくすることができるので 、表示部における額縁面積、すなわち非表示領域の面積を小さくし、表示エリアの広 い表示装置を実現できる。
[0323] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。す なわち、発明を実施するための最良の形態の項にぉ 、てなした具体的な実施態様ま たは実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのよう な具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と特許 請求の範囲内で、いろいろと変更して実施することができるものである。 産業上の利用の可能性
本発明は、画像表示装置等の表示装置におけるデータ信号線駆動回路等に好適 に用いることができる。

Claims

請求の範囲
[1] 表示装置に設けられた複数の信号供給線のそれぞれに対して第 1スィッチを備え、 上記各信号供給線に対する書き込み信号の書き込みを上記各第 1スィッチの導通に より行う書き込み回路と、
上記第 1のスィッチを導通させるためのタイミングパルスを生成するパルス生成手段 を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレ ジスタと、
上記信号供給線のそれぞれに対して第 2スィッチを備え、上記各信号供給線への 予備充電を上記各第 2スィッチの導通により行う予備充電回路とが設けられた表示装 置の駆動回路において、
上記各パルス生成手段は、それぞれの前段の上記パルス生成手段から出力される 上記タイミングパルスを入力され、当該タイミングパルスが上記第 1スィッチを導通さ せるアクティブレベルになった後、上記各パルス生成手段自身がアクティブレベルの 上記タイミングパルスを出力するまでの期間中に、上記各パルス生成手段自身が出 力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記 第 2スィッチを導通させて当該信号供給線を予備充電するための予備充電用パルス を出力することを特徴とする表示装置の駆動回路。
[2] 上記タイミングノ ルスの各出力ラインには、当該出力ラインに供される上記タイミン グノ ルスのアクティブレベルのうち、当該タイミングパルスにて書き込みを行う上記信 号供給線を予備充電するための上記予備充電用パルスが上記第 2スィッチを導通さ せる上記予備充電用パルスのアクティブレベルとの重なり部分を除去する、重なり防 止手段を備えていることを特徴とする請求項 1に記載の表示装置の駆動回路。
[3] 上記各パルス生成手段力 出力された予備充電用パルスを遅延させて上記各第 2 スィッチおよび上記各重なり防止手段に出力する遅延手段をさらに備え、
上記重なり防止手段は、上記タイミングパルスのアクティブレベルのうち、上記遅延 手段の出力する予備充電用ノルスのアクティブレベルとの重なり部分を除去すること を特徴とする請求項 2に記載の表示装置の駆動回路。
[4] 上記各パルス生成手段は、当該各パルス生成手段よりも所定段数だけ後段のパル ス生成手段の出力する上記タイミングパルスがアクティブレベルになった場合に、自 身の出力する上記タイミングパルスを、上記第 1スィッチを非導通とする非アクティブ レベルとし、
上記遅延手段による上記予備充電用パルスの遅延時間が、上記各パルス生成手 段に対して所定段数だけ後段のパルス生成手段の出力する上記タイミングパルスが アクティブレベルになった後、上記各ノ ルス生成手段の出力する上記タイミングパル スが非アクティブレベルになるまでの時間よりも長いことを特徴とする請求項 3に記載 の表示装置の駆動回路。
[5] 上記各パルス生成手段は、上記タイミングパルスを出力するセット'リセット型のフリ ップフロップと、上記フリップフロップのセット信号を制御する制御手段とを備え、 上記制御手段は、当該制御手段が備えられるパルス生成手段の前段のパルス生 成手段の出力する上記タイミングパルスがアクティブレベルであって、当該制御手段 が備えられるパルス生成手段の出力するタイミングパルスが非アクティブレベルであ る場合に、クロック信号またはクロック信号を変圧した信号を上記フリップフロップのセ ット信号とし、
上記フリップフロップは、当該フリップフロップが備えられるパルス生成手段よりも所 定段数だけ後段のパルス生成手段の出力するタイミングパルスをリセット信号とする ことを特徴とする請求項 1〜4のいずれか 1項に記載の表示装置の駆動回路。
[6] 奇数段目の上記パルス生成手段では、正転クロック信号または反転クロック信号の Vヽずれか一方の信号を上記クロック信号として用い、
偶数段目の上記パルス生成手段では、上記クロック信号として他方の信号を用いる ことを特徴とする請求項 5に記載の表示装置の駆動回路。
[7] 上記シフトレジスタは、上記複数段のノ ルス生成手段がタイミングパルスを順次出 力するシフト方向を切り替え可能な双方向シフトレジスタであり、
上記各パルス生成手段は、当該各パルス生成手段に対して上記シフト方向の前段 となるパルス生成手段の出力するタイミングパルスを選択して上記制御手段に入力 する第 1セレクタ一手段と、当該各パルス生成手段に対して所定段数だけ上記シフト 方向の後段となるパルス生成手段の出力するタイミングパルスを選択して上記フリツ プフロップにリセット信号として入力する第 2セレクタ一手段とを備えていることを特徴 とする請求項 1〜6のいずれ力 1項に記載の表示装置の駆動回路。
[8] 上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ライ ンの数と、上記信号供給線の数とが対応しており、
上記各第 2スィッチを順次に導通させるとともに、上記各第 1スィッチの導通期間が 当該各第 1スィッチの導通によって書き込みを行う信号供給線に対応する上記第 2ス イッチの導通期間と重ならないように、上記各第 1スィッチを順次に導通させることを 特徴とする請求項 1〜7のいずれ力 1項に記載の表示装置の駆動回路。
[9] 上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ライ ンの数と、上記信号供給線の所定本数を 1単位とするグループ数とが対応しており、 上記各第 2スィッチを上記各グループ内で同時かつ上記グループごとに順次に導 通させるとともに、上記第 1スィッチの導通期間が当該各第 1スィッチの導通によって 書き込みを行う信号供給線に対応する上記第 2スィッチの導通期間と重ならないよう に、上記各第 1スィッチを上記グループ内で同時かつ上記グループごとに順次に導 通させることを特徴とする請求項 1〜7のいずれ力 1項に記載の表示装置の駆動回路
[10] 複数の画素と、上記画素に対応して設けられる複数の信号供給線としてのデータ 信号線および複数の信号供給線としての走査信号線と、書き込み信号としてのビデ ォ信号を上記データ信号線および上記画素に書き込むデータ信号線ドライバと、上 記ビデオ信号を書き込む画素を選択するために上記走査信号線に書き込み信号と しての走査信号を書き込む走査信号線ドライバとを備えた表示装置であって、 請求項 1〜9のいずれか 1項に記載の表示装置の駆動回路を、上記データ信号線 ドライバとして備えて 、ることを特徴とする表示装置。
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