WO2006011232A1

WO2006011232A1 - リコンフィギュラブル回路およびリコンフィギュラブル回路の制御方法

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Publication number: WO2006011232A1
Application number: PCT/JP2004/010953
Authority: WO
Inventors: Hisanori Fujisawa; Miyoshi Saito; Toshihiro Ozawa
Original assignee: Fujitsu Limited
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-02-02
Also published as: CN1954311A; JPWO2006011232A1; CN100545827C; US20070083733A1; US7849288B2; EP1780644A1; JP4201816B2; EP1780644A4

Abstract

　パイプライン処理のプロセッシングエレメントへの実装効率を高め、処理性能を向上させる。　プロセッシングエレメント（ＰＥ）（４ａ）～（４ｄ）は、構成情報によって回路構成が再構成され、所定の処理を実行する。記憶部（１ａ），（１ｂ）は、ＰＥ（４ａ）～（４ｄ）の構成情報が記憶される。記憶切替え部（２）は、ＰＥ（４ａ）～（４ｄ）によって処理されるパイプライン処理（５）の各段における構成情報を、複数の記憶部（１ａ），（１ｂ）を切替えて記憶していく。構成情報出力部（３）は、複数の記憶部（１ａ），（１ｂ）を切替えて、記憶部（１ａ），（１ｂ）の構成情報を複数のＰＥ（４ａ）～（４ｄ）に出力する。

Description

明細書

リコンフィギユラブル回路およびリコンフィギユラブル回路の制御方法技術分野

[0001] 本発明はリコンフィギユラブル回路およびリコンフィギユラブル回路の制御方法に関し、特に構成情報によって構成が再構成される複数のプロセッシングエレメントを有するリコンフィギユラブル回路およびリコンフィギユラブル回路の制御方法に関する。背景技術

[0002] 従来、再構成可能な演算器群を有するリコンフィギユラブル回路がある。リコンフィギユラブル回路は、コンフィギュレーションデータに基づいて演算器群を構成し、様々な処理を行うことができる。このようなリコンフィギユラブル回路において、 1つのパイプライン処理を実装することができなレ、場合、リコンフィギユラブル回路をパイプライン段ごとに分割して、各段の処理を逐次切替えて実装する方法が提案されている（例えば、非特許文献 1参照)。

[0003] 図 10は、従来のリコンフィギユラブル回路の回路ブロック図である。

図に示すように、リコンフィギユラブル回路は、プロセッシングエレメント（PE :

Processing Element) 101a一 101dおよびネットワーク 102を有してレヽる。

[0004] PElOla 101dの各々は、例えば、 ALU (Arithmetic Logical Unit)や乗算器、加算器を複数有している。 PElOla 101dの各々の ALUや乗算器、加算機は、パイプライン処理の 1段の処理を行えるように、コンフィギュレーションデータに基づいて構成される。

[0005] ネットワーク 102は、 PElOla— 101dがパイプライン処理を行うことができるように、コンフィギュレーションデータに基づいて、 PElOla 101dを接続する。

[0006] ここで、パイプライン処理とは、順次入力されるデータに対し、順次演算を行う処理をいう。例えば、 FIR (Finite Impulse Response)フィルタで示される積和演算は、順次入力されるデータに対し、順次積和演算をしていくパイプライン処理である。また、ォペレーシヨンとは、順次行われる演算のうちの、 1つの演算をいう。例えば、前述した積和演算であれば、順次入力されるデータに対し、順次積和演算が行われるが、そのうちの 1つの積和演算が 1つのオペレーションとなる。また、パイプライン処理は、複数の段に分かれ、 1つの段で 1または 2以上のオペレーションが行われる。

[0007] 図 11は、パイプライン処理を示した図である。

図に示すパイプライン処理 111は、オペレーション OP1 〇P8で 1つのパイプライン処理を行う。図に示す矢印は、データの流れを示し、オペレーション〇P1に処理されるデータが順次入力されるとする。なお、前述した積和演算を例に説明すると、ォペレーシヨン〇P1— OP8は、オペレーション OP1に入力されるデータに対し、 8段の積和演算を行い、オペレーション OP1— OP8の各々は、 1つの積和演算を行う。

[0008] パイプライン処理 111の図 10のリコンフィギユラブル回路への実装について説明する。上記でも説明したように、図 10に示すリコンフィギユラブル回路の PElOla— 101 dの各々には、パイプライン処理の 1段のオペレーションが割り当てられる。 8段のォペレーシヨン〇P1— OP8に対し、 PElOla— 101dは 4つであるので、 1サイクルごとに、オペレーション OP1— OP8の PElOla— 101dへの割り当てを切替えてパイプライン処理を行う。

[0009] 図 12は、図 10のリコンフィギユラブル回路における図 11のパイプライン処理の流れを示した図である。

図に示す四角は、図 10の PElOla— 101dを示している。また、四角の中には、 PE 101a— 101dに割り当てられたオペレーション OP1— OP8を示している。なお、処理されるデータは、オペレーション OP1から順次入力される。

[0010] サイクノレ 1のとき、 PElOlaには、オペレーション OP1が割り当てられ、データが入力される。サイクル 2のとき、 PElOlbには、オペレーション OP2が割り当てられる。このとき、 PElOlbには、サイクル 1で処理されたオペレーション OP1のデータが入力され、オペレーション OP1には、次のデータが入力される。順次、サイクノレ 3， 4と、 PE1 01c, 101dにオペレーション OP3，〇P4が割り当てられ、前段（前サイクル）のオペレーシヨン〇P2, 〇P3のデータが入力される。また、オペレーション OP1には、順次データが入力される。

[0011] サイクノレ 5になると、オペレーション OP5を割り当てる新たな PEが存在しないので、 PElOlaにオペレーション〇P5を割り当てる。そして、 PElOld (オペレーション〇P4 )で処理されたデータを、 PElOla (オペレーション OP5)に出力するように構成する

[0012] サイクル 6— 8では、順次 PElOlb— 101dにオペレーション OP6— OP8が割り当てられ、前段（前サイクル）のオペレーション〇P5— OP7のデータが入力される。なお、サイクル 5— 8では、新たなデータは入力されない。オペレーション OP1 〇P4が P ElOla 101dに害 ijり当てられておらず、パイプライン処理を行えない力である。図示していないが、サイクノレ 9のとき、 PElOlaには、オペレーション〇P1が割り当てられ、次のデータが入力される。

[0013] このように、 PElOla 101dに分割して、各段のパイプライン処理を逐次切替えて実装する方法は、 PE 101 a 101 dに実装可能なパイプライン段を一度に実装する方法に対し、処理時間が短くなる。 1度に実装する方法では、実装されたパイプライン段の処理が終わると、処理結果を記憶装置に一時退避して、それから、次に続くパィプライン段を PElOla— 101dに実装しなければならないからである。これに対し、各段のパイプライン処理を逐次切替えて実装する方法では、処理結果を記憶装置に一時退避することがないため、処理時間が短くなる。

[0014] 次に、パイプライン処理のある段において、同時に複数のオペレーションを実行しなければならない場合について説明する。この場合、プロセッシングエレメントに複数のパイプライン段を同時に割り当てる必要がある。

[0015] 図 13は、プロセッシングエレメントに複数のパイプライン段を同時に割り当てる場合のパイプライン処理を示した図である。

図に示すパイプライン処理 112では、 1段目にオペレーション〇P1 , OP2が処理される。 2段目にオペレーション OP3， OP4力 S処理される。以後、順次各段で、ォペレーシヨン OP5 〇P7が処理される。図に示す矢印は、データの流れを示し、ォペレーシヨン ΟΡ1， OP2には、処理されるデータが順次入力されるとする。このパイプライン処理 112の図 10のリコンフィギユラブル回路への実装について説明する。

[0016] 図 14は、図 10のリコンフィギユラブル回路における図 13のパイプライン処理の流れを示した図である。

図に示す四角は、図 10の PElOla— 101dを示している。また、四角の中には、 PElOla— lOldに割り当てられたオペレーション〇P1— OP7を示している。処理されるデータは、オペレーション OP1, OP2から順次入力される。 noneは、オペレーシヨンが割り当てられてレヽなレ、状態を示してレ、る。

[0017] 図 13に示すパイプライン処理 112の 1段目は、オペレーション〇P1，〇P2と、 2つのオペレーションを実行しなければならなレ、。また、パイプライン処理 112の 2段目は、オペレーション OP3，〇P4と、 2つのオペレーションを実行しなければならなレ、。そのため、図 10に示すリコンフィギユラブル回路は、図 14に示すように、 PElOla, 10 lbと PElOlc, lOldを、同時に 2つのオペレーションを実行できるように構成する必要がある。

[0018] サイクル 1のとき、 PElOla, 101bには、オペレーション〇P1，〇P2が割り当てられ、それぞれにデータが入力される。サイクノレ 2のとき、 PElOlc, lOldには、オペレーシヨン OP3， OP4力 S害り当てられる。このとき、 PElOlc, lOldには、サイクノレ 1で処理されたオペレーション OP1, OP2のデータが入力される。また、オペレーション OP 1 , OP2には、次のデータが入力される。サイクル 3— 5と、順次 PElOla, 101bと PE 101c, lOldにオペレーション OP5—〇P7が割り当てられ、前段のデータが入力される。

[0019] オペレーション OP5— OP7は、図 13に示すように 1段で 1つずつ処理される必要があるため、 PElOla, 101bおよび PElOlc, lOldに 1ずつしか実装することができなレヽ。前述したように、 PElOla, 101bと PElOlc, lOldは、同時に 2つのオペレーシヨンを実行できるように構成されているからである。よって、 PElOla, 101bと PE101 c, lOldは、一方のプロセッシングエレメントが空き状態（none)となり、実装効率が低くなる。

[0020] サイクル 6では、サイクル 5に続いて PElOla, 101bにオペレーション〇P7を実装する必要がある。これは、サイクル 1で入力されたデータは、サイクル 5でオペレーション OP7の処理が行われ終了する力サイクル 2で入力されたデータは、サイクル 5では、まだ、オペレーション OP6までの処理しか行われておらず、サイクル 6でオペレーシヨン OP7の処理を行う必要がある力、らである。なお、サイクル 3 サイクル 6では、データは入力されず、次にデータが入力できるのは、次のサイクル 7となる。 [0021] 図 15は、図 13のパイプライン処理のデータの入出力タイミングを示したタイミングチヤートである。

図に示す CLKは、オペレーションが実行されるタイミングを示している。 INは、オペレーシヨン〇P1 , 〇P2に入力されるデータのタイミングを示している。 OUTは、オペレーシヨン〇P7から出力されるデータのタイミングを示している。

[0022] 図に示すように CLK1 , 2 (CLKは図 14に示しているサイクルに対応する）において、オペレーション ΟΡ1，〇P2にデータが入力される。 CLK1で入力されたデータは、図 14で説明したように CLK5でオペレーション〇P7の処理が行われる。よって、 CL K1で入力されたデータは、図 15に示すように CLK6で出力される。 CLK2で入力されたデータは、図 14で説明したように CLK6でオペレーション OP7の処理が行われる。よって、 CLK2で入力されたデータは、図 15に示すように CLK7で出力される。オペレーション〇P1 , 〇P2は、 CLK7で PElOla, 101bに再び実装され、次のデータが入力される。

特 3午文献 1： H.Schmit, Incremenntal Reconnguration for Pipelined

Applications", Proceedings of the IEEE Symposium on FPGAs for Custom

Computiong Machines(FCCM)，P.47- 55, 1997

発明の開示

発明が解決しょうとする課題

[0023] このように、パイプライン処理のある段において、同時に複数のオペレーションが実行される場合、プロセッシングエレメントに複数のオペレーションを同時に割り当てる必要がある。この場合、パイプライン処理のプロセッシングエレメントへの実装効率が低くなり、処理性能が低下するという問題点があった。

[0024] 本発明はこのような点に鑑みてなされたものであり、パイプライン処理のプロセッシングエレメントへの実装効率を高め、処理性能を向上させるリコンフィギユラブル回路およびリコンフィギユラブル回路の制御方法を提供することを目的とする。

課題を解決するための手段

[0025] 本発明では上記問題を解決するために、図 1に示すような構成情報によって構成が再構成される複数のプロセッシングエレメント（PE) 4a 4dを有するリコンフィギュラブル回路において、複数の PE4a— 4dの構成情報が記憶される複数の記憶部 la , lbと、複数の PE4a— 4dによって処理されるパイプライン処理 5の各段における構成情報を、複数の記憶部 la, lbを切替えて記憶していく記憶切替え部 2と、複数の記憶部 la， lbを切替えて、構成情報を複数の PE4a— 4dに出力する構成情報出力部 3と、を有することを特徴とするリコンフィギユラブル回路が提供される。

[0026] このようなリコンフィギユラブル回路によれば、複数の記憶部 la， lbを具備し、パイプライン処理 5の各段の構成情報を切替えて記憶していく。そして、複数の記憶部 la , lbを切替えて、構成情報を複数の PE4a 4dに出力する。よって、仮想的に、パイプライン処理の全段を PE4a— 4dに割り当てることができる。

発明の効果

[0027] 本発明のリコンフィギユラブル回路では、複数の記憶部を具備し、ノィプライン処理の各段の構成情報を切替えて記憶していく。そして、複数の記憶部を切替えて、構成情報を複数のプロセッシングエレメントに出力するようにした。これによつて、仮想的に、パイプライン処理の全段をプロセッシングエレメントに割り当てることができ、パィプライン処理のプロセッシングエレメントへの実装効率が向上し、処理性能を向上すること力 Sできる。

[0028] 本発明の上記および他の目的、特徴および利点は本発明の例として好ましレ、実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

図面の簡単な説明

[0029] [図 1]リコンフィギユラブル回路の概要を説明する図である。

[図 2]第 1の実施の形態に係るリコンフィギユラブル回路の回路ブロック図である。

[図 3]コンフィギュレーション切替え部の回路ブロック図である。

[図 4]ネットワークの回路ブロック図である。

[図 5]図 2のリコンフィギユラブル回路における図 13のパイプライン処理の流れを示した図である。

[図 6]図 2のリコンフィギュレーション回路における図 13のパイプライン処理のデータの入出力タイミングを示したタイミングチャートである。

[図 7]図 3のコンフィギュレーションロード部の動作を説明する図である。 [図 8]第 2の実施の形態を説明するためのパイプライン処理を示した図である。

[図 9]フリップフロップを有したリコンフィギユラブル回路における図 8のパイプライン処理の流れを示した図である。

[図 10]従来のリコンフィギユラブル回路の回路ブロック図である。

[図 11]パイプライン処理を示した図である。

[図 12]図 10のリコンフィギユラブル回路における図 11のパイプライン処理の流れを示した図である。

[図 13]プロセッシングエレメントに複数のパイプライン段を同時に割り当てる場合のパィプライン処理を示した図である。

[図 14]図 10のリコンフィギユラブル回路における図 13のパイプライン処理の流れを示した図である。

[図 15]図 13のパイプライン処理のデータの入出力タイミングを示したタイミングチヤ一トである。

発明を実施するための最良の形態

[0030] 以下、本発明の原理を図面を参照して詳細に説明する。

図 1は、リコンフィギユラブル回路の概要を説明する図である。

図に示すようにリコンフィギユラブル回路は、記憶部 la, lb、記憶切替え部 2、構成情報出力部 3、および PE4a— 4dを有している。また、図には、リコンフィギユラブル回路によって処理されるパイプライン処理 5が示してある。

[0031] 記憶部 la， lbは、 PE4a 4dの構成情報が記憶される。 PE4a 4dは、記憶部 la , lbに記憶される構成情報によって、回路が構成され、所定の処理を行う。

記憶切替え部 2は、 PE4a— 4dによって処理されるパイプライン処理 5の各段における構成情報を、 1段目から順に、記憶部 la, lbを切替えて記憶していく。なお、パィプライン処理 5の 1段目では、オペレーション ΟΡ1， 2が行われ、 2段目では、ォペレーシヨン OP3, OP4が行われる。 3段目一 5段目では、オペレーション OP5— OP7が行われる。そして、オペレーション〇P1 , OP2において、データが順次入力されるとする。また、オペレーション OP1— OP7の処理を PE4a— 4dで実現するための構成情報を OPC1— OPC7とする。 [0032] 構成情報出力部 3は、記憶部 la, lbを切替えて、記憶部 la, lbに記憶されている構成情報を、複数の PE4a— 4dに出力する。

図 1の動作について説明する。記憶切替え部 2は、記憶部 laからパイプライン処理 5の 1段目の構成情報 OPCl， OPC2を記憶し、以後、記憶部 la, lbを交互に切替えて、各段の構成情報 OPC3— OPC7を記憶してレ、くとする。また、構成情報出力部 3は、記憶部 laから構成情報を PE4a— 4dに出力し、以後、交互に記憶部 la, lbを切替えて構成情報を出力していくとする。

[0033] まず、記憶切替え部 2は、パイプライン処理 5の 1段目におけるオペレーション OP1 , OP2の構成情報 OPC1 , OPC2を、記憶部 laに記憶する。構成情報出力部 3は、記憶部 laの構成情報 OPCl， OPC2を PE4a， 4bに出力する。 PE4a, 4bには、構成情報 OPCl， OPC2に従った回路が構成される。これによつて、オペレーション OP 1 , OP2にデータが入力され、処理される。

[0034] 次に、記憶切替え部 2は、パイプライン処理 5の 2段目におけるオペレーション OP3 , OP4の構成情報 OPC3, OPC4を、記憶部 lbに記憶する。構成情報出力部 3は、記憶部 lbの構成情報 OPC3, OPC4を PE4a, 4bに出力する。 PE4a, 4bには、構成情報 OPC3, OPC4に従った回路が構成される。これによつて、オペレーション OP 3, OP4が処理される。

[0035] なお、パイプライン処理 5に示すように、オペレーション〇P3, OP4は、オペレーシヨン OP1, OP2からデータが入力される。よって、構成情報 OPC3は、少なくとも、 PE4a力 S自分自身のデータ（前回処理されたオペレーション OP1のデータ）を入力し、 PE4bから出力されるデータ（前回処理されたオペレーション OP2のデータ）を入力するという接続関係を有していることになる。また、構成情報 OPC4は、 PE4bが自分自身のデータ（前回処理されたオペレーション〇P2のデータ）を入力し、 PE4aから出力されるデータ（前回処理されたオペレーション〇P1のデータ）を入力するという接続関係を有していることになる。

[0036] 次に、記憶切替え部 2は、パイプライン処理 5の 3段目におけるオペレーション〇P5 の構成情報〇PC5を、記憶部 laに記憶する。構成情報出力部 3は、記憶部 laの構成情報 OPCl， OPC2, OPC5を PE4a 4cに出力する。 PE4a 4cには、構成情報 OPCl, OPC2, OPC5に従った回路が構成される。これによつて、オペレーション OP5が処理される。また、 PE4a, 4bには、オペレーション〇P1 , OP2が構成されているので、次のデータをオペレーション OP1, OP2に入力できる。

[0037] 次に、記憶切替え部 2は、パイプライン処理 5の 4段目におけるオペレーション〇P6 の構成情報〇PC6を、記憶部 lbに記憶する。構成情報出力部 3は、記憶部 lbの構成情報 OPC3， OPC4, OPC6を PE4a 4cに出力する。 PE4a 4cには、構成情報 OPC3， OPC4, OPC6に従った回路が構成される。これによつて、オペレーション OP6の処理が行われる。また、 PE4a, 4bには、オペレーション OP3，〇P4が構成されているので、前段で処理されたオペレーション ΟΡ1， OP2のデータを、オペレーシヨン OP3，〇P4で処理できる。

[0038] 次に、記憶切替え部 2は、パイプライン処理 5の 5段目におけるオペレーション〇P7 の構成情報〇PC7を、記憶部 laに記憶する。構成情報出力部 3は、記憶部 laの構成情報 OPCl, OPC2, OPC5, OPC7を PE4a— 4dに出力する。 PE4a— 4dには、構成情報 OPCl, OPC2, OPC5, OPC7に従った回路が構成される。これによつて、オペレーション OP7の処理が行われる。また、 PE4a— 4cには、オペレーション OP 1 , OP2, OP5が構成されているので、次のデータをオペレーション OP1, OP2に入力でき、前段で処理されたオペレーション〇P3, OP4のデータを、オペレーション OP 5で処理できる。以上の動作を繰り返すことによって、パイプライン処理 5の処理が行われる。

[0039] このように、複数の記憶部 la, lbを具備し、ノィプライン処理 5の各段の構成情報を切替えて記憶していく。そして、複数の記憶部 la, lbを切替えて、構成情報を複数の PE4a— 4dに出力するようにした。これによつて、仮想的に、パイプライン処理 5 の全段を PE4a 4dに害 !jり当てることができ、パイプライン処理のプロセッシングエレメントへの実装効率が向上し、処理性能を向上することができる。

[0040] 次に、本発明の第 1の実施の形態を図面を参照して詳細に説明する。

図 2は、第 1の実施の形態に係るリコンフィギユラブル回路の回路ブロック図である。図に示すようにリコンフィギユラブル回路は、コンフィギュレーション切替え部 10、ネットワーク 20、および PE31— 34を有している。 [0041] コンフィギュレーション切替え部 10は、複数のメモリを有している。コンフィギユレ一シヨン切替え部 10は、コンフィギュレーションデータに基づいて後述する処理を行い、コンフィギュレーションデータを、複数のメモリを切替えて記憶していく。また、複数のメモリは、サイクルごとに切替えられ、選択されたメモリのコンフィギュレーションデータが PE31一 34で実行される。

[0042] PE31— 34の各々は、例えば、 ALUや乗算器、加算器を複数有している。 PE31 一 34の各々の ALUや乗算器、加算機は、パイプライン処理の 1つのオペレーションを実現できるように、コンフィギュレーションデータに基づいて構成される。

[0043] ネットワーク 20は、 PE31 34が所定のパイプライン処理を行うように、コンフィギュレーシヨンデータに基づいて、 PE31— 34を接続する。

コンフィギュレーション切替え部 10とネットワーク 20の詳細について説明する。まず

、コンフィギュレーション切替え部 10について詳細に説明する。

[0044] 図 3は、コンフィギュレーション切替え部の回路ブロック図である。

図に示すようにコンフィギュレーション切替え部 10は、コンフィギュレーションメモリ 1

1、シーケンサ 12、およびコンフィギュレーショントグル部 13— 16を有している。

[0045] コンフィギュレーションメモリ 11は、 PE31— 34の構成およびネットワーク 20の接続関係を決めるコンフィギュレーションデータを格納している。

シーケンサ 12は、現在コンフィギュレーションメモリ 11から出力されているコンフィギユレーシヨンデータに基づいて、次に出力するコンフィギュレーションデータを選定し

、コンフィギュレーショントグル部 13— 16に出力するよう制御する。シーケンサ 12は、タスク単位でコンフィギュレーションデータの出力切替えを行う。

[0046] コンフィギュレーショントグル部 13 16は、 PE31— 34に対応して設けられている。

コンフィギュレーショントグル部 13— 16は、コンフィギュレーションメモリ 11から出力されるコンフィギュレーションデータを、所定の処理に基づいて、対応する PE31— 34とネットワーク 20に出力する。

[0047] コンフィギュレーショントグル部 13は、コンフィギュレーションロード部 13a、ロー力ノレコンフィギュレーションメモリ 13ba— 13bf、セレクタ 13c、およびカウンタ 13dを有している。なお、コンフィギュレーショントグル部 14一 16は、コンフィギュレーショントグル部 13と同じ回路構成を有しており、その説明を省略する。

[0048] コンフィギュレーションロード部 13aは、コンフィギュレーションメモリ 11から出力されるコンフィギュレーションデータに基づいて後述する処理を行レ、、コンフィギユレーションデータを、ローカルコンフィギュレーションメモリ 13ba 13bfを切替えて記憶してい <。

[0049] ローカルコンフィギュレーションメモリ 13ba 13bfは、コンフィギュレーションデータが記憶される。ローカルコンフィギュレーションメモリ 13ba 13bfに記憶されたコンフィギユレーシヨンデータは、セレクタ 13cを介して PE31に出力される。

[0050] セレクタ 13cは、ローカルコンフィギュレーションメモリ 13ba 13bfに記憶されてレヽるコンフィギュレーションデータを、カウンタ 13dから出力される信号に応じて選択し、 PE31およびネットワーク 20に出力する。

[0051] カウンタ 13dは、セレクタ 13cの出力を制御する信号を、セレクタ 13cに出力する。

カウンタ 13dは、コンフィギュレーションデータが記憶されたローカルコンフィギユレ一シヨンメモリ 13ba— 13bfのデータ力 PE31に出力されるように信号をセレクタ 13cに出力する。

[0052] 例えば、ローカルコンフィギュレーションメモリ 13ba— 13bdにおいて、コンフィギュレーシヨンデータがローカルコンフィギュレーションメモリ 13baから順に記憶されるとする。カウンタ 13dは、 1から 4までの数を繰り返しカウントし、セレクタ 13cに出力するとする。セレクタ 13cは、 1一 4の数に対応したローカルコンフィギュレーションメモリ 13 ba— 13bdのコンフィギュレーションデータを出力する。これによつて、ローカルコンフィギユレーシヨンデータが記憶されたローカルコンフィギュレーションメモリ 13ba— 13 bdのコンフィギュレーションデータ力 PE31に出力される。

[0053] ネットワーク 20について詳細に説明する。

図 4は、ネットワークの回路ブロック図である。

図に示すようにネットワーク 20は、セレクタ 21— 28を有している。セレクタ 21— 28 の入力は、 PE31— 34と接続された 4本の信号線と接続されている。また、セレクタ 2 1一 28の出力は、 PE31— 34と接続されてレヽる。セレクタ 21 28は、コンフィギユレーシヨントグル部 13 14と接続され、コンフィギュレーションデータに基づいて、入力される信号の出力を制御する。これによつて、 PE31— 34の接続関係を決定することができる。

[0054] 次に、図 13で示したパイプライン処理 112の図 2のリコンフィギユラブル回路への実装について説明する。図 2に示すリコンフィギユラブル回路の PE31 34の各々は、パイプライン処理 112の 1つのオペレーションを実行できるように構成される。

[0055] 図 5は、図 2のリコンフィギユラブル回路における図 13のパイプライン処理の流れを示した図である。

図に示す大きい四角は、図 2の PE31— 34を示している。また、この四角の中には、 PE31— 34に割り当てられるオペレーション〇P1— OP7が示されている。 noneは、オペレーションが割り当てられてレ、なレ、状態を示してレ、る。

[0056] 小さな四角は、その中に示される数字により、図 2の PE31— 34の接続関係を示す。 1一 4は、それぞれ、 PE31 34に接続されることを示す。例えば、サイクル 2の S2 に示してある、 OP3が割り当てられた PE31の 1, 2は、 PE31力 PE31 (自分自身）と PE32に接続されていることを示している。

[0057] 図にはサイクル 1からサイクル 5までのパイプライン処理 112の流れが示してある。

各サイクルにおけるコンフィギュレーション面 SI, S2は、図 3で示したコンフィギユレーシヨントグル部 13— 16のローカルコンフィギュレーションメモリに対応している。具体的には、コンフィギュレーション面 S1は、ローカルコンフィギュレーションメモリ 13ba と、コンフィギュレーショントグル部 14一 16のローカルコンフィギュレーションメモリ 13 baに対応するローカルコンフィギュレーションメモリが対応する。コンフィギユレーション面 S2は、ローカルコンフィギュレーションメモリ 13bbと、コンフィギュレーショントグノレ部 14一 16のローカルコンフィギュレーションメモリ 13bbに対応するローカルコンフィギユレーシヨンメモリが対応する。

[0058] コンフィギュレーション面 SI , S2、すなわち、ローカルコンフィギュレーションメモリは、サイクルごとに切り替わり、そのコンフィギュレーション面 Sl， S2で示される接続関係（小さな四角の中の数字）において、 PE31— 34が接続される。なお、サイクル 1 では、コンフィギュレーション面 S1が実行され、サイクル 2では、コンフィギユレーション面 S2が実行されるとする。そして、以後、交互にコンフィギュレーション面 SI , S2 が切り替わるとする。また、面数は、パイプライン処理 112の段数とプロセッシングエレメントの数によって異なり、 2以上の場合もある。面数の決め方は、後述

詳細するが、図 13のパイプライン処理 112では、 2つのコンフィギュレーション面 S1 ,

S2で十分である。そして、パイプライン処理 112の各段のオペレーション〇P1— OP

7は、 1段目力順に交互にコンフィギュレーション面 SI , S2の PE31— 34に害 ijり当てられる。

[0059] 図に示すようにサイクル 1では、コンフィギュレーション面 S1が有効となり、 PE31, 3 2には、パイプライン処理 112の 1段目のオペレーション ΟΡ1，〇P2が割り当てられる。オペレーション ΟΡ1，〇P2には、データが入力され、処理が行われる。

[0060] サイクル 2では、コンフィギュレーション面 S2が有効となり、 PE31, 32には、図 13で示すパイプライン処理 112の 2段目のオペレーション OP3，〇P4が割り当てられる。このとき、小さな四角に示すように、 PE31は、コンフィギュレーションデータに従い、自分自身と PE32に接続される。 PE32は、 PE31と自分自身に接続される。これにより、オペレーション OP3には、サイクル 1で処理されたオペレーション OP1 , OP2のデータが入力されることになる。オペレーション OP4には、サイクル 1で処理されたオペレーシヨン〇P1 , OP2のデータが入力されることになる。よって、図 13で示したパイプライン処理 112の 2段目までの処理が行われた状態となる。

[0061] サイクル 3では、コンフィギュレーション面 S1が有効となり、 PE33には、オペレーシヨン OP5が割り当てられる。このとき、小さな四角に示すように、 PE33は、コンフィギュレーシヨンデータに従い、 PE31 , 32に接続される。これにより、オペレーション OP5 には、サイクル 2で処理されたオペレーション〇P3, OP4のデータが入力されることになる。なお、サイクノレ 3のとき、 PE31 , 32に割り当てられているオペレーション〇P1 , OP2に、次のデータが入力される。

[0062] サイクル 4では、コンフィギュレーション面 S2が有効となり、 PE33には、オペレーシヨン OP6が害割当てられる。このとき、小さな四角に示すように、 PE33は、コンフィギュレーシヨンデータに従レ、、 PE33に接続される。これにより、オペレーション〇P6には、サイクル 3で処理されたオペレーション〇P5のデータが入力されることになる。

[0063] サイクル 5では、コンフィギュレーション面 S1が有効となり、 PE34には、オペレーシヨン OP7が割り当てられる。このとき、小さな四角に示すように、 PE34は、コンフィギュレーシヨンデータに従い、 PE33に接続される。これにより、オペレーション OP7には、サイクル 4で処理されたオペレーション OP6のデータが入力されることになる。なお、サイクル 3のとき、 PE31 , 32に割り当てられているオペレーション〇P1 , OP2に、次のデータが入力される。

[0064] このように、 PE31— 34に対し、コンフィギュレーション面 Sl， S2を設ける。そして、コンフィギュレーション面 SI , S2に対し、交互にパイプライン処理 112の各段のオペレーシヨンを割り当てていく（実際は、コンフィギュレーション面 SI , S2に対し、交互にパイプライン処理 112の各段の、オペレーションのコンフィギュレーションデータが記憶される）。そして、交互に、コンフィギュレーション面 Sl， S2に記憶されたコンフィギユレーシヨンデータを PE31— 34に出力し、パイプライン処理 112を実行させていく。

[0065] 図 6は、図 2のリコンフィギュレーション回路における図 13のパイプライン処理のデータの入出力タイミングを示したタイミングチャートである。

図に示す CLKは、オペレーションが実行されるタイミングを示している。 INは、オペレーシヨン〇P1 , OP2に入力されるデータのタイミングを示している。 OUTは、オペレーション OP7から出力されるデータのタイミングを示している。

[0066] 図に示すように CLK1 (CLKは図 5に示しているサイクルに対応する）において、ォペレーシヨン〇P1 , OP2にデータが入力される。 CLK3において、オペレーション O PI , OP2に次のデータが入力される。以下、 CLK5, 7,…と 1つおきに、順次データが入力される。

[0067] CLK1で入力されたデータは、図 5で説明したように CLK5でオペレーション OP7 の処理が行われる。よって、 CLK1で入力されたデータは、 CLK6で出力される。 CL K3で入力されたデータは、 CLK7でオペレーション OP7の処理が行われる。よって、 CLK3で入力されたデータは、 CLK8で出力される。

[0068] 図 15のタイミングチャートに示すように、従来のリコンフィギユラブル回路では、 6CL Kごとに 2回データを入力している。すなわち、 3CLKごとに 1回の割合でデータを入力して、図 13に示すパイプライン処理 112を行っている。これに対し、図 2のリコンフィギユラブル回路では、図 6のタイミングチャートに示すように、 2CLKごとに 1回データを入力して、図 13に示すパイプライン処理 112を行っている。すなわち、図 2のリコンフィギユラブル回路では、 1. 5倍の処理速度を達成することができる。これは、従来のリコンフィギユラブル回路では、オペレーションを上書きしてプロセッシングエレメントに割り当てていたのに対し、図 2のリコンフィギュレーション回路では、複数のコンフィギユレーシヨン面を設け、これに全オペレーションをプロセッシングエレメントに割り当てるようにしたので、データを入力するオペレーションが存在し、データをより多いタイミングで入力することが可能となったためである。

[0069] 次に、コンフィギュレーション面の面数の決定およびオペレーションのプロセッシングエレメントへの割り当てについて説明する。

図 7は、図 3のコンフィギュレーションロード部の動作を説明する図である。

[0070] 図 3のコンフィギュレーションロード部 13aは、まず、処理するパイプライン処理に必要なコンフィギュレーション面の面数を決定する。コンフィギュレーションロード部 13a は、コンフィギュレーションメモリ 11から出力されるコンフィギュレーションデータに基づいて、 Nop/Npeの除算を行う。 Nopは、パイプライン処理のオペレーション数、 N peは、プロセッシングエレメントの数である。そして、 Lower Oにより、 Nop/Npe力 S 割り切れた場合は、除算結果をコンフィギュレーション面の面数とし、割り切れなかつた場合は、除算結果の値以上の最小の整数値をコンフィギュレーション面の面数とする。

[0071] このようにして決められたコンフィギュレーション面の面数によって、パイプライン処理の全オペレーションを、全オペレーション数より少ないプロセッシングエレメントに、仮想的に割り当てることが可能となる。例えば、図 13に示すパイプライン処理 112のオペレーション数は、 7である。図 2のリコンフィギユラブル回路のプロセッシングエレメントの数は、 4である。 7個のオペレーションを 4つのプロセッシングエレメントに実装するには、 Lower (7/4) = 2より、 2つのコンフィギュレーション面が必要である。そして、 2つのコンフィギュレーション面により、仮想的に 8個のプロセッシングエレメントが用意され、図 13のパイプライン処理 112の 7個のオペレーションが割り当て可能になる

[0072] 次に、コンフィギュレーションロード部 13aは、 1= 1から 1 =パイプライン段数まで、以下の処理を繰り返す。

コンフィギュレーションロード部 13aは、予め以下の手順によって作成されたコンフィギユレーシヨン面を記憶したコンフィギュレーションメモリ 11からロードし、ローカルコンフィギユレーシヨンメモリ 13baに設定する。各コンフィギュレーション面の作成方法は、以下のようになる。

[0073] まず、 I番目のパイプライン段にあるオペレーションの数力コンフィギュレーション面 Si (Siは、 Iが変更されるたびに順次切替えられる）の未実装のプロセッシングエレメントの数より多いか否か判断する。

[0074] I番目のパイプライン段にあるオペレーションの数力コンフィギュレーション面 Siの未実装のプロセッシングエレメントの数より少ない場合、前段（前サイクル）においてオペレーションを割り当てたプロセッシングエレメントの出力信号を入力することが可能なプロセッシングエレメントで、かつ、コンフィギュレーション面 Siで、未実装のプロセッシングエレメントに対し、 I番目のパイプライン段にあるオペレーションを実装する

。そして、 Iに 1を足した次の処理を行う。一方、この未実装のプロセッシングエレメントに、 I番目のパイプライン段にあるオペレーションを実装できない場合、コンフィギユレーシヨンロード部 13aは、最初に算出したコンフィギュレーション面の面数 K力予め設定されている最大のコンフィギュレーション面の面数 M (M≥K = Lower (Nop/N pe) )より小さいか判断する。最初に算出したコンフィギュレーション面の面数力予め設定されている最大のコンフィギュレーション面の面数 Mより小さい場合、コンフィギユレーシヨン面の面数 Kを 1増やし、 1= 1から処理を繰り返す。最初に算出したコンフィギユレーシヨン面の面数力予め設定されてレ、る最大のコンフィギュレーション面の面数 M以上であれば、オペレーションをプロセッシングエレメントに実装することができないとして、処理を終了する。

[0075] 上記の I番目のパイプライン段にあるオペレーションの数力コンフィギュレーション面 Siの未実装のプロセッシングエレメントの数より多いか否かの判断において、 I番目のパイプライン段にあるオペレーションの数力コンフィギュレーション面 Siの未実装のプロセッシングエレメントの数以上であると判断された場合、このコンフィギユレーシヨン面 Siのプロセッシングエレメントには、オペレーションを実装することができなレ、。この場合には、最初に算出したコンフィギュレーション面の面数 K力予め設定されてレ、る最大のコンフィギュレーション面の面数 Μより小さいか判断する。最初に算出したコンフィギュレーション面の面数 Κ力予め設定されてレ、る最大のコンフィギユレーション面の面数 Μより小さい場合、コンフィギュレーション面の面数 Κを 1増やし、 1= 1力ら処理を再び繰り返す。一方、最初に算出したコンフィギュレーション面の面数 Κが、予め設定されている最大のコンフィギュレーション面の面数 Μ以上であれば、ォペレーシヨンをプロセッシングエレメントに実装することができないとして、処理を終了する

[0076] このようにして、決定されたコンフィギュレーション面を、コンフィギュレーションロード部 13aは、コンフィギュレーションメモリ 11からロードし、パイプライン処理のオペレーシヨンのプロセッシングエレメントへの割り当てを行う。なお、コンフィギュレーション面の面数は、パイプライン処理ごとに異なるため、様々なパイプライン処理に対応できるように、ローカルコンフィギュレーションメモリ 13ba— 13bfを複数設けておく。

[0077] このように、複数のコンフィギュレーション面を具備し、パイプライン処理の各段のォペレーシヨンを、複数のコンフィギュレーション面を切替えて割り当てていく。これよつて、仮想的に、パイプライン処理の全段をプロセッシングエレメントに割り当てることができ、パイプライン処理のプロセッシングエレメントへの実装効率が向上し、処理性能を向上することができる。

[0078] また、ローカルコンフィギュレーションメモリ 13ba— 13bfを複数具備しておくことによつて、様々なアプリケーションにおけるパイプライン処理に対応することができる。

[0079] 次に、本発明の第 2の実施の形態を図面を参照して詳細に説明する。

第 2の実施の形態では、パイプライン処理のオペレーションを、あるコンフィギユレ一シヨン面のプロセッシングエレメントに実装できない場合、コンフィギュレーション面を増やすことなぐ空レヽてレ、るプロセッシングエレメントを有してレ、るコンフィギユレーション面にオペレーションを実装して、パイプライン処理を行う。なお、第 2の実施の形態に係るリコンフィギユラブル回路の回路構成は、オペレーションで処理されたデータを一時退避する記憶装置、例えば、フリップフロップを有しているところ力図 2で示した第 1の実施の形態に係るリコンフィギユラブル回路の回路構成と異なる。よって、リコンフィギユラブル回路の回路構成の詳細な説明を省略する。

[0080] 図 8は、第 2の実施の形態を説明するためのパイプライン処理を示した図である。

図に示すパイプライン処理 41では、 1段目にオペレーション〇P1 , OP2が処理される。 2段目にオペレーション OP3が処理され、 3段目に、オペレーション〇P4, OP5が処理される。そして、順次、オペレーション〇P6, 〇P7が処理される。図に示す矢印は、データの流れを示し、オペレーション ΟΡ1，〇P2には、処理されるデータが順次入力されるとする。このパイプライン処理 41の、データを一時保持するフリップフロップを有した図 2のリコンフィギユラブル回路への実装について説明する。

[0081] 図 9は、フリップフロップを有したリコンフィギユラブル回路における図 8のパイプライン処理の流れを示した図である。

図に示す四角は、フリップフロップを具備した図 2のリコンフィギユラブル回路の PE3 1一 34を示している。また、四角の中には、 PE31 34に割り当てられたオペレーシヨン OP1— OP7を示している。

[0082] 図に示す SI , S2は、コンフィギュレーション面を示す。また、 FF42は、図 2のリコンフィギユラブル回路が有しているフリップフロップを示している。図 8のパイプライン処理 41のオペレーション OP1— OP7は、サイクルごとに交互にコンフィギュレーション面 SI , S2の PE31— 34に割り当てられていく。

[0083] サイクル 1において、コンフィギュレーション面 S1の PE31, 32にオペレーション OP 1 , OP2が割り当てられる。

サイクル 2において、コンフィギュレーション面 S2の PE31にオペレーション OP3が割り当てられる。

[0084] サイクル 3において、コンフィギュレーション面 S1の PE33, 34にオペレーション OP 4, OP5が割り当てられる。

サイクル 4において、コンフィギュレーション面 S2の PE32にオペレーション OP6が割り当てられる。

[0085] サイクル 5において、コンフィギュレーション面 S1のプロセッシングエレメントにオペレーシヨン〇P7が割り当てられるはずである力空きのプロセッシングエレメントがなレ、。一方、コンフィギュレーション面 S2の PE33, 34は、まだオペレーションが割り当てられておらず、空きが存在し、 PE33にオペレーション OP7を割り当てることが可能である。そこで、サイクル 5では、オペレーション OP6で処理されたデータを、一旦 FF 42に記憶する。

[0086] サイクノレ 6において、コンフィギュレーション面 S2の PE33にオペレーション OP7が割り当てられる。このとき、 PE33に FF42のデータが読み込まれるようにする。

[0087] このように、データを記憶する記憶装置を具備することによって、ノィプライン処理のオペレーション力あるコンフィギュレーション面のプロセッシングエレメントに実装できない場合でも、コンフィギュレーション面を増やすことなぐ処理を行うことができる

[0088] なお、一時退避するデータが複数存在する場合は、複数の FFを具備するようにする。そして、複数の FFに対し、 FIFOでデータを書き込み、読み出しできるようにする上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

[0089] la, lb 記憶部

2 記憶切替え部

3 構成情報出力部

4a 4d プロセッシングエレメント（PE)

5 パイプライン処理

Claims

請求の範囲

[1] 構成情報によって構成が再構成される複数のプロセッシングエレメントを有するリコンフィギユラブル回路において、

前記複数のプロセッシングエレメントの前記構成情報が記憶される複数の記憶部と前記複数のプロセッシングエレメントによって処理されるパイプライン処理の各段における前記構成情報を、前記複数の記憶部を切替えて記憶してレ、く記憶切替え部と前記複数の記憶部を切替えて、前記構成情報を前記複数のプロセッシングエレメントに出力する構成情報出力部と、

を有することを特徴とするリコンフィギユラブル回路。

[2] 前記複数の記憶部は、様々な前記パイプライン処理に対応できるように複数具備されることを特徴とする請求の範囲第 1項記載のリコンフィギユラブル回路。

[3] 前記構成情報出力部は、前記記憶切替え部の切替えに連動して前記複数の記憶部を切替えることを特徴とする請求の範囲第 1項記載のリコンフィギユラブル回路。

[4] 前記記憶切替え部は、前記構成情報を前記複数の記憶部に記憶できなくなった場合、前記構成情報を記憶していく前記複数の記憶部を増加することを特徴とする請求の範囲第 1項記載のリコンフィギユラブル回路。

[5] 前記記憶切替え部は、前記構成情報を前記複数の記憶部に記憶できなくなった場合、空き領域を有してレ、る前記複数の記憶部に前記構成情報を記憶することを特徴とする請求の範囲第 1項記載のリコンフィギユラブル回路。

[6] 前記複数のプロセッシングエレメントから出力されるデータを一時退避するための記憶装置をさらに有することを特徴とする請求の範囲第 1項記載のリコンフィギュラブル回路。

[7] 構成情報によって構成が再構成される複数のプロセッシングエレメントを有するリコンフィギユラブル回路の制御方法にぉレ、て、

記憶切替え部によって、前記複数のプロセッシングエレメントによって処理されるパィプライン処理の各段における前記構成情報を、前記複数のプロセッシングエレメントの前記構成情報が記憶される複数の記憶部を切替えて記憶し、

構成情報出力部によって、前記複数の記憶部を切替えて、前記構成情報を前記複数のプロセッシングエレメントに出力する、

ことを特徴とするリコンフィギユラブル回路の制御方法。

[8] 構成情報によって構成が再構成される複数のプロセッシングエレメントを有するリコン

フィギユラブル回路の制御方法にぉレ、て、

記憶領域が前記複数のプロセッシングエレメントに対応して区切られた、前記複数のプロセッシングエレメントによって処理されるパイプライン処理の各段における前記構成情報が記憶される記憶部の数を記憶部数算出部によって算出し、

記憶領域判断部によって、前記パイプライン処理の 1段目から順に前記数の前記記憶部を切替えながら前記構成情報を記憶できる前記記憶領域が存在するか判断する、

ことを特徴とするリコンフィギユラブル回路の制御方法。

[9] 前記記憶領域判断部は、前記構成情報を記憶できる前記記憶領域が存在しなレヽ場合、前記数を 1増加させて前記判断を再び行うことを特徴とする請求の範囲第 8項記載のリコンフィギユラブル回路の制御方法。

[10] 前記記憶領域判断部は、前記構成情報を記憶できる前記記憶領域が存在する場合、前回前記構成情報が記憶された前記記憶領域に対応する前記プロセッシングエレメントの出力信号を入力することが可能な前記記憶領域が存在するか判断することを特徴とする請求の範囲第 8項記載のリコンフィギユラブル回路の制御方法。