WO2006008908A1 - ジッタ印加回路、及び試験装置 - Google Patents

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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a jitter injection circuit that generates a clock signal including a phase jitter component according to given jitter data, and a test apparatus that tests the jitter tolerance of an electronic device.
  • the present invention also relates to the following Japanese patent application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of the description of this application.
  • a jitter applying device that controls the delay amount of a variable delay circuit that outputs the delayed clock signal according to the jitter to be given is known.
  • the applicant of the present application has proposed a jitter applying device that controls the delay amount of a variable delay circuit using a shift register in accordance with the jitter to be given (see, for example, Patent Document 1).
  • a jitter applying apparatus using a variable delay circuit see, for example, Patent Document 2.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-235718
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-125010
  • an object of the present invention is to provide a jitter injection circuit and a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a jitter applying circuit for generating a clock signal including a phase jitter component corresponding to given jitter data, and a given reference signal
  • the oscillation frequency of the PLL circuit is controlled based on the low-frequency component of the jitter data, the PLL circuit that generates the oscillation signal according to the frequency, the variable delay circuit that outputs the clock signal that delayed the oscillation signal, and the low-frequency component of the jitter data.
  • a low-frequency application unit that applies a low-frequency component of the phase jitter component to the signal, and a high-frequency signal that controls the delay amount in the variable delay circuit based on the high-frequency component of the jitter data and applies the high-frequency component of the phase jitter component to the clock signal
  • a jitter injection circuit including an adder.
  • the PLL circuit is a voltage-controlled oscillator that generates an oscillation signal having a frequency according to a given control voltage, and a control based on a comparison result between the phase of the given reference signal and the phase of the oscillation signal. It has a phase comparator that generates voltage and a low-pass filter that removes the high-frequency component of the control voltage and applies it to the voltage-controlled oscillator, and the low-frequency application unit responds to the jitter data to the control voltage generated by the phase comparator. The voltage may be superimposed and input to the low-pass filter.
  • the high frequency application unit may include a high pass filter that extracts a high frequency component of jitter data.
  • the low frequency application unit may have a low pass filter that extracts a low frequency component of jitter data.
  • the jitter data is multi-bit digital data, and the high frequency application unit controls the delay amount in the variable delay circuit based on the lower bits of a predetermined number of digits of the jitter data, and the low frequency application unit transmits the jitter data. Control the oscillation frequency of the PLL circuit based on the upper bits of the specified number of digits.
  • the PLL circuit generates an oscillation signal having a frequency corresponding to a given control voltage, and inputs it to the variable delay circuit, the phase of the given reference signal, and a variable delay
  • a phase comparator that generates a control voltage based on the result of comparison with the phase of the clock signal output from the circuit, and a low-pass filter that removes a high-frequency component of the control voltage and applies it to the voltage-controlled oscillator may be included.
  • a test apparatus for testing the jitter tolerance of an electronic device, a pattern generator for generating a test pattern for testing the electronic device, A timing generator that generates a clock signal including a corresponding phase jitter component, a waveform shaper that inputs a test signal based on the test pattern to the electronic device at a timing corresponding to the clock signal, and an electronic device that corresponds to the test signal
  • the timing generator includes a PLL circuit that generates an oscillation signal according to a given reference signal, and a delay circuit that delays the oscillation signal.
  • the oscillation frequency of the PLL circuit is controlled to A low-frequency application unit that applies a low-frequency component of the jitter component and a delay amount in the variable delay circuit are controlled based on the high-frequency component of the jitter data, and the high-frequency component of the phase jitter component is applied to the clock signal.
  • a test apparatus having an application unit is provided.
  • FIG. 1 is a diagram showing an example of a configuration of a jitter injection circuit 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing another example of the configuration of the jitter injection circuit 100.
  • FIG. 2 is a diagram showing another example of the configuration of the jitter injection circuit 100.
  • FIG. 3 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 3 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 4 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 4 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 5 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 5 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • FIG. 6 is a diagram showing an example of a configuration of a test apparatus 200 according to another embodiment of the present invention.
  • FIG. 1 is a diagram showing an example of the configuration of the jitter injection circuit 100 according to the embodiment of the present invention.
  • the jitter injection circuit 100 generates a clock signal including a phase jitter component corresponding to given jitter data, and outputs a clock signal including the phase jitter component at a desired phase.
  • the jitter applying circuit 100 includes a PLL (Phase Lock Loop) circuit 10, digital / analog converters 40 and 42 (hereinafter referred to as DACs 40 and 42), a noise filter 44, a low-pass filter 46, and a variable delay circuit 30.
  • the phase jitter component to be applied to the clock signal and the delay amount for controlling the phase of the clock signal are given as digital jitter data and delay data.
  • the PLL circuit 10 is a circuit that generates an oscillation signal in accordance with a given reference signal, and includes a phase comparator 12, superposition units 14, 16, a low-pass filter 18, a voltage-controlled oscillator 20, and a frequency divider. 22
  • the voltage controlled oscillator 20 generates an oscillation signal having a frequency corresponding to a given control voltage.
  • the voltage controlled oscillator 20 may be, for example, a ring oscillator or an LC tank circuit.
  • the phase comparator 12 generates a control voltage based on a comparison result between the phase of the supplied reference signal and the phase of the oscillation signal generated by the voltage controlled oscillator 20.
  • the phase comparator 12 compares the phase of the oscillation signal divided by the frequency divider 22 with a predetermined division ratio with the phase of the reference signal.
  • the frequency divider 22 divides the oscillation signal by a frequency division ratio in which the period of the oscillation signal supplied to the phase comparator 12 is substantially the same as the period of the reference signal.
  • the superimposing unit 14 adds the voltage output from the DAC 42 to the control voltage output from the phase comparator 12.
  • the DAC 42 receives delay data for delaying the clock signal output from the jitter injection circuit 100 for a predetermined time, and supplies a voltage corresponding to the delay data to the superposition unit 14.
  • the DAC 42 may receive a fixed value of delay data.
  • the superimposing unit 16 superimposes the voltage output from the low pass filter 46 on the control voltage.
  • the DAC 40 outputs a voltage corresponding to the given jitter data, and the low pass filter 46 supplies the low frequency component of the voltage output from the DAC 40 to the superimposing unit 16. That is, the DAC 40, the low-pass filter 46, and the superimposing unit 16 control the oscillation frequency of the PLL circuit 10 based on the low frequency component of the jitter data, and apply the low frequency component of the phase jitter component to the oscillation signal. Functions as an application unit.
  • the low-pass filter 46 supplies only the frequency component that can be followed by the voltage-controlled oscillator 20 among the frequency components of the voltage output from the DAC 40 to the superposition unit 16.
  • the frequency band through which the one-pass filter 46 passes is determined in advance according to the characteristics of the PLL circuit 10. Further, the low-pass filter 46 may shift the level of the voltage to be passed to a level suitable for the control of the voltage controlled oscillator 20.
  • the low-pass filter 18 removes the high-frequency component of the control voltage on which the voltage corresponding to the low-frequency component of the delay data and the phase jitter component is superposed, and gives it to the voltage-controlled oscillator 20.
  • the frequency band that the low-pass filter 18 passes is the same as that of the low-pass filter 18, and only the frequency component corresponding to the characteristics of the voltage-controlled oscillator 20 is given to the voltage-controlled oscillator 20.
  • the jitter applying circuit 100 when the control voltage on which the voltage corresponding to the low-frequency applying unit force jitter data is superimposed is input to the low-pass filter 18, like the jitter applying circuit 100 described in this example, the jitter applying circuit 100 The low-pass filter 46 may not be provided. When the voltage corresponding to the jitter data is superimposed on the voltage output from the low frequency filter 46, the jitter applying circuit 100 preferably includes the low frequency filter 46.
  • the variable delay circuit 30 generates a clock signal obtained by delaying the oscillation signal output from the PLL circuit 10.
  • the variable delay circuit 30 is a circuit that delays a signal for a time corresponding to an applied analog voltage.
  • the jitter injection circuit 100 generates the variable delay circuit 30 by controlling the delay amount of the variable delay circuit 30 according to the high frequency component of the jitter data.
  • the high frequency component of the phase jitter component to be applied to the clock signal to be applied is applied.
  • the response time of the variable delay circuit 30 when the delay amount setting of the variable delay circuit 30 is changed is preferably shorter than the response time of the PLL circuit 10 when the control voltage changes.
  • the high pass filter 44 controls the delay amount of the variable delay circuit 30 based on the high frequency component of the voltage output from the DAC 40. That is, the DAC 40 and the high-pass filter 44 function as a high frequency application unit that controls the delay amount in the variable delay circuit 30 based on the high frequency component of the jitter data and applies the high frequency component of the phase jitter component to the clock signal.
  • the high-pass filter 44 is a frequency band component removed by the low-pass filter 46 that passes only the frequency component that can be followed by the variable delay circuit 30 out of the frequency component of the voltage output from the DAC 40. Let's pass through.
  • the frequency band that the high-pass filter 44 passes is determined in advance according to the characteristics of the PLL circuit 10 and the like. Further, the high pass filter 44 may shift the level of the voltage to be passed to a level suitable for the control of the variable delay circuit 30.
  • the jitter injection circuit 100 in this example separates the low-frequency component and the high-frequency component of the phase jitter component to be applied, and applies them in a circuit corresponding to the frequency band of each phase jitter component. For this reason, a broadband phase jitter component can be applied.
  • the amplitude of the high frequency component of the phase jitter component is smaller than the amplitude of the low frequency component.
  • a small amplitude jitter component is applied using the variable delay circuit 30 and a large amplitude jitter component is applied using the voltage controlled oscillator 20.
  • a phase jitter component can be applied.
  • the high frequency application unit performs a delay amount in the variable delay circuit 30 based on lower bits of a predetermined number of digits of jitter data.
  • the low-frequency applying unit may control the oscillation frequency of the PLL circuit 10 based on the upper bits of a predetermined number of digits of jitter data.
  • the jitter injection circuit 100 may not include the DAC 40.
  • the low-pass filter 46 extracts the upper bits of the given jitter data and supplies a voltage corresponding to the data of the upper bits to the superimposing unit 16.
  • the number of bits extracted by the low-pass filter 46 is It is determined according to the response characteristic of the pressure controlled oscillator 20.
  • the high pass filter 44 extracts lower bits of given jitter data, and controls the delay amount of the variable delay circuit 30 according to the data of the lower bits.
  • the high pass filter 44 preferably supplies the variable delay circuit 30 with a voltage corresponding to the data of the lower bits. The number of bits extracted by the high-pass filter 44 is determined according to the response characteristic of the variable delay circuit 30.
  • FIG. 2 is a diagram showing another example of the configuration of the jitter injection circuit 100.
  • the clock signal output from the variable delay circuit 30 is fed back to the phase comparator 12 via the frequency divider 22. That is, the phase comparator 12 generates a control voltage based on the comparison result between the phase of the supplied reference signal and the phase of the clock signal output from the variable delay circuit 30.
  • the other configuration is the same as that of the jitter injection circuit 100 described in FIG. With such a configuration, even when the delay characteristics in the variable delay circuit 30 fluctuate over time due to self-heating, external heat, or the like, the control voltage that causes the phase comparator 12 to reduce the fluctuation is used. Therefore, the influence of the change can be reduced.
  • FIG. 3 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • the jitter injection circuit 100 in this example includes a PLL circuit 10, a DAC 40, and a DAC 42.
  • the functions of the PLL circuit and the DAC 42 are the same as those described with the same reference numerals in FIG.
  • the DAC 40 supplies a voltage corresponding to the given jitter data to the superimposing unit 16.
  • a clock signal including a phase jitter component can be output with a desired phase according to delay data with a simple configuration.
  • FIG. 4 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • the jitter injection circuit 100 in this example includes a PLL circuit 10, DACs 40 and 42, a high-pass filter 44, and a low-pass filter 46.
  • the functions of the PLL circuit 10, the DACs 40 and 42, and the low-pass filter 46 are the same as those described with the same reference numerals in FIG.
  • the high-pass filter 44 is based on the high-frequency component of the voltage output from the DAC 40. Controls the frequency in the controlled oscillator 20. According to the jitter injection circuit 100 in this example, since a control voltage corresponding to the high-frequency component of the phase jitter component to be applied is supplied to the voltage controlled oscillator 20 without going through the low-pass filter 18, wide-band phase jitter is applied. It can be done.
  • FIG. 5 is a diagram showing still another example of the configuration of the jitter injection circuit 100.
  • the jitter injection circuit 100 in this example includes a PLL circuit 10, DACs 40 and 42, and a plurality of variable delay circuits (32, 34, and 36) provided in series.
  • the PLL circuit 10 generates an oscillation signal having a predetermined frequency, and the DAC 42 controls the phase of the oscillation signal according to the given delay data.
  • the plurality of variable delay circuits delay the oscillation signal with different delay resolutions.
  • the variable delay circuit 34 has a delay resolution whose maximum delay amount is approximately equal to the delay resolution of the variable delay circuit 32 and is smaller than the delay resolution of the variable delay circuit 32.
  • the variable delay circuit 36 has a delay resolution that is approximately equal to the delay resolution of the variable delay circuit 34 in terms of the maximum delay amount, and is smaller than the delay resolution of the variable delay circuit 34.
  • the DAC 40 controls the delay amount of each variable delay circuit (32, 34, 36) according to the given jitter data, so that the plurality of variable delay circuits (32, 34, 36) A phase jitter component is applied to the output clock signal.
  • the jitter injection circuit 100 divides the voltage output from the DAC 40 into a plurality of frequency bands corresponding to the plurality of variable delay circuits (32, 34, 36), and each variable delay circuit (32, 34, 36). ) May be further provided.
  • means for extracting the low frequency component of the voltage output from the DAC 40 and controlling the variable delay circuit 32, means for extracting the medium frequency component of the voltage output from the DAC 40 and controlling the variable delay circuit 34, and DAC 40 A means for extracting a high frequency component of the output voltage and controlling the variable delay circuit 36 may be further provided.
  • FIG. 6 is a diagram showing an example of the configuration of a test apparatus 200 according to another embodiment of the present invention.
  • the test device 200 is a device for testing the jitter tolerance of the electronic device 300 such as a semiconductor circuit or a receiving device in high-speed serial communication, and includes a no-turn generator 210, a waveform shaper 220, a determination unit 230, and a timing generator. 240 is provided.
  • the pattern generator 210 generates a test pattern for testing the electronic device 300.
  • the test pattern is an array of numerical values of 1 or 0, for example.
  • the timing generator 240 generates a clock signal including a phase jitter component corresponding to given jitter data.
  • the timing generator 240 is the jitter injection circuit 100 described with reference to FIGS.
  • the waveform shaper 220 inputs a test signal based on the test pattern to the electronic device 300 at a timing according to the clock signal.
  • a test signal whose voltage level changes according to the test pattern is generated at a timing based on the clock signal and input to the electronic device 300.
  • the determination unit 230 determines the jitter tolerance of the electronic device 300 according to the output signal output from the electronic device 300 according to the test signal. For example, for each amplitude of the phase jitter component applied by the timing generator 240, the output signal output from the electronic device 300 is compared with the expected value signal provided from the pattern generator 210, and for each amplitude of the phase jitter component, It is determined whether or not the operation of the electronic device 300 is normal.
  • the timing generator 240 can easily apply a wide-band, high-resolution, large-amplitude phase jitter component to the clock signal, so that the electronic device 300 can be tested. Can be performed with high accuracy.
  • the jitter tolerance is an important test item, so the test apparatus 200 in this example is particularly effective.
  • a wide-band, high-resolution, large-amplitude phase jitter component can be easily applied to the clock signal.

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Abstract

　与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって、与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、発振信号を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づいてＰＬＬ回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部とを備えるジッタ印加回路を提供する。

Description

明 細 書
ジッタ印加回路、及び試験装置
技術分野
[0001] 本発明は、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生 成するジッタ印加回路、及び電子デバイスのジッタ耐カを試験する試験装置に関す る。また、本発明は下記の日本国特許出願に関連する。文献の参照による組み込み が認められる指定国については、下記の出願に記載された内容を参照により本出願 に組み込み、本出願の記載の一部とする。
特願 2004— 214888 出願曰 平成 16年 7月 22曰
背景技術
[0002] 従来、クロック信号にジッタを印加する回路として、当該クロック信号を遅延させて出 力する可変遅延回路の遅延量を、与えるべきジッタに応じて制御するジッタ付与装 置が知られている。本願の出願人は、シフトレジスタを用いた可変遅延回路の遅延量 を、与えるべきジッタに応じて制御するジッタ付与装置を提案している（例えば、特許 文献 1参照)。また、特許文献 1に係る出願後にも、他の出願人により可変遅延回路 を用いたジッタ付与装置が提案されている (例えば、特許文献 2参照)。
[0003] 特許文献 1 :特開平 5— 235718号公報
特許文献 2 :特開 2003— 125010号公報
発明の開示
発明が解決しょうとする課題
[0004] しかし、従来のジッタ付与装置では、大振幅で且つ高分解能のジッタを付与するこ とが困難であった。例えば、可変遅延回路としてシフトレジスタを用いた場合、大振幅 且つ高分解能のジッタを付与するためには、非常に多数のレジスタを用いなければ ならず、回路規模が非常に大きくなつてしまう。また、可変遅延回路として他の構成を 用いる場合であっても、同様の問題が生じてしまう。
[0005] また、 PLL回路の電圧制御発振器の制御電圧にジッタ成分を重畳することにより、 ジッタ成分を含む発振信号を生成する場合、ローパスフィルタを介して制御電圧が電 圧制御発振器に供給されるため、高周波のジッタを印加することができない。
[0006] このため本発明は、上述した課題を解決することのできるジッタ印加回路及び試験 装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の 特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を 規定する。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明の第 1の形態においては、与えられるジッタデ ータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって 、与えられる基準信号に応じて発振信号を生成する PLL回路と、発振信号を遅延さ せたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づ 、て PLL回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加 する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における 遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印 加部とを備えるジッタ印加回路を提供する。
[0008] PLL回路は、与えられる制御電圧に応じた周波数を有する発振信号を生成する電 圧制御発振器と、与えられる基準信号の位相と、発振信号の位相との比較結果に基 づ ヽた制御電圧を生成する位相比較器と、制御電圧の高周波成分を除去して電圧 制御発振器に与えるローパスフィルタとを有し、低周波印加部は、位相比較器が生 成した制御電圧にジッタデータに応じた電圧を重畳してローパスフィルタに入力して よい。
[0009] 高周波印加部は、ジッタデータの高周波成分を抽出するハイパスフィルタを有して よい。低周波印加部は、ジッタデータの低周波成分を抽出するローパスフィルタを有 してよい。ジッタデータは複数ビットのデジタルデータであって、高周波印加部は、ジ ッタデータの所定の桁数の下位ビットに基づいて可変遅延回路における遅延量を制 御し、低周波印加部は、ジッタデータの所定の桁数の上位ビットに基づいて PLL回 路の発振周波数を制御してょ 、。
[0010] PLL回路は、与えられる制御電圧に応じた周波数を有する発振信号を生成し、可 変遅延回路に入力する電圧制御発振器と、与えられる基準信号の位相と、可変遅延 回路が出力するクロック信号の位相との比較結果に基づいた制御電圧を生成する位 相比較器と、制御電圧の高周波成分を除去して電圧制御発振器に与えるローバスフ ィルタとを有してよい。
[0011] 本発明の第 2の形態においては、電子デバイスのジッタ耐カを試験する試験装置 であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と 、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するタイ ミング発生器と、試験パターンに基づく試験信号を、クロック信号に応じたタイミングで 電子デバイスに入力する波形成形器と、試験信号に応じて電子デバイスが出力する 出力信号に応じて、電子デバイスのジッタ耐カを判定する判定部とを備え、タイミング 発生器は、与えられる基準信号に応じて発振信号を生成する PLL回路と、発振信号 を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に 基づ 、て PLL回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成 分を印加する低周波印加部と、ジッタデータの高周波成分に基づ 、て可変遅延回 路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する 高周波印加部とを有する試験装置を提供する。
[0012] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0013] 本発明によれば、広帯域、高分解能、大振幅の位相ジッタ成分を、クロック信号〖こ 容易に印加することができる。
図面の簡単な説明
[0014] [図 1]本発明の実施形態に係るジッタ印加回路 100の構成の一例を示す図である。
[図 2]ジッタ印加回路 100の構成の他の例を示す図である。
[図 3]ジッタ印加回路 100の構成の更なる他の例を示す図である。
[図 4]ジッタ印加回路 100の構成の更なる他の例を示す図である。
[図 5]ジッタ印加回路 100の構成の更なる他の例を示す図である。
[図 6]本発明の他の実施形態に係る試験装置 200の構成の一例を示す図である。 符号の説明 [0015] 10 · · 'PLL回路、 12· · '位相比較器、 14、 16 · · '重畳部、 18 · · ·ローパスフィルタ、 20 · · '電圧制御発振器、 22· · '分周器、 30、 32、 34、 36 · · ·可変遅延回路、 40、 4 2· · 'デジタルアナログコンバータ、 44· · 'ハイパスフィルタ、 46 · · ·ローパスフィルタ、 200· · '試験装置、 210· · 'パターン発生器、 220· · '波形成形器、 230· · '判定部、 240· · 'タイミング発生器、 300· · '電子デバイス
発明を実施するための最良の形態
[0016] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0017] 図 1は、本発明の実施形態に係るジッタ印加回路 100の構成の一例を示す図であ る。ジッタ印加回路 100は、与えられるジッタデータに応じた位相ジッタ成分を含むク ロック信号を生成し、位相ジッタ成分を含むクロック信号を所望の位相で出力する。ジ ッタ印加回路 100は、 PLL (Phase Lock Loop)回路 10、デジタルアナログコンバータ 40、 42 (以下 DAC40、 42)、ノヽイノスフィルタ 44、 ローパスフィルタ 46、及び可変遅 延回路 30を備える。本例においてクロック信号に印加するべき位相ジッタ成分、及び クロック信号の位相を制御するための遅延量は、デジタルのジッタデータ及び遅延デ ータとして与えられる。
[0018] PLL回路 10は、与えられる基準信号に応じて発振信号を生成する回路であり、位 相比較器 12、重畳部 14、 16、 ローノ スフィルタ 18、電圧制御発振器 20、及び分周 器 22を有する。
[0019] 電圧制御発振器 20は、与えられる制御電圧に応じた周波数を有する発振信号を 生成する。電圧制御発振器 20は、例えばリングオシレータ、 LCタンク回路等であつ てよい。位相比較器 12は、与えられる基準信号の位相と、電圧制御発振器 20が生 成する発振信号の位相との比較結果に基づいた制御電圧を生成する。本例におい て位相比較器 12は、分周器 22が所定の分周比で分周した発振信号の位相と、基準 信号の位相とを比較する。分周器 22は、位相比較器 12に与える発振信号の周期が 、基準信号の周期と略同一となる分周比で発振信号を分周する。
[0020] 重畳部 14は、位相比較器 12が出力する制御電圧に、 DAC42が出力する電圧を 重畳する。 DAC42は、ジッタ印加回路 100が出力するクロック信号を所定の時間遅 延させるための遅延データを受け取り、当該遅延データに応じた電圧を重畳部 14に 供給する。本例において DAC42は、一定値の遅延データを受け取ってよい。
[0021] 重畳部 16は、ローパスフィルタ 46が出力する電圧を制御電圧に重畳する。 DAC4 0は、与えられるジッタデータに応じた電圧を出力し、ローパスフィルタ 46は、 DAC4 0が出力する電圧の低周波成分を重畳部 16に供給する。すなわち、 DAC40、 ロー ノ スフィルタ 46、及び重畳部 16は、ジッタデータの低周波成分に基づいて PLL回路 10の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低 周波印加部として機能する。
[0022] また、ローパスフィルタ 46は、 DAC40が出力する電圧の周波数成分のうち、電圧 制御発振器 20が追従することのできる周波数成分のみを重畳部 16に供給する。口 一パスフィルタ 46が通過させる周波数帯域は、 PLL回路 10の特性に応じて予め定 められる。また、ローパスフィルタ 46は、通過させる電圧のレベルを、電圧制御発振 器 20の制御に適したレベルにシフトしてもよい。
[0023] ローパスフィルタ 18は、遅延データ及び位相ジッタ成分の低周波成分に応じた電 圧が重畳された制御電圧の高周波成分を除去して電圧制御発振器 20に与える。例 えばローパスフィルタ 18が通過させる周波数帯域はローパスフィルタ 18と同一であつ てよぐ当該制御電圧の周波数成分のうち、電圧制御発振器 20の特性に応じた周波 数成分のみを電圧制御発振器 20に与えてょ 、。
[0024] また、本例において説明したジッタ印加回路 100のように、低周波印加部力 ジッタ データに応じた電圧を重畳した制御電圧をローパスフィルタ 18に入力する場合、ジッ タ印加回路 100は、ローパスフィルタ 46を備えなくともよい。低周波印加部力 ローバ スフィルタ 46が出力する電圧に、ジッタデータに応じた電圧を重畳する場合、ジッタ 印加回路 100は、ローノ スフィルタ 46を備えることが好ましい。
[0025] 可変遅延回路 30は、 PLL回路 10が出力する発振信号を遅延させたクロック信号を 生成する。本例において可変遅延回路 30は、与えられるアナログ電圧に応じた時間 、信号を遅延させる回路である。ジッタ印加回路 100は、可変遅延回路 30の遅延量 を、ジッタデータの高周波成分に応じて制御することにより、可変遅延回路 30が生成 するクロック信号に印加するべき位相ジッタ成分の高周波成分を印加する。また、可 変遅延回路 30の遅延量の設定を変化させたときの可変遅延回路 30の応答時間は、 制御電圧が変動したときの PLL回路 10の応答時間より短いことが好ましい。
[0026] ハイパスフィルタ 44は、 DAC40が出力する電圧の高周波成分に基づいて、可変 遅延回路 30の遅延量を制御する。すなわち、 DAC40、及びハイパスフィルタ 44は、 ジッタデータの高周波成分に基づいて、可変遅延回路 30における遅延量を制御し、 クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部として機能す る。
[0027] また、ハイパスフィルタ 44は、 DAC40が出力する電圧の周波数成分のうち、可変 遅延回路 30が追従することのできる周波数成分のみを通過させてよぐローパスフィ ルタ 46が除去する周波数帯域の成分を通過させてもょ 、。ハイパスフィルタ 44が通 過させる周波数帯域は、 PLL回路 10の特性等に応じて予め定められる。また、ハイ パスフィルタ 44は、通過させる電圧のレベルを、可変遅延回路 30の制御に適したレ ベルにシフトしてもよい。
[0028] 本例におけるジッタ印加回路 100は、印加するべき位相ジッタ成分の低周波成分 及び高周波成分を分離し、それぞれの位相ジッタ成分の周波数帯域に応じた回路 において印加する。このため、広帯域の位相ジッタ成分を印加することができる。また 、位相ジッタ成分の高周波成分の振幅は、低周波成分の振幅に比べ小さい。小振幅 のジッタ成分を可変遅延回路 30を用いて印加し、大振幅のジッタ成分を電圧制御発 振器 20で印加するため、小さい回路規模の可変遅延回路を用いて、高分解能且つ 大振幅の位相ジッタ成分を印加することができる。
[0029] また、ジッタデータ力 例えば 2進法で示される複数ビットのデジタルデータである 場合、高周波印加部は、ジッタデータの所定の桁数の下位ビットに基づいて可変遅 延回路 30における遅延量を制御し、低周波印加部は、ジッタデータの所定の桁数の 上位ビットに基づいて PLL回路 10の発振周波数を制御してもよい。この場合、ジッタ 印加回路 100は、 DAC40を備えなくてよい。また、ローパスフィルタ 46は、与えられ るジッタデータの上位ビットを抽出し、当該上位ビットのデータに応じた電圧を、重畳 部 16に供給することが好ましい。ローパスフィルタ 46が抽出するビットの桁数は、電 圧制御発振器 20の応答特性に応じて定められる。
[0030] また、ハイパスフィルタ 44は、与えられるジッタデータの下位ビットを抽出し、当該下 位ビットのデータに応じて可変遅延回路 30の遅延量を制御する。可変遅延回路 30 がアナログ電圧制御の回路である場合、ハイパスフィルタ 44は、当該下位ビットのデ ータに応じた電圧を、可変遅延回路 30に供給することが好ましい。ハイパスフィルタ 44が抽出するビットの桁数は、可変遅延回路 30の応答特性に応じて定められる。
[0031] 図 2は、ジッタ印加回路 100の構成の他の例を示す図である。本例におけるジッタ 印加回路 100においては、可変遅延回路 30が出力するクロック信号を、分周器 22を 介して位相比較器 12に帰還する。即ち、位相比較器 12は、与えられる基準信号の 位相と、可変遅延回路 30が出力するクロック信号の位相との比較結果に基づいた制 御電圧を生成する。他の構成については、図 1において説明したジッタ印加回路 10 0と同一であるため、その説明を省略する。このような構成により、可変遅延回路 30に おける遅延特性が、自己発熱や外部の熱等によって経時的に変動する場合であつ ても、位相比較器 12が当該変動を低減するような制御電圧を生成するため、当該変 動の影響を低減することができる。
[0032] 図 3は、ジッタ印加回路 100の構成の更なる他の例を示す図である。本例における ジッタ印加回路 100は、 PLL回路 10、 DAC40、及び DAC42を備える。 PLL回路 及び DAC42の機能は、図 1において同一の符号を付して説明した構成要素と同一 であるためその説明を省略する。
[0033] DAC40は、与えられるジッタデータに応じた電圧を重畳部 16に供給する。本例に おけるジッタ印加回路 100によれば、簡易な構成で、位相ジッタ成分を含むクロック 信号を、遅延データに応じた所望の位相で出力することができる。
[0034] 図 4は、ジッタ印加回路 100の構成の更なる他の例を示す図である。本例における ジッタ印加回路 100は、 PLL回路 10、 DAC40、 42、ハイパスフィルタ 44、及びロー パスフィルタ 46を備える。 PLL回路 10、 DAC40、 42、及びローパスフィルタ 46の機 能は、図 1において同一の符号を付して説明した構成要素と同一であるためその説 明を省略する。
[0035] ハイパスフィルタ 44は、 DAC40が出力する電圧の高周波成分に基づいて、電圧 制御発振器 20における周波数を制御する。本例におけるジッタ印加回路 100によれ ば、印加するべき位相ジッタ成分の高周波成分に応じた制御電圧を、ローパスフィル タ 18を介さずに電圧制御発振器 20に供給するため、広帯域の位相ジッタを印加す ることがでさる。
[0036] 図 5は、ジッタ印加回路 100の構成の更なる他の例を示す図である。本例における ジッタ印加回路 100は、 PLL回路 10、 DAC40、 42、及び直列に設けられた複数の 可変遅延回路（32、 34、 36)を備える。 PLL回路 10は、所定の周波数の発振信号を 生成し、 DAC42は、与えられる遅延データに応じて、発振信号の位相を制御する。
[0037] 複数の可変遅延回路 (32、 34、 36)は、それぞれ異なる遅延分解能で発振信号を 遅延させる。例えば、可変遅延回路 34は、最大遅延量が可変遅延回路 32の遅延分 解能と略等しぐ遅延分解能が可変遅延回路 32の遅延分解能より小さい。また可変 遅延回路 36は、最大遅延量が可変遅延回路 34の遅延分解能と略等しぐ遅延分解 能が可変遅延回路 34の遅延分解能より小さい。このような構成により、小さい回路規 模で、大きな遅延範囲で且つ高遅延分解能の遅延を生成することができる。
[0038] そして、 DAC40は、与えられるジッタデータに応じてそれぞれの可変遅延回路（3 2、 34、 36)の遅延量を制御することにより、複数の可変遅延回路（32、 34、 36)が 出力するクロック信号に、位相ジッタ成分を印加する。ジッタ印加回路 100は、 DAC 40が出力する電圧を、複数の可変遅延回路（32、 34、 36)に対応した複数の周波 数帯域に分割して、それぞれの可変遅延回路（32、 34、 36)を制御する手段を更に 備えてもよい。例えば、 DAC40が出力する電圧の低周波成分を抽出して可変遅延 回路 32を制御する手段と、 DAC40が出力する電圧の中周波成分を抽出して可変 遅延回路 34を制御する手段と、 DAC40が出力する電圧の高周波成分を抽出して 可変遅延回路 36を制御する手段とを更に備えてもよい。このような構成により、簡易 な構成で高分解能、大振幅の位相ジッタ成分を印加することができる。
[0039] 図 6は、本発明の他の実施形態に係る試験装置 200の構成の一例を示す図である 。試験装置 200は、半導体回路や、高速シリアル通信における受信側デバイス等の 電子デバイス 300のジッタ耐カを試験する装置であって、ノターン発生器 210、波形 成形器 220、判定部 230、及びタイミング発生器 240を備える。 [0040] パターン発生器 210は、電子デバイス 300を試験するための試験パターンを生成 する。ここで試験パターンとは、例えば 1又は 0の数値の配列である。タイミング発生 器 240は、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成 する。タイミング発生器 240は、図 1から図 5において説明したジッタ印加回路 100で ある。
[0041] 波形成形器 220は、試験パターンに基づく試験信号を、クロック信号に応じたタイミ ングで電子デバイス 300に入力する。つまり、クロック信号に基づくタイミングで、試験 パターンに応じて電圧レベルが変化する試験信号を生成し、電子デバイス 300に入 力する。
[0042] 判定部 230は、試験信号に応じて電子デバイス 300が出力する出力信号に応じて 、電子デバイス 300のジッタ耐カを判定する。例えば、タイミング発生器 240が印加 する位相ジッタ成分の振幅毎に、電子デバイス 300が出力する出力信号と、パターン 発生器 210から与えられる期待値信号とを比較し、位相ジッタ成分の振幅毎に、電 子デバイス 300の動作が正常か否かを判定する。
[0043] 図 1から図 5において説明したように、タイミング発生器 240は、広帯域、高分解能、 大振幅の位相ジッタ成分を、クロック信号に容易に印加することができるため、電子 デバイス 300の試験を精度よく行うことができる。例えば高速シリアル通信の受信側 デバイスとして用いられる電子デバイス 300に対しては、ジッタ耐力が重要な試験項 目となるため、本例における試験装置 200が特に有効となる。
[0044] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良をカロ えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0045] 以上から明らかなように、本発明によれば、広帯域、高分解能、大振幅の位相ジッ タ成分を、クロック信号に容易に印加することができる。

Claims

請求の範囲
[1] 与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッ タ印加回路であって、
与えられる基準信号に応じて発振信号を生成する PLL回路と、
前記発振信号を遅延させた前記クロック信号を出力する可変遅延回路と、 前記ジッタデータの低周波成分に基づいて前記 PLL回路の発振周波数を制御し、 前記発振信号に前記位相ジッタ成分の低周波成分を印加する低周波印加部と、 前記ジッタデータの高周波成分に基づいて前記可変遅延回路における遅延量を 制御し、前記クロック信号に前記位相ジッタ成分の高周波成分を印加する高周波印 加部と
を備えるジッタ印加回路。
[2] 前記 PLL回路は、
与えられる制御電圧に応じた周波数を有する前記発振信号を生成する電圧制御 発振器と、
与えられる基準信号の位相と、前記発振信号の位相との比較結果に基づ 、た前記 制御電圧を生成する位相比較器と、
前記制御電圧の高周波成分を除去して前記電圧制御発振器に与えるローパスフィ ルタと
を有し、
前記低周波印加部は、前記位相比較器が生成した前記制御電圧に前記ジッタデ ータに応じた電圧を重畳して前記ローパスフィルタに入力する
請求項 1に記載のジッタ印加回路。
[3] 前記高周波印加部は、前記ジッタデータの高周波成分を抽出するハイパスフィルタ を有する請求項 1に記載のジッタ印加回路。
[4] 前記低周波印加部は、前記ジッタデータの低周波成分を抽出するローパスフィルタ を有する請求項 3に記載のジッタ印加回路。
[5] 前記ジッタデータは複数ビットのデジタルデータであって、
前記高周波印加部は、前記ジッタデータの所定の桁数の下位ビットに基づ 、て前 記可変遅延回路における遅延量を制御し、
前記低周波印加部は、前記ジッタデータの所定の桁数の上位ビットに基づ 、て前 記 PLL回路の発振周波数を制御する
請求項 1に記載のジッタ印加回路。
[6] 前記 PLL回路は、
与えられる制御電圧に応じた周波数を有する前記発振信号を生成し、前記可変遅 延回路に入力する電圧制御発振器と、
与えられる基準信号の位相と、前記可変遅延回路が出力する前記クロック信号の 位相との比較結果に基づいた前記制御電圧を生成する位相比較器と、
前記制御電圧の高周波成分を除去して前記電圧制御発振器に与えるローパスフィ ルタと
を有する
請求項 1に記載のジッタ印加回路。
[7] 電子デバイスのジッタ耐カを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、 与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するタイ ミング発生器と、
前記試験パターンに基づく試験信号を、前記クロック信号に応じたタイミングで前記 電子デバイスに入力する波形成形器と、
前記試験信号に応じて前記電子デバイスが出力する出力信号に応じて、前記電子 デバイスのジッタ耐カを判定する判定部と
を備え、
前記タイミング発生器は、
与えられる基準信号に応じて発振信号を生成する PLL回路と、
前記発振信号を遅延させた前記クロック信号を出力する可変遅延回路と、 前記ジッタデータの低周波成分に基づいて前記 PLL回路の発振周波数を制御し、 前記発振信号に前記位相ジッタ成分の低周波成分を印加する低周波印加部と、 前記ジッタデータの高周波成分に基づいて前記可変遅延回路における遅延量を 制御し、前記クロック信号に前記位相ジッタ成分の高周波成分を印加する高周波印 加部と
を有する試験装置。
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