WO2005117258A1 - システムクロック生成回路 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step

Definitions

  • the present invention relates to a system clock generation circuit that generates an internal system clock of a DA converter, and more particularly, to a DA converter that demodulates analog output data from 1-bit digital input data obtained by ⁇ modulation.
  • Patent Document 1 As a conventional DA converter using a ⁇ modulation method, a device as described in Patent Document 1 is known.
  • Patent Document 2 As a rate conversion device of sampling frequency used when converting 1-bit digital data obtained by the ⁇ modulation method into multi-bit digital data having different sampling frequencies, one disclosed in Patent Document 2 is known. Are known.
  • Non-Patent Document 1 a DA converter described in Non-Patent Document 1 is known.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 9-186600
  • Patent Document 2 Japanese Patent Application Laid-Open No. 9-148885
  • Non-Patent Document 1 Burr-Brown (BURR_BRWWN) product catalog PCM1737, PC Ml 739, stereo 'audio D / A converter
  • FIG. 5 is a diagram showing a configuration of a DA converter using oversampling technology and ⁇ conversion technology, and a circuit similar to Non-Patent Document 1 is described.
  • Input interface circuit 51 8 times oversampling digital filter 52, DA converter circuit 53 using ⁇ modulation method, output circuit 54 consisting of a low pass filter and an output amplifier, and predetermined in response to an external system clock
  • a system clock generation circuit 55 generates an internal system clock and supplies it to respective circuits 51, 52, 53.
  • the input interface 51 receives an LR clock CRCK for selecting an L channel and an R channel, a Neu clock BCK, and 1-bit digital input data DATA obtained by the ⁇ modulation method.
  • FIG. 6 is a block diagram showing a schematic configuration of an AD conversion circuit for obtaining 1-bit digital input data from an analog input signal according to a ⁇ modulation method.
  • a prefilter circuit 61, an integration circuit 62, an integrator 63, a comparator 64, a delay circuit 65, and a 1-bit DA conversion circuit 66 are provided. Since the detailed operation of the circuit shown in FIG. 6 is well known, the detailed description thereof is omitted.
  • FIG. 7 is a waveform diagram showing the relationship between various signals appearing in the circuit of FIG.
  • This digital output power is input to the input interface 51 as data DATA shown in FIG. 5, whereby the original analog signal is analog-reproduced from the output circuit 54 as an L channel output or an R channel output. Disclosure of the invention
  • the 1-bit digital input data shown in FIG. 7 (D) is demodulated to an analog signal using a DA converter as shown in FIG. 5 using the above-described oversampling technique and ⁇ modulation technique.
  • a reference frequency (f 2) with a sampling rate of 10 to 200 KHz is prepared as an external system clock, and a system clock is generated.
  • the internal circuit clock is multiplied by a predetermined multiple (128/192/256/384/512/768 /) in the circuit 75, and the selected internal system clock is automatically selected and supplied as required. It was done.
  • the technique of changing the sampling rate of the sampling frequency is performed by uniformly multiplying the external system clock by a predetermined multiple of any of the forces also disclosed in Patent Document 2.
  • the present invention has been made to solve the problems described above, and it demodulates 1-bit digital input data obtained by the ⁇ modulation method as analog data in synchronization with an internal system clock having an arbitrary sampling rate. It is an object of the present invention to provide a system clock generation circuit which can be used for a DA converter.
  • the system clock generation circuit of the present invention is a system used for a DA converter that demodulates 1-bit digital input data obtained by the ⁇ modulation method into analog output data in synchronization with the internal system clock and outputs it.
  • a clock generation circuit which receives an external system clock having a predetermined repetition frequency and an LR clock (LRCLK), and counts the number of external system clocks included in one period of the LR clock;
  • a timing generation circuit for generating a mask signal to thin out the external system clock at a predetermined thinning timing according to the count value counted by the power supply circuit, and an external system clock Are masked with a mask signal, and the clock of the masked portion is thinned out to generate an internal system clock.
  • an external system clock whose timing is changed and / or divided according to the repetition frequency of the external system clock is used as the external system clock. It features.
  • one cycle of the LR clock is equally divided, the count value is distributed for each divided area and allocated, and a mask signal is generated according to the allocation. It features.
  • the repetition frequency of the external system clock is arbitrarily selected in the range of 256 to 1024 times the reference sampling rate (f).
  • the thinning timing is according to the number of clocks to be thinned, every 0 to 15 clocks every 16 clocks, every 16 to 31 clocks every 8 clocks. . It is characterized in that it is set every 4 clocks at 32 to 63 clocks, every 2 clocks at 64 to 1 27 clocks, and every 1 clock at 128 to 255 clocks.
  • the present invention is also a DA converter incorporating a system clock generation circuit, and a portable telephone incorporating the DA converter.
  • FIG. 1 is a configuration block diagram of a system clock generation circuit showing an embodiment of the present invention.
  • It consists of a counter circuit 10 to which LR clock LRCLK, bi-clock BCLK, 1-bit digital input data DATA- IN and external system clock SYSCLK are input, a timing generation circuit 12, and a mask circuit 14, and it is used as an output of mask circuit 14. Obtains a predetermined internal system clock SYS-CLK.
  • Counter circuit 10 counts the number of external system clocks included in one cycle of the LR clock.
  • Timing generation circuit 12 outputs an external signal in accordance with the count value counted by counter circuit 10. Generates a mask signal that thins out the system clock at a predetermined timing, and generates a mask circuit
  • the mask circuit 14 receives the mask signal from the timing generation circuit 12, the external system clock from the counter circuit 10, or the system clock divided by two.
  • the external system clock supplied from counter circuit 10 or the external system clock divided by 2 is masked by the mask signal, and the clock of the masked portion is thinned out and output from mask circuit 14 as the internal system clock. Ru.
  • the DA converter circuit is driven using this output internal system clock.
  • FIG. 2 and FIG. 3 are timing waveform diagrams for explaining the operation of the circuit of FIG.
  • FIG. 3 is an enlarged view of the operation of one cycle of the LR clock in FIG.
  • the external system clock As shown in FIG. 2, as the external system clock, a clock of 256 ⁇ 1026 times the reference sampling rate (f 2) is generated. Then, it was possible to create an external system clock having an arbitrary frequency within the frequency range of 256 to 1024 times of this external system clock. Therefore, the external system clock is thinned at a predetermined thinning timing according to the count value counted by the counter circuit 10 of FIG. 1 to generate an internal system clock as shown in FIG. 2 (e).
  • one cycle is divided into four areas of areas A, B, C, and D, and the clock force to be thinned out is equally allocated within these areas.
  • the external system clock is used as it is to generate the timing as it is.
  • timing generation circuit 12 the external system clock in one period (If) of the LR clock is The timing to thin out this external system clock is generated from the count number. Since the thinning timing needs to be allocated as evenly as possible in one cycle, the number of clocks to be thinned is equally divided into four and equally allocated to areas A, B, C, and D as shown in FIG.
  • the basic timing to be thinned out is set as follows according to the necessary number of thinning outs.
  • the clock here is a clock supplied with 10 counters, and indicates an external system clock when 256 51 If s is, and a system clock s divided by 2 when 512-1023 f.
  • the mask circuit 14 masks thinning out by masking the clock (external system clock or external system clock divided by 2) supplied from the counter circuit 10 at the timing generated by the timing generation circuit 12. Do.
  • the signal generated by the mask circuit 14 is used as an internal system clock, and is used as an internal system clock for ⁇ processing.
  • FIG. 4 is a circuit diagram showing a detailed configuration of timing generation circuit 12 in the system clock generation circuit shown in FIG. 1.
  • the timing generation circuit 12 includes a clock select circuit 121 and an area counter control circuit.
  • An area A clock 123, an area ⁇ clock 124, an area C clock 125, an area D clock 126, and a clock enable generation circuit 127 An area A clock 123, an area ⁇ clock 124, an area C clock 125, an area D clock 126, and a clock enable generation circuit 127.
  • the clock select circuit 121 is used to select either the external system clock or the clock divided by two according to the count result of the external system clock in one cycle of the LR clock.
  • the area counter control circuit 122 controls the start or end of the count of each area counter 123-126.
  • the area A counter 123 generates a clock enable signal in the area A section, the area B counter 124 in the area B section, the area C counter 125 in the area C section, and the area D counter 126 in the area D section. Is a reference counter for
  • the clock enable generation circuit 127 generates an enable signal for thinning out the clock with respect to the clock enable signal from the area counter 123-126, and outputs it to the mask circuit 14 as a mask signal. Do.
  • the mask signal generated by the clock enable generation circuit 127 and the signal selected by the clock selection circuit 121 are multiplied by the mask circuit 14 to generate an internal system clock.
  • the frequency of the internal system clock can be selected to be an arbitrary frequency in the range of 256 to 1024 times the reference sampling rate (f).
  • the internal system clock for DA conversion can be freely selected according to digital input data, the use restrictions can be alleviated significantly. Also, by evenly distributing the timing of thinning out the external system clock within one cycle of the LR clock, it is possible to suppress a drop in distortion rate.
  • the present invention can be widely used as a timing clock generation circuit for a DA converter, and a mobile phone incorporating such a DA converter, a DVD_M, a DVD-A, a home theater system, an AV amplifier, etc. It can be widely used.
  • FIG. 1 is a diagram showing a configuration of a system clock generation circuit according to an embodiment of the present invention.
  • FIG. 2 A timing chart of various signals used in FIG.
  • FIG. 3 A timing chart showing an enlarged view of FIG.
  • FIG. 4 A circuit diagram showing a detailed configuration of the timing generation circuit shown in FIG.
  • FIG. 5 is a diagram showing a configuration of a DA converter using a ⁇ modulation method.
  • FIG. 6 is a diagram showing a circuit configuration of an AD converter using a ⁇ modulation method.

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract

任意の周波数のクロック入力を可能とし、使用上の制約を簡素化することのできるＤＡコンバータに用いるシステムクロック生成回路を提供する。ΔΣ変調方式により得られた１ビットディジタル入力データを内部システムクロックに同期してアナログ出力データに復調して出力するＤＡコンバータに用いるシステムクロック生成回路であって、所定の繰り返し周波数を持つ外部システムクロックとＬＲクロック（ＬＲＣＬＫ）とを入力し、ＬＲクロックの１周期中に含まれる外部システムクロックのクロック数をカウントするカウンタ回路と、カウンタ回路でカウンタされたカウント値に応じて外部システムクロックを所定の間引きタイミングで間引くマスク信号を生成するタイミング生成回路と、外部システムクロックをマスク信号でマスクし、マスクされた部分のクロックを間引いて内部システムクロックを生成するマスク回路とを具備する。

Description

明 細 書
システムクロック生成回路
技術分野
[0001] 本発明は、 DAコンバータの内部システムクロックを生成するシステムクロック生成回 路に係り、特に、 Δ∑変調方式により得られた 1ビットディジタル入力データからアナ ログ出力データを復調する、 DAコンバータに使用されるシステムクロック生成回路に 関する。
背景技術
[0002] Δ∑変調方式を用いた従来の DAコンバータとしては、特許文献 1に記載されるよう な装置が知られている。
また、 Δ∑変調方式により得られた 1ビットディジタルデータを、サンプリング周波数 の異なるマルチビットディジタルデータに変換する際に用いられるサンプリング周波 数のレート変換装置としては、特許文献 2に記載されるものが知られている。
また、ステレオオーディオ DAコンバータとしては、非特許文献 1に記載される DAコ ンバータが知られている。
特許文献 1：特開平 9 - 186600号公報
特許文献 2：特開平 9 - 148885号公報
非特許文献 1 :バーブラウン（BURR_BR〇WN)社製品カタログ PCM1737, PC Ml 739,ステレオ 'オーディオ D/Aコンバータ
[0003] 近年、移動体通信端末装置として携帯電話機の普及が著しい。携帯電話機におい ては、音声信号の処理を行うために、音声処理用の DAコンバータや ADコンバータ が内蔵されている。また、音声処理用の DAコンバータには、オーバーサンプリング 技術や Δ∑変調技術が用いられており、 Δ∑変調部の動作サンプリングレートを可 変にできる機能を持っている。
[0004] このため、外部アナログローパスフィルタ（LPF)のアプリケーションに応じてサンプリ ングレートを変更することにより、高性能高機能の DAコンバータを実現することがで きる。したがって、携帯電話機だけでなぐ DVD_M、 DVD— Aはもとより、ホームシァ ターシステム、 AVアンプ等のアプリケーションにも広く用いられてレ、る。
[0005] 図 5は、オーバーサンプリング技術と Δ∑変換技術とを用いた DAコンバータの構 成を示す図で、非特許文献 1に類似の回路が記載されている。
入力インターフェース回路 51と、 8倍オーバーサンプリングディジタルフィルタ 52と 、 Δ∑変調方式を用いた DA変換回路 53と、ローパスフィルタ及び出力アンプからな る出力回路 54と、外部システムクロックに応答して所定の内部システムクロックを生成 し、それぞれの回路 51 , 52, 53に供給するシステムクロック生成回路 55とから構成さ れている。
入力インターフェース 51には、 Lチャンネルと Rチャンネルとの選択を行うための LR クロック CRCKと、ノイクロック BCKと、 Δ∑変調方式により得られた 1ビットディジタ ル入力データ DATAが入力される。
Δ∑変調方式を用いた DA変換回路 53の回路構成としては、特許文献 1の図 1に 示されるような回路構成が知られている。
[0006] 図 6は、アナログ入力信号から Δ∑変調方式により 1ビットディジタル入力データを 得るための AD変換回路の概略構成を示すブロック図である。プリフィルタ回路 61、 積算回路 62、積分器 63、比較器 64、遅延回路 65、 1ビット DA変換回路 66により構 成される。なお、図 6に示す回路の詳細動作は周知であるため、その詳細説明は省 略する。
[0007] 図 7は、図 6の回路に現われる各種信号の関係を示す波形図である。
LR選択信号 LRCK (A)により選択された Lまたは Rチャンネルの音声アナログ信号 力 （B)に示すように 16乃至 24ビットに量子化され、さらに、図示しない 8倍オーバー サンプリング信号処理回路によりオーバーサンプリングされて、 (C)に示すような量子 化されたアナログ信号がプリフィルタ 61に入力されると、図 6の回路により Δ∑変調に より信号処理され、 1ビットのディジタル入力データとして (D)に示すような波形として 出力される。
このディジタル出力力 図 5に示すデータ DATAとして入力インターフェース 51に 入力されることにより、元のアナログ信号が出力回路 54から Lチャネル出力、または R チャネル出力としてアナログ再生される。 発明の開示
発明が解決しょうとする課題
[0008] ところで、上述したオーバーサンプリング技術及び Δ∑変調技術を用いて、図 5に 示すような DAコンバータを用いて、図 7 (D)に示す 1ビットディジタル入力データをァ ナログ信号に復調する場合、必要に応じて DA変換回路 53に供給される内部システ ムクロックのタイミング周期を変更する必要がある。
[0009] 通常、図 5に示すような回路構成の DAコンバータでは、サンプリングレートが 10— 200KHzの基準周波数（f )を外部システムクロックとして用意し、システムクロック生
S
成回路 75内で所定の倍数（128/192/256/384/512/768/)だけ遞倍し、 必要に応じて、この遁倍された内部システムクロックを自動選択して供給するように構 成されていた。
このように、サンプリング周波数のサンプリングレートを変更する技術は、特許文献 2 においても示されている力 いずれも外部システムクロックを均一に所定の倍数だけ 通倍することにより行われている。
[0010] したがって、いずれの場合にも、入力データに応じて任意のサンプリングレートを持 つ内部システムクロックを発生させることができなレ、、という問題があった。
本発明は、上述した課題を解決するためになされたもので、 Δ∑変調方式により得 られた 1ビットディジタル入力データを、任意のサンプリングレートを持つ内部システム クロックに同期させてアナログデータとして復調することのできる、 DAコンバータに用 レ、るシステムクロック生成回路を提供することを目的とする。
課題を解決するための手段
[0011] 本発明のシステムクロック生成回路は、 Δ∑変調方式により得られた 1ビットディジタ ル入力データを内部システムクロックに同期して、アナログ出力データに復調して出 力する DAコンバータに用いるシステムクロック生成回路であって、所定の繰り返し周 波数を持つ外部システムクロックと LRクロック（LRCLK)とを入力し、 LRクロックの 1 周期中に含まれる外部システムクロックのクロック数をカウントするカウンタ回路と、力 ゥンタ回路でカウンタされたカウント値に応じて外部システムクロックを所定の間引き タイミングで間引くマスク信号を生成するタイミング生成回路と、外部システムクロック をマスク信号でマスクし、マスクされた部分のクロックを間引いて内部システムクロック を生成するマスク回路とを具備したことを特徴とする。
[0012] また、本発明は、前記システムクロック生成回路において、外部システムクロックの 繰り返し周波数に応じて間弓 Iきタイミングを変更及び/又は分周された外部システム クロックを外部システムクロックとして用いることを特徴とする。
また、本発明は、前記システムクロック生成回路において、 LRクロックの 1周期を均 等に分割し、それぞれの分割領域毎にカウント値を分配して割付け、割付けに応じて マスク信号を生成することを特徴とする。
また、本発明は、前記システムクロック生成回路において、外部システムクロックの 繰り返し周波数が基準サンプリングレート（f )の 256乃至 1024倍範囲で任意に選択
S
されることを特徴とする。
[0013] また、本発明は、前記システムクロック生成回路において、間引きタイミングは間引 かれるクロック数に応じて、 0乃至 15クロックのときには 16クロック毎に、 16乃至 31ク ロックのときには 8クロック毎に、 32乃至 63クロックのときには 4クロック毎に、 64乃至 1 27クロックのときには 2クロック毎に、 128乃至 255クロックのときには 1クロック毎に設 定されることを特徴とする。
また、本発明は、システムクロック生成回路を内蔵した DAコンバータであり、この D Aコンバータを内蔵した携帯電話機である。 発明を実施するための最良の形態
[0014] 図 1は、本発明の一実施の形態を示すシステムクロック生成回路の構成ブロック図 である。
LRクロック LRCLK、バイクロック BCLK、 1ビットディジタル入力データ DATA— IN 及び外部システムクロック SYSCLKが入力されるカウンタ回路 10と、タイミング生成 回路 12と、マスク回路 14とから構成され、マスク回路 14の出力として所定の内部シス テムクロック SYS— CLKを得る。
[0015] カウンタ回路 10は、 LRクロックの 1周期中に含まれる外部システムクロックのクロック 数をカウントする。
タイミング生成回路 12は、カウンタ回路 10でカウントされたカウント値に応じて、外 部システムクロックを所定のタイミングで間引くマスク信号を生成し、これをマスク回路
14に供給する。
マスク回路 14には、タイミング生成回路 12からのマスク信号と、カウンタ回路 10から の外部システムクロック、もしくは、 2分周されたシステムクロックとが入力されている。 カウンタ回路 10から供給された外部システムクロック、もしくは、 2分周された外部シ ステムクロックがマスク信号によりマスクされ、マスクされた部分のクロックが間引かれ て内部システムクロックとしてマスク回路 14から出力される。この出力された内部シス テムクロックを用いて DA変換回路を駆動する。
[0016] 図 2、図 3は、図 1の回路動作を説明するためのタイミング波形図である。なお、図 3 は、図 2において、 LRクロックの一周期分の動作を拡大して示した図である。
図 2に示すように、外部システムクロックとしては、基準サンプリングレート（f )の 256 力 1026倍のクロックを発生させている。そして、この外部システムクロックの周波数 範囲 256— 1024倍の中で、任意の周波数を持つ外部システムクロックの作成を可 肯 とした。そのために、図 1のカウンタ回路 10でカウントされたカウント値に応じて、外 部システムクロックを所定の間引きタイミングで間引き、図 2 (e)に示すような内部シス テムクロックを生成する。
なお、歪み率の低下を抑えるために間引くタイミングを、 LRクロックの 1周期中で均 等に割り振ることが必要である。そこで、図 2に示す例では、 1周期をエリア A, B, C, Dの 4分割とし間引かれるクロック力 これらのエリア内に均等に割り振られるようにし ている。
[0017] 次に、図 1に示すシステムクロック生成回路の回路動作を説明する。
カウンタ回路 10は、 LRクロックの 1周期（If )中の外部システムクロックの立ち上が s
り数 (クロック数）をカウントする。そして、その結果をタイミング生成回路 12に引き渡 す。
カゥント数カ 56— 511£ときは、外部システムクロックをそのままタイミング生成回 s
路 12に供給する。また、カウント数力 S512— 1023f のときは、 2分周したシステムクロ
S
ックをタイミング生成回路 12に供給する。
[0018] タイミング生成回路 12では、 LRクロックの 1周期（If )中の外部システムクロックの カウント数から、この外部システムクロックを間引くタイミングを生成する。間引くタイミ ングは、 1周期中でできるだけ均等に割り振る必要があるため、間引くクロック数を 4 等分して、図 2に示すように、エリア A, B, C, Dに均等に割り振る。
[0019] なお、必要な間引き数によって間引く基本タイミングを次のように設定する。
間引き数
0— 15クロック 16クロック に生成
16— 31クロック 8クロック に生成
32— 63クロック 4クロック毎に生成
64— 127クロック 2クロック に生成
128— 255クロック 1クロック に生成
なお、ここでのクロックとは、カウンタ回路 10力 供給されるクロックで、 256 51 If s のときは外部システムクロックを示し、 512- 1023f のときは 2分周したシステムクロッ s
クを示す。
[0020] マスク回路 14は、タイミング生成回路 12で生成されたタイミングにより、カウンタ回 路 10から供給されたクロック (外部システムクロック、もしくは 2分周された外部システ ムクロック）をマスクすることにより間引きを行う。このマスク回路 14で生成された信号 を、内部システムクロックとして用いて、 Δ∑処理のための内部システムクロックとして 用いる。
[0021] 図 4は、図 1に示すシステムクロック生成回路中のタイミング生成回路 12の詳細構 成を示す回路図である。
タイミング生成回路 12は、クロックセレクト回路 121、エリアカウンタコントロール回路
122、エリア Aカクンタ 123、エリア βカクンタ 124、エリア Cカクンタ 125、エリア Dカク ンタ 126及びクロックィネーブル生成回路 127から構成されている。
[0022] クロックセレクト回路 121は LRクロックの 1周期中の外部システムクロックのカウント 結果に従って、外部システムクロックもしくは 2分周したクロックのいずれかの出力を 選択するために用いられる。
エリアカウンタコントロール回路 122は、各エリアカウンタ 123— 126のカウントの開 始又は終了を制御する。 エリア Aカウンタ 123はエリア A区間で、エリア Bカウンタ 124はエリア B区間で、エリ ァ Cカウンタ 125はエリア C区間で、エリア Dカウンタ 126はエリア D区間で、それぞれ クロックイネ一ブル信号を発生させるための基準カウンタである。
[0023] クロックィネーブル生成回路 127は、エリアカウンタ 123— 126からのクロックイネ一 ブル信号に対し、クロックを間引くためのィネーブル信号の生成を行レ、、これをマスク 信号としてマスク回路 14に出力する。
クロックィネーブル生成回路 127で生成されたマスク信号とクロックセレクト回路 121 で選択された信号とがマスク回路 14によりかけ合わされて内部システムクロックが生 成される。
産業上の利用可能性
[0024] 以上説明したように、本発明では、内部システムクロックの周波数を基準サンプリン グレート（f )の 256— 1024倍の範囲で任意の周波数となるように選択することができ s
る。
したがって、ディジタル入力データに応じて、 DA変換用の内部システムクロックを 自由に選択することができるため、使用上の制約を大幅に緩和することができる。 また、外部システムクロックの間引くタイミングを、 LRクロックの 1周期内で均等に割 り振ることにより、歪み率の低下を抑えることができる。
なお、本発明は、広く DAコンバータ用のタイミングクロック生成回路として用いるこ とができ、これらの DAコンバータを内蔵した携帯電話機や DVD_M、 DVD— Aはも とより、ホームシアターシステム、 AVアンプ等にも広く利用することができる。
図面の簡単な説明
[0025] [図 1]本発明の一実施の形態に係るシステムクロック生成回路の構成を示す図。
[図 2]図 1に使用される各種信号のタイミングチャート。
[図 3]図 2を拡大して示したタイミングチャート。
[図 4]図 1に示すタイミング生成回路の詳細構成を示す回路図。
[図 5] Δ∑変調方式を用いた DAコンバータの構成を示す図。
[図 6] Δ∑変調方式を用いた ADコンバータの回路構成を示す図。
[図 7]図 6に使用される各種波形のタイミングチャート。 符号の説明
10 カウンタ回路
12 タイミング生成回路
14 マスク回路

Claims

請求の範囲
[1] Δ∑変調方式により得られた 1ビットディジタル入力データを内部システムクロックに 同期してアナログ出力データに復調して出力する DAコンバータに用いるシステムク ロック生成回路であって、
所定の繰り返し周波数を持つ外部システムクロックと LRクロック（LRCLK)とを入力 し、前記 LRクロックの 1周期中に含まれる前記外部システムクロックのクロック数を力 ゥントするカウンタ回路と、
前記カウンタ回路でカウンタされたカウント値に応じて前記外部システムクロックを 所定の間引きタイミングで間引くマスク信号を生成するタイミング生成回路と、 前記外部システムクロックを前記マスク信号でマスクし、マスクされた部分のクロック を間引いて前記内部システムクロックを生成するマスク回路とを具備したことを特徴と するシステムクロック生成回路。
[2] 請求項 1に記載のシステムクロック生成回路にぉレ、て、
前記外部システムクロックの繰り返し周波数に応じて前記間引きタイミングを変更及 び/又は分周された外部システムクロックを前記外部システムクロックとして用いるこ とを特徴とするシステムクロック生成回路。
[3] 請求項 1に記載のシステムクロック生成回路にぉレ、て、
前記 LRクロックの 1周期を均等に分割し、それぞれの分割領域毎に前記カウント値 を分配して割付け、割付けに応じて前記マスク信号を生成することを特徴とするシス テムクロック生成回路。
[4] 請求項 1に記載のシステムクロック生成回路にぉレ、て、
前記外部システムクロックの繰り返し周波数が基準サンプリングレート（f )の 256乃
S
至 1024倍範囲で任意に選択されることを特徴とするシステムクロック生成回路。
[5] 請求項 1に記載のシステムクロック生成回路にぉレ、て、
前記間弓 [きタイミングは間弓 1かれるクロック数に応じて、
0乃至 15クロックのときには 16クロック毎に、
16乃至 31クロックのときには 8クロック毎に、
32乃至 63クロックのときには 4クロック毎に、 64乃至 127クロックのときには 2クロック毎に、
128乃至 255クロックのときには 1クロック毎に、
設定されることを特徴とするシステムクロック生成回路。
[6] 請求項 1乃至 5のいずれか 1項に記載したシステムクロック生成回路を内蔵した DA コンノ ータ。
[7] 請求項 7に記載した DAコンバータを内蔵した携帯電話機。
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