WO2005104536A1 - 固体撮像装置 - Google Patents

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Seiichiro Mizuno
Haruhiro Funakoshi
Tetsuya Taka
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Hamamatsu Photonics KK
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device.
  • a solid-state imaging device As a solid-state imaging device, there is known a solid-state imaging device that logarithmically compresses a current signal generated by a photodiode in accordance with the amount of incident light and outputs it as a voltage signal (see, for example, Patent Document 1 and Patent Document 2). .
  • This solid-state imaging device has an advantage that a dynamic range for detecting the amount of incident light is large.
  • Patent document 1 JP-A-11 155105
  • Patent Document 2 JP-A-5-219443
  • the solid-state imaging device employing the above-described logarithmic compression method has a problem that the logarithmic compression characteristic (that is, the incident light amount detection characteristic) greatly changes depending on the temperature. I have.
  • the present invention has been made to solve the above problems, and has as its object to provide a solid-state imaging device having a large dynamic range for detecting the amount of incident light and having small temperature dependency.
  • the solid-state imaging device includes: (1) N photodiodes PD to PD that generate an amount of electric charge according to the amount of incident light; and (2) each photodiode PD is connected via a switch SW.
  • N is an integer of 2 or more
  • n is any integer of 1 or more and N or less.
  • each period ⁇ the switch SW is closed in each of the first accumulation period and the second accumulation period, and the other switch SW (m ⁇ n) remains open.
  • Each photodiode PD is connected to the integration circuit by closing the corresponding switch SW in each of the first accumulation period and the second accumulation period in the corresponding period T.
  • the switch SW In the first accumulation period, if the switch SW is closed, the light incident on the photodiode PD for a relatively long time after the time when the switch SW was last opened in the period T of the previous cycle is not affected.
  • the electric charge generated by the photodiode PD and accumulated in the junction capacitance is input to the integration circuit via the switch SW and accumulated in the capacitance, and the first voltage corresponding to the amount of the accumulated electric charge is generated. Integral circuit power is output.
  • the comparing circuit compares the magnitude of the first voltage output from the integrating circuit with the reference voltage, and outputs a comparison signal representing the result of the comparison. Then, based on the comparison signal, the holding circuit holds the first voltage if the first voltage is smaller than the reference voltage, and otherwise holds the second voltage.
  • the held voltage (the first voltage or the second voltage) is output from the holding circuit.
  • the comparison signal output from the comparison circuit indicates the magnitude relationship between the first voltage and the reference voltage (that is, the level of the amount of light incident on the photodiode PD). Further, since the amount of charge stored in the second storage period is smaller than the amount of charge stored in the first storage period, the second voltage is smaller than the first voltage.
  • the amount of light incident on the photodiode PD when the amount of light incident on the photodiode PD is relatively small, the amount of light incident on the photodiode PD can be detected based on the first voltage output from the holding circuit. On the other hand, when the amount of light incident on the photodiode PD is relatively large, the amount of light incident on the photodiode PD can be detected based on the second voltage that also outputs the holding circuit power.
  • this solid-state imaging device can increase the dynamic range of incident light amount detection for each pixel.
  • the charge generated by the photodiode PD is accumulated in the capacitor of the integration circuit, and a voltage corresponding to the amount of the accumulated charge is also output as the integration circuit power, the temperature dependency of the incident light amount detection is small.
  • the capacitance value of the capacitance portion of the integration circuit is variable, and the capacitance value of the capacitance portion in the second accumulation period is larger than the capacitance value of the capacitance portion in the first accumulation period. Is preferred. In this case, the dynamic range of light detection can be further increased.
  • the solid-state imaging device is provided between the integration circuit and the holding circuit, receives the voltage output from the integration circuit, and inputs the voltage at the start and end of the second accumulation period. It is preferable to further include a CDS circuit that outputs a voltage corresponding to the voltage difference to the holding circuit. Further, it is preferable to further include an AZD conversion circuit that inputs a voltage output from the holding circuit card, converts the input voltage into a digital value, and outputs the digital value. Further, the digital value output from the AZD conversion circuit is input, and the comparison signal output from the comparison circuit is input, and the bit of the digital value is shifted based on the comparison signal. It is preferable to further include a bit shift circuit that outputs the shifted digital value.
  • the solid-state imaging device has a large dynamic range for detecting the amount of incident light and has low temperature dependence.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a circuit diagram of an integration circuit 10, a CDS circuit 20, a holding circuit 30, and a comparison circuit 40 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 3 is a timing chart illustrating opening / closing timing of each switch SW of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 4 is a timing chart illustrating an operation in a period T of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 5 is a timing chart illustrating an operation in a period T of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 shown in this figure includes N photodiodes PD to PD, and N switches SW to SW.
  • N is an integer of 2 or more.
  • n used below is any integer of 1 or more and N or less.
  • Each photodiode PD has an anode terminal grounded and a force source terminal connected to a switch SW. It is connected to the integrating circuit 10 through the circuit. An input terminal of the integration circuit 10 is connected to one end of each of the N switches to the SW by a common wiring.
  • the input charge is stored in the capacitor unit, and a voltage V corresponding to the amount of the stored charge is output.
  • a CDS (Correlated Double Sampling) circuit 20 receives the voltage V output from the integrator 10 and inputs the voltage V at the first time and the second time.
  • the holding circuit 30 outputs voltage V output from the CDS circuit 20.
  • the comparison circuit 40 receives the voltage V output from the integration circuit 10 and receives the input voltage V
  • the input voltage at a predetermined time to the holding circuit 30 based on the comparison signal S is
  • the AZD conversion circuit 50 receives the voltage V output from the holding circuit 30 and
  • the voltage is converted to a digital value and this digital value D is output.
  • the bit shift circuit 60
  • the comparison signal S output from the controller is input and the bit of the digital value is
  • FIG. 2 is a circuit diagram of the integration circuit 10, the CDS circuit 20, the holding circuit 30, and the comparison circuit 40 of the solid-state imaging device 1 according to the present embodiment.
  • the integrating circuit 10 includes an amplifier A, a capacitor C, a capacitor C, a switch SW, and a switch SW.
  • the reference potential V is input to the non-inverting input terminal of the amplifier A.
  • the inverting input terminal of amplifier A is connected to photodiode PD via switch SW.
  • a switch SW and a capacitor are connected between the inverting input terminal and output terminal of amplifier A.
  • Capacitor C, capacitor C and switch SW constitute a variable capacitance part.
  • the variable capacitance section has capacitance values C and C as shown in the following equation (1).
  • One of the capacitance values is selectively set. That is, the switch SW is open
  • the capacitance value C of the variable capacitance section is equal to the capacitance value of the capacitor C. Also, switch S
  • the integration circuit 10 outputs the signal from the photodiode PD when the switch SW is open.
  • the charge stored in 10 11 10 c is discharged, and the output voltage is initialized.
  • the CDS circuit 20 includes an amplifier A, a capacitor C, and a switch SW.
  • Amplifier A is an amplifier A, a capacitor C, and a switch SW.
  • Input terminal is connected to the output terminal of amplifier A of integrating circuit 10 via capacitor C.
  • the holding circuit 30 includes an amplifier A, a capacitor C, and a switch SW.
  • This holding circuit 30 is connected to the ground potential via the capacitor C. This holding circuit 30
  • the comparison circuit 40 includes a comparator 41 and a D flip-flop 42.
  • the comparator 41 inputs the voltage V output from the integration circuit 10 and also inputs the reference voltage V.
  • Output level is high when voltage V is greater than reference voltage V, otherwise
  • the Clr signal input to the CLR input terminal is at a high level
  • the output level of the D flip-flop 42 from the Q output terminal is at a low level.
  • the D flip-flop 42 inputs the output voltage from the comparator 41 to the clock input terminal, and when this voltage also changes to a high level, the signal level previously input to the D input terminal is changed to the low level.
  • output from the Q output terminal A high-level signal is input to the D input terminal.
  • the signal output from the Q output terminal of the D flip-flop 42 becomes the comparison signal S.
  • the intensity of light incident on each of the N photodiodes PD to PD is generally
  • FIG. 3 is a timing chart illustrating opening / closing timing of each switch SW of the solid-state imaging device 1 according to the present embodiment. As shown in this figure, the operation of the solid-state imaging device 1 is sequentially repeated with N periods T to T as one cycle. Each period ⁇
  • the switch SW is closed for two partial periods (ie, the first accumulation period and the second accumulation period), and the other switch SW (m ⁇ n) remains open.
  • Each photodiode PD is connected to the integration circuit 10 by closing the corresponding switch SW in each of the first accumulation period and the second accumulation period in the corresponding period T.
  • Each period T is a fixed time, and the switching timing of the switch SW in each period T is constant.
  • FIGS. 4 and 5 are timing charts illustrating the operation of the solid-state imaging device 1 according to the present embodiment in the period T.
  • FIG. 4 illustrates the operation of each of the integration circuit 10, CDS circuit 20, holding circuit 30, and comparison circuit 40 when the amount of light incident on the photodiode PD is relatively small.
  • FIG. 5 illustrates the operation of each of the integration circuit 10, CDS circuit 20, holding circuit 30, and comparison circuit 40 when the amount of light incident on the photodiode PD is relatively large.
  • the switch SW 10 is open during the period from time t to time t.
  • the Clr signal goes high during the period from time t to time t.
  • the switch SW of the CDS circuit 20 has a period from time t to time t and a time t
  • the switch SW provided corresponding to the photodiode PD is turned on in the n n 3 4 period from time t to time t, and after a predetermined time in the period from time t to time t.
  • variable capacitance of the integrating circuit 10 In the period from the time t to the time t (first accumulation period), the variable capacitance of the integrating circuit 10
  • the capacitance value of the section is C (formula (la) above). If the switch SW is closed in the first accumulation period, the light is incident on the photodiode PD for a relatively long time after the last time the switch SW was opened in the period T of the previous cycle. The charge generated in the diode PD and stored in the junction capacitance is input to the integration circuit 10 via the switch SW and stored in the capacitor C, and the charge corresponding to the amount of the stored charge is calculated.
  • the first voltage is output from the integration circuit 10. Also, the voltage V output from the CDS circuit 20
  • the charge generated in the photodiode PD due to light incident on the photodiode PD for a relatively short period after the time t when the switch SW was last opened in the period T of the current cycle is:
  • the signal is input to the integration circuit 10 via the switch SW and stored in the capacitors C nn 10 and C, and the second voltage corresponding to the amount of the stored charges is integrated.
  • the voltage output from the integrating circuit 10 after the time t at which 202 2 opens is the fluctuation.
  • FIG. 4 shows the operation when the amount of light incident on the photodiode PD is relatively small.
  • the voltage V output from the integrating circuit 10 is smaller than the reference voltage V during a period of n3117 from the time t at which the switch SW closes to the time t at which the switch SW closes.
  • the output level of the comparator 41 of the comparison circuit 40 remains at the low level, and the comparison signal S output from the Q output terminal of the D flip-flop 42 remains at the low level.
  • the switch SW of the holding circuit 30 is closed at time t.
  • the holding circuit 30 holds the voltage, and thereafter, a voltage V corresponding to the held voltage is held by the holding circuit 3.
  • the time tt is based on a control signal output from a control circuit (not shown).
  • FIG. 5 shows the operation when the amount of light incident on the photodiode PD is relatively large.
  • the voltage V output from the integrating circuit 10 is higher than the reference voltage V during a period n3117 from the time t when the switch SW is closed to the time t when the switch SW is closed. Therefore,
  • the output level of the comparator 41 of the comparison circuit 40 changes from low level to high level, and the comparison signal S and the low level output from the Q output terminal of the D flip-flop 42 are both high level.
  • the voltage V output from the path 20 is held by the holding circuit 30, and thereafter, the held
  • Time t is a control circuit (not shown). It is determined based on a control signal output from the road.
  • the comparison signal S output from the comparison circuit 40 after time t is
  • the fact that the comparison signal S is at one level means that the variable capacitance section of the integration circuit 10 has a capacity.
  • the first voltage V output from the integration circuit 10 at the end of the storage period Is smaller than the reference voltage V, that is, the amount of light incident on the photodiode PD sat n
  • the high level of the comparison signal S indicates that the first voltage V output from the integration circuit 10 is high.
  • variable capacitance section of integration circuit 10 is set to capacitance value sat 2
  • the second voltage V output from the integration circuit 10 at the end of the accumulation period is smaller than the reference voltage V ref In other words, this indicates that the amount of light incident on the photodiode PD is relatively large.
  • This ratio can be set to, for example, 64: 1 by setting the switch to off and appropriately setting the opening / closing timing of the switch sw.
  • the digital value output from the AZD conversion circuit 50 is shifted by the required number of bits by the bit shift circuit 60.
  • the number of bits shifted at this time depends on the light receiving sensitivity ratio expressed by the above equation (3).
  • the solid-state imaging device 1 can increase the dynamic range of incident light amount detection for each pixel.
  • the charge generated by the photodiode PD is stored in the capacitor of the integration circuit 10 and a voltage corresponding to the amount of the stored charge is output from the integration circuit 10, the temperature dependency of the detection of the incident light amount is small.
  • the comparison circuit 40 is based on the voltage V output from the integration circuit 10 in the above embodiment.
  • the voltage V output from the CDS circuit 20 may be compared with the reference voltage V sat 20 sat.
  • the plurality of photodiodes may be arranged one-dimensionally or two-dimensionally. When a plurality of photodiodes are arranged two-dimensionally, an integrating circuit 10 or the like may be provided for each row of the arrangement. Also, as can be seen from the above equation (3), the dynamic range of photodetection can also be increased in this case in which the capacitance values of the capacitance sections of the integration circuit 10 can be equal to each other in the first accumulation period and the second accumulation period. Can be larger.
  • the present invention relates to a solid-state imaging device.

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Abstract

　入射光量検出のダイナミックレンジが大きく温度依存性が小さい固体撮像装置を提供する。積分回路１０は、入力した電荷を蓄積する容量部を有し、順次に繰り返されるＮ個の期間Ｔ１～ＴＮのうちの各期間Ｔｎにおいて、フォトダイオードＰＤｎで発生した電荷を第１蓄積期間に亘り入力して容量部に蓄積し当該蓄積電荷量に応じた第１電圧を出力するとともに、フォトダイオードＰＤｎで発生した電荷を第１蓄積期間より後の第２蓄積期間に亘り入力して前記容量部に蓄積し当該蓄積電荷量に応じた第２電圧を出力する。保持回路３０は、積分回路１０から出力される第１電圧または第２電圧を保持して、この保持した電圧を出力する。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、固体撮像装置に関するものである。
背景技術
[0002] 固体撮像装置として、入射光量に応じてフォトダイオードで発生した電流信号を対 数圧縮して電圧信号として出力するものが知られている（例えば特許文献 1および特 許文献 2を参照)。この固体撮像装置は、入射光量検出のダイナミックレンジが大き いという利点を有している。
特許文献 1 :特開平 11 155105号公報
特許文献 2：特開平 5— 219443号公報
発明の開示
発明が解決しょうとする課題
[0003] し力しながら、上記のような対数圧縮方式を採用した固体撮像装置は、温度に依存 して対数圧縮特性 (すなわち、入射光量検出特性)が大きく変化するという問題点を 有している。
[0004] 本発明は、上記問題点を解消する為になされたものであり、入射光量検出のダイナ ミックレンジが大きぐ温度依存性が小さい固体撮像装置を提供することを目的とする 課題を解決するための手段
[0005] 本発明に係る固体撮像装置は、 (1)入射光量に応じた量の電荷を発生する N個の フォトダイオード PD〜PDと、 (2)各フォトダイオード PDとスィッチ SWを介して接
1 N n n
続され、入力した電荷を蓄積する容量部を有し、順次に繰り返される N個の期間 T 〜Tのうちの各期間 Τにおいて、フォトダイオード PDで発生した電荷を第 1蓄積期
Ν η η
間に亘りスィッチ swを介して入力して容量部に蓄積し当該蓄積電荷量に応じた第 1電圧を出力するとともに、フォトダイオード PDで発生した電荷を第 1蓄積期間より 後の第 2蓄積期間に亘りスィッチ SWを介して入力して容量部に蓄積し当該蓄積電 荷量に応じた第 2電圧を出力する積分回路と、（3)各フォトダイオード PDnにっ 、て、 積分回路から出力される第 1電圧または第 2電圧を保持して、この保持した電圧を出 力する保持回路と、（4)各フォトダイオード PDについて、積分回路から出力される第 1電圧を入力し、第 1電圧と基準電圧とを大小比較して、この比較結果を表す比較信 号を出力し、この比較信号に基づいて、第 1電圧が基準電圧より小さければ保持回 路に対して第 1電圧を保持するよう指示し、そうでなければ保持回路に対して第 2電 圧を保持するよう指示する比較回路と、を備えることを特徴とする。ただし、 Nは 2以上 の整数であり、 nは 1以上 N以下の任意の整数である。
[0006] この固体撮像装置の動作は、 N個の期間 T〜Tを 1サイクルとして、このサイクル
1 Ν
が順次に繰り返される。各期間 Τにおいて、スィッチ SWは第 1蓄積期間および第 2 蓄積期間それぞれに閉じ、他のスィッチ SW (m≠n)は開いたままである。各フォト ダイオード PDは、対応する期間 T内の第 1蓄積期間および第 2蓄積期間それぞれ において、対応するスィッチ SWが閉じることにより、積分回路と接続される。
[0007] 第 1蓄積期間において、スィッチ SWが閉じていると、前サイクルの期間 Tにおい て最後にスィッチ SWが開いた時刻より以降に比較的長期間に亘つてフォトダイォー ド PDへの光入射に伴ってフォトダイオード PDで発生し接合容量部に蓄積されてい た電荷は、スィッチ SWを経て積分回路に入力して容量部に蓄積され、この蓄積さ れた電荷の量に応じた第 1電圧が積分回路力 出力される。
[0008] 第 2蓄積期間において、スィッチ SWが閉じていると、現サイクルの期間 Tにおい て最後にスィッチ SWが開いた時刻より以降に比較的短期間に亘つてフォトダイォー ド PDへの光入射に伴ってフォトダイオード PDで発生した電荷は、スィッチ SWを 介して積分回路に入力して容量部に蓄積され、この蓄積された電荷の量に応じた第 2電圧が積分回路力 出力される。
[0009] 各フォトダイオード PDについて、比較回路により、積分回路力 出力される第 1電 圧が基準電圧と大小比較されて、この比較結果を表す比較信号が出力される。そし て、この比較信号に基づいて、保持回路により、第 1電圧が基準電圧より小さければ 第 1電圧が保持され、そうでなければ第 2電圧が保持される。保持回路からは、この 保持された電圧 (第 1電圧または第 2電圧)が出力される。 [0010] ここで、比較回路から出力される比較信号は、第 1電圧と基準電圧との大小関係（ すなわち、フォトダイオード PDへの入射光量のレベル）を表すものである。また、第 1 蓄積期間における蓄積電荷量より第 2蓄積期間における蓄積電荷量が少ないので、 第 1電圧より第 2電圧が小さい。したがって、フォトダイオード PDへの入射光量が比 較的少ない場合には、保持回路から出力される第 1電圧に基づいて、フォトダイォー ド PDへの入射光量を検知することができる。一方、フォトダイオード PDへの入射光 量が比較的多い場合には、保持回路力も出力される第 2電圧に基づいて、フォトダイ オード PDへの入射光量を検知することができる。
[0011] したがって、この固体撮像装置は、画素毎に入射光量検出のダイナミックレンジを 大きくすることができる。また、フォトダイオード PDで発生した電荷を積分回路の容 量部に蓄積して、その蓄積した電荷の量に応じた電圧を積分回路力も出力するので 、入射光量検出の温度依存性が小さい。
[0012] 本発明に係る固体撮像装置は、積分回路の容量部の容量値が可変であり、第 1蓄 積期間における容量部の容量値より第 2蓄積期間における容量部の容量値が大きい のが好適である。この場合には、光検出のダイナミックレンジを更に大きくすることが できる。
[0013] 本発明に係る固体撮像装置は、積分回路と保持回路との間に設けられ、積分回路 から出力される電圧を入力し、第 2蓄積期間の開始および終了それぞれの際に入力 する該電圧の差に応じた電圧を保持回路へ出力する CDS回路を更に備えるのが好 適である。また、保持回路カゝら出力される電圧を入力し、この入力した電圧をデジタ ル値に変換して、このデジタル値を出力する AZD変換回路を更に備えるのが好適 である。さらに、 AZD変換回路から出力されるデジタル値を入力するとともに、比較 回路から出力される比較信号を入力して、該比較信号に基づ ヽて該デジタル値のビ ットをシフトさせ、このビットシフトしたデジタル値を出力するビットシフト回路を更に備 えるのが好適である。
発明の効果
[0014] 本発明に係る固体撮像装置は、入射光量検出のダイナミックレンジが大きぐ温度 依存性が小さい。 図面の簡単な説明
[0015] [図 1]図 1は本実施形態に係る固体撮像装置 1の概略構成図である。
[図 2]図 2は本実施形態に係る固体撮像装置 1の積分回路 10、 CDS回路 20、保持 回路 30および比較回路 40の回路図である。
[図 3]図 3は本実施形態に係る固体撮像装置 1の各スィッチ SWの開閉タイミングを 説明するタイミングチャートである。
[図 4]図 4は本実施形態に係る固体撮像装置 1の期間 Tにおける動作を説明するタ イミングチャートである。
[図 5]図 5は本実施形態に係る固体撮像装置 1の期間 Tにおける動作を説明するタ イミングチャートである。
符号の説明
[0016] 1 固体撮像装置
10 積分回路
20 CDS回路
30 保持回路
40 比較回路
50 AZD変換回路
60 ビットシフト回路
発明を実施するための最良の形態
[0017] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。
[0018] 図 1は、本実施形態に係る固体撮像装置 1の概略構成図である。この図に示される 固体撮像装置 1は、 N個のフォトダイオード PD〜PD 、 N個のスィッチ SW〜SW
I N I N
、積分回路 10、 CDS回路 20、保持回路 30、比較回路 40、 A/D変換回路 50およ びビットシフト回路 60を備える。ここで、 Nは 2以上の整数である。また、以下で用いる nは 1以上 N以下の任意の整数である。
[0019] 各フォトダイオード PDは、アノード端子が接地され、力ソード端子がスィッチ SWを 介して積分回路 10に接続されている。積分回路 10の入力端は、 N個のスィッチ 〜SWそれぞれの一端と共通の配線により接続されている。積分回路 10は、容量部
N
(C , C , SW ：図 2参照）を有していて、フォトダイオード PDで発生した電荷を入
10 11 11 n
力し、この入力した電荷を容量部に蓄積して、この蓄積した電荷の量に応じた電圧 V を出力する。
10
[0020] CDS (Correlated Double Sampling,相関二重サンプリング）回路 20は、積分回路 1 0から出力される電圧 V を入力し、第 1時刻および第 2時刻それぞれの入力電圧の
10
差に応じた電圧 V を出力する。保持回路 30は、 CDS回路 20から出力される電圧 V
20
を入力して、所定時刻における入力電圧を保持し、その保持した電圧 V を出力す
20 30 る。比較回路 40は、積分回路 10から出力される電圧 V を入力し、この入力電圧 V
10 10 と基準電圧とを大小比較して、この比較結果を表す比較信号 S を出力するとともに
40
、この比較信号 S に基づいて保持回路 30に対して所定時刻における入力電圧を
40
保持するよう指示する。
[0021] AZD変換回路 50は、保持回路 30から出力される電圧 V を入力し、この入力した
30
電圧をデジタル値に変換して、このデジタル値 D を出力する。ビットシフト回路 60は
50
、 AZD変換回路 50から出力されるデジタル値 D を入力するとともに、比較回路 40
50
から出力される比較信号 S を入力して、該比較信号に基づいて該デジタル値のビッ
40
トをシフトさせ、このビットシフトしたデジタル値 D を出力する。
60
[0022] 図 2は、本実施形態に係る固体撮像装置 1の積分回路 10、 CDS回路 20、保持回 路 30および比較回路 40の回路図である。
[0023] 積分回路 10は、アンプ A 、キャパシタ C 、キャパシタ C 、スィッチ SW およびス
10 10 11 10 イッチ SW を有する。アンプ A の非反転入力端子は、基準電位 V が入力する。ァ
11 10 ref
ンプ A の反転入力端子は、スィッチ SWを介してフォトダイオード PDに接続されて
10 n n いる。アンプ A の反転入力端子と出力端子との間には、スィッチ SW 、キャパシタ
10 10
C 、ならびに、互いに直列接続されたスィッチ SW およびキャパシタ C 力 互いに
10 11 11 並列的に設けられている。
[0024] キャパシタ C ,キャパシタ C およびスィッチ SW は、容量値が可変の容量部を構
10 11 11
成している。この可変容量部は、下記 (1)式に表されるように、容量値 Cおよび Cのう ちの何れかの容量値に選択的に設定される。すなわち、スィッチ SW が開いている
11
ときの可変容量部の容量値 Cは、キャパシタ C の容量値と等しい。また、スィッチ S
1 10
W が閉じているときの可変容量部の容量値 Cは、キャパシタ C およびキャパシタ C
11 2 10
それぞれの容量値の和と等し 、。
11
[数 1]
C, = C1() — (l a)
C2 = C10 + Cn …（ ） [0025] 積分回路 10は、スィッチ SW が開いているときに、フォトダイオード PDから出力さ
10 n れる電荷を可変容量部に蓄積して、この蓄積した電荷の量に応じた電圧 V を出力
10 する。また、積分回路 10は、スィッチ SW , SW が閉じることにより、キャパシタ C ,
10 11 10 c に蓄積されていた電荷が放電され、出力電圧が初期化される。
11
[0026] CDS回路 20は、アンプ A 、キャパシタ C およびスィッチ SW を有する。アンプ A
20 20 20
の入力端子は、キャパシタ C を介して積分回路 10のアンプ A の出力端子と接続
20 20 10
され、スィッチ SW を介して接地電位と接続されている。この CDS回路 20は、スイツ
20
チ SW が閉状態から開状態に転じた第 1時刻に積分回路 10から出力された電圧 V
20 1 と、スィッチ SW が開状態に維持されたまま第 1時刻より後の第 2時刻に積分回路 1
0 20
0から出力された電圧 V と、の差に応じた電圧 V を出力する。
10 20
[0027] 保持回路 30は、アンプ A 、キャパシタ C およびスィッチ SW を有する。アンプ A
30 30 30 3 の入力端子は、スィッチ SW を介して CDS回路 20のアンプ A の出力端子と接続
0 30 20
され、キャパシタ C を介して接地電位と接続されている。この保持回路 30は、スイツ
30
チ SW が閉状態から開状態に転じた時刻に CDS回路 20から出力された電圧 V を
30 20 以降も保持し、その保持した電圧に応じた電圧 V を出力する。スィッチ SW の開閉
30 30 は、比較信号 40から出力される比較信号 S に基づいて制御される。
40
[0028] 比較回路 40は、コンパレータ 41および Dフリップフロップ 42を有する。コンパレータ 41は、積分回路 10から出力される電圧 V を入力するとともに、基準電圧 V をも入
10 sat 力して、これら電圧 V と基準電圧 V とを大小比較する。そして、コンパレータ 41の
10 sat
出力レベルは、電圧 V が基準電圧 V より大きいときにハイレベルとなり、そうでない
10 sat ときにはローレベルとなる。 Dフリップフロップ 42は、 CLR入力端子に入力する Clr信 号がハイレベルであるときに、 Q出力端子からの出力レベルがローレベルとなる。 Dフ リップフロップ 42は、コンパレータ 41からの出力電圧をクロック入力端子に入力し、こ の電圧がローレべルカもハイレベルに転じると、それまで D入力端子に入力していた 信号レベルを、それ以降において Q出力端子から出力する。 D入力端子にはハイレ ベルの信号が入力されている。この Dフリップフロップ 42の Q出力端子から出力され る信号が比較信号 S となる。
40
[0029] 次に、本実施形態に係る固体撮像装置 1の動作について図 3〜図 5を用いて説明 する。 N個のフォトダイオード PD〜PDそれぞれに入射する光の強度は、一般には
1 N
一様ではなぐ位置 (n)によって異なる。以下では、フォトダイオード PDへの入射光 量が比較的少な!/、場合および比較的多!、場合それぞれにつ!、て説明する。また、 以下の動作は、図示しない制御回路から出力される制御信号に基づいて為される。
[0030] 図 3は、本実施形態に係る固体撮像装置 1の各スィッチ SWの開閉タイミングを説 明するタイミングチャートである。この図に示されるように、固体撮像装置 1の動作は、 N個の期間 T〜Tを 1サイクルとして、このサイクルが順次に繰り返される。各期間 Τ
1 Ν
において、スィッチ SWは 2つの部分期間 (すなわち、第 1蓄積期間および第 2蓄積 期間）に閉じ、他のスィッチ SW (m≠n)は開いたままである。各フォトダイオード PD は、対応する期間 T内の第 1蓄積期間および第 2蓄積期間それぞれにおいて、対 応するスィッチ SWが閉じることにより、積分回路 10と接続される。各期間 Tは一定 時間であり、また、各期間 Tにおけるスィッチ SWの開閉タイミングは一定である。
[0031] 図 4および図 5それぞれは、本実施形態に係る固体撮像装置 1の期間 Tにおける 動作を説明するタイミングチャートである。図 4は、フォトダイオード PDへの入射光量 が比較的少ない場合の積分回路 10, CDS回路 20,保持回路 30および比較回路 4 0それぞれの動作を説明するものである。また、図 5は、フォトダイオード PDへの入 射光量が比較的多い場合の積分回路 10, CDS回路 20,保持回路 30および比較回 路 40それぞれの動作を説明するものである。
[0032] 各図には、上力も順に、積分回路 10のスィッチ SW およびスィッチ SW それぞれ
10 11 の開閉動作、比較回路 40の Dフリップフロップ 42の CLR入力端子に入力する Clr信 号のレベル、 CDS回路 20のスィッチ SW の開閉動作、フォトダイオード PDに対応
20 n して設けられたスィッチ SWの開閉動作、積分回路 10から出力される電圧 V 、 CD n 10
S回路 20から出力される電圧 V 、比較信号 40から出力される比較信号 S 、保持回
20 40 路 30のスィッチ SW の開閉動作、ならびに、保持回路 30から出力される電圧 V 、
30 30 が示されている。
[0033] 図 4および図 5に示される何れの場合においても、積分回路 10のスィッチ SW は、
10 時刻 tから時刻 tまでの期間、および、時刻 tから時刻 tまでの期間、それぞれにお
0 1 7 8
いて閉じて、これにより、積分回路 10からの出力電圧 V は初期化される。積分回路
10
10のスィッチ SW は、時刻 tから時刻 tまでの期間において開いていて、時刻 t以
11 0 7 7 降の期間において閉じている。 Clr信号は、時刻 tから時刻 tまでの期間内にハイレ
0 1
ベルとなり、これにより、比較回路 40から出力される比較信号 S はローレベルとなる
40
[0034] CDS回路 20のスィッチ SW は、時刻 tから時刻 tまでの期間、および、時刻 t力
20 0 2 7 ら時刻 tまでの期間、それぞれにおいて閉じて、これにより、 CDS回路 20は、スイツ
9
チ SW が開いた時刻より以降の入力電圧 V の変動分を電圧 V として出力する。
20 10 20
フォトダイオード PDに対応して設けられたスィッチ SWは、時刻 tから時刻 tまでの n n 3 4 期間、および、時刻 tから時刻 tまでの期間中の所定時刻以降、それぞれにおいて
7 8
閉じる。
[0035] 時刻 tから時刻 tまでの期間（第 1蓄積期間）においては、積分回路 10の可変容量
3 4
部の容量値は C (上記 (la)式）となっている。この第 1蓄積期間において、スィッチ S Wが閉じていると、前サイクルの期間 Tにおいて最後にスィッチ SWが開いた時刻 より以降に比較的長期間に亘つてフォトダイオード PDへの光入射に伴ってフォトダ ィオード PDで発生し接合容量部に蓄積されていた電荷は、スィッチ SWを経て積 分回路 10に入力してキャパシタ C に蓄積され、この蓄積された電荷の量に応じた
10
第 1電圧が積分回路 10から出力される。また、 CDS回路 20から出力される電圧 V
20 は、スィッチ SW が開く時刻 t以降において積分回路 10から出力される電圧の変動
20 2
分となる。
[0036] 時刻 t以降の期間 (第 2蓄積期間）においては、積分回路 10の可変容量部の容量 値は C (上記 (lb)式）となっている。この第 2蓄積期間において、スィッチ SWが閉じ
2 n ていると、現サイクルの期間 Tにおいて最後にスィッチ SWが開いた時刻 tより以降 に比較的短期間に亘つてフォトダイオード PDへの光入射に伴ってフォトダイオード PDで発生した電荷は、スィッチ SWを介して積分回路 10に入力してキャパシタ C n n 10 およびキャパシタ C に蓄積され、この蓄積された電荷の量に応じた第 2電圧が積分
11
回路 10から出力される。また、 CDS回路 20から出力される電圧 V は、スィッチ SW
20 2 が開く時刻 t以降において積分回路 10から出力される電圧の変動分となる。
0 9
[0037] 以上までの動作説明は、図 4および図 5それぞれの場合で共通である。しかし、以 下に説明する動作は、フォトダイオード PDへの入射光量の大きさによって異なる。
[0038] フォトダイオード PDへの入射光量が比較的少ない場合の動作は図 4に示されてい る。この場合、スィッチ SWが閉じる時刻 tから、スィッチ SW が閉じる時刻 tまでの n 3 11 7 期間に、積分回路 10から出力される電圧 V は、基準電圧 V より小さい。したがつ
10 sat
て、比較回路 40のコンパレータ 41の出力レベルはローレベルのままであり、 Dフリツ プフロップ 42の Q出力端子から出力される比較信号 S はローレベルのままである。
40
そして、この比較信号 S に基づいて、保持回路 30のスィッチ SW は時刻 tに閉じ
40 30 5 た後に時刻 tに開き、この時刻 tにおいて CDS回路 20から出力された電圧 V が保
6 6 20 持回路 30により保持され、以降、この保持された電圧に応じた電圧 V が保持回路 3
30
0から出力される。時刻 t tは、図示しない制御回路から出力される制御信号に基づ
5、 6
いて決められる。
[0039] フォトダイオード PDへの入射光量が比較的多い場合の動作は図 5に示されている 。この場合、スィッチ SWが閉じる時刻 tから、スィッチ SW が閉じる時刻 tまでの期 n 3 11 7 間に、積分回路 10から出力される電圧 V は、基準電圧 V より大きい。したがって、
10 sat
比較回路 40のコンパレータ 41の出力レベルはローレベルからハイレベルに転じ、 D フリップフロップ 42の Q出力端子から出力される比較信号 S もローレべルカもハイレ
40
ベルに転じる。そして、この比較信号 S に基づいて、保持回路 30のスィッチ SW は
40 30 時刻 tに閉じた後に第 2蓄積期間中の時刻 t に開き、この時刻 t において CDS回
5 10 10
路 20から出力された電圧 V が保持回路 30により保持され、以降、この保持された
20
電圧に応じた電圧 V が保持回路 30から出力される。時刻 t は、図示しない制御回 路から出力される制御信号に基づいて決められる。
[0040] 以上のように、時刻 t 以降において比較回路 40から出力される比較信号 S は、フ
10 40 オトダイオード PDへの入射光量のレベルを 2段階で表したものとなって!/、る。
[0041] すなわち、比較信号 S 力 一レベルであることは、積分回路 10の可変容量部が容
40
量値 Cに設定されているときに、それまでフォトダイオード PDで発生した電荷が可 変容量部に蓄積されても、その蓄積期間の終了の際に積分回路 10から出力される 第 1電圧 Vが基準電圧 V より小さいこと、つまり、フォトダイオード PDへの入射光量 sat n
が比較的少な ヽことを表して ヽる。
[0042] 比較信号 S 力 Sハイレベルであることは、積分回路 10から出力される第 1電圧 V が
40 10 基準電圧 V 以上となるが、積分回路 10の可変容量部が容量値 Cに設定されてい sat 2
るときに、それまでフォトダイオード PDで発生した電荷が可変容量部に蓄積されても 、その蓄積期間の終了の際に積分回路 10から出力される第 2電圧 Vが基準電圧 V ref より小さいこと、つまり、フォトダイオード PDへの入射光量が比較的多いことを表して いる。
[0043] 時刻 t 以降において比較信号 S 力 一レベルであるときに保持回路 30から出力
10 40
される第 1電圧 V は、前サイクルの期間 Tにおいて最後にスィッチ SWが開いた時
31 n n
刻より以降にフォトダイオード PDへの光入射に伴ってフォトダイオード PDで発生し た電荷の量を Qとすると、下記 (2a)式で表される。また、時刻 t 以降において比較信
1 10
号 S がハイレベルであるときに保持回路 30から出力される第 2電圧 V は、現サイク
40 32 ルの期間 Tにおいてスィッチ SWが開いた時刻 tより以降にフォトダイオード PDへ の光入射に伴ってフォトダイオード PDで発生した電荷の量を Qとすると、下記 (2b) n 2
式で表される。
[数 2]
(2a)
V (2b)
32
[0044] 二のとき、保持回路 30から第 1電圧 V が出力されるときの受光感度をひとし、保持 回路 30から第 2電圧 V が出力されるときの受光感度を |8とすると、両者の比は下記
32
(3)式で表される。ここで、キャパシタ C およびキャパシタ C それぞれの容量値を適
10 11
切に設定するとともに、スィッチ swの開閉タイミングを適切に設定することにより、こ の比を例えば 64: 1とすることができる。
[数 3] α : β = ν,ι : ¥32 H Ci。+ Cii : 1 - (3)
[0045] そして、時刻 t 以降において、保持回路 30から出力された電圧は、 AZD変換回
10
路 50によりデジタル値に変換される。さらに、 AZD変換回路 50から出力されたデジ タル値は、ビットシフト回路 60により必要ビット数だけシフトされる。このときシフトされ るビット数は、上記 (3)式で表される受光感度比に応じたものである。
[0046] したがって、この固体撮像装置 1は、画素毎に入射光量検出のダイナミックレンジを 大きくすることができる。また、フォトダイオード PDで発生した電荷を積分回路 10の キャパシタに蓄積して、その蓄積した電荷の量に応じた電圧を積分回路 10から出力 するので、入射光量検出の温度依存性が小さい。
[0047] 本発明は、上記実施形態に限定されるものではなぐ種々の変形が可能である。例 えば、比較回路 40は、上記実施形態では積分回路 10から出力される電圧 V を基
10 準電圧 V と大小比較したが、 CDS回路 20から出力される電圧 V を基準電圧 V sat 20 sat と大小比較してもよい。複数のフォトダイオードは、 1次元状に配列されていてもよい し、 2次元状に配列されていてもよい。複数のフォトダイオードが 2次元状に配列され る場合、その配列の行毎に積分回路 10等が設けられていてもよい。また、上記 (3)式 から判るように、第 1蓄積期間および第 2蓄積期間それぞれにおいて積分回路 10の 容量部の容量値を互いに等しくしてもよぐこの場合にも光検出のダイナミックレンジ を大きくすることができる。
産業上の利用可能性
[0048] 本発明は、固体撮像装置に関するものである。

Claims

請求の範囲
[1] 固体撮像装置にぉ 、て、 Nを 2以上の整数、 nを 1以上 N以下の任意の整数とし、 入射光量に応じた量の電荷を発生する N個のフォトダイオード PD〜PDと、
1 N 各フォトダイオード PDとスィッチ SWを介して接続され、入力した電荷を蓄積する 容量部を有し、順次に繰り返される N個の期間 T〜Tのうちの各期間 Τにおいて、
1 Ν η フォトダイオード PDで発生した電荷を第 1蓄積期間に亘りスィッチ SWを介して入 力して前記容量部に蓄積し当該蓄積電荷量に応じた第 1電圧を出力するとともに、フ オトダイオード PDで発生した電荷を前記第 1蓄積期間より後の第 2蓄積期間に亘り スィッチ SWを介して入力して前記容量部に蓄積し当該蓄積電荷量に応じた第 2電 圧を出力する積分回路と、
各フォトダイオード PDについて、前記積分回路から出力される前記第 1電圧また は前記第 2電圧を保持して、この保持した電圧を出力する保持回路と、
各フォトダイオード PDについて、前記積分回路から出力される前記第 1電圧を入 力し、前記第 1電圧と基準電圧とを大小比較して、この比較結果を表す比較信号を 出力し、この比較信号に基づいて、前記第 1電圧が前記基準電圧より小さければ前 記保持回路に対して前記第 1電圧を保持するよう指示し、そうでなければ前記保持 回路に対して前記第 2電圧を保持するよう指示する比較回路と、
を備えることを特徴とする固体撮像装置。
[2] 前記積分回路の前記容量部の容量値が可変であり、前記第 1蓄積期間における前 記容量部の容量値より前記第 2蓄積期間における前記容量部の容量値が大きいこと を特徴とする請求項 1記載の固体撮像装置。
[3] 前記積分回路と前記保持回路との間に設けられ、前記積分回路から出力される電 圧を入力し、前記第 2蓄積期間の開始および終了それぞれの際に入力する該電圧 の差に応じた電圧を前記保持回路へ出力する CDS回路を更に備えることを特徴と する請求項 1記載の固体撮像装置。
[4] 前記保持回路カゝら出力される電圧を入力し、この入力した電圧をデジタル値に変 換して、このデジタル値を出力する AZD変換回路を更に備えることを特徴とする請 求項 1記載の固体撮像装置。 前記 AZD変換回路カゝら出力されるデジタル値を入力するとともに、前記比較回路 から出力される比較信号を入力して、該比較信号に基づ ヽて該デジタル値のビットを シフトさせ、このビットシフトしたデジタル値を出力するビットシフト回路を更に備えるこ とを特徴とする請求項 4記載の固体撮像装置。
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