WO2005099304A1 - 音量制御回路、半導体集積回路および音源機器 - Google Patents

音量制御回路、半導体集積回路および音源機器 Download PDF

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circuit
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Naoki Kurihara
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Rohm Co., Ltd
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R29/00—Monitoring arrangements; Testing arrangements
    • H04R29/001—Monitoring arrangements; Testing arrangements for loudspeakers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/002—Control of digital or coded signals

Definitions

  • volume control circuit semiconductor integrated circuit and sound source device
  • the present invention relates to a volume control technique, and more particularly to a volume control circuit that reduces the volume of a signal to be processed as an input signal and outputs the reduced signal, a semiconductor integrated circuit, and a sound source device.
  • Patent Document 1 discloses an automatic volume control device provided with gain control means for avoiding this phenomenon, which is caused by a sudden change in the gain of an amplifier when an analog switch is turned on and off, which causes a decrease in sound quality.
  • Patent Document 1 JP-A-8-139395
  • Patent Document 1 the gain is gradually increased when the level of the received audio signal falls below the standard value, so that the volume can be adjusted without a sense of discomfort in hearing.
  • a similar problem occurs when such a steady volume adjustment alone causes the sound to be completely dropped. In other words, if the sound is interrupted at the same time as the switch-off, a great discomfort may be heard.
  • the present invention has been made in view of such a situation, and an object of the present invention is to provide a sound volume control technique for obtaining a natural audible effect when sound is turned off.
  • a volume control circuit includes: a volume circuit that reduces the volume of a signal to be processed and generates an output signal after an output stop command is issued; A setting circuit for setting the amount of reduction in a single reduction process when reducing the volume of the elephant signal, and a control circuit for increasing the number of reduction processes while reducing the volume of the signal to be processed in the volume circuit. including. According to this configuration, since the number of times of reduction processing gradually increases, the amount of reduction in volume gradually increases, and a mute effect that is natural in terms of audibility can be obtained.
  • the control circuit may include a timer. In this case, the number of times of the reduction process may be increased at a predetermined time interval measured by the timer. Further, a forcible off circuit may be provided for setting the volume to zero when a predetermined end time is reached by a timer.
  • the above-described volume circuit captures a signal to be processed at a predetermined capture sampling frequency, and executes a reduction process by the number of times increased by the control circuit in a shorter time than the cycle of the capture sampling frequency. Then, an output signal may be generated.
  • the processing target signal is fetched at each sampling timing, and the reduction processing is performed on the processing target signal, so that sound skipping can be prevented and the volume can be smoothly reduced.
  • the sound volume control circuit of the present invention the sound volume can be naturally reduced in terms of audibility.
  • FIG. 1 is a diagram showing a configuration of a sound source device according to an embodiment.
  • FIG. 2 is a diagram showing a configuration of a volume control circuit according to an embodiment.
  • FIG. 3 is a flowchart showing an operation of a volume control circuit.
  • FIG. 1 shows an overall configuration of a sound source device 1000 including a volume control circuit 100 according to an embodiment.
  • the sound source device 1000 includes a volume control circuit 100 for controlling the volume of an audio signal, and an output stop instruction generating circuit 200 for generating an audio output stop instruction.
  • the volume control circuit 100 includes a signal generation circuit 12 that outputs an audio signal, a volume circuit 40 that generates an output signal by reducing the volume of a signal to be processed after an output stop command is issued, and a volume circuit 4 that outputs a signal.
  • a setting circuit 50 for setting the amount of reduction in one reduction process and a volume circuit 40 for reducing the volume of the signal to be processed in the volume circuit 40.
  • a control circuit 60 for increasing the number of times.
  • FIG. 2 shows a configuration of a volume control circuit 100 according to the embodiment.
  • the volume circuit 40 mainly includes a multiplier 16 and a first multiplexer 14, a second multiplexer 18, a first flip-flop 20, and an input capture signal generation circuit 30 placed before and after the multiplier 16.
  • the setting circuit 50 mainly includes the attenuation coefficient setting register 28.
  • the control circuit 60 mainly includes a multiplication number master counter 38 and a multiplication number temporary counter 32. However, any circuit may be considered to further include those peripheral circuits.
  • the control circuit 60 may include the timer setting register 34 and the timer 36.
  • the signal generation circuit 12 is an arbitrary circuit that outputs an audio signal, and is, for example, a sound source circuit, a codec, a DTMF circuit, or the like.
  • the output signal of the signal generation circuit 12 is the processing target signal in.
  • the first multiplexer 14 selects and outputs a signal to be input to either the first input terminal 0 or the second input terminal 1 according to the capture timing signal L input to the selection signal input terminal s.
  • An output signal of a later-described first flip-flop 20 is provided to a first input terminal 0, and a signal to be processed in is provided to a second input terminal 1.
  • the multiplier 16 multiplies the processing target signal in, which is the output signal a of the first multiplexer 14, by the output signal b of the attenuation coefficient setting register 28, and outputs a signal c as a result of the multiplication (hereinafter referred to as these).
  • the three values are sometimes abbreviated as a, b, and c).
  • the second multiplexer 18 selects and outputs a signal input to either the first input terminal 0 or the second input terminal 1 in accordance with the count-over signal co input to the selection signal input terminal s.
  • the output signal of the first flip-flop 20 is given to the first input terminal 0, and c is given to the second input terminal 1.
  • the output signal of the second multiplexer 18 is supplied to the input terminal D of the first flip-flop 20, and the clock input terminal of the first flip-flop 20 is supplied with the oversampling clock OSCK, which is the fastest clock in this system.
  • the third multiplexer 22 selects and outputs a signal to be input to either the first input terminal 0 or the second input terminal 1 according to a stop command STOP input to the selection signal input terminal s.
  • the stop command STOP is a command STOP for stopping the input sound.
  • the first input terminal 0 is supplied with the signal to be processed in, and the second input terminal 1 is supplied with the output signal of the first flip-flop 20.
  • the output signal of the third multiplexer 22 is input to the input terminal D of the second flip-flop 24.
  • the third multiplexer 22 outputs the input signal of the second input terminal 1 when the stop command STOP input to the selection signal input terminal s is activated.
  • the stop instruction STOP is not input to the third multiplexer 22, the output signal of the signal generation circuit 12, that is, the signal to be processed in is output to the second flip-flop 24 as it is.
  • the stop command STOP is a level signal.
  • the clock input terminal of the second flip-flop 24 is supplied with a sampling clock SCK of the audio processing system, and the output signal of the second flip-flop 24 is supplied to one input terminal of a mask circuit 26 which is an AND gate.
  • the stop command STOP is generated by an operation such as turning off the power of a device on which the volume control circuit 100 is mounted or turning off the volume. It doesn't matter here.
  • the attenuation coefficient setting register 28 holds an amount (hereinafter, “attenuation coefficient” t b) b to be reduced in one reduction process.
  • the attenuation coefficient setting register 28 can be set by software. For example, if 0.8 is set as the attenuation coefficient b, this value is multiplied by the processing target signal in output from the first multiplexer 14 in the multiplier 16, and the volume is increased 0.8 times in one reduction processing. Become. The value of the damping coefficient b in the damping coefficient setting register 28 does not change until the software force is reset.
  • the input capture signal generation circuit 30 generates a capture timing signal L for capturing the signal to be processed in.
  • the capture timing signal L is synchronized with a clock edge slightly delayed in phase of the sampling clock SCK as described later.
  • This fetch timing signal L is applied to the first multiplexer 14 and the multiplication number temporary counter 32.
  • the first multiplexer 14 When the capture timing signal L is asserted, the input signal of the second input terminal 1 is selected, and the processing target signal in is input to the multiplier 16. At other timings, the first multiplexer 14 selects the input signal of the first input terminal 0, and the signal to be processed “in” already input is repeatedly input to the multiplier 16. Such an operation realizes a plurality of reduction processes by a plurality of multiplications.
  • the multiplication number temporary counter 32 loads the output signal of the multiplication number master counter 38 when the capture timing signal L is asserted.
  • the multiplication count temporary counter 32 is a down counter.Each time the rising edge of the oversampling clock OSCK is input, the internal value is decremented, and after the value becomes zero, the count is over until the next count operation is started. Actively assert signal co.
  • This count-over signal co is input to the selection signal input terminal s of the second multiplexer 18.
  • the second multiplexer 18 selects the signal input to the first input terminal 0 while the count-over signal co is active, and as a result, the signal is looped by the first flip-flop 20 and the second multiplexer 18, and the volume is reduced. The reduction process is skipped, and the volume becomes constant.
  • the multiplication count master counter 38 sets how many times the reduction processing is repeated for the fetched processing target signal in.
  • the multiplication count master counter 38 is an up counter, and the internal value is incremented every time a predetermined time elapses in the timer 36.
  • the software time is also set in the timer setting register 34 for the predetermined time, and the timer 36 is controlled by the output signal of the timer setting register 34.
  • the multiplication count master counter 38 also receives a stop command STOP. During this stop command STOP force inactive, that is, during normal operation, the multiplication count master counter 38 is in a fixed state. At this time, in the present embodiment, it is assumed that the value inside the multiplication number master counter 38 is fixed at “1”. When the stop command STOP becomes active, the multiplication count master counter 38 counts up every time a predetermined time elapses with the timer 36, and the value of the multiplication count master counter 38 at that time is incremented by the fetch timing signal L. Loaded into Here, it is assumed that the cycle of the output signal of the timer 36 is sufficiently longer than the cycle of the fetch timing signal L.
  • the value output to the multiplication count temporary counter 32 is “1” when the acquisition timing signal L is asserted as a reference. "1" ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ . .
  • the count over signal co of the multiplication number temporary counter 32 is based on the oversampling clock OSCK.
  • the processing target signal “in” passes through the multiplier 16 three times as described later, and the sound volume becomes three times the original b.
  • the multiplication count master counter 38 determines that the volume has been sufficiently reduced, and thereafter sets a low mask signal for reducing the volume to zero. Output with. This signal is input to the mask circuit 26.
  • the mask circuit 26 is a forced off circuit for setting the volume to zero.
  • Stop command STOP power During normal operation in which the signal is inactive, the third multiplexer 22 selects the signal to be processed in from the signal generation circuit 12 and the second flip-flop 24 selects the sampling clock which is the basic clock of the audio processing system. It is sampled by the clock SCK and is output as an output signal out through the mask circuit 26. During this time, the signal to be processed in is input from the first multiplexer 14 to the multiplier 16 every time the fetch timing signal L is asserted, and the multiplication process continues.
  • the third multiplexer 22 switches, and the output signal of the first flip-flop 20 is transmitted to the second flip-flop 24.
  • the oversampling clock OSCK should be a signal sufficiently faster than the sampling clock SCK.
  • these clocks and the basic clock of the timer 36 have a predetermined synchronization relationship and a phase correlation, and the clock tracing is performed at the time of circuit switching and signal latching. And hazards should be considered.
  • FIG. 3 is a timing chart showing the above operation.
  • one cycle of the oversampling clock OSCK is defined as t.
  • the capture timing signal L is obtained by slightly delaying the sampling clock SCK.
  • the stop command STOP has already been activated, and the timer 36 has once counted a predetermined time and the state of the multiplication master counter 38 has reached "2".
  • the value of the multiplication number master counter 38 at that time, “2”, is loaded into the multiplication number temporary counter 32.
  • the output signal is gradually narrowed down, and after a certain period of time, is finally cut off completely by the mask circuit 26.
  • sound output is stopped. After the command to stop is issued, the volume can be gradually lowered, which is natural for the sense of hearing.
  • the volume is reduced logarithmically, but the manner of lowering the volume is not limited thereto.
  • the value of the attenuation coefficient set in the attenuation coefficient setting register 28 can be changed.
  • a number X less than 1 and a number Y greater than 1 are alternately set in the attenuation coefficient setting register 28, such as “0.7” and “1.1”.
  • the volume can be gradually reduced while making the sound undulate, and a special effect can be realized.
  • various effects can be realized by controlling the attenuation coefficient to be set.
  • the volume control circuit 100 is considered to be mounted on the mobile device, but the present invention is not limited to this. Any device may be used as long as it has a mechanism for outputting sound.
  • the present invention can be used for a wireless mono device, mainly a portable phone, and other audio output devices.

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Abstract

　図２に示す音量制御回路１００において、減衰係数設定レジスタ２８は減衰係数ｂを保持する。停止命令ＳＴＯＰがアクティブになると、第１マルチプレクサ１４の出力信号ａである処理対象信号ｉｎは乗算器１６で減衰係数ｂと掛けられ、その出力信号ｃが第２マルチプレクサ１８、第１フリップフロップ２０、第３マルチプレクサ２２を介して出力される。乗算回数マスタカウンタ３８は１回のサンプリングで取り込まれた処理対象信号ｉｎに対して何回ｂを掛けるかを保持する。乗算回数マスタカウンタ３８はタイマ３６でカウントアップする。乗算回数テンポラリカウンタ３２は乗算回数マスタカウンタ３８の出力信号を取込タイミング信号Ｌのアサ－トでロードする。乗算回数テンポラリカウンタ３２の回数だけ第１マルチプレクサ１４から第１フリップフロップ２０までの処理が繰り返し行われる。

Description

明 細 書
音量制御回路、半導体集積回路および音源機器
技術分野
[0001] 本発明は音量制御技術に関し、特に入力信号である処理対象信号の音量を低減 させて出力する音量制御回路、半導体集積回路および音源機器に関する。
背景技術
[0002] 携帯型の電話機を中心とする無線モパイル機器では、通話その他の音質が製品の 訴求力に影響する。こうした機器では、音源、コーデック、 DTMF (Dual Tone Multi Frequency)の 3系統の回路からスピーカ、イヤホン、ヘッドホンなどに音声が出力され る。音質はこれらの系統についてそれぞれ評価されるべきである力 これらに共通す る性質として、音量の急激な変化が主観品質を損なうことは日常的に経験するところ である。特許文献 1は、増幅器のゲインがアナログスィッチのオンオフで急激に変化 することを音質低下の原因とし、この現象を回避するゲイン調整手段を設けた自動音 量調整装置を開示する。
特許文献 1 :特開平 8— 139539号公報
発明の開示
発明が解決しょうとする課題
[0003] 特許文献 1では、受信した音声信号のレベルが標準値以下になるとゲインを徐々 に増加させる構成としたので、聴感上違和感なく音量の調整ができる。しかし、そうし た定常的な音量の調整だけでなぐ音を完全に落としてしまうときにも、同様の課題は 発生する。すなわち、スィッチオフと同時に音が途切れると、聴感上大きな不快感が 残ることがある。
[0004] 本発明はこうした状況に鑑みてなされたものであり、その目的は、音をオフする際に 聴感上自然な効果を得る音量制御技術を提供することにある。
課題を解決するための手段
[0005] 本発明の音量制御回路は、出力停止命令が出された後、処理対象信号の音量を 低減して出力信号を生成するボリューム回路と、ボリューム回路において前記処理対 象信号の音量を低減させる際、一回の低減処理における低減量を設定する設定回 路と、ボリューム回路において処理対象信号の音量を低減させる間、低減処理の回 数を遁増せしめる制御回路とを含む。この構成によれば、低減処理の回数が徐々に 増えるため、音量の低減量が少しずつ増え、聴感上自然なミュート効果が得られる。
[0006] 前記の制御回路はタイマを備えてもよぐその場合、タイマによって計測された所定 の時間間隔で低減処理の回数を遁増させてもよい。さらに、タイマによって所定の終 了時間になったとき、音量をゼロにする強制オフ回路を設けてもよい。
[0007] 前記のボリューム回路は、所定の取込サンプリング周波数で処理対象信号を取り込 むとともに、その取込サンプリング周波数の周期よりも短時間で制御回路にて増加さ れた回数だけ低減処理を実行し、出力信号を生成してもよい。この構成によれば、サ ンプリングタイミングごとに処理対象信号が取り込まれ、その処理対象信号に低減処 理がなされるため、音飛びもなぐかつ音量を滑らかに下げることができる。
[0008] なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、 記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様とし て有効である。
発明の効果
[0009] 本発明の音量制御回路によると、聴感上音量を自然に低減することができる。
図面の簡単な説明
[0010] [図 1]実施の形態に係る音源機器の構成を示す図である。
[図 2]実施の形態に係る音量制御回路の構成を示す図である。
[図 3]音量制御回路の動作を示すフローチャートである。
符号の説明
[0011] 14…第 1マルチプレクサ、 16· "乗算器、 18· ··第 2マルチプレクサ、 20"'第1 フリップフロップ、 22· ··第 3マノレチプレクサ、 24· ··第 2フリップフロップ、 26· "マス ク回路、 28· ··減衰係数設定レジスタ、 30· ··入力取込信号生成回路、 32· ··乗算 回数テンポラリカウンタ、 34…タイマ設定レジスタ、 36· "タイマ、 38· ··乗算回数 マスタカウンタ、 40· ··ボリューム回路、 50· ··設定回路、 60…制御回路、 100· ·· 音量制御回路、 200…出力停止命令発生回路、 1000…音源機器。 発明を実施するための最良の形態
[0012] 図 1は実施の形態に係る音量制御回路 100を含む音源機器 1000の全体構成を示 す。この音源機器 1000は、音声信号の音量を制御する音量制御回路 100と、音声 の出力停止命令を発生する出力停止命令発生回路 200とを含む。音量制御回路 10 0は、音声信号を出力する信号発生回路 12と、出力停止命令が出された後、処理対 象信号の音量を低減して出力信号を生成するボリューム回路 40と、ボリューム回路 4 0にお ヽて処理対象信号の音量を低減させる際、一回の低減処理における低減量を 設定する設定回路 50と、ボリューム回路 40において処理対象信号の音量を低減さ せる間、前記低減処理の回数を遁増せしめる制御回路 60とを含む。
[0013] 図 2は実施の形態に係る音量制御回路 100の構成を示す。ボリューム回路 40は、 主に乗算器 16とその前後に置かれた第 1マルチプレクサ 14、第 2マルチプレクサ 18 、第 1フリップフロップ 20、および入力取込信号生成回路 30を含む。設定回路 50は 主に減衰係数設定レジスタ 28を含む。制御回路 60は主に乗算回数マスタカウンタ 3 8と乗算回数テンポラリカウンタ 32を含む。ただし、いずれの回路もさらにそれらの周 辺回路を含むものと考えてもよぐ例えば制御回路 60はタイマ設定レジスタ 34とタイ マ 36を含んでもよい。
[0014] 信号発生回路 12は、音声信号を出力する任意の回路で、例えば音源回路、コー デック、 DTMF回路などである。信号発生回路 12の出力信号が処理対象信号 inで ある。第 1マルチプレクサ 14は選択信号入力端子 sに入力する取込タイミング信号 L に従い、第 1入力端子 0または第 2入力端子 1のいずかに入力する信号を選択して出 力する。第 1入力端子 0には後述の第 1フリップフロップ 20の出力信号が与えられ、 第 2入力端子 1には処理対象信号 inが与えられている。
[0015] 乗算器 16は第 1マルチプレクサ 14の出力信号 aである処理対象信号 inと減衰係数 設定レジスタ 28の出力信号 bとの乗算を行い、乗算結果の信号 cを出力する（以下こ れら 3つの値をそれぞれ a、 b、 cと略記することもある)。第 2マルチプレクサ 18は選択 信号入力端子 sに入力するカウントオーバー信号 coに従い、第 1入力端子 0または第 2入力端子 1のいずかに入力する信号を選択して出力する。第 1入力端子 0には第 1 フリップフロップ 20の出力信号が与えられ、第 2入力端子 1には cが与えられている。 第 2マルチプレクサ 18の出力信号は第 1フリップフロップ 20の入力端子 Dに与えられ 、第 1フリップフロップ 20のクロック入力端子にはこの系でいちばん速いクロックである オーバーサンプリングクロック OSCKが与えられている。
[0016] 第 3マルチプレクサ 22は選択信号入力端子 sに入力する停止命令 STOPに従い、 第 1入力端子 0または第 2入力端子 1のいずかに入力する信号を選択して出力する。 停止命令 STOPは、入力する音を停止するための命令 STOPである。第 1入力端子 0には処理対象信号 inが与えられ、第 2入力端子 1には第 1フリップフロップ 20の出 力信号が与えられている。第 3マルチプレクサ 22の出力信号は第 2フリップフロップ 2 4の入力端子 Dへ入力される。第 3マルチプレクサ 22は選択信号入力端子 sに入力さ れる停止命令 STOPがアクティブになると、第 2入力端子 1の入力信号を出力する。 したがって、停止命令 STOPが第 3マルチプレクサ 22に入力されない間は、信号発 生回路 12の出力信号、すなわち処理対象信号 inがそのまま第 2フリップフロップ 24 へ出力される。停止命令 STOPはレベル信号である。第 2フリップフロップ 24のクロッ ク入力端子には音声処理系のサンプリングクロック SCKが与えられ、第 2フリップフロ ップ 24の出力信号はアンドゲートであるマスク回路 26の一方の入力端子へ与えられ る。なお、停止命令 STOPは、ユーザが音量制御回路 100の登載される機器の電源 をオフしたり、音量をオフするなどの動作に起因して発生するものとするが、その発生 原因や発生回路はここでは問わない。
[0017] 減衰係数設定レジスタ 28は音量を低減するとき、 1回の低減処理で低減すべき量（ 以下「減衰係数」 t ヽぅ） bを保持する。減衰係数設定レジスタ 28はソフトウェア力ゝら設 定可能である。たとえば減衰係数 bとして 0. 8が設定されると、この数値は乗算器 16 において第 1マルチプレクサ 14から出力される処理対象信号 inに掛けられ、 1回の 低減処理で音量が 0. 8倍になる。減衰係数設定レジスタ 28の減衰係数 bの値はソフ トウエア力 再設定されるまで変化しな 、。
[0018] 入力取込信号生成回路 30は処理対象信号 inを取り込む取込タイミング信号 Lを生 成する。この取込タイミング信号 Lは後述のごとくサンプリングクロック SCKの位相を 少し遅らせたクロックエッジに同期する。この取込タイミング信号 Lは、第 1マルチプレ クサ 14および乗算回数テンポラリカウンタ 32へ与えられる。第 1マルチプレクサ 14は 、取込タイミング信号 Lがアサートされるとき、第 2入力端子 1の入力信号を選択し、処 理対象信号 inが乗算器 16へ投入される。それ以外のタイミングでは、第 1マルチプレ クサ 14は第 1入力端子 0の入力信号を選択し、すでに取り込まれた処理対象信号 in が繰り返し乗算器 16へ投入される。このような動作により複数回の乗算による複数回 の低減処理が実現する。
[0019] 乗算回数テンポラリカウンタ 32は、取込タイミング信号 Lがアサートされたとき、乗算 回数マスタカウンタ 38の出力信号をロードする。乗算回数テンポラリカウンタ 32はダ ゥンカウンタで、オーバーサンプリングクロック OSCKの上昇エッジが入るたび、内部 の値をデクリメントし、値がゼロになった後から、つぎのカウント動作を開始するまでの 間、カウントオーバー信号 coをアクティブでアサートする。このカウントオーバー信号 c oは第 2マルチプレクサ 18の選択信号入力端子 sに入力される。第 2マルチプレクサ 1 8はカウントオーバー信号 coがアクティブの間、第 1入力端子 0に入力される信号を 選択し、その結果、第 1フリップフロップ 20と第 2マルチプレクサ 18で信号がループし 、音量の低減処理がスキップされ、音量が一定になる。
[0020] 乗算回数マスタカウンタ 38は、取り込まれた処理対象信号 inに対して、何回低減処 理を繰り返すかを設定する。乗算回数マスタカウンタ 38はアップカウンタであり、タイ マ 36で所定時間が経過するたびに内部の値力インクリメントされる。その所定時間は ソフトウェア力もタイマ設定レジスタ 34へ設定され、タイマ設定レジスタ 34の出力信 号によってタイマ 36が制御される。
[0021] 乗算回数マスタカウンタ 38には停止命令 STOPも入力される。この停止命令 STO P力インアクティブの間、すなわち通常動作の間、乗算回数マスタカウンタ 38は固定 状態にある。このとき、本実施の形態では乗算回数マスタカウンタ 38の内部の値が「 1」で固定されているものとする。停止命令 STOPがアクティブになると乗算回数マス タカウンタ 38はタイマ 36で所定時間経過ごとにカウントアップ動作をし、そのときどき の乗算回数マスタカウンタ 38の値が取込タイミング信号 Lで乗算回数テンポラリカウ ンタ 32へロードされる。ここで、取込タイミング信号 Lの周期に比べ、タイマ 36の出力 信号の周期は十分に長いものとする。そのため、乗算回数テンポラリカウンタ 32へ口 ードされる値は、取込タイミング信号 Lがアサートされるタイミングを基準にすると、「1」 「1」 · ·「1」「2」「2」 · · ·「2」 · · ·というように、所定期間は「1」、つづいて所定期間は「2 」というように、遁増していく。
[0022] 一方、乗算回数テンポラリカウンタ 32自体はオーバーサンプリングクロック OSCK でカウントダウンするため、乗算回数テンポラリカウンタ 32のカウントオーバー信号 co は、オーバーサンプリングクロック OSCKを基準にすると、
1→0→0→0→ 0
となり、取込タイミング信号 Lによってふたたび「1」がロードされると、再度、
1→0→0→0→ 0
の変化を繰り返す。そのうち、タイマ 36が所定時間を計時すると乗算回数マスタカウ ンタ 38の値がインクリメントされ、「2」が乗算回数テンポラリカウンタ 32へロードされる 。その結果、乗算回数テンポラリカウンタ 32のカウントオーバー信号 coは、
2→1→0→0→ 0
を繰り返す。「2」「1」「0」と減る間、後述のごとく処理対象信号 inは 3回乗算器 16を通 過し、音量はもとの b3倍となる。
[0023] 乗算回数マスタカウンタ 38はさらに、内部の値が所定値、たとえば「6」になったとき 、十分に音量が絞られたものとし、以降、音量をゼロにするためのマスク信号をローで 出力する。この信号はマスク回路 26へ入力される。マスク回路 26は音量をゼロにす る強制オフ回路である。
[0024] 以上の構成による動作の概略を説明する。処理に先立ち、減衰係数設定レジスタ 2 8とタイマ設定レジスタ 34には必要な数値が設定されているとする。停止命令 STOP 力 Sインアクティブである通常動作中は、第 3マルチプレクサ 22において信号発生回 路 12からの処理対象信号 inが選択され、これが第 2フリップフロップ 24において音声 処理系の基本クロックであるサンプリングクロック SCKでサンプリングされ、マスク回路 26を経て出力信号 outとして出力される。この間も処理対象信号 inは取込タイミング 信号 Lがアサートされるたびに第 1マルチプレクサ 14から乗算器 16へ入力され、乗 算処理は継続して進行して 、る。
[0025] 一方、停止命令 STOPがアクティブになると、まず第 3マルチプレクサ 22が切り替わ り、第 1フリップフロップ 20の出力信号が第 2フリップフロップ 24へ伝えられる。取り込 まれた処理対象信号 inには乗算器 16で減数係数 bが掛けられ、乗算結果 c ( = ab) が第 2マルチプレクサ 18から第 1フリップフロップ 20へ出力される。乗算回数テンポラ リカウンタ 32の初期値は乗算回数マスタカウンタ 38の初期値「1」と同じであるため、 乗算器 16の出力信号は 1回だけ第 2マルチプレクサ 18から第 1フリップフロップ 20へ 出力される。その後第 2マルチプレクサ 18と第 1フリップフロップ 20の系がループし、 出力信号は c ( = ab)のまま固定される。したがって、このあと何回オーバーサンプリン グ OSCKのエッジが到来しても、出力信号として音量力 ¾倍の音が出力される。
[0026] この出力のあと、取込タイミング信号 Lによってつぎの処理対象信号 inが第 1マルチ プレクサ 14を介して乗算器 16へ取り込まれる。取込タイミング信号 Lはサンプリングク ロック SCKと同じ周波数のため、処理対象信号 inは音飛びなく取り込まれる。これと 同時に乗算回数テンポラリカウンタ 32には乗算回数マスタカウンタ 38から再度「1」が ロードされるため、再び出力信号として c ( = ab)が得られる。
[0027] 同様の動作が続き、タイマ 36が所定時間を計時すると、乗算回数マスタカウンタ 38 力も乗算回数テンポラリカウンタ 32へ「2」がロードされる。これにより、第 2マルチプレ クサ 18は第 2入力端子 1のノ スを 2回選択するため、処理対象信号 inは第 1マルチ プレクサ 14、乗算器 16、第 2マルチプレクサ 18、第 1フリップフロップ 20を順次通過 した後、再び第 1マルチプレクサ 14、乗算器 16、第 2マルチプレクサ 18、第 1フリップ フロップ 20と通過する。以降、第 2マルチプレクサ 18は第 1入力端子 0を選択し、第 2 マルチプレクサ 18と第 1フリップフロップ 20でループが形成されるため、出力信号は 乗算結果 c = ab2で固定される。この動作はつぎにタイマ 36が所定時間を計時するま でつづく。したがって、処理対象信号 inは各サンプリングクロック SCKのタイミングで 音量が b2倍の出力信号となり出力される。
[0028] 以上の動作から、サンプリングクロック SCKのタイミングで出力信号を並べると、以 下の系列となる。
ab→ab→ · *→ab→ab→ab→· '→ah→ah→ah→· '→ah→· ·
[0029] この後、乗算回数マスタカウンタ 38の値が例えば「6」になると乗算回数マスタカウ ンタ 38からマスク信号がマスク回路 26へ出力され、出力信号 outが完全にカットオフ される。なお、以上の動作概要からわかるとおり、ある取込タイミング信号 Lの入力か らつぎの取込タイミング信号 Lの入力までに乗算回数テンポラリカウンタ 32でカウント ダウン結果がゼロになる必要があるため、オーバーサンプリングクロック OSCKはサン プリングクロック SCKより十分に速い信号とすべきである。なお、これらのクロックおよ びタイマ 36の基本クロックは、厳密な設計をする場合には所定の同期関係と位相関 係を持たせ、回路の切り換えや信号のラッチのタイミングにお ヽてクロックレーシング やハザードがでな ヽよう配慮するものとする。
[0030] 図 3は以上の動作を示すタイミングチャートである。ここではオーバーサンプリングク ロック OSCKの 1周期を tとしている。取込タイミング信号 Lはサンプリングクロック SCK を少し遅らせたものである。同図ではすでに停止命令 STOPがアクティブになり、タイ マ 36が 1回所定時間を計時して乗算回数マスタカウンタ 38の値が「2」になっている 状態力も開始している。
[0031] 同図時刻 TOにおいて、取込タイミング信号 Lが上昇すると、そのときの乗算回数マ スタカウンタ 38の値である「2」が乗算回数テンポラリカウンタ 32へロードされる。乗算 回数テンポラリカウンタ 32の値はオーバーサンプリングクロック OSCKでデクリメントさ れ「2」→「1」→「0」となり、処理対象信号 inは c = ab2と減衰される。乗算回数テンポ ラリカウンタ 32の値が「0」以外の各数値である期間はそれぞれ tに等しい。乗算回数 テンポラリカウンタ 32の出力信号が「0」になって十分ホールドタイムを確保した後、つ ぎのサンプリングタイミング T1において c = ab2の信号がサンプリングされ、第 2フリツ プフロップ 24から出力される。
[0032] 一方、タイマ 36は時刻 T2で所定時間を計時し終え、出力信号が変化している。こ の上昇エッジにより、乗算回数マスタカウンタ 38の内部の値は「3」へインクリメントさ れる。この値はつぎの取込タイミング信号 Lの入力時刻 T3で乗算回数テンポラリカウ ンタ 32へ取り込まれ、乗算回数テンポラリカウンタ 32の値が「3」→「2」→「1」→「0」と 変化し、処理対象信号 inは c = ab3と減衰される。ここでも乗算回数テンポラリカウンタ 32の出力信号が「0」になって十分ホールドタイムを確保した後、つぎのサンプリング タイミング T1において c = ab3の信号がサンプリングされ、第 2フリップフロップ 24から 出力される。以下同様に出力信号が次第に絞られ、最終的に一定期間を経た後、マ スク回路 26で完全にカットオフされる。以上、本実施の形態によれば、音の出力を停 止する命令が出された後、音量を徐々に下げることができ、聴感上自然である。
[0033] 以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの 各構成要素や各処理プロセスの組合せに 、ろ 、ろな変形例が可能なこと、またそうし た変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形 例を挙げる。
[0034] 実施の形態では音量を対数的に下げたが、下げ方はそれに限る必要はない。例え ば、減衰係数設定レジスタ 28に設定する減衰係数の値を変化させることもできる。た とえば、減衰係数設定レジスタ 28に「0. 7」と「1. 1」のように 1未満の数字 Xと 1以上 の数字 Y (ただし、 X+Yく 2)を交互に設定する。これにより、音にうねりを持たせな がら徐々に音量を絞っていくことができ、特殊効果を実現することができる。この例以 外にも、設定すべき減衰係数を制御することにより、いろいろな効果を実現することが できる。
[0035] 実施の形態では、音量制御回路 100をモパイル機器に搭載することを考えたが、 それに限る必要はない。音声を出力する機構を有する機器であれば、どのような機 器であってもよい。
産業上の利用可能性
[0036] 以上のように、本発明は、携帯型の電話を中心とする無線モノィル機器や、それ以 外の音声出力機器などに利用可能である。

Claims

請求の範囲
[1] 出力停止命令が出された後、処理対象信号の音量を低減して出力信号を生成す るボリューム回路と、
ボリューム回路において前記処理対象信号の音量を低減させる際、一回の低減処 理における低減量を設定する設定回路と、
ボリューム回路において前記処理対象信号の音量を低減させる間、前記低減処理 の回数を遁増せしめる制御回路と、
を含むことを特徴とする音量制御回路。
[2] 前記制御回路はタイマを備え、タイマによって計測された所定の時間間隔で前記 低減処理の回数を遁増させることを特徴とする請求項 1に記載の音量制御回路。
[3] 前記制御回路は、設定された前記低減処理の回数を遁増させる時間間隔に基づ き前記タイマを制御する、タイマ設定レジスタを備えることを特徴とする請求項 2に記 載の音量制御回路。
[4] 前記ボリューム回路は、所定の取込サンプリング周波数で前記処理対象信号を取 り込むとともに、その取込サンプリング周波数の周期よりも短時間で前記制御回路に て増加された回数だけ前記低減処理を実行し、前記出力信号を生成することを特徴 とする請求項 1または 2に記載の音量制御回路。
[5] 前記ボリューム回路は、前記低減処理を施された処理対象信号を、出力用サンプリ ング周波数で取り込み、前記出力信号として出力する出力回路を備えることを特徴と する請求項 1または 2に記載の音量制御回路。
[6] 前記ボリューム回路は、前記設定回路において設定された低減量に応じた係数を 入力信号に乗算する乗算器を備え、前記処理対象信号を前記乗算器に、前記制御 回路にて増加された回数だけ繰り返し入力することにより前記低減処理を実行するこ とを特徴とする請求項 4に記載の音量制御回路。
[7] 前記ボリューム回路は、前記タイマによって計測された低減処理開始からの経過時 間が所定の時間を超えたときには、前記処理対象信号の音量をゼロとして出力する マスク回路を備えることを特徴とする請求項 2に記載の音量制御回路。
[8] 請求項 1に記載の前記音量制御回路を一体化して集積した半導体集積回路。 処理対象信号である音声信号を出力する音声信号発生回路と、
前記音声信号の出力停止命令を示す信号を発生させる出力停止命令発生回路と 請求項 1に記載の前記音量制御回路と、
を備え、前記出力停止命令を示す信号により前記音声信号発生回路が出力する 前記処理対象信号である音声信号の音量を前記音量制御回路により低減して出力 することを特徴とする音源機器。
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