WO2005057665A1 - 電界効果トランジスタ及び電気素子アレイ、並びにそれらの製造方法 - Google Patents

電界効果トランジスタ及び電気素子アレイ、並びにそれらの製造方法 Download PDF

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WO2005057665A1
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effect transistor
electrode
field effect
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Norishige Nanai
Takayuki Takeuchi
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Matsushita Electric Industrial Co., Ltd.
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
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    • H10K85/615—Polycyclic condensed aromatic hydrocarbons, e.g. anthracene

Definitions

  • the present invention relates to a field effect transistor (FET) or a thin film transistor (TFT), and more particularly to a FET and an electric element array using a semiconductor layer containing carbon nanotubes.
  • FET field effect transistor
  • TFT thin film transistor
  • field effect transistors FETs
  • TFTs thin film transistors
  • FETs field effect transistors
  • TFTs thin film transistors
  • FETs field effect transistors
  • TFTs thin film transistors
  • a source electrode a drain electrode separated by a semiconductor acting as a channel. It is controlled by the voltage applied to the gate electrode.
  • TFT devices currently in practical use use amorphous silicon (a-Si) or low-temperature polysilicon as a semiconductor, and silicon oxide / silicon nitride as a gate insulating layer.
  • a-Si amorphous silicon
  • silicon oxide / silicon nitride silicon oxide / silicon nitride
  • Organic FET Organic FET
  • a-Si or low-temperature polysilicon which is required for silicon-based processes. Is expected to be able to be manufactured without preparing expensive equipment.
  • it if it can be manufactured without a high-temperature process, it will be easy to use a plastic plate or a resin film with mechanical flexibility as a substrate, and it will be easier to use sheet-like or paper-like displays and mobile devices. It is feasible.
  • CNT-FET FET
  • CNT-FET FET
  • CNT-FET an FET (CNT-FET) using a carbon layer formed of a carbon nanotube (CNT) having a nanostructure having a very good conductivity and a tough property as a semiconductor layer.
  • the CNT-FET has a value of about 1000-1500 cm 2 ZVs, which is large in channel carrier mobility (for example, Non-Patent Document 5).
  • Patent Document 1 proposes using CNT for FET.
  • CNT-FETs exhibit p-type characteristics when exposed to air.
  • Non-Patent Document 2 proposes that by treating CNTs with an imine-based polymer such as polyethyleneimine, an n-type CN TFET that is stable even in the atmosphere can be produced.
  • an imine-based polymer such as polyethyleneimine
  • Non-Patent Document 4 proposes two methods for arranging p-type and n-type CNTs on a single substrate to produce a logical NOT circuit (NOT gate).
  • One of the manufacturing methods proposed in Non-Patent Document 4 is to attach an FET of n-type to a circuit manufactured by arranging CNTs at predetermined positions on a substrate using optical lithographic resin.
  • Non-Patent Document 4 Another manufacturing method proposed in Non-Patent Document 4 is to protect a circuit manufactured by placing a CNT at a predetermined position on a substrate by patterning an FET to be a p-type with an optical lithographic resin. Thereafter, potassium is vapor-deposited and protected with a resin, and the FET is made n-type to produce a NOT gate.
  • Patent Document 1 JP-A-2003-17503
  • Non-patent document l CDDimitrakopoulos, J. Appl.Phys. 80, pp. 2501-2508, (1996)
  • Non-patent document 2 V. Derycke et al., Appl. Phys. Lett. 80, pp. 2773-2775, (2002)
  • Non-Patent Document 3 Moonsub Shim et al., J. Am. Chem. Soc. 123, pp. 11512-11513, (2001)
  • Non-Patent Document 4 V. Derycke et al., Nano Lett. 1, pp. 453-456, ( 2001)
  • Non-Patent Document 5 S. Rosenblatt et al., Nano Lett. 2, pp. 869-872, (2002)
  • Non-Patent Document 4 when fabricating a circuit including p-type and n-type CNT-FETs on the same substrate, as described in Non-Patent Document 4, a pattern such as an optical lithography is used. In addition to the complicated process of attaching and protecting, a process of changing the characteristics of the p-type Zn type is required. Furthermore, when the CNT is made of n-type metal such as lithium, it is necessary to control the amount of potassium deposited in order to reduce the leakage current between the source electrode and the drain electrode.
  • Non-Patent Document 4 it is noted that, in the case of converting characteristics to n-type with a calender after protection of optical lithographic patterning, it is necessary to provide a protective coating of atmospheric power. This is apparent from Non-Patent Document 2.
  • a long-time vacuum heating and! / In order to reduce the leakage current when using a metal such as potassium, the force that goes through the powering process, it is necessary to devise a complicated process if the whole process of putting, wrapping, changing the characteristics, and sealing is completed And other issues.
  • the present invention solves this conventional problem, and it is possible to manufacture a circuit including p-type and n-type CNT-FETs on the same substrate by a simpler process than before, and to provide a stable electric field even in air.
  • An effect transistor and an electric element array are provided.
  • a field effect transistor includes a gate electrode formed on a substrate, a gate insulating layer formed on the gate electrode, a source electrode and a drain electrode formed on the gate insulating layer, An n-type semiconductor layer containing a carbon nanotube formed in contact with the source electrode and the drain electrode, and a p-type formed on the n-type semiconductor layer and originally having the p-type inherent in the carbon nanotube; And an n-type modified polymer layer for fixing the polarity by changing the polarity.
  • the electric element array of the present invention is an electric element array including a substrate, an n-type field effect transistor and a p-type field effect transistor formed on the substrate, wherein the n-type field effect transistor Comprises a gate electrode formed on the substrate, and the gate electrode A gate insulating layer formed thereon, a source electrode and a drain electrode formed on the gate insulating layer, and a carbon nanotube formed in contact with the source electrode and the drain electrode and formed therebetween.
  • the field effect transistor includes: a gate electrode formed on the substrate; a gate insulating layer formed on the gate electrode; a source electrode and a drain electrode formed on the gate insulating layer; A p-type semiconductor layer containing carbon nanotubes formed between them in contact with the drain electrodes.
  • a step of forming a gate electrode on a substrate, a step of forming a gate insulating layer on the gate electrode, and a source electrode and a drain on the gate insulating layer Forming an electrode; forming a semiconductor layer containing carbon nanotubes on the gate insulating layer between the source electrode and the drain electrode; forming an n-type modified polymer layer by means of an inkjet method to polarize the p-type into n-type and fix it.
  • a method for manufacturing an electric element array according to the present invention is a method for manufacturing an electric element array having an n-type field effect transistor and a P-type field effect transistor on a substrate, wherein a gate electrode is formed on the substrate.
  • FIG. 1A is a cross-sectional view of a field-effect transistor according to Embodiment 1 of the present invention.
  • FIG. 1B is an electric circuit diagram composed of FIG. 1A.
  • FIG. 2 is a conceptual diagram of a manufacturing process of a field-effect transistor according to Embodiment 1 of the present invention.
  • FIG. 3 is a cross-sectional view of a field-effect transistor according to Embodiment 2 of the present invention.
  • FIG. 4 is a conceptual diagram of a manufacturing process of the field-effect transistor shown in Conventional Example 1.
  • FIG. 5 is a conceptual diagram of a manufacturing process of the field-effect transistor shown in Conventional Example 2.
  • a field effect transistor includes a gate electrode formed on a substrate, a gate insulating layer formed on the gate electrode, a source electrode and a drain electrode formed on the gate insulating layer, An n-type semiconductor layer containing a carbon nanotube formed in contact with the source electrode and the drain electrode, and a p-type formed on the n-type semiconductor layer and originally having the p-type inherent in the carbon nanotube; And an n-type modified polymer layer for fixing the polarity by changing the polarity.
  • the n-type semiconductor layer does not invert to P-type even in air, and stable transistor characteristics can be obtained even in air.
  • the n-type modified polymer is preferably an imine nitrogen-containing polymer.
  • a polyalkyleneimine is preferable. In particular, it is preferably at least one selected from polyethyleneimine, polypropyleneimine and polybutyleneimine.
  • a resin protective film may be further formed on the n-type semiconductor layer. This prevents the effects of humidity in the air and improves durability.
  • the n-type modified polymer is preferably formed by an inkjet method.
  • an inkjet method By applying a polymer dissolved in a solvent by an ink-jet method, it is possible to accurately apply a fine area.
  • the electric element array of the present invention is an electric element array including a substrate, and an n-type field effect transistor and a p-type field effect transistor formed on the substrate, wherein the n-type field effect transistor Is in contact with a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, a source electrode and a drain electrode formed on the gate insulating layer, Then, the n-type semiconductor layer including the carbon nanotubes formed between them and the p-type originally formed on the n-type semiconductor layer, which the carbon nanotube originally has, are changed to n-type and fixed. An n-type modified polymer layer for forming the p-type field effect transistor on the substrate.
  • the n-type modified polymer is preferably an imine nitrogen-containing polymer.
  • a polyalkyleneimine is preferable. In particular, it is preferably at least one selected from polyethyleneimine, polypropyleneimine and polybutyleneimine.
  • a resin protective film may be further formed on the n-type semiconductor layer. This prevents the effects of humidity in the air and improves durability.
  • the n-type modified polymer is preferably formed by an inkjet method.
  • an inkjet method By applying a polymer dissolved in a solvent by an ink-jet method, it is possible to accurately apply a fine area.
  • imine-based nitrogen-free polymer it is preferable to form an imine-based nitrogen-free polymer on the p-type semiconductor layer.
  • imine-based nitrogen-free polymers include acrylic resins such as polymethyl methacrylate (PMMA), epoxy resins, polyolefins, polyesters, polycarbonates, polystyrene, polyacrylonitrile, polyvinylidene fluoride, and polyvinyl cyanide.
  • PMMA polymethyl methacrylate
  • epoxy resins such as polymethyl methacrylate (PMMA)
  • epoxy resins epoxy resins
  • polyolefins polyesters
  • polycarbonates polystyrene
  • polyacrylonitrile polyvinylidene fluoride
  • polyvinyl cyanide polyvinyl cyanide
  • redene or polybutyl alcohol or a resin that can be used for a gate insulating film.
  • a resin that forms a charge-transfer complex with CNT to make CNT p-type is also good
  • a resin protective film may be further formed on the p-type semiconductor layer. This prevents the effects of humidity in the air and improves durability.
  • the n-type modified polymer and the imine-based nitrogen-free polymer are preferably formed by an inkjet method.
  • an inkjet method By applying a polymer dissolved in a solvent by an ink jet method, it is possible to apply the polymer accurately to a fine region.
  • a method for manufacturing an electric element array is a method for manufacturing an electric element array having an n-type field effect transistor and a p-type field effect transistor on a substrate, wherein a gate electrode is formed on the substrate.
  • FIG. 1A is a conceptual cross-sectional view of a circuit example (NOT gate) constituted by a field-effect transistor according to the first embodiment of the present invention.
  • FIG. 1B is the circuit diagram.
  • 101 is a substrate
  • 102 is a gate electrode of p-type and n-type FET in the circuit, and serves as an input of NOT gate.
  • the voltage input to the gate electrode 102 switches the p-type semiconductor layer 105 and the n-type semiconductor layer 108, and outputs the voltage of either the positive power supply electrode 106 or the negative power supply electrode 109 to the output electrode 104.
  • the Carbon nanotubes (CNT) were used for the p-type semiconductor layer and the n-type semiconductor layer.
  • the gate electrode 102 is insulated from other electrodes and semiconductor layers by a gate insulating layer 103.
  • a p-type semiconductor protective layer 107 made of polymethyl methacrylate is formed, and on the n-type semiconductor layer 108, an n-type semiconductor protective layer 0 is formed.
  • the gate electrode, the source electrode, and the drain electrode correspond to the gate electrode 102, the source electrode 106 (or 104), and the drain electrode 1 respectively. 04 (or 106).
  • the gate electrode, the source electrode, and the drain electrode are the gate electrode 102, the source electrode 109 (or 104), and the drain electrode 104 (or 109), respectively.
  • a method of manufacturing the NOT gate shown in FIGS. 1A and 1B will be described with reference to FIGS. 2A to 2C.
  • a pattern of a gate electrode 102 was formed on a substrate 101 shown in FIG. 1A, and a gate insulating film 103 was formed thereon.
  • a pattern of a positive power supply electrode 106, a negative power supply electrode 109, and an output electrode 104 was formed on the gate insulating film 103.
  • the gate insulating film 103 is thin as long as the withstand voltage is not insufficient.
  • the gate insulating film 103 is formed to have a thickness of 100 nm in this example. Correct
  • the spacing between the negative power supply electrode and the output electrode is 1 ⁇ m in this example for the sake of fabrication, but can be set arbitrarily if a pattern can be fabricated.
  • the FET operates even if the width of the output electrode is narrower than the force of 50 m in this example due to the wiring.
  • the substrate 101 polyimide having a thickness of 0.5 mm was used.
  • the electrodes for the gate, positive power supply, and negative power supply 0.7-1 ⁇ m thick gold was used so that the thickness in contact with the CNT was reduced.
  • CNT dispersed in a solvent was applied to the entire surface of the substrate on which the patterns of the positive power supply electrode 106, the negative power supply electrode 109, and the output electrode 104 were formed, and dried.
  • another solvent can be used as long as the power CNTs in which dichloromethane is selected as the solvent can be dispersed.
  • the concentration is set to 2% by mass, but this concentration can be arbitrarily selected as long as the CNT is arranged on the electrode.
  • the dispersion of CNTs was performed by applying ultrasonic waves for 5 minutes using an ultrasonic cleaner.
  • the semiconductor (CNT) layers 105 and 108 were placed between the positive power supply electrode 106, the negative power supply electrode 109, and the output electrode 104 (FIG. 2A).
  • FIG. 2A between the positive power supply electrode 106 and the output electrode 104, and between the negative power supply electrode
  • CNTs are formed other than between 9 and the output electrode 104, they are omitted. Omitted
  • CNT does not substantially function as a semiconductor layer because the distance between the electrodes is large. Also, the wiring between the electrodes is omitted.
  • PMMA polymethyl methacrylate
  • the characteristic conversion of the (CNT) layer to n-type is also performed. Therefore, it is not necessary to provide a step for the characteristic transfer.
  • Both the p-type semiconductor protective layer and the n-type semiconductor protective layer were about 6 to 8 m thick after drying.
  • an ink jet method is used as a simple method for selectively applying the semiconductor protective agent in a position-selective manner.
  • another method capable of selectively applying the semiconductor protective agent can be used in the same manner.
  • the process can be simplified by performing the semiconductor characteristic transfer of the CNT simultaneously with the formation of the semiconductor protective layer.
  • a protective layer 403 was provided to protect the entire device, and a circuit composed of CNT-FETs was obtained (Fig. 2C).
  • the protective layer 403 was made of a photocurable polyimide resin for a nomination film (trade name "Pimel” manufactured by Asahi Kasei Electronics Corporation) and had a thickness of 30 to 100 m.
  • +2.4 V was applied to the positive power supply electrode 106 and ⁇ 2.4 V was applied to the negative power supply electrode 109.
  • the voltage of the output electrode 104 becomes 1.6V
  • -4V is applied to the input electrode
  • the voltage of the output electrode is + 1.6V
  • the polarity of the input / output is Was inverted and a logical NOT operation was performed.
  • the reason why the absolute value of the output voltage is smaller than the absolute value of the input voltage is that the gate insulating film of this embodiment is set to be thick.
  • a circuit using a NOT gate as a circuit example can easily produce a stable circuit even in air containing p-type and n-type CNT-FET on the same substrate.
  • a part of a display circuit incorporated in a matrix panel as a switching circuit, information recording and It can also be used for information reading circuits and the like.
  • This embodiment is a particularly preferable manufacturing method when many FET elements are provided on a single substrate, and is particularly effective when manufacturing these circuits.
  • the force of using PMMA as the semiconductor protective layer of the p-type CNT-FET This PMMA does not contribute to the determination of the polarity, so it is omitted, and the protective layer 403 can also be used.
  • the protective layer 403 can also be used.
  • PMMA was used as a protective layer for the p-type CNT-FET.
  • PMMA can be used as a protective layer for n-type CNT-FETs. Does not contribute to the polarity determination.
  • the same effect can be obtained by using a resin that does not contribute to the determination of the polarity using PMMA as the p-type semiconductor protective layer.
  • a resin that does not contribute to the determination of the polarity using PMMA as the p-type semiconductor protective layer.
  • a resin that does not contribute to the determination of the polarity using PMMA for example, polycarbonate, polystyrene, polyacrylonitrile, polyvinylidene fluoride, polyvinylidene cyanide, polyvinyl alcohol, or a resin usable for a gate insulating film can be used.
  • a resin that forms a charge transfer complex with CNT to make the CNT p-type also serves as a p-type semiconductor protective layer.
  • imine resins can be used.
  • imine-based resins polyethyleneimine is preferable because it is easily produced because it is produced in large quantities.
  • ⁇ Polyalkylenimines such as polybutyleneimine ⁇
  • Other imine resins can also be used.
  • the protective layer 403 is provided in this embodiment, the FET operation can be performed without the protective layer 403. Therefore, when a circuit is formed in an element having components other than the circuit, it is possible to omit the protective layer 403 and supplement the protection with the entire element. Outside of the device 'Mechanical effects from inside the device, thermal effects such as differences in the coefficient of thermal expansion between device components, environmental forces, etc. Power FETs deteriorate due to intrusion or the effect of chemical substances included in the device configuration. It is preferable to provide a protective layer 403 in order to prevent this.
  • polyester or other flexible substrate such as polyethylene terephthalate or polybutylene terephthalate, or a flexible substrate such as glass or silicon. It is possible to use as a substrate.
  • the present embodiment does not depend on the material of the substrate as long as the element is formed.
  • a laminated structure with another metal such as titanium can be used in order to improve the adhesion to a power substrate using gold as an electrode, and chromium, cobalt, nickel, and the like can be used.
  • chromium, cobalt, nickel, and the like can be used as the electrode.
  • a metal other than gold can be used as the electrode.
  • conductive polymers such as polythiophene and polypyrrole and charge transfer complexes such as TTF-TCNQ can be used.
  • the purpose of the present embodiment is influenced by different materials of each electrode, provision of another material layer for improving the interface bonding between the semiconductor and the electrode, and thickness of the electrode. Not something.
  • the CNT-FET of this example includes a gate insulating layer, a semiconductor layer provided in contact with the gate insulating layer, a gate electrode which is in contact with the gate insulating layer but does not contact with the semiconductor layer, and A field effect transistor including a source electrode and a drain electrode provided in contact with at least one side of a conductor layer and sandwiching a gate electrode, wherein the bottom gate type field effect transistor includes a gate electrode provided on a substrate.
  • a top gate type field effect transistor in which the gate electrode is provided on the side opposite to the substrate with respect to the semiconductor layer can be similarly implemented, and is not influenced by the electrode arrangement! ,.
  • Example 1 Except for the P-type semiconductor layer, the n-type semiconductor layer and their protective layers, the procedure was the same as in Example 1. sand That is, a pattern of the gate electrode 102 was formed on the substrate 101, and the gate insulating layer 103 was formed on the gate electrode 102. Then, an output electrode 104, a positive power supply electrode 106, and a negative power supply electrode 109 were formed on the gate insulating layer 103. Then, as shown in Fig.
  • the CNTs are dropped in the undried state and some or all of the CNTs are pushed into the polymer, and the p-type CNT-FET semiconductor layer (applicable to 112) and the CNTs that have been converted to n-type — Formed FET semiconductor layer (113 applies).
  • Both the p-type and n-type semiconductor layers were approximately circular with a diameter of about 20-40 / zm.
  • the property conversion to the n-type was also performed at the same time, so that the n-type semiconductor layer particularly required a property transfer step.
  • Both the p-type semiconductor layer and the n-type semiconductor layer had a thickness of 0.3 to 2 m after drying.
  • the protective layer 403 was made of a photocurable polyimide resin for a nomination film (trade name “Pymel” manufactured by Asahi Kasei Select-Port Co., Ltd.), and had a thickness of 30 to 100 m.
  • the obtained field-effect transistor 100 exhibited a normal operation as in Example 1.
  • a gate electrode, a gate insulator, and a semiconductor (CNT) layer 201 were provided on a substrate (FIG. 4A).
  • PMMA was applied as a resist agent on the CNT 201, exposed to light and cured, and a protective mask 202 for countermeasures against dopants was provided (FIG. 4B).
  • the protection mask 202 was provided for the CNT-FET to be n-type.
  • the substrate was left at 200 ° C for 10 hours in a vacuum, and all the CNTs were converted into p-type carbon n-type.
  • the CNTs were taken out of the vacuum into the air and protected by a protective mask 202 for countermeasures against dopants to convert the CNT characteristics from n-type to p-type.
  • the dopant in the air corresponds to oxygen in the air.
  • Comparative Example 2 a conventional manufacturing method different from Comparative Example 1 will be described with reference to FIGS. 5A to 5C. This method is based on the method proposed in Non-Patent Document 4.
  • Example 2 In the same manner as in Example 1, an electrode, an insulator, and a semiconductor (CNT) 301 were provided on a substrate (FIG. 5A). Next, PMMA was applied as a resist agent on the CNT 301, and the resist was exposed to 'curing' and removed to provide a protective mask 302 for countermeasures against dopant (FIG. 5B). Note that, unlike Comparative Example 1, the protective mask 302 was provided for the p-type CNT-FET. Subsequently, lithium was vapor-deposited in a vacuum and the characteristics were changed to n-type P-type. Here, the characteristics of the FET provided with the protection mask 302 were maintained as p-type.
  • Comparative Example 2 has a larger number of steps for performing the characteristic transfer than that of Comparative Example 1 compared with Comparative Example 1.
  • the characteristic conversion is performed at the same time in the process of manufacturing the protective mask.
  • the compound used in Examples 1-2 which cannot be handled in the air, such as alkali metal and calcium, can be handled in the air. From these points, it is clear that Examples 1-2 can more easily manufacture circuits including p-type and n-type CNT-FETs on the same substrate than Comparative Example 2.
  • the present invention can be applied to various electronic devices, such as paper-like or sheet-like displays using switching elements, drive circuits, control circuits, and the like, portable devices using semiconductor circuit devices, disposable devices such as wireless IC tags, It can be used in recording devices or other electronic devices and other industrial fields, and its industrial applicability is very wide and large.

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Abstract

　本発明の電界効果トランジスタ(100)は、基板(101)上に形成されたゲート電極(102)と、ゲート電極(102)上に形成されたゲート絶縁層(103)と、ゲート絶縁層(103)上に形成されたソース電極(106,109)およびドレイン電極(104)と、ソース電極(106,109)およびドレイン電極(104)に接触して、それらの間に形成されたカーボンナノチューブを含むｎ型半導体層(108)と、ｎ型半導体層(108)上に形成されカーボンナノチューブが本来有するｐ型をｎ型に極性転換して固定するためのｎ型改質ポリマー層(110)とを含む。半導体保護層(110)形成と同時にＣＮＴの半導体特性転化を行うことで、工程を簡便なものとする。これにより、空気中でも安定なＣＮＴ−ＦＥＴ回路を提供できる。                                                                                 

Description

明 細 書
電界効果トランジスタ及び電気素子アレイ、並びにそれらの製造方法 技術分野
[0001] 本発明は、電界効果トランジスタ (FET)又は薄膜トランジスタ (TFT)に関して、特 に、カーボンナノチューブを含んだ半導体層を使用した FET及び電気素子アレイに 関する。
背景技術
[0002] 現在、フラットパネルディスプレイ分野で使用されて 、る電界効果トランジスタ (FET )又は薄膜トランジスタ (TFT)は、チャネルとして働く半導体をはさんで分離したソー ス電極とドレイン電極との間のスイッチングを、ゲート電極にかける電圧によって制御 している。現在実用化されている TFTデバイスは、アモルファスシリコン（a— Si)や低 温ポリシリコンを半導体とし、酸ィ匕シリコンゃ窒化シリコンをゲート絶縁層として使用し て ヽる。これらの技術を基盤としたディスプレイなどのデバイスを作製するためには、 高温での製造プロセスが多く必要とされている。
[0003] 一方で、フラットパネルディスプレイの技術発展の中、基板の軽量化、機械的柔軟 性、耐衝撃性又は省資源に対する要求も出てきている。しかし、基板としてこれら〖こ 有用なプラスチック板ゃ榭脂フィルムを、 200°Cを越える処理温度での製造工程で 使用するには制約がある。
[0004] 近年、半導体の性質を示す有機材料を利用する有機半導体電界効果トランジスタ
(有機 FET)も研究されている。有機材料を用いることで、従来の a— Siや低温ポリシリ コンを用 、た場合と比較してさらに低温のプロセスで薄膜デバイスを作製することが 可能となり、シリコン系を用いたプロセスで必要とされる高コストの設備を準備せずに 製造できることが期待される。また、高温工程なしに製造できるようになると、機械的フ レキシピリティがあるプラスチック板ゃ榭脂フィルムなどを基板として使用するのも容 易となり、シートライクな、又はペーパーライクなディスプレイや携帯機器などの実現 可能性もある。
[0005] ペンタセンなどの低分子系有機半導体を用いた有機 FETの場合、低温ポリシリコン 系半導体層に比べてチャネルのキャリア移動度が小さぐ約 0. 1— 3cm2/Vsの値 が得られている（例えば、非特許文献 1)。しかし、結晶粒界が増えたり結晶性が低下 したりするとキャリア移動度は小さくなり、 TFTとして実用的利用ができなくなる。
[0006] これに対して、炭素力 作製された導電性が非常に良好で強靱な性質を有するナ ノ構造からなるカーボンナノチューブ（CNT)を半導体層に用いた FET (CNT-FET )も報告されている。 CNT— FETは、チャネルのキャリア移動度が大きぐ約 1000— 1500cm2ZVs程度の値を得ている（例えば、非特許文献 5)。 CNTのキャリア移動 度が大きいという性質を利用して、特許文献 1では CNTを FETに利用することが提 案されている。
[0007] CNT— FETは、空気にー且さらした状態では p型特性を示すことが知られている。
また、真空加熱処理をしたりアルカリ金属処理をしたりすれば n型にできるが、酸素や 水分と触れると P型に戻ってしまう（非特許文献 2)。しかし、非特許文献 3には、ポリエ チレンィミンなどのイミン系ポリマーで CNTを処理すると、大気中でも安定な n型 CN T FETを作製できると提案されて 、る。
[0008] CNTを FETの半導体として用いる際には、 p型及び n型の双方を同一基板上に作 製できると回路設計上都合が良い。非特許文献 4には、ひとつの基板上に p型と n型 の CNTを配置し論理否定回路 (NOTゲイト）を作製する 2通りの方法が提案されて いる。非特許文献 4に提案されている作製方法のひとつは、 CNTを基板上の所定の 位置に配置して作製された回路に対し、 n型とすべき FETを光リソグラフ榭脂でバタ ーン付け保護した後、 200°C、 10時間真空加熱処理を行い、ー且、すべての CNT— FETを n型とし、次いで、 10— 3Τοπ:の酸素に 3分間接触させ、榭脂で保護されていな い FETを p型とし、 NOTゲイトを作製するものである。非特許文献 4に提案されている 別の作製方法は、 CNTを基板上の所定の位置に配置して作製された回路に対し、 p 型とすべき FETを光リソグラフ榭脂でパターン付け保護した後、カリウムを蒸着して榭 脂で保護されて 、な 、FETを n型とし、 NOTゲイトを作製するものである。
特許文献 1：特開 2003-17503号公報
非特許文献 l : C.D.Dimitrakopoulos ,J. Appl. Phys. 80、 pp.2501- 2508,(1996) 非特許文献 2 :V.Deryckeら, Appl. Phys. Lett. 80, pp.2773- 2775,(2002) 非特許文献 3 :Moonsub Shimら, J. Am. Chem. Soc. 123, pp.11512- 11513,(2001) 非特許文献 4:V.Deryckeら, Nano Lett. 1, pp.453- 456,(2001)
非特許文献 5 : S.Rosenblattら, Nano Lett. 2, pp.869- 872,(2002)
[0009] 上述のように、同一基板上に p型と n型の CNT— FETを含んだ回路を作製する際に は、非特許文献 4で提案されて ヽるように光リソグラフなどでのパターン付け保護と!/ヽ う複雑な工程に加えて、 p型 Zn型の特性転換という工程が必要となる。さらに、力リウ ムなどの金属で CNTを n型とする場合には、ソース電極とドレイン電極との間の漏れ 電流を小さくするために、カリウムの蒸着量を制御する必要も生じる。また、非特許文 献 4には述べられて 、な 、が、光リソグラフパターン付け保護の後カリゥムで n型へ特 性変換する場合に、大気力ゝらの保護被覆が必要となることは、非特許文献 2から明ら かである。この様に、同一基板上に p型と n型の CNT— FETを含んだ回路を製造する ための従来の方法では、 n型 CNTを作製するために長時間真空加熱と!/、う時間のか 力る工程を経る力、カリウムなどの金属を用いた場合に漏れ電流を小さくするための 工夫が必要とされ、カロえて、パターユング、特性転化、封止という全体を通すと複雑 な工程を必要とするなどの課題を有して 、た。
発明の開示
[0010] 本発明は、この従来の課題を解決するもので、従来よりも簡便な工程で同一基板上 に p型と n型の CNT-FETを含んだ回路を製造でき、空気中でも安定な電界効果トラ ンジスタ及び電気素子アレイを提供する。
[0011] 本発明の電界効果トランジスタは、基板上に形成されたゲート電極と、前記ゲート 電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電極 およびドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間に 形成されたカーボンナノチューブを含む n型半導体層と、前記 n型半導体層上に形 成された、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定す るための n型改質ポリマー層とを有する。
[0012] また本願発明の電気素子アレイは、基板と、前記基板上に形成された n型電界効 果トランジスタと p型電界効果トランジスタとを有する電気素子アレイであって、前記 n 型電界効果トランジスタは、前記基板上に形成されたゲート電極と、前記ゲート電極 上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電極および ドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間に形成さ れたカーボンナノチューブを含む n型半導体層と、前記 n型半導体層上に形成され た、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定するため の n型改質ポリマー層とを有し、前記 p型電界効果トランジスタは、前記基板上に形成 されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶 縁層上に形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイ ン電極に接触して、それらの間に形成されたカーボンナノチューブを含む p型半導体 層とを有する。
[0013] また本発明の電界効果トランジスタの製造方法は、基板上にゲート電極を形成する 工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に ソース電極およびドレイン電極を形成する工程と、前記ゲート絶縁層上であって前記 ソース電極とドレイン電極との間に、カーボンナノチューブを含む半導体層を形成す る工程と、前記半導体層上に前記カーボンナノチューブが本来有する p型を n型に極 性転換して固定するための n型改質ポリマー層をインクジェット法により吐出して形成 する工程とを有する。
[0014] また本発明の電気素子アレイの製造方法は、基板上に n型電界効果トランジスタと P型電界効果トランジスタとを有する電気素子アレイの製造方法であって、基板上に ゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層上にソース電極およびドレイン電極を形成する工程と、前記ゲート 絶縁層上であって前記ソース電極とドレイン電極との間に、カーボンナノチューブを 含む半導体層を形成する工程と、前記半導体層のうち n型とすべき半導体層上にの み、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定するため の n型改質ポリマー層をインクジェット法により吐出して形成する工程とを有する。 図面の簡単な説明
[0015] [図 1A]図 1Aは本発明の実施例 1における電界効果トランジスタの断面図。
[図 1B]図 1Bは図 1Aで構成される電気回路図。
[図 2]図 2は本発明の実施例 1における電界効果トランジスタの製造工程の概念図。 [図 3]図 3は本発明の実施例 2における電界効果トランジスタの断面図。
[図 4]図 4は従来例 1に示した電界効果トランジスタの製造工程の概念図。
[図 5]図 5は従来例 2に示した電界効果トランジスタの製造工程の概念図。
発明を実施するための最良の形態
[0016] 本発明の電界効果トランジスタは、基板上に形成されたゲート電極と、前記ゲート 電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電極 およびドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間に 形成されたカーボンナノチューブを含む n型半導体層と、前記 n型半導体層上に形 成された、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定す るための n型改質ポリマー層とを有する。これにより、空気中においても n型半導体層 は P型に反転することがなく、空気中にお 、ても安定なトランジスタ特性が得られる。
[0017] 前記 n型改質ポリマーは、イミン系窒素含有ポリマーであることが好ましい。前記イミ ン系窒素含有ポリマーとしては、ポリアルキレンィミンが好ましい。とくにポリエチレンィ ミン、ポリプロピレンィミン及びポリブチレンイミン力 選ばれる少なくとも一つであるこ とが好ましい。
[0018] 前記 n型半導体層の上に、さらに榭脂保護膜が形成されていてもよい。これにより 空気中の湿度の影響を防ぎ耐久性を向上できる。
[0019] 前記 n型改質ポリマーは、インクジェット法によって形成するのが好ましい。溶媒に 溶解したポリマーをインクジェット法により塗布することにより、微細な領域に正確に塗 布できる。
[0020] また本願発明の電気素子アレイは、基板と、前記基板上に形成された n型電界効 果トランジスタと p型電界効果トランジスタとを有する電気素子アレイであって、前記 n 型電界効果トランジスタは、前記基板上に形成されたゲート電極と、前記ゲート電極 上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電極および ドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間に形成さ れたカーボンナノチューブを含む n型半導体層と、前記 n型半導体層上に形成され た、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定するため の n型改質ポリマー層とを有し、前記 p型電界効果トランジスタは、前記基板上に形成 されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶 縁層上に形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイ ン電極に接触して、それらの間に形成されたカーボンナノチューブを含む P型半導体 層とを有する。これにより、空気中においても n型半導体層は p型に反転することがな ぐ P型半導体層はそのまま P型を維持するため、空気中においても安定なトランジス タ特性が得られる。
[0021] 前記 n型改質ポリマーは、イミン系窒素含有ポリマーであることが好ましい。前記イミ ン系窒素含有ポリマーとしては、ポリアルキレンィミンが好ましい。とくにポリエチレンィ ミン、ポリプロピレンィミン及びポリブチレンイミン力 選ばれる少なくとも一つであるこ とが好ましい。
[0022] 前記 n型半導体層の上に、さらに榭脂保護膜が形成されていてもよい。これにより 空気中の湿度の影響を防ぎ耐久性を向上できる。
[0023] 前記 n型改質ポリマーは、インクジェット法によって形成するのが好ましい。溶媒に 溶解したポリマーをインクジェット法により塗布することにより、微細な領域に正確に塗 布できる。
[0024] 前記 p型半導体層上にはィミン系窒素非含有ポリマーを形成することが好ましい。ィ ミン系窒素非含有ポリマーとしては、例えばポリメチルメタタリレート（PMMA)等のァ クリル樹脂、エポキシ榭脂、ポリオレフイン、ポリエステル、ポリカーボネート、ポリスチ レン、ポリアクリロニトリル、ポリフッ化ビ-リデン、ポリシアン化ビ-リデン、ポリビュルァ ルコールなどや、ゲート絶縁膜に使用可能な榭脂などを用いることができる。また、 C NTと電荷移動錯体を形成し CNTを p型にする榭脂でも良!、。
[0025] 前記 p型半導体層の上に、さらに榭脂保護膜が形成されていてもよい。これにより 空気中の湿度の影響を防ぎ耐久性を向上できる。
[0026] 前記 n型改質ポリマー及びイミン系窒素非含有ポリマーは、インクジェット法によつ て形成するのが好まし 、。溶媒に溶解したポリマーをインクジェット法により塗布する ことにより、微細な領域に正確に塗布できる。
[0027] また本発明の電界効果トランジスタの製造方法は、基板上にゲート電極を形成する 工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に ソース電極およびドレイン電極を形成する工程と、前記ゲート絶縁層上であって前記 ソース電極とドレイン電極との間に、カーボンナノチューブを含む半導体層を形成す る工程と、前記半導体層上に前記カーボンナノチューブが本来有する p型を n型に極 性転換して固定するための n型改質ポリマー層をインクジェット法により吐出して形成 する工程とを有する。これにより、 n型の CNT— FETを従来より簡便に精度良く製造 でき、空気中でも安定な CNT - FET回路を提供できる。
[0028] また本発明の電気素子アレイの製造方法は、基板上に n型電界効果トランジスタと P型電界効果トランジスタとを有する電気素子アレイの製造方法であって、基板上に ゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層上にソース電極およびドレイン電極を形成する工程と、前記ゲート 絶縁層上であって前記ソース電極とドレイン電極との間に、カーボンナノチューブを 含む半導体層を形成する工程と、前記半導体層のうち n型とすべき半導体層上にの み、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定するため の n型改質ポリマー層をインクジェット法により吐出して形成する工程とを有する。これ により、同一基板上に p型と n型の CNT— FETを含んだ回路を従来より簡便に製造で き、空気中でも安定な CNT— FET回路を提供できる。また、両半導体層を形成する のに高温を必要としないので、榭脂基板を使用することもできる。
[0029] なお、以上に述べた各手段又は構成は、本発明の趣旨を逸脱しない限り、互いに 組み合わせることが可能である。
[0030] 以下、本発明の実施例及び比較例について説明する。
[0031] (実施例 1)
以下、本発明の実施例 1として、一組の n型 FETと p型 FETとカゝらなる NOTゲイトを 含む電気素子アレイを作製する場合を例に図を用いて説明する。図 1Aは、本発明 の実施例 1における電界効果トランジスタで構成した回路例 (NOTゲイト）の概念断 面図である。図 1Bはその回路図である。図 1Aにおいて、 101は基板であり、 102は 回路内の p型及び n型 FETのゲート電極であり、 NOTゲイトの入力となる。ゲート電 極 102に入力した電圧は、 p型半導体層 105及び n型半導体層 108をスイッチングし 、正電源電極 106又は負電源電極 109のいずれかの電圧を出力電極 104に出力す る。 p型半導体層及び n型半導体層はカーボンナノチューブ (CNT)を用いた。ゲート 電極 102は、他の電極や半導体層とゲート絶縁層 103により絶縁されている。 p型半 導体層 105上には、ポリメチルメタタリレートからなる p型半導体保護層 107が形成さ れており、 n型半導体層 108上には、ポリエチレンイミンカもなる n型半導体保護層 11 0が形成されている。
[0032] なお、 p型半導体層 105を含む p型 FETにお!/、て、そのゲート電極、ソース電極、ド レイン電極は、それぞれゲート電極 102、ソース電極 106 (又は 104)、ドレイン電極 1 04 (又は 106)である。また、 n型半導体層 108を含む n型 FETにおいて、そのゲート 電極、ソース電極、ドレイン電極は、それぞれゲート電極 102、ソース電極 109 (又は 104)、ドレイン電極 104 (又は 109)である。
[0033] 次に、図 1A、 Bの NOTゲートの製造方法を、図 2A— Cとともに説明する。まず、図 1Aに示す基板 101上にゲート電極 102のパターンを形成し、その上にゲート絶縁膜 103を形成した。そしてゲート絶縁膜 103上に、正電源電極 106、負電源電極 109、 出力電極 104のパターンを形成した。ゲート絶縁膜 103は、耐電圧が不足しない範 囲で薄い方が好ましいが、作製の都合上、本例では lOOnmの厚さの SiOとした。正
2
•負電源電極と出力電極との間隔は、作製の都合上、本例では 1 μ mとしたが、バタ ーンが作製できるのなら任意に設定できる。また、出力電極の幅は配線の都合上、 本例では 50 mとした力 より細くしても FETは動作する。基板 101としては厚さ 0. 5 mmのポリイミドを用いた。ゲート、正電源、負電源の各電極としては、 CNTと接触す る部分の厚さが薄くなるようにして厚さ 0. 7- 1 μ mの金を用いた。
[0034] 次に、 CNTを溶剤中に分散したものを、正電源電極 106、負電源電極 109、出力 電極 104のパターンが形成された基板の全面に塗布し乾燥した。本実施例では、溶 剤としてジクロロメタンを選択した力 CNTが分散できれば他の溶剤も使用できる。ま た、本実施例では濃度を 2質量％としたが、この濃度も電極上に CNTが配置される 濃度であれば任意に選択できる。 CNTの分散は、超音波洗浄機で 5分間超音波を 力けることで行った。このようにして、正電源電極 106、負電源電極 109、出力電極 1 04のそれぞれの間に、半導体 (CNT)層 105、 108を配置した状態とした（図 2A)。 なお、図 2Aにおいて、正電源電極 106と出力電極 104との間、及び負電源電極 10 9と出力電極 104との間以外にも CNTが形成されているが省略している。省略された
CNTについては、電極間の距離が大きいため、実質的に半導体層としては作用しな い。また、各電極間の配線についても省略している。
[0035] 次に、 p型半導体保護剤としてのポリメチルメタタリレート (PMMA;平均分子量 4万
6千一 9万 3千)をトルエンに 7質量％溶解したインクと、 n型半導体保護剤として n型 改質ポリマーであるポリエチレンィミン (平均分子量 1万）をメタノールに 6質量％溶解 したインクを用意し、インクジェット法を用いて p型半導体保護層 404と n型半導体保 護層 405とを塗り分けた（図 2B)。p型半導体保護層 404と n型半導体保護層 405は
、どちらも、直径約 20— 40 mのほぼ円形状であった。このとき、ポリエチレンィミン の一部は半導体 (CNT)層に浸透し、 n型半導体保護層を形成すると同時に半導体
(CNT)層の n型への特性転化も行われる。したがって、特に特性転ィ匕のための工程 を設ける必要はない。 p型半導体保護層と n型半導体保護層とも、乾燥後に 6— 8 m程度の厚さとなった。また、本実施例では半導体保護剤を位置選択的に塗布する 簡便な方法としてインクジェット法を用いたが、他の選択的塗布が可能な方法を用い ても同様に作製可能である。本実施例は、半導体保護層形成と同時に CNTの半導 体特性転ィ匕を行うことで、工程を簡便にできる。最後に、素子全体の保護のための保 護層 403を設け、 CNT-FETで構成された回路を得た（図 2C)。保護層 403には、 ノッシベーシヨン膜用光硬化性ポリイミド樹脂 (旭化成エレクトロニクス株式会社製商 品名"パイメル"）を用い、厚さ 30— 100 mとした。
[0036] 得られた NOTゲイトに対し、正電源電極 106に + 2. 4V、負電源電極 109に— 2. 4 Vを印加した。入力電極 102に +4Vを印加したところ、出力電極 104の電圧は、 1 . 6Vとなり、また、入力電極に- 4Vを印加したところ、出力電極の電圧は + 1. 6Vと、 入出力の極性が反転し、論理否定演算ができた。なお、入力電圧の絶対値に対して 出力電圧の絶対値が小さいのは、本実施例のゲート絶縁膜を厚く設定したためであ る。
[0037] NOTゲイト回路が正負入力に対し正常に動作することから、回路を構成する CNT
FETの p型と n型の双方とも動作して 、ることが分力り、半導体保護層 404と 405に より p型と n型の CNT-FETを特性づけられたのが分かる。仮に、回路を構成する二 つの CNT— FETの極性が同じ場合、入力のひとつの極性に対しては正常動作する 力 逆極性に対しては出力力 ほぼ OVとなるからである。
[0038] 本実施例 1では、 NOTゲイトを回路例とした力 同一基板上に p型と n型の CNT— F ETを含んだ空気中でも安定な回路を簡便に製造でき、 NOTゲイト〖こ限定されるもの でなぐ論理否定の他に論理和や論理積、それらを組み合わせたのと等価な論理回 路のほかに、スイッチング回路としてマトリクス型パネルに組み込んだ表示回路の一 部や、情報記録や情報読み出し回路などにも利用できる。本実施例は、単一基板上 に多くの FET素子を設置する場合に特に好ましい製造方法であるので、これらの回 路を作製する際にとりわけ有効である。
[0039] 本実施例 1では、 PMMAを p型 CNT— FETの半導体保護層として用いた力 この PMMAは極性決定には寄与していないので省略し、保護層 403で兼用することも 可能である。但し、保護層 403を積層する際の機械的 ·熱的な半導体へのストレスや 、素子の使用 ·保存時の機械的 ·熱的なストレス力 保護するために、極性決定に寄 与しなくとも半導体保護層を設け緩衝作用を利用する方が好ましい。
[0040] なお、本実施例では空気中で取り扱われた p型の CNTを用いたので PMMAを p型 CNT— FETの保護層として用 、たが、真空加熱処理やアルカリ金属 ·アル力リ土類 金属処理、イミンゃイミドなどの含窒素官能基での処理などで n型とした CNTを用い て作製する場合には、 PMMAは n型 CNT— FETの保護層として用い得るのは、 PM MAが極性決定に寄与しな 、からである。
[0041] なお、本実施例では、 PMMAを p型半導体保護層として用いた力 極性決定に寄 与しない榭脂であれば同様の効果がある。例えば、ポリカーボネート、ポリスチレン、 ポリアクリロニトリル、ポリフッ化ビ-リデン、ポリシアン化ビ-リデン、ポリビュルアルコ ールなどや、ゲート絶縁膜に使用可能な榭脂などを用いることができる。また、 CNT と電荷移動錯体を形成し CNTを p型にする榭脂でも、 p型半導体保護層となる。
[0042] なお、本実施例では、 CNTを n型半導体に特性転化する半導体保護層としてポリ エチレンィミン [ (CH— C (CH=NH) H)—] (但し、 nは重合度を示す。）を用いた
2 n
力 他のイミン系榭脂でも使用可能である。イミン系榭脂では、ポリエチレンイミンは大 量に生産されているので入手が容易なので好ましいが、例えばポリプロピレンィミン ゃポリブチレンィミンなどのポリアルキレンイミンゃ他のイミン系榭脂も使用できる。
[0043] なお、本実施例では保護層 403を設けたが、保護層 403は存在しなくても FET動 作が可能である。そのため、回路以外の構成物もある素子内に回路を構成する場合 には、保護層 403を省略し、素子全体の保護措置で補うのも可能である。素子外部' 素子内部からの機械的な作用、素子構成要素間の熱膨張率の差異などの熱的な作 用、環境力 浸入したり素子構成時に含まれる化学物質による作用など力 FETが 劣化するのを防ぐために保護層 403を設けるのが好ま 、。
[0044] なお、本実施例では、基板としてポリイミドを用いた力 ポリエチレンテレフタレート ゃポリブチレンテレフタレートなどのポリエステルやその他のフレキシブル基板を用い ることも可能であるし、ガラスやシリコンなどフレキシブルでな 、ものを基板として用い るのは可能である。本実施例は、素子が形成されれば基板の材質について左右され るものではない。
[0045] なお、本実施例では、電極として金を用いた力 基板との密着性を向上させるため にチタンなど他金属との積層構造とすることも可能であるし、クロムやコバルト、ニッケ ルなど金以外の金属を電極として用いるのも可能である。また、金属に限らずポリチ ォフェンやポリピロールなどの導電性高分子や TTF— TCNQなどの電荷移動錯体も 用いることも可能である。また、各電極の材質をそれぞれ異なるものとすること、半導 体と電極との界面接合向上のために別の材料層を設けること、電極の厚さなど、本実 施例の主旨を左右するものではない。
[0046] なお、本実施例の CNT— FETは、ゲート絶縁層と、ゲート絶縁層と接触して設けた 半導体層と、ゲート絶縁層と接触するが半導体層とは接触しないゲート電極と、半導 体層の少なくとも一方の側に接触してゲート電極を挟むようにして設けたソース電極 とドレイン電極と、を含む電界効果トランジスタであって、ゲート電極を基板上に設け たボトムゲート型の電界効果トランジスタで説明したが、ゲート電極を半導体層に対し 基板とは反対側に設けたトップゲート型の電界効果トランジスタとしても、同様に実施 可能であり、電極配置にっ 、て左右されるものでな!、。
[0047] (実施例 2)
P型半導体層と n型半導体層とそれらの保護層以外は実施例 1と同様にした。すな わち、基板 101上にゲート電極 102のパターンを形成し、ゲート電極 102上にゲート 絶縁層 103を形成した。そしてゲート絶縁層 103上に、出力電極 104と正電源電極 1 06と負電源電極 109を作成した。その後、図 3に示すように、ポリメチルメタタリレート (PMMA;平均分子量 4万 6千一 9万 3千）をトルエンに 1質量％溶解したインクと、ポ リエチレンィミン (平均分子量 1万）をメタノールに 1. 5質量％溶解したインクを用意し 、インクジェット法を用いて p型半導体接触層 112 (PMMA層）と n型半導体接触層 1 13 (ポリエチレンイミン層）とを塗り分けた。これらのポリマーを塗布した後、未乾燥状 態のうちに CNTを落下させポリマー内に一部又は全部を押し込み、 p型 CNT— FET 半導体層（112が該当）と、 n型に特性転化した CNT— FET半導体層（113が該当） を形成した。 p型半導体層と n型半導体層はどちらも、直径約 20— 40 /z mのほぼ円 形状であった。このとき、 n型半導体層は CNTをポリエチレンィミンに接触させると同 時に n型への特性転化も行われるので、特に、特性転ィ匕工程を必要としな力つた。 p 型半導体層と n型半導体層とも、乾燥後に 0. 3— 2 mの厚さとなった。
[0048] 次に、素子全体の保護のための保護層 403を設け、 CNT-FETで構成された回 路を得た。保護層 403には、ノッシベーシヨン膜用光硬化性ポリイミド榭脂 (旭化成ェ レクト口-タス株式会社製商品名"パイメル"）を用い、厚さ 30— 100 mとした。
[0049] 得られた電界効果トランジスタ 100は実施例 1と同様に正常な動作を示した。
[0050] (比較例 1)
以下、比較例として従来の作製方法を図 4A— Cに従って説明する。この方法は、非 特許文献 4に提案の方法に基づ 、て 、る。
[0051] 実施例 1と同様にして基板上にゲート電極、ゲート絶縁体、半導体 (CNT)層 201 を設けた状態とした（図 4A)。次に、 CNT201上にレジスト剤として PMMAを塗布し 、露光'硬化'除去し、ドーパント対策用保護マスク 202を設けた (図 4B)。なお、保護 マスク 202は n型とする CNT— FETに対して設置した。続いて真空中で 200°C、 10 時間放置し、すべての CNTを p型カゝら n型に特性転ィ匕させた。さら〖こ、真空から空気 中に出し、ドーパント対策用保護マスク 202で保護されて 、な 、CNTを n型から p型 へ特性転化させた。この場合のドーパントは、空気中の酸素が相当する。
[0052] 次に、 p型と n型の CNT— FETが配置された回路を得た後、保護層 203を設けた（ 図 4C)。
[0053] このように、比較例 1は実施例 1一 2と比較して特性転ィ匕を 2度行うために工程数が 多くなつた。実施例 1一 2においては、保護マスクを作製する工程で特性転化も同時 に行われることに対して、比較例 1の n型へ転ィ匕する工程は、比較的時間がかかる。 これらの点から、実施例 1一 2の方が、同一基板上に p型と n型の CNT— FETを含ん だ回路を比較例 1よりも簡便に製造できることがわ力る。
[0054] (比較例 2)
以下、比較例 2として比較例 1と異なる従来の作製方法を図 5A-Cに従って説明す る。この方法は、非特許文献 4に提案の方法に基づいている。
[0055] 実施例 1と同様にして基板上に電極、絶縁体、半導体 (CNT) 301を設けた状態と した（図 5A)。次に、 CNT301上にレジスト剤として PMMAを塗布し、露光'硬化'除 去し、ドーパント対策用保護マスク 302を設けた（図 5B)。なお、保護マスク 302は比 較例 1と異なり、 p型とする CNT— FETに対して設置した。つづいて、真空中で力リウ ムを蒸着し P型カゝら n型に特性転ィ匕した。ここで、保護マスク 302が設けてある FETに ついては、 p型のまま特性が維持された。なお、本比較例では非特許文献 4にしたが つてカリウムをドーパントとして用いた力 他のアルカリ金属やカルシウムなどを使用し ても同様である。なお、ドーパントである金属を多量に蒸着すると、ドーパント金属に 電流が流れて CNT— FETの OFF電流が大きくなつてしまう原因となる。そのため、ド 一パントの蒸着量を最小限としなければならな 、。
[0056] 以上のようにして、 p型と n型の CNT— FETが配置された回路を得た後、保護層 30 3を設けた（図 5C)。このように、比較例 2は比較例 1よりも特性転ィ匕工程を短縮できる 力 実施例 1一 2と比較すると特性転ィ匕を行うために工程数が多い。実施例 1一 2に おいては、保護マスクを作製する工程で特性転化も同時に行われるカゝらである。また 比較例 2の n型へ転ィ匕する工程では、アルカリ金属やカルシウムなど空気中で取り扱 えない化合物を用いる力 実施例 1一 2で用いる化合物は、空気中でも取り扱える。 これらの点から、実施例 1一 2の方が、同一基板上に p型と n型の CNT— FETを含ん だ回路を比較例 2よりも簡便に製造できることがわ力る。
[0057] [産業上の利用可能性] 本発明は、種々の電子機器に応用でき、スイッチング素子や駆動回路や制御回路 などを使用したペーパーライク又はシート状などのディスプレイ、半導体回路装置を 使用した携帯機器、無線 ICタグなどの使い捨て機器、記録機器又は他の電子機器、 その他の産業分野に利用することができ、その産業上の利用可能性は非常に広く且 つ大きい。

Claims

請求の範囲
[1] 基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極に接触して、それらの間に形成されたカーボン ナノチューブを含む n型半導体層と、
前記 n型半導体層上に形成された、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定するための n型改質ポリマー層と、
を含む電界効果トランジスタ。
[2] 前記 n型改質ポリマーは、イミン系窒素含有ポリマーである請求項 1に記載の電界 効果トランジスタ。
[3] 前記イミン系窒素含有ポリマーは、ポリアルキレンィミンである請求項 2に記載の電 界効果トランジスタ。
[4] 前記ポリアルキレンイミンは、ポリエチレンィミン、ポリプロピレンィミン及びポリブチレ ンィミン力 選ばれる少なくとも一つである請求項 3に記載の電界効果トランジスタ。
[5] 前記 n型改質ポリマー層上に、さらに榭脂保護膜が形成されている請求項 1に記載 の電界効果トランジスタ。
[6] 前記 n型改質ポリマーは、インクジェット法によって形成されて 、る請求項 1に記載 の電界効果トランジスタ。
[7] 基板と、前記基板上に形成された n型電界効果トランジスタと p型電界効果トランジ スタとを有する電気素子アレイであって、
前記 n型電界効果トランジスタは、前記基板上に形成されたゲート電極と、前記ゲ ート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電 極およびドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間 に形成されたカーボンナノチューブを含む n型半導体層と、前記 n型半導体層上に 形成された、前記カーボンナノチューブが本来有する p型を n型に極性転換して固定 するための n型改質ポリマー層とを有し、
前記 P型電界効果トランジスタは、前記基板上に形成されたゲート電極と、前記ゲ ート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたソース電 極およびドレイン電極と、前記ソース電極およびドレイン電極に接触して、それらの間 に形成されたカーボンナノチューブを含む P型半導体層とを有する電気素子アレイ。
[8] 前記 n型改質ポリマーは、イミン系窒素含有ポリマーである請求項 7に記載の電界 効果トランジスタ。
[9] 前記イミン系窒素含有ポリマーは、ポリアルキレンィミンである請求項 8に記載の電 界効果トランジスタ。
[10] 前記ポリアルキレンイミンは、ポリエチレンィミン、ポリプロピレンィミン及びポリブチレ ンィミン力 選ばれる少なくとも一つである請求項 9に記載の電界効果トランジスタ。
[11] 前記 n型改質ポリマー層上に、さらに榭脂保護膜が形成されている請求項 7に記載 の電界効果トランジスタ。
[12] 前記 n型改質ポリマーは、インクジェット法によって形成されている請求項 7に記載 の電界効果トランジスタ。
[13] 前記 p型半導体層上に、イミン系窒素非含有ポリマーよりなる保護層が形成されて いる請求項 7に記載の電気素子アレイ。
[14] 前記イミン系窒素非含有ポリマーは、アクリル榭脂、エポキシ榭脂、ポリオレフイン、 ポリエステル、ポリカーボネート、ポリスチレン、ポリアクリロニトリル、ポリフッ化ビ -リデ ン、ポリシアン化ビニリデン、ポリビニルアルコール力も選ばれる少なくとも一つである 請求項 13に記載の電気素子アレイ。
[15] 前記 n型改質ポリマー及び前記イミン系窒素非含有ポリマーは、インクジェット法に よって形成されて 、る請求項 13に記載の電気素子アレイ。
[16] 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にソース電極およびドレイン電極を形成する工程と、 前記ゲート絶縁層上であって前記ソース電極とドレイン電極との間に、カーボンナノ チューブを含む半導体層を形成する工程と、
前記半導体層上に前記カーボンナノチューブが本来有する p型を n型に極性転換 して固定するための n型改質ポリマー層をインクジェット法により吐出して形成するェ 程と、
を含む電界効果トランジスタの製造方法。
[17] 前記 n型改質ポリマーは、イミン系窒素含有ポリマーである請求項 16に記載の電界 効果トランジスタの製造方法。
[18] 前記イミン系窒素含有ポリマーは、ポリアルキレンィミンである請求項 17に記載の 電界効果トランジスタの製造方法。
[19] 前記ポリアルキレンイミンは、ポリエチレンィミン、ポリプロピレンィミン及びポリブチレ ンィミン力も選ばれる少なくとも一つである請求項 18に記載の電界効果トランジスタ の製造方法。
[20] 基板上に n型電界効果トランジスタと p型電界効果トランジスタとを有する電気素子 アレイの製造方法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にソース電極およびドレイン電極を形成する工程と、 前記ゲート絶縁層上であって前記ソース電極とドレイン電極との間に、カーボンナノ チューブを含む半導体層を形成する工程と、
前記半導体層のうち n型とすべき半導体層上にのみ、前記カーボンナノチューブが 本来有する P型を n型に極性転換して固定するための n型改質ポリマー層をインクジ エツト法により吐出して形成する工程と、
を含む電気素子アレイの製造方法。
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