WO2005052606A1 - デジタルｑｐ検波装置、該装置を備えたスペクトラムアナライザ、およびデジタルｑｐ検波方法 - Google Patents

デジタルｑｐ検波装置、該装置を備えたスペクトラムアナライザ、およびデジタルｑｐ検波方法 Download PDF

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Michiaki Arai
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Advantest Corporation
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    • G01R19/2506—Arrangements for conditioning or analysing measured signals, e.g. for indicating peak values ; Details concerning sampling, digitizing or waveform capturing
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R29/0864—Measuring electromagnetic field characteristics characterised by constructional or functional features
    • G01R29/0892—Details related to signal analysis or treatment; presenting results, e.g. displays; measuring specific signal features other than field strength, e.g. polarisation, field modes, phase, envelope, maximum value

Definitions

  • the present invention relates to digital brightening of a detector. Itoda 1
  • QP detection quadsi-peak detection section composed of analog circuits.
  • QP detection is a detection method determined by the CISPER standard, and is used for EMC measurement.
  • the QP detector functions as a charging circuit when the output voltage Vo is higher than the input voltage Vi, and functions as a discharging circuit when the input voltage Vi is higher than the output voltage Vo.
  • Patent Document 1 Japanese Unexamined Patent Publication No. Hei 5 _ 1 368 883 discloses a detection circuit provided with an analog circuit element (resistance, capacity) in a detection circuit. ) It is described in.
  • an object of the present invention is to digitize a QP detector.
  • a digital QP detection apparatus for detecting an input signal and outputting a detection signal, wherein the digital QP detector records an input digital data, and a digital A first multiplier for multiplying the data by a first coefficient and outputting the data; a second multiplier for multiplying the digital data recorded in the register by a second coefficient and outputting the result; An adder for adding the output, a level comparing means for comparing the level of the input signal with the level of the detection signal, and a digital data to be given to the register based on a result of the comparison by the level comparing means.
  • a first switch as an output of the second multiplier is provided, and a detection signal is generated based on the output of the first switch.
  • a digital QP detector that detects an input signal and outputs a detected signal.
  • the input digital data is recorded.
  • the first multiplier multiplies the digital data recorded in the register by a first coefficient and outputs the result.
  • the second multiplier multiplies the digital data recorded in the register by a second coefficient and outputs the result.
  • the adder adds the input signal and the output of the first multiplier.
  • the level comparing means compares the level of the input signal with the level of the detection signal.
  • the first switch uses the digital data to be given to the register as the output of the adder or the output of the second multiplier based on the comparison result by the level comparing means.
  • the digital QP detector configured as described above can be configured to include a third multiplier that generates a detection signal by multiplying the output of the first switch by a third coefficient.
  • the third coefficient can be a value obtained by subtracting the first coefficient from 1.
  • the first switch is (I) If the level of the input signal is higher than the level of the detection signal, the digital data given to the register is used as the output of the adder. (Ii) If the level of the input signal is lower than the level of the detection signal.
  • the signal based on the output of the first switch can be configured as follows: Is recorded every predetermined period. And a second switch for setting the reciprocal of a predetermined period to a data rate of the input signal or a rate smaller than the data rate of the input signal based on a comparison result by the level comparing means.
  • the second switch can: (i) If the level of the input signal is higher than the level of the detection signal, determine the reciprocal of a predetermined cycle and (Ii) If the level of the input signal is lower than the level of the detection signal, the reciprocal of the predetermined period is set to a rate smaller than the data rate of the input signal.
  • the spectrum analyzer can be configured to include the digital QP detector configured as described above. Further, the spectrum analyzer includes a power signal conversion unit that converts a signal to be measured into a power signal, a digital QP detector configured as described above that detects the power signal and outputs a detection signal, An extreme value detecting means for detecting an extreme value can be provided. According to another aspect of the present invention, there is provided a digital QP detection method for detecting an input signal and outputting a detection signal, wherein: a recording step of recording the input digital data; and a recording step in the recording step.
  • the detection signal is configured to be generated.
  • FIG. 1 is a block diagram showing a configuration of a spectrum analyzer 1 having a QP detector 20 according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the QP detector 20.
  • FIG. 3 is a diagram showing a waveform of the power signal Vi and a waveform of the detection signal Vo.
  • FIG. 4 is a diagram partially showing the configuration of the QP detector 20 for explaining the operation of the QP detector 20 from time t0 to t1.
  • FIG. 5 is a diagram showing waveforms of a power signal Vi and a detection signal Vo for explaining the operation of the QP detector 20 from time t0 to time t1.
  • FIG. 6 is a diagram partially showing the configuration of QP detector 20 for explaining the operation of QP detector 20 after time t1.
  • FIG. 7 is a diagram showing the waveforms of the power signal Vi and the detection signal Vo for explaining the operation of the QP detector 20 after time t1.
  • FIG. 1 is a block diagram showing a configuration of a spectrum analyzer 1 including a QP detector 20 according to an embodiment of the present invention.
  • the spectrum analyzer 1 includes a power signal converter 10, a QP detector 20, a peak detector (extreme value detection means) 30, and a display 40.
  • the power signal converter 10 converts the signal to be measured into a power signal and outputs it.
  • the power signal output section 10 is composed of athens (attenuator) 102, oscillator 104, mixer 106, A / D converter 108, oscillator 110, 90-degree phase converter 1 1 1, mixer 1 1 2 I, 1 1 2 Q, mouth-to-pass fill 1 Athens Attenuator (Attenuator) 102, which has a power converter and a power converter, attenuates the level of the signal under measurement.
  • the oscillator 104 outputs a signal having a predetermined local frequency.
  • Mixer 106 mixes the signal output from Athens Attenuator (attenuator) 102 with the local frequency signal output from oscillator 104 to output an IF (intermediate frequency) signal .
  • the 8/0 converter 108 converts an IF signal, which is an analog signal, into a digital signal.
  • the oscillator 110 outputs a signal having a predetermined orthogonal conversion frequency.
  • the 90-degree phase converter 111 shifts the phase of the signal of the orthogonal transform frequency output from the oscillator 110 by 90 degrees and outputs the shifted signal.
  • the mixer 112I mixes the output of the AZD converter 108 with the signal of the orthogonal transform frequency output from the oscillator 110, and outputs the mixed signal.
  • Mixer 112Q mixes the output of A / D converter 108 and the signal output from 90 degree phase converter 111 to output.
  • the orthogonal transformation is performed by the mixers 112 I and 112 Q.
  • the high-frequency component of the output of the mixer 1 12 I is cut by the low-pass filter 114 I, and the high-frequency component of the output of the mixer 112 Q is cut by the 1-pass filter 114 Provided to the switching section 1 16.
  • the power converter 1 16 receives the I signal from the low-pass filter 114 I and the Q signal from the low-pass filter 114 Q, calculates I signal 2 + Q signal 2, and calculates the power of the signal to be measured. Ask for.
  • the power converter 1 16 outputs the obtained power as a power signal Vi.
  • the QP detector 20 detects the power signal Vi output from the power signal converter 10 and outputs a detection signal Vo.
  • FIG. 2 is a block diagram showing a configuration of the QP detector 20.
  • the QP detector 20 includes a comparator (level comparing means) 202, a first switch 204, a second switch 206, an adder 208, It has a register 210, a first multiplier 212, a second multiplier 214, a third multiplier 216, a frequency divider 218, and a latch 220.
  • the comparator (level comparing means) 202 compares the level (voltage) of the power signal Vi with the level (voltage) of the detection signal Vo. The comparison result is transmitted to the first switch 204 and the second switch 206.
  • the waveform of the power signal Vi is a sawtooth waveform. That is, at time t O, the level instantaneously increases from VI to V2. Thereafter, it decreases linearly to VI until time t2. After that, keep level VI. At this time, the level (voltage) of the detection signal Vo increases linearly from time t0 to t1 (where t1 ⁇ t2), and reaches a level V3. . After the time t1, the level (voltage) of the detection signal Vo decreases after maintaining a constant value for a certain period of time (N / fs, where fs is the input data rate [Hz]). Repeat the movement of keeping the value.
  • the first switch 204 has terminals 204a, 204b, and 204c.
  • Terminal 204a is connected to the output side of adder 208.
  • the terminal 204b is connected to the output side of the second multiplier 214.
  • Terminal 204c is Connected to the input side of register 210 and the input side of the second multiplier 216.
  • the first switch 204 connects the terminal 204a to the terminal 204c.
  • the second switch 206 has terminals 206a ⁇ 206b and 206c.
  • Terminal 206a is a terminal that outputs a signal at the input data rate (the sampling frequency of the power signal Vi).
  • Terminal 206 b is connected to frequency divider 218.
  • Terminal 206c is connected to latch 220. The second switch 206 connects the terminal 206 a to the terminal 206 c when the power signal Vi is larger than the detection signal Vo.
  • the clock frequency given to the latch 220 becomes the input data rate. If the power signal Vi is less than the detection signal Vo, connect the terminals 206b and 206c. Thus, the clock frequency given to the latch 220 is [input data rate] / N.
  • the adder 208 adds the power signal Vi and the output of the first multiplier 212 and outputs the result.
  • Register 210 records the input digital data.
  • the first multiplier 2 12 receives the digital data recorded in the register 210. Is read out and multiplied by the first coefficient (gainl) and output.
  • the second multiplier 2 14 reads out the digital data recorded in the register 210 and multiplies it by a second coefficient (gain2) and outputs the result.
  • the third multiplier 216 multiplies the signal output from the terminal 204 c of the first switch 204 by a third coefficient and outputs the result.
  • the 1st coefficient is 1-gainl.
  • the output of the third multiplier 2 16 is recorded in the latch 220 and is further output from the latch 220 to become the detection signal Vo.
  • the frequency divider 2 18 outputs the signal of the input data rate to the terminal 206 b with a frequency of 1 ZN (N is, for example, 100).
  • the latch 220 receives the signal output from the terminal 204c of the first switch 204 via the third multiplier 216 and records it.
  • the recorded signal is updated at every predetermined cycle which is the reciprocal of the given clock frequency.
  • the recorded signal is output and becomes a detection signal Vo.
  • the peak detector 30 detects the peak (maximum value) of the detection signal output from the QP detector 20.
  • the display 40 displays the peak detected by the peak detector 30 as a graph or the like.
  • the signal to be measured is provided to the power signal converter 1o. After the level of the signal to be measured is attenuated by Athens 102, the signal is mixed by the mixer 106 with the local frequency signal output by the oscillator 104 to become an IF signal. The IF signal is converted to a digital signal by the A / D converter 108.
  • the output of the A / D converter 108 is mixed with the signal of the orthogonal transform frequency by the mixer 112I, and the high-frequency component is cut by the one-pass filter 114I to become an I signal.
  • the output of the A / D converter 108 is mixed with the signal output from the 90-degree phase converter 111 by the mixer 112Q, and the high-frequency component is mixed by the mouth-pass filter 114Q. It is cut and becomes the Q signal.
  • the power converter 1 16 calculates the signal 2 + Q signal 2 to determine the power of the signal to be measured.
  • the power converter 1 16 outputs the obtained power as a power signal Vi.
  • the power signal Vi has a sawtooth waveform as shown in FIG.
  • FIG. 4 is a diagram partially showing the configuration of QP detector 20 for explaining the operation of QP detector 20 from time t0 to t1.
  • FIG. 5 is a diagram showing waveforms of the power signal Vi and the detection signal Vo, and shows the waveform from time t0 to t1 by a solid line.
  • the comparator 202 compares the level (voltage) of the power signal Vi with the level (voltage) of the detection signal Vo. Referring to FIG. 5, at time t0, power signal Vi is at level (voltage) V2, and detection signal Vo is at level (voltage). Pressure) VI.
  • the result of this comparison is sent to the first switch 204 and the second switch 206.
  • the first switch 204 connects the terminal 204a to the terminal 204c.
  • the digital data input to the register 210 is read out by the first multiplier 212 and multiplied by the first coefficient (gainl).
  • the output of the first multiplier 211 is added to the power signal Vi by the adder 208.
  • the output of the adder 208 is given to the register 210.
  • the digital data supplied to the register 210 is multiplied by a third coefficient (1-gainl) by the third multiplier 216 and recorded in the latch 220.
  • the second switch 206 connects the terminal 206a to the terminal 206c. Therefore, the clock frequency given to the latch 220 becomes the input data rate.
  • the digital data recorded in the latch 220 is output as a detection signal Vo.
  • data recorded in latch 220 is a kind of positive feedback circuit (register 210, first multiplier 212, and adder 208). (See Fig. 4), the level increases linearly. That is, the operation as a charging circuit is performed.
  • the power signal Vi has a sawtooth waveform, and its level decreases linearly. Until the time t1, [power signal Vi]> [detection signal Vo], the above operation continues. Next, the operation of QP detector 20 after time t1 will be described.
  • FIG. 6 is a diagram partially illustrating the configuration of QP detector 20 for explaining the operation of QP detector 20 after time t1.
  • FIG. 7 is a diagram showing the waveforms of the power signal Vi and the detection signal Vo, and shows the waveform after time t1 by a solid line.
  • the comparator 202 compares the level (voltage) of the power signal Vi with the level (voltage) of the detection signal Vo. Referring to FIG. 7, at time t1, power signal Vi is at level (voltage) V3, and detection signal Vo is at level (voltage) V3. Therefore, at a point in time when the time t1 is slightly exceeded, [power signal Vi] is equal to [detection signal Vo]. The result of this comparison is sent to the first switch 204 and the second switch 206.
  • the first switch 204 connects the terminal 204 b to the terminal 204 c. Then, referring to FIG. 6, the digital data input to the register 210 is read out by the second multiplier 214 and multiplied by the second coefficient (gain2). The output of the second multiplier 214 is given to the register 210. Further, the digital data given to the register 210 is multiplied by a third coefficient (1-gainl) by a third multiplier 216, and is recorded in the latch 220. The second switch 206 connects the terminal 206 b to the terminal 206 c. Therefore, the clock frequency given to the latch 220 is [input data rate] ZN. The digital data recorded in the latch 220 is output as a detection signal Vo. Referring to FIG.
  • the data recorded in the latch 220 corresponds to the output of a kind of discharge circuit composed of the register 210 and the second multiplier 214. See figure), the level is decreasing. However, since the data recorded in the latch 222 is updated every time N / [input data rate], a constant value is set for a fixed time (NZ fs, where fs: input data rate) Hz]), then decrease, and then keep a constant value for a certain period of time. And approach level VI. On the other hand, since the power signal Vi has a saw-tooth waveform, the level decreases linearly. Therefore, after the time t1, the power signal Vi is equal to the detected signal Vo, and the above operation is continued.
  • the clock frequency given to the latch 220 is set to [input data rate] (N) and is smaller than the input data rate because the second multiplier 2 when the input data rate is changed. This is because the number of bits handled by the second multiplier 21 1 is reduced by increasing the amount of change of the second coefficient (gain2) in 14.
  • fs Input data rate [Hz]
  • T1 charge time constant [sec]
  • T2 discharge time constant [sec].
  • the second coefficient (gain2) is the data rate; when fs is changed from 2.4 MHz to 24 kHz, the fourth decimal place is the same 9 but the fifth decimal place is the same. Differs from the value. Therefore, in response to changing the data rate fs from 2.4 MHz to 24 kHz, the second The coefficient (gain2) should be such that the second multiplier 2 14 can handle the fifth to sixth decimal places. Therefore, the number of bits handled by the second multiplier 2 14 can be reduced.
  • the peak (maximum value) of the detection signal Vo output from the QP detector 20 is detected by the peak detector 30.
  • the display 40 displays the peak detected by the peak detector 30 as a graph or the like.
  • the level of the power signal Vi and the level of the detection signal Vo are compared by the comparator 202.
  • the first switch 204 connects the terminal 204a to the terminal 204c.
  • a kind of positive feedback circuit is constituted by the register 210, the first multiplier 212 and the adder 208. Therefore, the operation as a charging circuit is performed. If the level of the power signal Vi is lower than the level of the detection signal Vo, the first switch 204 connects the terminal 204 b to the terminal 204 c.
  • a kind of discharge circuit is constituted by the resistor 210 and the second multiplier 214. Therefore, an operation as a discharge circuit is performed.
  • the function as a charging circuit [power signal Vi level]> [the level of the detection signal Vo]) and the function as a discharging circuit ([Power signal Vi level] ⁇ [detection signal Vo level])
  • QP detection can be performed.
  • the comparator 202, the adder 208, the register 210, the first multiplier 212 and the second multiplier 214 are digital circuit elements. Since it is a detector, the digitization of the QP detector can be achieved.
  • the level of the power signal Vi and the level of the detection signal Vo are compared by the comparator 202.
  • the second switch 206 connects the terminal 206 a to the terminal 206 c.
  • the clock frequency applied to the latch 220 becomes the input data rate fs.
  • the second switch 206 connects the terminal 206 b to the terminal 206 c.
  • the QP detector 20 functions as a discharge circuit
  • the clock frequency given to the latch 220 becomes smaller than the input data rate fs.
  • the amount of change in the second coefficient (gain2) in the second multiplier 214 can be increased. Therefore, the number of bits handled by the second multiplier 2 14 can be reduced.

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Abstract

　ＱＰ検波部をデジタル化する。入力信号である電力信号Viを検波して検波信号Voを出力するデジタルＱＰ検波器２０であって、入力されたデジタルデータを記録するレジスタ２１０と、レジスタ２１０に記録されたデジタルデータに第一係数を乗じて出力する第一乗算器２１２と、レジスタ２１０に記録されたデジタルデータに第二係数を乗じて出力する第二乗算器２１４と、電力信号Viと第一乗算器２１２の出力とを加算する加算器２０８と、電力信号Viのレベルと検波信号Voのレベルとを比較する比較器２０２と、比較器２０２による比較結果に基づき、レジスタ２１０に与えるデジタルデータを加算器２０８の出力（Vi＞Vo）または第二乗算器２１４の出力（Vi＜Vo）とする第一スイッチ２０４とを備え、第一スイッチ２０４の出力が第三乗算器２１６およびラッチ２２０を介して、検波信号Voとして出力される。

Description

デジタル Q P検波装置、
該装置を備えたスぺク トラムアナライザ、 およびデジ夕ル Q P検波方法
技術分野
本発明は、 検波器のデジタル明化に関する。 糸田 1
背景技術
書
従来より、 スペク トラム ·アナライザは、 アナログ回路により構成 された Q P検波（準尖頭値検波）部を備えている。 Q P検波は、 CISPER 規格により決められた検波方式であり、 E M C測定に使用される。
Q P検波部は、 入力電圧 Viよりも出力電圧 Voが高い場合には充電 回路となり、 出力電圧 Voよりも入力電圧 Viが高い場合には放電回路 となる。
なお、 Q P検波を行なうためのものではないが、 検波回路にアナ口 グの回路素子（抵抗、キャパシ夕）を備えているものが特許文献 1 (特 開平 5 _ 1 3 6 8 8 3号公報） に記載されている。
しかしながら、 スペク トラム ' アナライザにおいては、 中間周波数 信号を処理する部分をデジタル化する動きが進んでいる。 そこで、 Q P検波部もまたデジタル化したいが、 どのようにしてデジタル回路素 子で Q P検波部を構成するかが問題である。 そこで、 本発明は、 Q P検波部のデジタル化を課題とする。
発明の開示
本発明の一態様によれば、 入力信号を検波して検波信号を出力する デジタル Q P検波装置であって、 入力されたデジタルデ一夕を記録す るレジス夕と、 レジス夕に記録されたデジタルデータに第一係数を乗 じて出力する第一乗算器と、 レジス夕に記録されたデジタルデ一夕に 第二係数を乗じて出力する第二乗算器と、 入力信号と第一乗算器の出 力とを加算する加算器と、 入力信号のレベルと検波信号のレベルとを 比較するレベル比較手段と、レベル比較手段による比較結果に基づき、 レジス夕に与えるデジタルデ一夕を加算器の出力または第二乗算器の 出力とする第一スィッチとを備え、 第一スィッチの出力に基づき検波 信号が生成されるように構成される。 上記のように構成されたデジタル Q P検波装置によれば、 入力信号 を検波して検波信号を出力するデジタル Q P検波装置が提供される。 レジス夕は、入力されたデジタルデータを記録する。第一乗算器は、 レジス夕に記録されたデジタルデータに第一係数を乗じて出力する。 第二乗算器は、 レジス夕に記録されたデジタルデータに第二係数を乗 じて出力する。加算器は、入力信号と第一乗算器の出力とを加算する。 レベル比較手段は、 入力信号のレベルと検波信号のレベルとを比較す る。 第一スィッチは、 レベル比較手段による比較結果に基づき、 レジ ス夕に与えるデジタルデータを加算器の出力または第二乗算器の出力 とする。そして、第一スィツチの出力に基づき検波信号が生成される。 上記のように構成されたデジタル Q P検波装置 (こよれば、 第一スィ ツチの出力に第三係数を乗じて検波信号を生成する第三乗算器を備え るように構成できる。 上記のように構成されたデジタル Q P検波装置によれば、 第三係数 は 1から第一係数を減じた値とすることができる。 上記のように構成されたデジタル Q P検波装置によれば、 第一スィ ツチは、 （ i )入力信号のレベルが検波信号のレベルより大きい場合は、 レジス夕に与えるデジタルデ一夕を加算器の出力とする、 （ i i )入力 信号のレベルが検波信号のレベル未満であれば、 レジス夕に与えるデ ジ夕ルデ一夕を第二乗算器の出力とする、 ように構成できる。 上記のように構成されたデジタル Q P検波装置によれば、 第一スィ ツチの出力に基づく信号を記録し、 所定の周期ごとに更新するラッチ と、 レベル比較手段による比較結果に基づき、 所定の周期の逆数を、 入力信号のデータレ一トまたは入力信号のデータレートよりも小さい レ一トとする第二スィツチとを備えるように構成できる。 上記のように構成されたデジタル Q P検波装置によれば、 第二スィ ツチは、 （ i )入力信号のレベルが検波信号のレベルより大きい場合は、 所定の周期の逆数を、入力信号のデ一タレ一トとする、 （ i i )入力信 号のレベルが検波信号のレベル未満であれば、 所定の周期の逆数を、 入力信号のデ一夕レートよりも小さいレートとする、 ように構成でき また、 スペクトラムアナライザは、 上記のように構成されたデジ夕 ル Q P検波装置を備えるように構成できる。 さらに、 スペク トラムアナライザは、 測定対象信号を電力信号に変 換する電力信号変換手段と、 電力信号を検波して検波信号を出力する 上記のように構成されたデジタル Q P検波装置と、 検波信号の極値を 検出する極値検出手段とを備えるように構成できる。 本発明の他の態様によれば、.入力信号を検波して検波信号を出力す るデジタル Q P検波方法であって、 入力されたデジタルデ一夕を記録 する記録工程と、 当該記録工程において記録されたデジタルデータに 第一係数を乗じて出力する第一乗算工程と、 前記記録工程において記 録されたデジタルデータに第二係数を乗じて出力する第二乗算工程と、 前記入力信号と前記第一乗算工程における出力とを加算する加算工程 と、 前記入力信号のレベルと前記検波信号のレベルとを比較するレべ ル比較工程と、 当該レベル比較工程における比較結果に基づき、 前記 記録工程において記録される前記デジタルデ一夕を前記加算工程にお ける出力または前記第二乗算工程における出力とする切換工程と、 を 備え、 当該切換工程の出力結果に基づき前記検波信号が生成されるよ うに構成される。
図面の簡単な説明
第 1図は、 本発明の実施形態にかかる Q P検波器 2 0を備えたスぺ クトラム ■アナライザ 1の構成を示すプロック図である。 第 2図は、 Q P検波器 2 0の構成を示すプロック図である。
第 3図は、 電力信号 Viの波形および検波信号 Voの波形を示す図で ある。
第 4図は、 時間 t 0から t 1までの Q P検波器 2 0の動作を説明す るための、 Q P検波器 2 0の構成を部分的に示した図である。
第 5図は、 時間 t 0から t 1までの Q P検波器 2 0の動作を説明す るための、 電力信号 Viおよび検波信号 Voの波形を示す図である。 第 6図は、時間 t 1以後の Q P検波器 2 0の動作を説明するための、 Q P検波器 2 0の構成を部分的に示した図である。
第 7図は、時間 t 1以後の Q P検波器 2 0の動作を説明するための、 電力信号 Viおよび検波信号 Voの波形を示す図である。
発明を実施するための最良の形態 以下、 本発明の実施形態を図面を参照しながら説明する。 第 1図は、 本発明の実施形態にかかる Q P検波器 2 0を備えたスぺ クトラム 'アナライザ 1の構成を示すプロック図である。 スぺクトラ ム ·アナライザ 1は、 電力信号変換部 1 0、 Q P検波器 2 0、 ピーク 検出器 （極値検出手段） 3 0、 表示器 4 0を備える。 電力信号変換部 1 0は、 測定対象信号を電力信号に変換して出力す る。 電力信号出力部 1 0は、 アツテネ一夕 （減衰器） 1 0 2、 発振器 1 0 4、 ミキサ 1 0 6、 A/D変換器 1 0 8、 発振器 1 1 0、 9 0度 位相変換器 1 1 1、 ミキサ 1 1 2 I、 1 1 2 Q、 口一パスフィル夕 1 1 4 1、 1 1 4 Q、 電力変換部 1 1 6を有する アツテネ一夕 （減衰器） 1 0 2は、 測定対象信号のレベルを減衰さ せる。 発振器 1 0 4は、 所定のローカル周波数の信号を出力する。 ミ キサ 1 0 6は、 アツテネ一夕 （減衰器） 1 0 2が出力した信号を、 発 振器 1 0 4が出力したローカル周波数の信号と混合して、 I F (中間 周波数） 信号を出力する。 八/0変換器 1 0 8は、 アナログ信号であ る I F信号を、 デジタル信号に変換する。 発振器 1 1 0は、 所定の直 交変換周波数の信号を出力する。 9 0度位相変換器 1 1 1は、 発振器 1 1 0の出力した直交変換周波数の信号の位相を 9 0度移動させて出 力する。 ミキサ 1 1 2 Iは、 AZD変換器 1 0 8の出力と、 発振器 1 1 0の出力した直交変換周波数の信号とを混合して出力する。 ミキサ 1 1 2 Qは、 A/D変換器 1 0 8の出力と、 9 0度位相変換器 1 1 1 の出力した信号とを混合して出力する。 ミキサ 1 1 2 Iおよび 1 1 2 Qにより直交変換がなされる。 ミキサ 1 1 2 Iの出力はローパスフィ ル夕 1 1 4 Iにより高周波成分が力ッ トされ、 ミキサ 1 1 2 Qの出力 は口一パスフィル夕 1 1 4 Qにより高周波成分がカツ トされ、 電力変 換部 1 1 6に与えられる。 電力変換部 1 1 6は、 ローパスフィル夕 1 1 4 Iから I信号を、 ローパスフィル夕 1 1 4 Qから Q信号を受け、 I信号2 + Q信号2を演算して、測定対象信号の電力を求める。電力変 換部 1 1 6は、 求めた電力を電力信号 Viとして出力する。
Q P検波器 2 0は、電力信号変換部 1 0の出力する電力信号 Viを検 波して検波信号 Vo を出力する。 第 2図は、 Q P検波器 2 0の構成を 示すブロック図である。 Q P検波器 2 0は、 比較器（レベル比較手段） 2 0 2、 第一スイッチ 2 0 4、 第二スイッチ 2 0 6、 加算器 2 0 8、 レジス夕 2 1 0、 第一乗算器 2 1 2、 第二乗算器 2 1 4、 第三乗算器 2 1 6、 分周器 2 1 8、 ラヅチ 2 2 0を備える。 比較器 （レベル比較手段） 2 0 2は、 電力信号 Viのレベル （電圧） と検波信号 Vo のレベル （電圧） とを比較する。 比較結果は、 第一ス イッチ 2 0 4および第二スィツチ 2 0 6に伝達される。 電力信号 Viの波形および検波信号 Voの波形を第 3図に示す。 電力 信号 Viの波形は、 のこぎり波形であるとする。すなわち、 時間 t Oに おいて、 レベルが VIから V2まで瞬間的に上がる。 その後、 時間 t 2 まで直線的に VIまで減少する。 その後は、 レベル VIを保つ。 このとき、 検波信号 Vo の波形は、 時間 t 0から t 1 (ただし、 t 1 < t 2 ) までは、 検波信号 Vo のレベル （電圧） は直線的に大きく なっていくき、 レベルは V3 に達する。 時間 t 1を過ぎると、 検波信 号 Voのレベル （電圧） は一定値を一定時間 （N/ f s、 ただし f s ： 入力デ一夕レート [Hz]) 保ってから低減し、 さらに一定時間だけ一定 値を保つという動きを繰り返す。そして、レベル VIに近づいていく。 第 3図に示すような波形の場合、 時間 t 0から t 1までは、 電力信 号 Viが検波信号 Vo よりも大きい。 時間 t 1以後は、 電力信号 Viが 検波信号 Vo未満である。 第一スイッチ 2 0 4は、 端子 2 0 4 a、 2 0 4 b、 2 0 4 cを有す る。 端子 2 0 4 aは、 加算器 2 0 8の出力側に接続される。 端子 2 0 4 bは、 第二乗算器 2 1 4の出力側に接続される。 端子 2 0 4 cは、 レジスタ 2 1 0の入力側および第≡乗算器 2 1 6の入力側に接続され る。 第一スィツチ 2 0 4は、 電力信号 Viが検波信号 Voよりも大きい 場合は、 端子 2 0 4 aと端子 2 0 4 cとを接続する。 これにより、 レ ジス夕 2 1 0に与えられるデジタルデ一夕は、 加算器 2 0 8の出力と なる。 電力信号 Viが検波信号 Vo未満である場合は、 端子 2 0 4 bと 端子 2 0 4 cとを接続する。 これにより、 レジス夕 2 1 0に与えられ るデジタルデータは、 第二乗算器 2 1 4の出力となる。 第二スィヅチ 2 0 6は、 端子 2 0 6 aヽ 2 0 6 b、 2 0 6 cを有す る。端子 2 0 6 aは、 入力デ一夕レート （電力信号 Viのサンプリング 周波数） の信号を出力する端子である。 端子 2 0 6 bは、 分周器 2 1 8に接続される。 端子 2 0 6 cは、 ラッチ 2 2 0に接続される。 第二 スィッチ 2 0 6は、 電力信号 Viが検波信号 Vo よりも大きい場合は、 端子 2 0 6 aと端子 2 0 6 cとを接続する。 これにより、 ラッチ 2 2 0に与えられるクロック周波数は、 入力デ一夕レートとなる。 電力信 号 Viが検波信号 Vo未満である場合は、 端子 2 0 6 bと端子 2 0 6 c とを接続する。 これにより、 ラッチ 2 2 0に与えられるクロック周波 数は、 [入力デ一夕レート]/ Nとなる。 ただし、 Nは 2以上の整数で ある。 例えば、 N = 100である。 加算器 2 0 8は、電力信号 Viと第一乗算器 2 1 2の出力とを加算し て出力する。 レジス夕 2 1 0は、 入力されたデジタルデータを記録する。 第一乗算器 2 1 2は、 レジスタ 2 1 0に記録されたデジタルデ を読み出して、 第一係数 （gainl) を乗じて出力する。 第二乗算器 2 1 4は、 レジス夕 2 1 0に記録されたデジタルデ一夕 を読み出して、 第二係数 （gain2) を乗じて出力する。 第三乗算器 2 1 6は、 第一スィ ヅチ 2 0 4の端子 2 0 4 cから出力 された信号に、 第三係数を乗じて出力する。 なお、 第≡係数は、 1— gainl である。 第三乗算器 2 1 6の出力はラッチ 2 2 0に記録され、 さらにラッチ 2 2 0から出力されて、 検波信号 Voとなる。 分周器 2 1 8、は、 入力デ一夕レートの信号を、 周波数を 1 ZN ( N は例えば、 100) にして端子 2 0 6 bに出力する。 ラッチ 2 2 0は、 第一スィツチ 2 0 4の端子 2 0 4 cから出力され た信号を、 第三乗算器 2 1 6を介して受けて記録する。 そして、 与え られたクロック周波数の逆数である所定の周期ごとに、 記録した信号 を更新する。 記録された信号は出力され、 検波信号 Voとなる。 ピーク検出器 3 0は、 Q P検波器 2 0の出力した検波信号のピーク (極大値） を検出する。 表示器 4 0は、 ピーク検出器 3 0により検出されたピークをグラフ などにして表示する。 次に、 本発明の実施形態の動作を説明する。 まず、 測定対象信号が電力信号変換部 1 oに与えられる。 測定対象 信号はアツテネ一夕 1 0 2によりレベルが減衰された後、 ミキサ 1 0 6により、 発振器 1 0 4が出力したローカル周波数の信号と混合され て、 I F信号となる。 I F信号は、 A/D変換器 1 0 8によりデジ夕 ル信号に変換される。 さらに、 A/D変換器 1 0 8の出力は、 ミキサ 1 1 2 Iにより直交変換周波数の信号と混合され、 口一パスフィル夕 1 1 4 Iにより高周波成分がカツ トされ、 I信号となる。 また、 A/ D変換器 1 0 8の出力は、 ミキサ 1 1 2 Qにより 9 0度位相変換器 1 1 1の出力する信号と混合され、 口一パスフィル夕 1 1 4 Qにより高 周波成分がカッ トされ、 Q信号となる。 電力変換部 1 1 6により、 ェ 信号2 + Q信号2が演算されて、測定対象信号の電力が求められる。電 力変換部 1 1 6は、求めた電力を電力信号 Viとして出力する。ここで、 電力信号 Viが第 3図に示すような、 のこぎり波形であるとする。 Q P検波器 2 0は、電力信号変換部 1 0の出力する電力信号 Viを検 波して検波信号 Voを出力する。 まず、 時間 t 0から t 1までの Q P検波器 2 0の動作を説明する。 第 4図は、 時間 t 0から t 1までの Q P検波器 2 0の動作を説明する ための、 Q P検波器 2 0の構成を部分的に示した図である。第 5図は、 電力信号 Viおよび検波信号 Voの波形を示す図であり、 時間 t 0から t 1までの波形を実線で示している。 比較器 2 0 2は、 電力信号 Viのレベル （電圧） と検波信号 Voのレ ペル （電圧） とを比較する。 第 5図を参照して、 時間 t 0において、 電力信号 Viはレベル （電圧） V2であり、 検波信号 Voはレベル （電 圧） VIである。 よって、 時間 t oにおいて、 [電力信号 Vi] > [検波信 号 Vo]である。 この比較結果は、 第一スィッチ 2 0 4および第二スィ ツチ 2 0 6に送られる。 第一スィツチ 2 0 4は、端子 2 0 4 aと端子 2 0 4 cとを接続する。 すると、 第 4図を参照して、 レジス夕 2 1 0に入力されたデジタルデ —夕は、 第一乗算器 2 1 2により読み出され、 第一係数 （gainl ) が 乗じられる。 第一乗算器 2 1 2の出力は、 加算器 2 0 8により、 電力 信号 Viと加算される。そして、加算器 2 0 8の出力はレジス夕 2 1 0 に与えられる。また、レジス夕 2 1 0に与えられるデジタルデ一夕は、 第三乗算器 2 1 6により第三係数 （ 1— gainl) が乗じられ、 ラッチ 2 2 0に記録される。 第二スィヅチ 2 0 6は、端子 2 0 6 aと端子 2 0 6 cとを接続する。 よって、 ラッチ 2 2 0に与えられるクロック周波数は、 入力デ一タレ ートとなる。ラッチ 2 2 0に記録されたデジタルデ一夕は検波信号 Vo として出力される。 第 5図を参照して、 ラッチ 2 2 0に記録されるデータは、 レジス夕 2 1 0、 第一乗算器 2 1 2および加算器 2 0 8により構成される一種 のポジティブフィ一ドバヅク回路（第 4図参照）の出力にあたるため、 直線的にレベルが増大していく。 すなわち、 充電回路としての動作が 行なわれる。一方、 電力信号 Viの波形はのこぎり波形なので、 直線的 にレベルが減少していく。 そして、 時間が t 1になるまでは、 [電力信 号 Vi] > [検波信号 Vo]であるため、 上記のような動作が継続する。 次に、時間 t 1以後の Q P検波器 2 0の動作を説明する。第 6図は、 時間 t 1以後の Q P検波器 2 0の動作を説明するための、 Q P検波器 2 0の構成を部分的に示した図である。第 7図は、電力信号 Viおよび 検波信号 Vo の波形を示す図であり、 時間 t 1以後の波形を実線で示 している。 比較器 2 0 2は、 電力信号 Viのレベル （電圧） と検波信号 Voのレ ベル （電圧） とを比較する。 第 7図を参照して、 時間 t 1において、 電力信号 Viはレベル （電圧） V3であり、 検波信号 Voはレベル （電 圧） V3である。 よって、 時間 t 1を少しでも超えた時点において、 [電 力信号 Vi]く [検波信号 Vo]である。 この比較結果は、 第一スィッチ 2 0 4および第二スィツチ 2 0 6に送られる。 第一スィヅチ 2 0 4は、端子 2 0 4 bと端子 2 0 4 cとを接続する。 すると、 第 6図を参照して、 レジスタ 2 1 0に入力されたデジタルデ —夕は、 第二乗算器 2 1 4により読み出され、 第二係数 （gain2) が 乗じられる。 第二乗算器 2 1 4の出力は、 レジス夕 2 1 0に与えられ る。 また、 レジス夕 2 1 0に与えられるデジタルデータは、 第三乗算 器 2 1 6により第三係数 （ 1— gainl) が乗じられ、 ラヅチ 2 2 0に 記録される。 第二スィツチ 2 0 6は、端子 2 0 6 bと端子 2 0 6 cとを接続する。 よって、 ラッチ 2 2 0に与えられるクロック周波数は、 [入力デ一夕レ —ト] ZNとなる。ラッチ 2 2 0に記録されたデジタルデ一夕は検波信 号 Voとして出力される。 第 7図を参照して、 ラッチ 2 2 0に記録されるデ一夕は、 レジス夕 2 1 0および第二乗算器 2 1 4により構成される一種の放電回路の出 力にあたるため （第 6図参照）、 レベルが減少していく。 ただし、 ラヅ チ 2 2 0に記録されるデータは、 時間 N / [入力デ一夕レート]ごとに 更新されるので、 一定値を一定時間 （NZ f s、 ただし f s ：入力デ —夕レート [Hz] ) 保ってから低減し、 さらに一定時間だけ一定値を保 つという動きを繰り返す。そして、 レベル VIに近づいていく。一方、 電力信号 Viの波形ばのこぎり波形なので、直線的にレベルが減少して いく。 よって、 時間が t 1以後は、 [電力信号 Vi]く [検波信号 Vo]であ るため、 上記のような動作が継続する。 なお、ラヅチ 2 2 0に与えるクロヅク周波数を、 [入力データレ ト] ノ Nとして、 入力データレートよりも小さくしているのは、 入力デー タレ一トを変化させた場合の、 第二乗算器 2 1 4における第二係数 ( gain2) の変化量を大きくすることにより、 第二乗算器 2 1 の扱 うビッ ト数を小さくするためである。 まず、 f s ：入力デ一夕レート [Hz]、 て 1 ：充電時定数 [sec]、 て 2 ： 放電時定数 [sec]とする。 すると、 第一係数 （gainl ) および第二係数 ( gain2) は、 以下の式のように表現できる。 gainl = Exp (— l/(fs Xて 1))
gain2 = Exp (— l/(fs X r 2))
すると、 第一係数 （gainl) および第二係数 （gain2) は下記の表 1 のようになる。 【表 1】
Figure imgf000016_0001
表 1から明らかなように、 第二係数 （gain2) は、 データレート f sが 2.4MHzのとき、 小数点以下第 6位までは 9が続く。 よって、 デ 一夕レート f sを 2.4MHzにしたとき、 第二乗算器 2 1 4は少なく と も小数点以下第 7位まで （余裕を見れば、 小数点以下第 5位まで） 扱 うことができる必要がある。 これでは、 第二乗算器 2 1 4の扱うビッ ト数が大きい。 そこで、 放電時のデ一夕レートを小さくする。 例えば、 〖放電時のデ —夕レート] = [入力デ一夕レート]/ 100 とする。 すると、 第二係数 ( gain2) は下記の表 2のようになる。 【表 2】
Figure imgf000016_0002
表 2から明らかなように、 第二係数 （gain2) は、 デ一夕レート； f sを 2.4MHz から 24kHz に変更すると、 小数点以下第 4位までは同 じ 9であるが、 小数点以下第 5位からは値が異なる。 よって、 デ一夕 レート f sを 2.4MHzから 24kHz に変更したことに対応して、 第二 係数 （gain2) は、 第二乗算器 2 1 4が小数点以下第 5〜 6位までを 扱うことができればよい。 よって、 第二乗算器 2 1 4の扱うビッ ト数 を小さくできる。 Q P検波器 2 0の出力した検波信号 Vo のピーク （極大値） が、 ピ —ク検出器 3 0により検出される。 そして、 表示器 4 0は、 ピーク検 出器 3 0により検出されたピークをグラフなどにして表示する。 本発明の実施形態によれば、 電力信号 Viのレベルと検波信号 Voの レベルとが比較器 2 0 2により比較される。 この比較の結果、 電力信 号 Viのレベルが検波信号 Voのレベルより大きい場合には、 第一スィ ツチ 2 0 4は端子 2 0 4 aと端子 2 0 4 cとを接続する。これにより、 レジス夕 2 1 0、 第一乗算器 2 1 2および加算器 2 0 8により一種の ポジティブフィードバック回路が構成される。 よって、 充電回路とし ての動作が行なわれる。 また、 電力信号 Viのレベルが検波信号 Voの レベル未満であれば、 第一スィツチ 2 0 4は、 端子 2 0 4 bと端子 2 0 4 cとを接続する。 これにより、 レジス夕 2 1 0および第二乗算器 2 1 4により一種の放電回路が構成される。 よって、 放電回路として の動作が行なわれる。 このように、 電力信号 Viのレベルと検波信号 Voのレペルとの大小 関係に基づき、 充電回路としての機能 （[電力信号 Vi のレベル] > [検 波信号 Voのレベル]) と、 放電回路としての機能 （[電力信号 Viのレ ペル] < [検波信号 Vo のレベル]) とを果たすため、 Q P検波を行なう ことができる。 しかも、 比較器 2 0 2、 加算器 2 0 8、 レジス夕 2 1 0、 第一乗算器 2 1 2および第二乗算器 2 1 4などはデジタル回路素 子であるため、 Q P検波部のデジタル化を図ることができる。 さらに、本発明の実施形態によれば、電力信号 Viのレベルと検波信 号 Voのレベルとが比較器 2 0 2により比較される。この比較の結果、 電力信号 Viのレベルが検波信号 Voのレベルより大きい場合には、 第 ニスイッチ 2 0 6は端子 2 0 6 aと端子 2 0 6 cとを接続する。 これ により、 ラッチ 2 2 0に与えられるクロック周波数は、 入力データレ ート f sとなる。 電力信号 Viのレベルが検波信号 Voのレベル未満の 場合には、 第二スィツチ 2 0 6は端子 2 0 6 bと端子 2 0 6 cとを接 続する。これにより、ラッチ 2 2 0に与えられるクロック周波数は、 [入 カデ—夕レート f S ]ZNとなる （例えば、 N = 100)。 よって、 Q P検 波器 2 0が放電回路としての機能を果たす時における、 ラッチ 2 2 0 に与えられるクロック周波数は、 入力デ一夕レート f sよりも小さく なる。 これにより、 入力データレート f sを変化させた場合の、 第二乗箅 器 2 1 4における第二係数 （gain2) の変化量を大きくすることがで きる。 よって、 第二乗算器 2 1 4の扱うビッ ト数を小さくすることが できる。

Claims

請 求 の 範 囲
1 . 入力信号を検波して検波信号を出力するデジタル Q P検波装置で あって、
入力されたデジタルデ一夕を記録するレジス夕と、
前記レジス夕に記録されたデジタルデ一夕に第一係数を乗じて出力 する第一乗算器と、
前記レジス夕に記録されたデジタルデータに第二係数を乗じて出力 する第二乗算器と、
前記入力信号と前記第一乗算器の出力とを加算する加算器と、 前記入力信号のレベルと前記検波信号のレベルとを比較するレベル 比較手段と、
前記レペル比較手段による比較結果に基づき、 前記レジス夕に与え る前記デジタルデータを前記加算器の出力または前記第二乗算器の出 力とする第一スィッチと、
を備え、
前記第一スイッチの出力に基づき前記検波信号が生成される、 デジタル Q P検波装置。
2 . 請求項 1に記載のデジタル Q P検波装置であって、
前記第一スィツチの出力に第三係数を乗じて前記検波信号を生成す る第三乗算器、
を備えたデジタル Q P検波装置。
3 . 請求項 2に記載のデジタル Q P検波装置であって、
前記第三係数は 1から第一係数を減じた値である、 デジタル Q P検波装置。
4 . 請求項 1ないし 3のいずれか一項に記載のデジタル Q P検波装置 であって、
前記第一スィッチは、
( i ) 前記入力信号のレベルが前記検波信号のレベルより大きい場 合は、 前記レジス夕に与える前記デジタルデ一夕を前記加算器の出力 とする、
( i i ) 前記入力信号のレベルが前記検波信号のレベル未満であれ ば、 前記レジス夕に与える前記デジタルデータを前記第二乗算器の出 力とする、
デジタル Q P検波装置。
5 . 請求項 1ないし 4のいずれか一項に記載のデジタル Q P検波装置 であって、
前記第一スィツチの出力に基づく信号を記録し、 所定の周期ごとに 更新するラッチと、
前記レベル比較手段による比較結果に基づき、 前記所定の周期の逆 数を、 前記入力信号のデータレートまたは前記入力信号のデータレー トよりも小さいレートとする第二スィッチと、
を備えたデジタル Q P検波装置。
6 . 請求項 5に記載のデジタル Q P検波装置であって、
前記第二スィツチは、
( i ) 前記入力信号のレベルが前記検波信号のレベルより大きい場 合は、前記所定の周期の逆数を、前記入力信号のデータレートとする、 ( i i ) 前記入力信号のレベルが前記検波信号のレベル未満であれ ば、 前記所定の周期の逆数を、 前記入力信号のデータレートよりも小 さいレートとする、
デジタル Q P検波装置。
7 . 請求項 1ないし 6のいずれか一項に記載のデジタル Q P検波装置 を備えたスぺク トラムアナライザ。
8 . 測定対象信号を電力信号に変換する電力信号変換手段と、 前記電力信号を検波して検波信号を出力する請求項 1ないし 6のい ずれか一項に記載のデジタル Q P検波装置と、
前記検波信号の極値を検出する極値検出手段と、
を備えたスぺク トラムアナライザ。
9 . 入力信号を検波して検波信号を出力するデジタル Q P検波方法で あって、
入力されたデジタルデータを記録する記録工程と、
当該記録工程において記録されたデジタルデータに第一係数を乗じ て出力する第一乗算工程と、
前記記録工程において記録されたデジタルデ一夕に第二係数を乗じ て出力する第二乗算工程と、
前記入力信号と前記第一乗算工程における出力とを加算する加算ェ 程と、
前記入力信号のレベルと前記検波信号のレベルとを比較するレベル 比較工程と、
当該レベル比較工程における比較結果に基づき、 前記記録工程にお いて記録される前記デジタルデ一夕を前記加算工程における出力また は前記第二乗算工程における出力とする切換工程と、
を備え、
当該切換工程の出力結果に基づき前記検波信号が生成される、 デジタル Q P検波方法。
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