WO2005018094A1

WO2005018094A1 - 半導体集積回路装置

Info

Publication number: WO2005018094A1
Application number: PCT/JP2004/010105
Authority: WO
Inventors: Hidetoshi Nishikawa
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
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Filing date: 2004-07-15
Publication date: 2005-02-24
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Abstract

　半導体集積回路装置１において、シフトレジスタＳＲ１のフリップフロップＦＦ６４の出力とシフトレジスタＳＲ２のフリップフロップＦＦ６５の入力との間を電気的に接離するトランジスタスイッチＳＷＡと、入力ドライバＤｉｎ２とフリップフロップＦＦ６５の入力との間を電気的に接利するトランジスタスイッチＳＷＢを備える。このとき、シフトレジスタＳＲ１，ＳＲ２を連結するとき、選択信号によってトランジスタスイッチＳＷＡをＯＮとするとともにトランジスタスイッチＳＷＢをＯＦＦとする。

Description

技術分野

[0001] 本発明は、入力されたシリアルデータをパラレルデータに変換するシフトレジスタを構成する半導体集積回路装置に関するもので、特に、複数のシフトレジスタを備えた半導体集積回路装置に関するものである。背景技術

明

[0002] 従来より、プリンタヘッドドライバなどにおいて、各ビット毎のデータがシリアルデータ田

として入力されて格納するシフトレジスタが設置される。このシフトレジスタでは、入力されたシリアルデータを各ビット毎に分割してパラレルデータに変換してラッチ回路に与える。そして、ラッチ回路に格納された各ビットのデータは、各ビット毎に設定された所定のタイミング毎にラッチ回路からドライブ回路に出力され、発熱抵抗や発光素子に電流供給を行う。

[0003] このような従来のプリンタヘッドドライバを備えた印字装置として、複数の発熱素子を複数のブロックに区分して、各ブロックの発熱素子数と同一ビット数の複数のシフトレジスタを備えた印字装置が提供されている（特許文献 1参照)。この印字装置において、ブロック毎のデータを各シフトレジスタに格納し、各シフトレジスタの駆動タイミングを異なるタイミングとすることで、データ出力するシフトレジスタとデータ入力するシフトレジスタとを別のシフトレジスタとすることができ、印画動作の高速化を図ることができる。

[0004] このように、ブロック毎にシフトレジスタが設けられるとき、複数のシフトレジスタが半導体集積回路装置に構成される。即ち、図 8のように、フリップフロップ FF1— FF64 により構成される 64ビットのシフトレジスタ SRXと、フリップフロップ FF65— FF128により構成される 64ビットのシフトレジスタ SRYとが、 1つの半導体集積回路装置 100内に構成される。このとき、半導体集積回路装置 100には、シフトレジスタ SRXへのシリアルデータが入力される入力端子 SI1と、クロックが入力されるクロック入力端子 CLK と、シフトレジスタ SRXからシリアルデータが出力される出力端子 SOIと、シフトレジスタ SRYへのシリアルデータが入力される入力端子 SI2と、を備える。又、シフトレジスタ SRX, SRYそれぞれのフリップフロップ FF1, FF65の入力側に入力ドライバ Din が設けられるとともに、シフトレジスタ SRXのフリップフロップ FF64の出力側に出力ドライバ Doutが設けられる。

特許文献 1 :特開平 5 - 229159号公報

発明の開示

発明が解決しょうとする課題

[0005] し力しながら、図 8のようにシフトレジスタ SRX, SRYが構成される半導体集積回路装置 100において、シフトレジスタ SRXからシフトレジスタ SRYに対してシリアルデータを入力して 128ビットのシフトレジスタを構成する場合、半導体集積回路装置 100 の外部において、出力端子 SOIと入力端子 SI2とを外部基盤配線で接続する必要がある。そのため、シフトレジスタ SRXの出力バッファ Doutとシフトレジスタ SRYの入力バッファ Dinと外部基盤配線などの外部寄生負荷容量とによるデータ転送における遅延が発生してしまう。

[0006] このとき、クロック入力端子 CLKから入力されるクロックと、フリップフロップ FF64の入力 si64及び出力 so64と、フリップフロップ FF65の入力 si65及び出力 so65との関係力図 9又は図 10のようになる。即ち、図 9のようにクロックの

周波数が低いとき、フリップフロップ FF64は、図 9 (a)のように変化するクロックがハイに立ち上がつてからセットアップ時間 tが経過すると、図 9 (c)のように、クロック力 Sハイに立ち上がるときの図 9 (b)のような入力 si64の値に応じた値に、出力 so64を変化させる。

[0007] 又、図 9 (d)のように、このフリップフロップ FF64からの出力 so64が時間 tdだけ遅延して、フリップフロップ FF65の入力 si65として入力される。そして、フリップフロップ FF64と同様、クロックがハイに立ち上がつてからセットアップ時間 tが経過すると、図 9 (e)のように、クロックがハイに立ち上がるときの図 9 (d)のような入力 si65の値に応じた値に、出力 so65を変化させる。

[0008] この図 9の例では、図 9 (a)のようにクロックの周波数が低ぐその周期 Tがセットアツプ時間 tと遅延時間 tdとの和（ = t + td)以上となるため、フリップフロップ FF65の出力 so65をフリップフロップ 64の出力 so64に応じたものとすることできる。よって、データを欠落させることなくシフトレジスタ SRX, SRYを動作させることができる。

[0009] それに対して、図 10 (a)のように、クロックの周波数を高くしてその周期 Tがセットァップ時間 tと遅延時間 tdとの和（ = t + td)よりも短くなつたとき、フリップフロップ FF64 では、その入力 si64及び出力 so64が図 10 (b)、（c)のようになり、クロックに応じた動作を行うことができる。しかしながら、フリップフロップ FF65への入力 si65が図 10 (d) のようになり、クロックの立ち上がりの後に入力 si65が変化する。そのため、図 10 (e) のように、フリップフロップ FF65の出力 so65がフリップフロップ FF64からの出力 so6 4に応じたものとならなレ、。よって、フリップフロップ FF65でデータが欠落してしまう。課題を解決するための手段

[0010] このような問題を鑑みて、本発明は、複数のシフトレジスタが構成されて、そのシフトレジスタの出入力間を接続して動作させるとき、高周波についても誤動作なくシフトレジスタが駆動することができる半導体集積回路装置を提供することを目的とする。

[0011] 上記目的を達成するために、本発明の半導体集積回路装置は、第 1一第 nシフトレジスタと、該第 1一第 nシフトレジスタそれぞれに与えられるデータが入力される第 1一第 n入力端子と、第 k (kは、 l≤k≤n— 1の整数)シフトレジスタの出力と第 k+ 1シフトレジスタの入力との電気的な接離を行う第 1スィッチと、前記第 k+ 1シフトレジスタの入力と該第 k+ 1シフトレジスタへのデータが入力される第 k+ 1入力端子との電気的な接離を行う第 2スィッチと、前記第 1スィッチ及び前記第 2スィッチの ON/OFFを切り換えるための選択信号が入力される選択信号入力端子と、を備え、前記第 kシフトレジスタと前記第 k+ 1シフトレジスタを結合して使用する際は、前記選択信号によつて、前記第 1スィッチを〇Nとするとともに、前記第 2スィッチを OFFとし、又、前記第 kシフトレジスタと前記第 k+ 1シフトレジスタを分割して使用する際は、前記選択信号によって、前記第 1スィッチを OFFとするとともに、前記第 2スィッチを〇Nとすることを特徴とする。

[0012] 又、本発明の半導体集積回路装置は、第 1一第 nシフトレジスタと、該第 1一第 nシフトレジスタそれぞれに与えられるデータが入力される第 1一第 n入力端子と、第 k + l (kは、 l≤k≤n— 1)シフトレジスタへのデータが入力される第 k+ 1入力端子の外部との接続状態に応じて、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力とを接続するか、又は、前記第 k+ 1入力端子と前記第 k+ 1シフトレジスタの入力とを接続するかを切換制御する切換制御部を備えるとともに、前記第 k+ 1入力端子が外

部と接続されていない開放状態であることを前記切換制御部が確認したとき、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力とを接続するとともに、前記第 k+ 1入力端子と前記第 k+ 1シフトレジスタの入力との接続を切断し、前記第 k+ 1 入力端子が外部と接続されてデータが入力されていることを前記切換制御部が確認したとき、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力との接続を切断するとともに、前記第 k+ 1入力端子と前記第 k+ 1シフトレジスタの入力とを接続することを特徴とする。

発明の効果

[0013] 本発明によると、複数のシフトレジスタが構成され、隣接するシフトレジスタの出力と入力との間における接続を内部で行うことができるため、従来のように、外部基盤配線によって接続する必要がない。よって、従来のように外部の寄生負荷容量などの影響によるシフトレジスタ間での遅延を抑制することができるため、 P 接するシフトレジスタを連結して駆動する場合においても、周波数の高いクロックによって動作させることができる。又、本発明によると、外部からの入力をそれぞれのシフトレジスタに与えるか又は外部からの信号数をシフトレジスタの数より少ないものとし各シフトレジスタの入出力の接続させるかを選択することができる。よって、半導体集積回路装置内のシフトレジスタを分割して使用するカ又は、連結して使用するかを選択することができる。

[0014] 又、本発明によると、従来、各シフトレジスタからの出力を外部に出力するための出力端子を選択信号入力端子に変更して使用することができるため、従来の半導体集積回路装置と比較して、その端子数を増加させることなく実現することができる。更に、入力端子における外部との接続状態により切換を行えるものとすることで、選択信号を入力するための選択信号入力端子を削除することができ、その端子数を減らすこと力 Sできる。図面の簡単な説明

[0015] [図 1]第 1の実施形態のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。

[図 2]トランジスタスィッチの構成を示す回路図。

[図 3]第 1の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。

[図 4]第 2の実施形態のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。

[図 5]第 2の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。

[図 6]図 5の半導体集積回路装置内部の抵抗を MOSトランジスタで構成したときの構成を示す図。

[図 7]第 2の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。

[図 8]従来のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。

[図 9]図 7の半導体集積回路内の一部の動作を示すタイミングチャート。

[図 10]図 7の半導体集積回路内の一部の動作を示すタイミングチャート。

符号の説明

[0016] 1， la, lb 半導体集積回路装置

2, 20 切換制御部

発明を実施するための最良の形態

[0017] ぐ第 1の実施形態 >

本発明の第 1の実施形態について、図面を参照して説明する。図 1は、本実施形態の半導体集積回路装置の内部構成を示すブロック回路図である。

[0018] 図 1の半導体集積回路装置 1は、フリップフロップ FF1— FF64と入力ドライバ Dinl とによって構成される 64ビットのシフトレジスタ SRIと、フリップフロップ FF65 FF12 8によって構成される 64ビットのシフトレジスタ SR2と、シフトレジスタ SR1へのシリアルデータが入力される入力端子 SI1と、クロックが入力されるクロック入力端子 CLKと、シフトレジスタ SR2へのシリアルデータが入力される入力端子 SI2と、入力端子 SI2 力に接続された入力ドライバ Din2と、フリップフロップ FF64の出力とフリップフロップ FF65の入力との間の電気的な接離を行うトランジスタスィッチ SWAと、入力ドライバ Din2とフリップフロップ FF65の入力との間の電気的な接離を行うトランジスタスィツチ SWBと、スィッチ SWA, SWBの ON/OFFを制御する選択信号が入力される選択信号入力端子 SELと、選択信号入力端子 SELに接続されたインバータ Invと、を備える。

[0019] 尚、トランジスタスィッチ SWA, SWBは、図 2のように、 Pチャネルの M〇Sトランジスタ Tpと Nチャネルの MOSトランジスタ Tnとが並列に接続されて構成される。そして、トランジスタスィッチ SWAにおいて、 M〇Sトランジスタ Tpのゲートにインバータ Invで反転された選択信号が入力されるとともに、 M〇Sトランジスタ Tnのゲートに選択信号入力端子 SELを介して入力される選択信号が入力される。又、トランジスタスィッチ S WBにおいて、 MOSトランジスタ Tnのゲートにインバータ Invで反転された選択信号が入力されるとともに、 MOSトランジスタ Tpのゲートに選択信号入力端子 SELを介して入力される選択信号が入力される。

[0020] このように接続されるとき、シフトレジスタ SRI, SR2によって 128ビットのシフトレジスタを構成するとき、選択信号入力端子 SELより入力される選択信号がハイとされ、スィッチ SWAを ONとするとともに、スィッチ SWBを OFFとする。よって、シフトレジスタ SR1のフリップフロップ FF64から出力されるデータがスィッチ SWAを介してフリツプフロップ FF65の入力に入力される。

[0021] よって、半導体集積回路装置 1内部で、フリップフロップ FF64の出力とフリップフロップ FF65の入力とが接続される。そのため、図 8のような従来の構成と異なり、フリツプフロップ FF64の出力とフリップフロップ FF65の入力との間の出力ドライバ Dout及び入力ドライバ Dinが省かれるとともに、半導体集積回路装置外部で外部基盤配線を介して接続する必要がないため、フリップフロップ FF64の出力とフリップフロップ F F65の入力との間で発生する遅延を防ぐことができる。

[0022] 又、シフトレジスタ SR1， SR2によって 64ビットの 2つのシフトレジスタを構成し、シフトレジスタ SRI , SR2それぞれに対して、入力端子 SI1 , SI2よりデータを入力するとき、選択信号入力端子 SELより入力される選択信号がローとされ、スィッチ SWAを O FFとするとともに、スィッチ SWBを ONとする。よって、入力端子 SI2から入力されるに入力される。

[0023] このように構成することで、選択信号を切り換えることで、半導体集積回路装置 1内に構成される複数のシフトレジスタを 1つのシフトレジスタとして連結させて使用するとき、 P 接するシフトレジスタの入出力間で発生するデータの遅延を抑制することができる。よって、クロックの周波数が高くしたときにおいても、 P 接するするシフトレジスタの入出力間におけるデータの欠落を防ぐことができる。又、図 8のような従来の構成において出力端子 S〇lとして使用されてレ、た端子を選択信号入力端子 SELに置換することがで

き、従来と同数の端子を用いて構成することができる。

[0024] 尚、本実施形態において、 2つの 64ビットのシフトレジスタが半導体集積回路装置

1内に構成されるものとした力 64ビットのシフトレジスタと限定されるものでなぐビット数の異なるシフトレジスタであっても構わない。又、トランジスタスィッチ SWA, SWB についても、トランジスタスィッチに限らず、別の構成のスィッチとしても構わない。

[0025] 又、図 3のように、 n個のシフトレジスタ SR1— SRnを備え、シフトレジスタ SR1— SR nにおいて隣接するシフトレジスタの間に、 n— 1個のスィッチ SWA1— SWAn— 1及び n— 1個のスィッチ SWB1— SWBn— 1が設けられるものとしても構わなレ、。このとき、 n— 1個の選択信号入力端子 SEL1— SELn— 1と n— 1個のインバータ Invl— Invn - 1が構成され、それぞれを介して与えられる選択信号及び反転された選択信号がスイッチ SWA1— SWAn_l及びスィッチ SWB1— SWBn_lに入力される。

[0026] 又、入力端子 SI2 Sin及び入力ドライブ Din2— Dinnがシフトレジスタ SR2 SR nに外部からデータ入力されるときに使用される。よって、スィッチ SWA1 SWAn— 1及びスィッチ SWB1 SWBn_lの ON/OFFを選択信号によって切り換えることで、シフトレジスタ SR1 SRnを分割又は連結して、所望のビット数に応じたシフトレジスタを構成することができる。 [0027] 更に、このとき、設置される選択信号入力端子の数を n-1よりも少ないものとして、選択信号入力端子に入力される選択信号のパルス数によりスィッチ SWA1— SWA n-1 , SWB1— SWBn— 1の切換を設定する切換制御部を備えるものとしても構わなレ、。

ぐ第 2の実施形態 >

本発明の第 2の実施形態について、図面を参照して説明する。図 4は、本実施形態の半導体集積回路装置の内部構成を示すブロック回路図である。尚、図 4の半導体集積回路装置において、図 1の半導体集積回路装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。

[0028] 図 4の半導体集積回路装置 l aは、シフトレジスタ SRI , SR2と、入力端子 SI1， SI2 と、クロック入力端子 CLKと、入力ドライバ Din2と、トランジスタスィッチ SWA,トランジスタスイッチ SWBと、入力端子 SI2の状態に応じてスィッチ SWA, SWBの ON/ OFFを制御する選択信号を生成するとともに入力端子 SI2に入力された信号を入力ドライバ Din2に送出する切換制御部 2と、切換制御部 2からの選択信号を反転するインバータ Invxと、を備える。又、切換制御部 2からの選択信号がスィッチ SWAの M OSトランジスタ Tpのゲート及びスィッチ SWBの MOSトランジスタ Tnのゲートに入力されるとともに、インバータ Ιηνχで反転された選択信号がスィッチ SWAの MOSトランジスタ Tnのゲート及びスィッチ SWBの MOSトランジスタ Tpのゲートに入力される。

[0029] このような構成の半導体集積回路装置 l aにおいて、切換制御部 2は、次の 3つの状態に応じて動作する。

( 1 )入力端子 SI2が外部と接続されず、データが入力されていないとき (ハイインピーダンス状態）

(2)入力端子 SI2に外部からハイとなるデータが入力されるとき (ハイ入力状態）

(3)入力端子 SI2に外部からローとなるデータが入力されるとき（ロー入力状態） ( 1 )ハイインピーダンス状態のとき

切換制御部 2からローとなる選択信号が出力されるため、スィッチ SWAが ONとなるとともにスィッチ SWBが OFFとなる。よって、シフトレジスタ SR1のフリップフロップ FF 64から出力されるデータ力シフトレジスタ SR2のフリップフロップ FF65の入力にスイッチ SWAを介して入力され、シフトレジスタ SRI , SR2が連結されて、 128ビットのシフトレジスタが構成される。

(2)ハイ入力状態のとき

切換制御部 2からハイとなる選択信号が出力されるため、スィッチ SWAが OFFとなるとともにスィッチ SWBが ONとなり、更に、入力端子 SI2からのハイとなるデータが、

F65の入力に入力される。

(3)ロー入力状態の時

切換制御部 2からローとなる選択信号が出力されるため、スィッチ SWAが OFFとなるとともにスィッチ SWBが ONとなり、更に、入力端子 SI2からのローとなるデータが、

F65の入力に入力される。

[0030] よって、（2)又は（3)のように入力端子 SI2に外部からデータが入力されるとき、外部からのデータが、シフトレジスタ SR2のフリップフロップ FF65の入力に切換制御部 2及び入力ドライブ Din2及びスィッチ SWBを介して入力され、シフトレジスタ SRI , S R2が分割されて、 64ビットのシフトレジスタが 2つ構成される。

[0031] このように構成することで、本実施形態の半導体集積回路装置 laは、第 1の実施形態の半導体集積回路装置 1と比較したとき、選択信号が入力される選択信号入力端子 SELを削除することができる。尚、トランジスタスィッチ SWA, SWBについて、トランジスタスイッチに限らず、別の構成のスィッチとしても構わなレ、。

(本実施形態における別の構成例）

又、本実施形態の別の構成例として、図 5のような構成とすることで、トランジスタスイッチ SWBを省略することができる。図 5の半導体集積回路装置 lbは、入力端子 SI 2に一端が接続された抵抗 Ra, Rbと、抵抗 Ra, Rbの接続ノードに入力側が接続されるインバータ II一 13と、インバータ 13の出力が入力されるインバータ 14と、インバータ 12, 14の出力が入力される EXOR回路 EX1と、 EXOR回路 EX1の出力が入力されるインバータ 15と、インバータ 15からの出力がゲートに入力される Nチャネルの M〇 Sトランジスタ Tla及び Pチャネルの MOSトランジスタ T2aと、 EXOR回路 EX1の出ランジスタ T2bと、インバータ IIからの出力がゲートに入力される Pチャネルの MOSトランジスタ T3a及び Nチャネルの MOSトランジスタ T3bと、を備える。

[0032] 又、このように構成されるとき、抵抗 Raの他端に電源電圧 VDDが印加されるとともに抵抗 Rbの他端が接地される。更に、インバータ 12の出力がハイからローに切り替わる入力の閾値を 3Z4VDDとするとともに、インバータ 13の出力がハイからローに切り替わる入力の閾値を 1Z4VDDとする。即ち、インバータ 12への入力が 0— 3Z4V DDのとき出力がハイとなり、逆に入力が 3Z4VDD VDDのとき出力がローとなる。又、インバータ 13への入力が 0— 1/4VDDのとき出力がハイとなり、逆に入力が lZ 4VDD VDDのとき出力がローとなる。インバータ II , 14， 15については、入力に対する閾値が 1/4VDD又は 3/4VDDのいずれでも構わない。

[0033] 又、 M〇Sトランジスタ Tlaのドレイン及び M〇Sトランジスタ Tibのソースがシフトレジスタ SR1のフリップフロップ FF64の出力に接続されるとともに、 MOSトランジスタ T

R2のフリップフロップ FF65の入力に接続される。又、 MOSトランジスタ T3aのソースに直流電圧 VDDが印加されるとともに、 MOSトランジスタ T3aのドレインに MOSトランジスタ T2aのソースが接続される。又、 MOSトランジスタ T3bのソースが接地されるとともに、 MOSトランジスタ T3bのドレインに MOSトランジスタ T2bのソースが接続される。そして、 MOSトランジスタ T2a, T2bのドレインが、シフトレジスタ SR2のフリップフロップ FF65の入力に接続される。このとき、 MOSトランジスタ Tla, Tibによって、トランジスタスィッチが構成される。

(1)ハイインピーダンス状態のとき

このような構成において、入力端子 SI2が外部からのデータが入力されなレ、ハイィンピーダンス状態であるとき、抵抗 Ra， Rbによって分圧された直流電圧 VDD/2がインバータ II一 13に入力される。よって、インバータ 12の出力がハイとなるとともに、ィンバータ 13の出力がローとなる。そのため、インバータ 13の出力が入力されるインバータ 14の出力がハイとなって、インバータ 12, 14の出力が入力される EXOR回路 EX 1の出力がローとなる。更に、 EXOR回路 EX1の出力が入力されるインバータ 15の出力がハイとなる。

[0034] そして、 MOSトランジスタ Tib, T2bのゲートには、ローとなる EXOR回路 EX1からの出力が入力されるため、 MOSトランジスタ Tibが ONとなるとともに MOSトランジスタ T2bが OFFとなる。又、 MOSトランジスタ Tla， T2aのゲートには、ノ、ィとなるインバータ 15からの出力が入力されるため、 MOSトランジスタ Tlaが ONとなるとともに M OSトランジスタ T2aが OFFとなる。よって、このとき、フリップフロップ FF64力出力されるデータが M〇Sトランジスタ Tla, Tibによるトランジスタスィッチを介してフリップフロップ FF65に入力される。

(2)ハイ入力状態のとき

又、入力端子 SI2が外部からのハイとなるデータが入力されるとき、このハイ (VDD に相当）となるデータがインバータ II一 13に入力される。よって、インバータ II一 13それぞれの出力がローとなるとともに、インバータ 13の出力が入力されるインバータ 14の出力がハイとなって、インバータ 12, 14の出力が入力される EXOR回路 EX1の出力がハイとなる。更に、 EXOR回路 EX1の出力が入力されるインバータ 15の出力がローとなる。

[0035] そして、 MOSトランジスタ Tib, T2bのゲートには、ハイとなる EXOR回路 EX1からの出力が入力されるため、 MOSトランジスタ Tibが OFFとなるとともに MOSトランジスタ T2bが ONとなる。又、 MOSトランジスタ Tla, T2aのゲートには、ローとなるインバータ 15からの出力が入力されるため、 MOSトランジスタ Tlaが OFFとなるとともに MOSトランジスタ T2aが ONとなる。

[0036] 更に、 MOSトランジスタ T3a, T3bのゲートには、ローとなるインバータ IIからの出力が入力されるため、 MOSトランジスタ T3aが ONとなるとともに MOSトランジスタ T3 bが OFFとなる。よって、このとき、 M〇Sトランジスタ T2a， T3aを介して電源電圧 VD D (ハイ）がフリップフロップ FF65に入力される。

(3)ロー入力状態のとき

又、入力端子 SI2が外部からのローとなるデータが入力されるとき、このロー（0に相当）となるデータがインバータ II一 13に入力される。よって、インバータ II一 13それぞれの出力がハイとなるとともに、インバータ 13の出力が入力されるインバータ 14の出力がローとなって、インバータ 12, 14の出力が入力される EXOR回路 EX1の出力；となる。更に、 EXOR回路 EX1の出力が入力されるインバータ 15の出力がローとなる

[0037] そして、 M〇Sトランジスタ Tib, T2bのゲートには、ノ、ィとなる EXOR回路 E

XIからの出力が入力されるため、 M〇Sトランジスタ Tibが OFFとなるとともに M〇Sトランジスタ T2bが〇Nとなる。又、 M〇Sトランジスタ Tla, T2aのゲートには、ローとなるインバータ 15からの出力が入力されるため、 M〇Sトランジスタ Tlaが OFFとなるとともに MOSトランジスタ T2aが〇Nとなる。

[0038] 更に、 M〇Sトランジスタ T3a， T3bのゲートには、ハイとなるインバータ IIからの出力が入力されるため、 MOSトランジスタ T3aが OFFとなるとともに M〇Sトランジスタ T 3bが ONとなる。よって、このとき、 MOSトランジスタ T2b， T3bを介して接地電圧（口一）がフリップフロップ FF65に入力される。

[0039] よって、（2)又は（3)のように入力端子 SI2に外部からデータが入力されるとき、 MO Sトランジスタ Tla, Tibによるトランジスタスィッチが OFFされるとともに、外部からの

OSトランジスタ T2a, T2b, T3a, T3bを介して入力され、シフトレジスタ SRI , SR2 が分割されて、 64ビットのシフトレジスタが 2つ構成される。

[0040] このように構成されるとき、抵抗 Ra, Rbをそれぞれ、図 6のように、ゲートが接地されるとともにソースに電源電圧 VDDが印加された Pチャネルの MOSトランジスタ Taと、ゲートに電源電圧 VDDが印加されるとともにソースが接地された Nチャネルの MOS トランジスタ Tbとで構成されるようにしても構わない。この MOSトランジスタ Ta, Tbのドレインが接続されるとともに、この接続ノードがインバータ II一 13の入力に接続される。

[0041] この図 5のような構成によると、第 1の実施形態の半導体集積回路装置 1と比較したとき、選択信号が入力される選択信号入力端子 SEL及びトランジスタスィッチ SWB 及び入力ドライブ Din2を削除した構成とすることができる。

[0042] 尚、本実施形態において、 2つの 64ビットのシフトレジスタが半導体集積回路装置 1内に構成されるものとした力 64ビットのシフトレジスタと限定されるものでなぐビット数の異なるシフトレジスタであっても構わなレ、。

[0043] 又、図 7のように、 n個のシフトレジスタ SR1— SRnを備え、シフトレジスタ SR1— SR nにおいて隣接するシフトレジスタの間に、 n— 1個のスィッチ SWA1— SWAn— 1及び n_l個のスィッチ SWB1— SWBn_lが設けられるものとしても構わなレ、。又、入力端子 SI2 Sin及び入力ドライブ Din2 Dinnがシフトレジスタ SR2 SRnに外部からデータ入力されるときに使用される。

[0044] このとき、入力端子 SI2 Sinと接続された切換制御部 20と切換制御部 20からの n - 1の選択信号それぞれが入力される n - 1個のインバータ Invxl— Invxn - 1が構成され、切換制御部 20力与えられる選択信号及びインバータ Invxl— Invxn— 1で反転された選択信号がスィッチ SWA1 SWAn_l及びスィッチ SWB1 SWBn_lに入力される。よって、スィッチ SWA1— SWAn_l及びスィッチ SWB1— SWBn_lの ON/OFFを入力端子 SI2—1— SI2— n_lの状態によって切り換えることで、シフトレジスタ SR1— SRnを分割又は連結して、所望のビット数に応じたシフトレジスタを構成すること力 Sできる。

[0045] 更に、図 5のようなインバータ II一 15及び EXOR回路 EX1及び MOSトランジスタ T la— T3a, Tib— T3bによる論理回路を、 n個のシフトレジスタ SR1— SRnの内の隣接するシフトレジスタの入出力毎に n— 1個設けるとともに、この論理回

路 1つに対して 1つの入力端子を設けるようにしても構わない。

Claims

請求の範囲

[1] 第 1一第 nシフトレジスタと、

該第 1一第 nシフトレジスタそれぞれに与えられるデータが入力される第 1一第 n入力端子と、

第 k (kは、 l≤k≤n— 1の整数）シフトレジスタの出力と第 k+ 1シフトレジスタの入力との電気的な接離を行う第 1スィッチと、

前記第 k+ 1シフトレジスタの入力と該第 k+ 1シフトレジスタへのデータが入力される第 k+ 1入力端子との電気的な接離を行う第 2スィッチと、

前記第 1スィッチ及び前記第 2スィッチの ON/OFFを切り換えるための選択信号が入力される選択信号入力端子と、

を備え、

前記第 kシフトレジスタと前記第 k+ 1シフトレジスタを結合して使用する際は、前記選択信号によって、前記第 1スィッチを ONとするとともに、前記第 2スィッチを OFFとし、

又、前記第 kシフトレジスタと前記第 k+ 1シフトレジスタを分割して使用する際は、前記選択信号によって、前記第 1スィッチを OFFとするとともに、前記第 2スィッチを ONとすることを特徴とする半導体集積回路装置。

[2] 前記第 k+ 1入力端子と前記第 2スィッチとの間に入力ドライバが設けられるとともに、前記第 1シフトレジスタ内に入力ドライバが設けられることを特徴とする請求項 1に記載の半導体集積回路装置。

[3] 前記第 1及び第 2スィッチをトランジスタスィッチとすることを特徴とする請求項 1に記載の半導体集積回路装置。

[4] 第 1一第 nシフトレジスタと、

第 k+ 1 (kは、 1≤k≤n— 1)シフトレジスタへのデータが入力される第 k+ 1入力端子の外部との接続状態に応じて、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力とを接続する力、又は、前記第 k+ 1入力端子と前記第 k+ 1シフトレ、力とを接続するかを切換制御する切換制御部を備えるとともに、前記第 k+ 1入力端子が外部と接続されていない開放状態であることを前記切換制御部が確認したとき、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力とを接続するとともに、前記第 k+ 1入力端子と前記第 k+ 1シフトレジスタの入力との接続を切断し、

前記第 k+ 1入力端子が外部と接続されてデータが入力されていることを前記切換制御部が確認したとき、前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力との接続を切断するとともに、前記第 k+ 1入力端子と前記第 k+ 1シフトレジスタの入力とを接続することを特徴とする半導体集積回路装置。

[5] 前記第 kシフトレジスタの出力と第 k+ 1シフトレジスタの入力との電気的な接離を行う第 1スィッチと、

を備え、

前記切換制御部から前記第 1スィッチ及び前記第 2スィッチの ON/OFFを切り換える選択信号が出力されることを特徴とする請求項 4に記載の半導体集積回路装置

[6] 前記第 2スィッチと前記第 k+ 1シフトレジスタとの間に、前記第 k+ 1入力端子から入力されるデータが前記切換制御部を介して与えられる入力ドライバが設けられるとともに、

前記第 1シフトレジスタ内に入力ドライバが設けられることを特徴とする請求項 5に記載の半導体集積回路装置。

[7] 前記第 1及び第 2スィッチをトランジスタスィッチとすることを特徴とする請求項 5に記載の半導体集積回路装置。

[8] データが第 1電圧と第 2電圧の 2値の信号よりなるデータであるとき、

前記切換制御部が、

前記第 k+ 1入力端子に一端が接続されるとともに他端に第 1電圧が印加された第 1抵抗と、前記第 k+ 1入力端子に一端が接続されるとともに他端が第 2電圧が印加された第 2抵抗と、

前記第 1及び第 2抵抗と前記第 k+ 1入力端子との接続ノードの電圧が入力されるとともに前記第 1及び第 2抵抗による前記第 1及び第 2電圧の分圧電圧を検出したときに第 1信号を出力するとともに前記第 1又は第 2電圧を検出したとき第 2信号を出力する外部入力検出回路と、

前記第 kシフトレジスタの出力と前記第 k+ 1シフトレジスタの入力との間に接続されるとともに当該外部入力検出回路から前記第 1信号が出力されたとき ONとなる第 1スイッチと、

前記第 1及び第 2抵抗と前記第 k+ 1入力端子との接続ノードの電圧が入力される第 1インバータと、

前記第 2電圧が第 2電極に接続されるとともに制御電極に前記第 1インバータの出力が接続された第 1トランジスタと、

前記第 1電圧が第 2電極に接続されるとともに制御電極に前記第 1インバータの出力が接続された前記第 1トランジスタと逆極性の第 2トランジスタと、

前記第 1トランジスタの第 1電極に一端が接続されるとともに他端が前記第 k+ 1シフトレジスタの入力に接続されて前記外部入力検出回路から前記第 2信号が入力されたとき ONとなる第 2スィッチと、

前記第 2トランジスタの第 1電極に一端が接続されるとともに他端が前記第 k+ 1シフトレジスタの入力に接続されて前記外部入力検出回路から前記第 2信号が入力されたとき ONとなる第 3スィッチと、

を備え、

前記第 1スィッチが〇Nのときに前記第 2及び第 3スィッチが OFFとなり、前記第 1スイッチが OFFのときに前記第 2及び第 3スィッチが〇Nとなることを特徴とする請求項 4に記載の半導体集積回路装置。

[9] 前記第 1電圧が前記第 2電圧よりも高ぐ

前記外部入力検出回路が、

前記第 1及び第 2抵抗と前記第 k+ 1入力端子との接続ノードの電圧が入力されるとともに前記第 1及び第 2抵抗による前記第 1及び第 2電圧の分圧電圧よりも高い電圧が入力されるとき前記第 2電圧に相当するローを出力する第 2インバータと、前記第 1及び第 2抵抗と前記第 k+ 1入力端子との接続ノードの電圧が入力されるとともに前記第 1及び第 2抵抗による前記第 1及び第 2電圧の分圧電圧よりも低い電圧が入力されるとき前記第 1電圧に相当するハイを出力する第 3インバータと、該第 3インバータの出力が入力される第 4インバータと、

前記第 2インバータと前記第 4インバータの出力が入力される排他的論理和回路とを備え、

前記排他的論理和回路からの出力がハイとなるときに前記第 1スィッチが OFFとなるとともに前記第 2及び第 3スィッチが〇Nとなり、前記排他的論理和回路からの出力力ローとなるときに前記第 1スィッチが ONとなるとともに前記第 2及び第 3スィッチが O FFとなることを特徴とする請求項 8に記載の半導体集積回路装置。