JP2004140752A

JP2004140752A - パラレルシリアル回路

Info

Publication number: JP2004140752A
Application number: JP2002305866A
Authority: JP
Inventors: Katsuyuki Miyage; 宮毛　勝之
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-10-21
Filing date: 2002-10-21
Publication date: 2004-05-13

Abstract

【課題】シフトレジスタＩＣにより構成されて、スイッチ信号をパラレルシリアル変換するパラレルシリアル回路において、スイッチ信号が入力されないシフトレジスタＩＣを未実装とする。
【解決手段】シフトレジスタＩＣ２００とカスケード接続される前段のシフトレジスタＩＣ３００が実装されない場合に、シフトレジスタＩＣ２００のシリアル入力端子ＳＩと電源６００間を接続手段５００により接続して、シフトレジスタＩＣ２００のシリアル入力端子ＳＩの電位をハイレベルに固定した。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パラレルシリアルＩＣを回路基板に実装してなるパラレルシリアル回路に関する。
【０００２】
【従来の技術】
従来、車両において、複数の電子制御装置（以下、ＥＣＵという。）が通信ラインを介して接続され、相互に通信しながら各種制御を行っている。この種の通信回路としては、シリアル信号を多数のパラレル信号に変換するものがある（例えば、特許文献１参照）。
【０００３】
また、車両のメータの制御を行うメータＥＣＵにおいては、例えば、ブレーキスイッチ、オイル量、キー信号、オートマチック車のシフトレバー等の状態を示す複数のスイッチから入力される電圧レベル（スイッチ信号）をシリアル信号に変換し、他のサスペンションコントローラやドアコントロールシステム等の各ＥＣＵへ送信するものがある。
【０００４】
そして、上記複数のスイッチ信号をシリアル信号に変換する回路素子として、標準論理ＩＣの８ビットシリアルシフトレジスタＩＣ等のパラレルシリアルＩＣが広く用いられている。また、８ビット以上のパラレル信号に対しては、複数の８ビットシリアルシフトレジスタＩＣをカスケード接続（従続）することにより、８ビット以上のパラレルシリアル回路を構成することができる。
【０００５】
【特許文献１】
特開平４−３７０８８９号公報
【０００６】
【発明が解決しようとする課題】
上記したパラレルシリアル回路について、本発明者らが検討を行った回路構成を図３に示す。図に示すように、パラレルシリアル回路は、シフトレジスタＩＣ２００、シフトレジスタＩＣ３００、ＣＰＵ１００および抵抗２３０ｂ、３３０ｂ、２４０ｂ、３４０ｂにより構成されている。なお、電源６００は、バッテリーから供給される直流電圧１２Ｖから回路素子の電源電圧ＶＣＣ（例えば、５Ｖ）を生成している。
【０００７】
シフトレジスタＩＣ３００の出力端子ＱＨは、シフトレジスタＩＣ２００のシリアル入力端子ＳＩに接続され、シフトレジスタＩＣ２００の出力端子ＱＨは、ＣＰＵ１００の入力端子ＳＩＮに接続されている。このように、シフトレジスタＩＣ２００の前段にシフトレジスタＩＣ３００がカスケード接続されている。
【０００８】
シフトレジスタＩＣ２００、３００の各パラレル入力端子Ａ〜Ｈは、コネクタ４００から図示しないケーブルを介してスイッチ群２２０、３２０の各スイッチにそれぞれ接続され、スイッチ群２２０、３２０の各スイッチの状態に応じたスイッチ信号が入力される。
【０００９】
シフトレジスタＩＣ２００のパラレル入力端子Ａ〜Ｈは、プルアップ抵抗２３０ｂを介して電源６００に接続されており、スイッチ群２２０のいずれかのスイッチがオンすると、それに接続されたシフトレジスタＩＣ２００のパラレル入力端子のレベルがローレベルとなる。同様に、シフトレジスタＩＣ３００パラレル入力端子Ａ〜Ｈは、プルアップ抵抗３３０ｂを介して電源６００に接続されており、スイッチ群３２０のいずれかのスイッチがオンすると、それに接続されたシフトレジスタＩＣ３００のパラレル入力端子のレベルがローレベルとなる。
【００１０】
また、シフトレジスタＩＣ２００、シフトレジスタＩＣ３００の各クロック端子ＣＫおよび各シフトロード端子Ｓ／Ｌには、ＣＰＵ１００からそれぞれクロック信号およびシフトロード信号が入力される。
【００１１】
上記したパラレルシリアル回路のタイミングチャートを図４に示す。ここで、ＱＨは、シフトレジスタＩＣ２００の出力端子ＱＨの波形である。
【００１２】
ＣＰＵ１００のシフトロード信号がローレベルになると、シフトレジスタＩＣ２００、３００は、それぞれパラレル入力端子Ａ〜Ｈに接続されたスイッチ群２２０、３２０の各スイッチの状態に応じたスイッチ信号を内部に保持する。
【００１３】
そして、ＣＰＵ１００のシフトロード信号がハイレベルになると、シフトレジスタＩＣ２００、３００の内部に保持されたスイッチ信号はシリアル変換され、クロック信号に同期して各出力端子ＱＨから出力される。
【００１４】
そして、シフトレジスタＩＣ２００の出力端子ＱＨから出力されるシリアル信号は、ＣＰＵ１００の入力端子ＳＩＮに入力され、シフトレジスタＩＣ３００の出力端子ＱＨから出力されるシリアル信号は、シフトレジスタＩＣ２００のシリアル入力端子ＳＩに入力される。
【００１５】
そして、図４（ａ）に示すように、シフトレジスタＩＣ２００の出力端子ＱＨには、シフトレジスタＩＣ２００に入力される８ビットのスイッチ信号に続き、シフトレジスタＩＣ３００に入力される８ビットのスイッチ信号がシリアル信号として出力される。
【００１６】
なお、シフトレジスタＩＣ２００の出力端子ＱＨから出力されるシリアル信号は、ＣＰＵ１００によりＬＩＮ通信プロトコルのメッセージフレームに変換され、ＣＰＵ１００のシリアル出力端子ＳＯＵＴから出力される。
【００１７】
上記したように、２つの８ビットシフトレジスタＩＣをカスケード接続することで、１６ビットのパラレルシリアル回路を構成することができる。また、３つ、４つの８ビットシフトレジスタＩＣをカスケード接続することで、２４ビット、３２ビットといった多数ビットのパラレルシリアル回路を構成することができる。
【００１８】
ところで、車両において、オートマチックトランスミッション車両ではＰ、Ｒ、Ｎ、Ｄ、２、１等のスイッチ情報がメータＥＣＵに入力されるが、マニュアルトランスミッション車両ではこれらの情報は入力されない。後者の場合、図３に示すスイッチ群３２０が設けられない。このように、車両のグレードにより装備が異なるため、パラレルシリアル回路に入力されるスイッチ信号の数が異なる場合がある。
【００１９】
しかし、上記したパラレルシリアル回路は、車両のグレードと関係なく、同一のプリント配線板（回路基板）１０を使用して共通化を図っているため、車両のグレードにより入力されるスイッチ信号の数が少なく、シフトレジスタＩＣをカスケード接続する必要のない場合においても、後段に接続されるシフトレジスタＩＣ２００のシリアル入力端子ＳＩの論理レベルを確保するために、スイッチ信号が入力されないシフトレジスタＩＣ３００が実装される。これは、前段のシフトレジスタＩＣ３００を未実装とすると、後段のシフトレジスタＩＣ２００のシリアル入力端子ＳＩが未接続となり、静電気や周囲の雑音等により後段のシフトレジスタＩＣ２００のシリアル入力端子ＳＩの論理レベルが不安定となり、その結果、ＩＣ２００からＣＰＵ１００のシリアルイン端子ＳＩＮへ誤ったシリアル信号を出力してしまう可能性があるためである。
【００２０】
本発明は、スイッチの数が少なくカスケード接続する必要のないパラレルシリアルＩＣがある場合に、それを未実装として構成することができるパラレルシリアル回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、前段のパラレルシリアルＩＣが回路基板に実装されない場合に、後段のパラレルシリアルＩＣのシリアル入力端子の電位を、スイッチ信号が入力されないときの前段のシフトレジスタの出力端子の電位と同レベルの電位に固定するための電位固定手段を回路基板に設けたことを特徴としている。
【００２２】
このような電位固定手段を設けることによって、前段のパラレルシリアルＩＣが未実装のときでも、後段のパラレルシリアルＩＣのシリアル入力端子の論理レベルを安定させることができ、その場合に、後段のパラレルシリアルＩＣのシリアル入力端子の電位を、スイッチ信号が入力されないときの前段のパラレルシリアルＩＣの出力端子の電位と同レベルの電位に固定しているので、論理レベルを変更することなく前段のパラレルシリアルＩＣにスイッチ信号が入力されない場合と対応した構成とすることができる。
【００２３】
なお、上記した電位固定手段としては、請求項２に記載の発明のように、前記同レベルの電位に接続された第１のランドと、前記パラレルシリアルＩＣのシリアル入力端子に接続された第２のランドとから構成することができ、両ランド間が接続されることによって前記電位の固定を行うことができる。
【００２４】
【発明の実施の形態】
（第１実施形態）
本発明の一実施形態に係るパラレルシリアル回路の構成を図１、図２に示す。図１は、例えばマニュアルトランスミッション車両で図３に示すスイッチ群３２０が設けられない場合の構成を示し、図２は、例えばオートマチックトランスミッション車両でＰ、Ｒ、Ｎ、Ｄ、２、１等のスイッチ情報を入力するためにスイッチ群３２０が設けられている場合の構成を示す。
【００２５】
この実施形態では、図３に示すパラレルシリアル回路と比較して、シフトレジスタＩＣ２００のシリアル入力端子ＳＩと電源６００間に、０オームのチップ抵抗５００ｂを実装するための抵抗ランド５００ａ（電源６００に接続された第１のランドと、シフトレジスタＩＣ２００のシリアル入力端子に接続された第２のランドとから構成されている）を備え、スイッチ群３２０が設けられる場合と、スイッチ群３２０が設けられない場合のいずれにおいても対応できる構成となっている。
【００２６】
すなわち、スイッチ群３２０が設けられない場合には、図１に示すように、シフトレジスタＩＣ３００を未実装とし、抵抗ランド５００ａにチップ抵抗５００ｂをはんだ接続して実装する。また、スイッチ群３２０が設けられる場合には、図２に示すように、シフトレジスタＩＣ３００を実装し、抵抗ランド５００ａにチップ抵抗５００ｂをはんだ接続しない構成とする。
【００２７】
図１に示す構成の場合、チップ抵抗５００ｂの実装により、シフトレジスタＩＣ２００のシリアル入力端子ＳＩは、電源６００に接続され、ハイレベルに固定される。この場合、図４に示すように、ＣＰＵ１００のシフトロード信号がハイレベルになると、シフトレジスタＩＣ２００の内部に保持されたスイッチ信号がシリアル変換され、クロック信号に同期して出力端子ＱＨから出力されるが、この出力信号は、図４（ｂ）に示すように、シフトレジスタＩＣ２００に入力される８ビットのスイッチ信号に続き、ハイレベルに固定された信号となる。
【００２８】
このように、後段のシフトレジスタＩＣ２００のシリアル入力端子ＳＩと電源６００間を接続手段５００で接続することによって、後段のシフトレジスタＩＣ２００のシリアル入力端子ＳＩの論理レベルを安定させることができ、またシフトレジスタＩＣ２００のシリアル入力端子ＳＩがハイレベルに固定されているので、論理レベルを変更することなく前段のシフトレジスタＩＣ３００にスイッチ信号が入力されない（すなわちスイッチがオフしている）場合と対応した構成とすることができる。
【００２９】
また、図２に示す構成の場合は、シフトレジスタＩＣ３００が実装され、抵抗ランド５００ａにチップ抵抗５００ｂがはんだ接続されていない構成となっており、この場合の構成および作動は、図３に示すものと同様となる。
【００３０】
なお、上記実施形態において、２つのシフトレジスタＩＣがカスケード接続されたパラレルシリアル回路装置について説明したが、３つ以上のシフトレジスタＩＣがカスケード接続された場合においても同様に適用することができる。
【００３１】
また、図１に示す構成の場合、シフトレジスタＩＣ３００のパラレル入力端子Ａ〜Ｈに接続されたプルアップ抵抗３３０ｂおよび保護用の抵抗３４０ｂについても、未実装とするように構成してもよい。
【００３２】
また、上記実施形態では、シフトレジスタＩＣ３００においてパラレル入力端子Ａ〜Ｈにスイッチ信号が入力されない場合に出力端子ＱＨから出力されるシリアル信号がハイレベルとなるため、シフトレジスタＩＣ２００のシリアル入力端子ＳＩと電源６００間を接続してシフトレジスタＩＣ２００のシリアル入力端子ＳＩのレベルをハイレベルに固定する例について説明したが、スイッチ信号が入力されないときにシフトレジスタＩＣ３００のパラレル入力端子Ａ〜Ｈのレベルがローレベルとなる場合には、シフトレジスタＩＣ３００のシリアル入力端子ＳＩとアース（接地）間を接続する抵抗ランドを備え、この抵抗ランドにチップ抵抗を実装し、シフトレジスタＩＣ３００のシリアル入力端子ＳＩとアース間を接続してローレベルに固定すればよい。
【００３３】
また、上記実施形態では、チップ抵抗５００ｂの実装、未実装により接続を切り替える例について示したが、そのチップ抵抗５００ｂとしては０オームのものに限らず数百ｋΩ以下の抵抗値を有する抵抗であってもよく、要するにシフトレジスタＩＣ２００のシリアル入力端子ＳＩにハイレベルまたはローレベルの電圧が入力されるものであればよい。また、チップ抵抗を用いるものに限らず、例えば、導電性の線材（いわゆるジャンパー線）を用いてもよい。なお、電位固定手段としては、抵抗等により接続される抵抗ランドを用いるものに限らず、後段のシフトレジスタＩＣ２００のシリアル入力端子の電位を固定するものであれば他の構成のものであってもよく、例えば半導体等のスイッチ手段により電源またはアース間を接続するような構成のものであってもよい。
【００３４】
また、上記実施形態におけるシフトレジスタＩＣ２００ａ、３００ａのＩＣパッケージの種類としては、挿入形のＤＩＰ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ）、表面実装形のＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）等を用いることができる。
【００３５】
また、抵抗ランド５００ａの形状としては、抵抗５００ｂが面実装部品の場合には例えば方形のランド、また抵抗５００ｂがリード部品の場合には電極を挿入する円形のランド等、実装される抵抗の形状に応じた形状のものとすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るパラレルシリアル回路の構成を示す図である。
【図２】本発明の一実施形態に係るパラレルシリアル回路の構成を示す図である。
【図３】本発明者らが検討を行ったパラレルシリアル回路の構成を示す図である。
【図４】パラレルシリアル回路装置のタイミングチャートである。
【符号の説明】
１００…ＣＰＵ、２００、３００…シフトレジスタＩＣ、
２００ａ、３００ａ…ＩＣパッド、２２０、３２０…スイッチ群、
４００…コネクタ、２３０ｂ、３３０ｂ、２４０、３４０…抵抗、
５００ａ…チップ抵抗、５００ｂ…抵抗ランド。

Claims

入力されるパラレルのスイッチ信号をシリアル信号に変換するパラレルシリアルＩＣを回路基板に実装してなるパラレルシリアル回路において、
前記パラレルシリアルＩＣは、そのシリアル入力端子が前段のパラレルシリアルＩＣの出力端子と接続されることによって前記前段のパラレルシリアルＩＣとカスケード接続されるものであり、
前記前段のパラレルシリアルＩＣが前記回路基板に実装されない場合に、前記パラレルシリアルＩＣのシリアル入力端子の電位を、スイッチ信号が入力されないときの前記前段のシフトレジスタの出力端子の電位と同レベルの電位に固定するための電位固定手段が前記回路基板に設けられていることを特徴とするパラレルシリアル回路。
前記電位固定手段は、前記同レベルの電位に接続された第１のランドと、前記パラレルシリアルＩＣのシリアル入力端子に接続された第２のランドとから構成され、前記電位の固定を行うときに前記両ランド間が接続されることを特徴とする請求項１に記載のパラレルシリアル回路。