WO2005015747A1 - Verfahren zur umsetzung eines analogen eingangssignals und analog-digital-wandler - Google Patents

Verfahren zur umsetzung eines analogen eingangssignals und analog-digital-wandler Download PDF

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WO2005015747A1
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analog
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Olaf STRÖBLE
Victor Da Fonte Dias
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Infineon Technologies AG
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal

Definitions

  • the invention relates to a method for converting an input signal into a digital value by means of successive approximation.
  • the invention further relates to an analog-digital converter for converting an analog input voltage signal into a digital value.
  • Analog-digital converters are important components in digital signal processing. Analog-to-digital converters convert the voltage of an input signal into a proportional number, which is output as a digital signal.
  • the digital signal is often a serial sequence of a number of bits, the binary value of the sequence being the proportional number.
  • the number of bits per digital signal is a measure of its accuracy.
  • An analog-to-digital converter which has an accuracy of 8 bits, converts an input signal into a binary sequence of 8 bits.
  • the entire input interval of an analog-digital converter is thus broken down into a total of 256 subintervals, with each subinterval being assigned a binary sequence of 8 bits, starting with the lowest.
  • the lowest subinterval is assigned the decimal value 0, the highest subinterval the decimal value 255.
  • the successive approximation method is used. This consists of several approximation steps, with a digital partial value being determined in each step and used to form the total digital value. The number of approximation steps corresponds to the binary accuracy of the digital value.
  • a simple embodiment of such a method is described in "Tietze / Schenk, semiconductor circuit technology, 12th edition, Springer, 2002 "on pages 1009 ff.
  • an input signal or expediently the voltage of an input signal in an approximation step is not compared with a reference voltage or reference potential, but with two reference voltages or reference potentials. It is determined whether the voltage of the input signal is greater or less than the two reference voltages or reference potentials or is between the two.
  • the two reference voltages or potentials thus divide the input interval for this approximation step into a total of three subintervals, and the comparison determines in which of these three subintervals the voltage of the input signal lies.
  • a new signal is generated which is used for the following approximation step.
  • a value is assigned to each interval, which is used for the formation of the digital output value of the analog-digital converter.
  • analog-to-digital converters work with successive approximation in a clocked operating mode and are designed with sample-and-hold devices, with each approximation step often being implemented by means of circuits.
  • sampling phase the input signals in the individual stages of the analog-digital converter are sampled or sampled.
  • Signal processing takes place in a hold phase following the sampling phase.
  • sample-and-hold circuits which carry out a comparison of the input signal with the reference signals, require time for their decision-making. At low clock rates, there is a short period between the sample and hold phases for one Decision making is sufficient, but at high clock rates the time span is too short and the error rate rises sharply.
  • analog-digital converter The major disadvantage of the analog-digital converter described there, however, is its power consumption and its high supply voltage of 3.3 V, which runs counter to the demand for low power consumption and a low supply voltage. In addition, this analog-digital converter does not completely solve the problem of a too short time span for decision-making.
  • the object of the invention is to provide a method for converting an analog input voltage signal into a digital value by means of successive approximation, which works without errors even at high clock rates.
  • it is an object to provide an analog-to-digital converter that works even with low supply voltages and high clock rates.
  • the implementation method has an initial comparison step that compares the input signal with at least four partial reference potentials and generates a control signal that is dependent on the comparison.
  • the method further comprises a first approximation step and at least one second approximation step.
  • Each approximation step has a comparison process in which a signal is compared with two partial reference potentials which form a pair of reference potentials and in which a control signal is generated depending on the comparison.
  • the first approximation step generates an output signal derived from the input signal and the control signal of the initial comparison step, which is used as a signal for the comparison process of the at least one second approximation step.
  • the reference potential pair of the comparison process of the first approximation step is determined by the control signal of the initial comparison process from a set of five reference potential pairs.
  • the reference potential pair used in the second approximation step is selected from a set of three reference potential pairs by the control signal of the at least one second preceding approximation step.
  • the method comprises the formation of the digital value from the control signal of the initial comparison process and the control signals of the first and the at least one second approximation step.
  • the initial comparison step processes signals with a large amplitude without errors and increases the dynamic range for the input signal.
  • the control signal of the initial comparison step selects a reference potential pair from a set of at least five reference potential pairs for the comparison process of the first approximation step. A preselection is thus already made and the comparison process of the first approximation step is given sufficient time for its decision-making.
  • the method according to the invention is therefore also particularly suitable for high clock rates.
  • an analog-digital converter comprises an input and a first converter stage connected to the input.
  • the converter stage has a comparison means for comparing a signal applied to the input with at least four partial reference potentials and is designed to output the signal applied to the input at a first output and to output a control signal dependent on the comparison at a second output.
  • the analog-digital converter also has at least one second converter stage, which is connected downstream of the first converter stage.
  • the second converter stage contains a means for delivering an output signal to a first output which is derived from a signal at a signal input of the at least one second converter stage and from a control signal at a control input of the at least one second converter stage.
  • the at least one second converter stage further comprises a comparison means for comparing the signal applied to the signal input with two determined by the control signal applied to the control input
  • Partial reference potentials and for delivering a control signal dependent on the comparison to a second output of the at least one second converter stage.
  • the signal input and the control input of the at least one second converter stage are connected to the first output and to the second output of a converter stage upstream of the at least one second converter stage.
  • the analog-digital converter contains a logic circuit which is designed to emit a digital value from the control signal of the first converter stage and the control signal of the at least one second converter stage.
  • the analog-digital converter By designing the analog-digital converter with a comparison means in each converter stage, a decision is made about an output signal to be generated by a converter stage already in the converter stage preceding the converter stage. At the same time, a pre-selection is already over the partial reference potentials used by the comparison means are hit by the control signal of the preceding converter stage. As a result, a comparison means for comparing the signal at the signal input is provided with a longer period of time. Conversely, a clocked analog-digital converter according to the invention can operate at significantly higher clock rates. By comparing with four partial reference potentials in the first converter stage, a large input signal is also processed without errors, even with low supply voltages of the analog-digital converter. It is therefore possible to reduce the supply voltage and to implement the analog-digital converter in energy-saving CMOS circuit technology.
  • the method can be designed very easily with the corresponding reference voltages when a single reference potential is selected for all reference potentials used in the method. Provided that all potentials are always related to the same reference potential, the reference potentials can thus be replaced by reference voltages. This is particularly useful when the input signal is a voltage signal. A potential interval thus becomes a voltage interval.
  • the at least one second approximation step generates an output signal derived from the output signal and the control signal of the previous approximation step, which is used as a signal for an approximation step following the at least one second.
  • This is used for the comparison process as well as for the supply another output signal used. This leaves the comparison process in an approximation step significantly more time to make its decision, because the result of the comparison process is only required in the following approximation step.
  • three of the at least five reference voltage pairs of the comparison process of the first approximation step match the three reference voltage pairs of the comparison process of the at least one second approximation step.
  • a further development is characterized in that for the generation of the derived output signal in the first approximation step and in at least one second approximation step the input signal is doubled in amplitude or the amplitude of the input signal is doubled and an intermediate signal is added or subtracted to it ,
  • the intermediate signal is derived from n times a first reference potential in the first approximation step or from the first reference potential in at least one second approximation step.
  • n is a natural number greater than 1.
  • the first and the second partial reference potential of the reference potential pairs each have a fraction of a first reference potential.
  • the fraction is m times the eighth part of the first reference potential or the first reference voltage, where m is an integer, odd number from -9 to 9.
  • the two partial reference potentials of the reference potential pairs have a voltage difference of 2/8 of the first reference potential.
  • an input potential interval predetermined by an upper and a lower limit potential is divided into at least five partial potential intervals by the at least four partial reference potentials. It is determined in which of the five partial potential intervals the input signal is located and generates a signal dependent thereon.
  • a potential interval predetermined by two potentials is also divided into three partial potential intervals in the comparison process of an approximation step.
  • the length of the predefined input potential interval of the initial comparison process is expediently twice the length of the predefined potential interval of an approximation step.
  • the upper or lower limit value of the input potential interval or the potential interval, which is divided into partial potential intervals by the partial reference potentials, is defined by a maximum or minimum value of the signal which is used in this approximation step.
  • the two limit values can also be predefined limit values that are larger or smaller than the maximum or minimum value of the voltage signal.
  • An expedient embodiment is a limitation of a partial reference potential of a reference potential pair to the upper or lower limit potential of the predetermined input potential interval.
  • two partial reference potentials form a reference potential pair
  • the comparison means of the at least one second converter stage being intended for a selection of a reference potential pair from a set of three or at least five reference potential pairs, depending on the control signal applied to the control input
  • the analog-digital converter expediently has a plurality of second converter stages connected in series, the comparison means of the first second converter stage being designed for a selection of at least five, the comparison means of the further second converter stages being designed for a selection of three reference potential pairs.
  • the comparison means of the first converter stage of the analog-digital converter has an input potential interval for the input signal which is predetermined by an upper and a lower limit potential.
  • the at least four partial reference potentials thus divide the input potential interval 1 into at least five partial potential intervals.
  • the comparison means is designed to determine the partial potential interval in which the input signal is located and to emit a control signal dependent thereon.
  • the comparison means of the at least one second converter stage of the analog-digital converter has a potential interval predetermined by an upper and a lower potential for the signal applied to the signal input of the converter stage and divides this with the two partial reference potentials of a reference potential pair into three partial potential intervals.
  • the comparison devices and the generator circuits of the converter stage of the analog-digital converter are advantageously designed as sample-and-hold circuits for clocked operation.
  • the comparison means of the at least one second converter stage is expedient for sampling a signal present at the signal input during a first period and for comparing the sampled signal with two partial reference potentials of a reference potential pair and for delivering a clear signal dependent on the comparison at the second output during a second time space trained.
  • the first period is referred to as the sampling phase and the second period as the holding phase.
  • the first comparison means of the first converter stage for sampling an input signal during a first period and for comparing the sampled input signal with at least four partial reference voltages and for emitting a clear signal that is dependent on the comparison during a second period.
  • the comparison means thus sample a signal applied to the signal input during the sampling phase, that is to say the first time period, and process it during the holding period.
  • the second period of the first converter stage forms the first period of the second converter stage downstream of the first converter stage.
  • the hold phase of a converter stage thus forms the sampling phase of a converter stage connected downstream.
  • the two partial reference potentials of a reference potential pair in the converter stage are each formed from a fraction of a first reference potential, the fraction being m times the eighth part of this first reference potential and m being an integer odd number Range is from -9 to 9.
  • the difference between the two partial reference potentials is 2/8 of the value of the first reference potential.
  • the value of the first reference potential is equal to the value of half the difference between the lower and upper limit potential of the input potential interval.
  • the first converter stage has a sample and hold circuit.
  • the signal input of the first converter stage is connected to the output of a sample and hold circuit which is used to sample an input voltage signal during the sampling phase and to output a
  • Signal is formed at the output of the first converter stage during the hold phase.
  • the value of the voltage signal output is equal to the value of the input voltage signal during the sampling phase. This reduces possible errors in converting an analog signal into a digital signal.
  • FIG. 1 shows an exemplary embodiment of an analog-digital converter
  • FIG. 2 shows a section of a generator circuit of a converter stage of the analog-digital converter
  • FIG. 3 shows a diagram which shows the ratio of the voltages from input to output signal
  • FIG. 4 shows a block diagram of a comparison device
  • FIG. 5 shows a time diagram with sample and hold phases
  • FIG. 1 shows an analog-digital converter with an input E and an output A.
  • An analog input voltage signal is fed to the input E of the analog-digital converter, the converted digital value of which can be tapped at the output A.
  • the converter in this embodiment uses voltage signals as input signals and voltages for signal processing within the converter.
  • the analog-digital converter has four converter stages TO, Tl to T3, and a logic circuit Ll.
  • Each converter stage comprises a signal input TOI or TU and a control output T03 or T13.
  • the converter stages T1, T2 and T3 have a control input T14 and the converter stages TOI, T1 and T2 have a signal output TOI and T12.
  • the converter stages TO, Tl to T3 are connected in series, i.e. their respective signal output is connected to the signal input of the following converter stage and their respective control output to the control input of the following converter stage.
  • the control outputs T03 and T13 of the respective converter stages TO to T3 are also connected to the four inputs of the logic circuit L1, the output of which forms the output A of the digital-to-analog converter.
  • the input T01 of the first converter stage T0 forms the input of the digital-to-analog converter.
  • the analog-to-digital converter shown here is designed to convert an analog input voltage signal into an input voltage interval of -1 V to +1 V in a digital value.
  • the length of the input voltage interval is therefore 2V.
  • the analog-digital converter works in a clocked operating mode, which alternately sampling and
  • Each time period T is divided into a sampling phase ⁇ s and a holding phase ⁇ H.
  • the converter stage TO has a sample-and-hold circuit PO which samples a signal applied to the input of the analog-digital converter during a sampling phase ⁇ s and emits the sampled signal at the output T02 of the converter stage TO during a holding phase ⁇ of a clock period T. Furthermore, the converter stage TO has a comparator circuit CO, which is connected to the input TOI of the converter stage TO with signal input CO1 and whose output C02 forms the control output T03 of the converter stage TO.
  • the comparator circuit CO has means for providing four partial reference voltages with the values -0.75 V, -0.25 V, 0.25 V and 0.75 V, which are determined by the two limit values -1 V and +1 V Divide the input voltage interval into five partial voltage intervals. Each of these partial voltage intervals is assigned a unique value that can be output as a control signal at output C02. Table 1 shows the individual partial voltage intervals specified by fixed partial reference voltages and the control signals assigned to them.
  • Table 1 Partial voltage intervals of the first comparator circuit C0 and assigned control signals
  • a signal present at the signal input CO1 of the comparator circuit C0 is sampled or sampled during the sampling phase ⁇ s of a clock period T and compared with the four partial reference voltages during the holding phase ⁇ H. This makes a decision as to in which of the five partial voltage intervals the voltage value of the signal at the input CO1 and the associated control signal is output at the output.
  • the converter stages T1 and T2 of the analog-digital converter each contain a generator circuit P1 or P2 with a signal input, a control output and a signal output, the signal input of the generator circuit at the input TU of the respective converter stage and the signal output of the generator circuit at the Output T12 of the respective converter stage is connected.
  • the control input of the generator circuit P1 or P2 leads to the control input T14 of the respective converter stage T1 or T2.
  • the converter stage T3 contains no further generator circuit, since it represents the last approximation stage of the digital-to-analog converter and no further analog voltage signal is required.
  • the generator circuits P1 and P2 each have a control unit P12, which evaluates a control signal at the control input and, depending on this, makes settings for the circuit P1 to generate the output signal.
  • the generator circuit P1 or P2 and with them in particular the circuit P1 is likewise designed in sample-and-hold circuit technology. During the sampling phase ⁇ s, the generator circuit stores the value of the signal applied to the input and generates a new voltage signal in the course of the holding phase ⁇ H , which is output at the output T12 of the converter stage.
  • the converter stages T1 to T3 each contain a comparator circuit C1 to C3, the control inputs C13, C23 and C33 of which are connected to the control input T14 of the respective converter stage T1 to T3.
  • a signal input C1 to C31 of the comparator circuits C1 to C3 is connected to the signal input TU of the respective converter stage T1 to T3.
  • the outputs C12 to C32 of the comparator circuits C1 to C3 form the respective control outputs T13 of the converter stage Tl to T3.
  • the comparator circuit C1 of the converter stage T1 is designed such that it selects a reference voltage pair from a total of five reference voltage pairs SI1 to SI5 as a function of a control signal at the control input C13.
  • Each reference voltage pair contains two partial reference voltages, each of which is n / 8 of a first reference voltage V ref , where n is an odd number.
  • the difference between two partial reference voltages of each reference voltage pair is 2/8 V ref .
  • the first reference voltage V re £ is 1 V.
  • the two partial reference voltages of the selected reference voltage pair effectively divide the input voltage interval from -1 V to +1 V into three partial voltage intervals. For example, if the reference voltage pair (3 / 8.5 / 8) is selected, the range is divided into the intervals between -1 V to 3/8 V, 3/8 V to 5/8 V and 5/8 V to +1 V. As a result, the length of each partial voltage interval is different in size depending on the selected reference voltage pair. A unique value is assigned to each partial voltage interval created by the subdivision. An overview of the partial reference voltages of each reference voltage pair and the values assigned to the resulting partial voltage intervals can be found in Table 2 below.
  • Table 2 Overview of the reference voltage pairs and the partial voltage intervals with the assigned control signals
  • the interval with the larger partial reference voltage as the lower limit value contains the assigned value "high”
  • the interval between the partial reference voltages contains the assigned value "fuzzy”
  • the interval with the smaller partial reference voltage as the upper limit value contains the assigned value "low”. Since the voltage value of an input signal at input C13 can never be greater than 9/8 of the reference voltage V ref or less than -9/8 of the reference voltage V r e f in the practical embodiment, the associated partial voltage intervals can be assigned the values "high” and "low” are omitted.
  • the control signal "fuzzy" is always applied to the output T13 of the converter stage, regardless of the selected reference voltage pair. If the input signal is greater than the larger of the two partial reference voltages, the comparator circuit generates the "high” control signal; if it is smaller than the smaller of the two partial reference voltages, the "low” control signal is generated.
  • the control signal is used to select the reference voltage pair of the following comparator circuit or to generate the analog voltage signal in the following generator circuit. The selection of a reference voltage pair in the comparator circuit is made dynamically for each holding phase ⁇ H by the control signal of the upstream comparator circuit.
  • a section of the generator circuit P1 is shown in FIG.
  • the circuit P1 is designed as a sample-and-hold circuit for a clocked operating mode and for differential signal processing with two inputs. Each of the inputs carries part of the differential input signal.
  • the generator circuit 11 can also be implemented without great effort for asymmetrical signal processing with a single-ended signal input.
  • the circuit P1 has a differential amplifier 11 with an inverting input "-" and a non-inverting input “+” and an inverting output "-” and a non-inverting output "+”.
  • the two outputs of the differential amplifier 11 are each coupled to a supply potential V CMO via a switch 12.
  • the non-inverting output of the differential amplifier 11 is connected via a switch 15 to a connection of a first capacitor 13.
  • This connection of the first capacitor 13 is coupled via a further switch 12 to a connection for an input signal V IP .
  • the other connection of the first capacitor 13 is connected to the inverting input of the differential amplifier 11.
  • the inverting input of the differential amplifier 11 is also connected to a second capacitor 13, whose other connection via a switch 12 to the connection for a differential input signal Vi, and via a switch 16 with a reference signal V ref p, via a switch 17 with a reference signal V. refN and is coupled via a switch 21 to the potential V CM0 .
  • the inverting input "-" of the differential amplifier 11 is also connected to a capacitor 131.
  • the other connection of the capacitor 131 can be connected to the supply potential V CM0 via a switch 12 and 20. Furthermore, this connection is connected via the switch 18 to the reference signal V re p and via the switch 19 to the reference signal V re fN.
  • the inverting input and the non-inverting input of the differential amplifier 11 are each connected to a supply potential V MI via a switch 12.
  • the inverting output of the reference amplifier 11 leads via a switch 15 to a connection of a first capacitor 14 and furthermore via a switch 12 to a connection for the differential input signal V N.
  • the non-inverting input of the differential amplifier 11 is coupled to the other connection of the first capacitor 14.
  • the non-inverting input is connected to a connection of a second capacitor 14 and to a connection of a capacitor 141.
  • the other connection of the second capacitor 14 leads via a switch 12 to the connection for the input signal V ⁇ N , via a switch 21 to the potential V CM0 , via a switch 17 to the reference signal V r e f p and via a switch 16 to the Reference signal V ref N-
  • the other connection of the capacitor 141 is connected to the voltage V CM o via a switch 12 and a switch 20. Furthermore, it is coupled to the reference signal V re f P via a switch 19 and to the reference signal V ref N via a switch 18.
  • Vj is the voltage of the input signal, i.e. the difference between the two voltage signals. nale VJJJ and V p.
  • the reference voltage V re f results from the two differential reference voltages V re fp and V re fN and is 1 V.
  • the output voltage which can be tapped at the output T12 of the converter stage T1 during the holding phase ⁇ H , is sampled by the circuit P1 of the generator circuit P2 of the converter stage T2 during the same phase.
  • the sample and hold circuit Pll of the generator circuit P2 of the converter stage T2 and all subsequent generator circuits are designed in a similar way to the sample and hold circuit Pll of the converter stage T1, but the capacitors 131 and 141 and the switches and connected to them are missing Signal inputs because the generator circuits P2 do not have to generate any output voltages for the control signals "underload" and "overload".
  • the relationship between the input and output voltage values of the sample-and-hold circuits Pl1 of the generator circuit P1 and P2 is shown in FIG. 3.
  • the input voltage interval on the x-axis is in the range between -1 and 1 V, that of the sample-and-hold circuit Pll generated output voltage between -0.5 and 0.5 V.
  • the broken line together with the solid line indicates the transfer function of the sample-and-hold circuit Pll of the first generator circuit Pl, the solid lines show the transfer function of the sample-hold circuit of Generator circuit P2 on.
  • an input voltage value in the "underload” or "overload” marked partial interval limited by the sample-and-hold circuit P1 of the first generator circuit P1 to the output voltage interval between -0.5 V and 0.5 V.
  • this is done by adding or subtracting twice the voltage reference value V re f to twice the input voltage when the input signal is in the "overload” or “underload” range.
  • input signals or input voltages from the converter stage T1 are processed in a suitable manner.
  • the following generator circuits have a maximum input signal in the range of -0.5 V to 0.5 V. Such an input signal can still be processed without problems even with supply voltages of around 1 V.
  • the decision as to in which partial voltage interval the input voltage value lies is made by the comparator device of the preceding converter stage or by the first comparator device C0.
  • FIG. 4 A block diagram for asymmetrical signal processing of a comparator circuit C2 of the converter stage T2 is shown in FIG. 4.
  • the comparator circuit has a switch C24 at its input C21, which is coupled to a connection of a capacitor C25 and to the input of a comparison circuit C26.
  • the other connection of the capacitor C25 is connected to the ground potential as a reference potential.
  • the comparison circuit C26 has an output C262 which leads to a circuit C27 which generates the control signal and outputs it at the control output C22.
  • the comparison circuit C26 also has two inputs for partial reference voltages. Each of these two inputs is connected to three switches. A pair of reference voltages can be applied to the inputs of the partial reference voltages using two switches each.
  • a selection of which pair of switches is closed is made by the circuit C28, which evaluates the control signal at the control input C23 of the comparator circuit C2.
  • the circuit C28 thus connects the inputs for the partial reference voltages to the reference voltage pair SI1, SI2 or SI3 depending on the control signal at control input C23.
  • the partial reference voltage -3/8 V ref or -5/8 V ref are present at the two connections of the reference voltage pair SI1.
  • the connections of SI2 lead 1/8 V ref or -1/8 V ref , SI3 leads 5/8 V r ef or. 3/8 V re f-
  • the switch C24 is closed and the capacitor C25 charges up to the input voltage value of the signal at the input C21.
  • the capacitance of the capacitor C25 is chosen such that it is fully charged during the sampling phase ⁇ s .
  • the switch C24 is open and one of the switch pairs SI1, SI2 or SI3 is closed depending on the control signal.
  • the comparison circuit 26 compares the voltage value of the capacitor C25 with the partial reference voltages of one of the reference voltage pairs selected by the switches SI1, SI2 or SI2 and outputs the result at the input C262. Since the input voltage interval1 at the input C21 is practically limited to the range between -0.5 V and 0.5 V, this interval in the comparison device C26 is determined by the two
  • Partial reference voltages divided into three or two partial voltage intervals.
  • the voltage value stored in capacitor C25 is compared in the comparison circuit C26 with the partial reference voltages. Depending on whether the voltage across the capacitor C25 is greater or less than the partial reference voltages or between them, it is determined in which voltage interval the voltage value of the capacitor C25 lies. From this, the circuit C27 generates the control signal for the next converter stage and the logic circuit L1.
  • the comparator circuit C2 of the converter stage T2 in FIG. 2 can be easily modified into a corresponding comparator circuit C1. It is also easily possible for a person skilled in the art to design the comparator circuit C2 for differential signal processing.
  • the control signals of the individual comparator circuits CO to C3 are fed to a logic circuit L1.
  • the individual control signals correspond to a bit sequence of serial bits, which are combined by the logic circuit L1 in FIG. 1 to form a digital value.
  • the control signals coming from the comparator circuits CO to C3 are expediently converted into bit sequences only in the logic circuit L1 and the digital value is determined therefrom in a second step.
  • the logic circuit L1 outputs the digital value at the output A as soon as all the comparator circuits CO to C3 of the individual converter stages TO to T3 have delivered a control signal or a bit sequence.
  • the comparator circuit CO of the converter stage TO again generates a control signal for a new input voltage value, while the devices C1 to C3 still supply control signals for the older input voltages. It is therefore necessary for the logic circuit L1 to have an intermediate memory, which temporarily stores control signals and thus extracted bit sequences of input voltage signals which have not yet been completely processed. Only when an input voltage signal has passed through all converter stages T0 to T3 and has been processed, does the logic circuit L1 deliver the associated digital value. This concept is also called pipelining.
  • the analog-digital converter has a converter stage TO, which carries out a comparison process with a signal at the input of the analog-digital converter in one clock period, but does not generate a new signal, but instead passes the input signal unchanged on to the next converter stage.
  • An analog-digital converter according to the invention which works with the method according to the invention, consequently has eight converter stages, with each converter stage performing one step.
  • a first phase ⁇ j. which represents a sampling phase ⁇ s
  • the sampled analog input voltage signal is 0.9 V.
  • the second phase ⁇ 2 represents the hold phase ⁇ H for the first converter stage T0. At the same time, it is the sampling phase ⁇ s for the converter stage Tl and its generator circuit Pl or comparator circuit Cl. In the time phase ⁇ 2 the sampling
  • Hold circuit PO the input voltage signal of 0.9 V and outputs this unchanged at the output T02 of the converter stage T0.
  • the generator circuit Pl and the comparator circuit Cl perform a sampling with this input voltage signal.
  • the comparator circuit C0 of the converter stage T0 makes a decision D as to the voltage interval 1 in which the input voltage of 0.9 V lies.
  • the input voltage of 0.9 V is greater than 0.7 V, but less than 1 V and is therefore in the range between 0.75 V and 1 V. As can be seen in Table 1, this is the one with the control signal
  • the comparator circuit C0 of the converter stage T0 is available for its decision-making D the complete time of the second phase ⁇ 2 and not only the short period of time ⁇ t between a sampling phase ⁇ s and a holding phase, H , since the generator circuit Pl and the comparator circuit Cl, these In- formation, simply sample the input signal during phase ⁇ 2 .
  • the comparator circuit CO of the first converter stage TO sends the control signal "overload” to the generator circuit Pl and the comparator circuit Cl of the converter stage T1.
  • the generator circuit Pl generates an "overload” as a function of the control signal new voltage signal and outputs this at the signal output T12 of the first converter stage T1.
  • the output voltage signal is -0.2 V and results from the difference of twice the value of the input voltage of 0.9 V - 2 * V re f, where V re f is a reference voltage of 1 V.
  • the generator circuit P2 and the comparator circuit C2 of the converter stage T2 carry out a sampling S of the signal of -0.2 V applied to the input TU of the converter stage T2.
  • the time phase ⁇ 3 is also the time period for a decision-making process by the comparator circuit Cl.
  • the "overload" signal applied to your control input means that
  • the control signal "fuzzy” from the comparator circuit C1 of the converter stage T1 is used to set the generator circuit P2 of the converter stage T2. This generates and outputs a voltage of -0.4 V from the generator circuit P2 at the output T12 of the converter stage T2. ben, which is sampled by the generator circuit P3 and the comparator circuit C3 of the converter stage T3 during the same time phase.
  • the control signal "fuzzy” in the comparator circuit C2 selects the middle voltage reference pair with the partial reference voltages -1/8 V re f and +1/8 V re f.
  • a comparison of the voltage of -0.2 V sampled in the previous time phase shows that it is less than -1/8 V ref , that is less than -1/8 V. Therefore, the control signal "low” is generated at the end of the time phase ⁇ .
  • the control signal "low” of the comparator circuit C2 is used in the time phase ⁇ 5 by the generator circuit P3 of the converter stage T3 to generate a new analog voltage signal and by the comparator circuit C3 of the converter stage T3 to select a reference voltage pair, which is from the two partial reference voltages -3 / 8V re f and -5 / 8V re f.
  • the comparator circuit carries out a comparison again and passes the control signal "fuzzy" to the subsequent converter stage T4 at the end of the time phase ⁇ 5 . This process is repeated until all eight converter stages T0 to T7 of the digital-analog converter have evaluated the signal.
  • the logic circuit L1 is transmitted a control signal in each time phase from ⁇ 2 , which is converted by the logic circuit into a sequence of bits.
  • the control signals transmitted by the comparator circuits C0 to C7 and the partial sequences of bits that have the same meaning can be seen in Table 4.
  • a digital number is calculated from these eight bit sequences, each with the first bit pair. For this purpose, the first two bits of each approximation step or each converter stage are added. However, it must be taken into account that the individual approximation steps and the bit sequences extracted from them have a different significance, which decrease with higher approximation steps or increasing converter stage.
  • the comparator circuit Cl By forming a further converter stage T0 before the first converter stage T1 of the digital-analog converter, the comparator circuit Cl is given sufficient time in the time phase in 3 for a decision. At the same time, the design of the comparator circuit C0 converts the converter stage T0, which divides the input voltage interval by four differential voltages into a total of five partial voltage intervals, which increases the dynamic range of the input voltage interval. Conversely, this means that a supply voltage of the digital-to-analog converter can be reduced without having to accept the disadvantages that amplification of large input signals entails when the supply voltage is too low.
  • a comparison process is provided before the actual first approximation step, which makes a decision about the voltage to be set in the first approximation step in a time phase before the first approach. performed ximation step.
  • the comparison process of the first approximation step is thus significantly relieved of time.
  • the dynamic range of the input voltages with respect to the supply voltage is significantly increased.
  • the comparator circuits and the generator circuit can also be implemented with reference potentials. Since a voltage only represents the difference between two potentials, the comparison of an input signal with partial reference voltages in particular is a comparison of the input signal with partial reference potentials. The generation of a new signal is also easily possible by adding or subtracting a potential instead of a voltage.
  • SI1, SI2, SI3 reference voltage pairs
  • V re fP, V re fN reference potentials IP, V ⁇ J: input signals
  • V ref reference voltage

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Abstract

Es wird ein Verfahren zur Umsetzung eines analogen Eingangssignals in einen digitalen Wert mit sukzessiver Approximation vorgeschlagen. Dabei ist ein erster Vergleichsvorgang vor einem ersten Approximationsschritt vorgesehen, der ein vorgegebenes Eingangsspannungsintervall durch vier Referenzpotentiale in fünf Teilintervalle unterteilt. Bei dem Vergleichsvorgang wird ein ermitteltes Teilspannungsintervall im folgenden Approximationsschritt zur Auswahl eines zu verwendenden neuen Referenzpotentialpaares verwendet. Mit diesem Verfahren sind höhere Abtastraten möglich. Gleichzeitig wird der Bereich des Eingangssignals vergrößert. Ein Analog-Digital-Wandler weist eine erste Vergleichsvorrichtung (C01) auf und zumindest zwei Wandlerstufen (T1, T2). Jede Wandlerstufe (T1, T2) umfaßt eine Generatorschaltung (P1, P2) und eine Vergleichsvorrichtung (C1, C2), die ein vorgegebenes Potentialintervall mittels Teilreferenzpotentiale in Teilintervalle unterteilt und ermittelt, in welchem Teilintervall sich ein am Eingang angelegtes Spannungssignal befindet. Es wird ein Steuersignal generiert, das zur Ermittlung des digitalen Wertes und zur Einstellung der Ausgangsspannung der Generatorschaltung (P2, P3) der folgenden Wandlerstufe verwendet wird.

Description

Beschreibung
Verfahren zur Umsetzung eines analogen Eingangssignals und Analog-Digital-Wandler
Die Erfindung betrifft ein Verfahren zur Umsetzung eines Eingangssignals in einen digitalen Wert mittels sukzessiver Approximation. Die Erfindung betrifft weiterhin einen Analog- Digital-Wandler zur Umsetzung eines analogen Eingangsspan- nungssignals in einen digitalen Wert.
Analog-Digital-Wandler sind wichtige Bauelemente in der digitalen Signalverarbeitung. Analog-Digital-Wandler setzen dabei die Spannung eines Eingangssignals in eine dazu proportionale Zahl um, die als digitales Signal ausgegeben wird. Das digitale Signal ist häufig eine serielle Folge einer Anzahl von Bits, wobei der binäre Wert der Folge die proportionale Zahl darstellt .
Die Anzahl der Bits pro digitalen Signal ist ein Maß für seine Genauigkeit. Ein Analog-Digital-Wandler, der eine Genauigkeit von 8 Bits aufweist, setzt ein Eingangssignal in eine binäre Folge aus 8 Bits um. Das gesamte Eingangsintervall eines Analog-Digital-Wandlers wird somit in insgesamt 256 Teil- intervalle zerlegt, wobei jedem Teilintervall beginnend mit dem niedrigsten eine binäre Zahlenfolge aus 8 Bits zugeordnet wird. Dem niedrigsten Teilintervall wird der Dezimalwert 0, dem höchsten Teilintervall der Dezimalwert 255 zugeordnet.
In einer Realisierungsmöglichkeit für einen Analog-Digital- Wandler wird das sukzessive Approximationsverfahren verwendet. Dieses besteht aus mehreren Approximationsschritten, wobei in jedem Schritt ein digitaler Teilwert ermittelt und zur Bildung des digitalen Gesamtwertes verwendet wird. Die Anzahl der Approximationsschritte entspricht dabei der binären Genauigkeit des digitalen Wertes. Eine einfache Ausführungsform eines solchen Verfahrens ist in "Tietze/Schenk, Halbleiter- schaltungstechnik, 12. Auflage, Springer, 2002" auf den Seiten 1009 ff. im Detail beschrieben.
In einer Variation dieses Verfahrens wird ein Eingangssignal oder zweckmäßigerweise die Spannung eines Eingangssignals in einem Approximationsschritt nicht mit einer Referenzspannung oder Referenzpotential, sondern mit zwei Referenzspannungen oder Referenzpotentialen verglichen. Dabei wird ermittelt, ob die Spannung des Eingangssignals größer oder kleiner als die beiden Referenzspannungen oder Referenzpotentiale sind oder zwischen den beiden liegt. Die beiden Referenzspannungen oder Potentiale unterteilen somit das Eingangsintervall für diesen Approximationsschritt in insgesamt drei Teilintervalle, und es wird durch den Vergleich ermittelt, in welchem dieser drei Teilintervalle die Spannung des Eingangssignals liegt. Abhängig von dem Ergebnis wird ein neues Signal erzeugt, welches für den folgenden Approximationsschritt verwendet wird. Weiterhin ist jedem Intervall ein Wert zugeordnet, der für die Bildung des digitalen Ausgangswertes des Analog-Digital - Wandlers benutzt wird.
Praktischerweise arbeiten Analog-Digital-Wandler mit sukzessiver Approximation in einem getakteten Betriebsmodus und sind mit Abtast-Halte-Einrichtungen ausgebildet, wobei häufig jeder Approximationsschritt durch Schaltungen realisiert wird. Während einer Abtastphase werden die Eingangssignale in den einzelnen Stufen des Analog-Digital-Wandlers abgetastet oder gesampelt. In einer der Abtastphase folgenden Haltephase erfolgt eine Signalverarbeitung.
Steigende Taktraten führen jedoch zu Problemen bei Abtast- Halte-Schaltungen in den einzelnen Approximationsstufen des Analog-Digital-Wandlers. Insbesondere die Abtast-Halte- Schaltungen, die einen Vergleich des Eingangssignals mit den Referenzsignalen durchführen, benötigen für ihre Entschei- dungsfindung Zeit . Bei geringen Taktraten ist eine kurze Zeitspanne zwischen der Abtast- und der Haltephase für eine Entscheidungsfindung ausreichend, bei hohen Taktraten ist die Zeitspanne jedoch zu kurz und die Fehlerrate steigt stark an.
Um dies zu verhindern, wurden die Vergleichsschaltungen der einzelnen Approximationsstufen so implementiert, daß sie eine Entscheidung bereits in einer vorhergehenden Zeitphase treffen können. Dadurch haben die Vergleichsschaltungen eine komplette Haltephase Zeit für die Entscheidung. Ein Analog- Digital-Wandler mit einer solchen "Look-Ahead-Technik" ist in "Matsuura et. al , A 240-Mbps, 1-W CMOS EPRML Read-Channel LSI Chip Using an Interleaved Subranging Pipeline A/D Converter, IEEE Journal of Solid-State Circuits, Vol. 33, No. 11, November 1998, Seite 1840 ff." gezeigt. Der große Nachteil des dort beschriebenen Analog-Digital-Wandlers ist jedoch sein Leistungsverbrauch und seine hohe Versorgungsspannung von 3,3 V, die der Forderung nach geringem Leistungsverbrauch und kleiner Versorgungsspannung entgegensteht. Zusätzlich wird bei diesem Analog-Digital-Wandler das Problem einer zu kurzen Zeitspanne für die Entscheidungsfindung nicht vollständig ge- löst.
Ein weiterer Analog-Digital-Wandler ist in US 5,861,832 beschrieben. Die letzte Approximationsstufe des dortigen Wandlers ist ohne zusätzliche Verstärker ausgebildet, wodurch der Strom- und Platzverbrauch reduziert wird. Das Problem einer fehlerfreien Umsetzung bleibt jedoch auch hier bestehen.
Aufgabe der Erfindung ist es, ein Verfahren zur Umsetzung eines analogen Eingangsspannungssignals in einen digitalen Wert mittels sukzessiver Approximation vorzusehen, das auch bei hohen Taktraten fehlerfrei funktioniert. Darüber hinaus ist es Aufgabe, einen Analog-Digital-Wandler bereitzustellen, der auch bei geringen VersorgungsSpannungen und hohen Taktraten arbeitet.
Diese Aufgaben werden mit den Gegenständen der nebengeordneten Patentansprüche gelöst . Dabei weist das Verfahren zur Umsetzung einen Initial- vergleichsschritt auf, der das Eingangssignal mit zumindest vier Teilreferenzpotentialen vergleicht und ein von dem Vergleich abhängiges Steuersignal erzeugt. Weiterhin umfasst das Verfahren einen ersten Approximationsschritt und zumindest einen zweiten Approximationsschritt . Jeder Approximations- schritt weist einen Vergleichsvorgang auf, bei dem ein Signal mit zwei Teilreferenzpotentialen verglichen wird, die ein Referenzpotentialpaar bilden und bei dem abhängig von dem Ver- gleich ein Steuersignal generiert wird. Der erste Approximationsschritt erzeugt ein von dem Eingangssignal und dem Steuersignal des Initialvergleichsschritts abgeleitetes Ausgangssignal, das als Signal für den Vergleichsvorgang des zumindest einen zweiten Approximationsschrittes verwendet wird. Das Referenzpotentialpaar des Vergleichvorgangs des ersten Approximationsschrittes wird durch das Steuersignal des Ini- tialvergLeichvorgangs aus einer Menge von fünf Referenzpotentialpaaren bestimmt. Das im zweiten Approximationsschritt verwendete Referenzpotentialpaar wird durch das Steuersignal des dem zumindest einen zweiten vorangegangenen Approximationsschritt aus einer Menge von drei Referenzpotentialpaaren gewählt. Letztlich umfasst das Verfahren die Bildung des digitalen Wertes aus dem Steuersignal des Initialvergleichvorgangs und den Steuersignalen des ersten und des zumindest ei- nen zweiten Approximationsschrittes.
Durch den Initialvergleichsschritt werden Signale mit großer Amplitude fehlerfrei verarbeitet und der Dynamikbereich für das Eingangssignal vergrößert. Zusätzlich wird durch das Steuersignal des Initialvergleichsschritts ein Referenzpotentialpaar aus einer Menge von zumindest fünf Referenzpotentialpaaren für den Vergleichsvorgang des ersten Approximations- schrittes ausgewählt. Somit wird bereits eine Vorauswahl getroffen, und der Vergleichsvorgang des ersten Approximations- schrittes erhält dadurch genügend Zeit für seine Entscheidungsfindung. Das erfindungsgemäße Verfahren ist daher auch für hohe Taktraten besonders geeignet . Ein Analog-Digital-Wandler umfasst zur Umsetzung eines analogen Eingangssignals in einen digitalen Wert einen Eingang und eine mit dem Eingang verbundene erste Wandlerstufe . Die Wand- lerstufe weist ein Vergleichsmittel für einen Vergleich eines am Eingang angelegten Signals mit zumindest vier Teilreferenzpotentialen aus und ist zur Abgabe des am Eingang angelegten Signals an einem ersten Ausgang und zur Abgabe eines von dem Vergleich abhängigen Steuersignals an einem zweiten Ausgang ausgebildet. Der Analog-Digital-Wandler weist weiterhin zumindest eine zweite Wandlerstufe auf, die der ersten Wandlerstufe nachgeschaltet ist. Die zweite Wandlerstufe enthält ein Mittel zur Abgabe eines Ausgangssignals an einen ersten Ausgang, das von einem Signal an einem Signaleingang der zumindest einen zweiten Wandlerstufe und von einem Steuersignal an einem Steuereingang der zumindest einen zweiten Wandlerstufe abgeleitet ist. Die zumindest eine zweite Wandlerstufe umfasst ferner ein Vergleichsmittel für einen Vergleich des an den Signaleingang angelegten Signals mit zwei durch das am Steuereingang angelegte Steuersignal bestimmten
Teilreferenzpotentialen und für die Abgabe eines vom Vergleich abhängigen Steuersignals an einen zweiten Ausgang der zumindest einen zweiten Wandlerstufe. Dabei ist der Signaleingang und der Steuereingang der zumindest einen zweiten Wandlerstufe mit dem ersten Ausgang und mit dem zweiten Ausgang einer der zumindest einen zweiten Wandlerstufe vorangeschalteten Wandlerstufe verbunden. Der Analog-Digital-Wandler enthält eine Logikschaltung, die zur Abgabe eines digitalen Wertes aus dem Steuersignal der ersten Wandlerstufe und dem Steuersignal der zumindest einen zweiten Wandlerstufe ausgebildet ist.
Durch die Ausbildung des Analog-Digital-Wandlers mit einem Vergleichsmittel in jeder Wandlerstufe wird eine Entscheidung über ein von einer Wandlerstufe zu erzeugendes Ausgangssignal bereits in der der Wandlerstufe vorangeschalteten Wandlerstufe getroffen. Gleichzeitig wird bereits eine Vorauswahl über die von dem Vergleichsmittel verwendeten Teilreferenzpotentiale durch das Steuersignal der vorangeschalteten Wandlerstufe getroffen. Dadurch wird einem Vergleichsmittel für den Vergleich des Signals am Signaleingang ein größerer Zeitraum zur Verfügung gestellt. Umgekehrt kann ein getaktet betriebener erfindungsgemäßer Analog-Digital-Wandler mit deutlich höheren Taktraten arbeiten. Durch den Vergleich mit vier Teilreferenzpotentialen in der ersten Wandlerstufe wird zudem ein großes Eingangssignal auch bei kleinen VersorgungsSpannungen des Analog-Digital-Wandlers fehlerfrei verarbeitet. Es ist daher möglich, die VersorgungsSpannung zu reduzieren und den Analog-Digital-Wandler in stromsparender CMOS- Schaltungstechnik zu implementieren.
Vorteilhafte Ausgestaltungsformen der Erfindung ergeben sich aus den Unteransprüchen.
Es ist bei dem Verfahren und seinen Ausgestaltungen vorteilhaft, Spannungen anstatt Potentiale zu benutzen. Da eine Spannung die Differenz zweier Potentiale darstellt, kann das Verfahren bei der Wahl eines einzigen Bezugspotentials für alle im Verfahren verwendeten Referenzpotentiale sehr leicht mit den entsprechenden Referenzspannungen ausgebildet werden. Unter der Voraussetzung alle Potentiale immer auf ein glei- ches Bezugspotential zu beziehen lassen sich somit die Referenzpotentiale durch Referenzspannungen ersetzen. Dies ist insbesondere dann sinnvoll, wenn das Eingangssignal ein Spannungssignal darstellt. Ein Potentialintervall wird so zu einem Spannungsintervall .
Weiterhin ist es bei dem erfindungsgemäßen Verfahren zweckmäßig, daß der zumindest eine zweite Approximationsschritt ein von dem Ausgangssignal und dem Steuersignal des vorangegangenen Approximationsschrittes abgeleitetes Ausgangssignal er- zeugt, das als Signal für einen dem zumindest einen zweiten nachfolgenden Approximationsschritt verwendet wird. Dieses wird dabei für den Vergleichsvorgang als auch für die Erzeu- gung eines weiteren Ausgangssignals verwendet. Dadurch bleibt dem Vergleichsvorgang in einem Approximationsschritt deutlich mehr Zeit für seine Entscheidungs indung, denn das Ergebnis des Vergleichsvorgangs wird erst im folgenden Apprσximations- schritt benötigt.
In einer weiteren Ausgestaltung der Erfindung stimmen drei der zumindest fünf Referenzspannungspaare des Vergleichsvor- gangs des ersten Approximationsschrittes mit den drei Referenzspannungspaaren des VergleichsVorgangs des zumindest einen zweiten Approximationsschrittes überein.
Eine Weiterbildung ist dadurch gekennzeichnet, daß für die Erzeugung des abgeleiteten AusgangsSignals im ersten Approximationsschritt und im zumindest einen zweiten Approximations- schritt das Eingangssignal in seiner Amplitude verdoppelt wird oder das Eingangssignal in seiner Amplitude verdoppelt wird und zu diesem ein Zwischensignal addiert oder subtra- hiert wird. Das Zwischensignal ist aus dem n-fachen eines ersten Referenzpotentials im ersten Approximationsschritt o- der aus dem ersten Referenzpotential im zumindest einen zweiten Approximationsschritt abgeleitet. Der Wert n ist eine natürliche Zahl größer 1.
In diesem Zusammenhang ist es besonders sinnvoll, wenn das erste und das zweite Teilreferenzpotential der Referenzpotentialpaare jeweils einen Bruchteil eines ersten Referenzpotentials aufweisen. Der Bruchteil beträgt dabei das m-fache des achten Teils des ersten Referenzpotentials oder der ersten Referenzspannung, wobei m eine ganze, ungerade Zahl von -9 bis 9 ist. In einer Weiterbildung dieser Ausgestaltung weisen die beiden Teilreferenzpotentiale der Referenzpotentialpaare eine Spannungsdifferenz von 2/8 des ersten Referenzpotentials auf. In einer Ausgestaltung ist bei dem Initialvergleichsschritt ein durch ein obere und ein unteres Grenzpotential vorgegebenes Eingangspotentialintervall durch die zumindest vier Teilreferenzpotentiale in zumindest fünf Teilpotentialintervalle unterteilt. Es wird ermittelt, in welchem der fünf Teilpotentialintervalle sich das Eingangssignal befindet und ein davon abhängiges Signal erzeugt. In diesem Zusammenhang wird auch bei dem Vergleichsvorgang eines Approximationsschrittes ein durch zwei Potentiale vorgegebenes Potentialintervall in drei Teilpotentialintervalle unterteilt. Sinnvollerweise ist die Länge des vorgegebenen Eingangspotentialintervalls des Initialvergleichvorgangs die doppelte Länge des vorgegebenen Potentialintervalls eines Approximationsschrittes.
Der obere bzw. untere Grenzwert des Eingangspotentialintervalls oder des Potentialintervalls, das durch die Teilreferenzpotentiale in Teilpotentialintervalle unterteilt wird, ist durch einen maximalen oder minimalen Wert des Signals definiert, das in diesem Approximationsschritt verwendet wird. Die beiden Grenzwerte können jedoch auch fest vorgegebene Grenzwerte sein, die größer bzw. kleiner als der maximale bzw. minimale Wert des Spannungssignals sind.
Eine zweckmäßige Ausführungsform ist eine Begrenzung eines Teilreferenzpotentials eines Referenzpotentialpaares auf das obere oder untere Grenzpotential des vorgegebenen Eingangspotentialintervalls .
In einer Ausführungsform des Analog-Digital-Wandlers, bilden zwei Teilreferenzpotentiale ein Referenzpotentialpaar, wobei das Vergleichsmittel der zumindest einen zweiten Wandlerstufe für eine Wahl eines Referenzpotentialpaares aus einer Menge von drei oder von zumindest fünf Referenzpotentialpaaren abhängig von dem am Steuereingang angelegten Steuersignal be- stimmt ist. Zweckmäßigerweise weist der Analog-Digital-Wandler mehrere hintereinander geschaltete zweite Wandlerstufen auf, wobei das Vergleichsmittel der ersten zweiten Wandlerstufe für eine Wahl von zumindest fünf, die Vergleichsmittel der weiteren zweiten Wandlerstufen für eine Wahl von drei Referenzpotentialpaaren ausgebildet sind.
In einer weiteren Ausführungsform weist das Vergleichsmittel der ersten Wandlerstufe des Analog-Digital-Wandlers ein durch ein oberes und ein unteres Grenzpotential vorgegebenes Eingangspotentialintervall für das Eingangssignal auf. Die zumindest vier Teilreferenzpotentiale unterteilen somit das Eingangspotentialinterval1 in zumindest fünf Teilpotentialintervalle. Das Vergleichsmittel ist zur Ermittlung des Teilpo- tentialintervalls in dem sich das Eingangssignal befindet und zur Abgabe eines davon abhängigen Steuersignals ausgebildet.
In diesem Zusammenhang weist das Vergleichsmittel der zumindest einen zweiten Wandlerstufe des Analog-Digital-Wandlers ein durch ein oberes und ein unteres Potential vorgegebenes Potentialintervall für das am Signaleingang der Wandlerstufe angelegte Signal auf und unterteilt dieses mit den zwei Teilreferenzpotentialen eines Referenzpotentialpaares in drei Teilpotentialintervalle .
Die Vergleichsvorrichtungen und die Generatorschaltungen der Wandlerstufe des Analog-Digital-Wandlers sind vorteilhaft als Abtast-Halte-Schaltungen für einen getakteten Betrieb ausgebildet.
Zweckmäßigerweise ist dabei das Vergleichsmittel der zumindest einen zweiten Wandlerstufe für ein Abtasten eines am Signaleingang anliegenden Signals während eines ersten Zeitraumes und für einen Vergleich des abgetasteten Signals mit zwei Teilreferenzpotentialen eines Referenzpotentialpaares und für die Abgabe eines eindeutigen von dem Vergleich abhängigen Signals am zweiten Ausgang während eines zweiten Zeit- raumes ausgebildet. Dabei wird der erste Zeitraum als Abtastphase und der zweite Zeitraum als Haltephase bezeichnet.
Es ist ebenso vorteilhaft, das erste Vergleichsmittel der ersten Wandlerstufe für ein Abtasten eines Eingangssignals während eines ersten Zeitraums und für einen Vergleich des abgetasteten Eingangssignals mit zumindest vier Teilreferenzspannungen und für die Abgabe eines eindeutigen, von dem Vergleich abhängigen Signals während eines zweiten Zeitraumes auszubilden.
Es ist sinnvoll, das Mittel zur Abgabe der zumindest einen zweiten Wandlerstufe für ein Abtasten eines am Signaleingang anliegenden Signals während eines ersten Zeitraums und für eine Abgabe eines Ausgangssignals am ersten Ausgang abhängig abgetasteten Signals sowie einem Steuersignal am Steuereingang auszubilden. Damit tasten das Vergleichsmittel während der Abtastphase, also des ersten Zeitraums, ein am Signaleingang angelegtes Signal ab und verarbeitet dieses während des Haltezeitraums.
In einer Weiterbildung des Analog-Digital-Wandlers bildet der zweite Zeitraum der ersten Wandlerstufe den ersten Zeitraum der zweiten der ersten Wandlerstufe nachgeschalteten Wandler- stufe. Somit bildet die Haltephase einer Wandlerstufe die Abtastphase einer Wandlerstufe nachgeschalteten Wandlerstufe.
In einer anderen Weiterbildung des Analog-Digital-Wandlers werden die zwei Teilreferenzpotentiale eines Referenzpotenti- alpaares in Wandlerstufe aus jeweils einem Bruchteil eines ersten Referenzpotentials gebildet, wobei der Bruchteil das m-fache des achten Teils dieses ersten Referenzpotentials beträgt und m eine ganze ungerade Zahl im Bereich von -9 bis 9 ist. Die Differenz der zwei Teilreferenzpotentiale beträgt 2/8 des Wertes des ersten Referenzpotentials. In einer Weiterbildung des Analog-Digital-Wandlers ist der Wert des ersten Referenzpotentials gleich dem Wert der Hälfte der Differenz des unteren und oberen Grenzpotentials des Eingangspotentialintervalls .
In einer Ausgestaltung der Erfindung weist die erste Wandlerstufe eine Abtast-Halte-Schaltung auf. Der Signaleingang der ersten Wandlerstufe ist mit dem Ausgang einer Abtast-Halte- Schaltung verbunden, die zum Abtasten eines Eingangsspan- nungssignals während der Abtastphase und zur Abgabe eines
Signals am Ausgang der ersten Wandlerstufe während der Haltephase ausgebildet ist. Der Wert des abgegebenen Spannungssignals ist dabei gleich dem Wert des Eingangsspannungssignals während der Abtastphase. Damit werden mögliche Umsetzungsfeh- 1er eines analogen Signals in ein digitales Signal reduziert.
Im Folgenden wird die Erfindung anhand eines Ausführungsbei- spiels unter Zuhilfenahme der Zeichnungen im Detail erläutert.
Es zeigen:
Figur 1 ein Ausführungsbeispiel eines Analog-Digital- Wandlers,
Figur 2 einen Ausschnitt einer Generatorschaltung einer Wandlerstufe des Analog-Digital-Wandlers,
Figur 3 ein Diagramm, welches das Verhältnis der Spannungen von Eingangs- zu Ausgangssignal zeigt,
Figur 4 ein Blockdiagramm einer Vergleichsvorrichtung,
Figur 5 ein Zeitdiagramm mit Abtast- und Haltephasen,
Figur 6 ein Ausführungsbeispiel für das Verfahren. Figur 1 zeigt einen Analog-Digital-Wandler mit einem Eingang E und einem Ausgang A. Am Eingang E des Analog-Digital- Wandlers wird ein analoges Eingangsspannungssignal zugeführt, dessen umgesetzter digitaler Wert am Ausgang A abgreifbar ist. Der Wandler in diesem Ausführungsbeispiel benutzt Spannungssignale als Eingangssignale und Spannungen für die Signalverarbeitung innerhalb des Wandlers.
Der Analog-Digital-Wandler weist vier Wandlerstufen TO, Tl bis T3, sowie eine Logikschaltung Ll auf. Jede Wandlerstufe umfaßt einen Signaleingang TOI bzw. TU sowie einen Steuerausgang T03 bzw. T13. Die Wandlerstufen Tl , T2 und T3 weisen einen Steuereingang T14 und die Wandlerstufen TOI, Tl und T2 , einen Signalausgang TOI bzw. T12 auf. Die Wandlerstufen TO , Tl bis T3 sind in Reihe hintereinander geschaltet, d.h. ihr jeweiliger Signalausgang ist mit dem Signaleingang der folgenden Wandlerstufe und ihr jeweiliger Steuerausgang mit dem Steuereingang der folgenden Wandlerstufe verbunden. Die Steuerausgänge T03 bzw. T13 der jeweiligen Wandlerstufen TO bis T3 sind ferner an die vier Eingänge der Logikschaltung Ll angeschlossen, deren Ausgang den Ausgang A des Digital-Analog- Wandlers bildet. Der Eingang T01 der ersten Wandlerstufe T0 bildet den Eingang des Digital-Analog-Wandlers .
Der hier gezeigte Analog-Digital-Wandler ist für eine Umsetzung eines analogen Eingangsspannungssignals in einem Eingangsspannungsintervall von -1 V bis +1 V in einem digitalen Wert ausgebildet. Die Länge des Eingangsspannungsintervalls beträgt demnach 2V. Der Analog-Digital-Wandler arbeitet in einem getakteten Betriebsmodus, der abwechselnd Abtast- und
Haltephasen aufweist. Der zeitliche Verlauf einer solchen Abtast- und Haltephase ist in Figur 5 gezeigt. Jede Zeitperiode T ist unterteilt in eine Abtastphase Φs und einer Haltephase ΦH. Zwischen der Abtastphase Φs und der Haltephase ΦH befindet sich ein kleiner zeitlicher Abstand Δt, der zur Fehlerreduzierung der Abtast-Halte-Schaltungen eingeführt wird. Er dient dazu, den Schaltern in den Wandlerstufen T0 bis T3 aus- reichend Zeit für den Schaltvorgang zwischen der Abtastphase Φs und der Haltephase ΦH zur Verfügung zu stellen.
Die Wandlerstufe TO weist eine Abtast-Halte-Schaltung PO auf, die während einer Abtastphase Φs ein am Eingang des Analog- Digital-Wandlers angelegtes Signal abtastet und während einer Haltephase Φ einer Taktperiode T das abgetastete Signal am Ausgang T02 der Wandlerstufe TO abgibt. Ferner weist die Wandlerstufe TO eine Komparatorschaltung CO auf, die mit Sig- naleingang COl an den Eingang TOI der Wandlerstufe TO angeschlossen ist und deren Ausgang C02 den Steuerausgang T03 der Wandlerstufe TO bildet. Die Komparatorschaltung CO weist Mittel zum Bereitstellen von vier Teilreferenzspannungen mit den Werten -0,75 V, -0,25 V, 0,25 V und 0,75 V auf, die das durch die beiden Grenzwerte -1 V und +1 V vorgegebene Eingangsspannungsintervall in fünf Teilspannungsintervalle unterteilen. Jedem dieser entstandenen Teilspannungsintervalle ist ein eindeutiger Wert zugeordnet, der als Steuersignal am Ausgang C02 abgegeben werden kann. Tabelle 1 zeigt die einzelnen, durch feste Teilreferenzspannungen vorgegebenen Teilspannungsintervalle und die dazu zugeordneten Steuersignale.
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Tabelle 1: Teilspannungsintervalle der ersten Komparatorschaltung C0 und zugeordnete Steuersignale
Ein am Signaleingang COl der Komparatorschaltung C0 anliegendes Signal wird während der Abtastphase Φs einer Taktperiode T abgetastet oder gesampelt und während der Haltephase ΦH mit den vier Teilreferenzspannungen verglichen. Dadurch wird eine Entscheidung getroffen, in welchem der fünf Teilspannungsintervalle sich der Spannungswert des Signals am Eingang COl befindet und das dazugehörige Steuersignal wird am Ausgang ausgegeben.
Die Wandlerstufen Tl und T2 des Analog-Digital-Wandlers ent- halten jeweils eine Generatorschaltung Pl bzw. P2 mit einem Signaleingang, einem Steuerausgang und einem Signalausgang, wobei der Signaleingang der Generatorschaltung an den Eingang TU der jeweiligen Wandlerstufe und der Signalausgang der Generatorschaltung an den Ausgang T12 der jeweiligen Wandler- stufe angeschlossen ist. Der Steuereingang der Generatorschaltung Pl bzw. P2 führt zu dem Steuereingang T14 der jeweiligen Wandlerstufe Tl bzw. T2. Die Wandlerstufe T3 enthält keine weitere Generatorschaltung, da sie die letzte Approximationsstufe des Digital-Analog-Wandlers darstellt und kein weiteres analoges Spannungssignal benötigt wird.
Die Generatorschaltungen Pl und P2 weisen jeweils eine Steuereinheit P12 auf, die ein Steuersignal am Steuereingang auswertet und abhängig von diesem Einstellungen für die Schal- tung Pll zur Erzeugung des Ausgangssignals vornimmt. Die Generatorschaltung Pl bzw. P2 und mit ihnen insbesondere die Schaltung Pll ist ebenfalls in Abtast-Halte-Schaltungstechnik ausgebildet . Während der Abtastphase Φs speichert die Generatorschaltung den Wert des am Eingang angelegten Signals und generiert im Laufe der Haltephase ΦH ein neues Spannungssignal, das am Ausgang T12 der Wandlerstufe abgegeben wird.
Weiterhin enthalten die Wandlerstufen Tl bis T3 jeweils eine Komparatorschaltung Cl bis C3 , deren Steuereingang C13, C23 und C33 mit dem Steuereingang T14 der jeweiligen Wandlerstufe Tl bis T3 verbunden ist. Ein Signaleingang Cll bis C31 der Komparatorschaltungen Cl bis C3 ist an den Signaleingang TU der jeweiligen Wandlerstufe Tl bis T3 angeschlossen. Die Ausgänge C12 bis C32 der Komparatorschaltungen Cl bis C3 bilden die jeweiligen Steuerausgänge T13 der Wandlerstufe Tl bis T3. Die Komparatorschaltung Cl der Wandlerstufe Tl ist so ausgebildet, daß sie abhängig von einem Steuersignal am Steuereingang C13 ein Referenzspannungspaar aus einer Menge von insgesamt fünf Referenzspannungspaaren SI1 bis SI5 auswählt. Ein jedes Referenzspannungspaar enthält zwei Teilreferenzspannungen, die jeweils n/8 einer ersten Referenzspannung Vref betragen, wobei n eine ungerade Zahl ist. Die Differenz zwischen zwei Teilreferenzspannungen eines jeden Referenzspannungspaares beträgt jeweils 2/8 Vref. Die erste Referenzspannung Vre£ ist im Ausführungsbeispiel 1 V.
Die beiden Teilreferenzspannungen des ausgewählten Referenzspannungspaares unterteilen das Eingangsspannungsintervall von -1 V bis +1 V faktisch in drei Teilspannungsintervalle. Beispielsweise wird bei einer Wahl des Referenzspannungpaares (3/8,5/8) der Bereich in die Intervalle zwischen -1 V bis 3/8 V, 3/8 V bis 5/8 V und 5/8 V bis +1 V unterteilt Dadurch wird die Länge eines jeden Teilspannungsintervalls abhängig von dem gewählten Referenzspannungspaar unterschiedlich groß. Jedem durch die Unterteilung entstandenes Teilspannungsintervall ist ein eindeutiger Wert zugeordnet. Eine Übersicht der Teilreferenzspannungen eines jeden Referenzspannungspaares und den den entstandenen Teilspannungsintervallen zugeordneten Werten ist der nachfolgenden Tabelle 2 zu entnehmen.
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Tabelle 2 : Übersicht über die Referenzspannungspaare und die Teilspannungsintervalle mit den zugeordneten Steuersignalen
Dabei enthält das Intervall mit der größeren Teilreferenz- Spannung als unteren Grenzwert den zugeordneten Wert "high", das Intervall zwischen den Teilreferenzspannungen den zugeordneten Wert "fuzzy" und das Intervall mit der kleineren Teilreferenzspannung als oberen Grenzwert den zugeordneten Wert "low" . Da im praktischen Ausführungsfall der Spannungs- wert eines Eingangssignals am Eingang C13 nie größer als 9/8 der Referenzspannung Vref bzw. kleiner als -9/8 der Referenzspannung Vref werden kann, können die dazu zugeordneten Teil- spannungsintervalle mit den Werten "high" und "low" entfallen.
Liegt daher ein Eingangssignal beispielsweise zwischen zwei TeilreferenzSpannungen eines durch das Steuersignal bestimmten Referenzspannungspaares, so wird unabhängig von dem ausgewählten Referenzspannungspaar immer das Steuersignal "fuz- zy" an den Ausgang T13 der Wandlerstufe gelegt. Ist das Eingangssignal größer als die größere der beiden Teilreferenzspannungen wird von der Komparatorschaltung das Steuersignal "high" erzeugt, ist es kleiner als das kleinere der beiden Teireferenzspannungen wird das Steuersignal "low" generiert. Das Steuersignal wird zur Auswahl des Referenzspannungspaares der folgenden Komparatorschaltung bzw. zur Erzeugung des analogen SpannungsSignals in der folgenden Generatorschaltung verwende . Die Auswahl eines Referenzspannungspaares in der Komparatorschaltung erfolgt zu jeder Haltephase ΦH dynamisch durch das Steuersignal der vorgeschalteten Komparatorschaltung. Einen Ausschnitt der Generatorschaltung Pl zeigt Figur 2. Die Schaltung Pll ist dabei als Abtast-Halte-Schaltung für einen getakteten Betriebsmodus und für eine Differenz- Signalverarbeitung mit zwei Eingängen ausgebildet. Jeder der Eingänge führt einen Teil des Differenzeingangssignals. Die Generatorschaltung 11 läßt sich aber auch ohne größeren Aufwand für eine asymmetrische Signalverarbeitung mit single- ended Signaleingang realisieren.
Die Schaltung Pll weist einen Differenzverstärker 11 mit einem invertierenden Eingang "-" und einem nicht invertierenden Eingang "+" sowie einem invertierenden Ausgang "-" und einem nicht invertierenden Ausgang "+" auf. Die beiden Ausgänge des Differenzverstärkers 11 sind über jeweils einen Schalter 12 mit einem Versorgungspotential VCMO gekoppelt. Der nicht invertierende Ausgang des Differenzverstärkers 11 ist über einen Schalter 15 mit einem Anschluß eines ersten Kondensators 13 verbunden. Dieser Anschluß des ersten Kondensators 13 ist über einen weiteren Schalter 12 mit einem Anschluß für ein Eingangssignal VIP gekoppelt. Der andere Anschluß des ersten Kondensators 13 ist an den invertierenden Eingang des Differenzverstärkers 11 angeschlossen. Der invertierende Eingang des Differenzverstärkers 11 ist außerdem mit einem zweiten Kondensator 13 verbunden, dessen anderer Anschluß über einen Schalter 12 mit dem Anschluß für ein Differenzeingangssignal Vi , sowie über einen Schalter 16 mit einem Referenzsignal Vrefp, über einen Schalter 17 mit einem Referenzsignal VrefN und über einen Schalter 21 mit dem Potential VCM0 gekoppelt ist .
Der invertierende Eingang "-" des Differenzverstärkers 11 ist weiterhin an einen Kondensator 131 angeschlossen. Der andere Anschluß des Kondensators 131 ist über einen Schalter 12 und 20 mit dem Versorgungspotential VCM0 verbindbar. Weiterhin ist dieser Anschluß über den Schalter 18 an das Referenzsignal Vrep und über den Schalter 19 an das Referenzsignal VrefN angeschlossen. Der invertierende Eingang und der nicht invertierende Eingang des Differenzverstärkers 11 sind über jeweils einen Schalter 12 an ein Versorgungspotential VMI angeschlossen.
Der invertierende Ausgang des Referenzverstärkers 11 führt über einen Schalter 15 zu einem Anschluß eines ersten Kondensators 14 und weiterhin über einen Schalter 12 zu einem Anschluß für das Differenzeingangssignal VιN. Der nicht invertierende Eingang des Differenzverstärkers 11 ist mit dem anderen Anschluß des ersten Kondensators 14 gekoppelt. Außerdem ist der nicht invertierende Eingang an einen Anschluß eines zweiten Kondensators 14 sowie an einen Anschluß eines Kondensators 141 angeschlossen. Der andere Anschluß des zweiten Kondensators 14 führt über einen Schalter 12 zu dem Anschluß für das Eingangssignal VΪN, über einen Schalter 21 zu dem Potential VCM0, über einen Schalter 17 zu dem Referenzsignal Vrefp und über einen Schalter 16 zu dem Referenzsignal VrefN- Der andere Anschluß des Kondensators 141 ist über einen Schalter 12 und einen Schalter 20 an die Spannung VCMo ange- schlössen. Weiterhin ist er über einen Schalter 19 mit dem Referenzsignal VrefP und über einen Schalter 18 mit dem Referenzsignal VrefN gekoppelt.
Während der Abtastphase Φs einer Taktperiode T werden die Schalter 12 der Abtast-Halte-Schaltung Pll geschlossen und die Kondensatoren 13 und 14 werden mit der Spannung der Differenzeingangssignale VIN und VIP geladen. Am Ende der Abtast- phase und während der kleinen Zwischenzeit Δt werden die Schalter 12 geöffnet. Die Spannung der Eingangssignale ist jetzt in den Kondensatoren gespeichert. Während der Haltephase ΦH werden abhängig von dem Steuersignal eine Auswahl der Schalter 16 bis 21 geschlossen und daraus am Ausgang des Differenzverstärkers 11 eine Ausgangsspannung generiert. Die von dem Steuersignal abhängige erzeugte AusgangsSpannung sowie die entsprechende Schalterstellung während der Haltephase ist der Tabelle 3 zu entnehmen. Vj ist dabei die Spannung des Eingangssignals, also die Differenz der beiden Spannungssig- nale VJJJ und V p. Die Referenzspannung Vref ergibt sich aus den beiden Differenzreferenzspannungen Vrefp und VrefN und beträgt 1 V.
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Tabelle 3: Schalterstellung und die daraus erzeugte Ausgangsspannung in der Generatorschaltung
Die AusgangsSpannung, die während der Haltephase ΦH am Ausgang T12 der Wandlerstufe Tl abgreifbar ist, wird während derselben Phase von der Schaltung Pll der Generatorschaltung P2 der Wandlerstufe T2 abgetastet. Die Abtast-Halte-Schaltung Pll der Generatorschaltung P2 der Wandlerstufe T2 und alle folgenden Generatorschaltungen sind in ähnlicher Weise wie die Abtast-Halte-Schaltung Pll der Wandlerstufe Tl ausgebil- det, jedoch fehlen die Kondensatoren 131 und 141 und die mit ihnen verbundenen Schalter und Signaleingänge, da die Generatorschaltungen P2 keine AusgangsSpannungen bei den Steuersignalen "underload" und "overload" erzeugen müssen.
Das Verhältnis von Eingangs- und Ausgangsspannungswerten der Abtast-Halte-Schaltungen Pll der Generatorschaltung Pl bzw. P2 zeigt Figur 3. Das Eingangsspannungsintervall auf der x- Achse liegt auf dem Bereich zwischen -1 und 1 V, die von der Abtast-Halte-Schaltung Pll erzeugte AusgangsSpannung zwischen -0,5 und 0,5 V. Die gestrichelte zusammen mit der durchgezogenen Linie zeigt die Übertragungsfunktion der Abtast-Halte- Schaltung Pll der ersten Generatorschaltung Pl an, die durchgezogenen Linien zeigen die Übertragungsfunktion der Abtast- Halte-Schaltung der Generatorschaltung P2 an. Insbesondere wird ein Eingangsspannungswert in dem mit "underload" bzw. "overload" gekennzeichneten Teilintervall durch die Abtast- Halte-Schaltung Pll der ersten Generatorschaltung Pl auf das Ausgangsspannungsintervall zwischen -0,5 V und 0,5 V begrenzt. Dies erfolgt, wie in der Tabelle 3 angegeben, durch Addition bzw. Subtraktion des zweifachen Spannungsreferenz- wertes Vref zum doppelten der Eingangsspannung, wenn sich das Eingangssignal im Bereich "overload" oder "underload" befindet. Auf diese Weise werden Eingangssignale oder Eingangsspannungen von der Wandlerstufe Tl in geeigneter Weise verar- beitet. Die folgenden Generatorschaltungen besitzen ein maximales Eingangssignal im Bereich von -0,5 V bis 0,5 V. Ein solches Eingangssignal läßt sich auch bei VersorgungsSpannungen um 1 V noch problemlos verarbeiten. Die Entscheidung, in welchem Teilspannungsintervall der Eingangsspannungswert liegt, wird von der Komparatoreinrichtung der vorangegangenen Wandlerstufe oder von der ersten Komparatoreinrichtung C0 getroffen.
Ein Blockschaltbild für asymmetrische Signalverarbeitung ei- ner Komparatorschaltung C2 der Wandlerstufe T2 ist in Figur 4 dargestellt. Die Komparatorschaltung weist an ihrem Eingang C21 einen Schalter C24 auf, der mit einem Anschluß eines Kondensators C25 sowie mit dem Eingang einer Vergleichsschaltung C26 gekoppelt ist. Der andere Anschluß des Kondensators C25 ist dem Massepotential als Bezugspotential verbunden. Die Vergleichsschaltung C26 besitzt einen Ausgang C262, die zu einer Schaltung C27 führt, die das Steuersignal generiert und am Steuerausgang C22 abgibt. Die Vergleichsschaltung C26 weist ferner zwei Eingänge für Teilreferenzspannungen auf. Jeder dieser beiden Eingänge ist mit drei Schaltern verbunden. Durch je zwei Schalter läßt sich ein Referenzspannungs- paar auf die Eingänge der Teilreferenzspannungen legen. Eine Auswahl, welches Paar Schalter geschlossen wird, wird durch die Schaltung C28 getroffen, welche das Steuersignal am Steu- ereingang C23 der Komparatorschaltung C2 auswertet. Somit verbindet die Schaltung C28 die Eingänge für die Teilreferenzspannungen mit dem Referenzspannungspaar SI1, SI2 oder SI3 abhängig von dem Steuersignal am Steuereingang C23. An den beiden Anschlüssen des Referenzspannungspaares SI1 liegen dabei die Teilreferenzspannung -3/8 Vref bzw. -5/8 Vref an. Die Anschlüsse von SI2 führen 1/8 Vref bzw. -1/8 Vref, SI3 führt 5/8 Vref bzw . 3/8 Vref-
Während der Abtastphase Φs ist der Schalter C24 geschlossen und der Kondensator C25 lädt sich auf den Eingangsspannungs- wert des Signals am Eingang C21 auf. Der Kondensator C25 ist dabei in seiner Kapazität so gewählt, daß er während der Abtastphase Φs vollständig geladen wird. In der Haltephase ΦH ist der Schalter C24 geöffnet und eines der Schalterpaare SI1, SI2 oder SI3 abhängig von dem Steuersignal geschlossen. Die Vergleichsschaltung 26 vergleicht den Spannungswert des Kondensators C25 mit den Teilreferenzspannungen eines des durch die Schalter SI1, SI2 oder SI2 ausgewählten Referenzspannungspaares und gibt das Ergebnis am Eingang C262 aus. Da das Eingangsspannungsinterval1 am Eingang C21 praktisch auf den Bereich zwischen -0,5 V und 0,5 V begrenzt ist, wird die- ses Intervall in der Vergleichseinrichtung C26 durch die zwei
Teilreferenzspannungen in drei bzw. zwei Teilspannungsintervalle unterteilt. Während der nachfolgenden Haltephase wird der im Kondensator C25 gespeicherte Spannungswert in der Vergleichsschaltung C26 mit den Teilreferenzspannungen vergli- chen. Je nachdem, ob die Spannung über den Kondensator C25 größer oder kleiner als die Teilreferenzspannungen ist oder zwischen diesen liegt wird somit ermittelt, in welchem Spannungsintervall der Spannungswert des Kondensators C25 liegt. Daraus generiert die Schaltung C27 das Steuersignal für die nächste Wandlerstufe und die Logikschaltung Ll .
Die Komparatorschaltung C2 der Wandlerstufe T2 in Figur 2 kann in einfacher Weise in eine entsprechende Komparatorschaltung Cl modifiziert werden. Ebenso ist es für einen Fachmann einfach möglich, die Komparatorschaltung C2 für eine Differenzsignalverarbeitung auszubilden. Die Steuersignale der einzelnen Komparatorschaltungen CO bis C3 werden einer Logikschaltung Ll zugeführt. Dabei entsprechen die einzelnen Steuersignale einer Bitfolge serieller Bits, die von der Logikschaltung Ll in der Figur 1 zu einem digitalen Wert zusammengesetzt werden. Zweckmäßigerweise werden die von den Komparatorschaltungen CO bis C3 kommenden Steuersignale erst in der Logikschaltung Ll in Bitfolgen umgesetzt und in einem zweiten Schritt daraus der digitale Wert ermittelt. Die Logikschaltung Ll gibt den digitalen Wert am Ausgang A aus, sobald alle Komparatorschaltung CO bis C3 der einzelnen Wandlerstufen TO bis T3 ein Steuersignal bzw. eine Bitfolge geliefert haben.
Da der erfindungsgemäße Digital-Analog-Wandler im getakteten Betriebsmodus arbeitet, erzeugt die Komparatorschaltung CO der Wandlerstufe TO bereits wieder ein Steuersignal zu einem neuen Eingangsspannungswert, während die Einrichtungen Cl bis C3 noch Steuersignale zu den älteren Eingangsspannungen liefern. Daher ist es notwendig, daß die Logikschaltung Ll einen Zwischenspeicher aufweist, der Steuersignale und damit extrahierte Bitfolgen von noch nicht vollständig verarbeiteten EingangsspannungsSignalen zwischenspeichert. Erst wenn ein Eingangsspannungssignal alle Wandlerstufen T0 bis T3 durchlaufen hat und verarbeitet worden ist, liefert die Logik- Schaltung Ll den dazugehörigen digitalen Wert. Dieses Konzept wird auch Pipelining genannt.
Die Arbeitsweise eines solchen Digital-Analog-Wandlers soll an dem Verfahrensbeispiel der Figur 6 demonstriert werden. Dabei soll in insgesamt acht Schritten, von denen hier vier gezeigt sind, ein analoges Eingangsspannungssignal von 0,9 V in einen digitalen Wert umgewandelt werden. Der digitale Wert soll eine Genauigkeit von 8 Bits umfassen. Daher sind insgesamt sieben Approximationsschritte notwendig, wobei jeder Ap- proximationsschritt einen Vergleichsvorgang für ein Eingangssignal und die Erzeugung eines neuen Signals umfaßt und in einer Taktperiode ausgeführt wird, jeder Approximations- schritt wird in einer Wandlerstufe eines erfindungsgemäßen Analog-Digital-Wandlers durchgeführt. Zusätzlich besitzt der Analog-Digital-Wandler eine Wandlerstufe TO, der in einer Taktperiode einen Vergleichsvorgang mit einem Signal am Ein- gang des Analog-Digital-Wandlers durchführt, aber kein neues Signal generiert, sondern das Eingangssignal unverändert an die nächste Wandlerstufe weiterleitet . Ein erfindungsgemäßer Analog-Digital-Wandler, der mit dem erfindungsgemäßen Verfahren arbeitet, besitzt folglich acht Wandlerstufen, wobei jede Wandlerstufe einen Schritt durchführt.
Während einer ersten Phase Φj., die eine Abtastphase Φs darstellt, führen sowohl die Abtast-Halte-Schaltung PO der ersten Wandlerstufe TO als auch die Komparatorschaltung CO der ersten Wandlerstufe TO eine Abtastung S des Signals durch. Das abgetastete analoge Eingangsspannungssignal beträgt 0,9 V. Die zweite Phase Φ2 stellt die Haltephase ΦH für die erste Wandlerstufe T0 dar. Gleichzeitig ist sie die Abtastphase Φs für die Wandlerstufe Tl und deren Generatorschaltung Pl bzw. Komparatorschaltung Cl . In der Zeitphase Φ2 hält die Abtast-
Halte-Schaltung PO das Eingangsspannungssignal von 0,9 V und gibt dieses unverändert am Ausgang T02 der Wandlerstufe T0 aus. Die Generatorschaltung Pl und die Komparatorschaltung Cl führen ein Abtasten mit diesem Eingangsspannungssignal durch. Gleichzeitig trifft die Komparatorschaltung C0 der Wandlerstufe T0 eine Entscheidung D, in welchem Spannungsinterval1 die EingangsSpannung von 0,9 V liegt. Die EingangsSpannung von 0,9 V ist größer als 0,7 V, jedoch kleiner als 1 V und liegt daher im Bereich zwischen 0,75 V und 1 V. Wie der Ta- belle 1 zu entnehmen ist, ist dies der mit dem Steuersignal
"overload" gekennzeichnete Bereich.
Der Komparatorschaltung C0 der Wandlerstufe T0 steht für ihre Entscheidungsfindung D die komplette Zeit der zweiten Phase Φ2 zur Verfügung und nicht nur der kurze Zeitraum Δt zwischen einer Abtastphase Φs und einer Haltephase ΦH, da die Generatorschaltung Pl und die Komparatorschaltung Cl, die diese In- formation benötigen, das Eingangssignal während der Phase Φ2 lediglich abtasten.
Am Ende der zweiten Phase ΦH sendet die Komparatorschaltung CO der ersten Wandlerstufe TO das Steuersignal "overload" an die Generatorschaltung Pl und die Komparatorschaltung Cl der Wandlerstufe Tl. In der dritten Phase Φ3 generiert die Generatorschaltung Pl in Abhängigkeit des Steuersignals "overload" ein neues Spannungssignal und gibt dies am Signalausgang T12 der ersten Wandlerstufe Tl aus. Das ausgegebene Spannungssignal beträgt -0,2 V und ergibt sich aus der Differenz des doppelten Wertes der Eingangsspannung von 0,9 V - 2*Vref, wobei Vref eine Referenzspannung von 1 V ist. Gleichzeitig führen die Generatorschaltung P2 und die Komparatorschaltung C2 der Wandlerstufe T2 eine Abtastung S des am Eingang TU der Wandlerstufe T2 angelegten Signals von -0,2 V durch.
Die Zeitphase Φ3 ist gleichzeitig die Zeitraum für eine Entscheidungsfindung der Komparatorschaltung Cl. Durch das an ihrem Steuereingang angelegte Signal "overload" wird gemäß
Tabelle 2 das Referenzspannungspaar mit den Teilreferenzspannungen 7/8 Vref u d 9/8 Vref ausgewählt. Mit diesen beiden Teilreferenzspannungen wird das gesamte Eingangsspannungsintervall zwischen -1 V und +1 V in drei Teilspannungsinterval- le unterteilt und ermittelt, in welchem dieser drei Teilspannungsintervalle der Spannungswert des in der vorangegangenen Zeitphase abgetasteten Signals liegt. Bei einer Referenzspannung Vref = 1 V ist 7/8 Vref kleiner als 0,9 V, was wiederum kleiner als 9/8 Vref ist. Daher liegt der Spannungswert von 0,9 V zwischen den beiden Teilreferenzspannungen. Im Ergebnis ergibt sich so das Steuersignal "fuzzy".
Am Ende der Zeitphase Φ3 wird das Steuersignal "fuzzy" der Komparatorschaltung Cl der Wandlerstufe Tl zur Einstellung der Generatorschaltung P2 der Wandlerstufe T2 verwendet. Dadurch wird von der Generatorschaltung P2 am Ausgang T12 der Wandlerstufe T2 eine Spannung von -0,4 V erzeugt und abgege- ben, die während derselben Zeitphase von der Generatorschaltung P3 und der Komparatorschaltung C3 der Wandlerstufe T3 abgetastet wird. Gleichzeitig wird mit dem Steuersignal "fuzzy" in der Komparatorschaltung C2 das mittlere Spannungsreferenzpaar mit den Teilreferenzspannungen -1/8 Vref und +1/8 Vref ausgewählt. Ein Vergleich der in der vorangegangenen Zeitphase gesampelten Spannung von -0,2 V ergibt, daß diese kleiner als -1/8 Vref, also kleiner als -1/8 V ist. Daher wird am Ende der Zeitphase Φ das Steuersignal "low" erzeugt.
Das Steuersignal "low" der Komparatorschaltung C2 wird in der Zeitphase Φ5 von der Generatorschaltung P3 der Wandlerstufe T3 zur Erzeugung eines neuen analogen Spannungssignals und von der Komparatorschaltung C3 der Wandlerstufe T3 zur Auswahl eines Referenzspannungspaares verwendet, das aus den beiden Teilreferenzspannungen -3/8Vref und -5/8Vref . Die Komparatorschaltung führt erneut einen Vergleich durch und reicht am Ende der Zeitphase Φ5 das Steuersignal "fuzzy" an die darauffolgende Wandlerstufe T4 weiter. Dieser Ablauf wiederholt sich so lange, bis alle acht Wandlerstufen T0 bis T7 des Digital-Analog- andlers das Signal ausgewertet haben. Der Logikschaltung Ll wird dabei ab Φ2 in jeder Zeitphase ein Steuersignal übermittelt, das von der Logikschaltung in eine Folge von Bits umgesetzt wird. Die von den Komparatorschaltungen C0 bis C7 übermittelten Steuersignale und die dazu gleichbedeutenden Teilfolgen von Bits sind in der Tabelle 4 zu sehen.
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Aus diesen acht Bitfolgen mit dem jeweils ersten Bitpaar wird eine digitale Zahl berechnet. Dazu werden die jeweils ersten beiden Bits eines jeden Approximationsschrittes bzw. einer jeden Wandlerstufe addiert. Es ist jedoch zu berücksichtigen, daß die einzelnen Approximationsschritte und die von ihnen extrahierten Bitfolgen eine unterschiedliche Signifikanz aufweisen, die mit höheren Approximationsschritten bzw. steigen- der Wandlerstufe abnehmen. Beginnend bei den ersten beiden Bits (0,0) der ersten Bitfolge ergibt sich bei Addition ein Zwischenwert von 00110010+1 und damit der dezimale Wert 51. Zusätzlich wird der Logikschaltung durch das Steuersignal der ersten Komparatorschaltung C0 angezeigt, daß zu diesem Wert der binäre Wert 2M"2 addiert werden muß. M ist dabei die Stellenzahl des binären digitalen Wertes oder die binäre Genauigkeit, im Beispiel also 8. Damit ergibt sich ein Wert von 51 + 64 = 115. Dies ist das richtige digitale Ergebnis.
Durch die Ausbildung einer weiteren Wandlerstufe T0 vor der ersten Wandlerstufe Tl des Digital-Analog-Wandlers wird der Komparatorschaltung Cl in der Zeitphase Φ3 ausreichend Zeit für eine Entscheidung eingeräumt. Gleichzeitig wird durch die Ausbildung der Komparatorschaltung C0 der Wandlerstufe T0, die das Eingangsspannungsintervall durch vier Differenzspannungen in insgesamt fünf Teilspannungsintervalle unterteilt, wodurch der Dynamikbereich des Eingangsspannungsintervalls vergrößert wird. Umgekehrt bedeutet dies, daß eine Versorgungsspannung des Digital -Analog-Wandlers reduziert werden kann, ohne die Nachteile auf sich nehmen zu müssen, die eine Verstärkung großer Eingangssignale bei zu geringer Versorgungsspannung mit sich bringt.
Somit ist in dem Verfahren ein Vergleichsvorgang vor dem ei- gentlichen ersten Approximationsschritt vorgesehen, der eine Entscheidung über die einzustellende Spannung im ersten Approximationsschritt in einer Zeitphase vor dem ersten Appro- ximationsschritt durchführt . Der Vergleichsvorgang des ersten Approximationsschrittes wird dadurch zeitlich deutlich entlastet. Zusätzlich wird durch die Unterteilung des Eingangsspannungsintervalls in insgesamt fünf Teilspannungsintervalle der Dynamikbereich der Eingangsspannungen bezüglich der Versorgungsspannung deutlich erhöht.
Weiterhin lassen sich die Komparatorschaltungen und die Generatorschaltung auch mit Referenzpotentialen realisieren. Da eine Spannung nur die Differenz zweier Potentiale darstellt, ist insbesondere der Vergleich eines Eingangssignals mit Teilreferenzspannungen ein Vergleich des Eingangssignals mit Teilreferenzpotentialen. Auch die Erzeugung eines neuen Signals ist durch Addition oder Subtraktion eines Potentials an- statt einer Spannung ohne weiteres möglich.
Bezugszeichenliste
E: Eingang
A: Ausgang
TO, Tl, T2, T3: Wandlerstufen
TOI, Tl: Signaleingang
T02, T12: Signalausgang
T03, T13: Steuerausgang
T14: Steuereingang
PO, Pl, P2: Abtast-Halte-Schaltung tung
CO, Cl, C2, C3: Komparatorschaltung
Ll: Logikschaltung
COl, Cll, C21, C31: : Signaleingang
C02, C12, C22, C32: : Steuerausgang
C13, C23, C33: Steuereingang
C24: Schalter
C25: Kondensator
C26: Vergleichschaltung
C261, C262: Eingang, Ausgang
C72: Schaltung
C28: Schalter
SI1, SI2, SI3: Referenzspannungspaare
11: Differenzverstärker
12, 15, ... , 21: Schalter
13, 14: Kondensatoren
131, 141: Kondensatoren
VrefP , VrefN : Referenzpotentiale IP, VΠJ: Eingangssignale
VcMO , VcMI - VersorgungsSpannungen
T: Taktperiode
Δt: Zeitraum
Φs, ΦH: Abtast-, Haltephase
Φi... ε - Zeitphasen
Vref: Referenzspannung

Claims

Patentansprüche :
1. Verfahren zur Umsetzung eines analogen Eingangssignals in einen digitalen Wert mittels sukzessiver Approximation umfas- send: - einen Initialvergleichsschritt, der das Eingangssignal mit zumindest vier Teilreferenzpotentialen vergleicht und ein Steuersignal erzeugt; - einen ersten und zumindest einen zweiten Approximations- schritt, der jeweils einen Vergleichsvorgang für ein Signal mit zwei ein Referenzpotentialpaar bildenden Teilreferenzpotentialen umfasst, und ein Steuersignal generiert; - wobei der erste Approximationsschritt ein von dem Eingangssignal und dem Steuersignal des Initial- vergleichsschritts abgeleitetes Ausgangssignal erzeugt, welches als Signal für den Vergleichsvorgang des zumindest einen zweiten Approximationsschrittes verwendet wird; - wobei das Referenzpotentialpaar des Vergleichsvorgangs des ersten Approximationsschrittes aus einer Menge von zumin- dest fünf Referenzpotentialpaaren mittels des Steuersignals des Initialvergleichsschritts gewählt ist; - und das Referenzpotentialpaar des Vergleichsvorgangs des zumindest einen zweiten Approximationsschrittes aus einer Menge von zumindest drei Referenzpotentialpaaren mittels des Steuersignals des vorangegangenen Approximationsschrittes gewählt ist;
- einen Vorgang zur Erzeugung des digitalen Wertes, der das Steuersignal des Initialvorgangs und die Steuersignale des ersten und des zumindest einen zweiten Approximationsschrit- tes verwendet.
2 . Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß der zumindest eine zweite Approximationsschritt ein von dem Signal und dem Steuersignal des vorangegangenen Approximationsschrittes abgeleitetes Ausgangssignal erzeugt, welcher als Signal für den Vergleichsvorgang eines dem zumindest einen zweiten nachfolgenden Approximationsschrittes verwendet wird,
3. Verfahren nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, daß drei der zumindest fünf Referenzpotentialpaare des Vergleichsvorgangs des ersten Approximationsschrittes mit den drei Referenzpotentialpaaren des Vergleichsvorgangs des zumindest einen zweiten Approximationsschrittes übereinstimmt.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß für die Erzeugung eines abgeleiteten AusgangsSignals im ersten Approximationsschritt das Eingangssignal verdoppelt wird oder das Eingangssignal verdoppelt wird und zu diesem ein
Zwischensignal addiert oder subtrahiert wird, wobei das Zwischensignal aus einem ersten Referenzpotential oder dem n- fachen des ersten Referenzpotentials abgeleitet ist und n eine natürliche Zahl größer 1 ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die Teilreferenzpotentiale der Referenzpotentialpaare jeweils einen Bruchteil eines ersten Referenzpotentials aufweisen, wobei jeweils ein Bruchteil das m-fache des achten Teils des ersten Referenzpotentials beträgt und m eine ganze, ungerade Zahl von -9 bis 9 ist.
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die beiden Teilreferenzpotentiale eines Referenzpotentialpaares eine Spannungsdifferenz von zwei Achteln des ersten Referenzpotentials aufweisen.
7. Verfahren nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß bei dem Initialvergleichsschritt ein durch einen oberen und einen unteren Grenzwert vorgegebenes Eingangspotentialintervall durch die zumindest vier Teilreferenzpotentiale in zumindest fünf Teilpotentialintervalle unterteilt und ermittelt wird, in welchem der zumindest fünf Teilpotentialintervalle sich das Eingangssignal befindet und ein davon abhängiges Steuersignal erzeugt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß bei dem Vergleichsvorgang des ersten und des zumindest einen zweiten Approximationsschrittes ein durch einen oberen und einen unteren Grenzwert vorgegebenes Potentialintervall durch die zwei Teilreferenzpotentiale eines Referenzpotentialparres in drei Teilpotentialintervalle unterteilt und ermittelt wird, in welchem drei Teilpotentialintervalle sich das Signal befindet und ein davon abhängiges Steuersignal erzeugt wird.
9. Verfahren nach einem der Ansprüche 7 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Länge des vorgegebenen Eingangspotentialintervalls dem doppelten Wert der Länge des vorgegebenen Potentialintervalls entspricht .
10. Verfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß ein Teilreferenzpotential eines Referenzpotentialpaares auf den unteren bzw. oberen Grenzwert des vorgegebenen Eingangs- Potentialintervalls begrenzt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß bei dem Verfahren Referenzspannungen und Teilreferenzspannungen durch Bezug aller Potentiale auf ein gemeinsames Bezugs- potential verwendet werden.
12. Analog-Digital-Wandler zur Umsetzung eines analogen Eingangssignals in einen digitalen Wert umfassend: - einen Eingang (E) für das analoge Eingangssignal; - eine erste Wandlerstufe (TO) , die ein Vergleichsmittel (CO) für ein am Eingang (E) angelegtes Eingangssignal mit zumindest vier Teilreferenzpotentialen aufweist und zur Abgabe des am Eingang (E) angelegten Signals an einen ersten Ausgang (T02) und zur Abgabe eines von dem Vergleich abhängigen Steuersignals an einen zweiten Ausgang (T03) ausgebildet ist; - zumindest eine zweite der ersten Wandlerstufe (TO) nachgeschalteten Wandlerstufe (Tl) , die ein Mittel (Pl) zur Abgabe eines von einem an einen Signaleingang (TU) angelegten Signal und von einem an einen Steuereingang (T14) angelegten Steuersignal abgeleiteten AusgangsSignals an einen ersten Ausgang (T12) aufweist und die ein Vergleichsmittel (Cl) für einen Vergleich eines an einen Signaleingang (TU) anliegenden Signals mit zwei durch das an den Steuereingang (T14) angelegte Steuersignal bestimmten Teilreferenzpotentialen und für eine Abgabe eines von dem Vergleich abhängigen Steuersig- nals an einen zweiten Ausgang (T13) aufweist;
- wobei der Signaleingang (TU) und der Steuereingang (T14) der zumindest einen zweiten Wandlerstufe mit dem ersten Ausgang (T02, T12) und mit dem zweiten Ausgang (T03, T13) der der zumindest einen zweiten Wandlerstufe (Tl) vorangeschalte- ten Wandlerstufe (T0) verbunden ist;
- eine Logikschaltung (Ll) , die zur Abgabe eines digitalen Wertes aus dem Steuersignal der ersten Wandlerstufe (T0) und dem Steuersignal der zumindest einen zweiten Wandlerstufe (Tl) ausgebildet ist.
13 . Analog-Digital -Wandler nach Anspruch 12 , d a d u r c h g e k e n n z e i c h n e t , daß die zwei Teilreferenzpotentiale ein Referenzpotentialpaar bilden, wobei das Vergleichsmittel (Cl) der zumindest einen zweiten Wandlerstufe (Tl) für eine Wahl eines Referenzpotentialpaares aus einer Menge von drei oder zumindest fünf Refe- renzpotentialpaaren abhängig von einem am Steuereingang (T14) angelegten Steuersignal ausgebildet ist.
14. Analog-Digital-Wandler nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß das Vergleichsmittel (CO) der ersten Wandlerstufe (TO) ein durch einen oberen und einen unteren Grenzwert vorgegebenes Eingangspotentialintervall für das Eingangssignal aufweist, wobei die zumindest vier Teilreferenzpotentiale das Eingangs- potentialintervall in zumindest fünf Teilpotentialintervalle unterteilen und das Vergleichsmittel (CO) durch einen Vergleich ermittelt, in welchem der zumindest fünf Teilpotentialintervalle sich das Eingangssignal befindet.
15. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß das Vergleichsmittel (Cl) der zumindest einen zweiten Wandlerstufe (Tl) ein durch einen oberen und einen unteren Grenz- wert vorgegebenes Potentialintervall für das am Signaleingang angelegte Signal aufweist, wobei die zwei Teilreferenzpotentiale das Potentialintervall in drei Teilpotentialintervalle unterteilen und das Vergleichsmittel (Cl) durch einen Vergleich ermittelt, in welchem der drei Teilpotentialintervalle sich das Eingangssignal befindet.
16. Analog-Digital-Wandler nach einem der Ansprüche 11 bis 15, d a d u r c h g e k e n n z e i c h n e t, daß die Wandlerstufen (T0, Tl) als Abtast-Halte-Schaltungen für einen getakteten Betrieb ausgebildet sind.
17. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 16, d a d u r c h g e k e n n z e i c h n e t, daß das Vergleichsmittel (Cl) der zumindest einen zweiten Wandlerstufe (Tl) für ein Abtasten eines am Signaleingang (TU) anliegenden Signals während eines ersten Zeitraumes (Φs) und für einen Vergleich des Spannungswertes des abgetasteten Signals mit zwei Teilreferenzpotentialen eines Referenzpotentialpaares (SI1, SI2, SI3) und für die Abgabe eines von dem Vergleich abhängigen Steuersignals während eines zweiten Zeitraums (ΦH) ausgebildet ist.
18. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 17, d a d u r c h g e k e n n z e i c h n e t, daß die Vergleichsvorrichtung (CO) der ersten Wandlerstufe (TO) für ein Abtasten eines Eingangssignals während eines ersten Zeitraumes (Φs) und für einen Vergleich des Spannungswertes des abgetasteten Eingangssignals mit zumindest vier Referenz- potentialen und für die Abgabe eines von dem Vergleich abhängigen Steuersignals während eines zweiten Zeitraums (ΦH) ausgebildet ist.
19. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 18, d a d u r c h g e k e n n z e i c h n e t, daß das Mittel zur Abgabe (Pl) der zumindest einen zweiten Wandlerstufe (Tl) für ein Abtasten eines am Signaleingang (TU) angelegten Signals während eines ersten Zeitraumes (Φs) und für eine Abgabe eines Signals abhängig von dem Steuersignal und dem abgetasteten Signal ausgebildet ist.
20. Analog-Digital-Wandler nach einem der Ansprüche 17 bis 19, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Zeitraum (ΦH) der ersten Wandlerstufe (T0) den ersten Zeitraum (Φs) der zweiten, der ersten Wandlerstufe (T0) nachgeschalteten Wandlerstufe (Tl) bildet.
21. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 20, d a d u r c h g e k e n n z e i c h n e t, daß die zwei Teilreferenzpotentiale eines Referenzpotentialpaares (SI1, SI2, SI3) aus jeweils einem Bruchteil eines ersten Referenzpotentials (Vref) gebildet sind, wobei der Bruchteil das n-fache des achten Teils des ersten Referenzpotentials (vref) beträgt und n eine ganze, ungerade Zahl von -9 bis 9 ist und die Spannungsdifferenz der zwei Teilreferenzpotentiale eines Referenzpotentialpaares (SI1, SI2, SI3) zwei Achtel des Wertes des ersten Referenzpotentials (Vref) beträgt.
22. Analog-Digital-Wandler nach einem der Ansprüche 14 bis 21, d a d u r c h g e k e n n z e i c h n e t, daß der Wert des ersten Referenzpotentials (Vref) gleich der Hälfte der Spannungsdifferenz zwischen unteren und oberen Grenzwert des Eingangspotentialintervalls ist.
23. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 22, d a d u r c h g e k e n n z e i c h n e t, daß der Signaleingang (TU) der zumindest einen zweiten Wandlerstufe (Tl) mit dem Ausgang (T02) einer Abtast-Halte-Schaltung (PO) der ersten Wandlerstufe (T0) verbunden ist, die zum Abtasten eines Eingangssignals während eines ersten Zeitraums (Φs) und zur Abgabe eines analogen SpannungsSignals während eines zweiten Zeitraums (ΦH) ausgebildet ist, wobei der Wert des abgegebenen Spannungssignals gleich dem Wert des Eingangsspannungssignals während des ersten Zeitraumes (Φs) ist.
24. Analog-Digital-Wandler nach einem der Ansprüche 12 bis 23, d a d u r c h g e k e n n z e i c h n e t, daß der Analog-Digital-Wandler für eine Signalverarbeitung mit Referenzspannungen und Teilreferenzspannungen ausgebildet ist, die durch Bezug aller Potentiale auf ein gemeinsames Be- zugspotential gebildet sind.
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