WO2004102668A1 - Ｓｏｉウェーハおよびその製造方法 - Google Patents

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Kiyotaka Takano
Hitoshi Tsunoda
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Shin-Etsu Handotai Co. Ltd.
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Definitions

  • a plane orientation of an active layer (SOI layer) forming at least a device is ⁇ 110 ⁇ . ⁇ , which is an off-angle from SOI ⁇ ⁇ ⁇ ⁇ .
  • a method of fabricating an SOI wafer As a method of fabricating an SOI wafer, a method of fabricating an SOI wafer by bonding two silicon single crystal wafers via a silicon oxide film, a base wafer to be a substrate, and a bond wafer to form an SOI layer. It has been known. As a process of manufacturing such a bonded wafer, for example, an oxide film is formed on at least one of the two wafers, and the two wafers are mutually connected without foreign substances interposed therebetween. A method is known in which after bonding, heat treatment is performed at a temperature of about 200 to 1200 ° C. to increase the bonding strength (see Japanese Patent Publication No. 5-46686).
  • Bonding wafers whose bonding strength has been increased by performing such heat treatment can be used for subsequent grinding and polishing steps.
  • an SOI layer on which a semiconductor device is formed can be formed.
  • setting a large polishing allowance has the advantage of improving the micro-roughness of the polished surface, but on the other hand, the SOI layer film over the entire wafer There is a problem that the thickness uniformity is degraded, so there is an upper limit to the polishing allowance that can be set.
  • an oxide film is formed on at least one of two silicon wafers, and at least one of hydrogen ions or a rare gas ion is implanted from the surface of the pondu wafer, and minute particles are formed inside the bond wafer, for example, near the surface.
  • the bond wafer is brought into close contact with the base wafer via an oxide film on the ion-implanted surface side, and then heat treatment (peeling heat treatment) is applied to break the microbubble layer (cleavage surface).
  • peeling heat treatment is applied to bond the two silicon wafers firmly to form an SOI wafer.
  • the surface (peeled surface) of the SOI wafer manufactured in this way has a relatively good mirror surface, but it is necessary to further improve the surface roughness of the SOI wafer with the same surface roughness as a normal mirror-polished wafer. Polishing with a very small polishing allowance of less than 100 nm is performed.
  • the use of the ion implantation delamination method described above makes it possible to relatively easily obtain SOI wafers with extremely high uniformity in the thickness of the SOI layer, and to reuse one of the delaminated wafers, so that the material can be used effectively.
  • this method can be used for directly bonding silicon wafers without interposing an oxide film in the production of bonded wafers, and not only for bonding silicon wafers but also for silicon wafers. It can also be used to fabricate SOI wafers by implanting ions into silicon wafers and bonding them to insulating base wafers such as quartz, silicon carbide, alumina, and diamond, which have a different coefficient of thermal expansion from silicon wafers.
  • One of the depises formed on the SOI layer of the SOI wafer thus manufactured is MIS (metal: Meta 1 Z insulating film: Insulator / silicon: There is a Si 1 icon) type transistor.
  • the gate insulating film is required to have high-performance electrical characteristics such as low leakage current characteristics, low interface state density, high carrier injection resistance, and high reliability.
  • a thermal oxidation technology that uses oxygen molecules and water molecules and performs heat treatment at 800 ° C or higher has been used. .
  • a silicon oxide film with good oxide-silicon interface characteristics, oxide breakdown voltage characteristics, and low leakage current characteristics can be obtained by using the ⁇ 100 ⁇ plane orientation. This was the case when a silicon wafer having a plane orientation or a plane orientation inclined about 4 degrees from ⁇ 100 ⁇ was used. This is because the interface state density of the gate oxide film formed on the ⁇ 100 ⁇ plane is lower than that formed on another crystal plane.
  • a silicon oxide film formed on a silicon wafer having a plane orientation other than ⁇ 100 ⁇ by using thermal oxidation technology has a high interface state density at the oxide silicon interface and a high breakdown voltage of the oxide film. Electrical characteristics were poor, such as poor characteristics and leak current characteristics.
  • a silicon wafer on which an MIS type semiconductor device represented by a so-called MOS (metal: Meta 1 non-silicon oxide film: Oxide / silicon: silicon) transistor is formed has been ⁇
  • MOS metal: Meta 1 non-silicon oxide film: Oxide / silicon: silicon
  • a silicon wafer having a plane orientation having optimal characteristics according to the purpose can be used.
  • the carrier mobility in the channel direction of a MOS field-effect transistor (MOSFET) is more than twice as large in the specific direction of the wafer with a plane orientation of ⁇ 1 10 ⁇ . May be As a result, it is clear that the current value between the source and the drain is increased. Therefore, a silicon single crystal wafer with a ⁇ 110 ⁇ plane orientation is used as a wafer for fabricating a MOS device, and a high-quality insulating film that does not depend on the plane orientation as described above. If a gate insulating film is formed by a forming method, there is a possibility that a MOS device having excellent characteristics not seen in the past, such as a high-speed device utilizing high carrier mobility, can be manufactured.
  • the superiority of the ⁇ 110 ⁇ plane is the same for SOI wafers, and originally, SOI wafers are optimal for forming high-speed and high-performance devices.
  • SOI wafers In recent years, there has been an increasing demand for SOI wafers in which the plane orientation of the SOI layer is ⁇ 110 ⁇ in order to form devices at higher speeds. Disclosure of the invention
  • the plane orientation of the SOI layer of the SOI wafer is exactly ⁇ 110 ⁇ , that is, in the case of the ⁇ 110 ⁇ just, non-oxidation is performed to remove the surface roughness and defects of the SOI layer. If high-temperature heat treatment is performed in a neutral atmosphere, unevenness due to anisotropic etching occurs on the surface of the SOI layer, and the roughness of the microphone opening deteriorates instead. Therefore, when the plane orientation of the SOI layer was ⁇ 110 ⁇ just, the roughness improvement processing and the defect removal processing by the high-temperature heat treatment described above could not be applied.
  • Thickness uniformity is one of the important factors for manufacturing device characteristics formed on SOI wafers with high uniformity and high productivity.
  • An object of the present invention is to solve the above-mentioned problems and provide an SOI wafer and a method for manufacturing an SOI wafer having both high film thickness uniformity and good microroughness, and capable of forming a faster deposition. Aim.
  • an SOI wafer provided with at least an SOI layer, and the plane orientation of the SOI layer is changed only in a ⁇ 100 ⁇ direction. And an off-angle of not less than 5 minutes and not more than 2 degrees.
  • the off-angle of the plane orientation of the SOI layer is only from the ⁇ 110 ⁇ direction to the ⁇ 100> direction, and the off-angle is 5 minutes or more and 2 degrees or less, so that the non-oxidizing atmosphere can be obtained.
  • the micro-roughness is not deteriorated, but rather improved, by the heat treatment below, so that an SOI wafer having both high film thickness uniformity and good microphone opening roughness can be obtained.
  • the off-angle angle is 30 minutes or more and 1 degree 30 minutes or less.
  • the bond wafer is used as the bond wafer. If the plane orientation is ⁇ 1
  • the present invention provides a method for manufacturing an SOI wafer, which is off-angle only in the direction of 100 ⁇ and has an off-angle of 5 minutes or more and 2 degrees or less.
  • the plane orientation is off-angled only from the ⁇ 110> direction to the ⁇ 100> direction, and the off-angle is not less than 5 minutes and not more than 2 degrees.
  • the obtained SOI wafer was heated to 100 ° C. under a non-oxidizing atmosphere.
  • the heat treatment is preferably performed at a temperature of 135 ° C. or lower.
  • the SOI layer of the present invention was subjected to a heat treatment in a non-oxidizing atmosphere, where no irregularities due to anisotropic etching occurred, and the SOI layer was sufficiently improved in roughness and reduced in crystal defects. ⁇ Eye can be manufactured.
  • the bond wafer has an ion-implanted layer formed near the surface by injecting at least one kind of hydrogen ions or rare gas ions from the surface, and the bond wafer and the base wafer are bonded together on the surface. Thereafter, the bond may be made thinner by peeling off the ion-implanted layer.
  • a bonded wafer in which at least one kind of hydrogen ions or rare gas ions is implanted from the surface and an ion implanted layer is formed in the vicinity of the surface is used.
  • the thickness of the SOI layer is reduced to 0.
  • the following ultra-thin SOI wafers can be manufactured with high uniformity in film thickness and capable of forming high-speed devices.
  • the pondu wafer and the base wafer are bonded via an insulating film.
  • the base wafer and the bond wafer are made of the same material, so that an SOI wafer having good bonding strength can be manufactured.
  • the present invention is not limited to this.
  • the bond wafer may be directly bonded to an insulating base wafer.
  • the plane orientation of the SOI layer is off-angled only from the ⁇ 110> direction to the ⁇ 100> direction, and the off-angle angle is set to be not less than 5 minutes and not more than 2 degrees.
  • S with excellent uniformity of SOI layer thickness as well as micro roughness An OI wafer can be used, and an SOI wafer suitable for forming a high-speed device or the like utilizing high carrier mobility can be obtained.
  • the microphone mouth roughness becomes better.
  • FIG. 1 is a graph showing the relationship between the off-angle angle and the PV value of the surface roughness after high-temperature heat treatment in Examples and Comparative Examples of the present invention.
  • FIG. 2 is a graph showing the relationship between the off-angle angle and the RMS value of the surface roughness after high-temperature heat treatment in Examples and Comparative Examples of the present invention.
  • FIG. 3 is a graph showing the relationship between the off-angle direction and the PV value of the surface roughness after high-temperature heat treatment in Examples and Comparative Examples of the present invention.
  • FIG. 4 is a graph showing the relationship between the direction of the off-angle and the RMS value of the surface roughness after the high-temperature heat treatment in Examples and Comparative Examples of the present invention.
  • the crystal plane and the crystal orientation are represented using the Miller index.
  • ⁇ 100 ⁇ represents a general term for crystal planes such as (100), (010), and (001), and 100> is [100] , [0 10], [0 0 1], etc.
  • the Eha with such an angle deviation intentionally It can be said that it is a wafer sliced while being inclined from ⁇ 110 ⁇ .
  • the ⁇ -aha manufactured by intentionally tilting the slicing direction from a certain characteristic azimuth is referred to as ⁇ aha with off-angle, and the tilt angle is referred to as off-angle.
  • the present inventors have manufactured an SOI wafer having a plane orientation of the SOI layer of ⁇ 110 ⁇ just by an ion implantation delamination method, which is not suitable for the purpose of improving the roughness of the SOI surface after the touching brush and removing defects.
  • an active gas argon gas
  • the roughness after this heat treatment was reduced. He found that it was related to the off-angle of the pound ⁇ ⁇ ⁇ eha, and completed the present invention.
  • a silicon wafer having an off-angle from ⁇ 110 ⁇ is sliced from a silicon single crystal ingot. If the off-angle is applied only to the 0> direction and the phantom angle is in the range of 5 minutes or more and 2 degrees or less, at least the above-described high-temperature heat treatment can improve the surface roughness, and The goal of defect removal can also be achieved.
  • the off angle is preferably 30 minutes or more and 1 degree and 30 minutes or less, and particularly preferably about 1 degree (within 5 minutes of soil).
  • the above SOI wafer can be manufactured by the steps described below. First, a silicon single crystal ingot having a crystal orientation ⁇ 110> is grown using a seed crystal having a crystal orientation ⁇ 110> by the Chiyokuralski method (CZ method). Next, when slicing the bond wafer forming the SOI layer from the silicon single crystal ingot grown above, an off-angle is applied only in the ⁇ 100> direction, and the off-angle is more than 5 minutes and 2 degrees.
  • the range is as follows.
  • the seed crystal to be used in advance may have a desired angle, and the grown CZ silicon single crystal ingot may be sliced so as to be perpendicular to the growth axis direction. By doing so, the slice yield from the ingot can be improved.
  • an insulating film such as a silicon oxide film is formed directly on the surface of the bond wafer or on the surface thereof
  • at least one of hydrogen ions or rare gas ions is passed through the insulating film at a desired acceleration energy and dose. inject.
  • the ions thus implanted form a microbubble layer in the vicinity of the surface of the bond wafer.
  • the bonder is brought into close contact with the base wafer via a silicon oxide film or the like on the ion-implanted surface side.
  • heat treatment peeleling heat treatment
  • the microbubble layer is separated by the pressure of the microbubbles and the action of crystal rearrangement.
  • a heat treatment at about 1000 to 1200 ° C. is performed in an oxidizing atmosphere to increase the bonding force between the wafers.
  • a silicon single crystal wafer is used as the base wafer, if a plane orientation different from ⁇ 110 ⁇ is used, such as ⁇ 100 ⁇ (for example, ⁇ 100 ⁇ ), it is likely to be generated by high-temperature heat treatment. It is preferable because warpage can be suppressed.
  • the method for thinning the bond wafer is not limited to the above-described hydrogen ion implantation separation method, and a conventionally used method such as grinding, polishing, and etching can be applied.
  • the obtained SOI wafer is subjected to a touch polish, and further subjected to a heat treatment at a temperature of about 100 ° C. to 135 ° C. in an Ar atmosphere so that the film thickness in the wafer becomes uniform.
  • the plane orientation of the SOI layer is Since it is off-angled in the ⁇ 110 ⁇ direction in the ⁇ 100> direction for at least 5 minutes and no more than 2 degrees, heat treatment in a non-oxidizing atmosphere does not deteriorate microroughness, but rather improves it.
  • the touch polishing performed before the high-temperature heat treatment can reduce the polishing allowance as compared with a normal case, or can omit the touch polishing and perform only the high-temperature heat treatment.
  • the SOI wafer thus obtained is extremely thin as described above, has high uniformity of film thickness, has good microroughness, and has a plane orientation of the SOI layer slightly off-angle from ⁇ 110 ⁇ . Therefore, the carrier mobility is very high, which is very suitable for forming a high-speed device.
  • the present invention will be specifically described with reference to Examples and Comparative Examples of the present invention, but the present invention is not limited thereto.
  • a silicon single crystal ingot having a crystal orientation of 110> is pulled up by the Chiyoklarski method, and the ingot is sliced to obtain a diameter of 200 mm and a plane orientation of (110).
  • An off-angled bonder which was off-angled only once only in the [01] direction was produced as an example of the present invention.
  • nine types of ponde wafers sliced so that the plane orientation was different from that of the present invention were produced.
  • an SOI wafer with high film thickness uniformity was fabricated. These SOI wafers were subjected to a heat treatment at 1200 ° C. for 1 hour in an atmosphere of 100% argon to reduce crystal defects. After the heat treatment, the microroughness of the surface of the SOI layer was measured by AFM (atomic force microscope: AtomicFocRecMicrcospe). The micro-roughness measurement by the AFM was performed for a range of 1 X I ⁇ m in the center of the S O I ⁇ wafer.
  • the conditions for producing the SOI wafer were as follows.
  • Base wafer (100) silicon single crystal wafer Buried oxide film: 200 nm formed on the Bondueha surface
  • Ion implantation conditions H + ions, 50 keV, 6 X 10 16 atoms / cm 2
  • Strip heat treatment 500 ° C., 30 minutes in Ar atmosphere
  • Bonding heat treatment oxidizing atmosphere, 110 ° C, 2 hours
  • Table 1 summarizes the P—V (PeaktoVa1ley) and RMS (RoutMeanSquare) values of the surface roughness measured as described above.
  • Comparative Examples 1 and 2 the off-angle was 1 or 3 degrees only in the [1 10] direction. In Comparative Examples 3 and 4, the off-angle was 1 or 3 degrees only in the [1 1 2] direction.
  • Comparative Examples 5 and 6 are SOI wafers in which the off-angle direction is set to 1 or 3 degrees only in the [1 1 1] direction. These wafers have different off-angle directions from the present invention. On the other hand, in Comparative Examples 7 and 8, the off-angle direction is the [001] direction as in the embodiment of the present invention, but the off-angle angle is 3 degrees or 4 degrees. Comparative Example 9 is a sample manufactured so that the plane orientation becomes (110) just. However, as described above, there is usually a case where the angle shift is slight, and in the case of Comparative Example 9, the angle shift is within ⁇ 2 minutes.
  • the roughness of the SOI layer having the off-angle of 1 degree only in the [01] direction according to the present embodiment has a PV value of 0.99 nm and an RMS value of 0.90 nm. ll nm, and a better value was obtained as compared with the comparative example.
  • FIGS. 1 and 2 are graphs showing the relationship between the PV value or the RMS value and the off-angle in only the [01] direction.
  • the RMS value at the off-angle angle of 1 degree is 0.1 nm, which is 1 compared with the (1 1 0) just RMS value of 0.37 nm in Comparative Example 9. 3 below there, Atta 1 / / 9 near I value for RMS value 0.9 3 11 ⁇ in three degrees off-angle angle of Comparative example 7. From these figures, it can be seen that both the PV value and the RMS value show that the roughness of the SOI surface after high-temperature heat treatment does not worsen than (1 10) just and shows good values equal to or better than the justification angle.
  • FIGS. 3 and 4 are graphs showing the relationship between the PV value or the RMS value and the off-angle direction when the orphan angles are 1 degree and 3 degrees. For example, comparing the RMS values when the off-angle angle is 1 degree, the RMS value is 0.11 II m when the off-angle is only in the [01] direction, and Comparative Examples 1, 3, and 5 RMS values when the off-angle directions are [1 1 0] only, [1 1 2] only, and [1 1 1] only, such as 0.51 nm, 0.53 nm, 0.5 It was about 1/5 compared to 7 nm. From these figures, it can be seen that the roughness of the SOI surface after high-temperature heat treatment shows a value equal to or better than that of the (110) just when the off-angle is formed only in the [001] direction. It can be confirmed that there is.
  • the roughness of the SOI surface after high-temperature heat treatment is not worse than (110) just, and shows a good value only in the [001] direction according to the present invention. It can be confirmed that an off-angle was formed at a time and the angle was set to about 2 degrees or less.
  • a silicon single crystal wafer having a plane orientation of (100) was used as the base wafer, but the plane orientation is not limited to (100).
  • the material of the base wafer is not limited to silicon, but may be an insulator such as quartz, nitrogen carbide, alumina, or diamond.
  • an oxide film When an oxide film is formed, it may be formed on a base wafer, or may be formed on both a bond wafer and a base wafer.
  • each wafer is not limited to 200 mm, and may be smaller, or a large diameter of 200 mm or more may further improve device productivity. it can.

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Abstract

　本発明は、少なくともＳＯＩ層を具備するＳＯＩウェーハであって、該ＳＯＩ層の面方位のオフアングルが{１１０}から＜１００＞方向のみであり、かつオフアングル角度が５分以上２度以下であることを特徴とするＳＯＩウェーハ及び少なくとも、ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化してＳＯＩ層を形成するＳＯＩウェーハの製造方法において、前記ボンドウェーハとして面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下のものを用いることを特徴とするＳＯＩウェーハの製造方法である。これにより高い膜厚均一性と良好なマイクロラフネスの両方を有し、高速デバイスの作製に適したＳＯＩウェーハ及びその製造方法が提供される。

Description

明 細 書 S O I ゥエーハおよびその製造方法 技術分野
本発明は、 二枚のゥエーハを貼り合わせる、 貼り合わせ S O I ( S i 1 i c o n O n I n s u l a t o r ) ゥエーハにおいて、 少なく ともデバイスを开$成 する活性層 （S O I層） の面方位が {1 1 0}からオフアングルをかけたものであ る S O I ゥヱーハならぴにその製造方法に関する。 背景技術
S O I ゥエーハの作製方法として、 基板となるベースゥエーハと、 S O I層が 形成されるボンドゥエーハの 2枚のシリコン単結晶ゥエーハをシリ コン酸化膜を 介して貼り合わせて貼り合わせ S O I ゥヱ一ハを作製する方法が知られている。 このような貼り合わせゥエーハ作製の工程と して、 例えば 2枚のゥヱ一ハのうち 、 少なく とも一方のゥエーハの表面に酸化膜を形成し、 接合面に異物を介在させ ることなく相互に密着させた後、 およそ 2 0 0〜 1 2 0 0 °Cの温度で熱処理し結 合強度を高める方法が知られている （特公平 5— 4 6 0 8 6号公報参照）。
このような熱処理を行うことにより結合強度が高められた貼り合わせゥヱーハ は、 その後の研削及ぴ研磨工程が可能となるため、 ボンドゥエーノ、を研削及ぴ研 磨により所望の厚さに薄膜化することで、半導体デパイスが形成される S O I 層 を形成することができる。しかし研削後の表面に対し研磨による薄膜化を行う際、 その研磨代を多く設定すると、 研磨表面の微小なマイクロラフネスが改善される という利点があるが、 一方でゥエーハ全体での S O I層の膜厚均一性が劣化して しまう という問題があるため、 設定できる研磨代には上限がある。
そこで、 膜厚均一性を劣化させずにマイク口ラフネスを改善する方法と して、 非酸化性雰囲気中における 1 0 0 0 °C以上の高温熱処理があり、 マイクロラフネ ス改善の有効な手段となっている。
また、 最近では、 S O I層の厚さが 0. 1 /i m以下の超薄膜 S O I ゥエーハを 膜厚均一性良く製造するための技術として、 イオン注入剥離法 （スマートカッ ト (登録商標） 法とも呼ばれる。） が注目されている （特許第 3 0 4 8 2 0 1号公 報）。
イオン注入剥離法は、 例えば二枚のシリコンゥヱーハのうち少なく とも一方に 酸化膜を形成すると共に、 ポンドゥエーハの表面から水素イオンまたは希ガスィ オンの少なく とも一方を注入し、 ボンドゥエーハ内部、 例えば表面近傍に微小気 泡層 （封入層） を形成させた後、 ボンドゥエーハをイオン注入面側で酸化膜を介 してべ一スウェーハと密着させ、 その後熱処理 （剥離熱処理） を加えて微小気泡 層を劈開面（剥離面） としてボンドゥエーハを薄膜状に剥離し、 さらに熱処理（結 合熱処理） を加えて二枚のシリ コンゥエーハを強固に結合して S O I ゥエーハと する技術である。
このよ う にして作製された S O I ゥヱーハの表面 （剥離面） は比較的良好な鏡 面となるが、 通常の鏡面研磨ゥエーハと同等の表面粗さを有する S O I ゥヱーハ とするために、 さらにタツチボリ ッシュと呼ばれる研磨代が 1 0 0 n m以下と極 めて少ない研磨が行なわれる。
また、 このタツチポリ ツシュの代替あるいは併用して、 水素や A r雰囲気の下 で高温熱処理を行なう ことにより、 剥離直後の S O I層の膜厚均一性を維持した まま S O I層の表面粗さ （表面ラフネス） や結晶欠陥を低減する技術も知られて いる （特開平 1 1一 3 0 7 4 7 2号公報）。
上記のイオン注入剥離法を用いれば、 S O I層の膜厚均一性が極めて高い S O I ゥエーハが比較的容易に得られる上、 剥離した一方のゥヱーハを再利用できる ので、 材料を有効に使用できるという利点もある。 また、 この方法は、 貼り合わ せゥエーハ作製の際に酸化膜を介さずに直接シリ コンゥエーハ同士を結合する場 合にも用いることができるし、シリ コンゥエーハ同士を結合する場合だけでなく、 シリ コンゥエーハにイオン注入して、 シリ コンゥエーハとは熱膨張係数の異なる 石英、 炭化珪素、 アルミナ、 ダイヤモン ド等の絶縁性べ一スウェーハと結合させ て S O I ゥエーハを作製する場合にも用いることができる。
このようにして作製された S O I ゥヱーハの S O I層に形成されるデパイスの 1種に、 M I S (金属 ： M e t a 1 Z絶縁膜： I n s u l a t o r /シリ コン ： S i 1 i c o n ) 型トランジスタがある。 そのゲート絶縁膜には、 低リーク電流 特性、 低界面準位密度、 高キャ リア注入耐性などの高性能電気特性、 高信頼性が 要求される。 これらの要求を満たすゲート絶縁膜 （主として、 シリ コン酸化膜） を形成する技術として、 従来、 酸素分子や水分子を使用し 8 0 0 °C以上で熱処理 を行う熱酸化技術が用いられてきた。
この熱酸化技術を使用して、 良好な酸化膜ノシリ コン界面特性、 酸化膜の耐圧 特性、 低リーク電流特性をもつシリ コン酸化膜が得られるのは、 従来、 {1 0 0 } の面方位を有するシリ コンゥエーハ、 または {1 0 0}から 4度程度傾けた面方位 を有するシリ コンゥエーハを用いた場合であった。 これは、 {1 0 0}面に形成さ れるゲート酸化膜の界面準位密度が、 他の結晶面に形成される場合に比べて低い ことに起因するものである。 すなわち、 {1 0 0 }以外の面方位を有するシリコン ゥエーハに熱酸化技術を使用して形成されたシリコン酸化膜は、 酸化膜ノシリ コ ン界面の界面準位密度が高く、 また酸化膜の耐圧特性、 リーク電流特性が悪いな ど電気的特性が劣っていた。
従って、 いわゆる MO S (金属 ： M e t a 1ノシリ コン酸化膜： O x i d e / シリ コン ： S i l i c o n ) 型トランジスタに代表される M I S型半導体デバイ' スが形成されるシリ コンゥエーハと しては従来、 {1 0 0 }の面方位を有するゥヱ ーハか、 {1 0 0 }から 4度程度傾けた面方位を有するゥヱーハが使用されていた。
しかし近年、 K r /O 2プラズマを用いることにより、 シリ コンゥエーハの表面 の面方位に依存することなく、良質な酸化絶縁膜を形成する手法が開発された（例 X. 、 Saito et al., "Advantage of Radical Oxidation lor Improving Reliability of Ultra-Thin Gate Oxide", 2000 Symposium on VLSI Technology, Honolulu, Hawaii, June 13th-15th, 2000. 参照）。 すなわち、 このよ う な面方位に依存し ない良質な絶縁膜を形成する手法を用いれば、 MO S型半導体デバイスを形成す るシリ コンゥヱーハの面方位を {1 0 0 }に限定する必要がなく、 目的に応じて最 適な特性を持つ面方位を有するシリ コンゥエーハを使用できる可能性がある。 例えば、 MO S F E T (MO S電解効果トランジスタ ： MO S F i e l d E f f e c t T r a n s i s t o r ) のチャネル方向のキャ リ ア移動度は、 面方 位が {1 1 0 }であるゥエーハの特定の方向において 2倍以上となる場合があり、 その結果ソース一ドレイン間電流値を増加させることが明らかとなっている。 従って、 MO S型デバイスを作製するゥエ ーハとして面方位が {1 1 0}面であ るシリ コン単結晶ゥエーハを用い、 前述したような面方位に依存することのない 良質な絶縁膜形成手法によりゲート絶縁膜を形成すれば、 例えばキャリア移動度 の高さを利用した高速デバイス等の、 従来にない優れた特性を有する MO Sデパ ィスを作製できる可能性がある。
また、 このよ うなキヤリァ移動度の速さ等、 {1 1 0}面の持つ優位性は S O I ゥエーハでも同様であるし、 もともと、 S O I ゥヱーハは高速かつ高性能なデバ イスを形成するのに最適な特性を持っため、 近年では、 より高速なデバイス形成 のために S O I層の面方位が {1 1 0}である S O I ゥエーハの需要が高まりつつ ある。 発明の開示
しかし、 S O I ゥエーハの S O I層の面方位が正確に { 1 1 0 } である、 すな わち { 1 1 0 } ジャス トの場合、 S O I層の表面ラフネスや欠陥除去を行なうた めに非酸化性雰囲気中で高温熱処理を施すと、 S O I層表面に異方性ェツチング 起因の凹凸が発生してしまいかえってマイク口ラフネスが劣化してしまう。 従つ て、 S O I層の面方位が { 1 1 0 } ジャス トの場合には、 上記の高温熱処理によ るラフネス改善処理や欠陥除去処理は適用できなかった。
このため、 S O I層が形成されるボン ドゥエーハと して { 1 1 0 } ジャス トの 面方位を有するシリコン単結晶ゥエーハを用いて S O I ゥエーハを作製する場合 には、 最終的に S O I層の膜厚や表面ラフネスを整える処理を研磨処理によって 行なわざるを得なかった。 しかし、 前述したように、 マイク ロラフネスを十分に 改善するまで研磨を行う と、 膜厚均一性が劣化してしまうので、 膜厚均一性に関 して品質の低い S O I ゥエーハしか得ることが出来なかった。
膜厚均一性は、 S O I ゥエーハに形成されるデバイス特性を均一性高く、 また 生産性高く製造するための重要な要素の一つである。
それゆえ、 近年の高速デバイスへの要求に応じて需要が高まりつつある面方位
{1 1 0 }の S O I層を有する S O I ゥエーハにおいても、 S O I眉の膜厚均一性 が高く、 マイクロラフネスが改善されたものを得る方法が望まれていた。
本発明は、 上記課題を解決し、 高い膜厚均一性と良好なマイクロラフネスの両 方を有するとともに、 より高速なデパイスの形成が可能な S O I ゥエーハ及ぴ S O I ゥエーハの製造方法を提供することを目的とする。
上記目的達成のため、 本発明では、 少なく とも S O I層を具備する S O I ゥェ ーハであって、 該 S O I層の面方位が { 1 1 0 }からく 1 0 0 >方向のみにオファ ングルされたものであり、 かつオフアングル角度が 5分以上 2度以下であること を特徴とする S O I ゥエーハを提供する。
このように、 S O I層の面方位のオフアングルが { 1 1 0 }から< 1 0 0 >方向 のみであり、 かつオフアングル角度が 5分以上 2度以下とすることにより、 非酸 化性雰囲気下の熱処理によってマイクロラフネスが悪化せず、 むしろ向上し、 髙 い膜厚均一性と良好なマイク口ラフネスの両方を有する S O I ゥヱーハとするこ とができる。
好ましくは、 前記オフアングル角度が 3 0分以上 1度 3 0分以下である。
このよ う に、 オフアングル角度が 3 0分以上 1度 3 0分以下であれば、 高い膜 厚均一性を有し、 かつより良好なマイクロラフネスを有する S O I ゥエーハとす ることができる。
また、 本発明では、 少なく とも、 ベースゥエーハとシリ コン単結晶からなるポ ンドウヱ一ハとを貼り合わせ、 該ポンドウヱーハを薄膜化して S O I層を形成す る S O I ゥエーハの製造方法において、 前記ボンドゥエーハと して面方位が { 1
1 0 }からく 1 0 0 >方向のみにオフアングルされたものであり、 かつオフアン グル角度が 5分以上 2度以下のものを用いることを特徴とする S O I ゥエーハの 製造方法を提供する。
このように、 貼り合わせ法により S O I ゥエーハを製造する方法において、 面 方位が { 1 1 0 }から < 1 0 0 >方向のみにオフアングルされ、 かつオフアングル 角度が 5分以上 2度以下のシリ コンからなるボンドゥエーハを用いることにより . 高い膜厚均一性と良好なマイクロラフネスの両方を有する S O I ゥエーハを製造 することができる。
さらに、 前記得られた S O I ゥヱーハに非酸化性雰囲気下において 1 0 0 0 °C 以上 1 3 5 0 °C以下の温度で熱処理することが好ましい。
このように、 本発明の S O I層は、 非酸化性雰囲気下の熱処理を施すことによ り異方性エッチング起因の凹凸は発生せず、 ラフネスの改善と結晶欠陥の低減が 十分になされた S O I ゥエーハを製造することができる。
また、 前記ボンドゥエーハは表面から水素イオンまたは希ガスイオンの少なく とも 1種類を注入して表面の近傍にイオン注入層が形成されたものであり、 該ボ ンドゥエーハと前記ベースゥエーハとを表面で貼り合わせた後、 前記イオン注入 層で剥離することによって前記ボンドゥエーハの薄膜化を行ってもよい。
このように、 ボンドゥエーハとして表面から水素イオンまたは希ガスイオンの 少なく とも 1種類を注入して表面の近傍にイオン注入層が形成されたものを用い て、 貼り合わせ後の薄膜化をイオン注入層で剥離することによって行う という、 いわゆるイオン注入剥離法により行うことにより、 S O I層の厚さが 0 .
以下の超薄膜 S O I ゥエーハであって、 膜厚均一性が高く高速デバイスを形成可 能な S O I ゥエーハを製造することができる。
また、 前記ポンドゥエーハと前記べ一スウェーハとを絶縁膜を介して貼り合わ せるのが好ましい。
このように、 例えばシリ コンからなるボンドゥエーハとべ一スウェーハとを絶 縁膜を介して貼り合わせることにより、 ベースウェーハとボンドゥエーハが同じ 材質であるため、 結合強度も良好な S O I ゥヱーハを製造することができる。 但 し、 本発明はこれに限定されず、 例えば、 ボンドゥエーハを直接、 絶縁性のベー スウェーハに貼り合わせてもよい。
また、 前記の製造方法において、 オフアングル角度が 3 0分以上 1度 3 0分以 下のボンドゥエーハを用いることが好ましい。
このように、 オフアングル角度が 3 0分以上 1度 3 0分以下のものを用いるこ とで、 高い膜厚均一性を有し、 かつマイクロラフネスがより良好な S O I ゥエー ハを製造することができる。
以上説明したように、 S O I層の面方位が { 1 1 0 }から < 1 0 0 >方向のみに オフアングルされたものであり、 かつオフアングル角度が 5分以上 2度以下とす ることにより、 マイクロラフネスのみならず、 S O I層の膜厚均一性も優れた S O I ゥェ ハとすることができ、 キヤリァ移動度が高いことを利用した高速デバ イス等の形成に適した S O I ゥヱーハとすることができる。
特に、 オフアングル角度と しては 3 0分以上 1度 3 0分以下であれば、 マイク 口ラフネスがより良好なものとなる。
また、 このようなオフアングルされた S O I層をイオン注入剥離法により形成 することにより、 S O I層の厚さが 0.1 / m以下の超薄膜 S O I ゥエーハを膜 厚均一性良く製造することが可能となる。
特に、 前記のように得られた S O I ゥエーハをさらに非酸化性雰囲気下におい て 1 0 0 0 °C以上 1 3 5 0 °C以下の温度で熱処理することで、 表面のマイクロラ フネスゃ結晶欠陥が低減された S O I ゥエーハを製造することが可能となる。 図面の簡単な説明
図 1は、 本発明の実施例及ぴ比較例における、 オフアングル角度と高温熱処理 後の表面ラフネスの P— V値との関係を表すダラフである。
図 2は、 本発明の実施例及ぴ比較例における、 オフアングル角度と高温熱処理 後の表面ラフネスの RMS値との関係を表すグラフである。
図 3は、 本発明の実施例及ぴ比較例における、 オフアングルの方向と高温熱処 理後の表面ラフネスの P— V値との関係を表すグラフである。
図 4は、 本発明の実施例及ぴ比較例における、 オフアングルの方向と高温熱処 理後の表面ラフネスの RMS値との関係を表すグラフである。 発明を実施するための最良の形態
以下、 本発明の実施の形態を説明するが、 本発明はこれに限定されるものでは ない。
ここで、 本発明においてはミラー指数を用いて結晶面及ぴ結晶方位を表す。 例 えば { 1 0 0 } は、 （ 1 0 0 )、 （ 0 1 0 )、 （ 0 0 1 ) 等の結晶面の総称を表すも のであり、 く 1 0 0 >は、 [1 0 0]、 [0 1 0]、 [0 0 1 ]等の結晶方位の総称を 表すものである。
従来、 面方位が il 1 0}である S O I層を有する S O I ゥエーハを製造する場 合、 まず結晶方位が < 1 1 0 >のシリ コン単結晶インゴッ トを引き上げ、 次にそ のインゴッ トの結晶方位を X線方位測定装置 （角度分解能 1分程度） を使って正 確に測定し、 面方位が { 1 1 0 }ジャス トになるようにインゴッ トのスライスを行 い、 S O I層を形成するボンドゥエーハを作製していた。
このように、 面方位が { 1 1 0 }ジャス トになるようにスライスを行ったポンド ゥエーハを量産レベルで作製した場合、 ジャス トになるようにスライスを行って も、実際には ± 5分未満程度の角度ずれを有するものが含まれるのが通常である。 またその一方で、 要求される製品ゥエーハの仕様として ± 3 0分程度の角度のズ レまで許容されている場合もあり、 そのような場合には、 角度のズレが ± 3 0分 以内のゥエーハであれば要求仕様を満足しているので、そのようなゥエーハは { 1
1 0 }ジャス トの面方位をもつものとして取り扱われる。
しかしながら、 ± 3 0分以上の角度のズレが { 1 1 0 }ジャス ト として許容され るような製品仕様である場合はほとんどないので、 そのような角度のズレを有す るゥエーハは、 意図的に { 1 1 0 }から傾斜させてスライス したゥエーハであると いうことができる。 このように、 スライスする方向をある特性の方位から意図的 に傾斜させて作製されたゥエーハをオフアングル付きゥエーハと呼び、 傾斜角度 をオフアングル角度と呼ぶ事とする。
本発明者らは、 S O I層の面方位が { 1 1 0 }ジャス トである S O I ゥエーハを イオン注入剥離法により作製し、 タツチボリ ッシュ後の S O I表面のラフネス改 善、 および欠陥除去の目的で不活性ガス （アルゴンガス） 中で高温熱処理を行な つたところ、 S O I ゥエーハ表面のラフネスはむしろ悪化してしまう傾向が見ら れることを確認し、 さらに検討を重ねた結果、 この熱処理後のラフネスはポンド ゥエーハのオフアングルに関係があることを見出し、 本発明を完成させた。
具体的には、 S O I ゥエーハの S O I層と して用いるために、 面方位が { 1 1 0 }からオフアングルを付けたシリコンゥエーハをシリ コン単結晶インゴッ トか らスライスする際、 < 1 0 0 >方向のみにオフアングルをかけ、 かつォファング ル角度が 5分以上 2度以下の範囲となるようにすれば、 少なく とも上記に述べた 高温熱処理により表面ラフネスの改善効果が得られるし、 また欠陥除去の目的も 達成できる。 オフアングル角度としては 3 0分以上 1度 3 0分以下が好適であり、約 1度（土 5分以内） であることが特に好ましい。
上記の S O I ゥエーハは、 以下に説明する工程で作製できる。 初めに、 チヨク ラルスキー法 （CZ 法） により結晶方位く 1 1 0 >の種結晶を用い結晶方位 < 1 1 0 >を有するシリ コン単結晶イ ンゴッ トを育成する。 次に、 S O I層を形成す るボンドゥエーハを上記育成されたシリ コン単結晶ィンゴッ トからスライスする 際、 < 1 0 0 >方向のみにオフアングルをかけ、 かつオフアングル角度が 5分以 上 2度以下の範囲となるようにする。 この場合、 予め用いる種結晶を所望オファ ングルを有するものとし、 育成された CZ シリ コン単結晶インゴッ トを、 育成軸 方向に垂直になるようにしてスライスするようにしてもよい。 こうすることによ つて、 イ ンゴッ トからのスライス歩留まりを向上させることができる。
次にこのボンドゥエーハの表面から直接、 あるいは、 その表面にシリ コン酸化 膜等の絶縁膜を形成した後、 その絶縁膜を通して水素イオンまたは希ガスイオン の少なく とも一方を所望の加速エネルギー及びドーズ量で注入する。 こう して注 入されたイオンによりボンドゥエーハ表面近傍に微小気泡層が形成される。 この ボンドゥヱーハをイオン注入面側でシリ コン酸化膜等を介してベースゥヱーハと 密着させる。 その後 5 0 0 °C程度かそれ以上の比較的低温で熱処理（剥離熱処理） を加えると微小気泡の圧力と結晶の再配列の作用により微小気泡層で剥離する。 次に酸化性雰囲気下で 1 0 0 0 〜 1 2 0 0 °C程度の熱処理をしてゥヱーハ同士の 結合力を高める。 なお、 ベースウェーハとしてシリ コン単結晶ゥエーハを用いる 場合には、 { 1 1 0 } とは異なる面方位のゥ： —ハ （例えば { 1 0 0 } など） を 用いれば、高温熱処理により発生しやすい反りを抑制することができ好適である。 また、 ボンドウヱーハの薄膜化は、 上記水素イオン注入剥離法に限定されるも のではなく、 研削、 研磨、 エッチング等従来用いられている方法を適用すること が可能である。
次に、 得られた S O I ゥエーハにタツチポリ ッシュを行い、 さらに A r雰囲気 下で 1 0 0 0 °C ~ 1 3 5 0 °C程度の髙温熱処理を行うことで、 ゥエーハ内での膜 厚均一性が高く、 マイクロラフネスも良好であり、 結晶欠陥も低減された S O I ゥエーハを製造することができる。 この場合、 本発明では、 S O I層は面方位が { 1 1 0 }からく 1 0 0 >方向に 5分以上 2度以下オフアングルされているので、 非酸化性雰囲気下の熱処理により、 マイクロラフネスが悪化することはなく、 む しろ向上する。 また、 前記高温熱処理の前に行うタツチボリ ッシュは、 通常の場 合より も研磨代を少なく したり、 タツチポリ ッシュを省略して高温熱処理のみに したりすることもできる。
こう して得られた S O I ゥヱーハは上記のように極薄で、 膜厚均一性が高く、 マイクロラフネスが良好であるとともに、 S O I層の面方位が { 1 1 0 } からわ ずかにオフアングルされたものなので、 キャリア移動度が非常に高く、 高速デバ ィスの形成に極めて好適なものとなる。 以下、 本発明の実施例及ぴ比較例を挙げて本発明を具体的に説明するが、 本発 明はこれらに限定されるものではない。
(実施例及び比較例）
チヨクラルスキー法により結晶方位がく 1 1 0 >であるシリ コン単結晶ィンゴ ッ トを引き上げ、 このインゴッ トをスライスすることにより、 直径 2 0 0 m mで あり、 面方位が （ 1 1 0) から [0 0 1]方向のみに 1度だけオフアングルされた、 オフアングル付きボンドゥエ一ハを本発明の実施例と して作製した。 また、 比較 例と して面方位が本発明とは異なるようにスライスされた 9種類のポンドゥエー ハを作製した。
これらのボンドゥエーハを用いて水素イオンを注入してイオン注入層を形成し, イオン注入層で剥離するというイオン注入剥離法により薄膜化を行うことにより 膜厚均一性の高い S O I ゥエーハを作製した後、 これら S O I ゥエーハに対して 結晶欠陥低減のためアルゴン 1 0 0 %雰囲気下で 1 2 0 0 °C、 1時間の熱処理を 行なった。 熱処理後、 S O I層表面のマイクロラフネス測定を A F M (原子間力 顕微鏡 ： A t o m i c F o r c e M i c r o s c o p e ) にて行った。 この A F Mによるマイクロラフネス測定は、 S O I ゥエーハ中心部の 1 X I μ mの範 囲に対して行った。
なお、 S O I ゥエーハ作製条件は下記のとおりである。
ベースウェーハ ： （ 1 0 0) シリ コン単結晶ゥエーハ 埋め込み酸化膜： ボンドゥエーハ表面に 2 0 0 n m形成
イオン注入条件 ： H +イオン、 5 0 k e V、 6 X l 016a t o m s / c m2 剥離熱処理 ： A r雰囲気下で 5 0 0 °C、 3 0分間
結合熱処理 ： 酸化性雰囲気、 1 1 0 0 °C、 2時間
タツチポリ ッシュ ： 約 1 0 0 n m研磨
上記のようにして測定された表面ラフネスの P— V (P e a k t o V a 1 l e y ) 値及ぴ RM S (R o o t M e a n S q u a r e ) 値を表 1にまとめ た。
なお、 比較例 1および 2は、 オフアングルが [1 1 0 ]方向のみに 1度又は 3度 であり、 比較例 3および 4は、 オフアングルが [ 1 1 2 ]方向のみに 1度又は 3度、 比較例 5および 6は、 オフアングル方向が [1 1 1 ]方向のみに 1度又は 3度とし た S O I ゥエーハである。 これらのゥエーハは本発明とはオフアングル方向が異 なるものである。 一方、 比較例 7および 8は、 オフアングル方向は本発明の実施 例と同様に [0 0 1 ]方向であるが、 オフアングル角度が 3度又は 4度と したもの である。 また、 比較例 9は、 面方位が （ 1 1 0 ) ジャス トとなるよう作製した試 料である。 ただし前述したように通常はわずかな角度ズレを有する場合もあり、 比較例 9の場合その角度ズレは ±2分以内である。
(表 1 )
Figure imgf000014_0001
表 1から示されるように、 本実施例によるオフアングルが [0 0 1 ]方向のみに 1度である S O I ゥ ハのラフネスは、 P— V値が 0. 9 9 nm、 RMS値が 0. l l nmであり、 比較例と比べて良好な値が得られた。
以下では、 実施例と比較例とをより詳しく比較するために、 表 1に示したデー タをグラフにして説明する。
図 1、 図 2は、 P _ V値又は RMS値と [0 0 1 ]方向のみへのオフアングル角 度との関係を示すグラフである。 例えば RM S値を比較すると、 オフアングル角 度が 1度では RMS値として 0. l l nmであり、 比較例 9の （ 1 1 0 ) ジャス トの RMS値 0. 3 7 nmと比較して 1 3以下あり、 比較例 7のオフアングル 角度が 3度での RMS値 0. 9 3 11 ^に対しては 1 // 9近ぃ値でぁった。 これら の図から、 P— V値及び RM S値共に、 高温熱処理後に S O I表面のラフネスが ( 1 1 0) ジャス トよ り も悪化せず、 同等以上の良好な値を示すのはォファング ル角度が 2度以下の場合であり、 特に 3 0分以上 1度 3 0分以下で最も小さい値 となることが確認できる。 また、 図 3、 図 4は、 P— V値又は RMS値とオフアングル方向の関係を、 ォ ファングル角度が 1度と 3度の場合について示すグラフである。 例えばオフアン グル角度が 1度の場合の RM S値を比較すると、 オフアングルが [0 0 1]方向の みの場合では RMS値が 0. 1 1 II mであり、 比較例 1、 3， 5のような、 オフ アングル方向がそれぞれ [1 1 0]のみ、 [1 1 2]のみ、 [1 1 1 ]のみである場合 の RMS値 0. 5 1 nm、 0. 5 3 nm、 0. 5 7 n mと比較して 1 / 5程度で あった。 これらの図から、 高温熱処理後に S O I表面のラフネスが （ 1 1 0) ジ ヤス トの場合と同等以上に良好な値を示すのは、 [0 0 1 ]方向のみにオフアン グルを形成した場合であることが確認できる。
従って図 1〜4の結果から、高温熱処理後に S O I表面のラフネスが （ 1 1 0) ジャス トより も悪化せず、 良好な値を示すのは、 本発明に従い、 [0 0 1 ]方向の みにオフアングルを形成し、 かつ、 その角度を約 2度以下と した場合であること が確認できる。
なお、 本発明は、 上記実施形態に限定されるものではない。 上記実施形態は単 なる例示であり、 本発明の特許請求の範囲に記載された技術的思想と実質的に同 一な構成を有し、 同様な作用効果を奏するものは、 いかなるものであっても本発 明の技術的範囲に包含される。
例えば、 実施例では、 ベースウェーハとして面方位として （ 1 0 0 ) を有する シリ コン単結晶ゥエーハを用いたが、 面方位は （ 1 0 0) に限定されるものでは ない。 またべ一スウェーハの材質はシリ コンに限らず、 石英、 炭化窒素、 アルミ ナ、 ダイヤモンド等の絶縁体を用いてもよい。
また、 酸化膜を形成する場合はべ一スウェーハに形成してもよいし、 ボンドウ エーハとベースゥエーハの両方に开成してもよい。
また、 各ゥエーハの直径は 2 0 0 mmに限られるものではなく、 それ以下であ つてもよいし、 2 0 0 mm以上の大口径であれば、 デバイスの生産性をより向上. させることができる。
また、 シリコン単結晶ィンゴッ トの引き上げ方法は CZ法によって行ったが、 磁場印加 CZ法であってもよい。

Claims

請 求 の 範 囲
1 . 少なく とも S O I層を具備する S O I ゥエーハであって、 該 S O I層の面 方位が { 1 1 0 }から < 1 0 0 >方向のみにオフアングルされたものであり、 かつ オフアングル角度が 5分以上 2度以下であることを特徴とする S O I ゥエーハ。
2 . 前記オフアングル角度が 3 0分以上 1度 3 0分以下であることを特徴とす る請求項 1に記載の S O I ゥヱーハ。
3 . 少なく とも、 ベースウェーハとシリ コン単結晶からなるボンドゥエーハと を貼り合わせ、 該ポンドゥエーハを薄膜化して S O I層を形成する S O I ゥエー ハの製造方法において、 前記ボンドゥエーハと して面方位が { 1 1 0 }から < 1 0 0 >方向のみにオフアングルされたものであり、 かつオフアングル角度が 5分以 上 2度以下のものを用いることを特徴とする S O I ゥエーハの製造方法。
4 . 請求項 3に記載の S O I ゥヱーハの製造方法において、 前記得られた S O I ゥエーハにさらに非酸化性雰囲気下において 1 0 0 0 °C以上 1 3 5 0 °C以下の 温度で熱処理することを特徴とする S O I ゥヱーハの製造方法。
5 . 請求項 3又は請求項 4に記載の S O I ゥエーハの製造方法において、 前記 ボンドゥエーハは表面から水素イオンまたは希ガスイオンの少なく とも 1種類を 注入して表面の近傍にイオン注入層が形成されたものであり、 該ボンドウヱーハ と前記ベースゥエーハとを貼り合わせた後、 前記イオン注入層で剥離することに よって前記ボンドウヱーハの薄膜化を行うことを特徴とする S O I ゥヱーハの製 造方法。
6 . 請求項 3乃至 5のいずれか 1項に記載の S O I ゥエーハの製造方法におい て、 前記ボンドゥエーハと前記ベースゥヱーハとを絶縁膜を介して貼り合わせる ことを特徴とする S O I ゥヱーハの製造方法。
7 . 前記オフアングル角度が 3 0分以上 1度 3 0分以下のものを用いることを 特徴とする請求項 3乃至 6のいずれか 1項に記載の S O I ゥ； n—ハの製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7700488B2 (en) * 2007-01-16 2010-04-20 International Business Machines Corporation Recycling of ion implantation monitor wafers
CN102623304B (zh) * 2011-01-30 2015-03-25 陈柏颖 适用于纳米工艺的晶圆及其制造方法
JP6391590B2 (ja) 2012-12-20 2018-09-19 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 軸チャネルを持つ共鳴トラップ
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
KR102662765B1 (ko) 2018-08-02 2024-05-02 삼성전자주식회사 기판과 이를 포함하는 집적회로 소자 및 그 제조 방법
JP7318580B2 (ja) * 2020-03-30 2023-08-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57112074A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Semiconductor device
JPH0546086B2 (ja) 1983-08-31 1993-07-13 Tokyo Shibaura Electric Co
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3048201B2 (ja) 1991-09-18 2000-06-05 コミサリヤ・ア・レネルジ・アトミク 半導体材料薄膜の製造方法
JP2002289819A (ja) * 2001-03-23 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板
WO2003032399A1 (fr) * 2001-10-03 2003-04-17 Tokyo Electron Limited Dispositif semi-conducteur fabrique a la surface de silicium ayant un plan cristallin de direction <110> et procede de production correspondant

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0775244B2 (ja) * 1990-11-16 1995-08-09 信越半導体株式会社 誘電体分離基板及びその製造方法
JP2653282B2 (ja) 1991-08-09 1997-09-17 日産自動車株式会社 車両用道路情報表示装置
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH11307747A (ja) 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57112074A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Semiconductor device
JPH0546086B2 (ja) 1983-08-31 1993-07-13 Tokyo Shibaura Electric Co
JP3048201B2 (ja) 1991-09-18 2000-06-05 コミサリヤ・ア・レネルジ・アトミク 半導体材料薄膜の製造方法
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002289819A (ja) * 2001-03-23 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板
WO2003032399A1 (fr) * 2001-10-03 2003-04-17 Tokyo Electron Limited Dispositif semi-conducteur fabrique a la surface de silicium ayant un plan cristallin de direction <110> et procede de production correspondant

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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