WO2004065900A1

WO2004065900A1 - 光検出装置

Info

Publication number: WO2004065900A1
Application number: PCT/JP2004/000537
Authority: WO
Inventors: Yukinobu Sugiyama; Seiichiro Mizuno
Original assignee: Hamamatsu Photonics K.K.
Priority date: 2003-01-24
Filing date: 2004-01-22
Publication date: 2004-08-05
Also published as: EP1589318A4; US20060261245A1; US7256379B2; TW200416412A; CN1742192A; EP1589318A1; CN100341314C; KR20050094875A; JP2004264034A

Description

明糸田

光検出装置

技術分野

【0 0 0 1】本発明は、光が入射した 2次元位置を検出する光検出装置に関するものである。

背景技術

【0 0 0 2】従来における光検出装置においては、 MO S型イメージセンサ等の固体撮像素子を用いて、撮像により得られた画像データを画像メモリに取り込み、画像処理して 2次元位置を検出するのが一般的である（例えば、特許文献 1

【0 0 0 3】【特許文献 1】特開平 0 1— 1 6 7 7 6 9号公報発明の開示

【0 0 0 4】しかしながら、上述した従来の技術においては、得られた画像デ一タを格納する画像メモリが必要となることから、装置構成が複雑なものになつてしまう。また、画像データを画像メモリに格納した後に演算処理を行って 2次元位置を検出するため、 2次元位置の検出処理に時間がかかってしまう。

【0 0 0 5】本発明は上述の点に鑑みてなされたもので、その目的は、 2次元位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提供することにある。

【0 0 0 6〗上述した目的を達成するため、本発明に係る光検出装置は、対象物に光を照射する光源とともに用いられ、画素が 2次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで 1画素が構成され、 2次元配列における第 1の方向に配列された複数の画素にわたつて、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、 2次元配列における第 2の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、光源により対象物に光が照射されている第 1の期間にわたり第 1の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群にて蓄積された電荷に対応する出力と、光源により対象物に光が照射されていない第 2の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第 2の方向での輝度プロファイルを検出する第 1信号処理回路と、第 1の期間にわたり第 2の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群にて蓄積された電荷に対応する出力と、第 2の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第 1の方向での輝度プロファイルを検出する第 2信号処理回路と、を有することを特徴とする。

【0 0 0 7】本発明に係る光検出装置では、 1つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が 2次元配列における第 1の方向に配列された複数の画素にわたつて電気的に接続されているので、一方の光感応部分からの電流出力は第 1の方向に送られる。また、他方の光感応部分同士が 2次元配列における第 2の方向に配列された複数の画素にわたつて電気的に接続されているので、他方の光感応部分からの電流出力は第 2の方向に送られる。このように、一方の光感応部分からの電流出力は第 1の方向に送られるとともに、他方の光感応部分からの電流出力は第 2の方向に送られることから、第 1の方向での輝度プロフアイルと第 2の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、 1画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の 2次元位置を高速に検出することができる。

【0 0 0 8〗また、本発明においては、第 1信号処理回路により、上記第 1の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力と上記第 2 の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第 2の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第 2の方向での輝度プロファイルを検出することができる。また、第 2信号処理回路により、上記第 1の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力と上記第 2の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第 1の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第 1の方向での輝度プロフアイルを検出することができる。これらの結果、入射した光の 2次元位置を極めて精度良く検出することができる。

【0 0 0 9〗また、第 1信号処理回路は、一方の光感応部分群からの電流出力を第 2の方向に順次読み出すための第 1シフトレジスタと、第 1シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第 1積分回路と、第 1積分回路からの電圧出力の変化量に応じた電圧出力を出力する第 1 C D S (相関二重サンプリング； Correlated Double Sampling) 回路と、第 1 C D S回路からの電圧出力をデジタル値に変換し、そのデジタル値を出力する第 1 AZD変換回路と、第 1 A/ D変換回路から出力されたデジタ /レ値に基づいて、第 1の期間に対応したデジタノレイ直と第 2の期間に対応したデジタル値との差分を求める第 1差分演算回路と、を含み、第 2信号処理回路は、他方の光感応部分群からの電流出力を第 1の方向に順次読み出すための第 2シフトレジスタと、第 2シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第 2積分回路と、第 2積分回路からの電圧出力の変化量に応じた電圧出力を出力する第 2 C D S回路と、第 2 C D S回路からの電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 AZD変換回路と、第 2 AZD変換回路から出力されたデジタル値に基づいて、第 1の期間に対応したデジタル値と第 2の期間に対応したデジタル値との差分を求める第 2差分演算回路と、を含んでいることが好ましい。このように構成した場合、第 1積分回路及び第 2積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第 1 C D S回路及び第 2 C D S回路によりノイズ誤差が解消される。この結果、第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとを高精度にて得ることができる。また、第 1及び第 2シフトレジスタそれぞれにより一方及び他方の光感応部分群それぞれからの電流出力を順次読み出して、 AZD 変換して差分を求めているので、第 1及び第 2信号処理回路の構成の簡素化及び低コスト化を図ることができる。

【0 0 1 0】また、第 1信号処理回路は、第 1 AZD変換回路と第 1差分演算回路との間に設けられ、第 1の期間に対応したデジタノレ値と第 2の期間に対応したデジタル値とを記憶し、当該記憶したデジタル値を第 1差分演算回路に出力する第 1デジタルメモリを更に含み、第 2信号処理回路は、第 2 AZD変換回路と第 2差分演算回路との間に設けられ、第 1の期間に対応したデジタル値と第 2の期間に対応したデジタル値とを記憶し、当該記憶したデジタル値を第 2差分演算回路に出力する第 2デジタルメモリを更に含んでいることが好ましい。このように構成した場合、第 1及び第 2差分演算回路において、第 1の期間に対応したデジタルイ直と第 2の期間に対応したデジタル値との差分の演算を適切且つ確実に行なわせることができる。

【0 0 1 1〗また、第 1信号処理回路は、一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して出力する第 1積分回路と、第 1積分回路に対応して設けられ、対応する第 1積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 1結合容量素子および第 1増幅器と、第 1増幅器の入出力間に並列的に設けられた第 1積分容量素子と、第 1積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第 1スィッチ素子手段と、を有する第 1 C D S回路と、第 1積分回路に対応して設けられ、対応する第 1積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 2結合容量素子および第 2増幅器と、第 1積分容量素子の容量値と等しい容量値を有し第 2増幅器の入出力間に並列的に設けられた第 2積分容量素子と、第 2積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第 2スィッチ素子手段と、を有する第 2 C D S回路と、第 1 C D S回路及び第 2 C D S回路に対応して設けられ、対応する第 1 C D S回路の第 1積分容量素子および対応する第 2 C D S回路の第 2積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 1差分演算回路と、を含み、第 2信号処理回路は、他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して出力する第 2 積分回路と、第 2積分回路に対応して設けられ、対応する第 2積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 3結合容量素子および第 3増幅器と、第 3増幅器の入出力間に並列的に設けられた第 3積分容量素子と、第 3積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第 3 スィッチ素子手段と、を有する第 3 C D S回路と、第 2積分回路に対応して設けられ、対応する第 2積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 4結合容量素子および第 4増幅器と、第 4積分容量素子の容量値と等しい容量値を有し第 4増幅器の入出力間に並列的に設けられた第 4積分容量素子と、第 4積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第 4スィッチ素子手段と、を有する第 4 C D S回路と、第 3 C D S回路及び第 4 C D S回路に対応して設けられ、対応する第 3 C D S回路の第 3積分容量素子および対応する第 4 C D S回路の第 4積分容量素子それぞれに蓄猿されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 2差分演算回路と、を含んでいることが好ましい。このように構成した場合、一方の光感応部分群毎に第 1差分演算回路が設けられ、他方の光感応部分群毎に第 2差分演算回路が設けられることとなるので、第 1及び第 2の方向での輝度プロファイルを高速で得ることができる。また、第 1積分回路及び第 2積分回路それぞれが積分動作毎に異なるノイズばらつきを有していても、第 1〜第 4 C D S回路それぞれによりノィズ誤差が解消される。また、第 1の期間に、第 1及び第 3 C D S回路の第 1及ぴ第 3積分容量素子に光源からの信号光成分及び背景光成分に応じた電荷が蓄積され、第 2の期間に、第 2及び第 4 C D S回路の第 2及び第 4積分容量素子に背景光成分に応じた電荷が蓄積され、そして、両者の差分が第 1及び第 2差分演算回路で求められるので、第 1及び第 2差分演算回路からの電圧出力は、光源からの信号光成分のみに応じたものである。このように、光感応領域に入射する光の強度すなわち上記電圧出力の値が小さい場合であっても、輝度プロファイル検出の S /N比は優れたものとなる。

【0 0 1 2】また、第 1信号処理回路は、第 1差分演算回路に対応して設けられ、対応する第 1差分演算回路からの電圧出力を保持して出力する第 1サンプノレァンドホールド回路と、第 1サンプルァンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第 1 AZD変換回路と、を更に含み、第 2信号処理回路は、第 2差分演算回路に対応して設けられ、対応する第 2差分演算回路からの電圧出力を保持して出力する第 2サンプノレアンドホールド回路と、第 2サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第 2 A D変換回路と、を更に含んでいることが好ましい。このように構成した場合、第 1及び第 2の方向での輝度プロファイルをデジタル値として出力することができる。

【0 0 1 3〗また、第 1信号処理回路は、一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第 1容量素子及び第 2容量素子を有し、一方の光感応部分群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 1容量素子に蓄積し、一方の光感応部分群にて第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 2容量素子に蓄積する第 1電荷蓄積回路と、第 1電荷蓄積回路に対応して設けられ、第 1容量素子及び第 2容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 1差分演算回路と、を含み、第 2信号処理回路は、他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第 3容量素子及び第 4容量素子を有し、他方の光感応部分群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 3容量素子に蓄積し、他方の光感応部分群にて第 2 の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 4容量素子に蓄積する第 2電荷蓄積回路と、第 2電荷蓄積回路に対応して設けられ、第 3容量素子及び第 4容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 2差分演算回路と、を含んでいることが好ましレ、。このように構成した場合、第 1電荷蓄積回路により、対応する一方の光感応部分群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 1容量素子に蓄積され、対応する一方の光感応部分群にて第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 2容量素子に蓄積され、第 1差分演算回路により、第 1容量素子及び第 2容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。また、第 2電荷蓄積回路により、対応する他方の光感応部分群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 3容量素子に蓄積され、対応する他方の光感応部分群にて第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 4容量素子に蓄積され、第 2差分演算回路により、第 3 容量素子及び第 4容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。これにより、第 1及び第 2信号処理回路の構成の簡素化及び低コスト化を図ることができる。【0 0 1 4】また、第 1信号処理回路は、第 1容量素子及び第 2容量素子から当該第 1容量素子及び第 2容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第 1差分演算回路に出力する第 1積分回路と、第 1差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 1 AZD変換回路と、を更に含み、第 2信号処理回路は、第 3容量素子及び第 4容量素子から当該第 3容量素子及び第 4容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第 2差分演算回路に出力する第 2積分回路と、第 2差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 AZD変換回路と、を更に含んでいることが好ましい。このように構成した場合、第 1及び第 2の方向での輝度プロフアイルをデジタル値として出力することができる。

【0 0 1 5〗本発明に係る光検出装置は、対象物に光を照射する光源とともに用いられ、画素が 2次元配列された光感応領域を有する光検出装置であつて、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで 1画素が構成され、 2次元配列における第 1の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、 2次元配列における第 2の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、第 1の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、光源により対象物に光が照射されている第 1の期間における一方の光感応部分群からの電流出力から、光源により対象物に光が照射されていない第 2の期間における —方の光感応部分群からの電流出力を除去して、出力する第 1除去回路と、第 1 除去回路に対応して設けられ、対応する第 1除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第 1積分回路と、第 2の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、第 1の期間における他方の光感応部分群からの電流出力から、第 2の期間における他方の光感応部分群からの電流出力を除去して、出力する第 2除去回路と、第 2除去回路に対応して設けられ、対応する第 2除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第 2積分回路と、を有することを特徴とする。

【0 0 1 6】本発明に係る光検出装置では、 1つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が 2次元配列における第 1の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第 1の方向に送られる。また、他方の光感応部分同士が 2次元配列における第 2の方向に配列された複数の画素にわたつて電気的に接続されているので、他方の光感応部分からの電流出力は第 2の方向に送られる。このように、一方の光感応部分からの電流出力は第 1の方向に送られるとともに、他方の光感応部分からの電流出力は第 2の方向に送られることから、第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、 1画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の 2次元位置を高速に検出することができる。

〖0 0 1 7〗また、本発明においては、第 1除去回路により、上記第 1の期間における一方の光感応部分群からの電流出力から、上記第 2の期間における一方の光感応部分群からの電流出力が除去されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第 2の方向での輝度プロファイルを検出することができる。また、第 2除去回路により、上記第 1の期間における他方の光感応部分群からの電流出力から、上記第 2の期間における他方の光感応部分群からの電流出力が除去されることとなる。これにより、 7

光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第 1の方向での輝度プロファイルを検出することができる。これらの結果、入射した光の 2次元位置を極めて精度良く検出することができる。

【0 0 1 8】また、第 1除去回路は、ソース端子が一方の光感応部分に接続され、ドレイン端子が接地された第 1 MO Sトランジスタと、一方の端子が第 1 M O S トランジスタのゲート端子と接続され、他方の端子が接地された第 1容量素子と、一方の端子が第 1 MO S トランジスタのゲート端子と接続され、他方の端子が第 1積分回路の出力と接続された第 1スィッチ素子と、を含み、第 2除去回路は、ソース端子が他方の光感応部分に接続され、ドレイン端子が接地された第 2 MO Sトランジスタと、一方の端子が第 2 M〇 Sトランジスタのゲート端子と接続され、他方の端子が接地された第 2容量素子と、一方の端子が第 2 MO Sトランジスタのゲ一ト端子と接続され、他方の端子が第 2積分回路の出力と接続された第 2スィツチ素子と、を含んでいることが好ましい。このように構成した場合、上記第 1及ぴ第 2除去回路を簡易且つ低コストにて構成することができる。【0 0 1 9】また、第 1積分回路に対応して設けられ、当該第 1積分回路からの電圧出力のうちの第 2の期間に対応した電圧出力を保持するとともに、当該第 1積分回路からの電圧出力のうちの第 1の期間に対応した電圧出力との差分に応じた電圧出力を出力する第 1差分演算回路と、第 1差分演算回路に対応して設けられ、対応する第 1差分演算回路からの電圧出力を保持して出力する第 1サンプルアンドホールド回路と、第 1サンプルァンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 1 A/D変換回路と、第 2積分回路に対応して設けられ、当該第 2積分回路からの電圧出力のうちの第 2の期問に対応した電圧出力を保持するとともに、当該第 2積分回路からの電圧出力のうちの第 1の期間に対応した電圧出力との差分に応じた電圧出力を出力する第 2差分演算回路と、第 2差分演算回路に対応して設けられ、対応する第 2差分演算回路からの電圧出力を保持して出力する第 2 サンプルアンドホールド回路と、第 2サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 AZD変換回路と、を更に有することが好ましい。このように構成した場合、第 1の方向での輝度プロファイルと第 2の方向での輝度プロフアイルとをより一層高精度にて得ることができる。また、第 1及び第 2の方向での輝度プロファイルをデジタノレ値として出力することができる。

図面の簡単な説明

【0020】図 1は、第 1実施形態に係る光検出装置を示す概念構成図である。【0021】図 2は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

【0022〗図 3は、図 2の I I I一 I I I線に沿った断面図である。

ί 0023〗図 4は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

【0024〗図 5は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

【0025】図 6は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

【0026】図 7は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

〖0027〗図 8は、第 1実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。

【0028〗図 9は、第 1実施形態に係る光検出装置に含まれる第 1信号処理回路を示す概略構成図である。

【0029〗図 10は、第 1実施形態に係る光検出装置に含まれる第 2信号処理回路を示す概略構成図である。

【0030】図 11は、第 1信号処理回路に含まれる第 1積分回路の回路図である。

【0031】図 12は、第 1信号処理回路に含まれる第 1 CDS回路の回路図である。

【0032】図 13 Aは、第 1シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。

【0033】図 1 3 Bは、第 1シフトレジスタに入力される信号の経時的変化を示すグラフである。

【0034】図 13 Cは、第 1シフトレジスタに入力される信号の経時的変化を示すグラフである。

【0035〗図 13Dは、第 1積分回路に入力されるリセット信号の経時的変化を示すグラフである。

【0036〗図 13Eは、第 1シフトレジスタから出力される信号の経時的変化を示すグラフである。

【003 7】図 13 Fは、第 1シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0038】図 1 3Gは、第 1シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0039】図 13Hは、第 1シフトレジスタから出力される信号の経時的変化を示すグラフである。

〖0040〗図 13 Iは、第 1積分回路から出力される電圧の経時的変化を示すグラフである。

【0041】図 14 Aは、第 2シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。

【0042】図 14 Bは、第 2シフトレジスタに入力される信号の経時的変化を示すグラフである。

【0043】図 14Cは、第 2シフトレジスタに入力される信号の経時的変化を示すグラフである。

【0044】図 14Dは、第 2積分回路に入力されるリセット信号の経時的変化を示すグラフである。

【0045】図 14Eは、第 2シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0046】図 14 Fは、第 2シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0047】図 14Gは、第 2シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0048】図 14Hは、第 2シフトレジスタから出力される信号の経時的変化を示すグラフである。

【0049〗図 14 1は、第 2積分回路から出力される電圧の経時的変化を示すグラフである。

【0050】図 15 Aは、第 1シフトレジスタ及び第 1AZD変換回路に入力されるスタート信号の経時的変化を示すグラフである。

【005 1】図 15 Bは、第 1差分演算回路に入力されるスタート信号の経時的変化を示すグラフである。

【0052】図 15 Cは、タイミング制御回路から出力される制御信号 LEDの経時的変化を示すグラフである。

〖0053〗図 1 5Dは、第 1 A/D変換回路の出力の経時的変化を示すダラフである。

【0054】図 1 5 Eは、第 1差分演算回路の出力の経時的変化を示すグラフである。

【0055】図 1 6 Aは、第 2シフトレジスタ及び第 2 A/D変換回路に入力されるスタート信号の経時的変化を示すグラフである。

【0056】図 16Bは、第 2差分演算回路に入力されるスタート信号の経時的変化を示すグラフである。

【0057】図 16 Cは、タイミング制御回路から出力される制御信号 LEDの経時的変化を示すグラフである。

【0058】図 16Dは、第 2 AZD変換回路の出力の経時的変化を示すダラフである。

【0059】図 16Eは、第 2差分演算回路の出力の経時的変化を示すグラフである。

【0060】図 17は、第 2実施形態に係る光検出装置に含まれる第 1信号処理回路を示す概略構成図である。

[0061 ] 図 18は、第 2実施形態に係る光検出装置に含まれる第 2信号処理回路を示す概略構成図である。

【0062〗図 19は、第 1信号処理回路に含まれる第 1 CDS回路、第 2C D S回路及び第 1差分演算回路の回路図である。

【0063】図 20は、第 1信号処理回路に含まれる第 1サンプノレアンドホールド回路の回路図である。

【0064】図 21は、第 1信号処理回路の動作を説明するためのタイミングチャートである。

【0065】図 22は、第 3実施形態に係る光検出装置に含まれる第 1信号処理回路を示す概略構成図である。

〖0066〗図 23は、第 3実施形態に係る光検出装置に含まれる第 2信号処理回路を示す概略構成図である。

[0067] 図 24は、第 1信号処理回路に含まれる第 1電荷蓄積回路の回路図である。

〖0068〗図 25は、第 1信号処理回路に含まれる第 1積分回路の回路図である。

【0069】図 26は、第 1信号処理回路に含まれる第 1差分演算回路の回路図である。

【0 0 7 0】図 2 7は、第 1信号処理回路の動作を説明するためのタイミングチャートである。

【0 0 7 1】図 2 8は、第 4実施形態に係る光検出装置に含まれる第 1信号処理回路を示す概略構成図である。

【0 0 7 2】図 2 9は、第 4実施形態に係る光検出装置に含まれる第 2信号処理回路を示す概略構成図である。

【0 0 7 3】図 3 0は、第 1信号処理回路に含まれる第 1積分回路、第 1除去回路及び第 1差分演算回路の回路図である。

【0 0 7 4〗図 3 1は、第 1信号処理回路の動作を説明するためのタイミングチャートである。

【0 0 7 5〗図 3 2は、本実施形態に係る光検出装置の変形例を示す概念構成図である。

発明を実施するための最良の形態

【0 0 7 6】本発明の実施形態に係る光検出装置について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。以下では、パラメータ Mおよび N それぞれを 2以上の整数とする。また、特に明示しない限りは、パラメータ mを 1以上 M以下の任意の整数とし、パラメータ nを 1以上 N以下の任意の整数とする。

【0 0 7 7〗 (第 1実施形態）

[ 0 0 7 8 ] 図 1は、本第 1実施形態に係る光検出装置を示す概念構成図である。本実施形態に係る光検出装置 1は、図 1に示されるように、対象物に光を照射する光源 3とともに用いられ、光感応領域 1 0と、第 1信号処理回路 2 0と、第 2信号処理回路 3 0と、タイミング制御回路 5 0とを有している。光検出装置 1は、例えば、光源 3が有する発光素子（L E D、半導体レーザ等） 5から対象物に照射されるスポット光の直接光あるいは反射光の入射位置を検出するものである。光源 3は、タイミング制御回路 50からの制御信号により開閉するスイツチ素子 7を有しており、スィツチ素子 7が閉じることにより発光素子 5が点灯することとなる。

【00 7 9】光感応領域 1 0は、画素 1 l_mnが M行 N列に 2次元配列されている。 1画素は、各々に入射した光の強度に応じた電流を出力する光感応部分 1 2 _mn (第 1光感応部分）及び光感応部分 1 3_ran (第 2光感応部分））を同一面内にて隣接して配設することで構成されている。これにより、光感応領域 1 0において、光感応部分 1 2_mnと光感応部分 1 3_mnとは 2次元的に混在した状態で同一面内にて配列されることとなる。

【00 8 0〗 2次元配列における第 1の方向に配列された複数の画素 1 1 _u〜 1 1_1N， 1 1₂₁〜1 1_2N， · · ·， 1 1_M1〜1 1_MNにわたつて、当該各画素 1 l を構成する複数の光感応部分 1 2_mn， 1 3„_nのうち一方の光感応部分 1 2_mn同士 (たとえば、一方の光感応部分 1 2_U〜 1 2_1N)が互いに電気的に接続されている。また、 2次元配列における第 2の方向に配列された複数の画素 1 l_u〜l 1_M1, 1 1₁₂〜

1 1_M2， ■ ■ ·， 1 1_1N〜1 1M„にわたつて、当該各画素 1 l_mnを構成する複数の光感応部分 1 2'_n, 1 3 _mnのうち他方の光感応部分 1 3,_n同士 (たとえば、他方の光感応部分 1 3_U〜1 3_M1) が互いに電気的に接続されている。

【008 1〗ここで、図 2及び図 3に基づいて、光感応領域 1 0の構成について説明する。図 2は、光検出装置に含まれる光感応領域の一例を示す要部拡大平面図であり、図 3は、図 2の I I I - I I I線に沿った断面図である。なお、図 2においては、保護層 4 8の図示を省略している。

【008 2〗光感応領域 1 0は、 P型 (第 1導電型）の半導体からなる半導体基板 40と、当該半導体基板 40の表層に形成された N型 (第 2導電型）の半導体領域 4 1， 4 2とを含んでいる。これにより、各光感応部分 1 2_ran, 1 3_mは半導体基板 40部分と一組の第 2導電型半導体領域 4 1 , 4 2とを含み、フォトダィオードが構成されることとなる。第 2導電型半導体領域 4 1， 4 2は、図 2に示されるように、光入射方向から見て略三角形状を呈しており、 1画素において 2つの領域 4 1 , 4 2が互いに一辺が隣接して形成されている。半導体基板 4 0 は、接地電位とされている。なお、光感応領域 1 0は、 N型の半導体からなる半導体基板と、当該半導体基板の表層に形成された P型の半導体領域とを含んで構成されていてもよい。領域 4 1 (光感応部分 1 2 _mn) と領域 4 2 (光感応部分 1 3 _mn) とは、図 2から分かるように、第 1の方向及び第 2の方向において交互に配列されている。また、領域 4 1 (光感応部分 1 2 _mn) と領域 4 2 (光感応部分 1 3 とは、第 1の方向と第 2の方向とに交差する (たとえば、 4 5 °にて交差する）第 3の方向及ぴ第 4の方向において交互に配列されている。

【0 0 8 3〗半導体基板 4 0と領域 4 1， 4 2の上には第 1絶縁層 4 3が形成され、この第 1絶縁層 4 3に形成されたコンタクトホールを介して第 1配線 4 4 がー方の領域 4 1に電気的に接続されている。また、第 1絶緣層 4 3に形成されたコンタクトホールを介して電極 4 5が他方の領域 4 2に電気的に接続されている。

【0 0 8 4】第 1絶縁層 4 3の上には第 2絶縁層 4 6が形成され、この第 2絶縁層 4 6に形成されたコンタクトホールを介して第 2配線 4 7が電極 4 5に電気的に接続されている。これにより、他方の領域 4 2は、電極 4 5を介して第 2配線 4 7に電気的に接続されることになる。

〖0 0 8 5〗第 2絶縁層 4 6の上には保護層 4 8が形成されている。第 1絶像層 4 3、第 2絶縁層 4 6及び保護層 4 8は、 S i 0₂又は S i N等からなる。第 1 配線 4 4、電極 4 5及び第 2配線 4 7は、 A 1等の金属からなる。

【0 0 8 6】第 1配線 4 4は、各画素 1 1 _nにおける一方の領域 4 1を第 1の方向にわたって電気的に接続するものであって、画素 1 l _wn間を第 1の方向に延びて設けられている。このように、各画素 1 l _mnにおける一方の領域 4 1を第 1 配線 4 4で接続することにより、 2次元配列における第 1の方向に配列された複数の画素 1 lu l 1_1N, 1 i₂₁〜i i_2N, · ' ·， i i_M1〜i l にわたつて一方の光感応部分 1 2_ran同士（たとえば、一方の光感応部分 12_U〜1 2_1N) が電気的に接続されて、光感応領域 10において第 1の方向に長く延びる光感応部が構成される。この第 1の方向に長く延びる光感応部は M列形成されることになる。【0087】第 2配線 47は、各画素 1 l_mnにおける他方の領域 42を第 2の方向にわたって電気的に接続するものであって、画素 1 l_mn間を第 2の方向に延びて設けられている。このように、各画素 1 l_mnにおける他方の領域 42を第 2 配線 47で接続することにより、 2次元配列における第 2の方向に配列された複数の画素 1 l_u〜l 1_M1, 1 1₁₂〜 1 1_H2, · · ·， 1 1_1N〜1 1_MNにわたつて他方の光感応部分 1 3_mn同士（たとえば、他方の光感応部分 1 3_U〜1 3_M1) が電気的に接続されて、光感応領域 10において第 2の方向に長く延びる光感応部が構成される。この第 2の方向に長く延びる光感応部は N行形成されることになる。

【0088】また、光感応領域 10においては、上述した第 1の方向に長く延びる M列の光感応部と第 2の方向に長く延びる N行の光感応部とが同--面上に形成されることになる。

【0089】領域 41， 42の形状は、図 2に示された略三角形状のものに限られず、図 4〜図 8に示されるように、他の形状であってもよい。

【0090】図 4に示された第 2導電型半導体領域（光感応部分）は、光入射方向から見て長方形状を呈しており、 1画素において²つの領域 ⁴1， 42が互レヽに長辺が隣接して形成されている。領域 41 (光感応部分 1 2,_m) と領域 42 (光感応部分 1 3_mil) とは、第 2の方向において交互に配列されている。図⁴に示されるように、 1画素あたり第 1の方向と第 2の方向の第 2導電型半導体領域の面積が異なっていても、画素間で夫々の方向ごとに一定であればよい。すなわち、同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積が同じであればよい。

【0091〗図 5に示された第 2導電型半導体領域（光感応部分）は、略三角形状を呈した一方の領域 4 1が第 1の方向に連続して形成されている。他方の領域 4 2は略三角形状を呈しており、各画素 1 l _mn間で独立して形成されている。領域 4 1 (光感応部分 1 2 J と領域^{4 2} (光感応部分 1 3 _ran) とは、第²の方向において交互に配列されている。なお、一方の領域 4 1を第 1の方向に連続して形成した場合、必ずしも第 1配線 4 4を設ける必要はないが、直列抵抗の增加に伴って読み出し速度が低下することが考えられることから、第 1配線 4 4にて各領域 4 1を電気的に接続するのが好ましい。

【0 0 9 2】図 6に示された第 2導電型半導体領域（光感応部分）は、 1画素あたり 4つの領域 4 l a , 4 1 b , 4 2 a , 4 2 bからなり、対角に位置する領域を対として、第 1配線 4 4あるいは第 2配線 4 7にて電気的に接続されている。領域 4 1 (光感応部分 1 2 ) と領域 4 2 (光感応部分 1 3 J とは、第 1の方向及び第 2の方向において交互に配列されている。また、領域 4 1 (光感応部分 1 2 と領域 4 2 (光感応部分 1 3，„) とは、第 3の方向及び第 4の方向において交互に配列されている。

【0 0 9 3】図 7に示された第 2導電型半導体領域（光感応部分）は、 2つの櫛状の領域 4 1， 4 2がお互い嚙み合うように形成されている。

【0 0 9 4】図 8に示された第 2導電型半導体領域（光感応部分）は、光入射方向から見て 4角形以上の多角形状（たとえば 8角形状）を呈しており、 1画素において 1辺が隣接して形成されている。そして、領域 4 1と領域 4 2とは、 1 画素において第 1の方向と第 2の方向とに交差する第 3の方向に並設されており、光入射方向から見てハニカム状に配列されている。すなわち、領域 4 1 (光感応部分 1 2 _mn) と領域 4 2 (光感応部分 1 3 _mn) とは、第 3の方向及び第 4の方向において交互に配列されている。

【0 0 9 5】続いて、図 9及び図 1 0に基づいて、第 1信号処理回路 2 0及び第 2信号処理回路 3 0の構成について説明する。図 9は、第 1信号処理回路を示す概略構成図であり、図 1 0は、第 2信号処理回路を示す概略構成図である。【0096】第 1信号処理回路 20は、光源 3により対象物にスポット光が照射されている第 1の期間にわたり第 1の方向に配列された複数の画素 1 1 _u〜 1 1_1N, 1 1₂₁~ 1 1_2N， · · ·， 1 1_M1〜1 1_MN間において電気的に接続された一方の光感応部分 1 2_mn群（一方の第 2導電型半導体領域 41からなり、第 1の方向に長く延びる M列の光感応部）にて蓄積された電荷に対応する出力と、光源 3により対象物にスポット光が照射されていない第 2の期間にわたり一方の光感応部分 1 2_mn群にて蓄積された電荷に対応する出力との差分に基づいて、第 2の方向での輝度プロファイルを検出する。第 1信号処理回路 20は、図 9に示されるように、第 1の方向に配列された複数の画素 1 l _lt〜l 1_1N， 1 1₂₁〜1 1_2N, · · ·， 1 1_Μ1〜1 1_ΜΝ間において電気的に接続された一方の光感応部分 1 2 _mn群に対応して設けられた第 1スィツチ素子 21と、第 1の方向に配列された複数の画素 1 1 _u〜l 1_1N, 1 1₂₁〜 1 1_2N， ■ · ·， 1 1_M1〜1 l 間において電気的に接続された一方の光感応部分 1 2_mn群からの電流を第 2の方向に順次読み出すための第 1シフトレジスタ 22と、第 1シフトレジスタ 22により順次読み出される各一方の光感応部分 1 2 _mn群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第 1積分回路 23とを有している。また、第 1信号処理回路 20 は、第 1 CD S回路 24、第 1 A/D変換回路 25、第 1デジタルメモリ 26、第 1差分演算回路 27とを有している。

【0097】第 1スィツチ素子 21は、第 1シフトレジスタ 22から出力される信号 s h i f t (H_m) により制御されて順次閉じられる。第 1スィッチ素子 2 1を閉じることにより、第 1の方向に配列された複数の画素 1 1 _u〜 1 1_1N, 1 1 ₂₁〜1 1_2M, ■ ■ · , 1 1_1U〜1 1,間において電気的に接続された一方の光感応部分 1 2_mn群に蓄積された電荷が電流出力となって、第 1配線 44及び第 1スイツチ素子 2 1を介して第 1積分回路 23に出力される。第] -シフトレジスタ 22は、タイミング制御回路 50から出力される信号 Φ_Η1, Φ_Η2， _Hstlによりその動作が制御されて、第 1スィッチ素子 21を順次閉じる。 P T/JP2004/000537

【0098】第 1積分回路 23は、図 1 1に示されるように、第 1の方向に配列された複数の 1 lu〜l 1_1N， 1 1₂₁〜1 1_2N， · ■ · , 1 1_Μ1〜1 1_ΜΝ間において電気的に接続された一方の光感応部分 12_mn群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプと、アンプの入力端子に一方の端子が接続され、アンプの出力端子に他方の端子が接続された容量素子と、アンプ八₁の入力端子に一方の端子が接続され、アンプ A₁の出力端子に他方の端子が接続され、タイミング制御回路 50から出力されるリセット信号 _Hreset (図示せず）が有意の場合には「ON」状態となり、リセット信号 _Hresetが非有意の場合には「OFF」状態となるスィッチ素子とを有している。

【0099】第 1積分回路 23は、スィッチ素子が「ON」状態であるときには、容量素子 ^を放電して初期化する。一方、第 1積分回路 23は、スイツチ素子 S ^が「OFF」状態であるときには、第 1の方向に配列された複数の画素 1 l_u〜l 1_1N, 1 1₂₁〜1 1_2N, · · ·， 1 1_M1〜1 l 間において電気的に接続された一方の光感応部分 1 2_mn群から入力端子に入力した電荷を容量素子に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。

【0 100】ここで、図 1 3 A〜図 1 3 Iに基づいて、第 1スィツチ素子 21、第 1シフトレジスタ 22、第 1積分回路 23との動作について説明する。図 1 3 A〜図 1 3 Iは、第 1信号処理回路における第 1スィッチ素子、第 1シフトレジスタ及び第 1積分回路の動作を説明するためのタイミングチャートである。

【0 10 1】タイミング制御回路 50から第 1シフトレジスタ 22にスタート信号 Φ_Η:;11が入力されると (図 1 3 Α参照）、信号 Φ_Η2の立ち上がりから信号 Φ_Η1 の立下りまでの期間に対応したパルス幅を有する信号 s h i ί t (H_ra) が順次出力される（図 13 B、図 1 3 C、及び図 1 3 £〜図1 3H参照）。第 1シフトレジスタ 22から対応する第 1スィツチ素子 21に s h i f t (H_m)が出力されると、第 1スィッチ素子 21が順次閉じ、対応する一方の光感応部分 12_ran群に蓄積された電荷が電流出力となって第 1積分回路 23に順次出力される。【0102】第 1積分回路 23には、タイミング制御回路 50からリセット信号 ¾_resetが入力されている（図 1 3D参照）。リセット信号 D_Hresetが「OFFj 状態の期間、対応する一方の光感応部分 1 2_mn群に蓄積された電荷が容量素子 d に蓄積されて、蓄積された電荷量に応じた電圧出力が第 1積分回路 23から順次出力される（図 1 3 I参照）。なお、第 1積分回路 23は、リセット信号 _Hreset 力 S「ONj状態のときにはスィツチ素子 S を閉じて容量素子 C₁を初期化する。

【0103】このように、第 1積分回路 23からは、第 1の方向に配列された複数の画素 1！^〜丄 1 1 1₂₁〜 1 1_2N， · · ■， 1 1_M1〜1 1刚間において電気的に接続された一方の光感応部分 1 2_mn群にて蓄積された電荷に対応した電圧出力が、対応する一方の光感応部分 1 2_ηι1ι群毎に順次時系列データとして出力される。この時系列データは、第 2の方向での輝度プロファイル（アナログデータ）を示すものである。

【0104〗再ぴ、図 9を参照する。第 1 CDS回路 24は、第 1積分回路 2 3からの電圧出力の変化量に応じた電圧出力を出力する。第 1 CD S回路 24は、図 1 2に示されるように、入力端子と出力端子との間に順にスィッチ素子 SW₂₁、結合容量素子 C₂₁およびアンプ A₂を有している。また、アンプ A₂の入出力間にスイツチ素子 S W₂₂および積分容量素子 C ₂₂が互レ、に並列的に接続されている。スィツチ素子 SW₂₂および SW₂₁は、積分容量素子 C₂₂に電荷を蓄積させるためのスィツチ素子手段として作用する。第 1 CDS回路 24は、スィッチ素子 SW₂₂が閉じているときには、積分容量素子 C₂₂を放電して初期化する。スィッチ素子 S w₂₂が開きスイツチ素子 s w₂₁が閉じているときには、入力端子から結合容量素子 c₂₁を経て入力した電荷を積分容量素子 c₂₂に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スィッチ素子 sw₂₁は、タイミング制御回路 50から出力される CSW21信号に基づいて開閉する。また、スィッチ素子 S W₂₂は、タイミング制御回路 50から出力される Clampl信号に基づいて開閉する。

【0105】第 1 AZD変換回路 25は、第 1 CDS回路 24からの電圧出力 (アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタノレ値を出力する。第 1 AZD変換回路 2 5には、タイミング制御回路 5 0からクロックパルス信号（図示せず）、スタート信号 Φ _ί1が入力されており、これらの信号に基づいて動作する。第 1 AZD変換回路 2 5から出力されるデジタノレ値は、第 2の方向での輝度プロファイル（デジタルデータ）を表す出力となる。

【0 1 0 6】第 1デジタルメモリ 2 6は、第 1 A/D変換回路 2 5から出力されたデジタル値のうちの第 1の期間に対応したデジタル値（上記第 1の期間にわたり一方の光感応部分 1 2 _M群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力を AZD変換した値）と、同じく第 2の期間に対応したデジタル値（上記第 2の期間にわたり一方の光感応部分 1 2 _mn群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力を A/D変換した値）とを記憶し、当該記憶したデジタル値を第 1差分演算回路 2 7に出力する。第 1デジタルメモリ 2 6には、タイミング制御回路 5 0からスタート信号 _Hstl， Φ_ΗΒ12 (図示せず）が入力されており、これらの信号に基づいて動作する。

【0 1 0 7】上記第 1の期間は、光源 3が点灯している、即ちタイミング制御回路 5 0からの制御信号に基づいてスィッチ素子 7が閉じられ、発光素子 5からスポット光が照射されている期間である。したがって、第1 ノ0変換回路2 5 から出力されたデジタル値のうちの第 1の期間に対応したデジタル値は、発光素子 5からのスポット光成分 (信号光成分) と背景光成分（例えば、蛍光灯や太陽等からの光）とを含んだ第 2の方向での輝度プロフアイルを表す出力となっている。

【0 1 0 8】上記第 2の期間は、光源 3が点灯していない、即ちタイミング制御回路 5 0からの制御信号に基づいてスィッチ素子 7が開かれ、発光素子 5からスポット光が照射されていない期間である。したがって、第 1 AZD変換回路 2 5から出力されたデジタル値のうちの第 1の期間に対応したデジタノレ値は、背景光成分（例えば、蛍光灯や太陽等からの光）のみを含んだ第 2の方向での輝度プ口ファイルを表す出力となっている。

【0109】第 1差分演算回路 27は、第 1デジタルメモリ 26から出力された第 1の期間に対応したデジタルと第 2の期間に対応したデジタル値との差分を求め、当該差分に対応するデジタル値を出力する。したがって、第 1差分演算回路 27から出力されるデジタル値は、背景光成分が除去され、スポット光成分のみを含んだ第 2の方向での輝度プロフアイルを表す出力となる。

【01 10】ここで、図 1 5 〜図1 5 Eに基づいて、第 1差分演算回路 27 の動作を説明する。図 1 5A〜図 1 5 Eは、第 1信号処理回路における第 1差分演算回路の動作を説明するためのタイミングチャートである。なお、図 1 5D及び図 15 Eにおいては、説明のため、第 1 A/D変換回路及ぴ第 1差分演算回路のデジタル出力をアナ口グ出力の形態で示している。

【011 1】タイミング制御回路 50からの制御信号 LEDが「ハイ」である所定の期間にわたりスィッチ素子 7が閉じられると (図 1 5 C参照）、当該所定の期間に対応した期間だけ発光素子 5からスポット光が照射される。そして、スタート信号 <¾_stlに同期して、上述したように、第 1積分回路 23から電圧出力が出力され、第 1A/D変換回路 25からデジタル値が順次出力される（図 1 5A及び図 15D参照）。第 1 A/D変換回路 25から出力されたデジタル値は、上記第 1及び第 2の期間に対応するデジタノレ値ごとに、第 1デジタルメモリ 26に記憶される。第 1差分演算回路 27は、タイミング制御回路 50から出力されたスタ一ト信号に同期して、第 1デジタルメモリ 26に記憶されている第 1の期間に対応したデジタル値と第 2の期間に対応したデジタル値とを読み出し、その差分を求め、差分に応じたデジタル値を出力する（図 1 5 B及び図 1 5 E参照）。【01 1 2〗第 2信号処理回路 30は、光源 3により対象物にスポット光が照射されている第 1の期間にわたり第 2の方向に配列された複数の 1 l_u〜l 1_M1， 1 1₁₂〜1 1_M2， · · ·， 1 1_1N〜1 1_MN間において電気的に接続された他方の光感応部分 1 3_mn群（他方の第 2導電型半導体領域 42からなり、第 2の方向に長く延びる N行の光感応部）にて蓄積された電荷に対応する出力と、光源 3により対象物にスポット光が照射されていない第 2の期間にわたり他方の光感応部分 13 _mn群にて蓄積された電荷に対応する出力との差分に基づいて、第 1の方向での輝度プロファイルを検出する。第 2信号処理回路 30は、図 10に示されるように、第 2の方向に配列された複数の 1 lu〜l 1_M1， 1 1₁₂〜1 1_M2， · · ·， 1 1_1Ν〜1 1_ΜΝ間において電気的に接続された他方の光感応部分 1 3 群に対応して設けられた第 2スィッチ素子 3 1と、第 2の方向に配列された複数の画素 1 l_u〜l 1_M1， 1 1₁₂〜1 1_M2, · · .， 1 1_1N〜1 l 間において電気的に接続された他方の光感応部分 1 3_mn群からの電流を第 1の方向に順次読み出すための第 2シフトレジスタ 32と、第 2シフ卜レジスタ 32により順次読み出される各他方の光感応部分 1 3_mn群からの電流を順次入力し、その電流を電圧に変換して出力する第 2積分回路 33とを有している。また、第 2信号処理回路 30は、第 2 CD S回路 34、第2 /0変換回路35、第 2デジタルメモリ 36、第 2差分演算回路 37とを有している。

[01 1 3] 第 2スィツチ素子 31は、第 2シフトレジスタ 32から出力される信号 s h i f t (V_n) により制御されて順次閉じられる。第 2スィッチ素子 3 1を閉じることにより、第 2の方向に配列された複数の画素 1 l_u〜l 1_M1， 1 1 ₁₂〜1 1_M2， ■ · ·， 1 1_1N〜1 1_MN間において電気的に接続された他方の光感応部分 1 3_mn群に蓄積された電荷が電流出力となって、第 2配線 47及び第 2スイツチ素子 3 1を介して第 2積分回路 33に出力される。第 2シフトレジスタ 32は、タイミング制御回路 50から出力される信号 Φ_νι， Φ_ν2， Φ_ΥεΗによりその動作が制御されて、第 2スイツチ素子 3 1を順次閉じる。

【01 14〗第 2積分回路 33は、図 1 1に示された第 1積分回路 23と同等の構成を有し、第 2の方向に配列された複数の画素 1 1„〜1 1_Μ1， 1 1₁₂〜1 1 _Μ2, · · ■， 1 1_1Ν〜1 1_ΜΝ間において電気的に接続された他方の光感応部分 1 3_mn 群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプと、アンプの入力端子に一方の端子が接続され、アンプの出力端子に他方の端子が接続された容量素子と、アンプの入力端子に一方の端子が接続され、アンプの出力端子に他方の端子が接続され、タイミング制御回路 50から出力されるリセット信号 e_setが有意の場合には「ON」状態となり、リセット信号 _fresetが非有意の場合には「OFF」状態となるスィッチ素子とを有している。

【01 1 5】第 2積分回路 33は、スィッチ素子が「ON」状態であるときには、容量素子を放電して初期化する。一方、第 2積分回路 33は、スィッチ素子が「OFF」状態であるときには、第 2の方向に配列された複数の画素 1 1 _u - 1 1_M1， 1 1₁₂~ 1 1 _m, - · ■， 1 1_1N〜1 1_MN間において電気的に接続された他方の光感応部分 1 3_mn群から入力端子に入力した電荷を容量素子に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。

【01 16】ここで、図 14 〜図14 Iに基づいて、第 2スィッチ素子 3 1、第 2シフトレジスタ 32、第 2積分回路 33との動作について説明する。図 14 A〜図 14 1は、第 2信号処理回路における第 2スィッチ素子、第 2シフトレジスタ及び第 2積分回路の動作を説明するためのタイミングチャートである。

[0 1 1 7] タイミング制御回路 50から第 2シフトレジスタ 32にスタート信号 <I_Vstlが入力されると（図 14A参照）、信号 Φ_ν2の立ち上がりから信号 Φ_η の立下りまでの期間に対応したパルス幅を有する信号 s h i f t (V_n) が順次出力される（図 14B、図 14C、及び図 14£〜図14H参照）。第 2シフトレジスタ 32から対応する第 2スィツチ素子 31に s h i f t (V_n)が出力されると、第 2スィツチ素子 3 1が順次閉じ、対応する他方の光感応部分 1 3_ran群に蓄積された電荷が電流出力となって第 2積分回路 33に順次出力される。

【01 18】第 2積分回路 33には、タイミング制御回路 50からリセット信号 <D_Vresetが入力されている（図 14 E参照）。リセット信号 <D_Vresetが「0 F F」状態の期間、対応する他方の光感応部分 1 3_mn群に蓄積された電荷が容量素子に蓄積されて、蓄積された電荷量に応じた電圧出力が第 2積分回路 33から順次出力される (図 14 1参照）。なお、第 2積分回路 33は、リセット信号《l _esetが「ON」状態のときにはスィツチ素子を閉じて容量素子を初期化する。

【0119】このように、第 2積分回路 33からは、第 2の方向に配列された複数の画素 1 lu l 1_Mい 11₁₂〜1 1_M2， · ■ · , 11_1N〜11_MN間において電気的に接続された他方の光感応部分 13_mn群にて蓄積されて電荷（電流出力）に対応した電圧出力が、対応する他方の光感応部分 13_mn群毎に順次時系列データとして出力される。この時系列データは、第 1の方向での輝度プロファイル（アナログデータ）を示すものである。

〖0120〗再び、図 10を参照する。第 2 CDS回路 34は、第 2積分回路 33からの電圧出力の変化量に応じた電圧出力を出力する。第 2 CD S回路 34 は、図 12に示された第 1 CDS回路 24と同等の構成を有し、入力端子と出力端子との間に順にスイツチ素子、結合容量素子およびアンプを有している。また、ァンプの入出力間にスイツチ素子およぴ積分容量素子が互いに並列的に接続されている。

【0121】第 2 AZD変換回路 35は、第 2 C D S回路 34からの電圧出力 (アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第 2 AZD変換回路 35には、タイミング制御回路 50からクロックパルス信号 (図示せず）、スタート信号 Φ_¾ΐ1が入力されており、これらの信号に基づいて動作する。第 2 AZD変換回路 35から出力されるデジタル値は、第 1の方向での輝度プロファイル（デジタルデータ）を表す出力となる。

【0122】第 2デジタルメモリ 36は、第 2 AZD変換回路 35から出力されたデジタル値のうちの第 1の期間に対応したデジタル値（上記第 1の期間にわたり他方の光感応部分 13隨群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力を A/D変換した値）と、同じく第 2の期間に対応したデジタル値（上記第 2の期間にわたり他方の光感応部分 13_m„群に 4 000537

て蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力を AZD変換した値）とを記憶し、当該記憶したデジタル値を第 2差分演算回路 3 7に出力する。第 2デジタルメモリ 3 6には、タイミング制御回路 5 0からスタート信号 ®_Vstl, _Vst2 (図示せず）が入力されており、これらの信号に基づいて動作する。

【0 1 2 3】第 2差分演算回路 3 7は、第 2デジタルメモリ 3 6から出力された第 1の期間に対応したデジタルィ直と第 2の期間に対応したデジタル値との差分を求め、当該差分に対応するデジタル値を出力する。したがって、第 2差分演算回路 3 7から出力されるデジタル ^[直は、背景光成分が除去され、スポット光成分のみを含んだ第 1の方向での輝度プロファイルを表す出力となる。

【0 1 2 4】ここで、図 1 6 〜図1 6 Eに基づいて、第 2差分演算回路 3 7 の動作を説明する。図 1 6 〜図1 6 Eは、第 2信号処理回路における第²差分演算回路の動作を説明するためのタイミングチャートである。なお、図 1 6 D及ぴ図 1 6 Eにおいては、説明のため、第 2 AZD変換回路及び第 2差分演算回路のデジタル出力をアナ口グ出力の形態で示している。

【 0 1 2 5】タイミング制御回路 5 0力らの制御信号 L E Dが「ハイ j である所定の期間にわたりスィツチ素子 7が閉じられると（図 1 6 C参照）、当該所定の期間に対応した期間だけ発光素子 5からスポット光が照射される。そして、スタート信号 <D_Vstlに同期して、上述したように、第 2積分回路 3 3から電圧出力が出力され、第 2 A/D変換回路 3 5からデジタル値が順次出力される (図 1 6 A及ぴ図 1 6 D参照）。第 2 A/D変換回路 3 5から出力されたデジタル値は、上記第 1及び第 2の期間に対応するデジタル値ごとに、第 ²デジタルメモリ 3 6に記憶される。第 2差分演算回路 3 7は、タイミング制御回路 5 0から出力されたスタ一ト信号 l _Vst2に同期して、第 2デジタルメモリ 3 6に記憶されている第 1の期間に対応したデジタル値と第 2の期間に対応したデジタル値とを読み出し、その差分を求め、差分に応じたデジタルを出力する（図 1 6 B及び図 1 6 E参照）。【0126】以上のように、本第 1実施形態の光検出装置 1においては、 1つの画素 1 l_mnに入射した光は当該画素 1 l_ranを構成する複数の光感応部分 1 2_mn, 1 3 _mnそれぞれに、光強度に応じた電流が光感応部分 1 2_mn, 1 3_ran毎に出力される。そして、一方の光感応部分 1 2_mn同士が 2次元配列における第 1の方向に配列された複数の画素 1 1η〜1 1_1N, 1 1₂₁〜1 1_2N， · ■ ·， 1 1_M1〜1 1_MNにわたつて電気的に接続されているので、一方の光感応部分 1 2_mnから出力された電流は第 1の方向に送られる。また、他方の光感応部分 1 3_mn同士が 2次元配列における第 2の方向に配列された複数の画素 1 lu〜l 1_M1, 1 1₁₂〜1 1_M2， · · ·， 1 1_1Ν〜1 1_ΜΝにわたつて電気的に接続されているので、他方の光感応部分 1 3_mn から出力された電流は第 2の方向に送られる。このように、一方の光感応部分 1 2_mnから出力された電流は第 1の方向に送られるとともに、他方の光感応部分 1 3 _mnから出力された電流は第 2の方向に送られることから、第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、 1画素に複数の光感応部分 1 2 _mn, 1 3_mnを配設するという極めて簡素な構成にて、入射した光の 2次元位置を高速に検出することができる。

【0 1 27】また、本第 1実施形態の光検出装置 1において、各光感応部分 1 2_mn， 1 3 は、半導体基板 40部分と第 2導電型半導体領域 41, 42とを含み、第 2導電型半導体領域 41， 42は、光入射方向から見て略三角形状を呈しており、 1画素において互いに一辺が隣接して形成されている。これにより、複数の光感応部分 1 2_∞， 1 3_mnを 1画素内に配設する際に、各光感応部分 1 2_mn， 1 3 _m„ (第 2導電型半導体領域 41, 42) の面積が減少するのを抑制することができる。

【0128〗また、本第 1実施形態の光検出装置 1において、第 2導電型半導体領域 41， 42は、光入射方向から見て略長方形状を呈しており、 1画素において長辺が隣接して形成されている。これにより、複数の光感応部分 1 2_mn, 1 3_mnを 1画素内に配設する際に、各光感応部分 1 2_mn， 13_m (第 2導電型半導体領域 41, 42) の面積が減少するのを抑制することができる。

【01 29】また、本第 1実施形態の光検出装置 1において、第 2導電型半導体領域 41， 42は、光入射方向から見て 4角形以上の多角形状を呈しており、 1画素において 1辺が隣接して形成されている。これにより、複数の光感応部分 1 2_mn, 1 3 _mn (第 2導電型半導体領域 41, 42) を 1画素内に配設する際に、各光感応部分 1 2_mn， 1 3_mnの面積が減少するのを抑制することができる。また、各光感応部分 1 2_ran, 1 3_mnの面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。なお、 4角形以上の多角形状として、菱形形状を採用してもよい。

【0130〗また、本第 1実施形態の光検出装置 1において、第 2導電型半導体領域 41, 42とは、 1画素において第 1の方向と第 2の方向とに交差する第 3の方向に並設されている。これにより、一方の光感応部分 1 2 _mn群及び他方の光感応部分 1 3_mn群において、各光感応部分 1 2_mn， 1 3_mn群の中心部分に対応する光感応部分 1 2_mn, 13_mnが集中することとなり、解像度を向上することができる。

【0 1 3 1】また、本第 1実施形態の光検出装置 1において、第 2導電型半導体領域 41, 42は、光入射方向から見てハ-カム状に配列されている。これにより、複数の光感応部分 1 2 _mn, 1 3 _mn (第 2導電型半導体領域 41, 42) を 1 画素内に配設する際に、各光感応部分 1 2 _mn, 1 3_mnの面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第 2導電型半導体領域 41, 42 (光感応部分 12_ran, 1 3_mn) を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。

【0132〗また、本第 1実施形態の光検出装置 1においては、第 1配線 44 、画素 1 l_mn間を第 1の方向に延びて設けられており、第 2配線 47が、画素

1 l_mn間を第 2の方向に延びて設けられている。これにより、それぞれの配線 4 4， 4 7により光感応部分 1 2_mn， 1 3 _mn (第 2導電型半導体領域 4 1， 4 2 ) への光の入射を妨げられることはなく、検出感度の低下を抑制できる。

【0 1 3 3】また、本第 1実施形態の光検出装置 1においては、第 1信号処理回路 2 0により、上記第 1の期間にわたり一方の光感応部分群 1 2 _mnにて蓄積された電荷に対応する出力と上記第 2の期間にわたり一方の光感応部分群 1 2 _mnにて蓄積された電荷に対応する出力との差分に基づいて、第 2の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 2の方向での輝度プロファイルを検出することができる。また、第 2信号処理回路 3 0により、上記第 1の期間にわたり他方の光感応部分群 1 3 _mnにて蓄積された電荷に対応する出力と上記第 2の期間にわたり他方の光感応部分群 1 3 _mnにて蓄積された電荷に対応する出力との差分に基づいて、第 1の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 1の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域 1 0に入射した光の 2次元位置を極めて精度良く検出することができる。

【0 1 3 4】また、本第 1実施形態の光検出装置 1において、第 1信号処理回路 2 0は、第 1シフトレジスタ 2 2と、第 1積分回路 2 3と、第 1 C D S回路 2 4と、第 1 A/D変換回路 2 5と、第 1差分演算回路 2 7とを含み、第 2信号処理回路 3 0は、第 2シフトレジスタ 3 2と、第 2積分回路 3 3と、第 2 C D S回路 3 4と、第 2 A/D変換回路 3 5と、第 2差分演算回路 3 7とを含んでいる。これにより、第 1積分回路 2 3及び第 2積分回路 3 3それぞれが積分動作ごとに異なるノイズばらつきを有していても、第 1 C D S回路 2 4及び第 2 C D S回路 3 4によりノィズ誤差が解消される。この結果、第 1の方向での輝度プロフアイルと第 2の方向での輝度プロファイルとを高精度にて得ることができる。また、第 1及び第 2シフトレジスタ 2 2， 3 2それぞれにより一方及び他方の光感応部分群 12_mn， 1 3_ranそれぞれからの電流出力を順次読み出して、 AZD変換して差分を求めているので、第 1及び第 2信号処理回路 20， 30の構成の簡素化及び低コスト化を図ることができる。

【0 135】また、本第 1実施形態の光検出装置 1において、第 1信号処理回路 20は、第 1AZD変換回路 25と第 1差分演算回路 27との間に設けられた第 1デジタルメモリ 26を更に含み、第 2信号処理回路 30は、第 2AZD変換回路 35と第 2差分演算回路 37との間に設けられた第 2デジタルメモリ 36を更に含んでいる。これにより、第 1及び第 2差分演算回路 27， 37において、第 1の期間に対応したデジタル値と第 2の期間に対応したデジタル値との差分の演算を適切且つ確実に行なわせることができる。

【0136〗（第 2実施形態）

[0137] 次に、図 1 7〜図 22に基づいて、第 2実施形態に係る光検出装置について説明する。第 1実施形態の光検出装置と第 2実施形態の光検出装置とでは、第 1信号処理回路 20及ぴ第 2信号処理回路 30の構成に関して相違する。【0138】第 2実施形態に係る光検出装置の第 1信号処理回路 20は、図 1 7に示されるように、第 1積分回路 23と、第 1 CDS回路 1 21と、第 2 CD S回路 1 22と、第 1差分演算回路 1 30と、第 1サンプルアンドホールド回路 (以下、第 1 SZH回路と称する） 140と、第 1シフトレジスタ 1 50と、第 1スィッチ素子 160と、第 1 A/D変換回路 1 70とを有している。図 1 7は、第 1信号処理回路を示す概略構成図である。

【01 39〗第 1積分回路 23は、一方の光感応部分 1 2_mn群に対応して設けられ、対応する一方の光感応部分 1 2 群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。

【0140】第 1 C D S回路 1 21は、第 1積分回路 23に対応して設けられ、対応する第 1積分回路 23からの電圧出力の変化量に応じた電圧出力を出力する。第 1 CDS回路 1 21は、図 1 9に示されるように、入力端子と出力端子との間に順にスィッチ素子 SW₂₁₁、第 1結合容量素子 C₂₁₁および第 1アンプ（増幅器） A₂₁を有している。また、アンプ A₂₁の入出力間にスィツチ素子 SW₂₁₂および第

1積分容量素子 c₂₁₂が互いに並列的に接続されている。スイツチ素子 s w₂₁₁および S W₂₁₂は、第 1積分容量素子 C ₂₁₂に電荷を蓄積させるための第 1スィッチ素子手段として作用する。第 1 CD S回路 1 2 1は、スィッチ素子 SW₂₁₂が閉じているときには、第 1積分容量素子 C₂₁₂を放電して初期化する。スィッチ素子 SW₂₁₂ が開きスィッチ素子 S W_2Uが閉じているときには、入力端子から第 1結合容量素子 C₂₁₁を経て入力した第 1の電荷を第 1積分容量素子 c₂₁₂に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スィツチ素子 SW_2Uは、タイミング制御回路 5◦から出力される CSW211信号に基づいて開閉する。また、スィッチ素子 SW₂₁₂は、タイミング制御回路 5 0から出力される Clamp 1信号に基づいて開閉する。

【0 14 1】第 2 CD S回路 1 2 2は、第 1積分回路 2 3に対応して設けられ、対応する第 1積分回路 2 3からの電圧出力の変化量に応じた電圧出力を出力する。第 2 CD S回路 1 22は、図 1 9に示されるように、入力端子と出力端子との間に順にスィツチ素子 SW₂₂₁、第 2結合容量素子 C₂₂₁および第 2アンプ A₂₂を有している。また、アンプ A₂₂の入出力間にスィッチ素子 SW₂₂₂および第 2積分容量素子 C₂₂₂が互レヽに並列的に接続されている。スイツチ素子 S W₂₂₁および S W₂₂₂は、第 2積分容量素子 C ₂₂₂に電荷を蓄積させるための第 2スイツチ素子手段として作用する。第 2 CDS回路 1 2 2の第 2積分容量素子 C₂₂₂の容量値は、第 1 C D S 回路 1 2 1の第 2積分容量素子 C₂₁₂の容量値と等しい。第 2 CD S回路 1 2 2は、フヽィッチ素子 S W₂₂₂が閉じているときには、第 2積分容量素子 C ₂₂₂を放電して初期化する。スィッチ素子 S W_Z22が開きスイツチ素子 S W₂₂₁が閉じているときには、入力端子から第 2結合容量素子 C₂₂₁を経て入力した第 2の電荷を第 2積分容量素子 C ₂₂₂に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スィッチ素子 SW₂₂₁は、タイミング制御回路 50から出力される CSW221信号に基づいて開閉する。また、スィッチ素子 SW₂₂₂は、タイミング制御回路 50 から出力される Clamp2信号に基づいて開閉する。

【0142】第 1差分演算回路 1 30は、第 1 CD S回路 1 21及び第 2 CD

S回路 122に対応して設けられ、対応する第 1 CDS回路 1 21の第 1積分容量素子 C₂₁₂および対応する第 2 CDS回路 1 21の第 2積分容量素子 C₂₂₂それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第 1差分演算回路 1 30は、図 19に示されるように、 2つの入力端子 130 a および 13◦ bならびに 1つの出力端子 1 30 cを有しており、第 1の入力端子

1 30 aが第 1 CDS回路 1 2 1の出力端子に接続され、第 2の入力端子 1 30 bが第 2 C D S回路 1 22の出力端子に接続されている。第 1差分演算回路 13

0は、スィッチ素子 SW₃₁〜SW₃₃、容量素子 C₃およびアンプ A₃を備える。第 1 の入力端子 1 30 aと出力端子 1 30 cとの間に順に、スィツチ素子 SW₃₁、容量素子 C₃およびアンプ A₃が配され、第 2の入力端子 1 30 bと出力端子 1 30 cとの間に順に、スィツチ素子 SW₃₂、容量素子 C₃およびアンプ A₃が配されている。また、容量素子 C₃とアンプ A₃との接続点がスィ Vチ素子 S W₃₃を介して接地されている。

【0 143】この第 1差分演算回路 1 30は、スィツチ素子 SW₃₃を閉じているときにスィツチ素子 sw₃₂を開きスィツチ素子 sw₃₁を一定期間だけ閉じることで、第 1 CDS回路 1 21からの電圧出力を入力して、容量素子 C₃に電荷 Q 1 だけ充電する。また、第 1差分演算回路 1 30は、スィッチ素子 SW₃₃を開いているときにスィツチ素子 sw₃₁を開きスィツチ素子 sw₃₂を一定期間だけ閉じることで、第 2 CDS回路 1 22からの電圧出力を入力して、容量素子 C₃から電荷 Q 2を放電する。このようにして、第 1差分演算回路 1 30は、電荷 Q 1と電荷 Q 2との差分すなわち電荷（Q 1—Q2) を容量素子 C₃に蓄積して、その蓄積された電荷 (Q 1 -Q 2) に応じた電圧出力をアンプ A₃から出力する。スィッチ素子 SW₃₁は、タイミング制御回路 50から出力される Samplel信号に基づいて開閉する。スィッチ素子 SW₃₂は、タイミング制御回路 50から出力される Sample2 信号に基づいて開閉する。また、スィッチ素子 SW₃₃は、タイミング制御回路 5 0から出力される Clamp3信号に基づいて開閉する。

【0144】第 1 S/H回路 140は、第 1差分演算回路 130に対応して設けられ、対応する第 1差分演算回路 130からの電圧出力を保持して出力する。第 1 SZH回路 140は、図 20に示されるように、入力端子と出力端子との間に順にスィツチ素子 SW₄およびアンプ A₄を有し、スィツチ素子 SW₄とアンプ A ₄との接続点が容量素子 C₄を介して接地されている。第 1 S/H回路 140は、スイツチ素子 S W₄が閉じているときに第 1差分演算回路 130からの電圧出力を容量素子 c₄に記憶し、スィツチ素子 sw₄が開いた後も、容量素子 c₄の電圧出力を保持して、その電圧出力をアンプ A₄を介して出力する。スィッチ素子 SW₄ は、タイミング制御回路 50から出力される Hold信号に基づいて開閉する。第 1 スィツチ素子 160は、第 1シフトレジスタ 150により制御されて順次に開き、第 1 SZH回路 140からの電圧出力を第 1 A/D変換回路 170に順次に入力させる。

【0145】第 1 A/D変換回路 170は、第 1 SZH回路 140それぞれからの電圧出力（アナ口グ値）を順次入力し、その電圧出力をデジタノレ値に変換し、そのデジタル値を出力する。第 1 AZD変換回路 170から出力されるデジタル値は、第 2の方向での輝度プロファイル（デジタルデータ）を表す出力となる。〖0146〗第 2実施形態に係る光検出装置の第 2信号処理回路 30は、図 1 8に示されるように、第 2積分回路 33と、第 3 CD S回路 221と、第 4 CD S回路 222と、第 2差分演算回路 230と、第 2サンプル'ァンドホールド回路 (以下、第 2 SZH回路と称する） 240と、第 2シフトレジスタ 250と、第 2スィツチ素子 260と、第 2A/D変換回路 270とを有している。図 18は、第 2信号処理回路を示す概略構成図である。

【0147】第 2積分回路 33は、他方の光感応部分 13 _ran群に対応して設けられ、対応する他方の光感応部分 1 3 _ran群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。

【0148】第 3 CDS回路 221は、第 2積分回路 33に対応して設けられ、対応する第 2積分回路 33からの電圧出力の変化量に応じた電圧出力を出力する。第 3 CDS回路 221は、図 19に示された第 1 CDS回路 1 21と同等の構成を有し、入力端子と出力端子との間に順にスィッチ素子、第 3結合容量素子および第 3アンプを有している。また、第 3アンプの入出力間にスィッチ素子および第 3積分容量素子が互いに並列的に接続されている。各スィッチ素子は、第 3積分容量素子に電荷を蓄積させるための第 3スィツチ素子手段として作用する。【0149】第 4CDS回路 222は、第 2積分回路 33に対応して設けられ、対応する第 2積分回路 33からの電圧出力の変化量に応じた電圧出力を出力する。第 4 CDS回路 222は、図 1 9に示された第 2 CD S回路 1 22と同等の構成を有し、入力端子と出力端子との間に順にスィッチ素子、第 4結合容量素子および第 4アンプを有している。また、第 4ァンプの入出力間にスイツチ素子およぴ第 4積分容量素子が互いに並列的に接続されている。各スィッチ素子は、第 4積分容量素子に電荷を蓄積させるための第 4スィツチ素子手段として作用する。【0 1 50】第 2差分演算回路 230は、第 3 CDS回路 221及び第 4 C D S回路 222に対応して設けられ、対応する第 3 CD S回路 221の第 3積分容量素子および対応する第 4 CDS回路 221の第 4積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第 2差分演算回路 230は、図 1 9に示された第 1差分演算回路 1 30と同等の構成を有し、スィッチ素子、容量素子おょぴアンプを備えている。

【0 1 5 1】第 2 S/H回路 240は、第 2差分演算回路 230に対応して設けられ、対応する第 2差分演算回路 230から出力される電圧を保持して出力する。第 2 SZH回路 240は、図 20に示された第 1 SZH回路 140と同等の構成を有し、入力端子と出力端子との間に順にスィツチ素子およびアンプを有し、の接続点が容量素子を介して接地されている。第 2スィッチ素子 260は、第 2シフトレジスタ 250により制御されて順次に開き、第 2 SZH回路 240からの電圧出力を第 2 AZD変換回路 270に順次に入力させる。

【0152】第 2 A/D変換回路 270は、第 2 SZH回路 240それぞれからの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第 2AZD変換回路 270から出力されるデジタル値は、第 1の方向での輝度プロファイル（デジタルデータ）を表す出力となる。

[0153〗続いて、図 21に基づいて、第 2実施形態の光検出装置における第 1信号処理回路 20及び第 2信号処理回路 30の動作について説明する。図 2 1は、第 1信号処理回路の動作を説明するためのタイミングチャートである。以下に説明する動作は、背景光成分を除去して、発光素子 5から対象物に投光されたスポット光成分 (信号光成分) のみについての光検出信号を出力するものである。

【0 154】時刻 t iに、 Reset信号が High となることにより、第 1積分回路 23のスィッチ素子 S W₁が閉じて、容量素子 C iが放電され初期化される。また、 Clampl信号も Highとなることにより、第 1 CDS回路 121のスィツチ素子 S W₂₁₂が閉じて、第 1 CDS回路 1 21における CDS動作が停止される。

【0155】時刻 t ₂に、 Reset信号が Lowとなることにより、第 1積分回路 2 3のスィッチ素子 S ^が開く。そして、時刻 t₂以降、対応する一方の光感応部分 1 2_mn群から出力された電荷が容量素子に蓄積されていき、第 1積分回路 2 3の出力端子からの電圧出力は次第に大きくなっていく。この時刻 t₂では、 Clampl信号は論理 Hのままであり、第〗. CDS回路 1 21のスィッチ素子 S W₂₁₂ は閉じたままである。また、時刻 1₂では、 CSW211信号は Lowであり、第 1 CD S回路 1 21のスィツチ素子 SW₂₁₁は開いている。

【0156】時刻に、 Clampl信号が Lowとなることにより、第 1 CDS回路 1 21のスィッチ素子 SW₂₁₂が開き、また、 CSW211信号が Highとなることにより、第 1 CDS回路 1 2 1のスィツチ素子 SW_2Uが閉じる。そして、時刻 t₃ から一定時間 T経過後の時刻 1₄に、 CSW211信号が Lowとなることにより、第 1 CDS回路 1 21のスィッチ素子 SW₂₁₁が開く。

【0157】 B孝刻 t₂〜 t₄の期間では、タイミング制御回路 50から出力された制御信号 L E Dにより発光素子 5が発光し、当該発光素子 5から対象物にスポット光が照射されている。したがって、発光素子 5から投光され対象物により反射されたスポット光成分および背景光成分の双方が光感応領域 10に入射して、それによつて発生した電流が光感応領域 10 (—方の光感応部分 1 2 _mn群）から出力される。そして、その電流出力を入力した第 1積分回路 23では、容量素子に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力が第 1積分回路 23から出力される。また、時刻 t₃〜t₄の期間（第 1の期間）では、第 1積分回路 23の出力端子からの電圧出力が第 1 C D S回路 1 2 1に入力して、時刻以降の入力電圧出力の変化分に相当する電荷が第 1積分容量素子 C₂₁₂に蓄積され、その蓄積された電荷の量に応じた電圧出力が第 1 CDS回路 1 21から出力される。したがって、時刻 t₄以降に第 1 CD S回路 121からの電圧出力は、時刻 t 3および時刻 ₄それぞれに第 1積分回路 23からの電圧出力の差に相当する電圧値 V_nlとなり、第 1積分回路 23にて生じるノィズ成分が除去されたものとなる。【0158〗時刻 1₄に、 Reset信号が High となることにより、第 1積分回路 23のスィッチ素子が閉じて、容量素子 ^が放電され初期化される。また、

Clamp2信号も Highとなることにより、第 2 CD S回路 1 22のスィッチ素子 S W_22:；が閉じて、第 2 C D S回路 1 22における C D S動作が停止される。

[ 01 593 時刻 1₅に、 Reset信号が Lowとなることにより、第 1積分回路 2 3のスィッチ素子 S ^が開く。そして、時刻 t₅以降、一方の光感応部分 12 群から出力された電荷が容量素子に蓄積されていき、第 1積分回路 23の出力端子からの電圧出力は次第に大きくなつていく。この時刻 t₅では、 Clarap2信号は High のままであり、第 2 CDS回路 1 22のスィツチ素子 SW₂₂₂は閉じたままである。また、時刻 t₅では、 CSW221信号は Lowであり、第 2 CDS回路 1 2 2のスィツチ素子 SW は開いている。

【0 160】時刻 ₆に、 Clarap2信号が Lowとなることにより、第 2CDS回路 1 22のスィッチ素子 SW₂₂₂が開き、また、 CSW221信号が High となることにより、第 2 CDS回路 1 22のスィッチ素子 SW が閉じる。そして、時刻 t₆ から一定時間 T経過後の時刻 1₇に、 CSW221信号が Lowとなることにより、第 2 CD S回路 122のスィツチ素子 SW₂₂₁が開く。

【01 6 1】時刻 t₅〜の期間では、発光素子 5から対象物にスポット光が照射されていない。したがって、背景光成分のみが光感応領域 10に入射して、それによつて発生した電流が光感応領域 10 (一方の光感応部分 12_mn群) から出力される。そして、その電流出力を入力した第 1積分回路 23では、容量素子に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力が第 1積分回路 23から出力される。また、時刻 t₆〜t₇の期間（第 2の期間）では、第 1積分回路 23の出力端子からの電圧出力が第 2 CD S回路 122に入力して、時刻 1₆ 以降の入力電圧出力の変化分に相当する電荷が第 2積分容量素子 C₂₂₂に蓄積され、その蓄積された電荷の量に応じた電圧出力が第 2 CD S回路 1 22から出力される。したがって、時刻 t₇以降に第 2 CDS回路 122からの電圧出力は、時刻 t ₆および時刻 1₇それぞれに第 1積分回路 23からの電圧出力の差に相当する電圧値 V_n2となり、第 1積分回路 23にて生じるノイズ成分が除去されたものとなる。【0162】時刻 1₇以降では、第 1 C D S回路 121の第 1積分容量素子 C₂₁₂ に蓄積されている電荷は、スポット光成分と背景光成分とを加算したものに相当するものであり、第 2 CDS回路 1 22の第 2積分容量素子 C₂₂₂に蓄積されている電荷は、背景光成分のみに相当するものである。また、時刻 t₃〜t₄までの期間（第 1の期間）と時刻 t₆〜t₇までの期間（第 2の期間）とは互いに等しい時間 Tであり、第 1 CDS回路 1 21の第 1積分容量素子 C。，₂および第 2 CD S回路 122の第 2積分容量素子 C₂₂₂それぞれの容量は互いに等しいので、電圧値 V _nlは、スポット光成分と背景光成分とを加算したものに相当するものであり、電圧値 V_n2は、背景光成分のみに相当するものであり、したがって、これら間の電圧差 Δν_π= (V_nl-V_n2)は、スポット光成分のみに相当するものである。そこで、時刻 t₈以降では、この電圧差 Δν_ηが第 1差分演算回路 130により以下のようにして求められる。

【0163】時刻 t₇以降（第 3の期間）、 Reset信号は Highであり、第 1積分回路 23のスィツチ素子が閉じて、容量素子 Ciが放電され初期化状態が維持される。 Clampl信号は Lowであり、第 1 C D S回路 1 21のスィッチ素子 SW ₂₁₂が開いたままである。また、 Clamp2信号は Lowであり、第 2 CDS回路 1 22 のスィツチ素子 SW₂₂₂が開いたままである。

【0164】時刻 ₇以降の第 3の期間のうち時刻 ₃〜 ₉の期間に、 Samplel 信号は Highであり、第 1差分演算回路 130のスィッチ素子 SW₃₁は閉じる。このとき、 Sample2信号は Lowであり、第 1差分演算回路 1 30のスィッチ素子 S W₃₂は開いており、また、 Clam_P3信号は Highであり、第 1差分演算回路 1 30のスィッチ素子 SW₃₃は閉じている。この期間に、第 1 CD S回路 1 21の出力端子から出力される電圧値 V_nlが第 1差分演算回路 1 30のスィツチ素子 SW₃₁を介して容量素子 C₃に入力し、その電圧値 V_nlが容量素子 C₃に保持される。

【0 165】時刻 ₇以降の第 3の期間のうち時刻 1_1Q〜 t _uの期間に、 Sample2 信号は Highであり、第 1差分演算回路 1 30のスィツチ素子 SW₃₂は閉じる。このとき、 Samplel信号は Lowであり、第 1差分演算回路 1 30のスィッチ素子 S W₃₁は開いており、また、 C lampS信号は Lowであり、第 1差分演算回路 1 30のスィッチ素子 SW₃₃は開いている。この期間に、第 2 C D S回路 1 22の出力端子から出力される電圧値 V_n2が第 1差分演算回路 1 30のスィツチ素子 SW₃₂を介して容量素子 C₃に入力する。このとき、第 1差分演算回路 130のスィツチ素子 SW₃₃は開いているので、第 1差分演算回路 130の容量素子 C₃には、電圧値 V_n2と電圧値 V_nlとの差 Δν_ηが保持される。この電圧値 Δν_ηは、スポット光成分のみに相当するものである。

【0166】そして、時刻 1₁₀に Hold信号が Highとなり、第 1 S /H回路 1 40のスィツチ素子 SW₄が閉じると、第 1差分演算回路 1 30の容量素子 C₃に保持されている電圧値 AV_nは、第 1差分演算回路 1 30のアンプ Α₃および第 1 S/H回路 140のスィツチ素子 SW₄を経て、第 1 SZH回路 140の容量素子 C₄に保持される。時刻 t_uに Hold信号が Lowとなってスィツチ素子 SW₄が開いた後も、第 1 S/H回路 140の容量素子 C₄に保持された電圧値 AV_nは、アンプ八₄から電圧出力 V_n3として出力される。各第 1 SZH回路 140からの電圧出力 V_n3は、上述したように第 1 A/D変換回路 1 70に順次入力され、デジタル値に変換されて、第 1 A/D変換回路 1 70から出力される。

【0167〗第 2信号処理回路 30に含まれる第 2積分回路 33、第 3 CDS 回路 221、第 4CDS回路 222、第 2差分演算回路 230及び第 2 S ZH回路 240は、第 1信号処理回路 20に含まれる第 1積分回路 23、第 1 CDS回路 1 21、第 2 CDS回路 1 22、第 1差分演算回路 1 30及び第 1 S/H回路 140と同等の動作（図 2 1参照）を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第 2 SZH回路 240から出力される。各第 2 S/H回路 240からの電圧出力は、上述したように第 2 AZD変換回路 270に順次入力され、デジタル値に変換されて、第 2 AZD変換回路 270から出力される。〖01 68〗以上のように、本第 2実施形態の光検出装置においても、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 1及び第 2の方向での輝度プロファイルを検出することができる。これらの結果、光感応領城 10に入射した光の 2次元位置を極めて精度良く検出することができる。【0 169〗また、本第 2実施形態の光検出装置において、第 1信号処理回路 20は、第 1積分回路 23と、第 1 CDS回路 1 21と、第 2 CDS回路 1 22 と、第 1差分演算回路 1 30と、を含み、第 2信号処理回路 30は、第 2積分回路 33と、第 3 CDS回路 221と、第 4CDS回路 222と、第 2差分演算回路 1 30とを含んでいる。これにより、一方の光感応部分 12_mn群毎に第 1差分演算回路 1 30が設けられ、他方の光感応部分群 1 3_mn毎に第 2差分演算回路 2 30が設けられることとなるので、第 1及び第 2の方向での輝度プロファイルを高速で得ることができる。また、第 1積分回路 23及び第 2積分回路 33それぞれが積分動作毎に異なるノイズばらつきを有していても、第 1〜第 4 CDS回路 1 21， 1 22， 221, 222それぞれによりノイズ誤差が解消される。また、第 1の期間に、第 1及ぴ第 3 CDS回路 1 21， 221の第 1及び第 3積分容量素子 C₂₁₂に光源 3からのスポット光成分（信号光成分）及び背景光成分に応じた電荷が蓄積され、第 2の期間に、第 2及び第 4 CDS回路 122， 222の第 2 及び第 4積分容量素子 C₂₂₂に背景光成分に応じた電荷が蓄積され、そして、両者の差分が第 1及び第 2差分演算回路 1 30, 230で求められるので、第 1及び第 2差分演算回路 130， 230からの電圧出力は、光源 3からのスポット光成分のみに応じたものである。このように、光感応領域 10に入射する光の強度すなわち上記電圧出力の値が小さい場合であっても、輝度プロファイル検出の SZ N比は優れたものとなる。

【0 1 70】また、本第 2実施形態の光検出装置において、第 1信号処理回路 20は、第 1 SZH回路 140と、第 1 AZD変換回路 1 Ί 0とを更に含み、第 2信号処理回路 30は、第23/«[回路240と、第 2 A/D変換回路 270とを更に含んでいる。これにより、第 1及び第 2の方向での輝度プロフアイルをデジタル値として出力することができる。

【01 7 1〗（第 3実施形態）

【01 72〗次に、図 22〜図 27に基づいて、第 3実施形態に係る光検出装置について説明する。第 1実施形態の光検出装置と第 3実施形態の光検出装置とでは、第 1信号処理回路 20及び第 2信号処理回路 30の構成に関して相違する。【01 73〗第 3実施形態に係る光検出装置の第 1信号処理回路 20は、図 2 2に示されるように、第 1電荷蓄積回路 310と、第 1シフトレジスタ 320と、第 1積分回路 330と、第 1差分演算回路 340と、第 1 AZD変換回路 1 70 とを有している。図 22は、第 1信号処理回路を示す概略構成図である。

【01 74】第 1電荷蓄積回路 3 10は、一方の光感応部分 1 2_mn群に対応して設けられ、対応する一方の光感応部分群 1 2_mnからの電流出力を入力する入力端子 31 OAと出力端子 310Bとの間に並列的に設けられた第 1容量素子 C_41A 及び第 2容量素子 C_41Bを有し、一方の光感応部分 1 2_mn群にて上記第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 1容量素子 C_41Aに蓄積し、一方の光感応部分 1 2_mn群にて上記第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 2容量素子 C_41Bに蓄積する。第 1電荷蓄積回路 3 1 0は、図 24に示されるように、スィッチ素子 SW_41A, SW_42A! S W_41B, SW_42Bを有している。互いに縦続接続されたスィツチ素子 SW_41A及ぴスィツチ素子 S W_42Aと、互いに縦続接続されたスイツチ素子 S W_41B及びスィッチ素子 S W_42B と力入力端子 3 1 OAと出力端子 310 Bとの間に並列的に接続されている。スィツチ素子 SW_41Aとスィツチ素子 SW_42Aとの接続点が第 1容量素子 C_41Aを介して接地されている。スィツチ素子 SW_41Bとスィツチ素子 SW_42Bとの接続点が第 2 容量素子 C_41Bを介して接地されている。また、入力端子 31 OAとスィッチ素子 SW_41A, SW_41Bとの接続点は、スィッチ素子 SW₄₃を介して第 1基準電位 V_reflに接続されている。

【01 75】スィッチ素子 SW₄₃が開かれている状態において、第 1電荷蓄積回路 310は、スィッチ素子 S W_41Aが閉じてスィッチ素子 S W_42A, S W_41B， S W _42Bが開いているときに、第 1容量素子 C_41Aに電荷を蓄積し、スィッチ素子 SW が閉じてスィッチ素子 SW_41A， SW_42A， SW_42Bが開いているときに、第 2容量素子 c_41Bに電荷を蓄積する。スィッチ素子 sw_41A， SW_41B， sw₄₃は、タイミング制御回路 50から出力される制御信号 A， B， Rに基づいて開閉する。スィッチ素子 SW_42A, SW_42Bは、第 1シフトレジスタ 320から出力される信号 s h i f t (H_mA) , s h i f t (H_mB) により制御されて順次閉じられる。スィッチ素子 S W_42Aを閉じることにより、第 1容量素子 C_41Aに蓄積された電荷が電流となって、第 1積分回路 3 3 0に出力される。また、スィッチ素子 S W_42Bを閉じることにより、第 2容量素子 C_41Bに蓄積された電荷が電流となって、第 1積分回路 3 3 0に出力される。第 1シフトレジスタ 3 2 0は、タイミング制御回路 5 0から出力される信号によりその動作が制御されて、スィッチ素子 S W_42A， S W_42Bを順次閉じる。

【0 1 7 6】第 1積分回路 3 3 0は、第 1容量素子 C_41A及び第 2容量素子 C_41B から当該第 1容量素子 C_41A及び第 2容量素子 C_41Bに蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第 1差分演算回路 3 4 0に出力する。第 1積分回路 3 3 0は、図 2 5に示されるように、入力端子と出力端子との間に互、に並列にァンプ A₄₁、積分容量部 C₄₂およぴスィッチ素子 S W₄₄が接続されている。アンプ A₄₁は、その反転入力端子が第 1電荷蓄積回路 3 1 0の出力端子 3 1 0 Bと接続され、非反転入力端子が第 1基準電位 V _nとされ、出力端子が第 1差分演算回路 3 4 0と接続されている。積分容量部 C₄₂およびスィツチ素子 S W₄₄は、了ンプ A₄₁の反転入力端子と出力端子との間に設けられている。第 1積分回路 3 3 0は、スィッチ素子 S W₄₄が閉じているときには、積分容量部 C₄₂を放電して初期化する。一方、第 1積分回路 3 3 0は、スィッチ素子 S W₄₄が開いているときには、入力端子に入力した電荷を積分容量部 C ₄₂に蓄積して、その蓄積された電荷の量に応じた値の電圧出力を出力端子から出力する。

【0 1 7 7〗第 1差分演算回路 3 4 0は、第 1電荷蓄積回路 3 1 0の第 1容量素子 C_41A及び第 2容量素子 C_41Bそれぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第 1差分演算回路 3 4 0は、図 2 6に示されるように、入力端子と出力端子との間に順に容量素子 C₄₃およびアンプ A₄₂ を有し、また、スィッチ素子 S W₄₅および容量素子 C₄₄がアンプ A₄₂の入出力間に互いに並列的に接続されている。アンプ A₄₂は、その反転入力端子が第 1積分回路 3 3 0の出力端子と接続され、非反転入力端子が第 2基準電位 V_ref2とされている。第 1差分演算回路 3 4 0の出力端子は、第 1 AZD変換回路 1 7 0の入力端子に接続されている。第 1差分演算回路 3 4 0は、スィッチ素子 S W₄₅を閉じているときには、第 1積分回路 3 3 0から容量素子 C₄₃に電荷 Q 1だけ充電する。そして、スィッチ素子 S W₄₅を開いているときには、第 1積分回路 3 3 0から容量素子 C₄₃を経て流入した電荷 Q 2だけ容量素子 C₄₄から放電する。このようにして、電荷 Q 1と電荷 Q 2との差分すなわち電荷（Q 1—Q 2 ) を容量素子 C₄₄に蓄積して、その蓄積された電荷（Q 1—Q 2 ) に応じた電圧出力をアンプ A₄₂から出力する。スィッチ素子 S W₄₅は、タイミング制御回路 5 0から出力される Clamp信号に基づいて開閉する。

【0 1 7 8〗第 1 AZD変換回路 1 7 0は、第 1差分演算回路 3 4 0からの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタノレ値を出力する。第 1 AZD変換回路 1 7 0から出力されるデジタル値は、第 2の方向での輝度プロファイル（デジタルデータ）を表す出力となる。

【0 1 7 9】第 3実施形態に係る光検出装置の第 2信号処理回路 3 0は、図 2 3に示されるように、第 2電荷蓄積回路 4 1 0と、第 2シフトレジスタ 4 2 0と、第 2積分回路 4 3 0と、第 2差分演算回路 4 4 0と、第 2 A/D変換回路 2 7 0 とを有している。図 2 3は、第 2信号処理回路を示す概略構成図である。

【0 1 8 0】第 2電荷蓄積回路 4 1 0は、他方の光感応部分 1 3„_n群に対応して設けられ、対応する他方の光感応部分群 1 3 _nmからの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第 3容量素子及ぴ第 4容量素子を有し、他方の光感応部分 1 3„_m群にて上記第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 3容量素子に蓄積し、他方の光感応部分 1 3„_m 群にて上記第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第 4容量素子に蓄積する。第 2電荷蓄積回路 4 1 0は、図 2 4に示された第 1 電荷蓄積回路 3 1 0と同等の構成を有し、上記第 3容量素子、第 4容量素子及び 5個のスィツチ素子を含んでいる。入力端子と第 3容量素子及び第 4容量素子との間に設けられている 3個のスィッチ素子は、スィッチ素子 S W_41A, S W_41B, S W₄₃と同様に、タイミング制御回路 5 0から出力される制御信号 A， B , Rに基づいて開閉する。出力端子と第 3容量素子及び第 4容量素子との間に設けられている 2個のスィッチ素子は、スィッチ素子 S W_42A, S W_42Bと同様に、第 2シフトレジスタ 4 2 0から出力される信号 s h i f t (V_nA)， s h i f t (V_nB) により制御されて順次閉じられる。第 2シフトレジスタ 4 2 0は、第 1シフトレジスタ 3 2 0と同様に、タイミング制御回路 5 0から出力される信号によりその動作が制御されて、上記各スィツチ素子を順次閉じる。

〖0 1 8 1〗第 2積分回路 4 3 0は、第 3容量素子及び第 4容量素子から当該第 3容量素子及び第 4容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第 2差分演算回路 4 4 0に出力する。第 2積分回路 4 3 0は、図 2 5に示された第 1積分回路 3 3 0と同等の構成を有し、入力端子と出力端子との間に互いに並列にアンプ、積分容量部およびスイツチ素子が接続されている。第 2積分回路 4 3 0は、スィッチ素子が閉じているときには、積分容量部を放電して初期化する。一方、第 2積分回路 4 3 0は、スィツチ素子が開いているときには、入力端子に入力した電荷を積分容量部に蓄積して、そめ蓄積された電荷の量に応じた値の電圧出力を出力端子から出力する。【0 1 8 2】第 2差分演算回路 4 4 0は、第 2電荷蓄積回路 4 1 0の第 3容量素子及び第 4容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第 2差分演算回路 4 4 0は、図 2 6に示された第 1差分演算回路 3 4 0と同等の構成を有し、入力端子と出力端子との間に順に容量素子およびアンプを有し、また、当該アンプの入出力間にスィッチ素子および容量素子が互いに並列的に接続されている。第 2差分演算回路' 4 4 0は、スイツチ素子を閉じているときには、第 2積分回路 4 3 0からアンプと縦続接続された容量素子に電荷 Q 3だけ充電する。そして、スィツチ素子を開いているときには、第 2積分回路 430からアンプと縦続接続された容量素子を経て流入した電荷 Q 4だけアンプに並列接続された容量素子から放電する。このようにして、電荷 Q 3と電荷 Q 4との差分すなわち電荷（Q3— Q4) をアンプに並列接続された容量素子に蓄積して、その蓄積された電荷（Q3— Q4) に応じた電圧出力を当該アンプから出力する。スィッチ素子は、上記スィッチ素子 SW₄₅と同様に、タイミング制御回路 50から出力される Clamp信号に基づいて開閉する。

【0183】第 2AZD変換回路 270は、第 2差分演算回路 440からの電圧出力 (アナログ値) を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第 2 AZD変換回路 270から出力されるデジタル値は、第 1の方向での輝度プロファイル (デジタルデータ) を表す出力となる。

【0184〗続いて、図 27に基づいて、第 3実施形態の光検出装置における第 1信号処理回路 20及び第 2信号処理回路 30の動作について説明する。図 2 7は、第 1信号処理回路の動作を説明するためのタイミングチャートである。【0185】時刻 t に、制御信号 Rが Highとなることにより、各第 1電荷蓄積回路 310のスィッチ素子 SW₄₃が閉じて、入力端子 31 OAが第 1基準電位 V_reflとされ、初期化される。時刻 1₂に、制御信号 Rが Lowとなることにより、スィッチ素子 SW₄₃が開く。 -

【0186】時刻 13において、制御信号 Bが Highとなることにより、各第 1 電荷蓄積回路 310のスィッチ素子 SW_41Bが閉じると、時刻 t₄にてスィッチ素子 SW_41Bが開くまでの間、時刻 t₂〜t₄の期間（第 2の期間）にわたり一方の光感応部分 12_TO群にて蓄積された電荷に対応する電流が出力され、当該電流出力に対応する電荷が各第 1電荷蓄積回路 310の第 2容量素子 C_41Bに蓄積される。このとき、発光素子 5からスポット光が照射されておらず、第 2容量素子 C_41Bに蓄積される電荷は背景光成分のみに対応した電荷となる。

〖0187】時刻 t₅に、再び制御信号 Rが Highとなることにより、各第 1電荷蓄積回路 310のスィッチ素子 SW₄₃が閉じて、入力端子 310 が第1基準電位 V_reflとされ、初期化される。時刻 t₆に、制御信号 Rが Lowとなることにより、スィッチ素子 SW₄₃が開く。

【0188】時刻 1₇において、制御信号 Aが Highとなることにより、各第 1 電荷蓄積回路 310のスイツチ素子 S W_41Aが閉じると、時刻 1₈にてスイツチ素子 SW_41Aが開くまでの間、時刻 t₆〜の期間（第 1の期間）にわたり一方の光感応部分 1 2皿群にて蓄積された電荷に対応する電流が出力され、当該電流出力に対応する電荷が各第 1電荷蓄積回路 3 10の第 1容量素子 C_41Aに蓄積される。このとき、時刻 t₆〜 t₇の期間において発光素子 5から対象物にスポット光が照射されており、対象物により反射されたスポット光成分および背景光成分の双方が光感応領域 10に入射しているので、第 1容量素子 C_41Aに蓄積される電荷は背景光成分及びスポット光成分に対応した電荷となる。

【0189】時刻 1₈に、 Reset信号が High となることにより、第 1積分回路 330のスィッチ素子 SW₄₄が閉じて、容量素子 C₄₂が放電され初期化される。また、 Clamp信号も Highとなることにより、第 1差分演算回路 340のスィッチ素子 SW₄₅が閉じて、容量素子 C₄₃への電荷の蓄積（充電）が可能な状態となる。

【01 90】時刻 t₉に、 Reset信号が Lowとなることにより、第 1積分回路 3 30のスィッチ素子 SW₄₄が開く。そして、時亥 ij t₁₀に、信号 s h i f t (H_1B) が Highとなることにより、一方の光感応部分 1 2 _ln群に対応する第 1電荷蓄積回路 3 10のスィッチ素子 SW_42Bが閉じ、当該第 1電荷蓄積回路 310の第 2容量素子 C_41Bに蓄積されている電荷が電流として出力される。そして、その電流出力を入力した第 1積分回路 330では、容量素子 C₄₂に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力 V。_uUが第 1積分回路 330力ら出力される。この第 1積分回路 3 30からの電圧出力 V。_utlは、第 1差分演算回路 340の容量素子 C₄₃に保持される。このとき、第 1積分回路 330から出力される電圧出力 V 。_utlは、背景光成分のみに相当するものである。

【01 91】時刻 t _nに、信号 s h i f t (H_1B) が Lowとなることにより、一方の光感応部分 1 2 _ln群に対応する第 1電荷蓄積回路 3 1 0のスィッチ素子 S W _42Bが開く。また、 Clamp信号も L となることにより、第 1差分演算回路 3 4 0 のスィッチ素子 S W₄₅が開いて、容量素子 C ₄₄に流入する電荷だけ放電することが可能な状態となる。

【0 1 9 2】時刻 t ₁₂に、信号 s h i f t (H_1A) が Highとなることにより、 —方の光感応部分 1 2 _ln群に対応する第 1電荷蓄積回路 3 1 0のスィッチ素子 S W_42Aが閉じ、当該第 1電荷蓄積回路 3 1 0の第 1容量素子 C_41Aに蓄積されている電荷が電流として出力される。そして、その電流出力を入力した第 1積分回路 3 3 0では、容量素子 C₄₂に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力 V。_utlが第 1積分回路 3 3 0から出力される。このとき、第 1積分回路 3 3 0からの電圧出力 V。_utlは、背景光成分及びスポット光成分に相当するものである。【0 1 9 3】また、第 1差分演算回路 3 4 0のスィッチ素子 S W₄₅が開いていることから、第 1差分演算回路 3 4 0の容量素子 C₄₄には、第 2容量素子 C_4IBに蓄積されている電荷に対応する電圧出力と第 1容量素子 C_41Aに蓄積されている電荷に対応する電流出力との差が保持される。そして、第 1差分演算回路 3 4 0の容量素子 C₄₄に保持されている電圧出力がアンプ A₄₂を介して出力される。このァンプ A₄₂からの電圧出力 V。_ut2は、スポット光成分のみに相当するものである。【0 1 9 4】時刻 1 ₁₃に、信号 s h i f t (H_1A) が Lowとなることにより、一方の光感応部分 1 2 _ln群に対応する第 1電荷蓄積回路 3 1 0のスィツチ素子 S W _42Aが開く。また、 Reset信号が Highとなることにより、第 1積分回路 3 3 0のスィッチ素子 S W₄₄が閉じ、 Clamp信号も Highとなることにより、第 1差分演算回路 3 4 0のスィツチ素子 S W₄₅が閉じる。

【0 1 9 5】続いて、時刻 1 ₁₃〜 t の期間において、時刻 ₈〜 ₁₃の期間と同様な処理が行われ、一方の光感応部分 1 2_2n群に対応する電圧出力 V。_ut2が第 1差分演算回路 3 4 0から出力されることとなる。以下、時刻 ₈〜 ₃の期間の処理を操り返して行なうことで、一方の光感応部分 1 2 _mn群それぞれに対応する電圧出力 V。_ut2が第 1差分演算回路 3 4 0から順次出力されることとなる。第 1差分演算回路 3 4 0からの電圧出力 V。_ut2は、上述したように第 1 A/D変換回路 1 7 0 に順次入力され、デジタル値に変換されて、第 1 AZD変換回路 1 7 0から出力さる。

【0 1 9 6】第 2信号処理回路 3 0に含まれる第 2電荷蓄積回路 4 1 0、第 2 シフトレジスタ 4 2 0、第 2積分回路 4 3 0、第 2差分演算回路 4 4 0及び第 2 A/D変換回路 2 7 0は、第 1信号処理回路 2 0に含まれる第 1電荷蓄積回路 3 1 0、第 1シフトレジスタ 3 2 0、第 1積分回路 3 3 0、第 1差分演算回路 3 4 0、第 1 A/D変換回路 1 7 0と同等の動作 (図 2 7参照) を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第 1差分演算回路 3 4 0から出力される。第 1差分演算回路 3 4 0からの電圧出力は、上述したように第 2 A/D 変換回路 2 7 0に順次入力され、デジタル値に変換されて、第 2 AZD変換回路 2 7 0から出力される。

【0 1 9 7】以上のように、本第 3実施形態の光検出装置においても、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 1及び第 2の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域 1 0に入射した光の 2次元位置を極めて精度良く検出することができる。【0 1 9 8】また、本第 3実施形態の光検出装置において、第 1信号処理回路 2 0は、第 1容量素子 C_41A及び第 2容量素子 C_41Bを有する第 1電荷蓄積回路 3 1 0と、第 1差分演算回路 3 4 0とを含み、第 2信号処理回路 3 0は、第 3容量素子及ぴ第 4容量素子を有する第 2電荷蓄積回路 4 1 0と、第 2差分演算回路 4 4 0とを含んでいる。これにより、第 1電荷蓄積回路 3 1 0において、対応する一方の光感応部分 1 2 _mn群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 1容量素子 C_41Aに蓄積され、対応する一方の光感応部分 1 2 _mn群にて第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 2容量素子 C_41Bに蓄積され、第 1差分演算回路 3 4 0において、第 1容量素子 c_41A及び第²容量素子 c_41Bそれぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力 V。_ut2が出力される。また、第 2電荷蓄積回路 4 1 0において、対応する他方の光感応部分 1 3 _ran群にて第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 3容量素子に蓄積され、対応する他方の光感応部分 1 3 _mn群にて第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第 4容量素子に蓄積され、第 2差分演算回路において、第 3容量素子及び第 4容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。これにより、第 1及び第 2信号処理回路 2 0， 3 0の構成の簡素化及び低コスト化を図ることができる。

【0 1 9 9】また、第 1信号処理回路 2 0は、第 1積分回路 3 3 0と、第 1 A /D変換回路 1 7 0とを更に含み、第 2信号処理回路 3 0は、第 2積分回路 4 3 0と、第 2 AZD変換回路 2 7 0とを更に含んでいる。これにより、第 1及び第 2の方向での輝度プロフアイルをデジタル値として出力することができる。

[ 0 2 0 0 ] (第 4実施形態)

[ 0 2 0 1 ] 次に、図 2 8〜図 3 1に基づいて、第 4実施形態に係る光検出装置について説明する。第 1実施形態の光検出装置と第 4実施形態の光検出装置とでは、第 1信号処理回路 2 0及び第 2信号処理回路 3 0の構成に関して相違する。【0 2 0 2】第 4実施形態に係る光検出装置の第 1信号処理回路 2 0は、図 2 8に示されるように、第 1積分回路 5 1 0と、第 1除去回路 5 2 0と、第 1差分演算回路 5 3 0と、第 1 S ZH回路 1 4 0と、第 1シフトレジスタ 1 5 0と、第 1スィッチ素子 1 6 0と、第 1 AZD変換回路 1 7 0とを有している。図 2 8は、第 1信号処理回路を示す概略構成図である。

【0 2 0 3〗第 1積分回路 5 1 0は、一方の光感応部分 1 2 _mn群に対応して設けられ、対応する一方の光感応部分 1 2 _mn群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。第 1積分回路 5 1 0は、図 3 0に示されるように、一方の光感応部分 1 2 _mn群から入力される光電流 I 1を増幅するアンプ A_uと、ァンプ A_uの入出力接点間に並列接続された容量素子 C_uとスィツチ素子 SW_Uで構成されている。よって、リセット信号 R S 1によってスィッチ素子 SW_Uがオフ状態となるときは、光電流 I 1が容量素子 C_uに充電され、リセット信号 RS 1 によってスイツチ素子 S W_nがオン状態となるときは、容量素子 C _uの電荷が放電される。ここで、第 1積分回路 510の積分動作時間を数 μ ₃ e cに設定するために、容量素子 C_uは数 p Fに設定されている。なお、スィッチ素子 SW₁₂の「ォンノオフ」信号（ST) により、アンプ A_uの入出力端子間への容量素子 C_uの接 '続を制御する。

【0204〗第 1除去回路 520は、一方の光感応部分 1 2_mn群に対応して設けられ、上記第 1の期間における一方の光感応部分群 1 2_mnからの電流出力から、上記第 2の期間における一方の光感応部分群 12_ranからの電流出力を除去して、出力する。この第 1除去回路 520は、図 30にも示されるように、第 1積分回路 5 10の入力端子に接続されている。第 1除去回路 520は、ソース端子が第 1積分回路 510の入力端子に、ドレイン端子が GND (接地レベル) に接続された第 1MOS トランジスタ MQ₅₁を備え、第 1MOS トランジスタ MQ₅₁のゲート端子が第 1容量素子 C₅₁を介して接地される。そして、第 1MOSトランジスタ MQ₅₁のゲート端子には、タイミング制御回路 50から発行される制御信号 R Mにより「オン Zオフ」が制御される第 1スィッチ素子 SW₅₁を介して第 1積分回路 510の出力が接続される。

[0205 ] 第 1差分演算回路 530は、第 1積分回路 510に対応して設けられ、当該第 1積分回路 5 10からの電圧出力のうちの上記第 2の期間に対応した電圧出力（上記第 2の期間にわたり一方の光感応部分 1 2_mn群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値)）を保持するとともに、当該第 1積分回路 510からの電圧出力のうちの上記第 1の期間に対応した電圧出力（上記第 1の期間にわたり一方の光感応部分 1 3_mn群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値)）との差分に応じた電圧出力を出力する。この第 1差分演算回路 5 3 0は、図 3 0にも示されるように、第 1積分回路 5 1 0の出力接点（即ち、アンプ A_uの出力接点）に接続されている。第 1差分演算回路 5 3 0は、スィッチ素子 SW₆₁及び容量素子 C₆₁、アンプ A₆₁とその入出力接点間に並列接続された容量素子 C₆₂及びスィツチ素子 SW₆₂で構成されている。そして、アンプ A₆₁の出力接点が出力端子に接続されている。尚、容量素子 C₆₁と容量素子 C₆₂は、回路全体の動作速度マージンとノイズマージンとの兼ね合いから、共に 1 p F程度の等しい容量値のものが適用されている。更に、スィツチ素子 S W₆₁は、タイミング制御回路 5 0から出力された切換え信号 C S W 5によってオン状態とオフ状態とが切換わる。又、第 1差分演算回路 5 3 0は、タイミング制御回路 5 0から出力されたリセット信号 R S 2によってスィツチ素子 S W₆₂がオフ状態となるときは蓄積動作し、逆に、リセット信号 R S 2によつてスィツチ素子 SW₆₂がオン状態となるときは蓄積動作を停止する。

【0 2 0 6】第 4実施形態に係る光検出装置の第 2信号処理回路 3 0は、図 2 9に示されるように、第 2積分回路 6 1 0と、第 2除去回路 6 2 0と、第 2差分演算回路 6 3 0と、第 2 S ZH回路 2 4 0と、第 2シフトレジスタ 2 5 0と、第 2スィツチ素子 2 6 0と、第 2 AZD変換回路 2 7 0とを有している。図 2 9は、第 2信号処理回路を示す概略構成図である。

【0 2 0 7】第 2積分回路 6 1 0は、他方の光感応部分 1 3 _mn群に対応して設けられ、対応する他方の光感応部分 1 3_mn群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。第 2積分回路 6 1 0は、図 3 0に示された第 1積分回路 5 1 0と同等の構成を有し、他方の光感応部分 1 3 _mn群から入力される光電流を増幅するアンプと、当該アンプの入出力接点間に並列接続された容量素子とスィツチ素子で構成されている。

【0 2 0 8〗第 2除去回路 6 2 0は、他方の光感応部分 1 3 _ran群に対応して設けられ、上記第 1の期間における他方の光感応部分群 1 3 _Μからの電流出力から、上記第 2の期間における他方の光感応部分群 1 3 _mnからの電流出力を除去して、出力する。第 2除去回路 6 2 0は、図 3 0に示された第 1除去回路 5 2 0と同等の構成を有し、ソース端子が第 2積分回路 6 1 0の入力端子に、ドレイン端子が G N D (接地レベル）に接続された第 2 MO S トランジスタを備え、第 2 MO S トランジスタのゲート端子が第 2容量素子を介して接地される。そして、第 2 M O S トランジスタのゲート端子には、タイミング制御回路 5 0から発行される制御信号 RMにより「オン/オフ」が制御される第 2スィッチ素子を介して第 2積分回路 6 1 0の出力が接続される。

【0 2 0 9】第 2差分演算回路 6 3 0は、第 2積分回路 6 1 0に対応して設けられ、当該第 2積分回路 6 1 0から出力される電圧出力のうちの上記第 2の期間に対応した電圧出力（上記第 2の期間にわたり他方の光感応部分 1 3 _mn群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値)）を保持するとともに、当該第 2積分回路 6 1 0からの電圧出力のうちの上記第 1の期間に対応した電圧出力（上記第 1の期間にわたり他方の光感応部分 1 3 _mn群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値)）との差分に応じた電圧出力を出力する。第 2差分演算回路 6 3 0は、図 3 0に示された第 1差分演算回路 5 3 0と同等の構成を有し、スィッチ素子及び容量素子、アンプとその入出力接点間に並列接続された容量素子及びスィッチ素子とで構成されている。

【0 2 1 0】続いて、図 3 1に基づいて、第 4実施形態の光検出装置における第 1信号処理回路 2 0及び第 2信号処理回路 3 0の動作について説明する。図 3 1は、第 1信号処理回路の動作を説明するためのタイミングチヤ一トである。

【0 2 1 1〗まず、定常背景光成分検出期間 Tにおいて、発光素子 5がスポット光を出力しない状態に設定されると同時に、第 1スィッチ素子 S W₅₁をオンにして、背景光を検出する。この時、同時に第 1積分回路 5 1 0は、タイミング制御回路 5 0から出力されるリセット信号 R S 1によりスィツチ素子 S W_Uが「ォン」に設定され、タイミング制御回路 5 0から出力される制御信号 S Tによりスイッチ素子 S W₁₂力 S 「オフ」に設定されることにより、非積分動作状態に設定される。この状態では、第 1積分回路 5 1◦の入力端子には、当該第 1積分回路 5 10に対応する一方の光感応部分群 1 2_mnからの電流出力が入力される。そして、非積分動作時に第 1積分回路 5 10からの電圧出力が第 1MOSトランジスタ]^ Q₅₁のゲート端子に供給されることにより、この電流の全ては第 1除去回路 52 0の第 1MOSトランジスタ MQ₅₁で除去される。この状態での第 1MOSトランジスタ MQ₅₁のゲート ■ ソース間電圧 Vg sは、

V g s = (2x I _τ //3 ) ^1/2 + V t h ··· (1)

I τ ：電流値

β ：第 1 MO Sトランジスタ MQ₅₁のサイズで決まる定数

V t h ：第 1MO S トランジスタ MQ₅₁の閾値

で表される。

【021 2】時間 Tが経過すると、第 1スィッチ素子 SW₅₁を「オフ」とする。この結果、第 1スィッチ素子 SW₅₁の「オフ」時点で第 1積分回路 5 10の入力端子に供給されていた電流値だけ、引き続いて第 1MOS トランジスタ MQ₅₁を流れ続ける。すなわち、第 1MOS トランジスタ MQ₅₁のゲート ■ ソース間電圧 V g sが保持され、以後の計測にあたってのノイズの主成分である、背景光の平均的な寄与分が除去される。

[02 1 3] 次に、スィッチ素子 SW₁₂を「オン」に切換え、第 1積分回路 5 10を積分動作状態にした後、背景光変化分検出期間 T 1 (時間幅： τ) の間、スイッチ素子 SW_Uを「オフ」とする。この状態が設定されると、背景光の変化分に相当する電流出力が第 1積分回路 510に流入し、容量素子 C_uに充電される。【0214〗この結果、期間 T 1では、背景光のみを入射し、背景光の変動によって発生した光電流の変動分 I 1を第 1積分回路 5 10が容量素子 Cuに充電するので、積分出力 V 1が次第に上昇していく。そして、この時間 τ経過時における第 1積分回路 510の積分出力の電圧を VI 1、背景光の変動分によって一方の光感応部分群 12 _mnから入力される電流をとすれば、 I l = I_dから、 V 11 = I_d · τ/C 1 1 … (2)

C 1 1 ：容量素子 C_uの容量

となる。

【021 5】時間 τが経過すると、スィッチ素子 SW₆₁がー瞬「オン」となり、第 1差分演算回路 530に伝達され、その電圧 V 1 1が容量素子 C₆₁に保持される。また、時間 τが経過すると、スィッチ素子 SWuは「オン」に切換えられ、第 1積分回路 5 10はリセットされる。

【021 6】次いで、（スポット光 +背景光変化分）検出期間 T 2 (時間幅： t) の間、発光素子 5が点灯される。この点灯時、同時にスィッチ素子 SW_U, SW₆₂ とが「オフ」に設定される。そして、このような切換え動作の結果、第 1積分回路 5 10は背景光の変化分とスポット光成分との和に相当する光電流 I 1を容量素子 Cuに充電していく。

【021 7】ここで、時間 τ経過時点での第 1積分回路 5 10の積分出力の電圧を V I 2、反射スポット光成分による電流を I_sh、背景光の変動分の光強度は期間 T 1のときと変わらないので背景光変動分の電流を I_dとすると、 I l = I_d + I_shから、

V 1 2= ( I _sh+ I _d) ■ τ/C 11 … (3)

の関係となる。

【021 8】期間 T 2の経過時にスィッチ素子 SW₆₁を一瞬「オン」にし、第 1積分回路 510の積分出力の電圧 V 1 2を第 1差分演算回路 530に伝達する。また、第 1差分演算回路 530は、期間 T 1ではリセット状態であり、期間 T 2 では減算動作を行うので、電荷保存の法則により、

( V 1 2 - V 1 1 ) · C 12 = V_0l · C 1 3 … （4)

C 12 ：容量素子 C₆₁の容量 ' C 1 3 ：容量素子 C₆₂の容量

に従った電荷が、容量素子 C₆₁, C₆₂に保持される。【021 9】そして、上記式（4) に式（2) 及び（3) を代入とすると第 1 差分演算回路 530の出力端子に発生する出力の電圧は、

V_0l= I_sh - x- C 12/C l l - C 13 ··■ (5)

で示される値となる。また、容量素子 c₆₁と容量素子 c₆₂の容量を等しくすると、 V_0l= I_sh ' %/C 1 1 ··· (6)

となる。

【0220】第 1 SZH回路 140のスィッチ素子 SW₄が閉じると、第 1差分演算回路 530の出力端子に発生する出力は、第 1 SZH回路 140の容量素子 C₄に保持され、出力される。各第 1 S7H回路 140からの電圧出力は、上述したように第 1 A/D変換回路 1 70に順次入力され、デジタル値に変換されて、第 1 AZD変換回路 1 70から出力される。

【022 1〗第 2信号処理回路 30に含まれる第 2積分回路 610、第 2除去回路 620、第 2差分演算回路 630、第 2 SZH回路 240、第 2シフトレジスタ 250、第 2スィッチ素子 260及び第 2 AZD変換回路 270は、第 1信号処理回路 20に含まれる第 1積分回路 5 10、第 1除去回路 520、第 1差分演算回路 530、第 1 S/H回路 140、第 1シフトレジスタ 1 50、第 1スィツチ素子 160及び第 1 A/D変換回路 170と同等の動作（図 31参照）を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第 2 SZH回路 2 40から出力される。各第 2 SZH回路 240からの電圧出力は、上述したように第 2 A/D変換回路 270に順次入力され、デジタル値に変換されて、第 2A ZD変換回路 270から出力される。

【0222〗以上のように、本第 4実施形態の光検出装置においても、光感応領域 10に背景光が入射した場合でも、背景光成分を除去した状態で、第 1及び第 2の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域 10に入射した光の 2次元位置を極めて精度良く検出することができる。【0223】また、本第 4実施形態の光検出装置においては、第 1除去回路 5 2 0により、上記第 1の期間における一方の光感応部分群 1 2 _mnからの電流出力力ら、上記第 2の期間における一方の光感応部分群 1 2 _mnからの電流出力が除去されることとなる。これにより、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 2の方向での輝度プロフアイルを検出することができる。また、第 2除去回路 6 2 0により、上記第 1の期間における他方の光感応部分群 1 3 _mnからの電流出力から、上記第 2の期間における他方の光感応部分群 1 3 _ranからの電流出力が除去されることとなる。これにより、光感応領域 1 0に背景光が入射した場合でも、背景光成分を除去した状態で、第 1の方向での輝度ブロファイルを検出することができる。これらの結果、入射した光の 2次元位置を極めて精度良く検出することができる。

【0 2 2 4】また、本第 4実施形態の光検出装置において、第 1除去回路 5 2 0は、ソース端子が一方の光感応部分 1 2 _mnに接続され、ドレイン端子が接地された第 1 MO Sトランジスタ MQ₅₁と、一方の端子が第 1 MO S トランジスタ M Q₅₁のゲート端子と接続され、他方の端子が接地された第 1容量素子 C₅₁と、一方の端子が第 1 MO S トランジスタ MQ₅₁のゲート端子と接続され、他方の端子が第 1積分回路 5 1 0の出力と接続された第 1スィッチ素子 S W₅₁と、を含み、第 2除去回路 6 2 0は、ソース端子が他方の光感応部分に接続され、ドレイン端子が接地された第 2 MO Sトランジスタと、一方の端子が第 2 MO Sトランジスタのゲート端子と接続され、他方の端子が接地された第 2容量素子と、一方の端子が第 2 MO S トランジスタのゲート端子と接続され、他方の端子が第 2積分回路の出力と接続された第²スィッチ素子と、を含んでいる。これにより、上記第 1 及び第 2除去回路 5 2 0 , 6 2 0を簡易且つ低コストにて構成することができる。【0 2 2 5〗また、本第 4実施形態の光検出装置においては、第 1差分演算回路 5 3 0と、第 1 S /H回路 1 4 0と、第 1 A/D変換回路 1 7 0と、第 2差分演算回路 6 3 0と、第 2 S ZH回路 2 4 0と、第 2 A/D変換回路 2 7 0とを更に有している。これにより、背景光成分を確実に除去することができ、第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとをより一層高精度にて得ることができる。また、第 1及び第 2の方向での輝度プロファイルをデジタノ W直として出力することができる。

【0 2 2 6】本努明は、前述した実施形態に限定されるものではない。たとえば、シフトレジスタを用いる代わりに、各光感応部分 1 2 _mn, 1 3 _mn (第 2導電型半導体領域 4 1， 4 2 ) を均一な抵抗線で接続して、光の入射に伴って発生した電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例するように抵抗分割して抵抗線の端部から取り出し、当該端部からの電流出力に基づいて光の入射位置を求めるようにしてもよい。

\ 0 2 2 7 ] また、前述した実施形態においては、 1画素を複数の光感応部分で構成しているが、 1画素を一つの光感応部分で構成してもよい。たとえば、図 3 2に示されるように、光感応領域 1 0は、第 1の方向にわたって互いに電気的に接続される複数の第 1光感応部分 1 2 _mと第 2の方向にわたって互いに電気的に接続される複数の第 2光感応部分 1 3 _mnとを含み、複数の第 1光感応部分 1 2 _mnと複数の第 2光感応部分 1 3 _ranとは 2次元的に混在した状態で同一面内にて配列してもよい。この場合、第 1光感応部分 1 2 _mnと第 2光感応部分 1 3„_nとは市松模様状に配列しており、第 1光感応部分 1 2 _mnと第 2光感応部分 1 3 とは第 1の方向及ぴ第 2の方向において交互に配列している。なお、巿松模様状に配列する代わりに、図 8に示されるようなハニカム状に配列してもよい。

【0 2 2 8〗また、第 1信号処理回路 2 0及び第 2信号処理回路 3 0は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。産業上の利用可能性

【0 2 2 9〗本発明の光検出装置は、反射光あるいは直接光の入射位置検出システムに利用できる。

Claims

言青求の範匪

1 . 対象物に光を照射する光源とともに用いられ、画素が 2次元配列された光感応領域を有する光検出装置であって、

各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで 1画素が構成され、

前記 2次元配列における第 1の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、

前記 2次元配列における第 2の方向に配列された複数の画素にわたつて、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、

前記光源により前記対象物に前記光が照射されている第 1の期間にわたり前記第 1の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群にて蓄積された電荷に対応する出力と、前記光源により前記対象物に前記光が照射されていない第 2の期間にわたり前記一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、前記第 2の方向での輝度プロファィルを検出する第 1信号処理回路と、

前記第 1の期間にわたり前記第 2の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群にて蓄積された電荷に対応する出力と、前記第 2の期間にわたり前記他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、前記第 1の方向での輝度プロフアイルを検出する第 2 信号処理回路と、を有することを特徴とする光検出装置。

2 . 前記第 1信号処理回路は、

前記一方の光感応部分群からの電流出力を前記第 2の方向に順次読み出すための第 1シフトレジスタと、

前記第 1シフトレジスタにより順次読み出される前記各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第 1 積分回路と、

前記第 1積分回路からの電圧出力の変化量に応じた電圧出力を出力する第 1 C D S回路と、

前記第 1 C D S回路から出力される電圧出力をデジタル値に変換し、そのデジタル値を出力する第 1 A/D変換回路と、

前記第 1 AZD変換回路から出力された前記デジタル値に基づいて、前記第 1の期間に対応したデジタル値と前記第 2の期間に対応したデジタル値との差分を求める第 1差分演算回路と、を含み、

前記第 2信号処理回路は、

前記他方の光感応部分群からの電流出力を前記第 1の方向に順次読み出すための第 2シフトレジスタと、

前記第 2シフトレジスタにより順次読み出される前記各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第 2 積分回路と、

前記第 2積分回路からの電圧出力の変化量に応じた電圧出力を出力する第 2 C D S回路と、 - 前記第 2 C D S回路から出力される電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 AZD変換回路と、

前記第 2 AZD変換回路から出力された前記デジタル値に基づいて、前記第

1の期間に対応したデジタル'値と前記第 2の期間に対応したデジタル値との差分を求める第 2差分演算回路と、を含んでいることを特徴とする請求の範囲第 1項に記載の光検出装置。

3 . 前記第 1信号処理回路は、前記第 1 AZD変換回路と前記第 1差分演算回路との間に設けられ、前記第 1の期間に対応した前記デジタル値と前記第 2 の期間に対応した前記デジタル値とを記憶し、当該記憶したデジタル値を前記第 1差分演算回路に出力する第 1デジタルメモリを更に含み、

前記第 2信号処理回路は、前記第 2 A/D変換回路と前記第 2差分演算回路との間に設けられ、前記第 1の期間に対応した前記デジタル値と前記第 2の期間に対応した前記デジタル値とを記憶し、当該記憶したデジタル値を前記第 2差分演算回路に出力する第 2デジタルメモリを更に含んでいることを特徴とする請求の範囲第 2項に記載の光検出装置。

4 . 前記第 1信号処理回路は、

前記一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して出力する第 1積分回路と、

前記第 1積分回路に対応して設けられ、対応する第 1積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 1結合容量素子および第 1増幅器と、前記第 1増幅器の入出力間に並列的に設けられた第 1積分容量素子と、前記第 1積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第].スイツチ素子手段と、を有する第 1 C D S回路と、

前記第 1積分回路に対応して設けられ、対応する第 1積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 2結合容量素子および第 2増幅器と、前記第 1積分容量素子の容量値と等しい容量値を有し前記第 2 増幅器の入出力間に並列的に設けられた第 2積分容量素子と、前記第 2積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第 2スィツチ素子手段と、を有する第 2 C D S回路と、

前記第 1 C D S回路及び前記第 2 C D S回路に対応して設けられ、対応する第 1 C D S回路の前記第 1積分容量素子およぴ対応する第 2 C D S回路の前記第 2積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 1差分演算回路と、を含み、

前記第 2信号処理回路は、

前記他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して出力する第 2積分回路と、前記第 2積分回路に対応して設けられ、対応する第 2積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 3結合容量素子および第 3増幅器と、前記第 3増幅器の入出力間に並列的に設けられた第 3積分容量素子と、前記第 3積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第 3スィッチ素子手段と、を有する第 3 C D S回路と、

前記第 2積分回路に対応して設けられ、対応する第 2積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第 4結合容量素子および第 4増幅器と、前記第 4積分容量素子の容量値と等しい容量値を有し前記第 4 増幅器の入出力間に並列的に設けられた第 4積分容量素子と、前記第 4積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第 4スィツチ素子手段と、を有する第 4 C D S回路と、

前記第 3 C D S回路及び前記第 4 C D S回路に対応して設けられ、対応する第 3 C D S回路の前記第 3積分容量素子および対応する第 4 C D S回路の前記第 4積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 2差分演算回路と、を含んでいることを特徴とする請求の範囲第 1項に記載の光検出装置。

5 . 前記第 1信号処理回路は、

前記第 1差分演算回路に対応して設けられ、対応する第 1差分演算回路からの電圧出力を保持して出力する第 1サンプノレアンドホールド回路と、

前記第 1サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第 1 AZ D変換回路と、を更に含み、

前記第 2信号処理回路は、

前記第 2差分演算回路に対応して設けられ、対応する第 2差分演算回路からの電圧出力を保持して出力する第 2サンプルアンドホールド回路と、前記第 2サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第 2 AZ D変換回路と、を更に含んでいることを特徴とする請求の範囲第 4項に記載の光

6 . 前記第 1信号処理回路は、

前記一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群力らの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第 1 容量素子及ぴ第 2容量素子を有し、前記一方の光感応部分群にて前記第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第 1容量素子に蓄積し、前記一方の光感応部分群にて前記第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第 2容量素子に蓄積する第 1電荷蓄積回路と、

前記第 1電荷蓄積回路の前記第 1容量素子及び前記第 2容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 1 差分演算回路と、を含み、

前記第 2信号処理回路は、

前記他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第 3 容量素子及び第 4容量素子を有し、前記他方の光感応部分群にて前記第 1の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第 3容量素子に蓄積し、前記他方の光感応部分群にて前記第 2の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第 4容 fi素子に蓄積する第 2電荷蓄積回路と、

前記第 2電荷蓄積回路の前記第 3容量素子及び前記第 4容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第 2 差分演算回路と、を含んでいることを特徴とする請求の範囲第 1項に記載の光検

7 . 前記第 1信号処理回路は、

前記第 1容量素子及び前記第 2容量素子から当該第 1容量素子及び第 2容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して前記第 1差分演算回路に出力する第 1積分回路と、

前記第 1差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 1 AZD変換回路と、を更に含み、前記第 2信号処理回路は、

前記第 3容量素子及び前記第 4容量素子から当該第 3容量素子及び第 4容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して前記第 2差分演算回路に出力する第 2積分回路と、

前記第 2差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 A/D変換回路と、を更に含んでいることを特徴とする請求の範囲第 6項に記載の光検出装置。

8 . 対象物に光を照射する光源とともに用いられ、画素が 2次元配列された光感応領域を有する光検出装置であって、

前記第 1の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、前記光源により前記対象物に前記光が照射されている第 1の期間における前記一方の光感応部分群からの電流出力から、前記光源により前記対象物に前記光が照射されていない第 2の期間における前記一方の光感応部分群からの電流出力を除去して、出力する第 1除去回路と、前記第 1除去回路に対応して設けられ、対応する第 1除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第 1積分回路と、

前記第 2の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、前記第 1の期間における前記他方の光感応部分群からの電流出力から、前記第 2の期間における前記他方の光感応部分群からの電流出力を除去して、出力する第 2除去回路と、

前記第 2除去回路に対応して設けられ、対応する第 2除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第 2積分回路と、を有することを特徴とする光検出装置。

9 . 前記第 1除去回路は、

ソース端子が前記一方の光感応部分に接続され、ドレイン端子が接地された第 1 MO S トランジスタと、

一方の端子が前記第 1 MO S トランジスタのゲート端子と接続され、他方の端子が接地された第 1容量素子と、

一方の端子が前記第 1 MO S トランジスタのゲート端子と接続され、他方の端子が前記第 1積分回路の出力と接続された第 1スィッチ素子と、を含み、前記第 2除去回路は、

ソース端子が前記他方の光感応部分に接続され、ドレイン端子が接地された第 2 MO S トランジスタと、

一方の端子が前記第 2 MO S トランジスタのゲート端子と接続され、他方の端子が接地された第 2容量素子と、

一方の端子が前記第 2 MO Sトランジスタのゲート端子と接続され、他方の端子が前記第 2積分回路の出力と接続された第 2スィツチ素子と、を含んでいることを特徴とする請求の範囲第 8項に記載の光検出装置。

1 0 . 前記第 1積分回路に対応して設けられ、当該第 1積分回路からの電圧出力のうちの前記第 2の期間に対応した電圧出力を保持するとともに、当該第 1積分回路からの電圧出力のうちの前記第 1の期間に対応した電圧出力との差分に応じた電圧出力を出力する第 1差分演算回路と、

前記第 1差分演算回路に対応して設けられ、対応する第 1差分演算回路からの電圧出力を保持して出力する第 1サンプノレアンドホーノレド回路と、

前記第 1サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタノレ値に変換し、そのデジタル値を出力する第 1 AZD変換回路と、

前記第 2積分回路に対応して設けられ、当該第 2積分回路からの電圧出力のうちの前記第 2の期間に対応した電圧出力を保持するとともに、当該第 2積分回路からの電圧出力のうちの前記第 1の期間に対応した電圧出力との差分に応じた電圧出力を出力する第 2差分演算回路と、

前記第 2差分演算回路に対応して設けられ、対応する第 2差分演算回路からの電圧出力を保持して出力する第 2サンブルアンドホールド回路と、

前記第 2サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第 2 AZD変換回路と、を更に有することを特徴とする請求の範囲第 8項に記載の光検出装置。