KR101068326B1 - 광검출 장치 - Google Patents

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KR101068326B1 KR1020057013484A KR20057013484A KR101068326B1 KR 101068326 B1 KR101068326 B1 KR 101068326B1 KR 1020057013484 A KR1020057013484 A KR 1020057013484A KR 20057013484 A KR20057013484 A KR 20057013484A KR 101068326 B1 KR101068326 B1 KR 101068326B1
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하마마츠 포토닉스 가부시키가이샤
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Abstract

광이 입사한 2차원 위치의 검출 처리의 고속화 및 구성의 간소화를 도모하는 것을 목적으로 한다. 화소 11MN이 2차원 배열된 광감응 영역(10)에 있어서, 각각 입사한 광의 강도에 따른 전류를 출력하는 복수의 광감응 부분 12MN, 13MN을 동일한 면내에서 인접하여 배설함으로써 1 화소 11MN이 구성되고, 2차원 배열에서 제1 방향에 대해 각 화소 11MN의 일방의 광감응 부분 12MN끼리를 전기적으로 접속하고, 제2 방향에 대해 각 화소 11MN의 타방의 광감응 부분 13MN끼리를 전기적으로 접속하여, 각각에 광감응 부분군을 구성한다. 광감응 부분군 각각의 전류 출력을 전압 출력으로 변환하는 적분 회로, 해당 전압 출력을 적정한 범위에 있어서 디지털 출력으로 변환하기 위한 A/D 변환 회로를 구비한다.

Description

광검출 장치 {OPTICAL SENSING DEVICE}
본 발명은 광이 입사한 2차원 위치를 검출하는 광검출 장치에 관한 것이다.
종래의 광검출 장치에 대해서는, MOS형 이미지 센서 등의 고체 촬상 소자를 이용하여 촬상에 의해 얻어진 화상 데이터를 화상 메모리에 취입하고, 화상 처리하여 2차원 위치를 검출하는 것이 일반적이다(예를 들면, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특개평 01－167769호 공보
그러나, 상술한 종래의 기술에 있어서는 얻어진 화상 데이터를 격납하는 화상 메모리가 필요하게 되어 장치 구성이 복잡하게 되어 버린다. 또, 화상 데이터를 화상 메모리에 격납한 후에 연산 처리를 행하여 2차원 위치를 검출하기 때문에, 2차원 위치의 검출 처리에 시간이 걸리게 된다.
본 발명은 상술한 점을 감안한 것으로, 그 목적은 2차원 위치의 검출 처리의 고속화 및 구성의 간소화를 도모할 수 있는 광검출 장치를 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 관한 광검출 장치는 화소가 2차원 배열된 광감응(光感應) 영역을 갖는 광검출 장치로서, 각각 입사한 광의 강도에 따른 전류를 출력하는 복수의 광감응 부분을 동일한 면내에서 인접하여 배설(配設)함으로써 1 화소가 구성되고, 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 일방(一方)의 광감응 부분끼리가 전기적으로 접속되고, 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 타방(他方)의 광감응 부분끼리가 전기적으로 접속되어 있고, 제1 방향으로 배열된 복수의 화소 사이에 있어서 전기적으로 접속된 일방의 광감응 부분군(部分群)에 대응하여 설치되고, 대응하는 일방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하여 전압 출력을 출력하는 제1 적분 회로와, 제1 적분 회로 각각으로부터 출력되는 전압 출력의 최대값을 검출하는 제1 최대값 검출 회로와, 제1 최대값 검출 회로에 의해 검출된 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위를 A/D 변환 범위로 하고, 제1 적분 회로 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제1 A/D 변환 회로와, 제2 방향으로 배열된 복수의 화소 사이에 있어서 전기적으로 접속된 타방의 광감응 부분군에 대응하여 설치되고, 대응하는 타방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하고, 전압 출력을 출력하는 제2 적분 회로와, 제2 적분 회로 각각으로부터 출력되는 전압 출력의 최대값을 검출하는 제2 최대값 검출 회로와, 제2 최대값 검출 회로에 의해 검출된 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위를 A/D 변환 범위로 하고, 제2 적분 회로 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제2 A/D 변환 회로를 갖는 것을 특징으로 하고 있다.
본 발명에 관한 광검출 장치에서는, 하나의 화소에 입사한 광은 해당 화소를 구성하는 복수의 광감응 부분 각각에 있어서 검출되고, 광강도에 따른 전류가 광감응 부분마다 출력된다. 그리고, 일방의 광감응 부분끼리가 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서 전기적으로 접속되어 있으므로, 일방의 광감응 부분으로부터의 전류 출력은 제1 방향으로 보내진다. 또, 타방의 광감응 부분끼리가 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서 전기적으로 접속되어 있으므로, 타방의 광감응 부분으로부터의 전류 출력은 제2 방향으로 보내진다. 이와 같이, 일방의 광감응 부분으로부터의 전류 출력은 제1 방향으로 보내지는 동시에, 타방의 광감응 부분으로부터의 전류 출력은 제2 방향으로 보내짐으로써, 제1 방향에서의 휘도 프로파일과 제2 방향에서의 휘도 프로파일을 각각 독립하여 얻는 것이 가능하게 된다. 그 결과, 1 화소에 복수의 광감응 부분을 배설한다고 하는 극히 간소한 구성으로, 입사한 광의 2차원 위치를 고속으로 검출할 수 있다.
또, 본 발명에 있어서는 제1 최대값 검출 회로에 의해 검출된 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위가 A/D 변환 범위로 되고, 제1 적분 회로 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최대값보다 미리 결정된 값만큼 작은 값보다 작은 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 광감응 영역에 배경광(背景光)이 입사한 경우에도, 배경광 성분을 제거한 상태에서, 일방의 광감응 부분으로부터의 전류 출력을 A/D 변환할 수 있다. 또, 제2 최대값 검출 회로에 의해 검출된 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위가 A/D 변환 범위로 되고, 제2 적분 회로 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최대값보다 미리 결정된 값만큼 작은 값보다 작은 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 배경광 성분을 제거한 상태에서, 타방의 광감응 부분으로부터의 전류 출력을 A/D 변환할 수 있다. 이러한 결과, 입사한 광의 2차원 위치를 적은 계산량으로 상당히 양호한 정밀도로 검출할 수 있다.
또, 제1 최대값 검출 회로에 의해 검출된 최대값으로부터 미리 결정된 값을 빼서 구한 전압 출력을 제1 적분 회로 각각으로부터 출력되는 전압 출력으로부터 빼서 제1 A/D 변환 회로에 출력하는 제1 레벨 시프트 회로와, 제2 최대값 검출 회로에 의해 검출된 최대값으로부터 미리 결정된 값을 빼서 구한 전압 출력을 제2 적분 회로 각각으로부터 출력되는 전압 출력으로부터 빼서 제2 A/D 변환 회로에 출력하는 제2 레벨 시프트 회로를 추가로 갖는 것이 바람직하다. 이와 같이 구성한 경우, 상기 A/D 변환 범위를 간이(簡易)하고 확실하게 설정할 수 있다.
본 발명에 관한 광검출 장치는 화소가 2차원 배열된 광감응 영역을 갖는 광검출 장치로서, 각각 입사한 광의 강도에 따른 전류를 출력하는 복수의 광감응 부분을 동일한 면내에서 인접하여 배설함으로써 1 화소가 구성되고, 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 일방의 광감응 부분끼리가 전기적으로 접속되고, 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 타방의 광감응 부분끼리가 전기적으로 접속되어 있고, 제1 방향으로 배열된 복수의 화소 사이에 있어서 전기적으로 접속된 일방의 광감응 부분군에 대응하여 설치되고, 대응하는 일방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하고, 전압 출력을 출력하는 제1 적분 회로와, 제1 적분 회로 각각으로부터 출력되는 전압 출력의 최소값을 검출하는 제1 최소값 검출 회로와, 제1 최소값 검출 회로에 의해 검출된 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위를 A/D 변환 범위로 하고, 제1 적분 회로 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제1 A/D 변환 회로와, 제2 방향으로 배열된 복수의 화소 사이에 있어서 전기적으로 접속된 타방의 광감응 부분군에 대응하여 설치되고, 대응하는 타방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하고, 전압 출력을 출력하는 제2 적분 회로와, 제2 적분 회로 각각으로부터 출력되는 전압 출력의 최소값을 검출하는 제2 최소값 검출 회로와, 제2 최소값 검출 회로에 의해 검출된 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위를 A/D 변환 범위로 하고, 제2 적분 회로 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제2 A/D 변환 회로를 갖는 것을 특징으로 하고 있다.
본 발명에 관한 광검출 장치에서는 하나의 화소에 입사한 광은 해당 화소를 구성하는 복수의 광감응 부분 각각에서 검출되고, 광강도에 따른 전류가 광감응 부분마다 출력된다. 그리고, 일방의 광감응 부분끼리가 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서 전기적으로 접속되어 있으므로, 일방의 광감응 부분으로부터의 전류 출력은 제1 방향으로 보내진다. 또, 타방의 광감응 부분끼리가 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서 전기적으로 접속되어 있으므로, 타방의 광감응 부분으로부터의 전류 출력은 제2 방향으로 보내진다. 이와 같이, 일방의 광감응 부분으로부터의 전류 출력은 제1 방향으로 보내지는 동시에, 타방의 광감응 부분으로부터의 전류 출력은 제2 방향으로 보내짐으로써, 제1 방향에서의 휘도 프로파일과 제2 방향에서의 휘도 프로파일을 각각 독립하여 얻는 것이 가능하게 된다. 그 결과, 1 화소에 복수의 광감응 부분을 배설한다고 하는 극히 간소한 구성으로, 입사한 광의 2차원 위치를 고속으로 검출할 수 있다.
또, 본 발명에 있어서는 제1 최소값 검출 회로에 의해 검출된 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위가 A/D 변환 범위로 되고, 제1 적분 회로 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최소값보다 미리 결정된 값만큼 큰 값보다 큰 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 광감응 영역에 주목해야 할 점보다 밝은 배경광이 입사한 경우에도, 주목해야 할 점보다 밝은 배경광 성분을 제거한 상태에서, 일방의 광감응 부분으로부터의 전류 출력을 A/D 변환할 수 있다. 또, 제2 최소값 검출 회로에 의해 검출된 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위가 A/D 변환 범위로 되고, 제2 적분 회로 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최소값보다 미리 결정된 값만큼 큰 값보다 큰 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 주목해야 할 점보다 밝은 배경광 성분을 제거한 상태에서, 타방의 광감응 부분으로부터의 전류 출력을 A/D 변환할 수 있다. 그 결과, 입사한 광의 2차원 위치를 적은 계산량으로 상당히 양호한 정밀도로 검출할 수 있다.
또, 상기 광검출 장치는 대상물에 광을 조사하는 광원과 함께 이용되어서, 광원으로부터 조사되는 광에 관한 정보를 연산 처리하는 것이 바람직하다. 이와 같이 구성한 경우, 광원으로부터 조사되는 광에 관한 정보를 고속이며 또 상당히 양호한 정밀도로 검출할 수 있다.
또, 상기 광에 관한 정보가 광원으로부터 조사되는 광의 반사광의 상기 2차원 배열에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일인 것이 바람직하다.
또, 상기 광에 관한 정보가 광원으로부터 조사되는 광의 직접광(直接光)의 상기 2차원 배열에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일인 것이 바람직하다.
도 1은 본 실시형태에 관한 광검출 장치를 나타내는 개념 구성도.
도 2는 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 3은 도 2의 III－III 선에 따른 단면도.
도 4는 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 5는 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 6은 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 7은 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 8은 본 실시형태에 관한 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도.
도 9는 본 실시형태에 관한 광검출 장치에 포함되는 제1 신호 처리 회로를 나타내는 개략 구성도.
도 10은 본 실시형태에 관한 광검출 장치에 포함되는 제2 신호 처리 회로를 나타내는 개략 구성도.
도 11은 제1 신호 처리 회로에 포함되는 제1 적분 회로의 회로도.
도 12는 제1 신호 처리 회로에 포함되는 제1 샘플 앤드 홀드 회로의 회로도.
도 13은 제1 신호 처리 회로에 포함되는 제1 최대값 검출 회로의 회로도.
도 14는 제1 신호 처리 회로에 포함되는 제1 레벨 시프트 회로의 회로도.
도 15A는 제1 적분 회로에 입력되는 리셋(Reset) 신호의 경시적 변화를 나타내는 그래프.
도 15B는 제1 적분 회로로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 15C는 제1 샘플 앤드 홀드 회로에 입력되는 홀드(Hold) 신호의 경시적 변화를 나타내는 그래프.
도 15D는 제1 샘플 앤드 홀드 회로로부터 출력되는 신호의 경시적 변화를 나타내는 그래프이다.
도 15E는 제1 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 15F는 제1 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 15G는 제1 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 15H는 제1 레벨 시프트 회로에 입력되는 신호의 경시적 변화를 나타내는 그래프.
도 16은 제1 레벨 시프트 회로에 입력되는 전압 출력 Hout을 일방의 광감응 부분군의 위치에 대하여 나타내는 선도면.
도 17은 제1 A/D 변환 회로의 출력을 일방의 광감응 부분군의 위치에 대하여 나타내는 선도면.
도 18A는 제2 적분 회로에 입력되는 리셋 신호의 경시적 변화를 나타내는 그래프.
도 18B는 제2 적분 회로로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 18C는 제2 샘플 앤드 홀드 회로에 입력되는 홀드 신호의 경시적 변화를 나타내는 그래프.
도 18D는 제2 샘플 앤드 홀드 회로로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 18E는 제2 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 18F는 제2 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 18G는 제2 시프트 레지스터로부터 출력되는 신호의 경시적 변화를 나타내는 그래프.
도 18H는 제2 레벨 시프트 회로에 입력되는 신호의 경시적 변화를 나타내는 그래프.
도 19는 제2 레벨 시프트 회로에 입력되는 전압 출력 Vout을 타방의 광감응 부분군의 위치에 대하여 나타내는 선도면.
도 20은 제2 A/D 변환 회로의 출력을 타방의 광감응 부분군의 위치에 대하여 나타내는 선도면.
도 21은 본 실시형태에 관한 광검출 장치에 포함되는 제1 신호 처리 회로의 변형예를 나타내는 개략 구성도.
도 22는 본 실시형태에 관한 광검출 장치에 포함되는 제2 신호 처리 회로의 변형예를 나타내는 개략 구성도.
도 23은 본 실시형태에 관한 광검출 장치를 이용한 위치 검출 시스템의 일례를 나타내는 개략 구성도.
도 24는 도 23에 도시된 위치 검출 시스템에 포함되는 광검출부를 나타내는 개략 구성도.
도 25는 본 실시형태에 관한 광검출 장치를 이용한 위치 검출 시스템의 일례를 나타내는 개략 구성도.
도 26은 본 실시형태에 관한 광검출 장치의 변형예를 나타내는 개념 구성도.
본 발명의 실시형태에 관한 광검출 장치에 대해 도면을 참조하여 설명한다. 또한, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하여 중복하는 설명은 생략한다. 이하에서는 파라미터 M 및 N 각각을 2 이상의 정수로 한다. 또, 특히 명시하지 않는 한은 파라미터 m을 1 이상 M 이하의 임의의 정수로 하고, 파라미터 n을 1 이상 N 이하의 임의의 정수로 한다.
도 1은 본 실시형태에 관한 광검출 장치를 나타내는 개념 구성도이다. 본 실시형태에 관한 광검출 장치(1)는 도 1에 도시된 바와 같이, 광감응 영역(10)과, 제1 신호 처리 회로(20)와, 제2 신호 처리 회로(30)를 갖고 있다. 광검출 장치(1)는 예를 들면, 발광 소자(LED, 반도체 레이저 등)로부터 대상물에 조사되는 스폿광의 직접광 또는 반사광의 입사 위치를 검출하는 것이다.
광감응 영역(10)은 화소 11mn이 N행 M열로 2차원 배열되어 있다. 1 화소는 각각에 입사한 광의 강도에 따른 전류를 출력하는 광감응 부분 12mn(제1 광감응 부분) 및 광감응 부분 13mn(제2 광감응 부분)을 동일한 면내에서 인접하여 배설함으로써 구성되어 있다. 이로 인해, 광감응 영역(10)에 있어서, 광감응 부분 12mn과 광감응 부분 13mn과는 2차원적으로 혼재한 상태로 동일한 면내에 배열되는 것으로 된다.
2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소 1111~111N, 1121~112N,ㆍㆍㆍ, 11M1~11MN에 걸쳐서, 해당 각 화소 11mn을 구성하는 복수의 광감응 부분 12mn, 13mn 중 일방의 광감응 부분 12mn끼리(예를 들면, 일방의 광감응 부분 1211~121N)가 서로 전기적으로 접속되어 있다. 또, 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소 1111~11M1, 1112~11M2,ㆍㆍㆍ, 111N~11MN에 걸쳐서, 해당 각 화소 11mn을 구성하는 복수의 광감응 부분 12mn, 13mn 중 타방의 광감응 부분 13mn끼리(예를 들면, 타방의 광감응 부분 1311~13M1)가 서로 전기적으로 접속되어 있다.
여기서, 도 2 및 도 3에 근거하여, 광감응 영역(10)의 구성에 대하여 설명한다. 도 2는 광검출 장치에 포함되는 광감응 영역의 일례를 나타내는 주요부 확대 평면도이며, 도 3은 도 2의 III－III 선에 따른 단면도이다. 또한, 도 2에 있어서는 보호층(48)의 도시를 생략하고 있다.
광감응 영역(10)은 P형(제1 도전형)의 반도체로 이루어지는 반도체 기판(40)과, 해당 반도체 기판(40)의 표층에 형성된 N형(제2 도전형)의 반도체 영역(41, 42)을 포함하고 있다. 이로 인해, 각 광감응 부분 12mn, 13mn은 반도체 기판(40) 부분과 한쌍의 제2 도전형 반도체 영역(41, 42)을 포함하고, 포토 다이오드가 구성되는 것으로 된다. 제2 도전형 반도체 영역(41, 42)은 도 2에 도시된 바와 같이 광입사 방향에서 보아 거의 삼각 형상을 나타내고 있고, 1 화소에 있어서 2개의 영역(41, 42)이 서로 한 변이 인접하여 형성되어 있다. 반도체 기판(40)은 접지 전위로 되어 있다. 또한, 광감응 영역(10)은 N형의 반도체로 이루어지는 반도체 기판과, 해당 반도체 기판의 표층에 형성된 P형의 반도체 영역을 포함하여 구성되어 있어도 된다. 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 도 2에서 알 수 있는 바와 같이, 제1 방향 및 제2 방향에 있어서 교대로 배열되어 있다. 또, 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제1 방향과 제2 방향으로 교차(예를 들면, 45°로 교차)하는 제3 방향 및 제4 방향에 있어서 교대로 배열되어 있다.
반도체 기판(40)과 영역(41, 42)의 위에는 제1 절연층(43)이 형성되고, 이 제1 절연층(43)에 형성된 컨택트 홀을 통하여 제1 배선(44)이 일방의 영역(41)에 전기적으로 접속되어 있다. 또, 제1 절연층(43)에 형성된 컨택트 홀을 통하여 전극(45)이 타방의 영역(42)에 전기적으로 접속되어 있다.
제1 절연층(43)의 위에는 제2 절연층(46)이 형성되고, 이 제2 절연층(46)에 형성된 컨택트 홀을 통하여 제2 배선(47)이 전극(45)에 전기적으로 접속되어 있다. 이로 인해, 타방의 영역(42)은 전극(45)을 통하여 제2 배선(47)에 전기적으로 접속 되는 것으로 된다.
제2 절연층(46)의 위에는 보호층(48)이 형성되어 있다. 제1 절연층(43), 제2 절연층(46) 및 보호층(48)은 SiO2 또는 SiN 등으로 이루어진다. 제1 배선(44), 전극(45) 및 제2 배선(47)은 Al 등의 금속으로 이루어진다.
제1 배선(44)은 각 화소 11mn에 있어서 일방의 영역(41)을 제1 방향에 걸쳐서 전기적으로 접속함에 있어서, 화소 11mn 사이를 제1 방향으로 늘어나서 설치되어 있다. 이와 같이, 각 화소 11mn에 있어서 일방의 영역(41)을 제1 배선(44)으로 접속함으로써, 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소 1111~111N, 1121~112N,ㆍㆍㆍ, 11M1~11MN에 걸쳐서 일방의 광감응 부분 12mn끼리(예를 들면, 일방의 광감응 부분 1211~121N)가 전기적으로 접속되고, 광감응 영역(10)에 있어서 제1 방향으로 길게 늘어나는 광감응부가 구성된다. 이 제1 방향으로 길게 늘어나는 광감응부는 M열 형성되는 것으로 된다.
제2 배선(47)은 각 화소 11mn에 있어서 타방의 영역(42)을 제2 방향에 걸쳐서 전기적으로 접속함에 있어서, 화소 11mn 사이를 제2 방향으로 늘어나서 설치되어 있다. 이와 같이, 각 화소 11mn에 있어서 타방의 영역(42)을 제2 배선(47)으로 접속함으로써, 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소 1111~11M1, 1112~11M2,ㆍㆍㆍ, 111N~11MN에 걸쳐서 타방의 광감응 부분 13mn끼리(예를 들면, 타방의 광감응 부분 1311~13M1)가 전기적으로 접속되고, 광감응 영역(10)에 있어서 제2 방향으로 길게 늘어나는 광감응부가 구성된다. 이 제2 방향으로 길게 늘어나는 광감응부는 N행 형성되는 것으로 된다.
또, 광감응 영역(10)에 있어서는 상술한 제1 방향으로 길게 늘어나는 M열의 광감응부와 제2 방향으로 길게 늘어나는 N행의 광감응부가 동일 면상에 형성되는 것으로 된다.
영역(41, 42)의 형상은 도 2에 도시된 거의 삼각 형상인 것에 한정되지 않고, 도 4~도 8에 도시된 바와 같이 다른 형상이어도 된다.
도 4에 도시된 제2 도전형 반도체 영역(광감응 부분)은 광입사 방향에서 보아 장방(長方) 형상을 나타내고 있고, 1 화소에 있어서 2개의 영역(41, 42)이 서로 긴 변이 인접하여 형성되어 있다. 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제2 방향에 있어서 교대로 배열되어 있다. 도 4에 도시된 바와 같이, 1 화소당 제1 방향과 제2 방향의 제2 도전형 반도체 영역의 면적이 다르게 되어 있어도, 화소 사이에 각각의 방향마다 일정하면 된다. 즉, 동일한 방향으로 늘어나는 모든 배선으로 각각에 접속되어 있는 광감응 영역의 총 면적이 동일하면 좋다.
도 5에 도시된 제2 도전형 반도체 영역(광감응 부분)은 거의 삼각 형상을 나타낸 일방의 영역(41)이 제1 방향으로 연속하여 형성되어 있다. 타방의 영역(42)은 거의 삼각 형상을 나타내고 있고, 각 화소 11mn 사이에 독립하여 형성되어 있다. 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제2 방향에 있어서 교대로 배열되어 있다. 또한, 일방의 영역(41)을 제1 방향으로 연속하여 형성한 경우, 반드시 제1 배선(44)을 설치할 필요는 없으나, 직렬 저항의 증가에 수반하여 독출 속도가 저하하는 것이 고려되므로, 제1 배선(44)에서 각 영역(41)을 전기적으로 접속하는 것이 바람직하다.
도 6에 도시된 제2 도전형 반도체 영역(광감응 부분)은 1 화소당 4개의 영역(41a, 41b, 42a, 42b)으로 이루어지고, 대각(對角)에 위치하는 영역을 쌍으로 하여제1 배선(44) 또는 제2 배선(47)에서 전기적으로 접속되어 있다. 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제1 방향 및 제2 방향에 있어서 교대로 배열되어 있다. 또, 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제3 방향 및 제4 방향에 있어서 교대로 배열되어 있다.
도 7에 도시된 제2 도전형 반도체 영역(광감응 부분)은 2개의 빗살(櫛) 형상의 영역(41, 42)이 서로 맞물리도록 형성되어 있다.
도 8에 도시된 제2 도전형 반도체 영역(광감응 부분)은 광입사 방향에서 보아 4각형 이상의 다각 형상(예를 들면 8각 형상)을 나타내고 있고, 1 화소에 있어서 한 변이 인접하여 형성되어 있다. 그리고, 영역(41)과 영역(42)은 1 화소에 있어서 제1 방향과 제2 방향으로 교차하는 제3 방향으로 병설되어 있고, 광입사 방향에서 보아 벌집(honeycomb) 형상으로 배열되어 있다. 즉, 영역(41)(광감응 부분 12mn)과 영역(42)(광감응 부분 13mn)은 제3 방향 및 제4 방향에 있어서 교대로 배열되어 있다.
계속하여, 도 9 및 도 10에 근거하여, 제1 신호 처리 회로(20) 및 제2 신호 처리 회로(30)의 구성에 대하여 설명한다. 도 9는 제1 신호 처리 회로를 나타내는 개략 구성도이며, 도 10은 제2 신호 처리 회로를 나타내는 개략 구성도이다.
제1 신호 처리 회로(20)는 도 9에 도시된 바와 같이, 제1 적분 회로(110)와, 제1 타이밍 제어 회로(120)와, 제1 샘플 앤드 홀드 회로(이하, 제1 S/H 회로라 칭함)(130)와, 제1 최대값 검출 회로(140)와, 제1 시프트 레지스터(150)와, 제1 스위치 소자(160)와, 제1 레벨 시프트 회로(170)와, 제1 A/D 변환 회로(180)를 갖고 있다.
각 제1 적분 회로(110)는 제1 방향으로 배열된 복수의 화소 1111~111N, 1121~112N,ㆍㆍㆍ, 11M1~11MN 사이에 있어서 전기적으로 접속된 일방의 광감응 부분 12mn군(일방의 제2 도전형 반도체 영역(41)으로 이루어지고, 제1 방향으로 길게 늘어나는 M열의 광감응부)에 대응하여 설치되고, 대응하는 일방의 광감응 부분 12mn군으로부터의 전류 출력을 전압 출력으로 변환하고, 해당 전압 출력을 출력한다. 제1 적분 회로(110)는 도 11에 도시된 바와 같이, 입력 단자와 출력 단자와의 사이에 서로 병렬로 앰프 A1, 용량 소자 C1 및 스위치 소자 SW1이 접속되어 있다. 제1 적분 회로(110)는 스위치 소자 SW1이 닫혀 있을 때는 용량 소자 C1을 방전하여 초기화한 다. 한편, 제1 적분 회로(110)는 스위치 소자 SW1이 열려 있을 때는 입력 단자에 입력한 전하를 용량 소자 C1에 축적하고, 그 축적된 전하의 양에 따른 전압 출력을 출력 단자로부터 출력한다. 스위치 소자 SW1은 제1 타이밍 제어 회로(120)로부터 출력되는 리셋(Reset) 신호에 근거하여 개폐한다. 제1 타이밍 제어 회로(120)는 스위치 소자 SW1의 개폐를 제어하는 리셋 신호, 및 후술하는 스위치 소자 SW3의 개폐를 제어하는 홀드(Hold) 신호를 출력한다.
제1 S/H 회로(130)는 제1 적분 회로(110)에 대응하여 설치되고, 대응하는 제1 적분 회로(110)로부터 출력되는 전압 출력을 보관 유지하여 출력한다. 제1 S/H 회로(130)는 도 12에 도시된 바와 같이, 입력 단자와 출력 단자와의 사이에 차례로 스위치 소자 SW3 및 앰프 A3을 갖고, 스위치 소자 SW3과 앰프 A3과의 접속점이 용량 소자 C3을 통하여 접지되어 있다. 제1 S/H 회로(130)는 스위치 소자 SW3이 닫혀 있을 때 제1 적분 회로(110)로부터 출력된 전압 출력을 용량 소자 C3에 기억하고, 스위치 소자 SW3이 열린 후에도, 용량 소자 C3의 전압 출력을 보관 유지하고, 그 전압 출력을 앰프 A3을 통하여 출력한다. 스위치 소자 SW3은 제1 타이밍 제어 회로(120)로부터 출력되는 홀드 신호에 근거하여 개폐한다.
제1 스위치 소자(160)는 제1 시프트 레지스터(150)에 의해 제어되어서 순차적으로 닫히고, 제1 S/H 회로(130)로부터 출력되는 전압 출력을 제1 레벨 시프트 회로(170)에 순차적으로 입력시킨다. 제1 시프트 레지스터(150)는 제1 타이밍 제어 회로(120)로부터 출력되는 신호(도시하지 않음)에 의해 그 동작이 제어되고, 제1 스위치 소자(160)의 개폐를 제어하는 신호 시프트(shift)(Hm)를 출력한다.
여기서, 도 15A~도 15H에 근거하여, 제1 적분 회로(110)와, 제1 타이밍 제어 회로(120)와, 제1 S/H 회로(130)와, 제1 시프트 레지스터(150)와, 제1 스위치 소자(160)의 동작에 대하여 설명한다. 도 15A~도 15H는 제1 적분 회로와, 제1 타이밍 제어 회로와, 제1 S/H 회로와, 제1 시프트 레지스터와, 제1 스위치 소자의 동작을 설명하기 위한 타이밍 차트이다.
리셋 신호가 로우(low)로 됨으로써(도 15A 참조), 각 제1 적분 회로(110)의 스위치 소자 SW1이 열린다. 스위치 소자 SW1이 열리면, 대응하는 일방의 광감응 부분 12mn군으로부터 출력된 전하가 용량 소자 C1에 축적되어 있고, 제1 적분 회로(110)의 출력 단자로부터 출력되는 전압 출력은 점차 커지게 된다(도 15B 참조). 그리고, 홀드 신호가 하이(high)로 되고(도 15C 참조), 각 제1 S/H 회로(130)의 스위치 소자 SW3이 닫히면, 각 제1 적분 회로(110)의 출력 단자로부터 출력되는 전압 출력은 각 제1 S/H 회로(130)의 스위치 소자 SW3을 거쳐서, 각각의 제1 S/H 회로(130)의 용량 소자 C3에 보관 유지된다. 홀드 신호가 로우로 되어서 스위치 소자 SW3이 열린 후에도, 각 제1 S/H 회로(130)의 용량 소자 C3에 보관 유지된 전압 출력은 앰프 A3으로부터 출력된다(도 15D 참조). 그 후, 리셋 신호가 하이로 됨으로써, 각 제1 적분 회로(110)의 스위치 소자 SW1이 닫히고, 용량 소자 C1이 방전되어서 초기화된다.
계속하여, 제1 시프트 레지스터(150)로부터, 소정의 기간에 대응한 펄스 폭을 갖는 신호 시프트(Hm)가 순차적으로 출력된다(도 15E~도 15G 참조). 제1 시프트 레지스터(150)로부터 대응하는 제1 스위치 소자(160)에 시프트(Hm)가 출력되면, 제1 스위치 소자(160)가 순차적으로 닫히고, 대응하는 제1 S/H 회로(130)의 앰프 A3으로부터 출력된 전압 출력이 제1 레벨 시프트 회로(170)에 순차적으로 보내진다(도 15H 참조).
이와 같이, 각 제1 S/H 회로(130)(제1 적분 회로(110))로부터, 제1 방향으로 배열된 복수의 화소 1111~111N, 1121~112N,ㆍㆍㆍ, 11M1~11MN 사이에 있어서 전기적으로 접속된 일방의 광감응 부분 12mn군에 축적되어서 전하(전류 출력)에 대응한 전압 출력 Hout이 도 16에도 도시된 바와 같이, 대응하는 일방의 광감응 부분 12mn군마다 순차적으로 시계열 데이터로서 제1 레벨 시프트 회로(170)에 출력된다. 이 시계열 데이터는 제2 방향에서의 휘도 프로파일(아날로그 데이터)을 나타내는 것이다.
다시, 도 9를 참조한다. 제1 최대값 검출 회로(140)는 제1 S/H 회로(130) 각각으로부터 출력되는 전압의 최대값을 검출한다. 제1 최대값 검출 회로(140)는 도 13에 도시된 바와 같이, NMOS 트랜지스터 T1~TM, 저항기 R1, R2, Rdd 및 차동 앰프 A4를 구비한다. 각 트랜지스터 Tm의 소스 단자는 접지된다. 각 트랜지스터 Tm의 드레인 단자는 저항기 Rdd를 통하여 전원 전압 Vdd에 접속되는 동시에, 저항기 R1을 통하여 차동 앰프 A4의 반전 입력 단자에 접속되어 있다. 각 트랜지스터 Tm의 게이트 단자는 제1 S/H 회로(130)의 출력 단자와 접속되어 있고, 제1 S/H 회로(130)로부터 출력되는 전압 출력이 입력된다. 또, 차동 앰프 A4의 반전 입력 단자와 출력 단자와의 사이에는 저항기 R2가 설치되고, 차동 앰프 A4의 비반전 입력 단자는 접지되어 있다. 이 제1 최대값 검출 회로(140)에서는 제1 S/H 회로(130)로부터 출력된 전압 출력이 트랜지스터 Tm의 게이트 단자에 입력되고, 각 전압 출력 중 최대값에 따른 전위가 트랜지스터 Tm의 드레인 단자에 나타난다. 그리고, 그 드레인 단자의 전위는 저항기 R1 및 R2 각각의 저항값의 비에 따른 증폭율로 차동 앰프 A4에 의해 증폭되고, 그 증폭된 전압 출력의 값이 최대 전압 Vmax1로서 출력 단자로부터 제1 레벨 시프트 회로(170)에 출력된다.
제1 레벨 시프트 회로(170)는 제1 S/H 회로(130) 각각으로부터 순차적으로 출력되는 전압 출력 Hout의 레벨을 시프트한다. 제1 레벨 시프트 회로(170)는 도 14에 도시된 바와 같이, 저항기 R3~R10 및 차동 앰프 A5, A6를 구비한다. 차동 앰프 A5의 반전 입력 단자에는 저항기 R3을 통하여 시프트 전압 출력 Vshift1이 입력되어 있다. 차동 앰프 A5의 비반전 입력 단자에는 제1 최대값 검출 회로(140)로부터의 출력 이 저항기 R5를 통하여 접속되어 있고, 제1 최대값 검출 회로(140)로부터의 출력(최대 전압 출력 Vmax1)이 입력되어 있다. 차동 앰프 A5의 반전 입력 단자와 출력 단자와의 사이에는 저항기 R4가 설치되고, 차동 앰프 A5의 비반전 입력 단자는 저항기 R6을 통하여 접지되어 있다. 차동 앰프 A5로부터 출력되는 전압 출력은 저항기 R3~R6이 동일한 값을 가질 때, 최대 전압 출력 Vmax1로부터 시프트 전압 출력 Vshift1을 뺀 전압 출력(Vmax1－Vshift1)으로 된다.
차동 앰프 A5의 출력 단자는 저항기 R7을 통하여 차동 앰프 A6의 반전 입력 단자에 접속되어 있다. 차동 앰프 A6의 비반전 입력 단자에는 제1 스위치 소자(160)(제1 S/H 회로(130)) 각각의 출력이 저항기 R9를 통하여 접속되어 있고, 상기 전압 출력 Hout이 입력되어 있다. 차동 앰프 A6의 반전 입력 단자와 출력 단자와의 사이에는 저항기 R8이 설치되고, 차동 앰프 A6의 비반전 입력 단자는 저항기 R10을 통하여 접지되어 있다. 차동 앰프 A6으로부터 출력된 전압 출력은 제1 S/H 회로(130) 각각으로부터 제1 스위치 소자(160)를 통하여 순차적으로 출력된 전압 출력 Hout으로부터 전압 출력(Vmax1－Vshift1)을 뺀 전압 출력 VADIN1(=Hout－Vmax1＋Vshift1)로 되고, 이 전압 출력 VADIN1이 제1 A/D 변환 회로(180)에 출력된다. 이로 인해, 제1 S/H 회로(130) 각각으로부터 순차적으로 출력된 전압 출력 Hout의 값이 전압 출력(Vmax1－ Vshift1)에 대응한 소정의 값만큼 빼서 시프트하는 것으로 된다.
이상으로부터, 제1 최대값 검출 회로(140)에서 검출된 최대값(Vmax1)으로부터 해당 최대값(Vmax1)보다 소정값(Vshift1) 작은 값까지의 범위가 도 16에 도시된 바와 같이, A/D 변환 범위 ADR1로서 설정되게 된다. 또한, 상기 시프트 전압 출력 Vshift1의 값은 최대값(최대 전압 출력 Vmax1)보다 작은 값이다. 또, 본 광검출 장치(1)는 스폿광을 조사하는 광원과 함께 이용됨으로써 스폿광의 광강도는 미리 알게 되며, 제1 최대값 검출 회로(140)에서 검출되는 최대값은 예측할 수 있다. 따라서, 상기 시프트 전압 출력 Vshift1의 값은 최대값보다 작은 값으로 미리 설정할 수 있다.
제1 A/D 변환 회로(180)는 제1 레벨 시프트 회로(170)의 차동 앰프 A6으로부터 출력된 전압 출력 VADIN1(아날로그값)을 순차적으로 입력하고, 그 전압 출력 VADIN1을 디지털값으로 변환하여 그 디지털값을 출력한다. 이 디지털값은 도 17에 도시된 바와 같이, 제2 방향에서의 휘도 프로파일(디지털 데이터)을 나타내는 출력으로 된다. 또한, 제1 A/D 변환 회로(180)의 A/D 변환 범위는 0에서부터 시프트 전압 출력 Vshift1까지의 전압 범위로 된다.
제2 신호 처리 회로(30)는 도 10에 도시된 바와 같이, 제2 적분 회로(210)와, 제2 타이밍 제어 회로(220)와, 제2 샘플 앤드 홀드 회로(이하, 제2 S/H 회로라 칭함)(230)와, 제2 최대값 검출 회로(240)와, 제2 시프트 레지스터(250)와, 제2 스 위치 소자(260)와, 제2 레벨 시프트 회로(270)와, 제2 A/D 변환 회로(280)를 갖고 있다.
각 제2 적분 회로(210)는 제2 방향으로 배열된 복수의 화소 1111~11M1, 1112~11M2,ㆍㆍㆍ, 111N~11MN 사이에 있어서 전기적으로 접속된 타방의 광감응 부분 13mn군(타방의 제2 도전형 반도체 영역(42)으로 이루어지고, 제2 방향으로 길게 늘어나는 N행의 광감응부)에 대응하여 설치되고, 대응하는 타방의 광감응 부분 13mn군으로부터의 전류 출력을 전압 출력으로 변환하고, 해당 전압 출력을 출력한다. 제2 적분 회로(210)는 도 11에 도시된 제1 적분 회로(110)와 동일한 구성을 갖고, 입력 단자와 출력 단자와의 사이에 서로 병렬로 앰프, 용량 소자 및 스위치 소자가 접속되어 있다. 제2 적분 회로(210)의 스위치 소자는 제2 타이밍 제어 회로(220)로부터 출력되는 리셋 신호에 근거하여 개폐한다. 제2 타이밍 제어 회로(220)는 제2 적분 회로(210)의 스위치 소자의 개폐를 제어하는 리셋 신호, 및 후술하는 제2 S/H 회로(230)의 스위치 소자의 개폐를 제어하는 홀드 신호를 출력한다.
제2 S/H 회로(230)는 제2 적분 회로(210)에 대응하여 설치되고, 대응하는 제2 적분 회로(210)로부터 출력되는 전압 출력을 보관 유지하여 출력한다. 제2 S/H 회로(230)는 도 12에 도시된 제1 S/H 회로(130)와 동일한 구성을 갖고, 입력 단자와 출력 단자와의 사이에 차례로 스위치 소자 및 앰프를 갖고, 스위치 소자와 앰프와의 접속점이 용량 소자를 통하여 접지되어 있다. 스위치 소자는 제2 타이밍 제어 회로(220)로부터 출력되는 홀드 신호에 근거하여 개폐한다.
제2 스위치 소자(260)는 제2 시프트 레지스터(250)에 의해 제어되어서 순차적으로 닫히고, 제2 S/H 회로(230)로부터 출력되는 전압 출력을 제2 레벨 시프트 회로(270)에 순차적으로 입력시킨다. 제2 시프트 레지스터(250)는 제2 타이밍 제어 회로(220)로부터 출력되는 신호(도시하지 않음)에 의해 그 동작이 제어되고, 제2 스위치 소자(260)의 개폐를 제어하는 신호 시프트(Vn)를 출력한다.
여기서, 도 18A~도 18H에 근거하여, 제2 적분 회로(210)와, 제2 타이밍 제어 회로(220)와, 제2 S/H 회로(230)와, 제2 시프트 레지스터(250)와, 제2 스위치 소자(260)의 동작에 대하여 설명한다. 도 18A~도 18H는 제2 적분 회로와, 제2 타이밍 제어 회로와, 제2 S/H 회로와 제2 시프트 레지스터와, 제2 스위치 소자의 동작을 설명하기 위한 타이밍 차트이다.
리셋 신호가 로우로 됨으로써(도 18A 참조), 각 제2 적분 회로(210)의 스위치 소자가 열린다. 스위치 소자가 열리면, 대응하는 타방의 광감응 부분 13mn군으로부터 출력된 전하가 용량 소자에 축적되어 있고, 제2 적분 회로(210)의 출력 단자로부터 출력되는 전압 출력은 점차 커지게 된다(도 18B 참조). 그리고, 홀드 신호가 하이로 되고(도 18C 참조), 각 제2 S/H 회로(230)의 스위치 소자가 닫히면, 각 제2 적분 회로(210)의 출력 단자로부터 출력되는 전압 출력은 각 제2 S/H 회로(230)의 스위치 소자를 거쳐서, 각각의 제2 S/H 회로(230)의 용량 소자에 보관 유지된다. 홀드 신호가 로우로 되어서 스위치 소자가 열린 후에도, 각 제2 S/H 회로(230)의 용량 소자에 보관 유지된 전압 출력은 앰프로부터 출력된다(도 18D 참조). 그 후, 리셋 신호가 하이로 됨으로써, 각 제2 적분 회로(210)의 스위치 소자가 닫히고, 용량 소자가 방전되어서 초기화된다.
계속하여, 제2 시프트 레지스터(250)로부터, 소정의 기간에 대응한 펄스 폭을 갖는 신호 시프트(Vn)가 순차적으로 출력된다(도 18E 내지 도 18G 참조). 제2 시프트 레지스터(250)로부터 대응하는 제2 스위치 소자(260)에 시프트(Vn)가 출력되면, 제2 스위치 소자(260)가 순차적으로 닫히고, 대응하는 제2 S/H 회로(230)의 앰프로부터 출력된 전압 출력이 제2 레벨 시프트 회로(270)에 순차적으로 보내진다(도 18H 참조).
이와 같이, 각 제2 S/H 회로(230)(제2 적분 회로(210))로부터, 제2 방향으로 배열된 복수의 화소 1111~11M1, 1112~11M2,ㆍㆍㆍ, 111N~11MN 사이에 있어서 전기적으로 접속된 타방의 광감응 부분 13mn군에서 축적되어서 전하(전류 출력)에 대응한 전압 출력 Vout이 도 19에도 도시된 바와 같이, 대응하는 타방의 광감응 부분 13mn군마다 순차적으로 시계열 데이터로서 제2 레벨 시프트 회로(270)에 출력된다. 이 시계열 데이터는 제1 방향에서의 휘도 프로파일(아날로그 데이터)을 나타내는 것이다.
다시, 도 10을 참조한다. 제2 최대값 검출 회로(240)는 제2 S/H 회로(230) 각각으로부터 출력되는 전압의 최대값을 검출한다. 제2 최대값 검출 회로(240)는 도 13에 도시된 제1 최대값 검출 회로(140)와 동일한 구성을 갖고, NMOS 트랜지스터, 저항기 및 차동 앰프를 구비한다. 각 트랜지스터의 소스 단자는 접지되고, 각 트랜지스터의 드레인 단자는 저항기를 통하여 전원 전압에 접속되는 동시에, 저항기를 통하여 차동 앰프의 반전 입력 단자에 접속되어 있다. 각 트랜지스터의 게이트 단자는 제2 S/H 회로(230)의 출력 단자와 접속되어 있고, 제2 S/H 회로(230)로부터 출력되는 전압 출력이 입력한다. 또, 차동 앰프의 반전 입력 단자와 출력 단자와의 사이에는 저항기가 설치되고, 차동 앰프의 비반전 입력 단자는 접지되어 있다. 제2 최대값 검출 회로(240)에서는 제2 S/H 회로(230) 각각으로부터 출력되는 전압 출력의 최대값에 대응하는 최대 전압 출력 Vmax2가 제2 레벨 시프트 회로(270)에 출력된다.
제2 레벨 시프트 회로(270)는 제2 S/H 회로(230) 각각으로부터 순차적으로 출력되는 전압 출력 Vout의 레벨을 시프트한다. 제2 레벨 시프트 회로(270)는 도 14에 도시된 제1 레벨 시프트 회로(170)와 동일한 구성을 갖고, 저항기 및 차동 앰프를 구비한다. 이 제2 레벨 시프트 회로(270)에서는 제2 S/H 회로(230) 각각으로부터 제2 스위치 소자(260)를 통하여 순차적으로 출력된 전압 출력 Vout으로부터 전압 출력(Vmax2－Vshift2)을 뺀 전압 출력 VADIN2(=Vout－Vmax2＋Vshift2)가 제2 A/D 변환 회로(280)에 출력된다. 이로 인해, 제2 S/H 회로(230) 각각으로부터 순차적으로 출력된 전압 출력 Vout의 값이 전압 출력(Vmax2－Vshift2)에 대응한 소정의 값만큼 빼져서 시프트하는 것으로 된다.
이상으로부터, 제2 최대값 검출 회로(240)에서 검출된 최대값(Vmax2)으로부터 해당 최대값(Vmax2)보다 소정값(Vshift2) 작은 값까지의 범위가 도 19에 도시된 바와 같이, A/D 변환 범위 ADR2로서 설정되는 것으로 된다. 또한, 상기 시프트 전압 출력 Vshift2의 값은 최대값(최대 전압 출력 Vmax2)보다 작은 값이다. 또, 본 광검출 장치(1)는 스폿광을 조사하는 광원과 함께 이용됨으로써 스폿광의 광강도는 미리 알게 되고, 제2 최대값 검출 회로(240)에서 검출되는 최대값은 예측할 수 있다. 따라서, 상기 시프트 전압 출력 Vshift2의 값도 최대값보다 작은 값으로 미리 설정할 수 있다.
제2 A/D 변환 회로(280)는 제2 레벨 시프트 회로(270)로부터 출력된 전압 출력 VADIN2(아날로그값)를 순차적으로 입력하고, 그 전압 출력 VADIN2를 디지털값으로 변환하고, 그 디지털값을 출력한다. 이 디지털값은 도 20에 도시된 바와 같이, 제1 방향에서의 휘도 프로파일(디지털 데이터)을 나타내는 출력으로 된다. 또한, 제2 A/D 변환 회로(280)의 A/D 변환 범위는 0에서부터 시프트 전압 출력 Vshift2까지의 전압 범위로 된다.
이상과 같이, 본 실시형태의 광검출 장치(1)에 있어서는 하나의 화소 11mn에 입사한 광은 해당 화소 11mn을 구성하는 복수의 광감응 부분 12mn, 13mn 각각에, 광강도에 따른 전류가 광감응 부분 12mn, 13mn마다 출력된다. 그리고, 일방의 광감응 부분 12mn끼리가 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소 1111~111N, 1121~112N,ㆍㆍㆍ, 11M1~11MN에 걸쳐서 전기적으로 접속되어 있으므로, 일방의 광감응 부분 12mn으로부터 출력된 전류 출력은 제1 방향으로 보내진다. 또, 타방의 광감응 부분 13mn끼리가 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소 1111~11M1, 1112~11M2,ㆍㆍㆍ, 111N~11MN에 걸쳐서 전기적으로 접속되어 있으므로, 타방의 광감응 부분 13mn으로부터 출력된 전류 출력은 제2 방향으로 보내진다. 이와 같이, 일방의 광감응 부분 12mn으로부터 출력된 전류 출력은 제1 방향으로 보내지는 동시에, 타방의 광감응 부분 13mn으로부터 출력된 전류 출력은 제2 방향으로 보내짐으로써, 제1 방향에서의 휘도 프로파일과 제2 방향에서의 휘도 프로파일을 각각 독립하여 얻는 것이 가능하게 된다. 그 결과, 1 화소에 복수의 광감응 부분 12mn, 13mn을 배설한다고 하는 극히 간소한 구성으로 입사한 광의 2차원 위치를 고속으로 검출할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서, 각 광감응 부분 12mn, 13mn은 반도체 기판(40) 부분과 제2 도전형 반도체 영역(41, 42)을 포함하고, 제2 도전형 반도체 영역(41, 42)은 광입사 방향에서 보아 거의 삼각 형상을 나타내고 있고, 1 화소에 있어서 서로 한 변이 인접하여 형성되어 있다. 이로 인해, 복수의 광감응 부분 12mn, 13mn을 1 화소내에 배설할 때에, 각 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42))의 면적이 감소하는 것을 억제할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서, 제2 도전형 반도체 영역(41, 42)은 광입사 방향에서 보아 거의 장방 형상을 나타내고 있고, 1 화소에 있어서 긴 변이 인접하여 형성되어 있다. 이로 인해, 복수의 광감응 부분 12mn, 13mn을 1 화소 내에 배설할 때에, 각 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42))의 면적이 감소하는 것을 억제할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서, 제2 도전형 반도체 영역(41, 42)은 광입사 방향에서 보아 4각형 이상의 다각 형상을 나타내고 있고, 1 화소에 있어서 한 변이 인접하여 형성되어 있다. 이로 인해, 복수의 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42))을 1 화소내에 배설할 때에, 각 광감응 부분 12mn, 13mn의 면적이 감소하는 것을 억제할 수 있다. 또, 각 광감응 부분 12mn, 13mn의 면적에 대한 주위 길이는 줄게 되고, 단위 면적당으로 환산한 암(暗)전류가 저감된다. 또한, 4각형 이상의 다각 형상으로 하여 마름모 형상을 채용해도 된다.
또, 본 실시형태의 광검출 장치(1)에 있어서, 제2 도전형 반도체 영역(41, 42)은 1 화소에 있어서 제1 방향과 제2 방향으로 교차하는 제3 방향으로 병설되어 있다. 이로 인해, 일방의 광감응 부분 12mn군 및 타방의 광감응 부분 13mn군에 있어서, 각 광감응 부분 12mn, 13mn군의 중심 부분에 대응하는 광감응 부분 12mn, 13mn이 집중하게 되어서, 해상도를 향상시킬 수 있다.
또, 제2 도전형 반도체 영역(41, 42)은 광입사 방향에서 보아 벌집 형상으로 배열되어 있다. 이로 인해, 복수의 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42))을 1 화소내에 배설할 때에, 각 광감응 부분 12mn, 13mn의 면적이 감소하는 것을 보다 한층 억제할 수 있다. 또, 기하학적 대칭성이 높고, 제2 도전형 반도체 영역(41, 42)(광감응 부분 12mn, 13mn)을 형성하기 위하여 이용하는 마스크가 위치를 벗어나는 것에 의한 불균일성을 억제할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서는 제1 배선(44)이 화소 11mn 사이를 제1 방향으로 늘어나서 설치되어 있고, 제2 배선(47)이 화소 11mn 사이를 제2 방향으로 늘어나서 설치되어 있다. 이로 인해, 각각의 배선(44, 47)에 의해 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42))으로의 광 입사를 방해받는 일 없이, 검출 감도의 저하를 억제할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서는 제1 최대값 검출 회로(140)에 의해 검출된 최대값(최대 전압 출력 Vmax1)으로부터 해당 최대값보다 소정값(시프트 전압 출력 Vshift1) 작은 값까지의 범위가 A/D 변환 범위로 되고, 제1 S/H 회로(130)(제1 적분 회로(110)) 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최대값보다 소정값(시프트 전압 출력 Vshift1) 작은 값보다 작은 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 광감응 영역(10)에 배경광이 입사한 경우에도, 배경광 성분을 제거한 상태에서, 일방의 광감응 부분 12mn으로부터의 전류 출력을 A/D 변환할 수 있다. 또, 제2 최대값 검출 회로(240)에 의해 검출된 최대값(최대 전압 출력 Vmax2)으로부터 해당 최대값보다 소정값(시프트 전압 출력 Vshift2) 작은 값까지의 범위가 A/D 변환 범위로 설정되고, 제2 S/H 회로(230)(제2 적분 회로(210)) 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최대값보다 소정값(시프트 전압 출력 Vshift2) 작은 값보다 작은 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 배경광 성분을 제거한 상태에서, 타방의 광감응 부분 13mn으로부터의 전류 출력을 A/D 변환할 수 있다. 이러한 결과, 입사한 광의 2차원 위치를 적은 계산량으로 상당히 양호한 정밀도로 검출할 수 있다.
또, 본 실시형태의 광검출 장치(1)에 있어서는 제1 최대값 검출 회로(140)에 의해 검출된 최대값(최대 전압 출력 Vmax1)으로부터 소정값(시프트 전압 출력 Vshift1)을 빼서 구한 전압 출력(Vmax1－Vshift1)을 제1 S/H 회로(130)(제1 적분 회로(110)) 각각으로부터 순차적으로 출력되는 전압 출력 Hout으로부터 뺀 전압 출력 VADIN1을 제1 A/D 변환 회로(180)에 출력하는 제1 레벨 시프트 회로(170)와, 제2 최대값 검출 회로(240)에 의해 검출된 최대값(최대 전압 출력 Vmax2)으로부터 소정값(시프트 전압 출력 Vshift2)을 빼서 구한 전압 출력(Vmax2－Vshift2)을 제2 S/H 회로(230)(제2 적분 회로(210)) 각각으로부터 순차적으로 출력되는 전압 출력 Hout으로부터 뺀 전압 출력 VADIN2를 제2 A/D 변환 회로(280)에 출력하는 제2 레벨 시프트 회로(270)를 갖고 있다. 이로 인해, 상기 A/D 변환 범위를 간이하고 확실하게 설정할 수 있다.
또, 각 광감응 부분 12mn, 13mn군에 대응하여 제1 적분 회로(110) 및 제2 적분 회로(210)가 설치되어 있으므로, 각 광감응 부분 12mn, 13mn군으로부터 동일한 타이밍으로 전하를 축적할 수 있고, 그러한 전하량을 전압 출력으로 변환할 수 있다.
이러한 결과, 제1 방향에서의 휘도 프로파일과 제2 방향에서의 휘도 프로파일을 고정밀도로, 또 고속으로 얻을 수 있다. 또한, 상술한 제1 및 제2 적분 회로(110, 210), 제1 및 제2 타이밍 제어 회로(120, 220), 제1 및 제2 S/H 회로(130, 230), 제1 및 제2 최대값 검출 회로(140, 240), 제1 및 제2 시프트 레지스터(150, 250), 제1 및 제2 스위치 소자(160, 260), 제1 및 제2 A/D 변환 회로(180, 280) 등의 동작에 대해서는 본 출원인에 의한 일본 특개 2001－36128호 공보 등에 나타나고 있다.
예를 들면, 광감응 영역(10)의 화소 11mn을 7.8㎛ 피치, 제1 방향 256 채널 및 제2 방향 256 채널로 하고, 이 광감응 영역(10)에 φ50㎛의 스폿광이 입사한 경우에는 스폿광이 입사하는 광감응 부분군은 7 채널 정도이며, 스폿광이 입사하지 않는 광감응 부분군은 249 채널 정도로 된다. 스폿광이 입사하지 않는 화소에는 스폿광보다 광강도는 낮지만, 형광등이나 태양 등으로부터의 광이 배경광으로서 입사할 우려가 있고, 스폿광의 입사 위치의 검출 정밀도에 악영향을 주게 된다. 그러나, 광검출 장치(1)에서는 상술한 바와 같이 배경광 성분을 제거할 수 있으므로, 스폿광의 입사 위치의 검출 정밀도를 높일 수 있다.
특히, 광검출 장치(1)는 스폿광의 중심 위치를 연산하는 경우에 유효하다. 이것은 스폿광의 중심 위치를 연산하는 경우, 각 화소로부터의 출력(제1 및 제2 S/H 회로(130, 230)(제1 및 제2 적분 회로(110, 210)) 각각으로부터 출력되는 전압 출력)의 최대값 부근의 데이터만이 필요하게 되기 때문이다.
계속하여, 도 21 및 도 22에 근거하여, 제1 신호 처리 회로 및 제2 신호 처리 회로의 변형예의 구성에 대하여 설명한다. 도 21은 제1 신호 처리 회로의 변형예를 나타내는 개략 구성도이고, 도 22는 제2 신호 처리 회로의 변형예를 나타내는 개략 구성도이다. 도 21에 도시된 제1 신호 처리 회로(320)는 제1 반전 회로를 갖고 있는 점에서 상기 제1 신호 처리 회로(20)와 상위하다. 또, 도 22에 도시된 제2 신호 처리 회로(330)는 제2 반전 회로를 갖고 있는 점에서 상기 제2 신호 처리 회로(30)와 상위하다.
제1 신호 처리 회로(320)는 도 21에 도시된 바와 같이, 제1 적분 회로(110)와, 제1 타이밍 제어 회로(120)와, 제1 S/H 회로(130)와, 제1 최대값 검출 회로(140)와, 제1 시프트 레지스터(150)와, 제1 스위치 소자(160)와, 제1 레벨 시프트 회로(170)와, 제1 A/D 변환 회로(180)와, 제1 반전 회로(190)를 갖고 있다.
제1 반전 회로(190)는 각 제1 S/H 회로(130)의 후단에 설치되고, 각 제1 S/H 회로(130)로부터 출력된 전압 출력을 반전하여 출력하고, 제1 최대값 검출 회로(140) 및 제1 스위치 소자(160)에 입력하고 있다. 이로 인해, 제1 최대값 검출 회로(140)는 각 제1 S/H 회로(130)로부터 출력된 전압 출력의 최소값을 검출하는 최 소값 검출 회로로서 기능하게 된다. 또, 제1 A/D 변환 회로(180)에서는 제1 최대값 검출 회로(140)에서 검출된 최대값(Vmax1)으로부터 해당 최대값(Vmax1)보다 소정값(Vshift1) 작은 값까지의 범위, 즉 각 제1 S/H 회로(130)(제1 적분 회로(110))로부터 출력된 전압 출력의 최소값으로부터 해당 최소값보다 소정값(Vshift1) 큰 값까지의 범위가 A/D 변환 범위로 설정되게 된다.
제2 신호 처리 회로(330)는 도 22에 도시된 바와 같이, 제2 적분 회로(210)와, 제2 타이밍 제어 회로(220)와, 제2 S/H 회로(230)와, 제2 최대값 검출 회로(240)와, 제2 시프트 레지스터(250)와, 제2 스위치 소자(260)와, 제2 레벨 시프트 회로(270)와, 제2 A/D 변환 회로(280)와, 제2 반전 회로(290)를 갖고 있다.
제2 반전 회로(290)은 각 제2 S/H 회로(230)의 후단에 설치되고, 각 제2 S/H 회로(230)로부터 출력된 전압 출력을 반전하여 출력하고, 제2 최대값 검출 회로(240) 및 제2 스위치 소자(260)에 입력하고 있다. 이로 인해, 제2 최대값 검출 회로(240)는 각 제2 S/H 회로(230)로부터 출력된 전압 출력의 최소값을 검출하는 최소값 검출 회로로서 기능하게 된다. 또, 제2 A/D 변환 회로(280)에서는 제2 최대값 검출 회로(240)에서 검출된 최대값(Vmax2)으로부터 해당 최대값(Vmax2)보다 소정값(Vshift2) 작은 값까지의 범위, 즉 각 제2 S/H 회로(230)(제2 적분 회로(210))로부터 출력된 전압 출력의 최소값으로부터 해당 최소값보다 소정값(Vshift2) 큰 값까지의 범위가 A/D 변환 범위로 설정되는 것으로 된다.
이상과 같이, 본 변형예에 있어서는 제1 최대값 검출 회로(140)에서 검출된 최대값(Vmax1)으로부터 해당 최대값(Vmax1)보다 소정값(Vshift1) 작은 값까지의 범위, 즉 각 제1 S/H 회로(130)(제1 적분 회로(110))로부터 출력된 전압 출력의 최소값으로부터 해당 최소값보다 소정값(Vshift1) 큰 값까지의 범위가 A/D 변환 범위로 되고, 제1 S/H 회로(130)(제1 적분 회로(110)) 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최소값보다 소정값(Vshift1) 큰 값보다 큰 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 광감응 영역(10)에 주목해야 할 점보다 밝은 배경광이 입사한 경우에도, 주목해야 할 점보다 밝은 배경광 성분을 제거한 상태에서, 일방의 광감응 부분 12mn으로부터의 전류 출력을 A/D 변환할 수 있다. 또, 제2 최대값 검출 회로(240)에서 검출된 최대값(Vmax2)으로부터 해당 최대값(Vmax2)보다 소정값(Vshift2) 작은 값까지의 범위, 즉 각 제2 S/H 회로(230)(제2 적분 회로(210))로부터 출력된 전압 출력의 최소값으로부터 해당 최소값보다 소정값(Vshift2) 큰 값까지의 범위가 A/D 변환 범위로 되고, 제2 적분 회로 각각으로부터 출력되는 전압 출력이 상기 A/D 변환 범위에 있어서 디지털값으로 변환되므로, 상기 최소값보다 소정값(Vshift2) 큰 값보다 큰 전압 출력은 「0」으로 변환되는 것으로 된다. 이로 인해, 주목해야 할 점보다 밝은 배경광 성분을 제거한 상태에서, 타방의 광감응 부분 13mn으로부터의 전류 출력을 A/D 변환할 수 있다. 이 러한 결과, 입사한 광의 2차원 위치를 상당히 양호한 정밀도로 검출할 수 있다.
또한, 상기 변형예의 광검출 장치는 반사율이 다른 개소의 위치 검출, 예를 들면 흰 피사체에 붙어 있는 검은 점의 위치 검출 등에 이용할 수 있다.
다음에, 도 23에 근거하여, 상기 실시형태의 광검출 장치(1)를 반사광의 위치 검출 시스템에 이용한 예를 설명한다.
위치 검출 시스템 PS1을 도 23에 나타낸다. 위치 검출 시스템 PS1은 표시부(410) 및 광검출부(420)를 갖는 게임 본체(400)와, 총을 본뜬 컨트롤러형 발광 장치(430)를 구비한다. 표시부(410)에는 게임의 내용인 애니메이션 화상 등이 출력된다. 위치 검출 시스템 PS1은 예를 들면, 사용자 UR이 총을 본뜬 조작 입력 장치로서의 컨트롤러형 발광 장치(430)를 이용하여 표시부(410)에 표시되는 화상에 향하여 조준을 정하고 사격을 하는 게임 장치를 구성하고 있다.
컨트롤러형 발광 장치(430)는 발광 소자로서 LED 등을 갖춘 것이며, 사용자 UR에 의하여 게임 본체(400)의 표시부(410)에 대향될 때에, 표시부(410)(표시되어 있는 화상)을 향해서 스폿광 SL1을 출사한다. 컨트롤러형 발광 장치(430)로부터 출사하여 표시부(410)에 조사된 스폿광 SL1은 해당 표시부(410)에 반사하고, 그 반사광 SL2가 광검출부(420)에 입사한다. 광검출부(420)는 스폿광의 반사광 SL2의 입사 위치(2차원 위치)를 검출한다. 이로 인해, 컨트롤러형 발광 장치(430)가 향하고 있는 방향을 얻을 수 있다.
광검출부(420)는 상기 광검출 장치(1)를 이용한 것이며, 도 24에 나타나는 구성을 갖고 있다. 광검출부(420)는 IC 칩(421)을 갖고 있고, 이 IC 칩(421)에 광 감응 영역(10), 제1 적분 회로(110), 제1 S/H 회로(130), 제1 최대값 검출 회로(140), 제1 시프트 레지스터(150), 제1 스위치 소자(160), 제1 레벨 시프트 회로(170), 제1 A/D 변환 회로(180), 제2 적분 회로(210), 제2 S/H 회로(230), 제2 최대값 검출 회로(240), 제2 시프트 레지스터(250), 제2 스위치 소자(260), 제2 레벨 시프트 회로(270), 제2 A/D 변환 회로(280) 및 타이밍 제어 회로(422)가 형성되어 있다. 타이밍 제어 회로(422)는 제1 타이밍 제어 회로(120) 및 제2 타이밍 제어 회로(220)를 포함하고 있다. 또, IC 칩(421)에는 해당 IC칩(421)에 신호 등을 입출력하기 위한 전극 퍼트(423)도 형성되어 있다. 광검출부(420)는 컨트롤러형 발광 장치(430)로부터 조사되는 스폿광의 반사광 SL2의 광감응 영역(10)에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일을 연산 처리하여 출력한다.
다음에, 도 25에 근거하여, 상기 실시형태의 광검출 장치(1)를 직접광의 위치 검출 시스템에 이용한 예를 설명한다.
위치 검출 시스템 PS2를 도 25에 나타낸다. 위치 검출 시스템 PS2는 레이저 프린터에 편성된 것이며, 반도체 레이저(504)로부터 소정의 지향성으로 발산하도록 출력된 레이저 빔은 코리메이트 광학계(512)에 의하여 평행한 레이저 빔으로 변환되고, 실린더 렌즈(513)를 통하여 회전 다면경(다각형(polygon) 스캐너)(514)상에 집광한다. 회전 다면경(편향 장치)(514)에 의하여 편향되도록 반사된 레이저 빔은 렌즈(515)에 의하여 이동 속도 보정을 행하고, 실린더 렌즈(516)를 통하여 감광 드럼(517)상에 집광한다. 레이저 빔의 주(主) 주사선(중심 기준선) 상에 포토 센서 PD가 배치되어 있고, 레이저 빔을 모니터한다. 이 포토 센서 PD는 상술한 상기 광 검출 장치(1)이며, 반도체 레이저(504)로부터 조사되는 레이저 빔의 직접광의 광감응 영역(10)에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일을 연산 처리하여 출력한다.
포토 센서 PD의 출력은 타이밍 제어 회로(523)에 입력된다. 타이밍 제어 회로(523)에는 화상 신호가 입력 신호로서 입력되어 있고, 반도체 레이저(504)의 발광을 화상 신호에 대응시켜서 제어한다. 또한, 타이밍 제어 회로(523)는 감광 드럼(517)의 회전 속도도 제어하고 있다.
본 실시형태의 광검출 장치(1)는 상기 반사광 또는 직접광의 위치 검출 시스템 이외에도, 반사율이 다른 개소의 위치 검출 시스템에 이용할 수 있다. 예를 들면, 일본 특개 2001－134034호 공보나 일본 특개 2002－221840호 공보에 개시된 컬러 레지스트레이션의 검지(檢知) 장치에 있어서 패턴 검출기(수광 센서)에 이용할 수 있다.
본 발명은 전술한 실시형태로 한정되는 것은 아니다. 예를 들면, 시프트 레지스터를 이용하는 대신에, 각 광감응 부분 12mn, 13mn(제2 도전형 반도체 영역(41, 42)을 균일한 저항선으로 접속하고, 광의 입사에 수반하여 발생한 전하를 저항선에 유입한 위치와 해당 저항선 각각의 단부와의 거리에 반비례하도록 저항 분할하여 저항선의 단부로부터 취출하고, 해당 단부로부터의 전류 출력에 근거하여 광의 입사 위치를 구하도록 해도 된다.
또, 전술한 실시형태에 있어서는 1 화소를 복수의 광감응 부분으로 구성하고 있으나, 1 화소를 하나의 광감응 부분으로 구성해도 된다. 예를 들면, 도 26에 도시된 바와 같이, 광감응 영역(10)은 제1 방향에 걸쳐서 서로 전기적으로 접속되는 복수의 제1광감응 부분 12mn과 제2 방향에 걸쳐서 서로 전기적으로 접속되는 복수의 제2 광감응 부분 13mn을 포함하고, 복수의 제1 광감응 부분 12mn과 복수의 제2 광감응 부분 13mn과는 2차원적으로 혼재한 상태에서 동일한 면내에서 배열해도 된다. 이 경우, 제1 광감응 부분 12mn과 제2 광감응 부분 13mn과는 체크무늬 형상으로 배열하고 있고, 제1 광감응 부분 12mn과 제2 광감응 부분 13mn과는 제1 방향 및 제2 방향에 있어서 교대로 배열하고 있다. 또한, 체크무늬 형상으로 배열하는 대신에, 도 8에 나타나는 벌집 형상으로 배열해도 된다.
또, 제1 및 2 레벨 시프트 회로(120, 270) 각각 입력되는 시프트 전압 출력 Vshift1, Vshift2는 동일한 값으로 해도 좋고, 또 다른 값이어도 된다.
본 발명의 광검출 장치는 반사광 또는 직접광의 입사 위치 검출 시스템에 이용할 수 있다.

Claims (6)

  1. 화소가 2차원 배열된 광감응 영역을 갖는 광검출 장치로서,
    각각 입사한 광의 강도에 따른 전류를 출력하는 복수의 광감응 부분을 동일한 면내에서 인접하여 배설(配設)함으로써 1 화소가 구성되고,
    상기 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 일방(一方)의 광감응 부분끼리가 전기적으로 접속되고,
    상기 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 타방(他方)의 광감응 부분끼리가 전기적으로 접속되어 있고,
    상기 제1 방향으로 배열된 상기 복수의 화소 사이에 있어서 전기적으로 접속된 일방의 광감응 부분군에 대응하여 설치되고, 대응하는 일방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하여 전압 출력을 출력하는 제1 적분 회로(110)와,
    상기 제1 적분 회로(110) 각각으로부터 출력되는 전압 출력의 최대값을 검출하는 제1 최대값 검출 회로(140)와,
    상기 제1 최대값 검출 회로(140)에 의해 검출된 상기 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위를 A/D 변환 범위로 하고, 상기 제1 적분 회로 각각(110)으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제1 A/D 변환 회로(180)와,
    상기 제2 방향으로 배열된 상기 복수의 화소 사이에 있어서 전기적으로 접속된 타방의 광감응 부분군에 대응하여 설치되고, 대응하는 타방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하여 전압 출력을 출력하는 제2 적분 회로(210)와,
    상기 제2 적분 회로(210) 각각으로부터 출력되는 전압 출력의 최대값을 검출하는 제2 최대값 검출 회로(220)와,
    상기 제2 최대값 검출 회로(220)에 의해 검출된 상기 최대값으로부터 해당 최대값보다 미리 결정된 값만큼 작은 값까지의 범위를 A/D 변환 범위로 하고, 상기 제2 적분 회로 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제2 A/D 변환 회로(280)를 갖는 것을 특징으로 하는 광검출 장치.
  2. 제1항에 있어서,
    상기 제1 최대값 검출 회로(140)에 의해 검출된 상기 최대값으로부터 상기 미리 결정된 값을 빼서 구한 전압 출력을, 상기 제1 적분 회로(110) 각각으로부터 출력되는 전압 출력으로부터 빼서 상기 제1 A/D 변환 회로에 출력하는 제1 레벨 시프트 회로(170)와,
    상기 제2 최대값 검출 회로(220)에 의해 검출된 상기 최대값으로부터 상기 미리 결정된 값을 빼서 구한 전압 출력을, 상기 제2 적분 회로 각각(210)으로부터 출력되는 전압 출력으로부터 빼서 상기 제2 A/D 변환 회로(280)에 출력하는 제2 레벨 시프트 회로(270)를 추가로 갖는 것을 특징으로 하는 광검출 장치.
  3. 화소가 2차원 배열된 광감응 영역을 갖는 광검출 장치로서,
    각각 입사한 광의 강도에 따른 전류를 출력하는 복수의 광감응 부분을 동일한 면내에서 인접하여 배설함으로써 1 화소가 구성되고,
    상기 2차원 배열에 있어서 제1 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 일방의 광감응 부분끼리가 전기적으로 접속되고,
    상기 2차원 배열에 있어서 제2 방향으로 배열된 복수의 화소에 걸쳐서, 해당 각 화소를 구성하는 복수의 광감응 부분 중 타방의 광감응 부분끼리가 전기적으로 접속되어 있으며,
    상기 제1 방향으로 배열된 상기 복수의 화소 사이에 있어서 전기적으로 접속된 일방의 광감응 부분군에 대응하여 설치되고, 대응하는 일방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하여 전압 출력을 출력하는 제1 적분 회로(110)와,
    상기 제1 적분 회로(110) 각각으로부터 출력되는 전압 출력의 최소값을 검출하는 제1 최소값 검출 회로(140)와,
    상기 제1 최소값 검출 회로(140)에 의해 검출된 상기 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위를 A/D 변환 범위로 하고, 상기 제1 적분 회로(110) 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제1 A/D 변환 회로(180)와,
    상기 제2 방향으로 배열된 상기 복수의 화소 사이에 있어서 전기적으로 접속된 타방의 광감응 부분군에 대응하여 설치되고, 대응하는 타방의 광감응 부분군으로부터의 전류 출력을 전압 출력으로 변환하여 전압 출력을 출력하는 제2 적분 회로(210)와,
    상기 제2 적분 회로(210) 각각으로부터 출력되는 전압 출력의 최소값을 검출하는 제2 최소값 검출 회로(240)와,
    상기 제2 최소값 검출 회로(240)에 의해 검출된 상기 최소값으로부터 해당 최소값보다 미리 결정된 값만큼 큰 값까지의 범위를 A/D 변환 범위로 하고, 상기 제2 적분 회로(210) 각각으로부터 출력되는 전압 출력을 상기 A/D 변환 범위에 있어서 디지털값으로 변환하여 그 디지털값을 출력하는 제2 A/D 변환 회로(280)를 갖는 것을 특징으로 하는 광검출 장치.
  4. 제1항 또는 제3항에 있어서,
    대상물에 광을 조사하는 광원과 함께 이용되고, 상기 광원으로부터 조사되는 광에 관한 정보를 연산 처리하는 것을 특징으로 하는 광검출 장치.
  5. 제4항에 있어서,
    상기 광에 관한 정보가 상기 광원으로부터 조사되는 상기 광의 반사광의 상기 2차원 배열에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일인 것을 특징으 로 하는 광검출 장치.
  6. 제4항에 있어서,
    상기 광에 관한 정보가 상기 광원으로부터 조사되는 상기 광의 직접광의 상기 2차원 배열에 있어서 제1 방향 및 제2 방향에서의 휘도 프로파일인 것을 특징으로 하는 광검출 장치.
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