WO2004062274A1 - 固体撮像装置 - Google Patents

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WO2004062274A1
WO2004062274A1 PCT/JP2003/016550 JP0316550W WO2004062274A1 WO 2004062274 A1 WO2004062274 A1 WO 2004062274A1 JP 0316550 W JP0316550 W JP 0316550W WO 2004062274 A1 WO2004062274 A1 WO 2004062274A1
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state imaging
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Takashi Watanabe
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Sharp Kabushiki Kaisha
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    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device generally called as an image sensor.
  • an amplification type solid-state imaging device that has an amplifying function for each pixel and reads it out by a scanning circuit, in particular, a CMO (Complementary Metal Oxide Semiconductor) type driving circuit and signal processing circuit around the pixel line.
  • Type image sensors are widely used.
  • the CMO S type image sensor it is necessary to form a photoelectric conversion unit, an amplification unit, a pixel selection unit, and the like in one pixel, and usually a photoelectric composed of a photodiode (hereinafter sometimes abbreviated as PD).
  • PD photodiode
  • Tr MOS transistors
  • Figure 1 shows the configuration of one pixel in the case of PD + 3 Tr system in OA. Wherein one photodiode, 3 detection node, 4 reset unit consisting of MO S transistor, 5 power supply voltage V D is applied at the drain.
  • Reference numeral 6 denotes an amplifying unit made up of MOS transistors
  • 7 denotes a pixel selection unit made up of MOS transistors
  • 8 denotes a signal line
  • ⁇ R s denotes a reset clock
  • ⁇ 3 denotes a pixel selection clock.
  • Figure 10 0 shows the operation of Figure 1 OA in potentiore.
  • FIGs. 1 1 A and 1 IB in order to increase the dynamic range of the incident light, a method has been proposed in which the photocurrent is logarithmically compressed and read.
  • Figure 11A shows this example with a circuit configuration with one pixel.
  • 1 is a photodiode
  • 3 is a detection node
  • 4 is a logarithmic compression transistor
  • 5 is a drain
  • the power supply voltage V D is applied.
  • FIG. 6 is an amplifying unit
  • 7 is a pixel selecting unit
  • 8 is a signal line
  • ⁇ 3 is a pixel selecting clock
  • V D is a power supply voltage.
  • the major difference from the case of Fig. 10A is that a DC (direct current) potential V D is applied to the gate of transistor 4 and the logarithmic compression is performed without performing a reset operation. This operation will be described below.
  • Fig. 11B shows the operation of transistor 4 in Fig. 11A in terms of a potential relationship.
  • the gate voltage of transistor 4 is fixed at DC potential V D , so the potential is constant: ⁇ (H).
  • the transistor 4 performs a weak inversion operation, that is, an operation in which the subthreshold current Isubth flows. Since the source potential V s is changed to sub Suretsushorudo current Isubth equals to the photocurrent Ip, after all, source over the ground potential V s is proportional to log (Ip), i.e. a value obtained by the photocurrent logarithmic transformation. This makes it possible to respond over a very wide range of incident light, and to achieve a very wide dynamic range.
  • the logarithmic conversion type image sensor shown in Fig. 1 1 A and 1 IB is a device that detects the steady state in which photocurrent and subthreshold current are balanced. In low incident light quantity, it is shown in Fig. 10 A and 1 OB.
  • the method of increasing the signal charge by increasing the accumulation time like the accumulation type image sensor cannot be used.
  • the lower limit value Itnin of the photocurrent that can be logarithmically converted is restricted by the photodiode current, an increase in dark current due to a rise in temperature causes a significant decrease in low-light sensitivity. For these reasons, the low-light sensitivity of a logarithmic conversion image sensor is usually inferior to that of a storage imager.
  • FIG. 12 A shows the configuration of one pixel.
  • 1 is a photodiode
  • 3 is a detection node
  • 4 is a reset unit
  • 5 is a drain
  • the power supply voltage V D is applied.
  • Reference numeral 6 denotes an amplification unit
  • 7 denotes a pixel selection unit
  • 8 denotes a signal line
  • ⁇ s denotes a pixel selection clock.
  • a power source voltage V D and a voltage V H sufficiently higher than the power source voltage V D are alternately applied to the gate V G of the reset unit 4 through a switch 9 at a constant cycle.
  • the operation of Fig. 1 2A is shown by potential in Fig. 1 2B, and by timing in Fig. 1 2C.
  • FIGS. 1A, 1 2 B, and 1 2 C first, in the period T 2 , the voltage V H is applied to the gate V G of the reset unit 4 by the switch 9.
  • the potential ⁇ ( ⁇ ⁇ ) under the gate of the reset unit 4 becomes deeper than the power supply voltage V D , and the potential of the detection node 3 is reset to the power supply voltage V D.
  • the supply voltage is applied to V D to the gate V G of the reset unit 4 by switch 9 in the period 1 ⁇ .
  • the potential G (V D ) under the gate of the reset unit 4 becomes shallower than the power supply voltage V D , and the potential of the detection node 3 is in a floating state.
  • the amount of decrease is proportional to the incident light intensity and the accumulation period. Therefore, in the accumulation for a certain period, the change amount ⁇ Vs 1 of the potential V s of the detection node 3 is proportional to the incident light intensity.
  • the potential V s of the detection node 3 is a certain potential value ⁇ .
  • the reset unit 4 performs a weak inversion operation, that is, an operation in which the subthreshold current Isubth flows.
  • the potential V s of the detection node 3 is the above value ⁇ so that the subthreshold current Isubth becomes equal to the photocurrent Ip. Since changes to the change in AV S 2 from, eventually, the value AV S 2 is proportional to log (Ip), a value of immediate Chi photocurrent log transformed.
  • an object of the present invention is to provide a solid-state imaging device that can solve various problems as described above and achieve both a wide dynamic range and high low-light sensitivity.
  • a photodiode and a first transistor are provided in series between the ground and the drain, and a signal corresponding to a current or a charge generated in the photodiode in response to light input is transmitted to the photodiode.
  • a signal corresponding to a current or a charge generated in the photodiode in response to light input is transmitted to the photodiode.
  • a solid-state imaging device comprising a control unit that alternately and repeatedly performs a linear operation period for obtaining a photoelectric conversion signal
  • first level and second level are set to a level where the signal charge potential becomes deeper and shallower, respectively, just below the gate of the first transistor. Just do it.
  • first level and second level correspond to high level and low level respectively.
  • the linear operation period in which the gate potential is set to the second level and a linear photoelectric conversion signal is obtained is alternately repeated.
  • a photoelectric conversion signal logarithmically converted can be obtained at the detection node. Therefore, a logarithmic signal with a wide dynamic range is output by extracting the signal from the detection node and transferring it.
  • a linear photoelectric conversion signal can be obtained at the detection node. Therefore, by extracting the signal from the detection node and transferring it, a linear signal with low illuminance and high sensitivity is output. Therefore, according to this solid-state imaging device, both a wide dynamic range and high low illuminance sensitivity can be achieved.
  • the photo diode and the detection node are connected with force S. That is, one terminal of the photodiode and the detection node may be short-circuited.
  • a second transistor is connected between the photodiode and the detection node.
  • the second transistor since the second transistor is connected between the photodiode and the detection node, the capacitance of the detection node can be reduced, and the charge-voltage conversion during the rare type operation period. Efficiency can be increased.
  • the photodiode has a buried channel structure.
  • the photodiode since the photodiode has a buried channel structure, the dark current generated in the photodiode can be greatly reduced. Therefore, the lower limit of the photoelectric current that can be logarithmically converted can be expanded during the logarithmic operation period. Also, during the linear operation period, dark current noise Can be reduced.
  • the logarithmic operation period and the linear operation period are alternately repeated every frame, and the detection node potential is read out as a linear signal immediately before the transition from the linear operation period to the logarithmic operation period.
  • Control is performed so that the detection node potential is read out as a logarithmic signal within the logarithmic operation period after a lapse of a certain period after transition to the logarithmic operation period.
  • the logarithmic operation period and the linear operation period are alternately repeated for each frame.
  • the photoelectrically converted charge starts to be accumulated in the detection node.
  • the detection node is charged most. A lot is also accumulated. If the charge is read out as a linear signal, a highly sensitive output can be obtained.
  • the charge can be read out from the detection node as a logarithmic signal within the logarithmic operation period after a certain period of time has elapsed since the transition to the logarithmic operation period.
  • a first frame memory for storing a signal read from the detection node of each pixel within the logarithmic operation period under a condition in which light is irradiated to each pixel at a uniform intensity
  • a subtracting unit that subtracts and outputs a signal recorded in the first frame memory in association with each pixel from a signal read in an arbitrary frame.
  • readout is performed from the detection node of each pixel during the logarithmic operation period ⁇ ⁇ under the condition that light is irradiated with a uniform intensity to each pixel.
  • the subtracting unit subtracts the signal recorded in the first frame memory from the signal read during the logarithmic operation period in association with each pixel and outputs the result.
  • a second frame memory that records the signal read from the detection node every time immediately before the transition from the logarithmic type operation period to the rare type operation period under the subject imaging condition, and a logarithm from the linear type operation period.
  • a subtractor for subtracting the signal recorded in the second frame memory from the signal read from the detection node immediately before the transition to the mold operation period in association with each pixel.
  • the special provision is to provide
  • FIGS. 1A and IB are two-dimensional images of an embodiment to which the solid-state imaging device of the present invention is applied. It is a figure which shows the circuit structure of the pixel used for a sensor.
  • FIGS. 1 and 1B are diagrams showing potential distributions in the logarithmic operation of the pixels shown in FIGS. 1 and 1B.
  • 3A and 38 are diagrams showing the potential distribution of the pixel shown in FIGS. 18 and 1B during a reair operation.
  • 4A, 4B, and 4C are cross-sectional views when the pixel shown in FIGS. 1A and 1B is formed on a semiconductor substrate.
  • FIG. 5 is a diagram showing a circuit configuration of a two-dimensional image sensor according to an embodiment to which the solid-state imaging device of the present invention is applied.
  • FIG. 6 is a diagram showing the operation timing of the two-dimensional image sensor shown in FIG. 7A, 7B, and 7C are diagrams showing logarithmic signals and reureer signals obtained by the present invention in relation to incident light intensity.
  • 8A and 8B are diagrams showing a system for performing image signal processing in the two-dimensional image sensor of the present invention.
  • 9A, 9B, and 9C are diagrams showing other examples of operation timing in the two-dimensional image sensor of the present invention.
  • FIGS. 10A and 1OB are diagrams for explaining the operation of the pixel in the conventional linear conversion type solid-state imaging device.
  • FIGS. 11A and 11B are diagrams for explaining the operation of the pixels of the conventional logarithmic conversion type solid-state imaging device.
  • 12A, 12B, 12C, and 12D are diagrams for explaining the operation of a pixel in a solid-state imaging device that adds a conventional transformation characteristic and a logarithmic transformation characteristic.
  • FIG. 5 is a diagram showing a two-dimensional image sensor 10 according to an embodiment of the present invention in a circuit configuration with 2 ⁇ 2 pixels.
  • 11 is a pixel having a circuit configuration described later
  • 12 is a line for a reset clock applied to the first transistor
  • 13 is a line for a pixel selection clock (
  • 14 Is the line for the signal Vsig
  • 15 is the supply voltage V D.
  • the reset clock ⁇ R and the pixel selection clock ⁇ s are sequentially output in the vertical direction in units of rows by the reset scanning circuit 16 and the vertical readout scanning circuit 17, respectively.
  • the signal Vsig read from each pixel in units of rows is sequentially read out in the horizontal direction to the horizontal signal line 18 by the signal from the horizontal scanning circuit 19.
  • the signal from the horizontal signal line 18 is output as an output signal OS via the amplifier circuit 20.
  • the overall operation of the two-dimensional image sensor 10 is controlled by a CPU (Central Processing Unit) 90 as an example of a control unit.
  • a CPU Central Processing Unit
  • FIG. 1A illustrates the circuit configuration of each pixel 11 shown in FIG.
  • 1 is a photodiode
  • 3 is a detection node
  • 4 is a first transistor
  • 5 is a drain
  • a power supply voltage V D is applied.
  • 6 amplification unit comprising a MO S transistor
  • 7 pixel selection unit consisting of MO S transistor
  • phi beta represents the reset clock
  • phi 3 is pixel selection clock.
  • Photodiode 1 and first transistor 4 are provided in series between daland (ground) and drain 5. Using this pixel 11, logarithmic operation and linear operation are performed as follows.
  • Fig. 2 (b) shows the potential relationship when logarithmic operation is performed using the pixel in Fig. 1A.
  • the gate of the first transistor 4 is held at the DC level, and its potential is a constant value (H).
  • the source potential V s of the first transistor 4 becomes deeper than the constant value G (H)
  • the transistor 4 performs a weak inversion operation and a subthreshold current Isubth flows.
  • the source potential V s changes so that the subthreshold current Isubth becomes equal to the photocurrent Ip.
  • V S K 1 ⁇ log (Ip) + 2 ... (1)
  • the source potential V s is a value V s (log) obtained by logarithmically converting the photocurrent I p.
  • K 2 are constants. This makes it possible to respond over a very wide range of incident light, and to achieve a very wide dynamic range.
  • Fig. 3 (b) shows the potential relationship when linear operation is performed using the pixel in Fig. 1A.
  • a pulse ⁇ is applied to the first transistor 4.
  • the gate of the first transistor 4 is held at a high level for a sufficiently long period until signal accumulation starts, and the source potential V s is the photocurrent Ip and the suppression threshold current.
  • the value V s (log) is equal to Isubth.
  • the photocurrent I p is linearly converted.
  • ⁇ is the accumulation time
  • ⁇ is the capacity of the detection node 3 shown in FIG. 1A.
  • FIG. 1B illustrates a circuit configuration different from that of FIG. 1A of each pixel 11 shown in FIG.
  • the circuit configuration of FIG. 1B is different from that of FIG. 1A in that a second transistor 2 is interposed between the photodiode 1 and the detection node 3.
  • a DC potential ⁇ ⁇ is applied to the gate of transistor 2.
  • Fig. 2 (b) shows the potential relationship when logarithmic operation is performed using the pixels in Fig. 1 (b).
  • Photodiode 1 the photocurrent I p is generated, but since the second gut potential Trang register 2 phi tau is a DC potential, the steady state current corresponding to the second tigers Njisuta 2 in photocurrent I [rho The current of photodiode 1 is held at a constant value.
  • the potential phi kappa gate of the first transistor 4 is a DC voltage flows sub Threading Scholl de current Isubth.
  • the V s of the detection node 3 is a value obtained by logarithmically converting the photocurrent I p V s (log). This makes it possible to respond over a very wide range of incident light, and to achieve a very wide dynamic range.
  • FIG. 3B shows the potential relationship when the linear operation is performed using the pixels in Figure 1B.
  • Photodiode 1 generates photocurrent I p, but the potential ⁇ ⁇ of the gate of second transistor 2 is a DC potential, so that in a steady state, a current corresponding to photocurrent I p flows through the gate.
  • the potential of diode 1 is held constant.
  • a pulse ⁇ is applied to the gate of the first transistor 4.
  • the first transistor 4 is held at a high level for a sufficiently long period before the signal accumulation starts, and the source potential becomes a value V s (log) at which the photocurrent Ip and the subthreshold current become equal.
  • ⁇ 3 ( ⁇ ⁇ AT) / C 2 ... (3)
  • the photocurrent Ip is linearly converted.
  • ⁇ is the accumulation time and C 2 is the capacity of the detection node 3 shown in FIG. 1B.
  • FIG. 4A schematically shows a cross-sectional structure when the pixel shown in Fig. 1A is fabricated on a semiconductor substrate.
  • FIG. 4B and FIG. 4C schematically show a cross-sectional structure when the pixel of FIG. 1B is fabricated on a semiconductor substrate.
  • 101 is a semiconductor substrate
  • 102 is a pixel isolation region
  • 103 is a power sword of photodiode 1 (see FIGS. 1A and 1B)
  • 104 is a drain 5
  • 111 is a first transistor 4.
  • 105 is an independent detection node and is separated from the force sword 103 of the photodiode 1 via the second transistor 112.
  • FIGS. 4A schematically shows a cross-sectional structure when the pixel shown in Fig. 1A is fabricated on a semiconductor substrate.
  • FIG. 4B and FIG. 4C schematically shows a cross-sectional structure when the pixel of FIG. 1B is fabricated on a semiconductor substrate.
  • 101 is a semiconductor
  • photodiode 1 has a simple PN junction structure and is formed at the same time as drain 104.
  • the photodiode has a buried channel structure and is formed separately from the drain. The That is, the signal charge storage layer 106 is formed on the substrate side, and the high concentration pinning layer 107 is formed on the surface side.
  • buried channel structure photodiodes can significantly reduce the drain current compared to simple PN junction structures. This makes it possible to expand the lower limit Imin of the photocurrent that can be logarithmically converted during logarithmic operation. In addition, dark current noise can be reduced even in linear operation.
  • FIG. 6 shows the operation timing of the two-dimensional image sensor 10 shown in FIG.
  • ⁇ ⁇ (1) and ⁇ ⁇ (2) are the reset clocks in the first row and the second row
  • ⁇ 3 (1) and s (2) are the pixels in the first row and the second row.
  • the selected clock, OS represents the output signal.
  • 1 H represents one horizontal scanning period
  • IV represents one frame period. Focusing on the pixels in the first row, First, in the frame as a logarithmic operation period (shown at the left end in Fig. 6), the reset clock, that is, the gate potential ⁇ R (1) of the first transistor 4 (see Figs. 1A and 1B) is set to the high level. This is maintained and the photoelectric conversion signal logarithmically converted to the detection node 3 is obtained.
  • the gate potential ⁇ ⁇ (1) of the first transistor 4 is changed from a high level to a low level, and a transition is made to a linear type operation period. Then, by accumulating the photoelectrically converted charge in the detection node 3 only for one frame period, a linear photoelectric conversion signal is obtained at the detection node 3.
  • the pixel selection clock ⁇ 3 (1) is turned on immediately before the gate potential ⁇ R (1) changes from the high level to the full level, and the logarithmically converted photoelectric conversion signal Log (l) is output as the output signal OS. To do.
  • the output signal OS includes a logarithmically converted photoelectric conversion signal Log (1), Log (2), etc. in 1 H units, a linear photoelectric conversion signal Lin (1),
  • FIG. 7A and 7B show the logarithmically converted photoelectric conversion signal Vs (log) and the linear photoelectric conversion signal Vs (lin) obtained as the potential of the detection node 3 of the pixel. It is the figure which expressed logarithm log (Ip) on the horizontal axis.
  • the converted photoelectric conversion signal Vs (log) does not depend on the length of the readout period, which in the case of Fig. 6 is one frame period (referred to as "IV period" as appropriate).
  • the output of the linear photoelectric conversion signal Vs (lin) becomes larger as the IV period becomes longer because the IV period becomes the signal accumulation period.
  • Figure 7A corresponds to the case where the IV period is long
  • Figure 7B corresponds to the case where the IV period is short.
  • the value of Vs (log) with respect to the incident light intensity is limited by the dark current, but the upper P ⁇ value is extremely high compared to the linear photoelectric conversion signal Vs (lin).
  • the value of the linear photoelectric conversion signal Vs (lin) with respect to the incident light intensity is the form in which the signal obtained by the re-transformation is superimposed on the value of the previous logarithmic conversion photoelectric conversion signal Vs (log).
  • ⁇ Vs Vs (lin) —Vs (log).
  • Fig. 7A when the accumulation period is long, the value of A Vs is sufficiently larger than Vs (log), and Vs (lin) is a linear graph that is almost the same as A Vs.
  • Fig. 7B when the accumulation period is short as shown in Fig. 7B, the value of ⁇ Vs is lower than Vs (log) on the low incident light intensity side, and Vs (lin) is a non-linear graph that changes significantly from ⁇ Vs. It becomes.
  • FIG. 7C is a diagram showing the output signal in the image sensor according to the present invention with the logarithm log (I p) of the incident light intensity as the horizontal axis.
  • the solid line indicates the average value ⁇ O S) of the entire pixel
  • the dotted line indicates the value O S ij of a specific pixel (the address is the pixel in the i-th row and the j-th column).
  • the response of each pixel is accompanied by a specific offset variation A Vij, and the value of A Vij varies from pixel to pixel. Therefore, if the response of each pixel is used as it is as a video signal, ⁇ V ij will greatly deteriorate the image quality as a rough fixed pattern noise.
  • FIG. 8A illustrates a circuit configuration 30 for solving the problem related to the fixed pattern noise.
  • this circuit configuration 30 an analog signal of the image sensor 3 1 (same as the image sensor 10 shown in FIG.
  • the signal from the AD conversion 33 is branched, and one is directly guided to the difference circuit 37 as an example of the subtracting unit, and the other is sent through the frame memory 34 as the first frame memory to the difference circuit 37. Led to.
  • a logarithmically converted photoelectric conversion signal is output from the image sensor 31 under the condition that light is irradiated with a certain intensity (indicated as Ipi in FIG. 7C) for each pixel, The signal is recorded in the frame memory 34 in units of pixels. As a result, offset variation A Vij for each pixel is recorded in the frame memory 34.
  • the difference circuit 37 subtracts the signal recorded in the frame memory 34 from the signal read out in an arbitrary frame under the subject imaging condition in association with each pixel.
  • offset variation A Vij is canceled in all the frame signals, that is, the logarithmically converted photoelectric conversion signal OS (log) and the linear photoelectric conversion signal OS (lin), and an image signal without a fixed Zalanoze can be obtained. it can.
  • the linear photoelectric conversion signal OS (lin) in Fig. 8A has the offset variation ⁇ V ij canceled, but the logarithmic and linear characteristics are added. Yes. For this reason, if the linear characteristic value is sufficiently larger than the logarithmic characteristic value as shown in Fig. 7A, it is almost normal, and there is no problem. However, as shown in Fig. 7B, the linear characteristic value becomes smaller at some incident light levels. When the value is lower than the logarithmic characteristic value, it becomes a problem because the characteristic is not reusable Fig. 8B illustrates another circuit configuration 40 for solving the problem related to the linear characteristic. In 40, the analog signal from the image sensor 31 according to the present invention is converted into a digital signal by the AD converter 33.
  • the signal from the 80 converter 3 3 is branched into three, and the first signal The branch is directly led to the difference circuit 3 7 as an example of the subtracting unit 7.
  • the second branch is the difference circuit 3 via the frame memory 3 4 as the first frame memory and the switching switch 3 6.
  • the third branch is used as the second frame memory.
  • the frame memory 3 5 and the switching switch 3 6 are guided to the difference circuit 3 7.
  • the frame memory 3 4 has light with a uniform intensity for each pixel as in FIG.
  • the photoelectric conversion signal logarithmically converted from the image sensor 31 is recorded on a pixel basis under the condition where the image sensor 31 is irradiated, whereby the offset variation A Vij for each pixel is recorded in the frame memory 34.
  • the logarithmic signal that is read immediately before the reset gate potential changes from high level to low level under subject imaging conditions is rewritten and recorded in the frame memory 35.
  • the switching switch 3 6 reads linear signals. Since it is sometimes connected to the frame memory 35 side, the above-mentioned frame is generated from the linear signal read immediately before the reset gate potential changes from the first level to the high level.
  • the signal recorded in the video memory 35 is subtracted corresponding to each pixel, so that only the net linear signal corresponding to the signal charge accumulated during the photointegration period is read out. Random noise that accompanies the operation is canceled out by the above subtraction process, so that not only fixed noise but also random noise can be greatly reduced.
  • FIG. 9A shows the same case as FIG. 6, but FIG. 9B shows a case where a linear operation period of 1 frame and a logarithmic operation period of 2 frames are alternately repeated.
  • Fig. 9C shows a case where a 1-frame reusable operation period and a 3-frame log-type operation period are repeated alternately.
  • other combinations are of course possible.

Abstract

広いダイナミックレンジと高い低照度感度が共に達成できる固体撮像装置を提供する。画素毎に、グランドとドレインとの間にフォトダイオードと第１トランジスタとが直列に設けられ、光入力に応じて上記フォトダイオードに生起される電流ないし電荷に応じた信号を、上記フォトダイオードと第１トランジスタとの間の検出ノードから出力する。制御部は、第１トランジスタのゲート電位φRを第１レベルに設定して対数変換された光電変換信号を得る対数型動作期間と、上記第１トランジスタのゲート電位φRを第２レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、交互に繰り返す制御を行う。

Description

技術分野
この発明は固体撮像装置に関し、 より詳しくは、 一般にイメージセンサとして 呼ばれているような固体撮像装置に関する。
明 背景技術 田
最近、 各画素毎に増幅機能を持たせ走査回路により読み出す増幅型固体撮像装 置、 特に、 画素おょぴ周辺の駆動回路や信号処理回路を CMO (Complementary Metal Oxide Semiconductor) 型とした、 CMO S型イメージセンサが広く用い られている。 CMO S型イメージセンサでは、 1画素内に、 光電変換部、 増幅部、 画素選択部等を形成する必要があり、 通常、 フォトダイオード （以下、 P Dと省 略する場合がある。 ） からなる光電変換部の他、 数個の MO Sトランジスタ （以 下、 T rと省略する場合がある。 ） が用いられている。
図 1 O Aに P D + 3 T r方式の場合における 1画素の構成を示す。 ここで 1は フォトダイオード、 3は検出ノード、 4は MO Sトランジスタからなるリセット 部、 5はドレインで電源電圧 VDが印加される。 6は MO Sトランジスタからな る増幅部、 7は MO Sトランジスタからなる画素選択部、 8は信号線、 φ R sはリ セットクロック、 φ 3は画素選択クロックを表す。 図 1 0 Βは図 1 O Aの動作を ポテンシャノレで示したものである。
図 1 0 A、 1 O Bにおいて、 まずリセット部 4によるリセット動作によりフォ トダイォード 1を電位 VDにリセットした後、 入射光 h Vによりフォトダイォー ド 1に発生した信号電荷が、 浮遊状態の検出ノード 3に蓄積される。 電荷の蓄積 に伴い検出ノード 3の電位 Vsは上記電位 VDから低下し、 その低下量は入射光強 度と蓄積期間に比例する。 従って一定期間の蓄積では電位 Vsの変化量 Δ Vsは入 射光強度に比例し、 その値を増幅部 6で増幅した後、 画素選択部すなわちスイツ チ 7で選択して信号線 8に読み出す。 図 1 0 Aの構成では信号は入射光強度に比 例するため、 充分強い光量では飽和してしまい、 ダイナミックレンジが広く取れ ない。
そこで、 図 1 1 A、 1 I Bに示すように、 入射光のダイナミックレンジを広く 取るため、 光電流を対数圧縮して読み出す方式が提案されている。 図 1 1 Aはこ の例を 1画素での回路構成で示した図である。 なお、 以下では nチャネル型の場 合について述べるが、 pチャネル型の場合も極性を逆にすることにより同様に議 論できる。 ここで 1はフォトダイオード、 3は検出ノード、 4は対数圧縮用トラ ンジスタ、 5はドレインで電源電圧 VDが印加される。 6は増幅部、 7は画素選 択部、 8は信号線、 φ 3は画素選択クロック、 VDは電源電圧を表す。 図 1 0 Aの 場合と大きく異なるのは、 トランジスタ 4のゲートに D C (直流)電位 VDが印加 され、 リセット動作せず、 対数圧縮することである。 この動作を以下に述べる。 図 1 1 Bは図 1 1 Aにおけるトランジスタ 4の動作をポテンシャル関係で示した 図である。
図 1 1 Aに示すように、 トランジスタ 4のゲート電圧は D C電位 VDに固定さ れているから、 そのポテンシャルは一定 :<^ (H)となる。 トランジスタ 4のソー ス電位 Vsが上記一定値 ψ G (H)より深くなると、 トランジスタ 4は弱反転動作、 即ちサブスレツショルド電流 Isubthが流れる動作となる。 ソース電位 Vsはサブ スレツショルド電流 Isubthが光電流 Ipに等しくなるよう変化するから、 結局、 ソ ース電位 Vsは log(Ip)に比例する、 即ち光電流を対数変換した値となる。 これに より、 非常に広い入射光量範囲にわたり応答が可能となり、 ダイナミックレンジ を極めて広く取ることが可能となる。
図 1 1 A、 1 I Bに示した対数変換型イメージセンサは、 光電流とサブスレシ ョルド電流が釣合った定常状態で検出するデバイスであり、 低入射光量において は図 1 0 A、 1 O Bに示す蓄積型ィメージセンサのように蓄積時間を増大して信 号電荷量を増大する手法が使えない。 更に、 対数変換できる光電流の下限値 Itnin は、 フォトダイォードの喑電流で制約される力 ら、 温度の上昇等による暗電流の 増大は低照度感度の著しい低下を招く。 以上の理由から通常、 対数変換型ィメー ジセンサの低照度感度は、 蓄積型ィメーゼンサより劣ることになる。
そこで、 図 1 2 A、 1 2 Bに示すように、 単一のデバイスで、 光入力が小さい 時にはリニア型光電変換特性を示し、 光入力が大きい時には対数型光電変換特性 を示す方式が提案されている （例えば、 特開平 1 0— 900 5 8号公報、 特開 2 000- 1 75 1 08号公報参照。 ） 。 図 1 2 Aは 1画素の構成を示し、 図 1 0 Aと同様、 1はフォトダイオード、 3は検出ノード、 4はリセット部、 5はドレ インで電源電圧 VDが印加される。 6は増幅部、 7は画素選択部、 8は信号線、 φ sは画素選択クロックを表す。 リセット部 4のゲート VGにはスィッチ 9を介し て、 電源電圧 VDと、 その電源電圧 VDより十分高い電圧 VHが一定周期で交互に 印加される。 図 1 2Aの動作を、 図 1 2 Bではポテンシャルで示し、 図 1 2 Cで はタイミングで示す。 図 1 2A、 1 2 B、 1 2 Cにおいて、 まず期間 T2におい てスィッチ 9によりリセット部 4のゲート VGに上記電圧 VHを印加する。 このと きリセット部 4のゲート下のポテンシャル φ (νΗ)は電源電圧 VDより深くなり、 検出ノード 3の電位は電源電圧 VDにリセットされる。 次に、 期間 1\においてス イッチ 9によりリセット部 4のゲート VGに電源電圧 VDを印加する。 このときリ セット部 4のゲート下のポテンシャルゆ G (VD)は電源電圧 VDより浅くなり、 検 出ノード 3の電位はフローティング状態となる。 入射光 h vにより、 フォトダイ ォード 1に信号電荷が発生すると、 その信号電荷は検出ノード 3に蓄積される。 信号電荷の蓄積に伴い、 検出ノード 3の電位 Vsは電源電位 VDから低下する。 そ の低下量は入射光強度と蓄積期間に比例する。 従って一定期間の蓄積では、 検出 ノード 3の電位 Vsの変化量 Δ Vs 1は入射光強度に比例する。 検出ノード 3の電 位 Vsが或るポテンシャルの値 φ。まで低下すると、 リセット部 4では弱反転動作、 即ちサプスレツショルド電流 Isubthが流れる動作となる。 検出ノード 3の電位 V sはサブスレツショルド電流 Isubthが光電流 Ipに等しくなるよう上記値 φ。からの 変化分 AVS2まで変化するから、 結局、 上記値 AVS2は log(Ip)に比例する、 即 ち光電流を対数変換した値となる。
以上より、 ν。≥ν&>ψ0では、 検出ノード 3の電位 Vsの変化量 AVS1は入射 光強度に比例し、 。≥¥5><^ !)）では、 検出ノード 3の電位 Vsの変化量厶 Vs2は log(Ip)に比例する。 ここで d)G (VD)は VGに VDを印加したときのリセッ ト部 4のゲート下のポテンシャルである。 従って、 入射光に対する検出ノード 3 の電位 Vsの変化は、 図 1 2Dに示すように、 光入力が小さい時にはリニア型光 電変換特 '14を示し、 光入力が大きい時には対数型光電変換特性を示す。 これによ り、 低照度では感度の高いリニア型動作とすると共に、 高照度ではダイナミック レンジの広い対数型動作とすることができる。
しかしながら図 1 2 A、 1 2 B、 1 2 C、 1 2 Dの方式には以下の問題がある。 まず、 リニア型動作と対数型動作の境界となるポテンシャルの値 Φ 0は画素毎に ばらつく。 従ってそのままでは、 対数型動作領域では非常に大きなザラ状の固定 パターンノイズが発生する。 次に、 毎回の光検出動作で検出ノード 3 (容量を C とする。 ） をリセット動作させるため、 電子数にして
Figure imgf000006_0001
で表される、 いわゆる k T Cノイズ （熱雑音） が発生する。 これはランダムノィ ズとなる。 ここで、 kはボルツマン定数、 Tは絶対温度、 qは電子電荷量を表す。 これら固定パターンノイズおよびランダムノイズは、 画質を大きく劣化させる。 発明の開示
そこで、 この発明の課題は、 上に述べたような様々な問題を解消して、 広いダ イナミックレンジと高い低照度感度が共に達成できる固体撮像装置を提供するこ とにある。
上記課題を解決するため、 この発明によれば、
画素毎に、 グランドとドレインとの間にフォトダイオードと第 1 トランジスタ とが直列に設けられ、 光入力に応じて上記フォトダイオードに生起される電流な いし電荷に応じた信号を、 上記フォトダイオードと第 1 トランジスタとの間の検 出ノードから出力する固体撮像装置において、
上記第 1トランジスタのゲ一ト電位を第 1レベルに設定して対数変換された光 電変換信号を得る対数型動作期間と、 上記第 1 トランジスタのゲート電位を第 2 レベルに設定してリユア型の光電変換信号を得るリユア型動作期間とを、 交互に 繰り返す制御を行う制御部を備えたことを特徴とする固体撮像装置
が提供される。
なお、 「第 1レベル」 、 「第 2レベル」 は、 上記第 1トランジスタのゲ一ト直 下で信号電荷のポテンシャルがそれぞれ深くなるレベル、 浅くなるレベルに設定 すれば良い。 例えば nチャネル型固体撮像装置であれば、 「第 1レベル」 、 「第 2レべノレ」 はそれぞれハイレべノレ、 ローレべノレに対応する。
この発明の固体撮像装置では、 制御部による制御によって、 上記第 1 トランジ スタのゲート電位を第 1レベルに設定して対数変換された光電変換信号を得る対 数型動作期間と、 上記第 1 トランジスタのゲート電位を第 2レベルに設定してリ ユア型の光電変換信号を得るリニァ型動作期間とを、 交互に繰り返す。
対数型動作期間には、 検出ノードに対数変換された光電変換信号を得ることが できる。 したがって、 その信号を検出ノードから取り出して転送することにより、 ダイナミックレンジの広い対数型信号が出力される。 他方、 リニア型動作期間に は、 検出ノードにリニア型の光電変換信号を得ることができる。 したがって、 そ の信号を検出ノードから取り出して転送することにより、 低照度で高感度なリ二 ァ型信号が出力される。 したがって、 この固体撮像装置によれば、 広いダイナミ ックレンジと高い低照度感度が共に達成できる。
一実施形態の固体撮像装置では、 上記フォトダイォードと検出ノードと力 S接続 されている。 つまり、 上記フォトダイオードの一端子と検出ノードとが短絡して いても良い。
一実施形態では、
上記フォトダイォードと検出ノードとの間に第 2トランジスタが接続されてい ることを特徴とする。
この一実施形態の固体撮像装置では、 上記フォトダイオードと検出ノードとの 間に第 2トランジスタが接続されているので、 検出ノードの容量を小さくするこ とができ、 リユア型動作期間における電荷電圧変換効率を高めることが可能とな る。
一実施形態の固体撮像装置は、 上記フォトダイオードが埋め込みチャネル構造 を有することを特徴とする。
この一実施形態の固体撮像装置では、 上記フォトダイオードが埋め込みチヤネ ル構造を有するので、 フォトダイオードで発生する暗電流を大幅に削減すること が可能となる。 したがって、 対数型動作期間に、 対数変換できる光電流の下限を 拡大することが可能となる。 また、 リニア型動作期間においても、 暗電流ノイズ を削減することができる。
一実施形態では、
上記制御部は、
上記対数型動作期間とリユア型動作期間とをフレーム毎に交互に繰り返し、 上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノード電 位をリユア型信号として読み出し、
上記対数型動作期間に遷移した後一定期間経過後のその対数型動作期間内に、 上記検出ノード電位を対数型信号として読み出すように制御する。
この一実施形態の固体撮像装置では、 上記対数型動作期間とリニア型動作期間 とをフレーム毎に交互に繰り返す。 上記リニア型動作期間に遷移した後、 つまり 上記第 1 トランジスタのゲート電位が第 1レベルから第 2レベルに変化した後、 検出ノードに光電変換された電荷が蓄積され始める。 次に上記リニア型動作期間 から対数型動作期間へ遷移する直前、 つまり上記第 1 トランジスタのゲート電位 が第 2レベルから第 1レベルへ変化する直前には、 上記検出ノ一ドには電荷が最 も多く蓄積されている。 その電荷をリニア型信号として読み出せば、 高感度の出 力が得られる。 また、 上記第 1 トランジスタのゲート電位が第 2レベルから第 1 レベルへ変化した後、 或る程度の期間が経過すれば、 光電流とサプスレショルド 電流が釣合った定常状態になると考えられる。 したがって、 上記対数型動作期間 に遷移した後一定期間経過後のその対数型動作期間内には、 上記検出ノードから 電荷を対数型信号として読み出すことができる。
一実施形態の固体撮像装置は、
各画素に対して均一な或る強度で光が照射された条件下で、 上記対数型動作期 間内に上記各画素の検出ノードから読み出された信号を記憶する第 1フレームメ モリと、
その後、 任意のフレームで読み出される信号から上記第 1フレームメモリに記 録された信号を、 上記各画素毎に対応付けて減算して出力する減算部と を備える。
この一実施形態の固体撮像装置では、 各画素に対して均一な或る強度で光が照 射された条件下で、 上記対数型動作期間內に上記各画素の検出ノードから読み出 された信号を第 1フレームメモリに記録する。 その後、 任意のフレームで読み出 される信号から上記第 1フレームメモリに記録された信号を、 上記各画素毎に対 応付けて減算して出力する。 したがって、 画素毎の特性ばらつき、 特に、 トラン ジスタの閾値のばらつきに起因する特性ばらつき （ 「オフセットばらつき」 と呼 ばれる。 > を相殺できる。 したがって、 固定パターンノイズの少ない画像を得る ことができる。
一実施形態では、
上記減算部は、 上記対数型動作期間に読み出される信号から上記第 1フレーム メモリに記録された信号を、 上記各画素毎に対応付けて減算して出力する。
この一実施形態の固体撮像装置では、 固定パターンノイズの少ないワイドダイ ナミックレンジ画像を得ることができる。
一実施形態の固体撮像装置は、
被写体撮像条件下で、 上記対数型動作期間からリユア型動作期間へ遷移する直 前に上記検出ノ一ドから読み出された信号を毎回記録する第 2フレームメモリと、 上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードか ら読み出される信号から上記第 2フレームメモリに記録された信号を、 上記各画 素毎に対応付けて減算する減算部と
を備えることを特 ί敷とする。
この一実施形態の固体撮像装置では、 各画素に対して均一な或る強度で光が照 射された条件下で、 上記対数型動作期間からリユア型動作期間へ遷移する直前に 上記検出ノードから読み出された信号を第 2フレームメモリに記録する。 その後、 上記リユア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードから 読み出される信号から上記第 2フ I ^一ムメモリに記録された信号を、 上記各画素 毎に対応付けて減算する。 したがって、 正味のリニア信号成分のみを取り出すこ とが可能となる。 更にこの場合、 信号電荷が蓄積する最初と最後の信号差を取る か 、 リセットノイズを完全に除去した高感度画像を得ることが可能となる。 図面の簡単な説明
図 1 A、 I Bは本発明の固体撮像装置を適用した一実施形態の 2次元ィメージ センサに用いられる画素の回路構成を示す図である。
図 2A、 213は図1 、 1Bに示す画素の、 対数動作時におけるポテンシャル 分布を示す図である。
図 3A、 38は図1八、 1Bに示す画素の、 リエア動作時におけるポテンシャ ル分布を示す図である。
図 4A、 4B、 4Cは図 1A、 1 Bに示す画素を半導体基板に作り込んだとき の断面構造を示す図である。
図 5は本発明の固体撮像装置を適用した一実施形態の 2次元イメージセンサの 回路構成を示す図である。
図 6は図 5に示す 2次元イメージセンサの動作タイミングを示す図である。 図 7A、 7B、 7 Cは本発明により得られる対数型信号およびリユア型信号を、 入射光強度との関係により表した図である。
図 8 A、 8 Bは本発明の 2次元ィメージセンサにおいて、 画像信号処理を行う システムを示す図である。
図 9A、 9B、 9 Cは本発明の 2次元イメージセンサにおける、 動作タイミン グの他の例を示す図である。
図 10 A、 1 OBは従来のリユア変換型固体撮像装置の、 画素の動作を説明す る図である。
図 11A、 1 IBは従来の対数変換型固体撮像装置の、 画素の動作を説明する 図である。
図 12A、 12B、 12C、 12Dは従来のリユア変換特性と対数変換特性を 加算する固体撮像装置の、 画素の動作を説明する図である。 発明を実施するための最良の形態
以下、 この発明を図示の実施の形態により詳細に説明する。
図 5は本発明の一実施形態の 2次元ィメージセンサ 10を 2 X 2画素での回 路構成で示した図である。 この 2次元イメージセンサ 10において、 1 1は後述 する回路構成か ら な る画素、 12は第 1 トランジスタに印加されるリセット クロック のためのライン、 13は画素選択クロック（|)Sのためのライン、 14 は信号 Vsigのためのライン、 1 5は電源電圧 VDを表す。 上記リセットクロック Φ R、 画素選択クロック φ sはそれぞれ、 リセット走査回路 1 6およぴ垂直読み出 し走査回路 1 7力ら行単位で垂直方向に順次出力される。 各画素から行単位で読 み出された信号 Vsigは、 水平走査回路 1 9からの信号により水平信号線 1 8へ、 水平方向に順次読み出される。 水平信号線 1 8からの信号は、 アンプ回路 2 0を 介して出力信号 O Sとして出力する。 この 2次元イメージセンサ 1 0の全体の動 作は、 制御部の一例としての C P U (中央演算処理装置） 9 0によつて制御され る。
図 1 Aは、 図 5中に示した各画素 1 1の回路構成を例示している。 ここで、 1 はフォトダイオード、 3は検出ノード、 4は第 1 トランジスタ、 5はドレインで 電源電圧 VDが印加される。 6は MO Sトランジスタからなる増幅部、 7は MO Sトランジスタからなる画素選択部、 8は信号線、 φ Βはリセットクロック、 φ 3 は画素選択クロックを表す。 ダランド （接地） とドレイン 5との間にフォトダイ オード 1と第 1 トランジスタ 4とが直列に設けられている。 この画素 1 1を用い て、 次のように対数動作おょぴリニア動作を行う。
図 2 Αは、 図 1 Aの画素を用いて対数動作を行う場合のポテンシャル関係を示 したものである。 この場合、 第 1 トランジスタ 4のゲートは D Cレベルに保持さ れ、 そのポテンシャルは一定値 （H)となる。 第 1 トランジスタ 4のソース電位 Vsが上記一定値 G (H)より深くなると、 トランジスタ 4は弱反転動作となり、 サブスレッショルド電流 Isubthが流れる。 上記ソース電位 Vsはサブスレツショ ルド電流 Isubthが光電流 Ipに等しくなるよう変化するから、
VS = K1 ■ log (Ip) + 2 … ( 1 )
となり、 上記ソース電位 Vsは光電流 I pを対数変換した値 Vs (log)となる。 ここ で、 、 K2は定数である。 これにより、 非常に広い入射光量範囲にわたり応答 が可能となり、 ダイナミックレンジを極めて広く取ることが可能となる。
図 3 Αは、 図 1 Aの画素を用いてリニア動作を行う場合のポテンシャル関係を 示したものである。 この場合、 第 1 トランジスタ 4にはパルス Φ Βが印加される。 まず、 信号蓄積開始前まで第 1 トランジスタ4のゲートはハイレベルが十分長い 期間保持されており、 ソース電位 Vsは光電流 Ipとサプスレツショルド電流 Isubthが等しくなる値 Vs (log)となる。 次に第 1 トランジスタ 4のゲートはロー レベルに変化し、 信号蓄積が開始する。 1フレーム期間経過後、 ソース電位は V s (lin〉まで低下する。 従って、 信号蓄積によるソース電位 Vsの変化量 A VS =V s (lin) - Vs (log)は、
Δ Vs = ( I p■ A T) //C1 ··· ( 2 )
となり、 光電流 I pをリニア変換した値となる。 ここで Δ Τは蓄積時間、 ^は図 1 Aに示す検出ノード 3の容量である。
図 1 Bは、 図 5中に示した各画素 1 1の、 図 1 Aとは別の回路構成を例示して いる。 こ 図 1 Bの回路構成は、 図 1 Aのものに対して、 フォトダイオード 1と 検出ノード 3との間に第 2 トランジスタ 2を介揷した点が相違している。 トラン ジスタ 2のゲートには D C電位 φ τが印加される。
図 2 Βは、 図 1 Βの画素を用いて対数動作を行う場合のポテンシャル関係を示 したものである。 フォトダイオード 1では光電流 I pが発生するが、 第 2トラン ジスタ 2のグートの電位 φ τは D C電位であるから、 定常状態ではその第 2トラ ンジスタ 2を光電流 I ρに相当する電流が流れ、 フォトダイォード 1の電位は一 定値に保持される。 ここで更に、 第 1 トランジスタ 4のゲートの電位 φ κは D C 電位であり、 サブスレツショルド電流 Isubthが流れる。 検出ノード 3の電位 Vs はサブスレツショルド電流 Isubthが光電流 Ipに等しくなるよう変化するから、 上 記式 （ 1 ) に従い、 検出ノード 3の Vsは光電流 I pを対数変換した値 Vs (log)と なる。 これにより、 非常に広い入射光量範囲にわたり応答が可能となり、 ダイナ ミックレンジを極めて広く取ることが可能となる。
図 3 Bは、 図 1 Bの画素を用いてリニァ動作を行う場合のポテンシャル関係を 示したものである。 フォトダイォード 1では光電流 I pが発生するが、 第 2トラ ンジスタ 2のゲートの電位 φ τは D C電位であるから、 定常状態ではそのゲート を光電流 I pに相当する電流が流れ、 フォトダイォード 1の電位は一定値に保持 される。 ここで更に、 第 1トランジスタ 4のゲートにはパルス φ κが印加される。 まず信号蓄積開始前まで第 1 トランジスタ 4はハイレベルが十分長い期間保持さ れており、 ソース電位は光電流 Ipとサブスレツショルド電流が等しくなる値 V s (log)となる。 次に第 1 トランジスタ 4のゲート電位はローレベルに変化し、 信 号蓄積が開始する。 1フレーム期間経過後、 ソース電位は Vs(lin)まで低下する。 従って、 信号蓄積による Vsの変化量 Δ Vs = Vs (lin)― Vs (log)は、
Δν3 = (Ιρ· AT)/C2 … (3)
となり、 光電流 Ipをリニア変換した値となる。 ここで ΔΤは蓄積時間、 C2は図 1 Bに示す検出ノード 3の容量である。 d= (フォトダイオード 1の容量 +ト ランジスタ 6のゲート容量 +配線等浮遊容量） であるが、 C2= (トランジスタ 6のゲート容量 +配線等浮遊容量） であり、 図 3 Bでの検出ノード 3の面積は図 3 Aでのフォトダイォード 1の面積より十分小さくできるため、 Ci > C2となる。 即ち、 図 3 Bの場合は、 図 3 Aの場合に比べ、 同じ信号電荷量 I p · Δ Tでより 高い信号電圧 Δ Vsを得ることが可能となる。
図 4 Aは、 図 1 Aの画素を半導体基板に作り込んだときの断面構造を模式的に 示している。 同様に、 図 4 Bおよび図 4 Cは、 図 1 Bの画素を半導体基板に作り 込んだときの断面構造を模式的に示している。 ここで、 101は半導体基板、 1 02は画素分離領域、 103はフォトダイォード 1 (図 1 Aおよび 1 Bを参照） の力ソード、 104はドレイン 5、 111は第 1 トランジスタ 4を表す。 図 4B および 4 Cでは、 105が独立した検出ノードであり、 第 2トランジスタ 112 を介してフォトダイオード 1の力ソード 103から分離されている。 更に、 図 4 Aおよび 4Bでは、 フォトダイオード 1は単純な PN接合構造であり、 ドレイン 104と同時に形成されるが、 図 4 Cではフォトダイォ一ドは埋め込みチャネル 構造を持ち、 ドレインとは別に形成される。 即ち、 基板側に信号電荷蓄積層 10 6が形成されると共に、 表面側には高濃度ピンユング層 107が形成される。 一 般に埋め込みチャネル構造フォトダイオードは、 単純な PN接合構造に比べ喑電 流を大幅に低減することが可能となる。 これにより、 対数型動作時の対数変換で きる光電流の下限 Iminを拡大するこが可能となる。 また、 リニア型動作において も暗電流ノィズを削減することができる。
図 6は図 5に示した 2次元イメージセンサ 10の動作タイミングを示している。 ここで、 φκ(1)、 φκ (2)は 1行目おょぴ 2行目のリセットクロック、 φ3(1)、 s (2)は 1行目おょぴ 2行目の画素選択クロック、 OSは出力信号を表す。 また 1 Hは 1水平走査期間、 IVは 1フレーム期間を表す。 1行目の画素に着目すると、 まず先行する （図 6中に左端に示す） 対数型動作期間としてのフレームにおいて、 リセットクロック即ち第 1 トランジスタ 4 (図 1 Aおよび 1 Bを参照） のゲート 電位 φ R (1)をハイレベルに維持し、 検出ノード 3に対数変換された光電変換信号 を得る。 その後、 上記第 1 トランジスタ 4のゲート電位 φ κ (1)をハイレベルから ローレベルに変化させてリニア型動作期間に遷移する。 そして、 1フレーム期間 だけ検出ノード 3に光電変換された電荷を蓄積させることにより、 検出ノード 3 にリユア型の光電変換信号を得る。 ここでゲート電位 φ R (1)がハイレベルから口 一レベルに変化する直前に画素選択クロック ψ 3 (1)をオンとして、 対数変換され た光電変換信号 Log(l)を出力信号 O Sとして出力する。 1フレーム後、 つまりリ ユア型動作期間から対数型動作期間へ遷移して上記第 1 トランジスタ 4のゲート 電位 (i> R (1)がローレベルからハイレベルに変化する直前に画素選択クロック φ s (1)をオンとして、 リニア型の光電変換信号 Lin (1)を出力信号 O Sとして出力す る。 2行目以降の画素についても 1水平走査期間単位で順次遅れることを除き同 様である。 こうして出力信号 O Sには、 対数変換された光電変換信号 Log (1)、 Log (2)等が 1 H単位で得られるフレームと、 リニア型の光電変換信号 Lin (1)、
Lin (2)等が 1 H単位で得られるフレームとが交互する。
図 7 Aおよび図 7 Bは、 画素の検出ノード 3の電位として得られる、 対数変換 された光電変換信号 Vs (log)およぴリユア型の光電変換信号 Vs (lin)を、 入射光 強度の対数 log ( I p)を横軸として表した図である。 （図 1 Aおよび 1 Bの場合、 入射光増大に対する検出ノード 3の電位 V sの変化は負方向であるため、 図 7 A および図 7 Bでは便宜のため反転して表す。 ) ここで対数変換された光電変換信 号 Vs (log)は、 読み出し期間、 図 6の場合では 1フレーム期間 （適宜 「I V期 間」 という。 ） の長さに依存しない。 他方、 リニア型の光電変換信号 Vs (lin)は、 I V期間が信号蓄積期間となるから、 I V期間が長いほど出力は大きくなる。 図 7 Aは I V期間が長い場合、 図 7 Bは I V期間が短い場合に相当する。 入射光強 度に対する Vs (log)の値は、 応答の下限値 I minが暗電流で制限される一方、 上 P艮値はリニア型の光電変換信号 Vs (lin)に比べ極めて高い。 他方、 入射光強度に 対するリユア型の光電変換信号 Vs (lin)の値は、 直前の対数変換型の光電変換信 号 Vs (log)の値の上にリユア変換された信号が上積みされた形態となるから、 正 味のリニア信号成分は、 Δ Vs=Vs (lin)— Vs (log)となる。 図 7 Aのように蓄 積期間が長い場合、 A Vsの値は Vs (log)より十分大となり、 Vs (lin)も A Vsと ほぼ同じリニアなグラフとなる。 他方、 図 7 Bのように蓄積期間が短い場合、 Δ Vsの値は低入射光強度側で Vs (log)より低い値となり、 Vs (lin)は Δ Vsとはか なり変化したリニアでないグラフとなる。
図 7 Cは、 本発明によるイメージセンサにおける出力信号を、 入射光強度の対 数 log ( I p)を横軸として表した図である。 ここで実線は画素全体の平均値 〈O S) を示し、 点線はある特定の画素 （アドレスが i行、 j列目の画素） の値 O S ij を示す。 図 1 Aに示す画素の場合、 トランジスタ 4および 6の閾値ばらつきによ り、 各画素の応答はそれぞれ特定のオフセットばらつき A Vijを伴い、 A Vijの 値は画素毎に異なる。 従って各画素の応答をそのまま映像信号とした場合、 厶 V ijがザラ状の固定パターンノイズとして画質を大きく損ねる。
図 8 Aは、 この固定パターンノイズに関する問題を解決するための回路構成 3 0を例示している。 本回路構成 3 0では、 本発明によるイメージセンサ 3 1 (図 5に示したイメージセンサ 1 0と同じもの） 力 のアナログ信号を、 AD変
3 3によりデジタル信号に変換する。 AD変 3 3からの信号は分岐され、 一 方は直接、 減算部の一例としての差分回路 3 7へ導かれ、 他方は第 1フレームメ モリとしてのフレームメモリ 3 4を介して差分回路 3 7へ導かれる。 各画素に対 して均一な或る強度 （図 7 Cにおいて I piと示す） で光が照射された条件下で、 上記イメージセンサ 3 1から対数変換された光電変換信号が出力される時、 その 信号を画素単位でフレームメモリ 3 4に記録する。 これにより、 フレームメモリ 3 4に画素毎のオフセットばらつき A Vijが記録される。 次に差分回路 3 7にお いて、 被写体撮像条件下で任意のフレームで読み出される信号からフレームメモ リ 3 4に記録された信号を、 各画素毎に対応付けて減算する。 これにより全ての フレーム信号、 即ち対数変換された光電変換信号 O S (log)およびリニア型光電 変換信号 O S (lin)において、 オフセットばらつき A Vijがキャンセルされ、 固 定ザラノィズのない画像信号を得ることができる。
図 8 Aにおけるリニア型光電変換信号 O S (lin)は、 オフセットばらつき厶 V ijはキャンセルされているが、 対数特性とリニア特性が加算された特性となって いる。 このため、 図 7 Aのようにリニア特性値が対数特性値より十分大きい場合 はほぼリユアな特 1"生となって問題ないが、 図 7 Bのように一部入射光量でリニア 特性値が対数特性値より低くなる場合には、 リユアな特性とならず問題となる。 図 8 Bは、 このリニア特性に関する問題を解決するための他の回路構成 4 0を 例示している。 本回路構成 4 0では、 本発明によるイメージセンサ 3 1からのァ ナログ信号を、 AD変換器 3 3によりデジタル信号に変換する。 八0変換器3 3 力 らの信号は 3つに分岐され、 第 1の分枝は直接、 減算部の一例としての差分回 路 3 7へ導かれる。 第 2の分枝は、 第 1フレームメモリとしてのフレームメモリ- 3 4、 および切替スィッチ 3 6を介して差分回路 3 7へ導力れる。 また、 第 3の 分枝は、 第 2フレームメモリとしてのフレームメモリ 3 5、 および切替スィッチ 3 6を介して差分回路 3 7へ導かれる。 フレームメモリ · 3 4には、 図 8 Aの場合 と同様、 各画素に対して均一な或る強度で光が照射された条件下で、 上記ィメー ジセンサ 3 1から対数変換された光電変換信号が画素単位で記録される。 これに より、 フレームメモリ 3 4に画素毎のオフセットばらつき A Vijが記録される。 フレームメモリ 3 5には、 被写体撮像条件下で上記リセットゲート電位がハイレ ベルからローレベルへ変化する直前に読み出しされる対数型信号が毎回書き替え 記録される。 切替スィッチ 3 6は、 リニア信号読み出し時にはフレームメモリ 3 5側へ接続されるから、 次に上記リセットゲート電位が口一レベルからハイレべ ルへ変化する直前に読み出されるリニア信号から上記フレームメモリ 3 5に記録 した信号が各画素に対応して減算される。 これにより、 光積分期間に蓄積した信 号電荷に対応した正味のリニア信号のみが読み出される。 更に本手法のメリット として、 セット動作に伴うランダムノイズも上記減算処理により打ち消される から、 固定ノイズのみでなくランダムノイズをも大幅に低減すすることが可能と なる。 他方、 切替スィッチ 3 6は、 対数型信号読み出し時にはフレームメモリ 3 4側へ接続されるから、 差分回路 3 7において、 対数型信号から該フレームメモ リ' 3 4に記録した信号を各画素に対応して減算する。 これにより対数変換された 光電変換信号 O S (log)において、 オフセットばらつき A Vijがキャンセルされ、 固定ザラノィズのない画像信号を得ることができる。
なお、 上述の例 （図 6 ) では、 対数型動作期間とリニア型動作期間とが 1フレ ーム期間毎に交互に操り返される場合について示したが、 本発明はこれに限定さ れるものではない。 図 9 A、 9 B、 9 Cに示すような様々な組み合わせが可能で ある。 図 9 Aは図 6と同じ場合であるが、 図 9 Bは、 1フレームのリニア型動作 期間と 2フレームの対数型動作期間とが交互に繰り返される場合を示している。 図 9 Cは、 1フレームのリユア型動作期間と 3フレームの対数型動作期間とが交 互に繰り返される場合を示している。 同様に、 他の組み合わせも勿論可能である。

Claims

請 求 の 範 囲
1 . 画素毎に、 ダランドとドレインとの間にフォトダイオードと第 1 トランジ スタとが直列に設けられ、 光入力に応じて上記フォトダイオードに生起される電 流ないし電荷に応じた信号を、 上記フォトダイオードと第 1 トランジスタとの間 の検出ノードから出力する固体撮像装置において、
上記第 1トランジスタのゲ一ト電位を第 1レベルに設定して対数変換された光 電変換信号を得る対数型動作期間と、 上記第 1 トランジスタのゲート電位を第 2 レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、 交互に 繰り返す制御を行う制御部を備えたことを特徴とする固体撮像装置。
2 · 請求項 1に記載の固体撮像装置において、
上記フォトダイオードと検出ノードとが接続されていることを特徴とする固体
3 . 請求項 1に記載の固体撮像装置において、
上記フォトダイオードと検出ノードとの間に第 2トランジスタが接続されてい ることを特徴とする固体撮像装置。
4. 請求項 3に記載の固体撮像装置において、
上記フォトダイォードが埋め込みチャネル構造を有することを特徴とする固体
5 . 請求項 1に記載の固体撮像装置において、
上記制御部は、
上記対数型動作期間とリユア型動作期間とをフレーム毎に交互に繰り返し、 上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノード電 位をリユア型信号として読み出し、
上記対数型動作期間に遷移した後一定期間経過後のその対数型動作期間内に、 上記検出ノード電位を対数型信号として読み出すように制御することを特徴とす る固体撮像装置。
6 · 請求項 5に記載の固体撮像装置において、
各画素に対して均一な或る強度で光が照射された条件下で、 上記対数型動作期 間内に上記各画素の検出ノードから読み出された信号を記憶する第 1フレームメ モリと、
その後、 任意のフレームで読み出される信号から上記第 1フレームメモリに記 録された信号を、 上記各画素毎に対応付けて減算して出力する減算部と
を備えることを特徴とする固体撮像装置。
7. 請求項 6に記載の固体撮像装置において、
上記減算部は、 上記対数型動作期間に読み出される信号から上記第 1フレーム メモリに記録された信号を、 上記各画素毎に対応付けて減算して出力することを 特徴とする固体撮像装置。
8 . 請求項 5に記載の固体撮像装置において、
被写体撮像条件下で、 上記対数型動作期間からリユア型動作期間へ遷移する直 前に上記検出ノードから読み出された信号を毎回記録する第 2フレームメモリと、 上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードか ら読み出される信号から上記第 2フレームメモリに記録された信号を、 上記各画 素毎に対応付けて減算する減算部と
を備えることを特徴とする固体撮像装置。
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