WO2004049619A1 - Verfahren zur automatischen erkennung der taktfrequenz eines systemtaktes für die konfiguration einer peripherie-einrichtung - Google Patents

Verfahren zur automatischen erkennung der taktfrequenz eines systemtaktes für die konfiguration einer peripherie-einrichtung Download PDF

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WO2004049619A1
WO2004049619A1 PCT/EP2003/012350 EP0312350W WO2004049619A1 WO 2004049619 A1 WO2004049619 A1 WO 2004049619A1 EP 0312350 W EP0312350 W EP 0312350W WO 2004049619 A1 WO2004049619 A1 WO 2004049619A1
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clock
system clock
peripheral device
clock frequency
frequency
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PCT/EP2003/012350
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Thomas Convent
Markus Hammes
Roland Hellfajer
Michael Jung
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Infineon Technologies Ag
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

Definitions

  • the present invention relates to a method for automatically detecting the clock frequency of a system clock for the configuration of a peripheral device, and in particular to a method for automatically detecting the clock frequency of a system clock for the configuration of a mobile radio peripheral device.
  • a peripheral device such as a Bluetooth module
  • the peripheral device or module is to use the same system clock, typically, for example, 10-100 MHz, as the main device or host device.
  • FIG. 3 schematically shows a known arrangement for implementing a data exchange 14 between a first interface 11 of a host 10 and a second interface 13 of a peripheral module or peripheral device 12 depending on a system clock 15.
  • the main device 10 or the host and the peripheral module 12 each carry out the data exchange 14 via an interface 11, 13.
  • both the host 10 and the module 12 are able to process or cover a certain frequency range of system clocks 15 or their frequencies. To be able to guarantee this, a configuration of both the host 10 and the peripheral module 12 to the system clock 15 is necessary.
  • a possible, known arrangement according to FIG. 2 is illustrated using the example of the peripheral module 12.
  • the system clock 15 is fed to the peripheral device 12 and processed by a PLL (phase locked loop), ie a phase locked loop 17, in a constant clock 18, which in turn is an interface 13 and / or a processing device 19, such as a processor , a controller or a memory.
  • PLL phase locked loop
  • a constant clock 18 which in turn is an interface 13 and / or a processing device 19, such as a processor , a controller or a memory.
  • the system is constructed in such a way that only the host 10 knows the exact system clock, or the host 10 can vary the clock in operation and must then inform the module 12 of this.
  • the module 12 therefore does not have a separate memory or the like, in which information about the system clock is contained.
  • the interface 13 of the module 12 must be set to a certain transmission rate, typically e.g. 10 kbaud to 10 Mbaud can be configured, this interface transmission rate for the main device 10 as well as for the peripheral module 12 must be within a certain tolerance range, which is defined, for example, by an interface standard.
  • the actual transmission rate is dependent on the system clock 15 if the clock for supplying the individual internal components 13, 17, 19 of the peripheral device 12 is derived from the system clock 15 and is consequently proportional to it.
  • the information about the system clock 15 can be communicated to the module 12 in such a way that in the initialization phase all internal components 13, 17, 19 of the module 12 are supplied with the system clock 15 or with predetermined clock ratios of this clock become.
  • This requirement must be met by module 12 as well as software-wise be ensured in a predetermined min./max. range of the system clock 15.
  • the transmission rate of the interface 13 is then selected as a fixed ratio to the system clock 15, which ensures that the main device 10 and the peripheral device 12 have the same transmission rate at the interfaces 11, 13 and can therefore communicate with one another.
  • the module 12 is then informed about the system clock and also about the desired transmission rate of the interfaces 11, 13 via this interface 13.
  • the host 10 can then switch the interface transfer rate after the module has been configured to the known system clock 15 and has set the interface transfer rate.
  • a complex configuration of the peripheral module must therefore be carried out on the system clock.
  • the known system implementation assumes that the transmission rate of the interface in the initialization phase must be set as a fixed ratio to the system clock so that the host and the module provide the same transmission rate at their interfaces.
  • this object is achieved by the method for automatic detection of the clock frequency of a system clock for the configuration of a peripheral device.
  • the idea on which the present invention is based essentially consists in adding a further clock signal with a to both the main device and the peripheral device To provide exactly known clock frequency, which is used for example for low-power modes, such as a clock clock signal at 32.768 kHz.
  • the problem mentioned at the outset is solved in particular by providing a method for automatically detecting the clock frequency of a system clock for the configuration of a peripheral device, comprising the steps of: generating a secondary clock with a predetermined clock frequency; Creation of the system clock and a secondary clock to a host; Applying the system clock and the secondary clock to the peripheral device; Determining the clock frequency of the system clock in the peripheral device by means of the secondary clock; and configuring the peripheral device with the determined system clock.
  • the system clock is determined by counting a number of edge changes of the system clock within a predetermined number of periods of the secondary clock.
  • an identical interface transmission rate of the first and second interfaces is set as a function of the system clock determined.
  • the interface transmission rate is set to an interface transmission rate determined by the standard of the interfaces.
  • the system clock can be direction can be changed, with a new system clock then being communicated to the peripheral device exactly via the interfaces.
  • both tolerances of the system clock and of the secondary clock are taken into account when determining the system clock by the peripheral device.
  • the transmission rate of the data transmission between the first and the second interface is dependent on the system clock.
  • the clock frequency of the system clock is variable with predetermined clock frequencies and is determined by the main device after an initialization phase.
  • the clock frequency of the system clock automatically determined by the peripheral device has discrete clock frequencies which are compared in the peripheral device with discrete clock frequencies stored in a table in order to use the table value of the clock frequency as the current clock frequency of the system clock ,
  • a PLL circuit in the peripheral device generates a constant clock frequency from the system clock frequency, which is fed to the second interface and / or a processing device such as a processor, controller or memory.
  • Figure 1 is a schematic block diagram for explaining an embodiment of the present invention
  • Figure 2 is a schematic block diagram of a known peripheral device
  • Figure 3 is a schematic block diagram of a conventional arrangement.
  • FIG. 1 shows an arrangement for automatically determining the clock frequency of a system clock according to an embodiment of the present invention.
  • the arrangement according to FIG. 1 has a main device 10 or a host which has a first interface 11.
  • a peripheral device 12 is also provided, which also has an interface 13.
  • a data exchange 14 is to be made possible between the first interface 11 of the main device 10 and the second interface 13 of the peripheral device or the peripheral module.
  • a system clock 15 is fed to both the host device 10 and the peripheral module 12.
  • both the peripheral module 12 and the host device 10 are supplied with a second secondary clock signal 16.
  • the peripheral module 12 preferably has a structure described with reference to FIG. 2.
  • a secondary clock 16 with a certain known clock frequency for example a quartz clock clock frequency
  • the peripheral device 12 or the module can then determine the clock frequency of the system clock 15, which is also present, by knowing the clock frequency of the secondary clock 16 by, for example, the number of edge changes or rising or falling edges of the system clock
  • the clock frequency of the system clock which is automatically determined by the peripheral device 12, including a possible error due to possible tolerances of the supplied system clock 15 and secondary clock 16, can be used. With this automatically determined clock frequency of the system clock, which is automatically determined by the peripheral device 12, including a possible error due to possible tolerances of the supplied system clock 15 and secondary clock 16, can be used. With this automatically determined clock frequency of the system clock, which is automatically determined by the peripheral device 12, including a possible error due to possible tolerances of the supplied system clock 15 and secondary clock 16, can be used. With this automatically determined clock frequency of the
  • System clock is then the interface 13 in the peripheral device 12 to a by the interface standard, e.g. RS232, defined interface transfer rate set. Since those accepted by the first and second interfaces 11, 13 of the main and peripheral device 10, 12
  • Tolerances in the interface transmission rate are generally much greater than the tolerances that can be expected in the system clock 15 or in the secondary clock 16, but communication can still take place between the host 10 and the module 12. Subsequently, the peripheral module 12 can be informed by the main device 10 of the exact system clock via the data exchange 14, which is carried out via the interfaces 11, 13.
  • the system clock 15 does not have any clocks or frequency values, but rather only predetermined discrete clockings or possible frequency values occur, these can be stored, for example, in a table in the peripheral device 12, which is then automatically updated by the Peripheral device 12 determined clock frequency of the clock signal 15 are compared. The closest table value can then be based on this comparison a clock frequency of the system clock in the peripheral device 12 are used and used, whereby an assignment to an exact clock frequency of the system clock can also take place with possible tolerances of the clock frequency of the system clock 15 and / or the secondary clock.
  • the method according to the invention it is consequently not necessary to configure the module in principle to the clock frequency of the system clock 15, but instead there remains the option of setting a different interface transmission rate than the preset between the interfaces 11 and 13 of the host 10 or the peripheral device 12 , which setting is generally standardized.
  • the method described does not presuppose that the transmission rate of the interface in an initialization phase is set as a fixed ratio to the clock frequency of the system clock; Data exchange 14 and thus the communication between the host 10 and the peripheral device 12 take place.
  • the present invention has been described above with reference to a mobile radio device, it is not restricted to this, but can basically be expanded to any system with a host and a peripheral device between which communication is to take place.
  • the method for determining the system clock by counting the edge changes, rising edges or falling edges of the system clock within one or more periods of the secondary clock can be seen as an example and can also be carried out in another way.
  • the peripheral device (12) can be a Bluetooth module, for example, and can be configured to the system clock of a mobile radio device, for example a mobile telephone.
  • Peripheral device 11 Interface of the main device (data exchange) 12 Peripheral device, peripheral module
  • 16 secondary clock e.g. Low-power clock; Clock cycle 32.768 kHz 17 PLL (phase locked loop) phase locked loop
  • processing facilities e.g. Processor, controller, memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Die vorliegende Erfindung stellt ein Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes (15) für die Konfiguration einer Peripherie-Einrichtung (12) mit den Schritten bereit: Generieren eines Sekundärtaktes (16) mit vorbestimmter Taktfrequenz; Anlegen des Systemtaktes (15) und des Sekundärtaktes (16) an einem Host (10); Anlegen des Systemtaktes (15) und des Sekundärtaktes (16) an die Peripherie-Einrichtung (12); Ermitteln der Taktfrequenz des Systemtaktes (15) in der Peripherie-Ein-richtung (12) mittels des Sekundärtaktes (16); und Konfigurieren der Peripherie-Einrichtung (12) mit dem ermittelten Systemtakt (15).

Description

Beschreibung
Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes für die Konfiguration einer Peripherie- Einrichtung
Die vorliegende Erfindung betrifft ein Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes für die Konfiguration einer Peripherie-Einrichtung, und insbesondere ein Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes für die Konfiguration einer Mobilfunk- Peripherie-Einrichtung.
Im Zuge der zunehmenden Integration verschiedenster Komponen- ten in ein Gerät erscheint es sinnvoll, die in einem Gerät bereits vorhandenen Komponenten bzw. Resourcen von verschiedenen Komponenten, d.h. mehrfach, zu verwenden und einzuset- zen. So ist es insbesondere auf dem Mobilfunksektor bei- spielsweise bei einem GSM-, CDMÄ-Mobiltelefon als Hostein- richtung bzw. Host geboten, eine Peripherie-Einrichtung, wie beispielsweise ein Bluetooth-Modul, zu integrieren. Die Peripherie-Einrichtung bzw. -Modul soll hierbei den gleichen Systemtakt, typischerweise z.B. 10 - 100 MHz, verwenden wie die Haupteinrichtung bzw. die Host-Einrichtung. ' -
In Figur 3 ist schematisch eine bekannte Anordnung zur Implementierung eines Datenaustausches 14 zwischen einer ersten Schnittstelle 11 eines Hosts 10 und einer zweiten Schnittstelle 13 eines Peripherie-Moduls bzw. einer Peripherie- Einrichtung 12 in Abhängigkeit eines Systemtaktes 15 dargestellt. Die Haupteinrichtung 10 bzw. der Host und das Peripherie-Modul 12 nehmen dabei jeweils über eine Schnittstelle 11, 13 den Datenaustausch 14 vor. Um eine Reduktion der Systemkosten und eine Mehrfachverwendbarkeit zu ermöglichen, sind sowohl der Host 10 als auch das Modul 12 in der Lage, einen gewissen Frequenzbereich von Systemtakten 15 bzw. deren Frequenzen zu verarbeiten bzw. abzudecken. Um dies gewährleisten zu können, ist eine Konfiguration sowohl des Hosts 10 als auch des Peripherie-Moduls 12 auf den Systemtakt 15 notwendig. Am Beispiel des Peripherie-Moduls 12 ist eine mögliche, bekannte Anordnung gemäß Fig. 2 verdeutlicht. Der Systemtakt 15 wird der Peripherie-Einrichtung 12 zugeführt und von einem PLL (phase locked loop) , d.h. einem Phasenregelkreis 17, in einem konstanten Takt 18 verarbeitet, welcher wiederum einer Schnittstelle 13 und/oder einer Verar- beitungseinrichtung 19, wie z.B. einem Prozessor, einem Controller oder einem Speicher, zugeführt wird.
Um nun beispielsweise eine Kostenreduktion des Gesamtsystems zu realisieren, ist das System derart aufgebaut, daß nur der Host 10 den genauen Systemtakt kennt, bzw. der Host 10 den Takt im Betrieb variieren kann und dies dem Modul 12 dann mitteilen muß. Das Modul 12 weist also keinen separaten Speicher oder ähnliches auf, in welchem eine Information über den Systemtakt enthalten ist. Die Schnittstelle 13 des Moduls 12 muß auf eine bestimmte Übertragungsrate, typischerweise z.B. 10 kbaud bis 10 Mbaud, konfiguriert werden, wobei diese Schnittstellenübertragungsrate sowohl für die Haupteinrichtung 10 als auch für das Peripherie-Modul 12 innerhalb eines gewissen Toleranzbereiches liegen muß, welcher beispielsweise durch einen Schnittstellenstandard festgelegt ist. Dabei ist die eigentliche Übertragungsrate abhängig von dem Systemtakt 15, wenn der Takt zur Versorgung der einzelnen internen Komponenten 13, 17, 19 der Peripherie-Einrichtung 12 vom Systemtakt 15 abgeleitet wird und folglich proportional zu diesem ist.
Bei der bekannten Anordnung gemäß Figur 3 kann die Information über den Systemtakt 15 dem Modul 12 derart mitgeteilt werden, daß in der Initialisierungsphase alle internen Kompo- nenten 13, 17, 19 des Moduls 12 mit dem Systemtakt 15 bzw. mit vorbestimmten Taktverhältnissen dieses Taktes versorgt werden. Diese Voraussetzung muß vom Modul 12 sowohl Hardware- als auch Software-mäßig in einem vorbestimmten min./max.- Bereich des Systemtaktes 15 sichergestellt sein. Die Übertragungsrate der Schnittstelle 13 wird dann als festes Verhältnis zum Systemtakt 15 gewählt, wodurch sichergestellt ist, daß die Haupteinrichtung 10 und die Peripherie-Einrichtung 12 die gleiche Übertragungsrate an den Schnittstellen 11, 13 aufweisen und somit miteinander kommunizieren können. Daraufhin wird dem Modul 12 über diese Schnittstelle 13 die Information über den Systemtakt und ebenso über die gewünschte Übertragungsrate der Schnittstellen 11, 13 mitgeteilt. Der Host 10 kann daraufhin die Schnittstellenübertragungsrate umschalten, nachdem das Modul auf den bekannten Systemtakt 15 konfiguriert wurde und die Schnittstellenübertragungsrate eingestellt hat.
Es muß also eine aufwendige Konfiguration des Peripherie- Moduls auf den Systemtakt vorgenommen werden. Darüber hinaus ist bei der bekannten Systemimplementierung vorausgesetzt, daß die Übertragungsrate der Schnittstelle in der Initiali- sierungsphase als festes Verhältnis zur Systemtaktung eingestellt werden muß, damit der Host und das Modul die gleiche Übertragungsrate an deren Schnittstellen vorsehen.
Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren zur automatischen Erkennung der Taktfrequenz " eines Systemtaktes für die Konfiguration einer Peripherie- Einrichtung bereitzustellen, durch welches die Konfiguration der Peripherie-Einrichtung vereinfacht wird.
Erfindungsgemäß wird diese Aufgabe durch das im Anspruch 1 angegebene Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes für die Konfiguration einer Peripherie-Einrichtung gelöst.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, sowohl der Haupteinrichtung als auch der Peripherie-Einrichtung ein weiteres Taktsignal mit einer genau bekannten Taktfrequenz zur Verfügung zu stellen, welches beispielsweise für Low-Power-Modi Verwendung findet, wie beispielsweise ein Uhrentaktsignal bei 32,768 kHz.
In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß ein Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes für die Konfiguration einer Peripherie-Einrichtung mit den Schritten bereitgestellt wird: Generieren eines Sekundärtak- tes mit vorbestimmter Taktfrequenz; Anlegen des Systemtaktes und eines Sekundärtaktes an einen Host; Anlegen des Systemtaktes und des Sekundärtaktes an die Peripherie-Einrichtung; Ermitteln der Taktfrequenz des Systemtaktes in der Peripherie-Einrichtung mittels des Sekundärtaktes; und Konfigurieren der Peripherie-Einrichtung mit dem ermittelten Systemtakt.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Erfindungsgegenstandes.
Gemäß einer bevorzugten Weiterbildung erfolgt das Ermitteln des Systemtaktes durch Zählen einer Anzahl von Flankenwechseln des Systemtaktes innerhalb einer vorbestimmten Anzahl von Perioden des Sekundärtaktes.
Gemäß einer weiteren bevorzugten Weiterbildung wird beim Konfigurieren der Peripherie-Einrichtung eine gleiche Schnittstellenübertragungsrate der ersten und zweiten Schnittstelle in Abhängigkeit des ermittelten Systemtaktes eingestellt .
Gemäß einer weiteren bevorzugten Weiterbildung wird die Schnittstellenübertragungsrate auf eine durch den Standard der Schnittstellen festgelegte Schnittstellenübertragungsrate eingestellt .
Gemäß einer weiteren bevorzugten Weiterbildung kann nach einer Initialisierungsphase der Systemtakt von der Hauptein- richtung abgeändert werden, wobei ein dann neuer Systemtakt der Peripherie-Einrichtung exakt über die Schnittstellen mitgeteilt wird.
Gemäß einer weiteren bevorzugten Weiterbildung werden bei der Ermittlung des Systemtaktes durch die Peripherie-Einrichtung sowohl Toleranzen des Systemtaktes als auch des Sekundärtaktes berücksichtigt.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Übertragungsrate der Datenübertragung zwischen der ersten und der zweiten Schnittstelle abhängig von dem Systemtakt.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Takt- frequenz des Systemtakts variabel mit vorbestimmten Taktfrequenzen und wird nach einer Initialisierungsphase durch die Haupteinrichtung bestimmt.
Gemäß einer weiteren bevorzugten Weiterbildung weist die von der Peripherie-Einrichtung automatisch ermittelte Taktfrequenz des Systemtakts diskrete Taktfrequenzen auf, die in der Peripherie-Einrichtung mit in einer Tabelle abgespeicherten diskreten Taktfrequenzen verglichen werden, um den Tabellenwert der Taktfrequenz als aktuelle Taktfrequenz des System- takts einzusetzen.
Gemäß einer weiteren bevorzugten Weiterbildung generiert eine PLL-Schaltung in der Peripherie-Einrichtung aus der Systemtaktfrequenz eine konstante Taktfrequenz, welche der zweiten Schnittstelle und/oder einer Verarbeitungseinrichtung, wie beispielsweise einem Prozessor, Controller oder Speicher, zugeführt wird.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert . Es zeigen :
Figur 1 ein schematisches Blockschaltbild zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
Figur 2 ein schematisches Blockschaltbild einer bekannten Peripherie-Einrichtung; und
Figur 3 ein schematisches Blockschaltbild einer üblichen Anordnung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
In Figur 1 ist eine Anordnung zur automatischen Ermittlung der Taktfrequenz eines Systemtaktes gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Die Anordnung gemäß Figur 1 weist eine Haupteinrichtung 10 bzw. einen Host auf, welcher über eine erste Schnittstelle 11 verfügt. Außer- dem ist eine Peripherie-Einrichtung 12 vorgesehen, welche ebenfalls über eine Schnittstelle 13 verfügt. Zwischen der ersten Schnittstelle 11 der Haupteinrichtung 10 und der zweiten Schnittstelle 13 der Peripherie-Einrichtung bzw. des Peripherie-Moduls soll ein Datenaustausch 14 ermöglicht wer- den. Sowohl der Host-Einrichtung 10 als auch dem Peripherie- Modul 12 wird ein Systemtakt 15 zugeführt. Außerdem wird sowohl dem Peripherie-Modul 12 als auch der Host-Einrichtung 10 ein zweites Sekundärtaktsignal 16 zugeführt. Das Peripherie-Modul 12 weist vorzugsweise eine mit Bezug auf Figur 2 beschriebene Struktur auf.
Zunächst wird ein Sekundärtakt 16 mit einer bestimmten bekannten Taktfrequenz, z.B. einer Quartz-Uhren Taktfrequenz, erzeugt. Die Peripherie-Einrichtung 12 bzw. das Modul kann dann in Kenntnis der Taktfrequenz des Sekundärtaktes 16 die Taktfrequenz des ebenfalls anliegenden Systemtakts 15 selber ermitteln, indem beispielsweise die Anzahl der Flankenwechsel oder ansteigenden oder abfallenden Flanken des Systemtaktes
15 innerhalb einer oder mehrerer Perioden des Sekundärtaktes
16 bzw. Low-Power-Taktes ausgemessen, d.h. insbesondere abgezählt, werden. Die Toleranzen sowohl der Taktfrequenz des Systemtaktes 15 als auch der Taktfrequenz des Sekundärtaktes 16 sind dabei zu berücksichtigen und können beispielsweise durch mehrere Messungen in ihrem Einfluß auf die ermittelte Taktfrequenz des Systemtakt 15 minimiert werden.
Soll keine Abbildung auf exakte Systemtaktfrequenzen erfolgen, so kann der automatisch von der Peripherie-Einrichtung 12 bestimmte Taktfrequenz des Systemtakts inklusive eines eventuell auftretenden Fehlers durch mögliche Toleranzen des zugeführten Systemtakts 15 und Sekundärtakts 16 verwendet werden. Mit dieser automatisch bestimmten Taktfrequenz des
Systemtakts wird dann die Schnittstelle 13 in der Peripherie- Einrichtung 12 auf eine durch den Schnittstellenstandard, z.B. RS232, festgelegte Schnittstellenübertragungsrate eingestellt. Da die von der ersten und zweiten Schnittstelle 11, 13 der Haupt-und Peripherie-Einrichtung 10, 12 akzeptierten
Toleranzen in der Schnittstellenübertragungsrate im allgemeinen wesentlich größer sind als die Toleranzen, welche im Systemtakt 15 bzw. im Sekundärtakt 16 zu erwarten sind, kann dennoch eine Kommunikation zwischen dem Host 10 und dem Modul 12 erfolgen. Im Anschluß daran kann dem Peripherie-Modul 12 von der Haupteinrichtung 10 der exakte Systemtakt über den Datenaustausch 14, welcher über die Schnittstellen 11, 13 durchgeführt wird, mitgeteilt werden.
Da im allgemeinen der Systemtakt 15 nicht beliebige Taktungen bzw. Frequenzwerte aufweist, sondern in der Regel nur vorbestimmte diskrete Taktungen bzw. mögliche Frequenzwerte auftreten, können diese beispielsweise in einer Tabelle in der Peripherie-Einrichtung 12 abgelegt werden, welche dann mit der automatisch von der Peripherie-Einrichtung 12 ermittelten Taktfrequenz des Taktsignals 15 verglichen werden. Auf Basis dieses Vergleichs kann dann der nächstliegende Tabellenwert einer Taktfrequenz der Systemtaktung in der Peripherie- Einrichtung 12 verwendet und eingesetzt werden, wodurch auch bei möglichen Toleranzen der Taktfrequenz des Systemtakts 15 und/oder des Sekundärtakts 16 eine Zuordnung zu einer exakten Taktfrequenz des Systemtakts erfolgen kann.
Bei dem erfindungsgemäßen Verfahren muß folglich keine grundsätzliche Konfiguration des Moduls auf die Taktfrequenz des Systemtakts 15 vorgenommen werden, sondern es verbleibt al- lenfalls die Einstellung einer anderen als der voreingestellten Schnittstellenübertragungsrate zwischen den Schnittstellen 11 und 13 des Hosts 10 bzw. der Peripherie-Einrichtung 12, wobei diese Einstellung im allgemeinen standardisiert ist. Darüber hinaus wird bei dem beschriebenen Verfahren nicht vorausgesetzt, daß die Übertragungsrate der Schnittstelle in einer Initialisierungsphase als festes Verhältnis zur Taktfrequenz des Systemtakts eingestellt wird, sondern erfindungsgemäß kann nach einer automatischen Bestimmung der Taktfrequenz des Systemtaktes 15 mit einer durch den Schnitt- Stellenstandard festgelegten Schnittstellenübertragungsrate ein Datenaustausch 14 und damit die Kommunikation zwischen dem Host 10 und der Peripherie-Einrichtung 12 erfolgen.
Obwohl die vorliegende Erfindung vorstehend mit Bezug auf eine Mobilfunk-Einrichtung beschrieben wurde, ist sie darauf nicht beschränkt, sondern grundsätzlich auf ein beliebiges System mit einem Host und einer Peripherie-Einrichtung, zwischen denen eine Kommunikation stattfinden soll, erweiterbar. Darüber hinaus ist das Verfahren zum Ermitteln des Systemtak- tes durch Abzählen der Flankenwechsel, aufsteigenden Flanken oder abfallenden Flanken des Systemtakts innerhalb einer oder mehrerer Perioden des Sekundärtaktes beispielhaft zu sehen und kann auch auf andere Weise erfolgen. Insbesondere kann die Peripherie-Einrichtung (12) z.B. ein Bluetoothmodul sein und auf den Systemtakt einer Mobilfunkeinrichtung, z.B. eines Mobiltelefons, konfiguriert werden. Bezugs zeichenliste
10 Haupteinrichtung, Host
11 Schnittstelle der Haupteinrichtung (Datenaustausch) 12 Peripherie-Einrichtung, Peripherie-Modul
13 Schnittstelle der Peripherie-Einrichtung
14 Datenaustausch
15 Systemtakt
16 Sekundärtakt, z.B. Low-Power-Takt; Uhren-Takt 32,768 kHz 17 PLL (phase locked loop) Phasenregelkreis
18 konstanter Takt
19 Verarbeitungseinrichtungen, z.B. Prozessor, Controller, Speicher

Claims

Patentansprüche
1. Verfahren zur automatischen Erkennung der Taktfrequenz eines Systemtaktes (15) für die Konfiguration einer Periphe- rie-Einrichtung (12) mit den Schritten:
Generieren eines Sekundärtaktes (16) mit vorbestimmter Taktfrequenz;
Anlegen des Systemtaktes (15) und des Sekundärtaktes (16) an einen Host (10) ;
Anlegen des Systemtaktes (15) und des Sekundärtaktes (16) an die Peripherie-Einrichtung (12);
Ermitteln der Taktfrequenz des Systemtaktes (15) in der Peripherie-Einrichtung (12) mittels des Sekundärtaktes (16) ; und
Konfigurieren der Peripherie-Einrichtung (12) mit dem ermit- telten Systemtakt (15) .
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass das Ermitteln der Taktfrequenz des Systemtaktes (15) durch Zählen einer Anzahl von Flankenwechseln des Systemtaktes (15) innerhalb einer vorbestimmten Anzahl von Perioden des Sekundärtaktes (16) erfolgt.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass beim Konfigurieren der Peripherie-Einrichtung (12) eine gleiche Schnittstellenübertragungsrate einer ersten Schnittstelle (11) des Hosts (10) und einer zweiten Schnittstelle (13) der Peripherie-Einrichtung (12) in Abhängigkeit der Taktfrequenz des ermittelten Systemtaktes (15) eingestellt wird.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass die Schnittstellenübertragungsrate auf eine durch den Standard der Schnittstellen (11, 13) festgelegte Schnittstel- lenübertragungsrate eingestellt wird.
5. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass nach einer Initialisierungsphase der Systemtakt (15) von der Haupteinrichtung (10) abgeändert werden kann, wobei ein dann neuer Systemtakt der Peripherie-Einrichtung (12) exakt über Schnittstellen (11, 13) mitgeteilt wird.
6. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass bei der Ermittlung der Taktfrequenz des Systemtaktes (15) durch die Peripherie-Einrichtung (12) sowohl Toleranzen des Systemtaktes (15) als auch des Sekundärtaktes (16) berücksichtigt werden.
7. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Übertragungsrate der Datenübertragung (14) zwischen einer ersten und einer zweiten Schnittstelle (11, 13) abhän- gig von der Taktfrequenz des Systemtakts (15) ist.
8. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Taktfrequenz des Systemtakts (15) variabel mit vor- bestimmten Taktfrequenzen ist und nach einer Initialisierungsphase durch den Host (10) bestimmt wird.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , dass der von der Peripherie-Einrichtung (12) automatisch ermittelte Taktfrequenz des Systemtakts (15), diskrete Taktfrequenzen aufweist, die in der Peripherie-Einrichtung (12) mit in einer Tabelle abgespeicherten diskreten Taktfrequenzen verglichen werden, um den Tabellenwert der Taktfrequenz als aktuelle Taktfrequenz des Systemtakts (15) einzusetzen.
10. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass in der Peripherie-Einrichtung (12) eine PLL-Schaltung (17) aus der Taktfrequenz des Systemtakts (15) eine konstante Taktfrequenz (18) generiert, welche einer zweiten Schnitt- stelle (13) und/oder einer Verarbeitungseinrichtung (19) , wie beispielsweise einem Prozessor, Controller oder Speicher, zugeführt wird.
11. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Peripherie-Einrichtung (12) ein Bluetoothmodul ist und auf den Systemtakt einer Mobilfunkeinrichtung, z.B. einem Mobiltelefon, konfiguriert wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4467350B2 (ja) * 2004-04-09 2010-05-26 富士通マイクロエレクトロニクス株式会社 情報処理システム及びタイミング調整方法
US7626436B2 (en) * 2007-02-12 2009-12-01 Standard Microsystems Corporation Automatic system clock detection system
GB2459733B (en) * 2008-04-30 2012-12-19 Icera Inc Clock configuration
US8089318B2 (en) 2008-10-17 2012-01-03 Marvell World Trade Ltd. Methods, algorithms, circuits, and systems for determining a reference clock frequency and/or locking a loop oscillator
US9277515B2 (en) * 2013-11-04 2016-03-01 Samsung Electronics Co., Ltd Precise time tagging of events over an imprecise link
CN106559156A (zh) * 2015-09-29 2017-04-05 中兴通讯股份有限公司 时钟频率识别的方法和装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905887A (en) * 1995-03-01 1999-05-18 Opti Inc. Clock frequency detection for computer system
US6121816A (en) * 1999-04-23 2000-09-19 Semtech Corporation Slave clock generation system and method for synchronous telecommunications networks

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459855A (en) * 1992-08-10 1995-10-17 Hewlett-Packard Company Frequency ratio detector for determining fixed frequency ratios in a computer system
US5696950A (en) * 1993-09-29 1997-12-09 Seiko Epson Corporation Flexible clock and reset signal generation and distribution system having localized programmable frequency synthesizers
US5511100A (en) * 1993-12-13 1996-04-23 Motorola, Inc. Method and apparatus for performing frequency detection
US5406228A (en) * 1994-07-12 1995-04-11 General Instrument Ring oscillator with frequency control loop
US6081143A (en) * 1997-09-26 2000-06-27 Sun Microsystems, Inc. Frequency comparison and generation in an integrated processor
US6259722B1 (en) 1998-07-10 2001-07-10 Siemens Information And Communication Networks, Inc. Method and system for table implemented frequency selection in a frequency hopping cordless telephone system
US6294962B1 (en) * 1998-12-09 2001-09-25 Cypress Semiconductor Corp. Circuit(s), architecture and method(s) for operating and/or tuning a ring oscillator
JP2001013179A (ja) * 1999-06-29 2001-01-19 Mitsubishi Electric Corp リングオシレータクロック周波数測定方法、リングオシレータクロック周波数測定回路、およびマイクロコンピュータ
DE10003258A1 (de) * 2000-01-26 2001-08-09 Siemens Ag Digitaler Phasenverstärker
GB2364203B (en) * 2000-06-27 2004-03-17 Nokia Mobile Phones Ltd Synchronisation
US7454645B2 (en) * 2005-03-31 2008-11-18 Cypress Semiconductor Corp. Circuit and method for monitoring the status of a clock signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905887A (en) * 1995-03-01 1999-05-18 Opti Inc. Clock frequency detection for computer system
US6121816A (en) * 1999-04-23 2000-09-19 Semtech Corporation Slave clock generation system and method for synchronous telecommunications networks

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