WO2004040770A1 - デジタル信号処理装置及び音声信号再生装置 - Google Patents

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WO2004040770A1
WO2004040770A1 PCT/JP2003/013583 JP0313583W WO2004040770A1 WO 2004040770 A1 WO2004040770 A1 WO 2004040770A1 JP 0313583 W JP0313583 W JP 0313583W WO 2004040770 A1 WO2004040770 A1 WO 2004040770A1
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multiplication
addition
digital signal
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PCT/JP2003/013583
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Tsunehiko Hongo
Hirotoshi Yamamoto
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to an audio signal reproducing device.
  • it relates to an audio signal reproducing device having a delta-sigma modulation circuit.
  • the present invention also relates to a digital signal processing device.
  • Audio signal reproducing devices for reproducing audio signals stored in recording media such as CDs and MDs include a multi-bit pulse code modulation (PCM) audio signal reproducing device and a 1-bit audio signal reproducing device.
  • PCM pulse code modulation
  • the 1-bit method is a method that can reproduce the sound source more faithfully than the multi-bit PCM method.
  • a conventional 1-bit audio signal reproducing apparatus encodes a multi-bit digital audio signal into a 1-bit digital signal, digitally amplifies the 1-bit digital signal, and converts the digitally amplified 1-bit digital signal.
  • the signal is converted into a reproduced signal that is an analog signal by a low-pass filter (for example, see Japanese Patent Application Laid-Open No. H10-322215).
  • FIG. 5 shows an example of a configuration of a PDM (Pulse Density Modulation) signal generation circuit included in a conventional 1-bit audio signal reproducing apparatus.
  • PDM Pulse Density Modulation
  • the PDM signal generation circuit shown in Fig. 5 consists of an input terminal IN, an output terminal OUT, a multiplier 101: L11, an adder 1 112 to 119, a quantizer 120, and a delay unit 1. It consists of 2 1 to 1 28.
  • the multiplier coefficients of the multipliers 101, 102, ..., 111 are m1, m2, ..., ml1, respectively.
  • the PDM signal generation circuit in FIG. 5 performs 7th-order delta-sigma modulation on the audio signal, which is a multi-bit digital signal, to generate a PDM signal, which is a 1-bit digital signal.
  • the PDM signal is a pulse having the same amplitude and time width, and expresses the signal level by changing the pulse density, that is, the frequency of appearance.
  • the PDM signal generation circuit in Figure 5 processes data from the input terminal IN to the output terminal OUT at a very high sampling frequency of 2.8 MHz or 5.6 MHz in order to faithfully reproduce the sound source. are doing.
  • the quantization error component has a distribution shifted to higher frequencies. This is known as “noise shaving”. Therefore, the PDM signal generation circuit in FIG. 5 is used to reduce quantization noise in a target frequency band (for example, an audible band), and plays a role of an IIR (Infinite-duration Impulse Response) filter. As a result, SZN within the target frequency band can be secured, and a wider band can be achieved.
  • a target frequency band for example, an audible band
  • the sampling frequency is very high (for example, 2.8MHz, 5.6MHz, etc.), and the effect of unnecessary radiation is large, so double shielding using steel plates and copper plates is required.
  • Sufficient noise 'shielding measures are indispensable.
  • the shielded steel plate or the like occupies a considerable amount of space in the audio signal reproducing device, and the weight of the audio signal reproducing device increases, so that the audio signal reproducing device cannot be reduced in size and weight.
  • the PDM signal generation circuit in Fig. 5 uses a large number of multipliers and adders, so the circuit scale has become large. In addition, the power consumption was large due to the large circuit size. Furthermore, since the PDM signal generation circuit in Fig. 5 is generally an analog circuit and supports only one-channel processing, the PDM signal generation circuit shown in Fig. 5 when used in stereo (L ch, Rch) is used. I had to provide two signal generation circuits. Since the PDM signal generation circuit has such a complicated and enormous circuit configuration, it has been difficult to mount it on the conventional LSI. For this reason, it was not possible to reduce the size and weight of the audio signal reproducing device.
  • the PDM signal generation circuit shown in Fig. 5 has the above-mentioned problems, and is particularly unsuitable for portable audio signal reproduction devices that require low power consumption, small size, light weight, and low cost. It was not used in playback devices. Disclosure of the invention
  • the present invention has been made in consideration of the above problems, and has been made in consideration of the above problems. It is an object of the present invention to provide a system audio signal reproducing device. Another object of the present invention is to provide a digital signal processing device capable of reducing the circuit scale in view of the above problems.
  • an adder in a digital signal processing device according to the present invention, an adder, a first multiplier for multiplying a signal by a predetermined multiplication value, and a delay for delaying an output signal of the adder And second multiplication means for multiplying the output signal of the delay means by a predetermined multiplication value.
  • the addition means includes an output signal of the first multiplication means, an output signal of the delay means, And adding the inverted output signal of the second multiplying means and inputting the output of the adding means to the first multiplying means and the delay means a plurality of times. Is processed.
  • a storage means for storing the output signal of the adding means, a total adding means, and a quantizing means are provided in one step until the adding processing is performed by the adding means.
  • the input signal is multiplied by a predetermined multiplied value by the first multiplying means and then input to the adding means.
  • the output signal of the storage means is converted to the first multiplying means and the delay.
  • the adding means performs a plurality of steps of adding the output signal of the first multiplying means, the output signal of the delaying means, and the inverted output signal from the second multiplying means.
  • the output signal of the total adding means is quantized by the quantizing means. And outputting the output signal of the quantization means to the outside and feeding it back to the second multiplication means in the first step.
  • the digital signal processing device in the digital signal processing device, it is determined whether or not the first multiplying unit outputs an input signal, whether or not the delay unit outputs a signal, and wherein the second multiplying unit outputs the signal. It is desirable to have a configuration in which whether or not to output can be controlled by separate control signals. According to such a configuration, unnecessary measures are taken. Power consumption can be greatly reduced.
  • the addition means is an addition / subtraction means capable of performing subtraction processing, wherein the first multiplication means multiplies a signal by a predetermined multiplication value by the first multiplication processing.
  • Multiplying means for multiplying the signal by a predetermined multiplication value; the second multiplication means multiplying the signal by a multiplication value of a predetermined multiple or a reciprocal of a predetermined multiple and outputting the multiplied value to the addition / subtraction means; Subtraction means before The output of the second multiplication means and the output of the delay means are added or subtracted, and the delay means repeats the arithmetic processing of inputting the output of the addition / subtraction means, whereby a predetermined signal is obtained. At least one of the processes may be replaced by the second process of multiplying by the multiplication coefficient.
  • the addition / subtraction means adds or subtracts the output of the first or second multiplication means and the output of the delay means, it adds the output of the first or second multiplication means and the output of the delay means.
  • the number of processing repetitions can be reduced as compared with the case of only. For example, if the predetermined multiplication factor is 0.9375 and the multiplication value of the predetermined multiple or the reciprocal of the predetermined multiple is 1Z16, only addition requires 15 repetitions.
  • the multiplication value of the predetermined multiple or the reciprocal of the predetermined multiple in the first processing is set to 1
  • the multiplication value of the predetermined multiple or the reciprocal of the predetermined multiple in the second processing is set to 1 1 6 and subtraction is performed, it is two iterations No.
  • the accuracy of the multiplication coefficient is increased and the number of digits of the processed data is increased, the increase in the computational frequency can be reduced. Can be suppressed.
  • the predetermined multiple or a reciprocal of the predetermined multiple be set to a different value every time the arithmetic processing is repeated.
  • the predetermined multiplication coefficient can be 0.939 75 in four repetitions even if only addition is performed. can do.
  • the predetermined multiplication coefficient is 0.90625, the multiplication value of the predetermined multiple or the reciprocal of the predetermined multiple in the first processing is set to 1, and the multiplication value of the predetermined multiple or the reciprocal of the predetermined multiple in the second and subsequent processing is set.
  • the addition / subtraction means performs the subtraction. Is desirable.
  • the addition / subtraction unit can perform the subtraction process only when the addition / subtraction unit can perform the subtraction process so that the number of repetition processes can be reduced as compared with the case where the addition / subtraction unit performs only addition.
  • a delta-sigma that receives a pulse code modulated PCM signal of the audio signal and performs delta-sigma modulation of the PCM signal is provided.
  • a configuration is provided.
  • a 1-bit signal is converted by a PWM modulation method (for example, 352.8 kHz) having a lower sampling frequency than the PDM modulation method (2.8 MHz or 5.6 MHz). Since it is generated, the switching gross of the switching amplifier can be suppressed, the power consumption can be reduced, and unnecessary radiation can be suppressed. This eliminates the need for noise and shielding measures, such as double shielding by steel plates and copper plates, which are indispensable for PDM modulation systems.Products can be configured with plastic cabinets, etc., making them smaller, lighter, and less costly. Can be achieved.
  • a 1-bit digital signal is generated by pulse width modulation of a signal obtained by delta-sigma modulation of a PCM signal
  • a conventional 1-bit digital signal is generated from a PCM signal only by a delta-sigma modulation circuit.
  • the sampling frequency of the delta-sigma modulation circuit can be extremely reduced.
  • each task between the clocks can be performed with a sufficient margin. Therefore, the work performed by one clock can be further divided and performed. In other words, if the work is to be performed by disassembling it into n steps, it is sufficient to implement it with n times the clock.
  • n steps are basically the same, such as the integration work, but only the constant values handled at each step are different.Therefore, if the work of switching the constant values and the basic work can be performed routinely, A predetermined delta-sigma modulation can be performed. This greatly simplifies the configuration in terms of software and hardware. In other words, the generation of noise can be further prevented, which is a measure against unnecessary radiation.
  • the digital signal processing device may be used for the delta-sigma modulation means.
  • the delta-sigma modulation means may alternately process the left channel signal and the right channel signal of the audio signal. Good.
  • the multiplication means, the addition means, and the quantization means can be used in common for the left channel and the right channel, so that further circuit reduction and power consumption reduction are achieved.
  • the audio signal reproducing device having any one of the above-mentioned configurations may be replaced with a portable audio signal reproducing device. May be placed.
  • a portable audio signal reproducing device May be placed.
  • FIG. 1 is a diagram showing a configuration example of an MD playback device according to the present invention
  • FIG. 2 is a diagram showing an example of a configuration of a 7th-order delta-sigma modulation circuit included in the MD reproduction device of FIG. 1,
  • FIG. 3 is a diagram showing an example of a configuration of a PWM circuit provided in the MD reproducing apparatus of FIG. 1
  • FIG. 4 is a diagram illustrating a click signal of a 96-decimal counter, a count value of a 96-advance counter, and the like. Diagram showing the relationship with the PWM signal
  • Fig. 5 is a diagram showing an example of the configuration of a PDM signal generation circuit included in a conventional 1-bit audio signal reproducing device.
  • FIG. 6 is a diagram illustrating another configuration example of the 7th-order delta-sigma modulation circuit included in the MD reproduction device in FIG.
  • FIG. 1 is a block diagram showing an example of the configuration of an MD playback device according to the present invention.
  • the optical pickup device 2 extracts a signal from the MD 1 and sends it to the decompression circuit 3.
  • the expansion circuit 3 expands the input signal (compressed music data). As a result, the signal output from the expansion circuit 3 becomes the PCM signal S1 having a sampling frequency of 44.1 kHz. ⁇
  • the 7th-order delta-sigma modulation circuit 5 performs delta-sigma modulation on the PCM signal S2 output from the oversampling circuit 4 to generate a 6-bit PCM signal for the left channel.
  • the signal S3 and the 6-bit PCM signal S4 for the right channel are generated.
  • the sampling frequency of the 6-bit PCM signals S3 and S4 is 8 fs.
  • the PWM circuit 6 generates a 1-bit PWM signal S5 for the left channel by pulse width modulating the 6-bit PCM signal S3 for the left channel output from the 7th-order delta-sigma modulation circuit 5 to generate a 7th-order delta-sigma signal.
  • the 6-bit PCM signal S4 for the right channel output from the modulation circuit 5 is pulse width modulated to generate a 1-bit PWM signal S6 for the right channel.
  • the left-channel 1-bit PWM signal S5 output from the PWM circuit 6 is converted to an analog signal by the switching amplifier 7 and amplified, and then the high-frequency component is removed by the low-pass filter (LPF) 8, thereby removing the left-channel signal. Sound is generated by the speaker 9.
  • the 1-bit PWM signal S6 for the right channel output from the PWM circuit 6 is converted to an analog signal by the switching amplifier 10 and amplified, and then the high-pass component is removed by the low-pass filter (LPF) 11 Then, sound is produced by the right channel speaker 12.
  • the decompression circuit 3, the oversampling circuit 4, the seventh-order delta-sigma modulation circuit 5, and the PWM circuit 6 are mounted on one system LSI, but may be provided separately. Good.
  • FIG. 2 shows a configuration example of the seventh-order delta-sigma modulation circuit 5.
  • the 7th-order delta-sigma modulator shown in Fig. 2 has an input terminal IN, an output terminal OUT, shifters 14 to 16, an adder 17 and a quantizer 18 and registers ds1—reg to ds.
  • 7 is a digital signal processing device including reg, out reg, ACC, and reg, and selectors 19 to 23.
  • the input terminal IN is connected to the "0 1" input terminal of the selector 21 and the output terminal of the selector 21 is connected to the input side of the shifter 14.
  • the adder 17 inputs the outputs of the shifters 14 and 15 in a non-inverting manner, and inputs the output of the shifter 16 in an inverting manner.
  • the output of adder 17 is connected to the input of register AC C.
  • the output side of the register ACC is the "10" input terminal of the selector 21 and the registers dslreg to ds7 reg and out—Connected to the input of each reg.
  • the output side of register ds 1—reg is connected to the “0 0 0” input terminal of selectors 19 and 20.
  • the output side of register ds 2—reg is the “0 0 1” input of selectors 19 and 20.
  • the output side of register ds3—reg is connected to the “0 1 0” input terminal of selectors 19 and 20.
  • the output side of register ds4—reg is connected to the input side of selectors 19 and 20.
  • 0 1 1 Connects to the input terminal, the output side of register ds 5—reg is connected to the selector 1 9 and the “1 0 0” input terminal of 20.
  • the output side of the register out-reg is connected to the input side of the quantizer 18, and the output side of the quantizer 18 is connected to the "1 1 1" input terminal of the selector 20 and the input side of the register reg. You. Then, the output side of the register re is connected to the output terminal OUT.
  • the output terminal of the selector 19 is connected to the “1” input terminal of the selector 22, and the output terminal of the selector 22 is connected to the input side of the shifter 15.
  • the output terminal of the selector 20 is connected to the “1” input terminal of the selector 23, and the output terminal of the selector 23 is connected to the input side of the shifter 16.
  • the shifters 14 to 16 are controlled by shifter control signals ctil to ctl 3, respectively.
  • the selector 19 is controlled by the selection signal regse 1 _ 1
  • the selector 20 is controlled by the selection signal regse 1-2
  • the selector 21 is controlled by the selection signal ase 1
  • the selector 2 2 is controlled by the selection signal bse 1
  • the selector 23 is controlled by the selection signal cse 1.
  • the selectors 19 to 23 select an input terminal that matches the content of each selection signal, and outputs a signal input to the selected input terminal to an output terminal.
  • the register AC C is controlled by the enable signal enable—acc.
  • S 7—reg are respectively controlled by the enable signals enab 1 e_l to enab 1 e—7, and the register out—reg Is controlled by the enable signal enab 1 e ⁇ o.
  • the “0 0” input terminal of the selector 21, the “0” input terminal of the selector 22, and the “0” input terminal of the selector 23 Data in which all bit strings are 0 Is entered.
  • the selection signal ase 1 of the selector 21 is set to “0 1”, and the output data dataa of the selector 21 taken in by the shifter 14 is shifted to the right by 2 bits by the shifter 14 and the selection signal bse 1 and ⁇ By setting csel to "0", the output value of shifter 14 is Store in C.
  • the seventh-order delta-sigma modulation circuit 5 has a circuit configuration shown in FIG. 6 instead of the circuit configuration shown in FIG. In FIG. 6, the same portions as those in FIG. 2 are denoted by the same reference numerals, and detailed description will be omitted.
  • the seventh-order delta-sigma modulation circuit shown in FIG. 6 has a configuration in which the selector 22 of the seventh-order delta-sigma modulation circuit shown in FIG. 2 is replaced with a selector 22 ′.
  • the output side of the register AC C is connected to the “10” input terminal of the selector 22 ′, the output terminal of the selector 19 is connected to the “00” input terminal of the selector 22 ′, and the selector 22 The output terminal is connected to the input side of shifter 15. Data of which all bit strings are 0 is input to the “01” input terminal of the selector 22 ′.
  • the selector 2 2 ′ is controlled by the selection signal bse 1, selects an input terminal that matches the content of the selection signal, and outputs the signal input to the selected input terminal to the output terminal.
  • adder 17 can input the output of the shifter 14 by using an external signal (not shown) without inverting the non-inverting input.
  • the selection signal asel of the output of the selector 21 is set to "0 1", and the output data dataa of the selector 21 taken into the shifter 14 is shifted by the shifter 14 to 1
  • the output value of the shifter 14 is stored in the register AC C by shifting to the right by setting the selection signal bse 1 to “0 1” and the selection signal cse 1 to “0”.
  • the selection signal asel of the selector 21 is set to “0 1”, and the output data dataa of the selector 21 taken into the shifter 14 is shifted to the right by 3 bits by the shifter 14, and the selection signal bse 1 is set to “1”.
  • the selection signal cse1 is set to “0”
  • the sum of the output of the shifter 14 and the output of the shifter 15 is stored in the register ACC.
  • the selection signal asel of the selector 21 is set to "0 1"
  • the output data dataa of the selector 21 to be taken into the shifter 14 is shifted right by 4 bits by the shifter 14 and the selection signal bse 1 is set to "
  • the selection signal cse 1 is set to “0”
  • the sum of the output of the shifter 14 and the output of the shifter 15 is stored in the register AC C.
  • the accuracy of the multiplication coefficient can be improved.
  • the first operation four additions are required to set the multiplication coefficient ml to 0.9375, but the 7th-order delta-sigma modulation circuit 5 shown in FIG.
  • the second operation the 7th-order delta-sigma modulation circuit 5 shown in FIG.
  • the selection signal ase1 of the selector 21 is first set to "01" and the shifter 14
  • the output value of the shifter 14 is registered by setting the selection signal bse 1 to "0 1” and setting the selection signal cse 1 to "0" without shifting the output data dataa of the selector 21 taken in by the shifter 14 Store in AC C.
  • the adder 17 inverts the output of the shifter 14 instead of the non-inverting input, sets the selection signal ase 1 of the selector 21 to "0 1", and outputs the output data of the selector 21 to the shifter 14.
  • the multiplication coefficient ml 0.93 755
  • a value obtained by multiplying the input signal stored in the register AC C by the multiplication coefficient ml is a register dsl—reg to ds 7—reg and ou corresponding to each of the first-order delay units 12 1 to 12 28 in FIG. Stored in t__reg.
  • the registers dsl-reg to ds7-reg and out-reg each have a 24-bit width.
  • register ACC output (Same as the register value of register dsl—reg) is the output of selector 21 and the output of selector 21 is shifted by shifter 14 by the value corresponding to multiplication coefficient m 2, and one of adders 17 Becomes a non-inverting input.
  • the selection signal bse 1 of the selector 2 2 is S “1” and the selection signal regsel— 1 of the selector 19 is “0 0 1”
  • the previous register value of the register ds 2—reg is the output of the selector 22.
  • the output of the selector 22 becomes the other non-inverting input of the adder 17 without being shifted and multiplied by the shifter 15.
  • the previous register value of the register ds 3 _reg is The output of the selector 23 is shifted and multiplied by the shifter 16 by a value corresponding to the multiplication coefficient m8, and becomes the inverted input of the adder 17.
  • the adder 17 performs a process corresponding to the adder 113 provided in the PDM signal generation circuit of FIG.
  • the adder 17 is provided in the PDM signal generation circuit shown in FIG. It is possible to perform processing corresponding to each of the eighteen.
  • the nth-order noise siever (delta-sigma modulation circuit) can obtain data of all orders with at least n clocks. it can.
  • the 7th-order delta-sigma modulation circuit shown in FIG. 2 or FIG. 6 does not need to include the multipliers 101 to 11 like the PDM signal generation circuit shown in FIG. 5, so that the circuit scale can be reduced. it can. Also, since the order of the delta-sigma modulation can be easily increased, the noise characteristics can be made very good. Furthermore, the sampling frequency of the input signal can be kept very low.
  • the frequency of the main clock may be calculated from the total number of processes, and an address counter necessary for a ROM (not shown) provided in the 7th-order delta-sigma modulation circuit shown in FIG. 2 or FIG. 6 may be created.
  • This clock or this clock The signal whose phase is shifted from that becomes the clock of each register.
  • a 24-decimal counter (not shown) is provided in the 7th-order delta-sigma modulation circuit of FIG. 2 or FIG. 6, and the counter value of the 24-decimal counter becomes the address of the ROM described above.
  • the shifters 14 to 16, the adder 17, and the quantizer 18 alternate between the left channel and the right channel (for example, when the 8 fs signal is “1”, the left channel, “0” Use for the right channel etc.) As a result, the circuit can be greatly reduced.
  • the registers dsl-reg to ds7-reg, out-reg, and reg, and the output terminal OUT are provided separately for those used for the left channel and those used for the right channel.
  • the register value of the register ds l_r eg, the register value of the register ds 2—the register value of the reg, the register value of the register ds 3—the register value of the reg, the register value of the register ds 4—the register value of the reg 5—register value of reg, register value of register ds 6_reg, register ds 7—register value of reg, register out—register value of reg (24-bit width for each of L ch and R ch)
  • the data respectively correspond to ds1, ds2, ds3, ds4, ds5, ds6, ds7, out in the PDM signal generation circuit of FIG.
  • the multiplication process can be realized by a combination of the shifters 14 to 16 and the adder 17. Then, the multiplication coefficient is set according to the characteristic finally obtained.
  • the 24-bit data finally stored in the register out_reg is divided into 47 by the quantizer 18 and replaced with 6-bit data (in the case of this embodiment, “0 0 0 0 0 0 " ⁇ " 1 0 1 1 1 0 "for a total of 47 values). That is, the input terminal IN This means that the PCM signal input to is input to delta-sigma modulation and converted to a low-bit PCM signal.
  • the low bit PCM signal is output from the output terminal OUT via the register reg.
  • Fig. 3 shows an example of the configuration of the PWM circuit 6.
  • the PWM circuit 6 in FIG. 3 includes input terminals 24 and 27, comparators 25 and 28, output terminals 26 and 29, and a 96-base counter 30.
  • the input terminal 24 inputs the left-channel 6-bit PCM signal S3 output from the 7th-order delta-sigma conversion circuit of FIG. 2 or FIG.
  • the comparator 25 compares the 6-bit PCM signal S3 for the left channel input to the input terminal 24 with the power counter value of the 96 advance counter 30 to generate a PWM signal S5 for the left channel and outputs the same. Send to 26.
  • the input terminal 27 inputs the 6-bit right-channel 6-bit PCM signal S4 output from the 7th-order delta-sigma converter in FIG. 2 or FIG.
  • the comparator 28 compares the 6-bit PCM signal S4 for the right channel input to the input terminal 27 with the counter value of the 96-base counter 30, generates a PWM signal S6 for the right channel, and outputs it to the output terminal 29. Send out.
  • the 96-base counter 30 counts 96 values in a period of 8 fs. .
  • Comparator 25 toggles to the “High” level when the decimal value corresponding to the 6-bit PCM signal S3 for the left channel and the count value of the 96-base counter 30 become the same, and the 6-bit PCM for the left channel When the sum of the decimal number corresponding to the signal S3 and the counter value of the 96-power counter 30 becomes 95, a PWM signal S5 for the left channel that toggles to the "Low” level is generated.
  • the comparator 28 toggles to the “High” level, and When the sum of the decimal number corresponding to the bit PCM signal S4 and the counter value of the 96-base counter 30 becomes 95, the right channel PWM signal S6 that toggles to the "Low” level is generated.
  • the comparators 25 and 28 operate in this manner because the left channel PWM signal S 5 and the right channel PWM signal S 6 are fixed at the “High” level or the “Low” level during a period of 8 fs. This is to ensure that it toggles twice.
  • the clock signal CK of the 96-base counter 30 and the 96-base counter 30 Figure 4 shows the relationship between the count value and the PWM signal.
  • a 7th-order delta-sigma modulation circuit is used for the delta-sigma modulation circuit, but a delta-sigma modulation circuit of another order may be used.
  • the digital signal processing device and the audio signal processing / reproducing device of the present invention can be used for various devices that process digital signals, including audio equipment.

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Abstract

本発明に係る音声信号再生装置においては、PCM信号を入力し、前記PCM信号をデルタ-シグマ変調する7次デルタ-シグマ変調回路と、前記7次デルタ-シグマ変調回路から出力される信号をパルス幅変調して1ビットデジタル信号を生成するPWM回路と、1ビットデジタル信号をアナログ信号に変換して増幅するスイッチングアンプと、アナログ信号の高域成分を除去するローパスフィルタと、を備える構成としている。このような構成により、小型化・軽量化を図ることができる。

Description

明細書 デジタル信号処理装置及び音声信号再生装置 技術分野
本発明は、 音声信号再生装置に関する。 特に、 デルターシグマ変調回路を有す る音声信号再生装置に関する。 また、 本発明は、 デジタル信号処理装置に関する
背景技術
CD、 MD等の記録媒体に格納されている音声信号を再生する音声信号再生装 置として、 マルチビッ ト P CM (Pulse Code Modulation) 方式音声信号再生 装置と 1ビット方式音声信号再生装置とが挙げられる。 1ビット方式はマルチビ ット P CM方式よりも音源を忠実に再現できる方式である。
従来の 1ビット方式音声信号再生装置は、 マルチビットデジタル信号である音 声信号を 1ビットデジタル信号に符号化し、 その 1ビットデジタル信号をデジタ ル増幅し、 そのデジタル増幅された 1ビットデジタル信号をローパスフィルタに よってアナログ信号である再生信号に変換する （例えば、 特開平 1 0— 3 222 1 5号公報参照）。
ここで、 従来の 1ビット方式音声信号再生装置が備える PDM (Pulse Densi ty Modulation) 信号生成回路の一構成例を図 5に示す。
図 5の P DM信号生成回路は、 入力端子 I N、 出力端子 OUT、 乗算器 1 0 1 〜： L 1 1、 加算器 1 1 2〜 1 1 9、 量子化器 1 20、 及ぴ遅延器 1 2 1〜 1 28 によって構成される。 なお、 乗算器 10 1、 10 2、 ···、 1 1 1の乗算係数はそ れぞれ m 1、 m2、 ···, ml 1である。
図 5の P DM信号生成回路はマルチビットデジタル信号である音声信号に対し て 7次デルタ-シグマ変調を行い 1ビットデジタル信号である P DM信号を生成 する。 P DM信号は、 振幅も時間幅も同じパルスであり、 パルスの密度、 すなわ ち出現頻度を変化させることによって信号のレベルを表現している。 また、 図 5の P DM信号生成回路は、 音源を忠実に再現するために、 入力端子 I Nから出力端子 OUTまで 2. 8MH z又は 5. 6 MH zの非常に速いサンプ リング周波数でデータを処理している。
デルタ-シグマ変調により 1ビットデジタル信号を生成した場合、 量子化誤差 成分は高域にシフトした分布となる。 これは、 「ノイズシェービング」 として知 られている。 したがって、 図 5の PDM信号生成回路は、 目的とする周波数帯域 (例えば可聴帯域） の量子化ノイズ低減のために用いられ、 I I R (Infinite-d uration Impulse Response) フィルタの役割を果たす。 これにより、 目的とす る周波数帯域内の SZNを確保し、 広帯域化を図ることができる。
しかながら、 図 5の P DM信号生成回路では、 サンプリング周波数が非常に高 く （例えば 2. 8MH z、 5. 6MH z等）、 不要輻射の影響が大きいため鋼板 及ぴ銅板による二重シールド等の十分なノイズ ' シールド対策が必要不可欠とな る。 このため、 音声信号再生装置においてシールド鋼板等が.かなりのスペースを 占めることとなり、 音声信号再生装置の重量も増すので、 音声信号再生装置の小 型化 ·軽量化を図れなかった。
また、 図.5の P DM信号生成回路は乗算器、 加算器を数多く用いているため回 路規模が大きくなつていた。 そして、 回路規模が大きいために消費電力も大きか つた。 さらに、 図 5の PDM信号生成回路は一般的にアナログ回路であり片チヤ ンネルのみの処理しか対応していないため、 ステレオ （L c h、 Rc h) で使用 する場合は図 5に示した P DM信号生成回路を 2つ設けなければならなかった。 P DM信号生成回路はこのように複雑且つ回路規模が莫大な回路構成をしている ことから従来 L S Iに搭載することは困難であった。 このため、 音声信号再生装 置の小型化 ·軽量化を図れなかった。
図 5の P DM信号生成回路は、 上記問題点を有するため、 低消費電力化、 小型 軽量化、 コストダウンが必要不可欠なポータブル型音声信号再生装置には特に不 向きであり、 ポータブル型音声信号再生装置には採用されていなかった。 発明の開示
本発明は、 上記の問題点に鑑み、 小型化 ·軽量化を図ることができる 1ビット 方式音声信号再生装置を提供することを目的とする。 また、 本発明は、 上記の問 題点に鑑み、 回路規模を小さくすることができるデジタル信号処理装置を提供す ることを目的とする。
上記目的を達成するために、 本発明に係るデジタル信号処理装置においては、 加算手段と、 信号に所定の乗算値を乗算する第 1の乗算手段と、 前記加算手段の 出力信号を遅延させる遅延手段と、 前記遅延手段の出力信号に所定の乗算値を乗 算する第 2の乗算手段とを備え、 前記加算手段は、 前記第 1の乗算手段の出力信 号と、 前記遅延手段の出力信号と、 前記第 2の乗算手段の反転出力信号とを加算 するものであって、 前記加算手段の出力を前記第 1の乗算手段及ぴ前記遅延手段 に入力するという処理を複数回繰り返し行うことによって信号を処理する構成と する。 さらに、 前記加算手段の出力信号を記憶する記憶手段と、 総加算手段と、 量子化手段とを備え、 前記加算手段により加算処理が行われるまでが 1ステップ であり、 第 1ステップにおいて外部からの入力信号を前記第 1の乗算手段にて所 定の乗算値を乗算した上で前記加算手段に入力し、 第 2ステップ以降において前 記記憶手段の出力信号を前記第 1の乗算手段及び前記遅延手段に入力し、 前記加 算手段は前記第 1の乗算手段の出力信号と、 前記遅延手段の出力信号と、 前記第 2の乗算手段からの反転出力信号とを加算するという処理を複数ステップ行い、 最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段の 出力信号を前記総加算手段にて総加算した後、 前記量子化手段にて前記総加算手 段の出力信号を量子化し、 前記量子化手段の出力信号を外部に出力するとともに 前記第 1ステップにおける前記第 2の乗算手段に帰還させる構成とする。
このような構成によると、 従来のような回路規模の大きい従来の乗算器を用い ず、 共有化された回路規模の小さなシフターと加算器を用いて乗算処理をおこな うことが可能となり、 大幅な消費電力の削減につながるとともに、 上記のような 繰り返し処理を行う信号処理装置を L S Iに搭載することが可能となる。
また、 本発明に係るデジタル信号処理装置において、 前記第 1の乗算手段が入 力信号をするか否か、 前記遅延手段が信号を出力するか否か、 前記第 2の乗算手 段が信号を出力するか否かをそれぞれ別個の制御信号によって制御することがで きる構成とすることが望ましい。 このような構成によると、 必要でない手段につ いては稼動させないようにすることができるので、 電力の消費を大幅に削減する ことができる。
また、 上記構成のデジタル信号処理装置において、 前記加算手段が減算処理も 行える加減算手段であって、 前記第 1の乗算手段が信号に所定の乗算値を乗算す る処理を、 前記第 1の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗 算値を乗算して前記加減算手段に出力し、 前記加減算手段が前記第 1の乗算手段 の出力と前記遅延手段の出力とを加算もしくは減算し、 前記遅延手段が前記加減 算手段の出力を入力するという演算処理を繰り返し行うことによって、 信号に対 して所定の乗算係数を乗算する第 1の処理に置換すること、 前記第 2の乗算手段 が信号に所定の乗算値を乗算する処理を、 前記第 2の乗算手段が信号に対して所 定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、 前記加 減算手段が前記第 2の乗算手段の出力と前記遅延手段の出力とを加算もしくは減 算し、 前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返 し行うことによって、 信号に対して所定の乗算係数を乗算する第 2の処理に置換 することの少なくとも一つを行うようにしてもよい。
前記加減算手段が前記第 1又は第 2の乗算手段の出力と前記遅延手段の出力と を加算もしくは減算するので、 前記第 1又は第 2の乗算手段の出力と前記遅延手 段の出力と加算するのみの場合に比べて処理の繰り返し回数を減らすことができ る場合がある。 例えば、 所定の乗算係数が 0 . 9 3 7 5であり、 所定倍数又は所 定倍数の逆数の乗算値が 1 Z 1 6である場合、 加算のみでは 1 5回の繰り返し処 理が必要であるが、 初回の処理における所定倍数又は所定倍数の逆数の乗算値を 1とし、 2回目の処理における所定倍数又は所定倍数の逆数の乗算値を 1 1 6 として減算を行うと 2回の繰り返し処理ですむ。 これにより、 乗算係数の精度が 上がって処理データの桁数が増加しても演算ク口ック周波数の増加を少なくする ことができるので、 乗算係数値の精度を向上させても消費電力を低く抑えること ができる。
また、 前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値 を異なる値にすることが望ましい。
これにより、 繰り返し処理の回数を減らすことができる。 例えば、 所定の乗算 係数が 0. 93 7 5であり、 所定倍数又は所定倍数の逆数の乗算値が 1 Z 1 6で ある場合、 加算のみでは 1 5回の繰り返し処理が必要であるが、 所定倍数又は所 定倍数の逆数の乗算値を 1 Z 2、 1/4、 1/8、 1ノ 1 6と繰り返し処理毎に 切り替えれば、 加算のみでも 4回の繰り返し処理で所定の乗算係数を 0. 93 7 5にすることができる。 また、 所定の乗算係数が 0. 906 25である場合に、 初回の処理における所定倍数又は所定倍数の逆数の乗算値を 1とし、 2回目以降 の処理における所定倍数又は所定倍数の逆数の乗算値を 1 /32として減算を行 うと、 所定の乗算係数 0. 9062 5 (= 1 - 1/3 2- 1/3 2- 1/3 2) の乗算処理を実現するために 4回の繰り返し処理が必要であるが、 所定倍数又は 所定倍数の逆数の乗算値を 1、 1 1 6、 1 3 2と繰り返し処理毎に切り替え れば、 所定の乗算係数 0. 90625 (= 1 - 1/1 6 - 1/3 2) の乗算処理 を実現するために 3回の繰り返し処理ですむ。
さらに、 前記所定の乗算係数を "0" と "1" の 2ビッ トで表現した場合に " 1" である桁が 3桁以上に渡り連続するときは、 前記加減算手段が減算を行うこ とが望ましい。
これにより、 前記加減算手段が減算処理を行うことで、 前記加減算手段が加算 のみを行うよりも繰り返し処理回数を減らすことができる場合のみ、 前記加減算 手段が減算処理を行うようにすることができる。
また、 上記目的を達成するために、 本発明に係る音声信号再生装置においては 、 音声信号がパルスコード変調された P CM信号を入力し、 前記 P CM信号をデ ルタ-シグマ変調するデルタ-シグマ変調手段と、 前記デルタ-シグマ変調手段か ら出力ざれる信号をパルス幅変調して 1ビットデジタル信号を生成する PWM手 段と、 前記 1ビットデジタル信号をアナログ信号に復調する復調手段と、 を備え る構成とする。
このような構成によると、 1ビットデジタル信号をデジタル増幅してからアナ ログ信号に復調することができるので、 従来のマルチビット P CM方式よりも音 源を忠実に再現できる。
また、 1ビット信号を P DM変調方式（2. 8 MH z又は 5. 6 MH z )よりも サンプリング周波数の低い PWM変調方式 （例えば 3 52. 8 kH z) によって 生成するので、 スィツチングアンプのスィツチングロスを抑え、 消費電力の低減 ができ、 不要輻射を抑えることができる。 これにより、 P D M変調方式には必要 不可欠な鋼板及ぴ銅板による二重シールド等のノイズ ' シールド対策が不要とな りプラスティックキャビネット等で商品の構成ができ、 小型化 ·軽量化 ·低コス ト化を図ることができる。
また、 P C M信号をデルタ-シグマ変調した信号をパルス幅変調することによ つて 1 ビットデジタル信号を生成しているので、 デルタ-シグマ変調回路だけで P C M信号から 1ビットデジタル信号を生成する従来の 1ビット方式と比較して 、 デルタ-シグマ変調回路のサンプリング周波数を極端に小さくすることができ る。 つまり、 各クロック間でのそれぞれの仕事が非常に余裕をもって行うことが できる。 したがって、 一つのクロックで行う仕事をさらに分割して行うことがで きる。 すなわち、 n個のステップに分解して作業を行うのであれば n倍のクロッ クで実施すればよい。 そして、 上述したようにデルタ-シグマ変調回路のサンプ リング周波数を極端に小さくしているのであるから nが 6や 7であっても何ら上 記の効果を失うものではない。 さらに上記 n個のステップは積分作業等基本的に 同じもの、 只各ステップ毎の取扱う定数値が異なるだけのものであるから定数値 を切替える作業と基本作業をルーチン的に行えるようにしておけば所定のデルタ -シグマ変調を実施することができる。 このことにより、 ソフト的にハード的に 構成が非常に簡素化される。 つまり、 さらにノイズの発生を妨げることができ不 要輻射の対策となる。
また、 上記構成において、 前記デルタ-シグマ変調手段に上記デジタル信号処 理装置を用いるとよい。 これにより、 大幅な消費電力の削減を図ることができる また、 上記構成において、 前記デルタ-シグマ変調手段が、 音声信号の左チヤ ンネル用信号と右チャンネル用信号と交互に処理するようにしてもよい。 これに より、 前記乗算手段、 前記加算手段、 及び前記量子化手段を左チャンネルと右チ ヤンネルとで共通に使用できるため、 さらなる回路削減になり、 消費電力の削減 につながる。
また、 上記いずれかの構成の音声信号再生装置をポータブル型音声信号再生装 置にしてもよい。 これにより、 低消費電力化、 小型軽量化、 コストダウンが必要 不可欠なポータブル型音声信号再生装置において、 低消費電力化、 小型軽量化、 低コスト化を図ることができる。 図面の簡単な説明
図 1は本発明に係る MD再生装置の一構成例を示す図、
図 2は図 1の MD再生装置が備える 7次デルターシグマ変調回路の一構成例を 示す図、
図 3は図 1の MD再生装置が備える PWM回路の一構成例を示す図、 図 4は図 3の PWM回路における 96進カウンタのク口ック信号と、 96進力 ゥンタのカウント値と、 PWM信号との関係を示す図、
図 5は従来の 1ビット方式音声信号再生装置が備える PDM信号生成回路の一 構成例を示す図、
図 6は図 1の MD再生装置が備える 7次デルターシグマ変調回路の他の構成例 を示す図である。
発明を実施するための最良の形態
以下に本発明の一実施形態について図面を参照して説明する。 本発明に係る音 声信号再生装置として、 ここでは MD再生装置を例に挙げて説明を行う。 図 1は 本発明に係る MD再生装置の一構成例を示すプロック図である。
光ピックアップ装置 2は MD 1から信号を取り出して伸長回路 3に送出する。 伸長回路 3は入力された信号 （圧縮音楽データ） を伸長する。 これにより、 伸長 回路 3から出力される信号は、 サンプリング周波数 44. 1 kH zの P CM信号 S 1になる。 ·
オーバーサンプリング回路 4は、 伸長回路 3から出力される P CM信号 S 1を サンプリング周波数 8 f sの 24ビット （マルチビット） P CM信号 S 2に変換 する。 ただし、 f s = 44. 1 kH zである。
7次デルタ一シグマ変調回路 5は、 オーバーサンプリング回路 4から出力され る PCM信号 S 2をデルターシグマ変調して、 左チャンネル用 6ビット PCM信 号 S 3及び右チャンネル用 6ビット P CM信号 S 4を生成する。 なお、 6ビッ ト P CM信号 S 3及び S 4のサンプリング周波数は 8 f sである。
PWM回路 6は、 7次デルターシグマ変調回路 5から出力される左チャンネル 用 6ビット P CM信号 S 3をパルス幅変調して左チャンネル用 1ビット PWM信 S 5を生成し、 7次デルタ一シグマ変調回路 5から出力される右チャンネル用 6ビット P CM信号 S 4をパルス幅変調して右チャンネル用 1ビット PWM信号 S 6を生成する。
PWM回路 6から出力される左チャンネル用 1ビット PWM信号 S 5はスィッ チングアンプ 7によってアナログ信号に変換され増幅されたのち、 ローパスフィ ルタ （LP F) 8によって高域成分が除去され、 左チャンネル用スピーカ 9によ つて音声になる。 また、 PWM回路 6から出力される右チャンネル用 1ビット P WM信号 S 6はスィツチングアンプ 1 0によってアナログ信号に変換され増幅さ れたのち、 ローパスフィルタ （LPF) 1 1によって高域成分が除去され、 右チ ヤンネル用スピーカ 1 2によって音声となる。
なお、 本実施形態では、 伸長回路 3、 オーバーサンプリ ング回路 4、 7次デル タ—シグマ変調回路 5、 及び PWM回路 6は 1つのシステム L S Iに搭載されて いるが、 別々に設けられていてもよい。
続いて、 本発明の特徴部分である 7次デルターシグマ変調回路 5と PWM回路 6についてさらに詳しく説明する。 まず、 7次デルタ一シグマ変調回路 5につい て説明する。 7次デルターシグマ変調回路 5の一構成例を図 2に示す。
図 2の 7次デルタ一シグマ変調回路は、 入力端子 I Nと、 出力端子 OUTと、 シフタ一 14〜 1 6と、 加算器 1 7と、 量子化器 1 8と、 レジスタ d s 1— r e g ~ d s 7一 r e g、 o u t一 r e g、 ACC、 及び r e gと、 セレクタ 1 9~ 23とによって構成されるデジタル信号処理装置である。
入力端子 I Nがセレクタ 2 1の "0 1 " 入力端子に接続され、 セレクタ 2 1の 出力端子がシフター 14の入力側に接続される。 加算器 1 7は、 シフター 14及 ぴ 1 5の出力を非反転入力し、 シフター 1 6の出力を反転入力する。 加算器 1 7 の出力側がレジスタ AC Cの入力側に接続される。 そして、 レジスタ ACCの出 力側がセレクタ 2 1の " 1 0" 入力端子と、 レジスタ d s l r e g〜d s 7 — r e g及び o u t— r e gそれぞれの入力側とに接続される。
レジスタ d s 1— r e gの出力側がセレクタ 1 9及ぴ 2 0の " 0 0 0 " 入力端 子に接続され、 レジスタ d s 2— r e gの出力側がセレクタ 1 9及ぴ 2 0の " 0 0 1 " 入力端子に接続され、 レジスタ d s 3— r e gの出力側がセレクタ 1 9及 ぴ 2 0の " 0 1 0 " 入力端子に接続され、 レジスタ d s 4— r e gの出力側がセ レクタ 1 9及ぴ 2 0の " 0 1 1 " 入力端子に接続され、 レジスタ d s 5— r e gの出力側がセレクタ 1 9及ぴ 2 0の " 1 0 0 " 入力端子に接続され、 レジス タ d s 6— r e gの出力側がセレクタ 1 9及ぴ 2 0の " 1 0 1 " 入力端子に接 続され、 レジスタ d s 7一て e gの出力側がセレクタ 1 9及び 2 0の " 1 1 0 " 入力端子に接続される。 また、 レジスタ o u t— r e gの出力側が量子化器 1 8の入力側に接続され、 量子化器 1 8の出力側がセレクタ 2 0の " 1 1 1 " 入 力端子およびレジスタ r e gの入力側に接続される。 そして、 レジスタ r e の 出力側が出力端子 OUTに接続される。
さらに、 セレクタ 1 9の出力端子がセレクタ 2 2の " 1 " 入力端子に接続さ れ、 セレクタ 2 2の出力端子がシフター 1 5の入力側に接続される。 セレクタ 2 0の出力端子がセレクタ 2 3の " 1 " 入力端子に接続され、 セレクタ 2 3の出 力端子がシフタ一 1 6の入力側に接続される。
シフター 1 4〜 1 6はそれぞれシフター制御信号 c t i l〜 c t l 3によって 制御される。 セレクタ 1 9は選択信号 r e g s e 1 _ 1によって制御され、 セレ クタ 2 0は選択信号 r e g s e 1—2によって制御され、 セレクタ 2 1は選択信 号 a s e 1によって制御され、 セレクタ 2 2は選択信号 b s e 1によって制御さ れ、 セレクタ 2 3は選択信号 c s e 1によって制御される。 セレクタ 1 9〜 2 3 は各々の選択信号の内容と一致する入力端子を選択し、 選択された入力端子に入 力された信号を出力端子に出力する。 また、 レジスタ AC Cはィネーブル信号 e n a b l e— a c cによつて制御され、 レジスタ d s 1— r e g〜 （！ s 7— r e gはそれぞれィネーブル信号 e n a b 1 e_l ~ e n a b 1 e— 7によって制御 され、 レジスタ o u t— r e gはィネーブノレ信号 e n a b 1 e— oによつて制御 される。 そして、 セレクタ 2 1の "0 0 " 入力端子、 セレクタ 2 2の " 0 " 入力 端子、 セレクタ 2 3の " 0" 入力端子には、 すべてのビット列が 0であるデータ が入力される。
このような構成により、 乗算処理をする場合はセレクタ 2 1の制御信号 a s e 1、 セレクタ 2 2の制御信号 b s e 1、 及びセレクタ 2 3の制御信号. c s e 1 を 乗算処理用の信号に切り替えてシフター 1 4、 1 5、 及び 1 6と加算器 1 7との 組み合わせによって乗算結果を得ることができる。
例えば、 図 5の P DM信号生成回路において入力端子 I Nから入力された 3 5 8. 8 k H zの 2 4ビット P CM信号を乗算器 1 0 1が乗算処理して得られる結 果と同一の結果を図 2の 7次デルターシグマ変換回路において得るためには、 乗 算係数 m l = 0. 5の場合は図 2の 7次デルタ—シグマ変換回路においてセレク タ 2 1の選択信号 a s e 1を "0 1 " としシフター 1 4に取り込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4で 1ビット右にシフトさせ、 乗算係 数 m l = 0. 2 5の場合は図 2の 7次デルターシグマ変換回路においてセレクタ 2 1の選択信号 a s e 1を " 0 1 " としシフタ一 1 4に取り込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4で 2ビット右にシフ トさせ、 選択信号 b s e 1及ぴ c s e lを " 0 " とすることによって、 シフター 1 4の出力値をレ ジスタ AC Cに格納する。
なお、 音質を良くするために乗算係数 m 1の精度を上げるときはシフト量の異 なるシフター値を必要に応じて加算することができる。 例えば乗算係数 m 1を 0 . 9 3 7 5にする場合について以下に説明する。 この場合、 7次デルターシグマ 変調回路 5を図 2に示す回路構成ではなく図 6に示す回路構成にする。 なお、 図 6において図 2と同一の部分には同一に符号を付し詳細な説明を省略する。 図 6 に示す 7次デルターシグマ変調回路は、 図 2に示す 7次デルタ—シグマ変調回路 のセレクタ 2 2をセレクタ 2 2 ' に置換した構成である。 そして、 レジスタ AC Cの出力側がセレクタ 2 2 ' の " 1 0 " 入力端子に接続され、 セレクタ 1 9の 出力端子がセレクタ 2 2 ' の " 0 0" 入力端子に接続され、 セレクタ 2 2， の 出力端子がシフター 1 5の入力側に接続される。 セレクタ 2 2 ' の " 0 1 " 入力 端子には、 すべてのビット列が 0であるデータが入力される。 セレクタ 2 2 ' は 選択信号 b s e 1によって制御され、 選択信号の内容と一致する入力端子を選択 し、 選択された入力端子に入力された信号を出力端子に出力する。 なお、 加算器 1 7は、 外部信号 （図示せず） によってシフター 1 4の出力を非反転入力せずに 反転入力することができる。
まず、 図 6の 7 次デルターシグマ変換回路においてセレクタ 2 1の出力の選 択信号 a s e lを " 0 1 " とし、 シフター 1 4に取り込まれるセレクタ 2 1の出 力データ d a t a aをシフタ一 1 4で 1ビット右にシフトさせ、 選択信号 b s e 1を "0 1 " とし、 選択信号 c s e 1を " 0" とすることによって、 シフター 1 4の出力値をレジスタ AC Cに格納する。
そして、 セレクタ 2 1の選択信号 a s e 1を " 0 1 " としシフタ一 1 4に取り 込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4で 2ビット右にシ フトさせ、 選択信号 b s e 1を " 1 0" とし、 選択信号 c s e 1を " 0" とす ることによって、 シフター 1 4の出力とシフタ一 1 5の出力との加算値をレジス タ AC Cに格納する。 この時点で、 乗算係数 m 1は 0. 7 5 (= 1 / 2 + 1 /4 ) に相当する。
さらに、 セレクタ 2 1の選択信号 a s e lを " 0 1 " としシフター 1 4に取り 込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4で 3ビット右にシ フトさせ、 選択信号 b s e 1を " 1 0" とし、 選択信号 c s e 1を " 0 " とす ることによって、 シフター 1 4の出力とシフタ一 1 5の出力との加算値をレジス タ AC Cに格納する。 この時点で、 乗算係数 m lは 0. 8 7 5 (= 1 / 2 + 1 / 4 + 1 / 8 ) に相当する。
さらに、 セレクタ 2 1の選択信号 a s e lを "0 1 " としシフタ一 1 4に取り 込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4で 4ビット右にシ フトさせ、 選択信号 b s e 1を " 1 0" とし、 選択信号 c s e 1を " 0 " とする ことによって、 シフター 1 4の出力とシフタ一 1 5の出力との加算値をレジスタ AC Cに格納する。 この時点で、 乗算係数 m 1は 0. 9 3 7 5 (= 1 / 2 + 1 / 4 + 1 / 8 + 1 / 1 6 ) に相当する。
以上のようにシフタ一 1 4によって信号を複数回シフトさせることにより、 乗 算係数の精度を上げることが出来る。 上記動作 （以下、 第 1の動作ともいう） で は乗算係数 m lを 0. 9 3 7 5にするために加算が 4回必要であるが、 図 6に示 す 7次デルタ一シグマ変調回路 5は以下の動作 （以下、 第 2の動作ともいう） に よっても乗算係数の精度を上げることができる。
上記と同様、 乗算係数 m lを 0. 9 3 7 5にする場合、 図 6の 7次デルターシ ダマ変換回路において、 まずセレクタ 2 1の選択信号 a s e 1を " 0 1 " としシ フタ一 1 4に取り込まれるセレクタ 2 1の出力データ d a t a aをシフタ一 1 4 でシフトさせないで、 選択信号 b s e 1 "0 1 " とし、 選択信号 c s e 1を " 0 " とすることによって、 シフター 1 4の出力値をレジスタ AC Cに格納する。 そして、 加算器 1 7がシフタ一 1 4の出力を非反転入力ではなく反転入力し、 セレクタ 2 1の選択信号 a s e 1を " 0 1" としシフター 1 4に取り込まれるセ レクタ 2 1の出力データ d a t a aをシフタ一 1 4で 4ビット右にシフトさせ、 選択信号 b s e 1 " 1 0" とし、 選択信号 c s e 1を "0" とすることによつ て、 シフター 1 4の出力を減算するために反転出力させたものとシフター 1 5の 出力との加算値をレジスタ AC Cに格納する。 この時点で、 すでに乗算係数 m l は 0. 9 3 7 5 (= 1 - 1/ 1 6) に相当する。 この動作では加減算が 2回で十 分であり加算のみによる演算に比べ処理が削減されている。 これにより、 乗算係 数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を 少なくすることができるので、 乗算係数値の精度を向上させても消費電力を低く 抑えることができる。
図 6の 7次デルタ一シグマ変調回路 5が第 1の動作と第 2の動作のどちらを行 うかは、 2進数表現した固定係数を加算に展開した際、 " 1 " の立っている桁が 3桁以上に渡り連続する場合には第 2の動作を採用するというように決定すると 効果的である。 上記乗算係数 m lを 0. 9 3 7 5にする例では 2進表現すると、 m 1 = 0. 1 1 1 1 =(1 /2) + (1 /4)+(1 /8)+(1 / 1 6)であるものを、 減算を用いた方法では m 1 = 0. 1 1 1 1 =(1)一（1 / 1 6)と処理したことに なる。
そして、 レジスタ AC Cに格納された入力信号に乗算係数 mlを乗じた値は、 図 5の各次遅延器 1 2 1〜 1 2 8に相当するレジスタ d s l— r e g〜d s 7— r e g及ぴ o u t__r e gに格納される。 なお、 レジスタ d s l— r e g〜d s 7— r e g及び o u t— r e gはそれぞれ 24ビット幅である。
セレクタ 2 1の選択信号 a s e 1力 S " 1 0" である場合レジスタ A C Cの出力 (レジスタ d s l— r e gのレジスタ値と同一） がセレクタ 2 1の出力になり、 そのセレクタ 2 1の出力がシフター 1 4によって乗算係数 m 2に当たる値でシフ ト乗算されて加算器 1 7の一方の非反転入力になる。 また、 セレクタ 2 2の選択 信号 b s e 1力 S " 1 " 且つセレクタ 1 9の選択信号 r e g s e l— 1が " 0 0 1 " である場合レジスタ d s 2— r e gの前回のレジスタ値がセレクタ 2 2の出力 になり、 そのセレクタ 2 2の出力がシフター 1 5によってシフト乗算されずに加 算器 1 7の他方の非反転入力になる。 また、 セレクタ 2 3の選択信号 c s e 1が " 1 " 且つセレクタ 2 0の選択信号 r e g s e 1— 2力 S " 0 1 0 " である場合レ ジスタ d s 3_ r e gの前回のレジスタ値がセレクタ 2 3の出力になり、 そのセ レクタ 2 3の出力がシフター 1 6によって乗算係数 m8に当たる値でシフト乗算 されて加算器 1 7の反転入力になる。 この場合、 加算器 1 7は図 5の P DM信号 生成回路に設けられる加算器 1 1 3に相当する処理をする。
セレクタ 1 9〜 2 3の選択信号及ぴシフタ一 1 4〜 1 6の制御信号を変えるこ とによって、 加算器 1 7が図 5の P DM信号生成回路に設けられる加算器 1 1 4 〜 1 1 8それぞれに相当する処理を行うことができる。
このように、 各次のデータを得る処理を一回のクロックで行うことができるの で、 n次のノイズシエーバ （デルターシグマ変調回路） では最低 n回のクロック で全ての次数のデータを得ることができる。
図 2又は図 6の 7次デルタ一シグマ変調回路は、 図 5の PDM信号生成回路の ように乗算器 1 0 1〜 1 1 1を設けなくて無くてよいので、 回路規模を削減する ことができる。 また、 容易にデルターシグマ変調の次数を上げられるので、 ノィ ズ特性を非常に良好にすることができる。 さらに、 入力信号のサンプリング周波 数を非常に低く抑えることもできる。
また、 トータルの処理回数からメインクロックの周波数を算出して、 図 2又は 図 6の 7次デルターシグマ変調回路に設ける ROM (図示せず） に必要なァドレ スカウンタを作成するとよい。
8 f sの期間に左チャンネル用と右チャンネル用にそれぞれ 24ステップを必 要とする場合は 8 f s X (24ステップ X 2 c h) = 3 S 4 f s ( 1 6. 8 6 8 8 MH z ) のクロックが必要となる。 このクロックもしくはこのクロックか ら位相をずらした信号が各レジスタのクロックとなる。 図 2又は図 6の 7次デル タ一シグマ変調回路に 24進カウンタ （図示せず） を設け、 その 24進カウンタ のカウンタ値が上述した ROMのァドレスとなり、 ROMにはレジスタのイネ一 プル ft e n a D 1 e― 1 ~ e n a b 1 e一 7、 e n a b 1 e― o、 及ぴ e n a b 1 e一 qと、 セレクタの選択信号 a s e l、 b s e. l、 c s e l、 r e g s e 1— 1、 及ぴ r e g s e 1— 2と、 シフターのシフト量を制御する制御信号 c t 1 1〜 c t 1 3とを格納しておき、 ク口ック毎に出力するそれらの信号の内容を 変更する。 そして、 シフター 1 4〜 1 6、 加算器 1 7、 量子化器 1 8は左用チヤ ンネル、 右用チャンネルで交互 （例えば 8 f sの信号が " 1 " の時は左用チャン ネル、 "0 "の時は右用チャンネル等） に利用する。 これにより、 大幅に回路削 減が実現できる。 なお、 レジスタ d s l— r e g〜d s 7— r e g、 o u t— r e g、 及ぴ r e gと、 出力端子 O U Tとは左用チャンネルに用いるものと右用チ ヤンネルに用いるものをそれぞれ別個に設ける。
図 2又は図 6の 7次デルターシグマ変調回路においてレジスタ d s l_r e g のレジスタ値、 レジスタ d s 2— r e gのレジスタ値、 レジスタ d s 3— r e gの レジスタ値、 レジスタ d s 4— r e gのレジスタ値、 レジスタ d s 5— r e gのレ ジスタ値、 レジスタ d s 6_r e gのレジスタ値、 レジスタ d s 7— r e gのレジ スタ値、 レジスタ o u t— r e gのレジスタ値 （L c h、 R c hそれぞれ 24ビ ット幅） に格納されるデータがそれぞれ図 5の PDM信号生成回路における d s 1、 d s 2、 d s 3、 d s 4、 d s 5、 d s 6、 d s 7、 o u tに相当する。 レジスタ d s l— r e g ~ d s 7— r e g、 o u t— r e gにはそれぞれイネ一 ブルが存在し、 8 i sの期間で一回だけ有効になりデータを保管する構成になつ ているため、 3 8 4 f s (= 1 6. 8 6 8 8MH z ) 毎にレジスタが稼動してい るわけではないので消費電力には全く影響しない。
上述したように乗算処理はシフタ一 1 4〜1 6及ぴ加算器 1 7の組み合わせに より実現できる。 そして、 その乗算係数は最終的に得ようとする特性に応じて設 定する。 最終的にレジスタ o u t_r e gに格納された 24ビットのデータは、 量子化器 1 8にて 4 7分割されて 6ビットのデータに置換される （本実施形態の 場合 "0 0 0 0 0 0" 〜 " 1 0 1 1 1 0 " の計 4 7値）。 すなわち入力端子 I N に入力された P CM信号をデルタ-シグマ変調し、 低ビッ トの P CM信号に変換 したことになる。 その低ビットの P CM信号がレジスタ r e gを介して出力端子 OUTから出力される。
次に、 PWM回路 6について説明する。 PWM回路 6の一構成例を図 3に示す 。 図 3の PWM回路 6は、 入力端子 24及ぴ 27と、 比較器 25及ぴ 28と、 出 力端子 26及び 29と、 96進カウンタ 30とによって構成される。
入力端子 24は図 2又は図 6の 7次デルターシグマ変換回路から出力される左 チャンネル用 6ビット P CM信号 S 3を入力する。 比較器 25は入力端子 24に 入力された左チャンネル用 6ビット P CM信号 S 3と 96進力ゥンタ 30の力ゥ ンタ値とを比較して左チャンネル用 PWM信号 S 5を生成して出力端子 26に送 出する。 一方、 入力端子 27は図 2又は図 6の 7次デルターシグマ変換回路から 出力される右チャンネル用 6ビット P CM信号 S 4を入力する。 比較器 28は入 力端子 27に入力された右チャンネル用 6ビット PCM信号 S 4と 96進カウン タ 30のカウンタ値とを比較して右チャンネル用 PWM信号 S 6を生成して出力 端子 29に送出する。 なお、 96進カウンタ 30は 8 f sの期間で 96値を力ゥ ントする。 .
比較器 2 5は、 左チャンネル用 6ビット PCM信号 S 3に対応する 1 0進数と 96進カウンタ 30のカウント値とが同値になると "H i g h" レベルへトグル し、 左チャンネル用 6ビット P CM信号 S 3に対応する 1 0進数と 96進力ゥン タ 30のカウンタ値との和が 95になると "L ow" レベルにトグルする左チヤ ンネル用 PWM信号 S 5を生成する。 また、 比較器 28は、 右チャンネル用 6ビ ット P CM信号 S 4に対応する 10進数と 96進カウンタ 30のカウント値とが 同値になると "H i g h "レベルへトグルし、 右チャンネル用 6ビット P CM信 号 S 4に対応する 10進数と 96進カウンタ 30のカウンタ値との和が 95にな ると "L o w " レベルにトグル十る右チャンネル用 PWM信号 S 6を生成する。 比較器 25及び 28がこのように動作するのは、 左チャンネル用 PWM信号 S 5 及ぴ右チャンネル用 PWM信号 S 6が 8 f sの期間で "H i g h" レベル又は " L o w" レベルに固定されることなく必ず 2回はトグルするようにするためであ る。 この場合の 96進カウンタ 30のクロック信号 CKと、 96進カウンタ 30 のカウント値と、 PWM信号との関係を図 4に示す。
左チャンネル用 PWM信号 S 5及ぴ右チャンネル用 PWM信号 S 6は'振幅と出 現頻度が一定のパルス信号であり、 パルスの時間幅の変化によって信号レベルを 表現している。 従って左チャンネル用 PWM信号 S 5及ぴ右チャンネル用 PWM 信号 S 6は振幅方向に関しては 1ビットであるが、 時間軸方向に関しては多値で ある。 図 4に示すように 1周期パターン 8 f s (= 3 52. 8 kH z) の時間に 対する 47値のデータ変換は左右対称に 768 f s (= 3 3. 8 688MH z) 幅ずつ H i g hレベル区間の幅を変化させたものにあたる。
なお、 本実施形態では、 デルターシグマ変調回路に 7次デルターシグマ変調回 路を用いたが、 他の次数のデルターシグマ変調回路を用いても構わない。 産業上の利用可能性
本発明のデジタル信号処理装置及び音声信号処理再生装置は、 オーディオ機器 をはじめ、 デジタル信号を処理する種々の装置に利用することができる。

Claims

請求の範囲
1 . 加算手段と、
信号に所定の乗算値を乗算する第 1の乗算手段と、
前記加算手段の出力信号を遅延させる遅延手段と、
前記遅延手段の出力信号に所定の乘算値を乗算する第 2の乗算手段とを備え、 前記加算手段は、 前記第 1の乗算手段の出力信号と、 前記遅延手段の出力信号 と、 前記第 2の乗算手段の反転出力信号とを加算するものであって、
前記加算手段の出力を前記第 1の乗算手段及び前記遅延手段に入力するという 処理を複数回繰り返し行うことによって信号を処理することを特徴とするデジタ ル信号処理装置。
2 . 前記加算手段の出力信号を記憶する記憶手段と、
総加算手段と、
量子化手段とを備え、
前記加算手段により加算処理が行われるまでが 1ステップであり、
第 1ステツプにおいて外部からの入力信号を前記第 1の乗算手段にて所定の乗 算値を乗算した上で前記加算手段に入力し、
第 2ステップ以降において前記記憶手段の出力信号を前記第 1の乗算手段及び 前記遅延手段に入力し、 前記加算手段は前記第 1の乗算手段の出力信号と、 前記 遅延手段の出力信号と、 前記第 2の乗算手段からの反転出力信号とを加算すると いう処理を複数ステップ行い、
最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段 の出力信号を前記総加算手段にて総加算した後、 前記量子化手段にて前記総加算 手段の出力信号を量子化し、 前記量子化手段の出力信号を外部に出力するととも に前記第 1ステップにおける前記第 2の乗算手段に帰還させる請求項 1に記載の デジタル信号処理装置。
3 · 前記遅延手段が何番目のステップの信号を出力するかを制御する制御手段を 備える請求項 2に記載のデジ^ル信号処理装置。
4 . 前記第 2の乗算手段が何番目のステツプの信号を出力するかを制御する第 2 の制御手段を備える請求項 2又は請求項 3に記載のデジタル信号処理装置。
5 . 前記第 1の乗算手段が外部からの入力信号を入力するか、 前記加算手段の出 力信号を入力するか、 信号を入力しないかを制御する第 3の制御手段を備える請 求項 1〜 3のいずれかに記載のデジタル信号処理装置。
6 . 前記遅延手段が信号を出力するか否かを制御する第 4の制御手段を備える請 求項 1〜 3のいずれかに記載のデジタル信号処理装置。
7 . 前記第 2の乗算手段が信号を出力するか否かを制御する第 5の制御手段を備 える請求項 1〜 3のいずれかに記載のデジタル信号処理装置。
8 . 前記加算手段が減算処理も行える加減算手段であって、
前記第 1の乗算手段が信号に所定の乗算値を乗算する処理を、 前記第 1の乗算 手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算 手段に出力し、 前記加減算手段が前記第 1の乗算手段の出力と前記遅延手段の出 力とを加算もしくは減算し、 前記遅延手段が前記加減算手段の出力を入力すると いう演算処理を繰り返し行うことによって、 信号に対して所定の乗算係数を乗算 する第 1の処理に置換すること、
前記第 2の乗算手段が信号に所定の乗算値を乗算する処理を、 前記第 2の乗算 手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算 手段に出力し、 前記加減算手段が前記第 2の乗算手段の出力と前記遅延手段の出 力とを加算もしくは減算し、 前記遅延手段が前記加減算手段の出力を入力すると いう演算処理を繰り返し行うことによって、 信号に対して所定の乗算係数を乗算 する第 2の処理に置換することの少なくとも一つを行う請求項 1に記載のデジタ ル信号処理装置。
9. 前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異 なる値にする請求項 8に記載のデジタル信号処理装置。
1 0. 前記所定の乗算係数を "0" と "1" の 2ビッ トで表現した場合に "1" である桁が 3桁以上に渡り連続するときは、 前記加減算手段が減算を行う請求項 8又は請求項 9に記載のデジタル信号処理装置。
1 1. 音声信号がパルスコード変調された P CM信号を入力し、 前記 PC M信号 をデルタ-シグマ変調するデルタ-シグマ変調手段と、
前記デルタ-シグマ変調手段から出力される信号をパルス幅変調して 1ビット デジタル信号を生成する PWM手段と、
前記 1 ビットデジタル信号をアナログ信号に復調する復調手段と、
を備えることを特徴とする音声信号再生装置。
1 2. 前記デルタ-シグマ変調手段が請求項 1に記載のデジタル信号処理装置で ある請求項 1 1に記載の音声信号再生装置。
1 3. 前記デルタ-シグマ変調手段が、 音声信号の左チャンネル用信号と右チヤ ンネル用信号と交互に処理する請求項 1 2に記載の音声信号再生装置。
14. ポータブル型音声信号再生装置である請求項 1 1~ 1 3のいずれかに記載 の音声信号再生装置。
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