WO2004021442A1 - Halbleiterspeicher - Google Patents

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WO2004021442A1
WO2004021442A1 PCT/DE2003/002545 DE0302545W WO2004021442A1 WO 2004021442 A1 WO2004021442 A1 WO 2004021442A1 DE 0302545 W DE0302545 W DE 0302545W WO 2004021442 A1 WO2004021442 A1 WO 2004021442A1
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WO
WIPO (PCT)
Prior art keywords
source
drain
lines
memory
oxide
Prior art date
Application number
PCT/DE2003/002545
Other languages
English (en)
French (fr)
Inventor
Elard Stein Von Kamienski
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2004021442A1 publication Critical patent/WO2004021442A1/de

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor memory comprising charge trapping memory cells with a common source.
  • a layer sequence is present as the gate dielectric which is used for trapping charge carriers CHE, ie channel hot electrons) at the source and drain provided storage layer between boundary layers.
  • the material of the confinement layers has a higher energy band gap than the material of the storage layer, so that the charge carriers trapped in the storage layer between the confinement layers remain localized there.
  • Semiconductor material produced by the material is doped electrically conductive by introducing dopant. Portions of these bit lines simultaneously form the source / drain regions of the transistors of the individual memory cells. Adjacent to the buried bit lines are therefore the channel regions on which a gate dielectric is applied, on which the respective gate electrode is arranged.
  • the word lines, which run electrically insulated over the bit lines, are connected to the gate electrodes.
  • the respective isolation region over the bit line to be thick enough 'and self-aligned manner are attached to the bit line.
  • the edge of the lower boundary surface of the source / drain region or the buried bit line, the so-called junction run at the correct predetermined distance from the gate electrode.
  • a nitride is preferably used as the material for the storage layer; an oxide is primarily suitable as the surrounding material.
  • the memory cell in this example silicon nitride having a bandgap energy of about 5 eV, the surrounding boundary layers of silicon oxide having an energy band gap of about 9 eV.
  • the storage layer can be a different material with a smaller energy band gap than that of the boundary layers, the difference between the energy band gaps for good electrical confinement of the charge carriers (confine ent) should be as large as possible.
  • silicon oxide z.
  • tantalum oxide in the case of stoichiometric composition Ta 2 0 5
  • hafnium oxide in the case of stoichiometric composition Hf0 2
  • hafnium silicate titanium oxide (in the case of stoichiometric composition Ti0 2 )
  • zirconium oxide in the case of stoichiometric composition Zr0 2
  • Aluminum oxide in the case of stoichiometric composition Al 2 0 3
  • intrinsically conductive (undoped) silicon can be used as the material of the storage layer.
  • the relative dielectric constant of the material of the storage layer is preferably greater than.
  • the charge-trapping memory cells are previously with intersecting, situated in rows and columns indicate arrays in semiconductor material buried diffused bit lines and configured as a 'word lines polysilicon strips manufactured.
  • the electrical insulation ' between the word lines and the buried bit lines takes place through a bit line oxide which is arranged between the word lines and the bit lines.
  • This bit line oxide is produced by oxidation of the semiconductor material, which causes diffusion of the dopant of the bit lines and thus broadening and smearing of the dopant profile.
  • so-called Bird's Beaks arise on the Edge of the storage layer sequence, which is usually an oxide-nitride-oxide layer sequence.
  • the programming properties of the memory cells are adversely affected by this irregular formation of the oxide layer. To circumvent these difficulties, a somewhat larger area for a single memory cell has hitherto been made available than would actually be necessary due to the theoretical structure.
  • the object of the present invention is to provide an improved semiconductor memory in which the use of charge trapping memory cells is possible with the smallest possible space requirement.
  • the semiconductor memory comprises a row-by-column arrangement of memory cells, each of which has a transistor structure in which the gate dielectric is designed as a memory layer sequence.
  • the storage layer sequence has three successive insulation layers, the middle layer of which has a high density of electrically active trapping points, as has already been described above in relation to the prior art.
  • These cells which can in particular be SONOS memory cells or NROM memory cells, are intended to be programmed by trapping hot electrons from the channel (CHE), which is on an edge of the source region facing the channel as well of the drain area can be done independently. The deletion is done by channel hot hole injection.
  • Strip-shaped source lines are provided, which connect the source regions to one another in an electrically conductive manner.
  • the source lines are preferably buried in the semiconductor material and contain sections the source areas; however, the source lines can also be formed in a wiring plane on the top as a source contact strip and can be electrically conductively connected to the source regions.
  • the top of the word lines are structured parallel to the source lines and each include the gate electrodes.
  • the drain regions are connected in the direction transverse to the word lines and the source lines by means of drain contact strips structured on the upper side in a wiring level and are connected to one another in an electrically conductive manner. A column-wise connection of the source regions or the gate electrodes and a line-wise connection of the drain regions are thus provided.
  • the source regions and the drain regions are designed to be self-aligned to the word lines in the manner of a standard CMOS logic technology.
  • Figures 1 to 3 each show cross sections through an example of a semiconductor memory.
  • FIG. 4 shows a section of a semiconductor memory in a sectional view.
  • FIG. 5 shows a section of a connection diagram of the memory cells.
  • the source regions 3 and the drain regions 4 are formed as the source S and drain D of the memory cell transistors by means of region-wise doping of the semiconductor material. Between the source regions 3 and the drain regions 4 there is a channel region in the semiconductor material on both sides, over which a storage layer sequence 5 suitable for charge trapping is applied.
  • This storage layer sequence 5 comprises a storage layer between boundary layers. If the semiconductor material of the semiconductor body 1 is silicon, the storage layer sequence is, for example, an oxide-nitride-oxide layer sequence. In principle, however, each comes for the storage layer sequence 5
  • the memory layer sequence 5 functions as a gate dielectric.
  • the word lines 6, which are each provided as a gate electrode above the channel region, are applied above this.
  • the word lines 6 and the memory layer sequence 5 are structured such that they run in strips at a distance parallel to one another perpendicular to the plane of the drawing in FIG. 1.
  • buried source lines are formed, each of which encompass the source regions 3 and connect successively source regions 3 to one another in an electrically conductive manner perpendicular to the plane of the drawing in FIG.
  • the word lines 6 are preferably polysilicon strips.
  • the word lines are covered on the top and on the flanks with an electrically insulating cover 7, which is preferably silicon nitride. Before this cover 7 is applied in the production process, a sidewall oxidation of the polysilicon strips can also be carried out.
  • a strip-shaped metal silicide layer 11 can be applied there to reduce the line resistance of the source lines.
  • Such a metal silicide layer, in particular a cobalt silicide layer, is preferably produced using the salicide process known per se.
  • the doped regions formed for the source and drain in the semiconductor body 1 can be provided on the side, ie on the flanks of the word line webs, with LDD regions 12 (lightly doped drain).
  • the areas between the word line bars and Above the source lines are filled with a filling 8, which is preferably BPSG (borophosphosilicate glass), which is preferably applied to a blocking layer or diffusion barrier which, for.
  • SiON can be a thickness of 5 nm to 20 nm.
  • an electrically insulating insulation layer 9 can also be provided on the top of the cover 7 and the filling 8, eg. B. from Si0 2nd
  • drain contact strips 10 are applied, which are structured in a strip shape transversely to the word lines 6 and contact drain regions 4 by means of drain contacts 14 and thus connect them to one another in an electrically conductive manner.
  • These drain contact strips 10 are preferably structured portions of a lowest metallization level, which is provided for wiring the memory chip.
  • FIG. 2 shows a cross section, coplanar with the cross section of FIG. 1, through the exemplary embodiment of the semiconductor memory.
  • This cross section of FIG. 2 lies transversely between the source regions which follow one another in columns. the longitudinal direction of the word lines 6.
  • the source lines 13, which are structured in the direction of the word lines 6, preferably with a constant cross section, are shown as a connection of the source regions 3 to one another.
  • STI 2 shallow trench isolation
  • planarization layer 15 between the word lines. The others
  • FIG. 2 Components that are shown in FIG. 2 correspond to the components provided with the same reference number in FIG. 1.
  • FIG. 3 shows a cross section through the exemplary embodiment of the semiconductor memory transversely to the drain contact strips 10.
  • This cross section of FIG. runs through the drain regions 4 and the STI 2 provided between them.
  • the regions above the STI 2 are also filled with the filling 8, preferably made of borophosphosilicate glass, except for the upper boundary surface of the cover 7 .
  • the areas between the drain contact strips 10 are filled in this example with the electrically insulating planarization layer 15, which, for. B. BPSG or Si0 2 or another material used as an intermediate metal dielectric.
  • FIG. 4 shows the exemplary embodiment of the semiconductor memory in a sectional view in the position marked in FIG. 1.
  • the position of the cross sections shown in FIGS. 1 to 3 is shown in FIG. 4.
  • FIG. 4 shows the course of the word lines 6 arranged here in columns, which are delimited laterally by the cover 7.
  • the drain-contact strips 10 arranged in a higher layer plane run transversely to this and are therefore shown here with dash-dotted delimitation lines.
  • the STI 2 are shown with their borders as dashed, hidden contours between the drain regions 4, which are highlighted here with a hatch.
  • the location of the source regions 3 is also indicated.
  • the source regions 3 are each arranged in source lines 13, which in the section of FIG. 4 are hidden under the filling 8 as buried regions in the semiconductor material.
  • FIG. 5 A simplified diagram of the electrical connections is shown in FIG. 5 for individual memory cells.
  • the gate electrodes of the memory transistors are interconnected by the word lines 6.
  • Parallel to this are the source lines 13, which each connect the source regions of the memory cells arranged in a column.
  • the drain contact strips 10 run transversely thereto, that is to say in rows, Contact existing transistors and connect them electrically.
  • This memory architecture enables the use of known, so-called borderless contacts (CB) to form the drain contacts.
  • CB borderless contacts
  • the programming of one side (memory location on the drain side) of the cell is carried out by applying positive voltages to the relevant word line and the relevant drain contact strip, while the source line is at floating potential. This page is read out by applying positive voltages to the word line and the source
  • the drain-contact strip of the cell in question is connected to ground, the remaining drain-contact strips to floating potential.
  • the programming and reading of the other side of the cell is carried out in the same way, with the potentials on the source line and the drain contact strip being interchanged.
  • the cells are erased in the block by mutually applying a positive voltage to the source line or the drain contact strip and a negative voltage to the word line.
  • the source regions and, if appropriate, the buried source lines and the drain regions are produced in a self-aligned manner in relation to the word lines in the manner of the standard CMOS processes. This is done after structuring the word lines, which are preferably produced as polysilicon strips, the flanks of which are preferably protected with a thin sidewall oxidation. Using spacer technology known per se, LDD regions of a lower dopant concentration can be introduced into the source regions or drain regions on the channel side, while the actual source regions and drain regions are provided with a higher dopant concentration.
  • the material of the filling 8 can be introduced and after planarization, for. B. using CMP (chemical mechanical nical polishing), the insulation layer 9 can be applied as required.
  • CMP chemical mechanical nical polishing
  • the filling 8 is removed above the drain regions 4, so that the semiconductor material of the drain regions 4 on the
  • the top is exposed. It is then the material, preferably metal such. B. tungsten or aluminum, the lowest wiring level, with which the holes in the filling 8 are filled and the drain contacts 14 are produced on the semiconductor material.
  • the electrically conductive layer applied on the upper side in this step is structured to form the drain contact strips 10.
  • the planarization layer 15 can then be applied between these strips.
  • the drain lines and the source lines intersect as in a common-source NOR memory architecture known per se.
  • the programming and reading of both bits per memory cell is in this semiconductor memory in the embodiment with SONOS or NROM

Abstract

In einer Anordnung von Charge-Trapping-Speicherzellen sind vergrabene, streifenförmige Source-Leitungen (13) vorgesehen, die die Source-Bereiche (3) miteinander verbinden. Die Wortleitungen (6) mit den Gate-Elektroden sind auf der Oberseite parallel zu den Source-Leitungen strukturiert. Die Drain-Bereiche (4) sind durch auf der Oberseite in einer Verdrahtungsebene quer zu den Wortleitungen strukturierte Drain-Kontakt-Streifen (10) angeschlossen und elektrisch leitend miteinander verbunden. Die Source-Bereiche und die Drain-Bereiche sind nach Art einer Standard-CMOS-Logik-Technologie selbstjustiert zu den Wortleitungen ausgebildet.

Description

Beschreibung
Halbleiterspeicher
Die vorliegende Erfindung betrifft einen Halbleiterspeicher aus Charge-Trapping-Speicherzellen mit common source.
Bei Halbleiterspeichern mit Charge-Trapping-Speicherzellen, insbesondere bei SONOS- und NROM-Speichern (zum Beispiel US 5,768,192, US 6,011,725 und WO 99/60631) ist als Gate- Dielektrikum eine Schichtfolge vorhanden, die eine für das Einfangen von Ladungsträgern (trapping von CHE, d. h. Channel hot electrons) an Source und Drain vorgesehene Speicherschicht zwischen Begrenzungsschichten umfasst . Das Material der Begrenzungsschichten besitzt eine höhere Energiebandlücke als das Material der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht zwischen den Begrenzungsschichten gefangen sind, dort lokalisiert bleiben.
Bei derartigen Speichern werden vergrabene Bitleitungen in
Halbleitermaterial hergestellt, indem das Material durch Einbringen von Dotierstoff elektrisch leitend dotiert wird. Anteile dieser Bitleitungen bilden gleichzeitig die Source- /Drain-Bereiche der Transistoren der einzelnen Speicherzel- len. Angrenzend an die vergrabenen Bitleitungen sind daher die Kanalbereiche vorhanden, auf denen ein Gate-Dielektrikum aufgebracht ist, auf dem die jeweilige Gate-Elektrode angeordnet ist. Mit den Gate-Elektroden verbunden sind die Wortleitungen, die elektrisch isoliert über den Bitleitungen ver- laufen. Um die kapazitive Kopplung zwischen den vergrabenen
Bitleitungen und den Wortleitungen bzw. den jeweils benachbarten Gate-Elektroden möglichst gering zu halten, muss der jeweilige Isolationsbereich über der Bitleitung ausreichend' dick sein und selbstjustiert zu der Bitleitung angebracht werden. Außerdem soll der Rand der unteren Begrenzungsfläche des Source-/Drain-Bereiches bzw. der vergrabenen Bitleitung, die so genannte Junction, im richtigen vorgegebenen Abstand zu der Gate-Elektrode verlaufen.
Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist' vorrangig ein Oxid geeignet. ' Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherzelle in diesem Beispiel Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV, die umgebenden Begrenzungsschichten Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material mit einer kleineren Energiebandlücke als derjenigen der Begrenzungsschichten sein, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confine ent) möglichst groß sein soll. In Verbindung mit Siliziumoxid kann z. B. Tantaloxid (im Fall stöchiometri- scher Zusammensetzung Ta205) , Hafniumoxid (im Fall stöchio- metrischer Zusammensetzung Hf02) , Hafniumsilikat, Titanoxid (im Fall stöchiometrischer Zusammensetzung Ti02) , Zirkonoxid (im Fall stöchiometrischer Zusammensetzung Zr02) , Aluminium- oxid (im Fall stöchiometrischer Zusammensetzung Al203) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden. Die relative Dielektrizi- tätszahl des Materials der Speicherschicht ist vorzugsweise größer als .
Die Charge-Trapping-Speicherzellen werden bisher in zeilen- und spaltenweisen Anordnungen mit sich kreuzenden, in Halbleitermaterial vergrabenen diffundierten Bitleitungen und mit als' Polysiliziumstreifen ausgebildeten Wortleitungen herge- stellt. Die elektrische Isolation' zwischen den Wortleitungen und den vergrabenen Bitleitungen geschieht durch ein Bitlei- tungsoxid, das zwischen den Wortleitungen und den Bitleitungen angeordnet ist. Dieses Bitleitungsoxid wird durch Oxida- tion des Halbleitermateriales hergestellt, was eine Diffusion des Dotierstoffes der Bitleitungen und damit eine Verbreiterung und eine Verschmierung des Dotierstoffprofils- verursacht. Außerdem entstehen so genannte Bird's Beaks an der Kante der Speicherschichtfolge, die üblicherweise eine Oxid- Nitrid-Oxid-Schichtfolge ist. Durch diese unregelmäßige Ausbildung der Oxidschicht werden die Programmiereigenschaften der Speicherzellen nachteilig beeinflusst. Zur Umgehung die- ser Schwierigkeiten wurde bislang ein etwas größerer Bereich für eine einzelne Speicherzelle zur Verfügung gestellt, als das auf Grund der theoretischen Struktur eigentlich erforderlich wäre.
Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Halbleiterspeicher anzugeben, bei dem die Verwendung von Charge-Trapping-Speicherzellen bei möglichst geringem Platzbedarf möglich ist.
Diese Aufgabe wird mit dem Halbleiterspeicher mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Der Halbleiterspeicher umfasst eine zeilen- und spaltenweise Anordnung von Speicherzellen, die jeweils eine Transistorstruktur aufweisen, bei der das Gate-Dielektrikum als Speicherschichtfolge ausgebildet ist. Die Speicherschichtfolge hat drei aufeinanderfolgende Isolationsschichten, von denen die mittlere eine hohe Dichte elektrisch aktiver Fangstellen besitzt, wie das oben zum Stand der Technik bereits beschrieben wurde. Diese Zellen, die insbesondere SONOS-Speicherzel- len oder NROM-Speicherzellen sein können, sind dafür vorgesehen, durch Trapping von heißen Elektronen aus dem Kanal (CHE) programmiert zu werden, was an einer dem Kanal zugewandten Kante sowohl des Source-Bereiches als auch des Drain-Bereiches unabhängig voneinander geschehen kann. Das Löschen geschieht' durch Channel-hot-hole-injection.
Es sind streifenförmige Source-Leitungen vorgesehen, die die Source-Bereiche aufeinander folgend elektrisch leitend miteinander verbinden. Die Source-Leitungen sind vorzugsweise im Halbleitermaterial vergraben und enthalten abschnittsweise die Source-Bereiche; die Source-Leitungen können aber auch in einer Verdrahtungsebene auf der Oberseite als Source-Kontakt- Streifen ausgebildet und jeweils mit den Source-Bereichen elektrisch leitend verbunden sein. Die Wortleitungen sind auf der Oberseite parallel zu den Source-Leitungen strukturiert und umfassen jeweils die Gate-Elektroden. Die Drain-Bereiche sind in Richtung quer zu den Wortleitungen und den Source- Leitungen durch auf der Oberseite in einer Verdrahtungsebene strukturierte Drain-Kontakt-Streifen angeschlossen und elek- trisch leitend miteinander verbunden. Es ist so eine spaltenweise Verbindung der Source-Bereiche bzw. der Gate-Elektroden und eine zeilenweise Verbindung der Drain-Bereiche vorgesehen. Die Source-Bereiche und die Drain-Bereiche sind nach Art einer Standard-CMOS-Logik-Technologie selbstjustiert zu den Wortleitungen ausgebildet.
Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeichers anhand der Figuren 1 bis 5.
Die Figuren 1 bis 3 zeigen jeweils Querschnitte durch ein Beispiel eines Halbleiterspeichers.
Die Figur 4 zeigt einen Halbleiterspeicher im Ausschnitt in einer Schnittaufsicht.
Die Figur 5 zeigt einen Ausschnitt aus einem Anschlussschema der Speicherzellen.
In der Figur 1 ist ein Querschnitt durch ein Ausführungsbei- spiel des Halbleiterspeichers dargestellt. In einem Halbleiterkörper 1 sind die Source-Bereiche 3 und die Drain-Bereiche 4 als Source S bzw. Drain D der Speicherzellentransistoren mittels einer bereichsweisen Dotierung des Halbleitermateria- les ausgebildet. Zwischen den Source-Bereichen 3 und den Drain-Bereichen 4 befindet sich beidseits jeweils ein Kanalbereich in dem Halbleitermaterial, über dem eine für Charge- Trapping geeignete Speicherschichtfolge 5 aufgebracht ist. Diese Speicherschichtfolge 5 umfasst eine Speicherschicht zwischen Begrenzungsschichten. Wenn das Halbleitermaterial des Halbleiterkörpers 1 Silizium ist, ist die Speicherschichtfolge zum Beispiel eine Oxid-Nitrid-Oxid-Schichtfolge. Als Speicherschichtfolge 5 kommt aber im Prinzip jede für
Charge-Trapping-Speicherzellen geeignete Speicherschichtfolge in Frage .
Die Speicherschichtfolge 5 fungiert als Gate-Dielektrikum. Darüber sind die Wortleitungen 6 aufgebracht, die über dem Kanalbereich jeweils als Gate-Elektrode vorgesehen sind. Die Wortleitungen 6 und die Speicherschichtfolge 5 sind so strukturiert, dass sie in Streifen im Abstand parallel zueinander senkrecht zur Zeichenebene der Figur 1 verlaufen. Parallel dazu sind vergrabene Source-Leitungen ausgebildet, die jeweils die Source-Bereiche 3 umfassen und senkrecht zur Zeichenebene der Figur 1 spaltenweise aufeinander folgende Source-Bereiche 3 elektrisch leitend miteinander verbinden. Die Wortleitungen 6 sind vorzugsweise Polysiliziumstreifen. Die Wortleitungen sind oberseitig und an den Flanken mit einer elektrisch isolierenden Abdeckung 7 bedeckt, die vorzugsweise Siliziumnitrid ist. Vor dem Aufbringen dieser Abdeckung 7 im Herstellungsprozess kann noch eine Seitenwandoxidation der Polysiliziumstreifen vorgenommen werden.
Nach dem Strukturieren der Abdeckungen 7 verbleibt zwischen den Wortleitungsstegen ein Bereich, in dem das Halbleiterma- . terial über den Source-Leitungen freiliegt. Dort kann zur Verringerung des Leitungswiderstandes der Source-Leitungen eine streifenförmige Metallsilizidschicht 11 aufgebracht sein. Eine derartige Metallsilizidschicht, insbesondere eine Kobaltsilizidschicht , wird vorzugsweise mittels des an sich bekannten Salicide-Prozesses hergestellt. Die für Source und Drain in dem Halbleiterkörper 1 ausgebildeten dotierten Be- reiche können seitlich, d. h. an den Flanken der Wortleitungsstege, mit LDD-Bereichen 12 (lightly doped drain) versehen sein. Die Bereiche zwischen den Wortleitungsstegen und über den Source-Leitungen sind mit einer Füllung 8 aufgefüllt, die vorzugsweise BPSG (Borphosphorsilikatglas) ist, das vorzugsweise auf eine Blockierschicht oder Diffusionsbarriere aufgebracht ist, die z. B. SiON einer Dicke von 5 nm bis 20 nm sein kann. Zur Verbesserung der elektrischen Isolation zu den Wortleitungen 6 kann auf der Oberseite der Abdek- kung 7 und der Füllung 8 zusätzlich eine elektrisch isolierende Isolationsschicht 9 vorgesehen sein, z. B. aus Si02.
Auf der Oberseite sind Drain-Kontakt-Streifen 10 aufgebracht, die quer zu den Wortleitungen 6 streifenförmig strukturiert sind und Drain-Bereiche 4 mittels Drain-Kontakten 14 kontaktieren und so zeilenweise elektrisch leitend miteinander verbinden. Diese Drain-Kontak -Streifen 10 sind vorzugsweise strukturierte Anteile einer untersten Metallisierungsebene, die zur Verdrahtung des Speicherchips vorgesehen ist.
In der Figur 2 ist ein zu dem Querschnitt der Figur 1 coplan- arer Querschnitt durch das Ausführungsbeispiel des Halblei- terspeichers dargestellt. Dieser Querschnitt der Figur 2 liegt zwischen den spaltenweise aufeinander folgenden Source- Bereichen quer zu. der Längsrichtung der Wortleitungen 6. Es sind dort im Bereich zwischen den eigentlichen Source-Bereichen 3 die in der Richtung der Wortleitungen 6 vorzugsweise mit gleich bleibendem Querschnitt strukturierten Source-Leitungen 13 als Verbindung der Source-Bereiche 3 untereinander dargestellt. Zwischen den Drain-Bereichen ist jeweils eine STI 2 (shallow trench Isolation) zur Isolation der Speicherzellen untereinander vorhanden. Zwischen den Wortleitungen befindet sich eine Planarisierungsschicht 15. Die übrigen
Komponenten, die in der Figur 2 eingezeichnet sind, entsprechen den mit demselben Bezugszeichen versehenen Komponenten in der Figur 1.
In der Figur 3 ist ein Querschnitt durch das Ausführungsbei- spiel des Halbleiterspeichers quer zu den Drain-Kontakt- Streifen 10 dargestellt. Dieser Querschnitt der Figur 3 ver- läuft durch die Drain-Bereiche 4 und die dazwischen vorgesehenen STI 2. Wie in den Figuren 2 und 3 erkennbar ist, sind die Bereiche über den STI 2 ebenfalls mit der Füllung 8, vorzugsweise aus Borphosphorsilikatglas, bis auf die obere Grenzfläche der Abdeckung 7 aufgefüllt. Die Bereiche zwischen den Drain-Kontakt-Streifen 10 sind in diesem Beispiel mit der elektrisch isolierenden Planarisierungsschicht 15 aufgefüllt, die z. B. BPSG oder Si02 oder ein anderes als Zwischenmetall- dielektrikum verwendetes Material sein kann.
In der Figur 4 ist das Ausführungsbeispiel des Halbleiterspeichers in einer .Schnittaufsicht in der in der Figur 1 markierten Position dargestellt. Die Lage der in den Figuren 1 bis 3 dargestellten Querschnitte ist in der Figur 4 jeweils eingezeichnet. In der Figur 4 ist der hier spaltenweise angeordnete Verlauf der Wortleitungen 6 erkennbar, die seitlich von der Abdeckung 7 begrenzt sind. Quer dazu verlaufen die in einer höheren Schichtebene angeordneten Drain-Kontakt-Streifen 10, die deshalb hier mit strichpunktierten Begrenzungsli- nien eingezeichnet sind. Die STI 2 sind mit ihren Berandungen als gestrichelt eingezeichnete verdeckte Konturen zwischen den Drain-Bereichen 4 dargestellt, die hier mit einer Schraf- fur hervorgehoben sind. Die Lage der Source-Bereiche 3 ist ebenfalls angegeben. Die Source-Bereiche 3 sind jeweils in Source-Leitungen 13 angeordnet, die in dem Schnitt der Figur 4 unter der Füllung 8 als vergrabene Bereiche im Halbleitermaterial verborgen sind.
Zur Verdeutlichung der Anschlüsse der. einzelnen Speicherzel- len ist in der Figur 5 ein vereinfachtes Schema der elektrischen Anschlüsse dargestellt. Die Gate-Elektroden der Speichertransistoren sind untereinander durch die Wortleitungen 6 miteinander verbunden. Parallel dazu verlaufen die Source- Leitungen 13, die jeweils die Source-Bereiche der in einer Spalte angeordneten Speicherzellen miteinander verbinden. Quer dazu, also zeilenweise, verlaufen die Drain-Kontakt- Streifen 10, die jeweils die Drain-Bereiche der in einer Zei- le vorhandenen Transistoren kontaktieren und elektrisch leitend miteinander verbinden. Diese Speicherarchitektur ermöglicht die Verwendung von an sich bekannten, so genannten Bor- derless Contacts (CB) zur Ausbildung der Drain-Kontakte. Das Programmieren der einen Seite (drainseitiger Speicherplatz) der Zelle erfolgt durch Anlegen positiver Spannungen an die betreffende Wortleitung und den betreffenden Drain-Kontakt- Streifen, während die Source-Leitung auf floatendem Potenzial liegt. Das Auslesen dieser Seite erfolgt durch Anlegen von positiven Spannungen an die Wortleitung und die Source-
Leitung, so dass die Zelle in Sättigung betrieben wird; der Drain-Kontakt-Streifen der betreffenden Zelle wird auf Masse gelegt, die übrigen Drain-Kontakt-Streifen auf floatendes Potenzial. Das Programmieren und Auslesen der anderen Seite der Zelle erfolgt in der gleichen Weise, wobei die Potenziale an der Source-Leitung und dem Drain-Kontakt-Streifen vertauscht werden. Das Löschen der Zellen erfolgt im Block durch wechselseitiges Anlegen einer positiven Spannung an die Source- Leitung oder den Drain-Kontakt-Streifen und einer negativen Spannung an die Wortleitung.
Nach Art der Standard-CMOS-Prozesse werden die Source-Bereiche und gegebenenfalls die vergrabenen Source-Leitungen sowie die Drain-Bereiche selbstjustiert zu den Wortleitungen herge- stellt. Das geschieht nach dem Strukturieren der Wortleitungen, die vorzugsweise als Polysiliziumstreifen hergestellt werden, deren Flanken vorzugsweise mit einer dünnen Seiten- wandoxidatiόn geschützt werden. Unter Verwendung an sich bekannter Spacertechnik können LDD-Bereiche einer geringeren Dotierstoffkonzentration kanalseitig in die Source-Bereiche bzw. Drain-Bereiche eingebracht werden, während die eigentlichen Source-Bereiche und Drain-Bereiche mit einer höheren Dotierstoffkonzentration versehen werden. Nach dem Herstellen und Strukturieren der Abdeckung 7, mit der sehr schmale Spacer an den Flanken der Wortleitungsstege ausgebildet wer-, den, kann das Material der Füllung 8 eingebracht werden und nach einem Planarisieren, z. B. mittels CMP (chemical mecha- nical polishing) , je nach Bedarf die Isolationsschicht 9 aufgebracht werden.
Über den Drain-Bereichen 4 wird die Füllung 8 entfernt, so dass das Halbleitermaterial der Drain-Bereiche 4 auf der
Oberseite frei liegt. Es wird dann das Material, vorzugsweise Metall wie z. B. Wolfram oder Aluminium, der untersten Verdrahtungsebene aufgebracht, mit dem die Löcher in der Füllung 8 aufgefüllt und die Drain-Kontakte 14 auf dem Halbleiterma- terial hergestellt werden. Die in diesem Schritt auf der Oberseite aufgebrachte elektrisch leitende Schicht wird zu den Drain-Kontakt-Streifen 10 strukturiert. Zwischen diesen Streifen kann dann noch die Planarisierungsschicht 15 aufgebracht werden.
Bei diesem Halbleiterspeicher kreuzen sich die Drain-Leitungen und die Source-Leitungen wie bei einer an sich bekannten Common-Source-NOR-Speicherarchitektur. Das Programmieren und Lesen beider Bits pro Speicherzelle ist bei diesem Halblei- terspeicher in der Ausführungsform mit SONOS- oder NROM-
Speicherzellen möglich. Zum Löschen wird jeweils ein ganzer Block entlang Source-Drain und Source-Gate gelöscht.
Bezugszeichenliste
1 Halbleiterkörper
2 STI
3 Source-Bereich
4 Drain-Bereich
5 Speicherschichtfolge
6 Wortleitung
7 Abdeckung
8 Füllung
9 Isolationsschicht
10 Drain-Kontakt-Streifen
11 Metallsilizidschicht
12 LD -Bereich
13 Source-Leitung
14 Drain-Kontakt
15 Planarisierungsschicht
D Drain
S Source

Claims

Patentansprüche
1.* Halbleiterspeicher mit
- einer zeilen- und spaltenweisen Anordnung von Speicherzel- len, die jeweils einen durch dotiertes Halbleitermaterial ausgebildeten Source-Bereich (3) , einen durch dotiertes Halbleitermaterial ausgebildeten Drain-Bereich (4) und eine über einem dazwischen vorhandenen Kanalbereich und von diesem durch eine ein* Gate-Dielektrikum bildende Speicherschichtfol- ge (5) getrennte Gate-Elektrode umfassen und für ein Programmieren durch Trapping von CHE in einer Speicherschicht der Speicherschichtfolge (5) vorgesehen sind,
- parallel im Abstand zueinander angeordneten Source-Leitungen (13) , die jeweils in ihrer Richtung angeordnete Source- Bereiche (3) aufeinander folgend elektrisch leitend miteinander verbinden,
- von den Source-Leitungen (13) elektrisch isolierten Drain- Leitungen und
- von den Source-Leitungen (13) und den Drain-Leitungen elek- trisch isolierten Wortleitungen (6) , die in einer Richtung aufeinander folgende Gate-Elektroden umfassen, d a d u r c h g e k e n n z e i c h n e t , dass die Wortleitungen (6) parallel zu den Source-Leitungen (13) angeordnet sind, in einer quer zu der Richtung der Source-Leitungen (13) verlaufenden Richtung jeweils ein Source-Bereich (13) , ein Kanalbereich, . ein Drain-Bereich (4) und ein weiterer Kanalbereich in dieser Reihenfolge mehrfach aufeinander folgen, in dieser quer zu der Richtung der Source-Leitungen (13) ver- iaufenden Richtung die Drain-Bereiche (4) mit einem gemeinsamen, in einer Verdrahtungsebene ausgebildeten und eine jeweilige Drain-Leitung bildenden Drain-Kontakt-Streifen (10) kontaktiert und elektrisch leitend miteinander verbunden sind, zwischen zwei zueinander benachbarten und mit zueinander be- nachbarten Drain-Kontakt-Streifen (10) kontaktierten Drain- Bereichen (4) jeweils eine STI (2) angeordnet ist und die Source-Bereiche (3) und die Drain-Bereiche (4) selbstjustiert bezüglich der Wortleitungen (6) ausgebildet sind.
2. Halbleiterspeicher nach Anspruch 1, bei dem die Source-Leitungen (13) im Halbleitermaterial ausgebildet sind.
3. Halbleiterspeicher nach Anspruch 2 , bei dem die Source-Leitungen (13) auf einer' Oberseite mit einer' streifenförmigen Metallsilizidschicht (11) bedeckt sind.
4. Halbleiterspeicher nach Anspruch 1, bei dem die Source-Leitungen in einer Verdrahtungsebene ausgebildet sind.
5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, bei dem das Halbleitermaterial Silizium und die Speicherschichtfolge (5) eine Oxid-Nitrid-Oxid- Schichtfolge ist.
6. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, bei dem das Halbleitermaterial Silizium ist und die Speicherschichtfolge (5) eine Speicherschicht aus einem Material aus der Gruppe von Tantaloxid, Hafniumoxid, Hafniumsilikat, Titanoxid, Zirkonoxid, Aluminiumoxid und intrinsisch leitendem Silizium umfasst.
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