WO2004013852A1 - ディスク再生装置とディスク再生方法 - Google Patents

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WO2004013852A1
WO2004013852A1 PCT/JP2003/009924 JP0309924W WO2004013852A1 WO 2004013852 A1 WO2004013852 A1 WO 2004013852A1 JP 0309924 W JP0309924 W JP 0309924W WO 2004013852 A1 WO2004013852 A1 WO 2004013852A1
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PCT/JP2003/009924
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Yasunori Kano
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Sony Corporation
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    • G11B2020/1461—8 to 14 modulation, e.g. the EFM code used on CDs or mini-discs

Definitions

  • the present invention relates to a disk reproducing apparatus and a disk reproducing method for reproducing data recorded on a disk.
  • a clock signal hereinafter, also referred to as “channel clock”
  • PLL Phase-Locked Loop
  • the acquired data is EFM (Eight-Fourteen
  • the serial data Since the serial data is modulated, the data is demodulated by the EFM demodulation circuit in the reproducing apparatus. At this time, in the conventional reproducing apparatus, the operating frequency of the EFM demodulation circuit is determined by the channel clock synchronized with the serial data.
  • the present invention has been made to solve the above-described problem, and an object of the present invention is to provide a disk reproducing apparatus and a disk reproducing method capable of performing a demodulation operation at a lower operating frequency. Disclosure of the invention
  • a disc reproducing apparatus characterized by comprising: synthesizing means for generating synthesized data by performing decoding; and replacing means for generating reproduced data by replacing the synthesized data with corresponding demodulated data.
  • the selecting means sequentially and selectively extracts the data of ⁇
  • the demodulation power S is executed collectively in units of the combined data. Operating frequency can be reduced.
  • the detection means detects a synchronization pattern from an array of data read out in a plurality of consecutive cycles, and detects the synchronization pattern.
  • the detection timing is selected according to the position of the synchronization pattern included in the column, and the selection means includes counting means for counting the number of clocks of the internal clock signal from an initial value corresponding to the detection timing, and counting by the counting means Depending on the value, some data can be selectively extracted from the data read from the disk sequentially.
  • the synthesizing means includes first and second data holding means.
  • the first and second data holding means respectively hold the data extracted by the selection means, and the count value is When the number is odd, by transferring the data held in the second data holding means to the first data holding means, it is possible to generate composite data.
  • Another object of the present invention is a disc playback method for reading data recorded on a disc to generate playback data, wherein the detection step detects a predetermined synchronization pattern included in the data and identifies a detection timing.
  • a selection step of sequentially and selectively extracting a part of data from data read from the disk in accordance with the detected timing and a plurality of data extracted in the selection step.
  • a replacement step of generating playback data by replacing the synthesis data with the corresponding demodulation data to achieve playback data.
  • the detection step a synchronization pattern is detected from an array of data read in a plurality of continuous cycles, and the detection timing is determined according to the position of the synchronization pattern included in the array.
  • the initial value according to the detection timing is According to the count value obtained by counting the number of clocks of the internal clock signal, a part of data is selectively extracted from the data read from the disk sequentially.
  • the first and second data holding means hold the data extracted in the selection step, and when the count value is odd, the data held in the second data holding means is replaced with the first data. By transferring to the holding means, it is possible to generate composite data.
  • FIG. 1 is a block diagram showing a configuration of a disk reproducing apparatus according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of the EFM demodulation unit shown in FIG.
  • FIG. 3 is a block diagram showing a configuration of the synchronization detection circuit shown in FIG.
  • FIG. 4 is a state transition diagram for explaining the operation of the synchronization detection circuit shown in FIG.
  • FIG. 5 is a block diagram showing the configuration of the EFM demodulation circuit shown in FIG.
  • FIG. 6 is a diagram showing a configuration of frame data recorded on the disc shown in FIG.
  • FIG. 7 is a diagram for explaining the operation of the EFM demodulation circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 7 is a diagram for explaining the operation of the EFM demodulation circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of a disk reproducing apparatus according to an embodiment of the present invention.
  • a disc reproducing device 3 is a device for reproducing data recorded on a mounted disc 1, and includes an asymmetry correction unit 5, a PLL circuit 7, and a serial It includes a parallel conversion circuit (hereinafter referred to as a serial-parallel conversion circuit 9), an EFM (Eight-Fourteen Modulation) demodulation unit 11, a control unit 13, a memory IF circuit 15, and a memory 17.
  • a serial-parallel conversion circuit 9 parallel conversion circuit
  • EFM Eight-Fourteen Modulation
  • the asymmetry correction unit 5 receives the signal read from the disk 1, and the PLL circuit 7 and the serial / parallel conversion circuit 9 are connected to the asymmetry correction unit 5.
  • the serial-parallel conversion circuit 9 is also connected to the PLL circuit 7, and the EFM (Eight-Fourteen Modulation) demodulation unit 11 is connected to the serial-parallel conversion circuit 9.
  • the control unit 13 and the memory IF circuit 15 are connected to the EFM demodulation unit 11, and the memory 17 is connected to the memory IF circuit 15.
  • the disc reproducing apparatus 3 having such a configuration uses the clock signal PCK 8 obtained by dividing the channel clock by 8 as an operation clock,
  • Ashinmetori correcting unit 5 generates an EF M modulated digital signal S E by cutlet Bok the dc component to the signal read from the disk 1, supplied to the PLL circuit 7 and Siri parallel conversion circuit 9 I do.
  • PLL circuits 7 generates a channel clock PCK to synchronize the digital signal S E, which is supplied, and supplies to the serial-parallel conversion circuit 9.
  • Siri parallel conversion circuit 9 converts the supplied serial digital signal S E to the parallel signal S E 8 of 8 bits E FM modulated to 8 divides the supplied channel clock P CK Generates the clock signal PCK8.
  • the parallel signal SE 8 is data obtained by subjecting an original EFM signal subjected to EFM modulation to NRZ (Non Return to Zero) conversion, and an example is shown in Table 1.
  • E FM demodulator 1 1 as an operation clock of the clock signal P CK 8 supplied from the serial-parallel conversion circuit 9, also E FM demodulating a parallel signal S E 8 supplied from the serial-parallel conversion circuit 9 I do.
  • the configuration and operation of the EFM demodulation unit 11 will be described later in detail.
  • the data demodulated by the EFM demodulation unit 11 is stored in the error correction memory 17 via the memory IF circuit 15.
  • the EFM demodulation unit 11 detects the subcode synchronization signal in the demodulation process as described later. Score signal indicating that the issued S c, and gill supplies sub Q code S q obtained after one check to the control unit 1 3.
  • the ⁇ 1 ⁇ control unit 13 can obtain the absolute time information recorded on the disc 1 based on the supplied sub-Q code Sq.
  • FIG. 2 is a block diagram showing a configuration of an EFM demodulation unit 11 shown in FIG. As shown in FIG. 2, it includes an EFM demodulation unit 11 f and a synchronization detection circuit 21, an EFM demodulation circuit 23, and a subcode reading circuit 25.
  • the synchronization detection circuit 21 is connected to the serial / parallel conversion circuit 9
  • the EFM demodulation circuit 23 is connected to the serial / parallel conversion circuit 9 and the synchronization detection circuit 21.
  • the subcode readout circuit 25 is connected to the EFM demodulation circuit 23.
  • the memory IF circuit 15 is connected to the EFM demodulation circuit 23 and the sub-code read circuit 25, and the control unit 13 is connected to the sub-code read circuit 25.
  • the synchronization detection circuit 2 1 detects the synchronization pattern Ichin included in supplied / Parallel signal S E 8. Then, when the synchronization pattern is detected, a synchronization pattern predicted to be detected next is specified. Further, the predicted synchronization pattern is compared with the actually detected synchronization pattern to determine whether they match.
  • the synchronization detection circuit 21 In order to prevent the detection of an erroneous synchronization pattern at unexpected timing, the synchronization detection circuit 21 internally generates a synchronization protection window for limiting the detection period to a predetermined evening, and at the above-mentioned predetermined timing, If the synchronization pattern cannot be detected, the synchronization is maintained by using the self-generated synchronization signal.
  • EFM demodulating circuit 2 3 Siri 'subjected para conversion circuit 9, a Parallel signal S E 8 that has been supplied to EFM demodulation.
  • the signal demodulated in this way is Are supplied to the memory IF circuit 15 and to the subcode read circuit 25.
  • the sub-code readout circuit 25 detects a synchronization signal from the sub-codes included in the supplied demodulated signal, extracts a sub-Q code, which will be described later, from the signal, and determines whether there is an error in the sub-Q code. Check. Then, the sub-code reading circuit 25 supplies the sub-Q code to the control unit 13.
  • FIG. 3 is a block diagram showing a configuration of the synchronization detection circuit 21 shown in FIG.
  • the synchronization detection circuit 21 includes a synchronization pattern detection section 27, a synchronization pattern prediction section 29, a synchronization determination section 30 and a synchronization protection window section 35.
  • the synchronization determination section 30 includes a synchronization counter 31, AND circuits 32 and 34, and a comparison section 33.
  • the synchronization pattern detection unit 27 is connected to the serial-parallel conversion circuit 9, and the synchronization pattern prediction unit 29 is connected to the synchronization pattern detection unit 27.
  • the synchronization counter 31 is connected to the synchronization pattern detection unit 27, and the AND circuit 32 is connected to the synchronization pattern detection unit 27 and the synchronization counter 31.
  • the comparison section 33 is connected to the synchronization pattern detection section 27 and the synchronization pattern prediction section 29, and the AND circuit 34 is connected to the AND circuit 32 and the comparison section 33.
  • the synchronization protection window section 35 is connected to the comparison section 33, the AND circuit 34, and the synchronization counter 31.
  • the synchronization pattern detector 2 7 detects a synchronization pattern contained in the parallel signal S E 8 supplied, wherein synchronous power to be detected evening one down (frame synchronizing signal) is data after NRZ conversion
  • synchronous power to be detected evening one down is data after NRZ conversion
  • the detected data is from the most significant bit b1 to the least significant bit b8 in the first cycle, followed by the most significant bit b1 to the least significant bit b8 in the second cycle, and the third cycle. From the most significant bit b1 to the least significant bit b8, and from the most significant bit b1 to the least significant bit b8 in the fourth cycle.
  • case number 0 in Table 2 indicates a case where the synchronization pattern is detected from bit b3 in the first cycle to most significant bit b1 in the fourth cycle.
  • the synchronization pattern detection unit 27 determines which of the eight cases of the case numbers 0 to 7 has detected the synchronization pattern. In other words, the detection timing of the synchronization pattern is specified.
  • the synchronization pattern detection unit 27 when the synchronization pattern is detected by any one of the eight patterns shown in Table 2 above, the synchronization pattern detection unit 27 generates a detection signal SSb that goes high in one cycle of the clock signal PCK8. At the same time, a case identification signal NSD is generated which indicates in which of the cases shown in Table 2 the synchronization pattern was detected.
  • the synchronization pattern is detected at the timing of case number 2 shown in Table 2, the synchronization pattern is detected at the evening of case number 6 in the next frame. Then, in subsequent frames, the detection of the synchronization pattern by case numbers 2 and 6 is repeated alternately.
  • the synchronization pattern prediction unit 2 9 depending on cases ⁇ IJ signal N SD supplied from the synchronization pattern detector 2 7 predicts whether synchronization pattern is detected by any of the case in the next frame A detection prediction signal N NS that specifies a predicted case is generated and supplied to the comparison unit 33. Therefore, when the comparison unit 3 3 that match detection prediction signal N NS Guarding the supplied case identification signal N SD, i.e. actually sync pattern detector 2 7 synchronization patterns detected in the case and the synchronization pattern prediction When the detection is predicted by the unit 29, the activated high-level signal is supplied to the AND circuit 34.
  • the synchronization counter 31 counts the number of cycles from the detection of the synchronization pattern by the synchronization pattern detection section 27 to the detection of the next synchronization pattern.
  • the synchronous counter 3 1 according to Ke Ichisu identification signal N SD supplied from the synchronization pattern detector 2 7, shown in Table 3 below; counter evening value initializes.
  • the synchronization counter 3 1 has received the data of "0 1 h 'from the synchronization pattern detector 2 7 as cases ⁇ U signal N SD is the next synchronization pattern is detected after 7 3 cycles And initialize the counter value to 72 as shown in Table 3. Then, the synchronous counter 31 decrements the counter value at a rate of 1 with respect to the elapse of one cycle in accordance with the supplied detection signal SSb, and resets the counter value after the count value becomes 0.
  • a timing prediction signal SN indicating the timing of detection of the synchronization pattern expected in the third cycle is generated and supplied to the AND circuit 32.
  • the AND circuit 32 performs The activated high-level signal is supplied to the AND circuit 34.
  • the synchronization determination unit 30 is able to match the case where the synchronization pattern is actually detected by the synchronization pattern detection unit 27 with the case where the detection is predicted by the synchronization pattern prediction unit 29, and When the synchronization pattern is detected at the timing predicted by 1, a high-level signal OK is supplied from the AND circuit 34 to the synchronization protection window 35 assuming that the synchronization pattern has been normally detected.
  • the synchronization protection window section 35 uses the synchronization counter 31 to limit the timing of detecting the synchronization pattern.
  • the synchronization pattern may be detected at a timing different from the ideal timing, and thus can be detected only within a certain range around the ideal timing.
  • the synchronization protection window unit 35 generates mask data MD in accordance with the case identification signal N SD supplied as an identification signal N from the comparator 3 3, synchronization Feedback to pattern detector 27. Then, the synchronization pattern detection unit 27 generates a detection signal SSb after performing a logical product between the fourth cycle shown in Table 2 and the mask data MD.
  • the synchronization protection window unit 35 when the case identification signal N SD of "0 1 h" is supplied from the comparator 3 3, mask detection start time (time window open) “1 1 1 1 1 1 0 0 0 0” is supplied to the synchronization pattern detection unit 27 as the data MD. Then, the synchronization protection window section 35 supplies “1 1 1 1 1 1 1 1” to the synchronization pattern detection section 27 as mask data MD during the synchronization pattern detection period. At this time, if the synchronization pattern detection section 27 detects an ideal synchronization pattern, the case identification signal N SD is set to “10h”.
  • “0 0 00 1 1 1 1” is supplied to the synchronous pattern detection unit 27 as mask data MD at the detection end timing (when the window is closed).
  • the detection start timing, the detection period, and the detection end timing are determined according to the counter value supplied from the synchronization counter 31.
  • comparison unit 3 in 3 non-detection period of the synchronization pattern irrespective of the case identification signal N SD supplied from the synchronization protection window part 3 "0 5 0 0 0 0 “0 0 0” is supplied to the synchronous pattern detection unit 27 as mask data MD.
  • the synchronization protection window unit 35 outputs the identification signal N as the identification signal Na for identifying the case where the synchronization pattern is detected, and outputs the signal OK as the detection signal SSa. I do.
  • the synchronization pattern in the detection period (window) is the detection signal SS b and the case identification signal N SD /, fixed to Ireberu.
  • the timing prediction signal SN is output from the AND circuit 32, and the synchronization prediction circuit 21 uses the timing prediction signal SN instead of the detection signal SSb.
  • comparison unit 3 3 this time, the identification signal is supplied to the synchronization protection window unit 35 a detection prediction signal N NS instead of the case identification signal N SD as N, case identification signal N SD and detection prediction signal N NS If the signal does not match, a low level signal is supplied to the AND circuit 34.
  • the synchronization protection window unit 35 outputs the detection prediction signal N NS as the detection J signal Na and outputs the signal supplied from the synchronization counter 31 as the detection signal SS a.
  • the so-called interpolation function described above is limited, and if a normal synchronization pattern cannot be detected continuously more than the set number of times, the synchronization protection window unit 35 sets the mask data MD to “FFh”. By fixing to, the detection period restriction is released and synchronization is restored.
  • a synchronization wait state waits for the detection of a synchronization pattern.
  • the mask data MD is fixed to “F Fh” as described above, even in the synchronization protection window ⁇ section 35 f.
  • the state transits to the synchronous backward protection state in which the number of times a normal synchronization pattern is continuously detected is less than three.
  • the state shifts to a synchronous forward protection state in which the number of times a normal synchronization pattern cannot be detected is, for example, less than 12 consecutive times. If the synchronization pattern is detected in the window in the synchronous forward protection state, the state returns to the normal synchronization state. If the normal synchronization pattern cannot be detected one or two times continuously, Return.
  • the above “12 times” is also set in advance in the synchronization protection window section 35 and is a variable setting value.
  • FIG. 5 is a block diagram showing a configuration of the EFM demodulation circuit 23.
  • the EFM demodulation circuit 23 includes a register section 40, a symbol counter 41, an initial value setting section 43, and a data replacement section 1551. So Then, the register section 40 is composed of a second register 45 and a first register 46, which form a two-stage register, a data combining section 47, a data selecting section 48, a spare register 49, and an EFM register. Including 50 in the evening.
  • the symbol counter 41 is connected to the synchronization protection window section 35 and the serial / parallel conversion circuit 9, and the initial value setting section 43 is connected to the synchronization protection window section 35. Further, the symbol counter 41 and the initial value setting unit 43 are mutually connected.
  • the second register 45 is connected to the serial / parallel conversion circuit 9.
  • the first register 46 is connected to the second register 45, and the data synthesizing section 47 is connected to the first and second registers 46 and 45.
  • the data selection section 48 is connected to the data synthesis section 47 and the symbol counter 41, and is connected to the spare register 49, the symbol counter 41 and the data selection section 48.
  • the EFM register 50 is connected to the data selecting section 48 and the spare register 49, and the data replacing section 51 is connected to the EFM register 50 and the symbol counter 41.
  • One frame of data recorded on the CD consists of 588 bits as described above, and the data configuration is shown in FIG.
  • one frame of data consists of a 24-bit frame synchronization signal recorded at the beginning, a 14-bit subcode, and a first bit consisting of 14 bits each to be subjected to EFM demodulation.
  • DSV Digital Sum Variation
  • the EFM demodulation circuit 23 latches only the subcode and the first to 32nd data among the data of one frame shown in FIG. 6 as follows. First, the parallel signal output from the serial-parallel conversion circuit 9 To latch the S E 8 1 6-bit Bok units, first second register 4 5 latches the front half 8-bit data, and transfers the eight bits of data latched to the first register evening 4 6. After that, the second register newly latches the data of the last 8 'bits.
  • the data synthesizing section 47 composed of a register synthesizes the 8-bit data latched in the first register 46 and the second register 45, respectively, and outputs the data R of 16 pits. Generated and supplied to the data selection unit 48.
  • the symbol counter 41 loads an initial value from the initial value setting section 43 according to the detection signal SSa supplied from the synchronization protection window section 35.
  • the initial value setting unit 43 supplies the load values shown in Table 5 below to the symbol counter 41 according to the identification signal Na supplied from the synchronization protection window unit 35.
  • the symbol counter 41 sets the load value supplied from the initial value setting unit 43 as an initial value, and increments the initial value according to the clock signal PCK 8 supplied from the serial / parallel conversion circuit 9. I do.
  • the data selector 48 selects a predetermined value from among the data R supplied from the data synthesizer 47. Are selectively extracted, and the extracted data are supplied to the spare register 49 and the EFM register 50, respectively. That is, for example, when the counter value is 2, the data selection section 48 selects 3-bit data from the lower 0 to 2 bits forming the data R. Selectively extract and supply to EFM register 50, selectively extract 10-bit data from lower 6 to 15 bits that constitute data R and supply to spare register 49 .
  • the spare register 49 shifts the stored data to the EFM register 50 when the power supply value supplied from the symbol counter 41 is an odd number. That is, when the counter value becomes 3, for example, as shown in FIG. 7, the spare register 49 stores the 10-bit data from the lower 6 bits to the 15 bits of the stored data R, Shift to EFM register 50 as indicated by the arrow.
  • the above operation is repeated by incrementing the counter value of the symbol counter 41 by one.
  • the data in the EFM register 50 is shifted to the spare register 49, and the lower bit of the data R is supplied from the data selector 48, so that the count value becomes even.
  • the modulated 14-bit data Sb is synthesized.
  • the data replacement section 51 stores the 14-bit data Sb supplied from the EFM register 50 into the built-in EFM. Replace with demodulated data Sr according to the demodulation table.
  • the demodulated data Sr generated by such a method is stored in the memory 17 via the memory IF circuit 15 and subjected to error correction processing, and is supplied to the subcode reading circuit 25.
  • the data Sb is also supplied to the subcode reading circuit 25.
  • the subcode reading circuit 25 shown in FIG. 2 is supplied from the EFM register 50. From the supplied data Sb, a synchronization signal recorded as a subcode (hereinafter, also referred to as “subcode synchronization signal”) is detected.
  • subcode synchronization signal a synchronization signal recorded as a subcode
  • the subcode synchronization signal in the subcode shown in FIG. 6 is recorded every 98 frames without EFM modulation, and the subcode synchronization signal not subjected to EFM modulation is Can be decoded.
  • the subcode readout circuit 25 outputs the data Sb supplied from the EFM register 50 in the first synchronization pattern (1 00 0 00 00 0 0 0 1 0 0) or the second synchronization pattern (0 1 0 0 If 1 is 0 0 0 0 0 0000) either supplies it is determined that the subcode synchronizing signal can be detected to score signal S generates a c controls unit 1 3.
  • the sub-code readout circuit 25 sequentially extracts information called a sub-Q code (sub-code pit) from sub-codes forming a part of the demodulated data Sr obtained by the EFM demodulation circuit 23, Input the 96-bit sub Q code SQ to the CRC (Cyclic Redundancy Check) circuit at once. If the CRC circuit determines that the sub-Q code is accurate data, the sub-code reading circuit 25 outputs the signal S. K is supplied to the control unit 13.
  • a sub-Q code sub-code pit
  • the sub-code reading circuit 25 supplies the above-mentioned sub-Q code SQ to the control unit 13.
  • the sub-Q code is, for example, 96 bits and one unit.
  • the sub Q code is held by a shift register having 10 steps. Then, in this case, the control unit 13 accesses the shift register 10 times, so that all the sub Q codes SQ held in the shift register are read.
  • control unit 13 receives the score signal S c and the signal S from the EFM demodulation unit 11. By performing the above access upon receipt of r , By receiving the Q code Sq, absolute time information of one disk can be obtained with high accuracy.
  • the sub-Q code Sq is stored in the memory 17 via the memory IF circuit 15, and is also used as data for specifying the demodulation data Sr generated by the EFM demodulation circuit 23.
  • the 14-bit data Sb generated in the EFM register 50 is collectively processed by the data replacing section 51.
  • the data recorded on the disc 1 is replaced by demodulated data Sr, and the data recorded on the disc 1 can be subjected to EFM demodulation at a lower operating frequency than the conventional one, for example, the conventional operating frequency of 1Z8.
  • the circuit scale can be reduced.
  • the operating frequency required for EFM demodulation can be reduced as described above, the power consumption of the disk reproducing device can be reduced, and noise generated in circuits other than the EFM demodulation unit 11 can be reduced. And the reproduction accuracy can be improved.
  • the operating frequency required for demodulation can be reduced, so that it is possible to provide a disk reproducing apparatus with high reproduction accuracy and easy test.
  • the operating frequency required for demodulation can be reduced, so that the power consumption for executing the reproducing operation can be reduced.

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Abstract

　復調回路の動作周波数が低減されたディスク再生装置及びディスク再生方法である。ディスクに記録されたデータを読み出して再生データを生成するディスク再生装置であって、データに含まれる所定の同期パターンを検出すると共に検出タイミングを識別する同期検出回路（２１）と、識別された検出タイミングに応じて、ディスクから読み出されたデータの中から順次選択的に一部のデータを抽出し、抽出された複数のデータを合成して対応する復調データに置換するＥＦＭ復調回路（２３）とを備えたことを特徴とするディスク再生装置を提供する。

Description

明細書 ディスク再生装置とディスク再生方法 技術分野
本発明は、 ディスクに記録されたデ一夕を再生するディスク再生装置 とディスク再生方法に関するものである。 背景技術
一般的に、 ディスク再生時には、 ディスクからの反射光を検出するピ ックアップによつて該ディスクに記録されたデータが読み出される。 そ して、 ピックアップにより読み出されたデータは、 PL L (Phase - Locked Loop) 回路により該デ一夕に同期されたクロック信号 （以下、 「チャネルクロック」 とも呼ぶ） によって再生装置に取り込まれる。
ここで、 取り込まれた該データは E FM (Eight- Fourteen
Modulation) 変調が施されたシリアルデータであるため、 該再生装置 においては該データが E FM復調回路により復調される。 このとぎ、 従 来の再生装置では、 上記シリアルデータに同期したチャネルクロックに より、 該 EFM復調回路の動作周波数が決められていた。
従って、 ディスクを高倍速再生する場合などにおいては、 高い周波数 を持ったチャネルクロックを用いることによって、 該動作周波数を高め ることが必要とされる。
しかしながら、 上記動作周波数が高くなると、 E FM復調回路以外の 回路に生じるノイズが大きくなると共に、 該ディスク再生装置の？肖費電 力も大きくなるという問題がある。 また、 高い該動作周波数を保証することが必要とされる該ディスク再 生装置に対しては、 高い周波数を持ったクロック信号による動作試験力 S 必要とされるが、 テスタによる該動作試験は困難であるという問題もあ る。
本発明は上記のような問題を解消するためになされたもので、 復調 it; 作をより低い動作周波数において実現し得るディスク再生装置及びデ スク再生方法を提供することを目的とする。 発明の開示
本発明の目的は、 ディスクに記録されたデータを読み出して再生デー 夕を生成するディスク再生装置であって、 データに含まれる所定の同期 パターンを検出すると共に、 検出タイミングを識別する検出手段と、 検 出手段により識別された検出タイミングに応じて、 ディスクから読み されたデ一夕の中から順次選択的に一部のデータを抽出する選択手段と、 選択手段により抽出された複数のデータを合成して合成デ一夕を生成す る合成手段と、 合成データを対応する復調データに置換することにより 再生データを生成する置換手段とを備えたことを特徴とするディスク再 生装置を提供することにより達成される。
このような手段によれば、 選択手段が同期パターンの検出タイミング に応じて、 ディスクから読み出されたデータの中から順次選択的にー咅 |3 のデータを抽出し、 合成手段が該抽出された複数のデータを合成し、 置 換手段が該合成データを復調データに置換することによって、 該復調力 S 該合成データを単位として一括して実行されるため、 該復調において必、 要とされる動作周波数を低減することができる。
ここで、 より具体的には、 検出手段は連続する複数のサイクルにお て読み出されたデータの配列から同期パターンを検出すると共に、 該酉己 列に含まれる同期パターンの位置に応じて検出タイミングを载別し、 選 択手段は検出夕イミングに応じた初期値より内部クロック信号のクロッ ク数をカウントする計数手段を含み、 計数手段におけるカウント値に応 じて、 ディスクから読み出されたデ一夕の中から順次選択的に一部のデ —夕を抽出するものとすることができる。
さらに、 合成手段は第 1及び第 2のデータ保持手段を含み、 ガウント 値が偶数のとき第 1及び第 2のデータ保持手段はそれぞれ選択手段によ り抽出されたデータを保持し、 カウント値が奇数のとき第 2のデータ保 持手段に保持されているデータを第 1のデータ保持手段へ移すことによ り、 合成データを生成するものとすることができる。
また、 本発明の目的は、 ディスクに記録されたデータを読み出して再 生データを生成するディスク再生方法であって、 データに含まれる所定 の同期パターンを検出すると共に、 検出タイミングを識別する検出ステ ップと、 識 Jされた検出タイミングに応じて、 ディスクから読み出され たデータの中から順次選択的に一部のデータを抽出する選択ステップと、 選択ステツプにおいて抽出された複数のデ一夕を合成して合成データを 生成する合成ステップと、 合成データを対応する復調データに置換する ことにより再生データを生成する置換ステップとを有することを特徴と するディスク再生方法を提供することにより達成される。
このような手段によれば、 ディスクに記録されたデータについて、 上 記合成データを単位として一括して復調することができるため、 該復調 において必要とされる動作周波数を低減することができる。
ここで、 より具体的には、 上記検出ステップでは、 連続する複数のサ ィクルにおいて読み出されたデータの配列から同期パターンを検出する と共に、 配列に含まれる同期パターンの位置に応じて検出タイ ミングを 識別し、 上記選択ステップでは、 検出タイミングに応じた初期値より内 部クロック信号のクロック数をカウントすることにより得られるカウン ト値に応じて、 ディスクから読み出されたデータの中から順次選択的に 一部のデータを抽出し、 上記合成ステップでは、 カウント値が偶数のと き第 1及び第 2のデータ保持手段にそれぞれ選択ステツプにおいて抽出 されたデータを保持させ、 カウント値が奇数のとき第 2のデータ保持手 段に保持されているデータを第 1のデータ保持手段へ移すことにより、 合成データを生成するようにすることができる。 図面の簡単な説明
第 1図は、 本発明の実施の形態に係るディスク再生装置の構成を示す ブロック図である。
第 2図は、 第 1図に示された E F M復調部の構成を示すプロ ック図で ある。
第 3図は、 第 2図に示された同期検出回路の構成を示すプロ ック図で ある。
第 4図は、 第 3図に示された同期検出回路の動作を説明する状態遷移 図である。
第 5図は、 第 2図に示された E F M復調回路の構成を示すプロック図 である。
第 6図は、 第 1図に示されたディスクに記録されたフレームデータの 構成を示す図である。
第 7図は、 第 4図に示された E F M復調回路の動作を説明する図であ る。 発明を実施するための最良の形態 以下において、 本発明の実施の形態を図面を参照しつつ詳しく説明す る。 なお、 図中同一符号は同一また fま相当部分を示す。
第 1図は、 本発明の実施の形態に係るディスク再生装置の構成を示す ブロック図である。 第 1図に示されるように、 本実施の形態に係るディ スク再生装置 3は装着されたディスク 1に記録されたデータを再生する 装置であって、 ァシンメトリ補正部 5 と P L L回路 7、 シリアル 'パラ レル変換回路 （以後、 シリ ·パラ変換回路 9と記載する。 ） 、 E FM (Eight- Fourteen Modulation) 復調部 1 1、 制御部 1 3、 メモリ I F回路 1 5、 及びメモリ 1 7を備える。
ここで、 ァシンメトリ補正部 5はディスク 1から読み出された信号を 受領し、 P L L回路 7及びシリ ·パラ変換回路 9はァシンメトリ補正部 5に接続される。 また、 シリ ·パラ変換回路 9は P L L回路 7にも接続 され、 E FM (Eight - Fourteen Modulation) 復調部 1 1はシリ -パ ラ変換回路 9に接続される。 そして、 制御部 1 3及びメモリ I F回路 1 5は E FM復調部 1 1に接続され、 メモリ 1 7はメモリ I F回路 1 5に 接続される。
このような構成を有するディスク再生装置 3は、 チャネルクロックを 8分周したクロック信号 P C K 8を動作クロックとして、 CD
(Compact Disc) 等のディスク 1から読み出されたデ一夕を E F M復 調するものであるが、 以下に動作の概要を説明する。
ァシンメトリ補正部 5はディスク 1 から読み出された信号に対して直 流成分をカツ 卜することによって EF M変調されたデジタル信号 SEを 生成し、 P L L回路 7及びシリ ·パラ変換回路 9へ供給する。 P L L回 路 7は供給されたデジタル信号 S Eに同期するチャネルクロック P C K を生成し、 シリ ·パラ変換回路 9へ供給する。 また、 シリ ·パラ変換回路 9は供給されたシリアルなデジタル信号 S Eを E FM変調された 8ビットのパラレル信号 S E 8へ変換する と共に、 供給されたチャネルクロック P CKを 8分周することによりクロ ック信 号 P CK 8を生成する。
ここで、 上記パラレル信号 S E 8は E FM変調された原 EFM信号を NR Z (Non Return to Zero) 変換した後のデータとされ、 一例が表 1に示される。
表 1
Figure imgf000008_0001
上記表 1に示されるように、 NR Z変換後のデータは原 EFM信号の 変化点 （下線部） に対応するビットのみが 「 1」 （下線部） とされる。 なお、 このようにして得られた NR Z変換後のデータは 8ビッ卜シフト レジスタの最上位ビットへ順次入力されると共に、 所定のタイミ ングに おいて該デ一夕が上位ビットから下位ビットにシフトされ、 8ビット揃 つた時点で同時出力されることにより上記パラレル信号 S E8が生成出 力される。
そして、 E FM復調部 1 1はシリ ·パラ変換回路 9から供給されたク ロック信号 P CK 8を動作クロックとして、 同じくシリ ·パラ変換回路 9から供給されたパラレル信号 S E 8を E FM復調する。 なお、 この E FM復調部 1 1の構成及び動作については後に詳しく説明する。
また、 E FM復調部 1 1において復調されたデ一夕は、 メモリ I F回 路 1 5を介してエラ一訂正用のメモリ 1 7へ格納される。 一方、 E FM 復調部 1 1は、 後述するように該復調の過程でサブコード同期信号が検 出されたことを示すスコア信号 S c、 及びエラ一チェック後に得られた サブ Qコード S qを制御部 1 3へ供給する。 これより、 芾1』御部 1 3は供 給されるサブ Qコード S qに基づいて、 ディスク 1に記録された絶対時 間情報を得ることができる。
第 2図 ま、 第 1図に示された E F M復調部 1 1の構成を示すブロック 図である。 第 2図に示されるように、 E F M復調部 1 1 fま同期検出回路 2 1と E F M復調回路 2 3、 及びサブコード読み出し回路 2 5とを含む。 ここで、 同期検出回路 2 1はシリ 'パラ変換回路 9に接続され、 E F M復調回路 2 3はシリ ·パラ変換回路 9及び同期検出回路 2 1に接続さ れる。 また、 サブコード読み出し回路 2 5は E F M復調回路 2 3に接続 される。 なお、 メモリ I F回路 1 5は E F M復調回路 2 3及びサブコー ド読み出し回路 2 5に接続され、 制御部 1 3はサブコ一ド読み出し回路 2 5に接続される。
以下に *5いて、 上記のような構成を有する E F M復調咅 1 1 1の動作の 概要を説明する。 まず、 同期検出回路 2 1は供給された/ ラレル信号 S E 8に含まれる同期パタ一ンを検出する。 そして、 該同期パターンが検 出された場合には、 次に検出が予測される同期パターンを特定する。 さ らに、 該予測された同期パターンと実際に検出された同期パターンとを 比較し、 一致するか否かを判定する。
なお、 同期検出回路 2 1は予期しないタイミングにおいて誤った同期 パターンを検出しないようにするため、 検出期間を所定の夕イミングに 限定するための同期保護ウインドウを内部生成すると共に、 上記所定の タイミングにおいて該同期パターンが検出できない場合には、 自己生成 した同期信号を利用することによって同期を維持する。
E F M復調回路 2 3は、 シリ 'パラ変換回路 9から供,給されたパラレ ル信号 S E 8を E F M復調する。 なお、 このようにして復調された信号 はメモリ I F回路 1 5へ供給されると共に、 サブコード読み出し回路 2 5へ供給される。
サブコー ド読み出し回路 2 5は供給された復調後の信号に含まれるサ ブコードの中から同期信号を検出すると共に、 該信号から後述するサブ Qコードを抜き出し、 該サブ Qコードに いてエラ一の有無をチェック する。 そして、 サブコード読み出し回路 2 5は該サブ Qコードを制御部 1 3へ供給する。
以下において、 第 2図に示された E F M復調部 1 1を構成する各回路 について詳しく説明する。 第 3図は、 第 2図に示された同期検出回路 2 1の構成を示すブロック図である。 第 3図に示されるように、 同期検出 回路 2 1は同期パターン検出部 2 7と同期パターン予測部 2 9、 同期判 断部 3 0、 及び同期保護ウィンドウ部 3 5を含む。 そして、 同期判断部 3 0は同期カウン夕 3 1と A N D回路 3 2 , 3 4及び比較部 3 3を含む。 ここで、 同期パターン検出部 2 7はシリ ·パラ変換回路 9に接続され、 同期パターン予測部 2 9は同期パターン検出部 2 7に接続される。 また、 同期カウンタ 3 1は同期パターン検出部 2 7に接続され、 A N D回路 3 2は同期パターン検出部 2 7及び同期カウン夕 3 1に接続される。 また、 比較部 3 3は同期パターン検出部 2 7及び同期パターン予測部 2 9に接 続され、 A N D回路 3 4は A N D回路 3 2と比較部 3 3に接続される。 そして、 同期保護ウィンドウ部 3 5は比較部 3 3と A N D回路 3 4と同 期カウン夕 3 1に接続される。 '
次に、 上記のような構成を有する同期検出回路 2 1の動作を詳しく説 明する。
まず、 同期パターン検出部 2 7は供給されたパラレル信号 S E 8の中 に含まれる同期パターンを検出するが、 ここでは検出すべき同期パ夕一 ン （フレーム同期信号） は N R Z変換後のデータとして であり、 該同期パターンを 8ビッ ト単 位で 4サイクルかけて検出する場合を例として説明する。
このとき、 4サイクル目に上記同期パターンの検出が完結する場合と しては、 以下の表 2に示されるように 8通りが考えられる。
表 2
Figure imgf000011_0001
上記表 2においては、 検出されたデータが 1サイクル目の最上位ビッ ト b 1から最下位ビット b 8、 続けて 2サイクル目の最上位ビッ ト b 1 から最下位ビット b 8、 3サイクル目の最上位ビット b 1から最下位ビ ット b 8、 そして 4サイク レ目の最上位ビット b 1から最下位ビット b 8へ順次示される。
従って、 例えば表 2においてケース番号 0は、 1サイクル目のビット b 3から 4サイクル目の最上位ビッ ト b 1にかけて上記同期パターンが 検出される場合を示している。 ここで同期パターン検出部 2 7は、 ケー ス番号 0から 7の 8通りのいずれによって同期パターンが検出されたか を言幾別することにより、 同期パターンの検出夕イミングを特定している ことになる。
そして、 同期パターン検出部 2 7は、 上記表 2の 8通りのいずれかに より該同期パターンを検出した場合には、 クロック信号 P C K 8の 1周 期間においてハイレベルとなる検出信号 S S bを生成すると共に、 表 2 に示されたいずれのケースで該同期パターンが検出されたのかを示すケ —ス識別信号 N S Dを生成する。
ここで、 例えばディスク 1が C Dであるとき、 C Dに記録されるデー 夕の 1フレームは 5 8 8ビットからなるため、 7 3 . 5 (= 5 8 8 / 8 ) サイクルで 1フレームのデータが処理される。 このように 1フレ一 ムのデ一夕を処理するために必要なサイクル数は自然数ではなく 0 . 5 サイクルの端数を有するため、 表 2に示される二つのケースが交互に繰 り返されることにより同期パターンが検出される。
すなわち例えば、 同期パターンが表 2に示されたケース番号 2のタイ ミングで検出された場合には、 次フレームにおいてはケース番号 6の夕 イミ ングで同期パターンが検出される。 そして、 以降のフレームにおい ては、 ケース番号 2と 6による同期パターンの検出が交互に繰り返され る。
このように、 同期パターンは規則性をもって検出されるため、 一度同 期パターンが検出された場合には、 次のフレームにおいていずれのケー スで同期パターンが検出されるかを予測することが可能である。 ここで、 同期パターン予測部 2 9は同期パターン検出部 2 7から供給されたケー ス識另 IJ信号 N S Dに応じて、 次のフレームでいずれのケースにより同期 パターンが検出されるのかを予測し、 予測されるケースを特定する検出 予測信号 N N Sを生成して比較部 3 3へ供給する。 従って、 比較部 3 3は供給されたケース識別信号 NSDと検出予測信 号 NNSがー致したとき、 すなわち実際に同期パターン検出部 2 7で同 期パターンが検出されたケースと同期パターン予測部 2 9 で検出が予測 されたケースとがー致したときに、 活性化されたハイレベルの信号を A ND回路 34へ供給する。
一方、 同期カウン夕 31は同期パターン検出部 2 7が同期パターンを 検出してから、 次に同期パターンを検出するまでのサイクル数を計数す る。 このとき、 同期カウンタ 3 1は同期パターン検出部 2 7から供給さ れるケ一ス識別信号 NSDに応じて、 以下の表 3に示され; カウン夕値 を初期設定する。
表 3
Figure imgf000013_0001
ここで、 例えば同期カウンタ 3 1が同期パターン検出部 2 7からケー ス識另 U信号 NSDとして 「0 1 h」 のデータを受領した場合には、 7 3 サイクル後に次の同期パターンが検出されると予測し、 表 3に示される ようにカウンタ値を 7 2に初期設定する。 そして、 同期カウンタ 3 1は供給される検出信号 S S bに応じて 1サ ィクルの経過に対して 1の割合で該カウンタ値をデクリメントし、 該カ ゥン夕値が 0となった後の 7 3サイクル目に予想される同期パターンの 検出夕イミングを示すタイミング予想信号 S Nを生成して A N D回路 3 2へ供給する。
従って、 A N D回路 3 2は供給されるタイミング予想信号 S Nと検出 信号 S S bが同時に活性化されたとき、 すなわち同期カウンタ 3 1によ り予想されたタイミングにおいて該同期パターンが検出されたときに、 活性化されたハイレベルの信号を A N D回路 3 4へ供給する。
以上より、 同期判断部 3 0は実際に同期パターン検出部 2 7で同期パ ターンが検出されたケースと同期パターン予測部 2 9で検出が予測され たケースとがー致し、 かつ同期カウン夕 3 1により予想されたタイミン グにおいて該同期パターンが検出されたときに、 同期パターンが正常に 検出されているものとして A N D回路 3 4から同期保護ウインドウ部 3 5へハイレベルの信号 O Kを供給する。
また、 同期保護ウィンドウ部 3 5は同期カウンタ 3 1を利用して同期 パターンの検出タイミングを制限する。 ここで、 実際には同期パターン は理想的なタイミングとずれたタイミングにおいて検出されることもあ るため、 該理想タイミングを中心としたある範囲内においてのみ検出可 能とされる。
具体的には、 以下の表 4に示されるように、 同期保護ウィンドウ部 3 5は比較部 3 3から識別信号 Nとして供給されるケース識別信号 N S D に応じてマスクデータ M Dを生成し、 同期パターン検出部 2 7へフィー ドバックする。 そして、 同期パターン検出部 2 7は表 2に示された 4サ ィクル目のパ夕一ンと該マスクデータ M Dとの間で論理積をとつた上で、 上記検出信号 S S bを生成する。
Figure imgf000015_0001
すなわち例えば、 表 4に示されるように、 同期保護ウィンドウ部 3 5 は比較部 3 3から 「0 1 h」 のケース識別信号 NSDが供給されたとき、 検出開始タイミング （ウィンドウオープン時） にマスクデータ MDとし て 「 1 1 1 1 0 0 0 0」 を同期パターン検出部 2 7へ供給する。 そして、 同期保護ウインドウ部 3 5は同期パターン検出期間においては 「 1 1 1 1 1 1 1 1」 を、 マスクデータ MDとして同期パターン検出部 2 7へ供 給する。 このとき、 同期パターン検出部 2 7が理想的な同期パターンを 検出した場合にはケース識別信号 NSDが 「 1 0 h」 とされるため、 同 期保護ウインドウ部 3 5は該ケース識別信号 NSDに応じて、 検出終了 タイミング （ウィンドウクローズ時） に 「0 0 00 1 1 1 1」 をマスク データ MDとして同期パターン検出部 2 7へ供給する。 なお、 同期保護 ウインドウ部 3 5において、 上記検出開始タイミングと検出期間及び検 出終了タイミングは、 同期カウンタ 3 1から供給されるカウンタ値に応 じて判断される。 また、 上記表 4に示されるように、 比較部 3 3から供給されるケース 識別信号 NSDによらず同期パターンの非検出期間においては、 同期保 護ウインドウ部 3 5から 「0 0 0 0 0 0 0 0」 がマスクデータ MDとし て同期パターン検出部 2 7へ供給される。
このように、 同期保護ウィンドウ部 3 5においてマスクデータ MDを 生成し、 該マスクデータ MDを利用することにより検出期間を制限する ことによって、 正規のタイミング以外における同期パターンの検出を回 避することができるため、 正常な同期パターンの検出精度を高めること ができる。
以上のような動作により、 同期保護ウィンドウ部 3 5は、 識別信号 N を同期パ夕一ンが検出されたケースを特定する識別信号 N aとして出力 すると共に、 信号 OKを検出信号 S S aとして出力する。
なお、 同期パターン検出部 2 7は上記検出期間 （ウィンドウ内） に同 期パターンを検出しなかった場合には、 検出信号 S S b及びケース識別 信号 NSDを/、ィレベルに固定する。
従って、 この場合には AND回路 3 2からはタイミング予想信号 S N が出力され、 同期検出回路 2 1において検出信号 S S bの替わりにタイ ミング予想信号 S Nが使用される。 一方、 このとき比較部 3 3は、 識別 信号 Nとしてケース識別信号 NSDの替わりに検出予測信号 NNSを同期 保護ウィンドウ部 3 5へ供給すると共に、 ケース識別信号 NSDと検出 予測信号 NN Sがー致しないことによりロウレベルの信号を AND回路 34へ供給する。
なお、 かかる場合においては、 同期保護ウィンドウ部 3 5は識 J信号 N aとして検出予測信号 NNSを出力すると共に、 検出信号 S S aとし て同期カウンタ 3 1から供給された信号を出力する。 ただし、 上記のようないわゆる内挿機能には制限を設け、 正常な同期 パターンを設定回数以上連続して検出できなかつた場合には、 同期保護 ウィンドク部 3 5はマスクデータ M Dを 「F F h」 に固定することによ り上記検出期間の制限を解除して同期を取り直す。
ここで、 第 4図の状態遷移図を参照して、 同期検出回路 2 1の動作を 説明する。 まず、 リセットやトラックジャンプ後においては同期パター ンの検出を待つ同期待ち状態となる。 この状態で ま、 同期保護ウィンド ゥ部 3 5 fまマスクデータ M Dを上記のように 「F F h」 に固定する。 そして、 この同期待ち状態において同期パターンが検出された場合に は、 正常な同期パターンが連続的に検出される回数が 3回未満である同 期後方保護状態へ遷移する。 次に、 同期後方保護状態において同期パタ —ンが連続的に 3回検出された場合には同期が取れているものと判断し て同期正常状態に遷移すると共に、 正常な同期パターンが検出できなか つた場合 （N G ) には同期待ち状態へ戻る。 なお、 上記の 「3回」 は同 期保護ウィ ンドウ部 3 5に予め設定され、 可変の設定値とされる。
また、 同期正常状態において正常な同期パターンが検出できなかった 場合には、 正常な同期パターンを検出できない回数が例えば連続 1 2回 未満とされる同期前方保護状態に遷移する。 そして、 同期前方保護状態 において該ウインドウ内に同期パターンが検出できた場合には同期正常 状態へ戻ると共に、 正常な同期パターンを連続して 1 2回検出できなか つた場合【こは同期待ち状態へ戻る。 なお、 上記の 「 1 2回」 も同期保護 ウィンドウ部 3 5に予め設定され、 可変の設定値とされる。
次に、 第 2図に示された E F M復調回路 2 3について詳しく説明する。 第 5図は、 E F M復調回路 2 3の構成を示すブロック図である。 第 5図 に示されるように、 E F M復調回路 2 3はレジスタ部 4 0とシンポルカ ゥンタ 4 1 、 初期値設定部 4 3、 及びデータ置換咅 15 5 1とを備える。 そ して、 レジスタ部 40は 2段レジスタを構成する第 2レジス夕 4 5及び 第 1 レジス夕 4 6と、 デ一夕合成部 4 7、 データ選択部 48、 予備レジ スタ 4 9、 E FMレジス夕 5 0とを含む。
ここで、 シンポルカウンタ 4 1は同期保護ウィンドウ部 3 5及びシ リ · / ラ変換回路 9に接続され、 初期値設定部 43は同期保護ウィンド ゥ部 3 5に接続される。 また、 シンポルカウンタ 4 1と初期値設定部 4 3は 目互接続される。
一方、 第 2レジスタ 45はシリ ·パラ変換回路 9に接続される。 第 1 レジスタ 46は第 2レジス夕 45に接続され、 データ合成部 4 7は第 1 及び第 2レジス夕 46， 4 5に接続される。 また、 データ選択部 4 8は データ合成部 4 7及びシンボルカウンタ 4 1に接続され、 予備レジスタ 49 まシンボルカウンタ 4 1及ぴデータ選択部 48に接続される。 E F Mレジス夕 5 0はデータ選択部 48及び予備レジス夕 4 9に接続され、 デ一タ置換部 5 1は E FMレジスタ 5 0及びシンボルカウンタ 4 1に接 続される。
以下において、 上記のような構成を有する E FM復調回路 2 3の動作 を説明する。
C Dに記録されたデータの 1フレームは上記のように 5 8 8ビットか らなるが、 そのデ一タ構成は第 6図に示される。 すなわち、 1フレーム のデータは先頭に記録された 24ビットのフレーム同期信号と、 1 4ビ ットのサブコ一ド、 E FM復調の対象とされる各々 1 4ビットからなる 第 1力、ら第 3 2のデータ、 及び隣接するデータ等の間に挿入される 3ビ ットの D S V (Digital Sum Variation) 信号とを含む。
こ こで、 E FM復調回路2 3は、 第 6図に示された 1フレームのデー 夕のうち、 サブコード及び第 1から第 3 2のデータのみを以下のように ラッチする。 まず、 シリ 'パラ変換回路 9から出力されるパラレル信号 S E 8を 1 6ビッ 卜単位でラッチするため、 まず第 2レジスタ 4 5は前 半 8ビットのデータをラッチし、 ラッチした該 8ビットのデータを第 1 レジス夕 4 6へ転送する。 その後、 第 2レジスタは後半 8'ビットのデー 夕を新たにラッチする。
そして、 例えばレジスタにより構成されるデータ合成部 4 7は、 第 1 レジスタ 4 6及び第 2レジスタ 4 5にラッチされた各々 8ビットのデ一 夕を合成し、 1 6ピットのデ一夕 Rを生成してデータ選択部 4 8へ供給 する。
一方、 シンボルカウン夕 4 1は同期保護ウインドウ部 3 5から供給さ れる検出信号 S S aに応じて、 初期値設定部 4 3から初期値をロードす る。 このとき、 初期値設定部 4 3は同期保護ウィンドウ部 3 5から供給 された識別信号 N aに応じて、 以下の表 5に示されるロード値をシンポ ルカウン夕 4 1に供給する。
表 5
Figure imgf000019_0001
これより、 シンポルカウンタ 4 1は初期値設定部 4 3から供給された 該ロード値を初期値として設定し、 シリ ·パラ変換回路 9から供給され るクロック信号 P C K 8に応じて該初期値をインクリメントする。
そして、 データ選択部 4 8は、 第 7図に示されるように、 シンポルカ ゥン夕 4 1から供給されるカウンタ値が偶数のとき、 データ合成部 4 7 から供給されるデータ Rの中から所定のビットを選択的に抽出し、 抽出 されたデータをそれぞれ予備レジス夕 4 9と E F Mレジスタ 5 0へ供給 する。 すなわち例えば、 カウンタ値が 2の場合には、 デ一夕選択部 4 8 はデ一タ Rを構成する下位 0から 2ビットまでの 3ビットのデータを選 択的に抽出して E F Mレジスタ 5 0へ供給し、 データ Rを構成する下位 6から 1 5ビットまでの 1 0ビットのデ一タを選択的に抽出して予備レ ジス夕 4 9へ供給する。
さらに、 予備レジスタ 4 9はシンポルカウンタ 4 1から供給される力 ゥン夕値が奇数のとき、 格納しているデータを E F Mレジスタ 5 0ヘシ フトする。 すなわち、 例えばカウンタ値が 3となった場合には、 第 7図 に示されるように、 予備レジスタ 4 9は格納しているデータ Rの下位 6 から 1 5ビットまでの 1 0 ビットのデータを、 矢印で示されるように E F Mレジスタ 5 0へシフトする。
そして、 シンポルカウンタ 4 1のカウンタ値が 1づっインクリメント されることにより上記動作が繰り返される。 これより、 E F Mレジスタ 5 0は予備レジスタ 4 9力、らデ一夕がシフトされ、 さらにデ一タ選択部 4 8からデータ Rの下位ビットが供給されることにより、 該カウン夕値 が偶数となるたびに変調された 1 4ビットのデータ S bを合成すること になる。
そして、 データ置換部 5 1はシンポルカウン夕 4 1から供給される力 ゥン夕値が偶数となったとき、 E F Mレジス夕 5 0から供給される上記 1 4ビットのデータ S bを、 内蔵する E F M復調テーブルに照らして復 調データ S rに置換する。
なお、 このような方法で生成された復調データ S rはメモリ I F回路 1 5を介してメモリ 1 7へ格納されエラー訂正処理がなされると共に、 サブコード読み出し回路 2 5へ供給される。 また、 サブコード読み出し 回路 2 5へは上記データ S bも供給される。
次に、 第 2図に示されたサブコード読み出し回路 2 5について詳しく 説明する。 サブコード読み出し回路 2 5は、 E F Mレジスタ 5 0から供 給されたデータ S bの中から、 サブコードとして記録される同期信号 (以下、 「サブコード同期信号」 とも呼ぶ） を検出する。
なお、 CDの規格では、 第 6図に示されたサブコードの中においてサ ブコード同期信号は EFM変調されることなく 98フレーム毎に記録さ れ、 この E FM変調されていないサブコード同期信号がデコード対象と される。
サブコード読み出し回路 2 5は、 E FMレジスタ 5 0から供給される デ一夕 S bが第 1同期パターン （1 00 0 00 00 0 0 0 1 0 0) 又は 第 2同期パターン （ 0 1 0 0 1 0 0 0 0 0 0000) のいずれかである 場合には、 サブコー ド同期信号が検出できたものと判断してスコア信号 Scを生成し制御部 1 3へ供給する。
また、 サブコード読み出し回路 2 5は、 EFM復調回路 23により得 られた復調データ S rの一部をなすサブコードの中からサブ Qコ一ド (サブコードピット） と呼ばれる情報を順次抜き出し、 内蔵する CRC (Cyclic Redundancy Check) 回路へ 9 6ビット分のサブ Qコード S Qを一括して入力する。 そして、 該 CRC回路において該サブ Qコ一ド が正確なデータであると判断された場合には、 サブコード読み出し回路 2 5は信号 S。Kを制御部 1 3へ供給する。
また、 サブコード読み出し回路 2 5は上記サブ Qコード S Qを制御部 1 3へ供給するが、 該サブ Qコ一ドは例えば 9 6ビットで 1単位とされ るため、 一例として 8ビットの記憶領域を 1 0段有するシフトレジス夕 により該サブ Qコー ドを保持する。 そして、 この場合には制御部 1 3が 該シフトレジス夕に 1 0回アクセスすることにより、 該シフトレジス夕 に保持されたサブ Qコード S Qがすべて読み出される。
ここで、 制御部 1 3は E FM復調部 1 1からスコア信号 Sc及び信号 S。rを受領したときに上記アクセスを実行することにより、 正確なサ ブ Qコード S qを受領してディスク 1カゝら絶対時間情報を精度よく得る ことができる。
なお、 サブ Qコ一ド S qはメモリ I F回路 1 5を介してメモリ 1 7へ 格納され、 E F M復調回路 2 3により生成された復調デ一タ S rを特定 するデータとしても利用される。
以上より、 本発明の実施の形態に係るディスク再生装置及びディスク 再生方法によれば、 E F Mレジスタ 5 0 において生成された 1 4ビット のデ一夕 S bがデ一タ置換部 5 1により一括して復調データ S rに置換 され、 ディスク 1に記録されたデータを従来より低い動作周波数、 例え ば従来の 1 Z 8の動作周波数で E F M復調することができるため、 ディ スク再生装置を簡易な構成で回路規模の小さなものとすることができる。 また、 上記のように E F M復調に要する動作周波数を低減することが できるため、 ディスク再生装置の消費電力を低減することができると共 に、 E F M復調部 1 1以外の回路に生じるノイズを低減して再生精度を 高めることができる。
さらに、 E F M復調において高い動作周波数を保証することが必要と されないため、 高い周波数を持ったクロック信号による動作試験が不要 となり、 テスタによる動作試験も容易に実現することができる。
本発明に係るディスク再生装置によれば、 復調において必要とされる 動作周波数を低減することができるため、 再生精度が高く試験が容易な ディスク再生装置を提供することができる。
また、 本発明に係るディスク再生装置及びディスク再生方法によれば、 復調において必要とされる動作周波数を低減することができるため、 再 生動作を実行する際の消費電力を低減することができる。

Claims

請求の範囲
1 . ディスクに記録されたデータを読み出して再生データを生成する ディスク再生装置であって、
前記データに含まれる所定の同期パターンを検出すると共に、 検出夕 ィミングを識別する検出手段と、
前記検出手段により識別された前記検出タイミングに応じて、 前記デ イスクから読み出された前記デ一夕の中から順次選択的に一部のデータ を抽出する選択手段と、
前記選択手段により抽出された複数のデータを合成して合成データを 生成する合成手段と、
前記合成データを対応する復調データに置換することにより前記再生 データを生成する置換手段とを備えたことを特徴とするディスク再生装 置。
2 . 前記検出手段は、 連続する複数のサイクルにおいて読み出された 前記データの配列から前記同期パターンを検出すると共に、 前記配列に 含まれる前記同期パターンの位置に応じて前記検出タイミングを識別す る請求の範囲第 1項に記載のディスク再生装置。
3 . 前記選択手段は、
前記検出タイミングに応じた初期値を格納する初期値格納爭段と、 前記初期値格納手段から前記検出夕イミングに応じた初期値をロード し、 前記初期値より内部クロック信号のクロック数をカウン卜する計数 手段とを含み、
前記選択手段は、 前記計数手段におけるカウント値に応じて、 前記デ イスクから読み出された前記データの中から順次選択的にー咅 βのデータ を抽出する請求の範囲第 1項に記載のディスク再生装置。
4 . 前記合成手段は、 第 1及び第 2のデ一夕保持手段を含み、 前記カウント値が偶数のとき前記第 1及び第 2のデータ保持手段はそ れぞれ前記選択手段により抽出されたデータを保持し、 前記カウント値 が奇数のとき前記第 2のデ一夕保持手段に保持されているデ一夕を前記 第 1のデータ保持手段へ移すことにより、 前記合成データを生成する請 求の範囲第 3項に記載のディスク再生装置。
5 . ディスクに記録されたデ一夕を読み出して再生データを生成する ディスク再生方法であって、
前記データに含まれる所定の同期パターンを検出すると共に、 検出夕 イミングを識別する検出ステップと、
識¾【』された前記検出タイミングに応じて、 前記ディスクから読み出さ れた前記データの中から順次選択的に一部のデータを抽出する選択ステ ップと、
前言己選択ステップにおいて抽出された複数のデータを合成して合成デ —夕を生成する合成ステップと、
前言己合成データを対応する復調データに置換することにより前記再生 データを生成する置換ステップとを有することを特徵とするディスク再 生方法。
6 . 前記検出ステップでは、 連続する複数のサイクルにおいて読み出 された前記データの配列から前記同期パターンを検出すると共に、 前記 配列に含まれる前記同期パターンの位置に応じて前記検出タイミングを 識別する請求の範囲第 5項に記載のディスク再生方法。
7 . 前記選択ステップでは、 前記検出タイミングに応じた初期値より 内部クロック信号のクロック数をカウントすることにより得られるカウ ン卜値に応じて、 前記ディスクから読み出された前記データの中から順 次選択的に一部のデータを抽出する請求の範囲第 5項に記載のディスク 再生方法。
8 . 前記合成ステップでは、 前記カウント値が偶数のとき第 1及び第 2のデータ保持手段にそれぞれ前記選択ステップにおいて抽出されたデ 一夕を保持させ、 前記カウント値が奇数のとき前記第 2のデータ保持手 段に保持されているデータを前記第 1のデータ保持手段へ移すことによ り、 前記合成データを生成する請求の範囲第 7項に記載のディ スク再生 方法。
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