WO2004010479A1 - Wiederverwendbarer trägerwafer und verfahren zur herstellung desselben - Google Patents

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WO2004010479A1
WO2004010479A1 PCT/EP2003/006796 EP0306796W WO2004010479A1 WO 2004010479 A1 WO2004010479 A1 WO 2004010479A1 EP 0306796 W EP0306796 W EP 0306796W WO 2004010479 A1 WO2004010479 A1 WO 2004010479A1
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trenches
carrier wafer
carrier
main surface
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PCT/EP2003/006796
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Hans Peter SPÖHRLE
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Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung
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Definitions

  • the present invention relates to the production and processing technology of semiconductor circuits and, in particular, to a method for producing perforated carrier wafers which can be used, for example, in the production of ultra-thin process wafers or chips (dies) and in their processing.
  • efforts are currently being made to minimize the respective substrate thicknesses of the semiconductor circuits in order to minimize the material - To optimize circuit properties.
  • Some reasons for the desired reduction in the respective substrate thicknesses of semiconductor circuits are, for example, u. a. an increased weight reduction, an improved stackability, a possible housing reduction, an improved heat dissipation and an increased flexibility.
  • process wafer In order to be able to thin the substrate thicknesses of semiconductor circuits to a level below a thickness of approximately 80 ⁇ m, the circuit wafer to be treated in terms of process technology, which is referred to below as process wafer for the sake of simplicity, must be connected to a carrier wafer and supported by the latter.
  • process wafer The need for the use of a carrier wafer results from the handling systems of the technology devices in the semiconductor production, such as. B. grinding machines, spin etchers, polishing machines.
  • the thickness of the process wafer bends more and more due to the force of gravity during handling by the handling systems and technology devices, as a result of which the process wafer can no longer adhere to the specified geometry of the handling systems, and then, for example, by a robot of a handling system by bumping into one Edge can be destroyed.
  • connecting layers such as foils, adhesives, lacquers and wax materials are generally used, which after the processing of the process wafer, e.g. B. after the thinning process, must be solved again.
  • the solvent used for detaching must penetrate from the circumference of the adhesive connection through the very small gap, which corresponds to the thickness of the connecting layer, between the process wafer and the carrier wafer, which is generally too long Takes time and is often not possible at all. Adequate separation times of the process wafer from the carrier wafer can therefore generally only be achieved if the solvent can be attacked over the entire surface of the carrier wafer.
  • perforated carrier wafers are used, for example, in which the solvent can penetrate the carrier wafer in accordance with the perforation.
  • carrier wafers made of porous materials, such as sintered metals or sintered ceramics with small pore sizes in the range from 1 to 10 ⁇ m, are used as perforated carrier wafers.
  • Carrier wafers are also made organically bound porous aluminum-based materials available.
  • the above-mentioned carrier wafers or the above-mentioned materials for carrier wafers disadvantageously have a number of inadequacies and restrictions.
  • the pore sizes are generally too small to wash out the connecting materials, e.g. B. the adhesive, in a sufficiently short period of time. It should also be noted that undesirable traces of metals are extremely damaging to the electrical properties of semiconductor circuits, the metal traces on the process wafer being able to be caused, for example, by an unintentional, direct contact of the carrier wafer with the process wafer.
  • the object of the present invention is to provide an improved method for producing a carrier wafer and an improved to create th carrier wafer that can be used for the production of ultra-thin process wafers or chips and can also be used repeatedly.
  • This object is achieved by a method for producing a carrier wafer according to claim 1 and by a carrier wafer for attachment to a process wafer according to claim 10.
  • a wafer with a first and an opposite second main surface is first provided. Thereupon, a plurality of trenches are formed in the first main surface and a plurality of trenches in the second opposite main surface of the wafer, the trenches in the first main surface and the trenches in the second opposite main surface of the wafer being formed at an offset from one another and with such a depth that openings penetrating the wafer are formed in cut areas of the trenches.
  • the present invention is based on the knowledge that an inexpensive and reliable, perforated carrier wafer for the production of ultra-thin process wafers or chips can be produced, for example by means of a sawing process (wafer sawing), trench etching process (trench etching) or another suitable process on a carrier wafer , which preferably comprises a semiconductor material, a glass and / or a ceramic material, trenches offset on both sides at any desired angle are produced at freely selectable intervals on partial areas or over the entire area on the carrier wafer.
  • a sawing process wafer sawing
  • trench etching trench etching
  • another suitable process on a carrier wafer which preferably comprises a semiconductor material, a glass and / or a ceramic material, trenches offset on both sides at any desired angle are produced at freely selectable intervals on partial areas or over the entire area on the carrier wafer.
  • the angularly offset trenches on both main surfaces of the carrier wafer have one predetermined depth, preferably a depth which corresponds to approximately half the thickness of the carrier wafer (and preferably somewhat more than half the thickness of the carrier wafer), as a result of which openings are formed in cut regions of the trenches on the two main surfaces of the carrier wafer and penetrate through the carrier wafer ,
  • the variation in the opening sizes of the openings penetrating the wafer is over the respective trench width, i. H.
  • adjustable via the saw blade thickness, the number, the frequency and also the distribution of the openings per unit area of the carrier wafer can thus be adjusted via the respective spacing of the trenches.
  • the opening size and the number of openings can also be varied as a function of the respective location on the carrier wafer, in order, for example, in certain areas of the carrier wafer to allow the solvent to penetrate the connection layer between the To remove carrier wafers and the process wafer to ensure if this appears advantageous and expedient according to the respective application.
  • Both the trenches in the first main surface of the wafer are preferably arranged parallel to one another and the trenches in the second main surface of the wafer are arranged parallel to one another, the trenches in the first and second main surface being offset at an angle and preferably arranged perpendicular to one another for reasons of symmetry , As already mentioned, however, it is also conceivable to vary the geometry, ie the width, the distance, the shape and the depth, of the trenches in order to determine a specific one depending on the location on the carrier wafer Varying the opening sizes, the opening shapes and / or a variation in the frequency of the openings.
  • the carrier wafer according to the present invention essentially has the same material as the process wafer on which the carrier wafer is attached, for example by means of a connecting layer should be attached.
  • the carrier wafer preferably has a semiconductor material which corresponds to the semiconductor substrate material of the process wafer, although materials such as glass, ceramic and combinations thereof can of course also be used as materials for the carrier wafer in the production method according to the invention.
  • the carrier material can be etched in order to smooth the edges and reduce the risk of breakage of the carrier wafer.
  • the carrier wafer can, for example, be provided with a nitride layer in order to make the carrier wafer connected to the process wafer resistant to these process steps.
  • a process wafer connected to the perforated carrier wafer produced according to the invention is processed with standard handling systems up to a thickness of approximately 20 ⁇ m during the entire thinning sequence of the process wafer, and the process wafer can then be detached from the carrier wafer.
  • the perforated carrier wafer can be used repeatedly.
  • the properties of the trenches and the distribution of the openings or pore sizes (perforations) of the carrier wafer can be set exactly in such a way that the connection layer between the carrier wafer and the process wafer is loosened and washed out as quickly and uniformly as possible in an optimally short manner Allow period.
  • the carrier wafer is preferably made from the same semiconductor material as the process wafer or from a glass and / or ceramic material, there can be no traces of interfering foreign substances (such as metals) which are due to contact with the carrier wafer , remain on the process wafer.
  • carrier wafers With the method according to the invention for producing a carrier wafer, it is also possible to produce carrier wafers with a relatively small thickness and nevertheless with a sufficiently high stability, the carrier wafer and the process wafer essentially having no differences. have reference with respect to the thermal expansion coefficient, so that there can be no undesirable deflection of the composite of process and carrier wafers during processing of the process wafer with temperature fluctuations.
  • Figure 1 is a plan view of a perforated carrier wafer according to a preferred embodiment of the present invention.
  • Fig. 2 is a sectional view of a perforated carrier wafer according to the preferred embodiment of the present invention.
  • a plurality of trenches 16 in the first main surface and one each are provided in a wafer which has a first main surface 12 (in the drawing plane above) and a second opposite main surface 14 (in the drawing plane below)
  • a plurality of trenches 18 are formed in the second main surface 14 of the wafer.
  • the trenches 16, 18 in the carrier wafer 10 are opened on both sides, for example by means of sawing processes (wafer sawing), trench etching processes (trench etching) or another suitable procedure the semiconductor wafer, the trenches 16 on the first main surface 12 of the carrier wafer 10 being offset by any angle (other than 0 °) to the trenches 18 in the second main surface 14 of the carrier wafer 10, the angle between them in the preferred embodiment is preferably approximately 90 °, so that the symmetrical “grating” shown in FIG. 1 results from the trenches 16, 18 in the carrier wafer 10.
  • the trenches can be formed in the carrier wafer 10 in any desired manner, with sawing processes, etching processes and laser processing which are technically well mastered preferred in order to form the perforated carrier wafer.
  • the perforation of the carrier wafer can be produced either directly by means of laser processing or in combination with sawing and / or etching processes. So it is z. B. conceivable that the trenches 16 are produced in the first main surface 12 of the wafer 10 with an etching process, the trenches 18 in the second main surface 14 of the wafer 10 are produced with a sawing process (and vice versa).
  • the trenches 16 in the first main surface 12 of the carrier wafer 10 have a depth d1, a width bl and a distance m, and the trenches
  • the carrier wafer 10 has an overall thickness D.
  • the trench width does not taper in the direction of the trench depth, as can occur in practice, for example, as a result of an etching process.
  • FIGS. 1 and 2 show that the width bl of the trenches 16 corresponds to the width b2 of the trenches 18. It is also shown in FIG. 1 that the distance between the trenches 16 in the first main surface 12 of the wafer 10 is constant and corresponds to a width n of the trenches 18 in the second main surface 14 of the wafer 10. However, it should be noted that this arrangement shown in FIGS. 1 and 2 is only a preferred, optional configuration of the trenches 16, 18.
  • the trenches 16, 18 are arranged over the whole area in the carrier wafer 10. However, it is also possible to arrange the trenches only in partial areas of the main surfaces 12, 14 of the carrier wafer 10.
  • the trenches 16, 18 can be produced in the first or second main surface 12, 14 of the carrier wafer 10 at freely selectable intervals and with freely selectable widths on partial surfaces of the carrier wafer 10 or over the entire surface of the carrier wafer 10. Since the trenches 16, 18 in the two main surfaces 12, 14 are angularly offset, that is to say are preferably offset by 90 °, cut regions 20 (overlap regions) of the trenches arise, these cut regions 20 of the trenches 16, 18 passing through the wafer 10. Urgent openings 22 result if the depth d1 and the depth d2 of the trenches 16, 18 are chosen appropriately.
  • the depth d1, d2 of the trenches 16, 18 corresponds exactly to half the thickness D of the wafer 10, the depth dl, d2 of the trenches 16, 18 being set to somewhat more than half the thickness of the semiconductor wafer in practical implementation, to safely form openings 22.
  • the following conceivable ranges can be made, for example, with reference to the following relationship between the material thickness D and the depth dl, d2 of the trenches 16, 18 for the thickness dl, d2 of the trenches 16, 18 are given:
  • the optimal depth range of the trenches 16, 18 for the respective carrier wafer 10 is ultimately set in conjunction with the further geometric properties of the trenches 16, 18, in order to be able to meet, for example, optimal requirements for the stability, durability, reusability, etc. of the carrier wafer.
  • the respective size of the opening 22 can be set via the trench width b1, b2 of the trenches 16, 18, ie, for example via the saw blade thickness or via the etching process, the number of openings 22 per Area on the carrier wafer 10
  • the trenches 16, 18 can be adjusted via the distances m, n.
  • the width bl, b2 of the trenches 16, 18 and the spacing of the trenches 16, 18 can be varied, for example, depending on the location on the carrier wafer 10 in order to determine the optimum opening sizes, the optimal number and the depending on the location on the carrier wafer 10 to obtain optimal distribution of the openings 22 per unit area on the carrier wafer 10.
  • any trenches can be used with respect to the trench arrangement.
  • 1 and 2 show trenches arranged linearly as a preferred exemplary embodiment.
  • the trenches are also circular, spiral, oval, etc., i. H. can be arranged essentially in any conceivable form in order to be able to provide a specific variation in the opening sizes or opening shapes and / or a variation in the frequency of the openings depending on the location on the carrier wafer.
  • the type and density of the perforation of the carrier wafer 10 can be adjusted so as to wash out a connection layer, e.g. B. an adhesive, by means of a solvent in an optimized short period of time, whereby the throughput with the solvent varies depending on the location on the carrier wafer 10 and can thus be optimized in order, for example, to enable the connection layer to be washed out quickly and uniformly.
  • a connection layer e.g. B. an adhesive
  • the edges can be smoothed on the perforated carrier wafer 10 or else the edges are etched to reduce the risk of breakage.
  • the perforated support wafer 10 can for later use with a attached to the same process wafer (not shown) at '" ⁇ tzprozeß suitsen the carrier wafer with an effective as a protective coating nitride layer be provided.
  • the method according to the invention for producing a carrier wafer can also be used to increase the stability on bonded substrates with double or multiple thicknesses.
  • the method according to the invention for producing a perforated carrier wafer can also be applied to two or more individual wafers connected by anodic bonding, silicone fusion bonding or gluing, which are then treated like a multiple-thickness carrier wafer with the total thickness D2 (cf. FIG. 2) become.
  • a process wafer connected to the perforated carrier wafer 10 can be processed down to (and also below) a thickness of approximately 20 ⁇ m during the entire thinning sequence using standard handling systems and then removed.
  • the perforated carrier wafer 10 produced according to the invention can be used repeatedly.
  • a carrier wafer produced by the method according to the invention for attachment to a process wafer by means of a connecting layer comprises a plurality of trenches in the first main surface and a plurality of trenches in the second main surface of the wafer, the trenches in the first main surface and the trenches in the second main surface being angularly offset from one another and with a depth such that openings penetrating the wafer are formed in cut regions of the trenches.
  • the properties of the trenches and the shape and the distribution of the openings (perforations) of the carrier wafer can be set exactly in order to release and wash out a connecting layer between the carrier wafer and the process wafer as quickly and uniformly as possible to allow an optimally short period of time.
  • the carrier wafer is preferably made from the same semiconductor material as the process wafer, no traces of foreign substances (such as metals) which can be attributed to contact with the carrier wafer can remain on the process wafer.
  • the thermal expansion coefficient of the carrier wafer material preferably being selected to match that of the process wafer material.
  • carrier wafers With the method according to the invention for producing a carrier wafer, it is also possible to produce carrier wafers with a sufficiently high stability and nevertheless a small thickness, the carrier wafer and the process wafer having essentially no difference with respect to the coefficient of thermal expansion, so that sation of the process wafer in the event of temperature fluctuations, there can be no undesirable bending of the composite of process and carrier wafers.
  • the present invention can thus be used to produce an inexpensive and reliable, perforated, reusable carrier wafer for the production of ultra-thin process wafers or chips.

Abstract

Bei der Herstellung eines Trägerwafers (10) wird ein Wafer mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche (12, 14) bereitgestellt, woraufhin eine Mehrzahl von Gräben (16) in der ersten Hauptoberfläche (12) und eine Mehrzahl von Gräben (18) in der zweiten Hauptoberfläche (14) des Wafers gebildet werden. Die Gräben (16) in der ersten Hauptoberfläche (12) und die Gräben (18) in der zweiten Hauptoberfläche (14) werden winkelversetzt zueinander und mit einer solchen Tiefe (d1, d2) gebildet, daß in Schnittbereichen (20) der Gräben (16, 18) den Wafer durchdringende Öffnungen (22) gebildet werden.

Description

Wiederverwendbarer Trägerwafer und Verfahren zur Herstellung desselben
Beschreibung
Die vorliegende Erfindung bezieht sich auf die Herstel- lungs- und Prozessierungstechnologie von Halbleiterschaltungen und insbesondere auf ein Verfahren zur Herstellung perforierter Trägerwafer, die beispielsweise bei der Ferti- gung ultradünner Prozeßwafer oder Chips (Dies) und bei deren prozeßtechnischer Bearbeitung eingesetzt werden können.
Bei der Herstellung und Nutzung beispielsweise von Si-, Ge- oder III-V-Halbleiter-Schaltungen (Si = Silizium; GE = Ger- manium) werden gegenwärtig in zunehmendem Maße Anstrengungen unternommen, die jeweiligen Substratdicken der Halbleiterschaltungen zu minimieren, um die Material- bzw. Schaltungseigenschaften optimieren zu können. Einige Gründe für die erwünschte Verringerung der jeweiligen Substratdicken von Halbleiterschaltungen sind beispielsweise u. a. eine erhöhte Gewichtsreduktion, eine verbesserte Stapelbarkeit, eine mögliche Gehäuseverkleinerung, eine verbesserte Verlustwärmeableitung und eine erhöhte Biegsamkeit.
Um die Substratdicken von Halbleiterschaltungen auf afere- bene unter eine Dicke von etwa 80 μm dünnen zu können, muß der prozeßtechnisch zu behandelnde Schaltungswafer, der im nachfolgenden zur Vereinfachung als Prozeßwafer bezeichnet wird, mit einem Trägerwafer verbunden und durch diesen ge- stützt werden. Die Notwendigkeit für die Verwendung eines Trägerwafers resultiert aus den Handling-Systemen der Technologiegeräte bei der Halbleiterherstellung, wie z. B. Schleifmaschinen, Spinätzer, Poliermaschinen. Mit abnehmen- der Dicke biegt sich der Prozeßwafer bei der Handhabung durch die Handling-Systeme und Technologiegeräte schwerkraftbedingt immer stärker durch, wodurch der Prozeßwafer die vorgegebene Geometrie der Handling-Systeme nicht mehr einhalten kann, und dann beispielsweise von einem Roboter eines Handling-Systems durch Anstoßen an eine Kante zerstört werden kann.
Um nun einen Prozeßwafer mit dem stützenden Trägerwafer zu verbinden, werden im allgemeinen Verbindungsschichten wie Folien, Klebstoffe, Lacke und Wachsmaterialien eingesetzt, die nach der prozeßtechnischen Behandlung des Prozeßwafers, z. B. nach dem Dünnungsprozeß, wieder gelöst werden müssen. Bei einer ganzflächigen Klebeverbindung zwischen dem Pro- zeßwafer und dem Trägerwafer muß das zum Lösen verwendete Lösemittel durch den sehr kleinen Spalt, der der Dicke der Verbindungsschicht entspricht, zwischen dem Prozeßwafer und dem Trägerwafer vom Umfang der Klebeverbindung her vordringen, was im allgemeinen eine zu lange Zeitdauer in Anspruch nimmt und oftmals überhaupt nicht möglich ist. Angemessene Ablösezeiten des Prozeßwafers von dem Trägerwafer können daher im allgemeinen nur erreicht werden, wenn ein Angriff des Lösemittels über die gesamte Fläche des Trägerwafers erfolgen kann. Im Stand der Technik werden beispielsweise dafür perforierte Trägerwafer eingesetzt, bei denen das Lösemittel den Trägerwafer entsprechend der Perforation durchdringen kann.
Gegenwärtig werden als perforierte Trägerwafer beispiels- weise neben sehr teuren, laserperforierten Saphirwafern auch Trägerwafer aus porösen Materialien, wie Sintermetallen oder Sinterkeramiken mit kleinen Porengrößen im Bereich von 1 bis 10 μm verwendet. Ferner sind auch Trägerwafer aus organisch gebundenen porösen Materialien auf Aluminiumbasis verfügbar. Die oben genannten Trägerwafer bzw. die oben genannten Materialien für Trägerwafer weisen jedoch ungünstigerweise eine Reihe von Unzulänglichkeiten und Einschrän- kungen auf.
So sind bei den oben genannten Materialien im allgemeinen die Porengrößen zu klein, um ein Auswaschen der Verbindungsmaterialien, z. B. des Klebers, in einer ausreichend kurzen Zeitdauer zu ermöglichen. Ferner ist zu beachten, daß für die elektrischen Eigenschaften von Halbleiterschaltungen unerwünschte Spuren von Metallen äußerst schädlich sind, wobei die Metallspuren auf dem Prozeßwafer beispielsweise durch einen unbeabsichtigten, direkten Kontakt des Trägerwafers mit dem Prozeßwafer hervorgerufen werden können.
Ferner ist bisher die Herstellung von Platten aus den oben genannten porösen Materialien mit der erwünschten hohen Stabilität und gleichzeitig geringer Dicke nicht möglich. Darüber hinaus liegt im allgemeinen eine Differenz im thermischen Ausdehnungskoeffizienten zwischen dem Prozeßwafer aus einem Halbleitermaterial und dem Trägerwafer aus einem der oben genannten, üblicherweise verwendeten porösen Mate- rialien vor, so daß diese Differenz des thermischen Ausdehnungskoeffizienten bei starken Temperaturunterschieden oder Temperaturschwankungen, die bei der prozeßtechnischen Behandlung des Prozeßwafers auftreten können, zu einer Durchbiegung des Verbundes aus Prozeß- und Trägerwafer führen.
Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, ein verbessertes Verfahren zur Herstellung eines Trägerwafers und einen verbesser- ten Trägerwafer zu schaffen, der für die Fertigung ultradünner Prozeßwafer oder Chips einsetzbar und auch wiederholt verwendbar ist.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines Trägerwafers gemäß Anspruch 1 und durch einen Trägerwafer zum Anbringen an einem Prozeßwafer gemäß Anspruch 10 gelöst.
Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Trägerwafers wird zuerst ein Wafer mit einer ersten und einer gegenüberliegenden zweiten Hauptoberfläche bereitgestellt. Daraufhin wird eine Mehrzahl von Gräben in der ersten Hauptoberfläche und eine Mehrzahl von Gräben in der zweiten gegenüberliegenden Hauptoberfläche des Wafers gebildet, wobei die Gräben in der ersten Hauptoberfläche und die Gräben in der zweiten gegenüberliegenden Hauptoberfläche des Wafers winkelversetzt zueinander und mit einer solchen Tiefe gebildet werden, daß in Schnittbereichen der Gräben den Wafer durchdringende Öffnungen gebildet werden.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß ein kostengünstiger und zuverlässiger, perforierter Trägerwafer für die Fertigung ultradünner Prozeßwafer oder Chips hergestellt werden kann, indem beispielsweise mittels eines Sägevorgangs (Wafersägen) , Trench-Ätzvorgangs (Grabenätzen) oder eines anderen geeigneten Vorgangs auf einem Trägerwafer, der vorzugsweise ein Halbleitermaterial, ein Glas- und/oder ein Keramikmaterial aufweist, beidseitig um einen beliebigen Winkel versetzte Gräben in frei wählbaren Abständen auf Teilflächen oder ganzflächig auf dem Trägerwafer erzeugt werden. Die winkelversetzten Gräben auf beiden Hauptoberflächen des Trägerwafers weisen dabei eine vorbestimmte Tiefe, vorzugsweise eine Tiefe, die etwa der halben Dicke des Trägerwafers (und vorzugsweise etwas mehr als der halben Dicke des Trägerwafers) entspricht, auf, wodurch in Schnittbereichen der Gräben auf den beiden Haupt- Oberflächen des Trägerwafers Öffnungen entstehen, die den Trägerwafer durchdringen.
Die Variation der Öffnungsgrößen der den Wafer durchdringenden Öffnungen ist über die jeweilige Grabenbreite, d. h. beispielsweise über die Sägeblattdicke, einstellbar, wobei damit die Anzahl, die Häufigkeit und auch die Verteilung der Öffnungen pro Flächeeinheit des Trägerwafers über den jeweiligen Abstand der Gräben einstellbar ist. Dabei ist ferner zu beachten, daß damit die Öffnungsgröße und die An- zahl der Öffnungen auch in Abhängigkeit von dem jeweiligen Ort auf dem Trägerwafer variiert werden können, um beispielsweise in bestimmten Bereichen des Trägerwafers ein schnelleres Durchdringen mit dem Lösemittel, das die Verbindungsschicht zwischen dem Trägerwafer und dem Prozeßwa- fer entfernen soll, zu gewährleisten, wenn dies entsprechend dem jeweiligen Anwendungsfall vorteilhaft und zweckmäßig erscheint.
Vorzugsweise sind sowohl die Gräben in der ersten Haupt- Oberfläche des Wafers parallel zueinander angeordnet als auch die Gräben in der zweiten Hauptoberfläche des Wafers parallel zueinander angeordnet, wobei die Gräben in der ersten und zweiten Hauptoberfläche winkelversetzt und aus Symmetriegründen vorzugsweise senkrecht zueinander angeord- net sind. Wie bereits angesprochen, ist es jedoch auch denkbar, die Geometrie, d. h. die Breite, den Abstand, die Form und die Tiefe, der Gräben so zu variieren, um in Abhängigkeit von dem Ort auf dem Trägerwafer eine bestimmte Variation der Öffnungsgrößen, der Öffnungsformen und/oder eine Variation der Häufigkeit der Öffnungen vorzusehen.
Um die gemäß dem Stand der Technik genannten Nachteile bei- spielsweise bezüglich störender Metallspuren aufgrund der bisher verwendeter Materialien für Trägerwafer zu überwinden, weist der Trägerwafer gemäß der vorliegenden Erfindung im wesentlichen das gleiche Material wie der Prozeßwafer auf, an dem der Trägerwafer beispielsweise mittels einer Verbindungsschicht angebracht werden soll. Durch die Verwendung von Trägerwafern aus einem einkristallinen Halbleitermaterial können nun Trägerwafer mit gewünschter hoher Stabilität und damit Prozeßwafer geringer Dicke hergestellt werden.
Mit dem erfindungsgemäßen Verfahren zur Herstellung eines Trägerwafers, der zum Anbringen an einen Prozeßwafer mittels einer Verbindungsschicht vorgesehen ist, läßt sich also auf eine kostengünstige Weise ein wiederverwendbarer perforierter Trägerwafer herstellen. Der Trägerwafer weist dabei vorzugsweise ein Halbleitermaterial auf, das mit dem Halbleitersubstratmaterial des Prozeßwafers übereinstimmt, wobei natürlich auch Materialien wie Glas, Keramik und Kombinationen derselben bei dem erfindungsgemäßen Herstel- lungsverfahren als Materialien für den Trägerwafer verwendet werden können.
Nachdem bei dem erfindungsgemäßen Verfahren zur Herstellung eines Trägerwafers die Gräben beispielsweise mittels eines Sägevorgangs in zumindest eine der Hauptoberflächen des Trägerwafers eingebracht wurden, kann zur Kantenglättung und Verringerung der Bruchgefahr des Trägerwafers eine Anätzung des Trägermaterials erfolgen. Für eine spätere Ver- wendung des perforierten Trägerwafers bei weiteren Prozeßschritten, wie z. B. bei Ätzvorgängen des Prozeßwafers, die auf den prozeßtechnisch zu behandelnden Prozeßwafer ausgeübt werden, kann der Trägerwafer beispielsweise mit einer Nitridschicht versehen werden, um den mit dem Prozeßwafer verbundenen Trägerwafer gegenüber diesen Prozeßschritten resistent zu machen.
Ferner sollte beachtet werden, daß ein mit dem erfindungs- gemäß hergestellten, perforierten Trägerwafer verbundener Prozeßwafer während der gesamten Dünnungssequenz des Prozeßwafers bis zu einer Dicke von etwa 20 μm mit Standard- Handling-Systemen prozessiert und daraufhin der Prozeßwafer von dem Trägerwafer abgelöst werden kann. Der perforierte Trägerwafer ist dabei wiederholt verwendbar.
Mit dem erfindungsgemäß hergestellten Trägerwafer können die Eigenschaften der Gräben und kann die Verteilung der Öffnungen bzw. Porengrößen (Perforationen) des Trägerwafers exakt so eingestellt werden, um ein möglichst schnelles und gleichmäßiges Lösen und Auswaschen der Verbindungsschicht zwischen dem Trägerwafer und dem Prozeßwafer in einem optimal kurzen Zeitraum zu ermöglichen. Da der Trägerwafer vorzugsweise aus dem gleichen Halbleitermaterial wie der Pro- zeßwafer bzw. aus einem Glas- und/oder Keramikmaterial hergestellt ist, können keine Spuren von störenden Fremdstoffen (wie z. B. Metallen), die auf einen Kontakt mit dem Trägerwafer zurückzuführen sind, auf dem Prozeßwafer zurückbleiben. Mit dem erfindungsgemäßen Verfahren zur Her- Stellung eines Trägerwafers ist es ferner möglich, Trägerwafer mit einer relativ geringen Dicke und trotzdem mit einer ausreichend hohen Stabilität herzustellen, wobei der Trägerwafer und der Prozeßwafer im wesentlichen keine Dif- ferenz bezüglich des thermischen Ausdehnungskoeffizienten aufweisen, so daß es bei der Prozessierung des Prozeßwafers bei Temperaturschwankungen zu keiner unerwünschten Durchbiegung des Verbundes aus Prozeß- und Trägerwafer kommen kann.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen perforierten Trägerwafer gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 2 eine Schnittansicht eines perforierten Trägerwafers gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Bezug nehmend auf Fig. 1 und Fig. 2 wird nun im folgenden ein erstes bevorzugtes Ausführungsbeispiel eines Verfahrens zur Herstellung eines Trägerwafers 10 detailliert erläutert .
Um den Trägerwafer 10 herzustellen, werden in einen Wafer, der eine erste Hauptoberfläche 12 (in der Zeichenebene o- ben) und eine zweite gegenüberliegende Hauptoberfläche 14 (in der Zeichenebene unten) aufweist, jeweils eine Mehrzahl von Gräben 16 in der ersten Hauptoberfläche und eine Mehrzahl von Gräben 18 (gestrichelt gezeichnet) in der zweiten Hauptoberfläche 14 des Wafers gebildet. Die Gräben 16, 18 in dem Trägerwafer 10 werden beispielsweise mittels Sägevorgängen (Wafersägen) , Grabenätzvorgängen (Trench-Ätzen) oder einer anderen geeigneten Vorgehensweise beidseitig auf dem Halbleiterwafer gebildet, wobei die Gräben 16 auf der ersten Hauptoberfläche 12 des Trägerwafers 10 um einen beliebigen (von 0° verschiedenen) Winkel zu den Gräben 18 in der zweiten Hauptoberfläche 14 des Trägerwafers 10 versetzt sind, wobei bei dem bevorzugten Ausführungsbeispiel der Winkel zwischen denselben vorzugsweise etwa 90° beträgt, so daß das in Fig. 1 dargestellte symmetrische „Gitter" aus den Gräben 16, 18 in dem Trägerwafer 10 entsteht.
Die Gräben können auf eine beliebige Weise in dem Trägerwafer 10 gebildet werden, wobei technisch gut beherrschte Sägevorgänge, Ätzvorgänge und Laserbearbeitungen bevorzugt werden, um den perforierten Trägerwafer zu bilden. So ist die Perforation des Trägerwafers beispielsweise entweder direkt mittels einer Laserbearbeitung oder auch in Kombination mit Säge- und/oder Ätzvorgängen herstellbar. So ist es z. B. vorstellbar, daß die Gräben 16 in der ersten Hauptoberfläche 12 des Wafers 10 mit einem Ätzvorgang hergestellt werden, wobei die Gräben 18 in der zweiten Hauptoberfläche 14 des Wafers 10 mit einem Sägevorgang hergestellt werden (und umgekehrt) .
Im folgenden wird nun dargestellt, welche geometrischen Eigenschaften die in Fig. 1 und Fig. 2 dargestellten Gräben 16, 18 in der ersten bzw. zweiten Hauptoberfläche 12, 14 des Trägerwafers 10 aufweisen und wie diese vorzugsweise ausgelegt sind.
Wie in Fig. 2 dargestellt ist, weisen die Gräben 16 in der ersten Hauptoberfläche 12 des Trägerwafers 10 eine Tiefe dl, eine Breite bl und einen Abstand m auf, und die Gräben
18 in der zweiten Hauptoberfläche 14 des Trägerwafers 10 weisen eine Tiefe d2 , eine Breite b2 und einen Abstand n auf. Der Trägerwafer 10 weist eine Gesamtdicke D auf.
Bei dem in Fig. 2 dargestellten Ausführungsbeispiel wird optimalerweise von keiner Verjüngung der Grabenbreite in Richtung der Grabentiefe ausgegangen, wie sie jedoch beispielsweise infolge eines Ätzvorgangs in der Praxis auftreten kann.
In Fig. 1 und 2 ist dargestellt, daß die Breite bl der Gräben 16 mit der Breite b2 der Gräben 18 übereinstimmt. Ferner ist in Fig. 1 dargestellt, daß der Abstand der Gräben 16 in der ersten Hauptoberfläche 12 des Wafers 10 konstant ist und mit einer Breite n der Gräben 18 in der zweiten Hauptoberfläche 14 des Wafers 10 übereinstimmt. Es sollte jedoch beachtet werden, daß diese in Fig. 1 und 2 gezeigte Anordnung lediglich eine bevorzugte, optionale Ausgestaltung der Gräben 16, 18 ist.
Ferner ist in Fig. 1 dargestellt, daß die Gräben 16, 18 ganzflächig in dem Trägerwafer 10 angeordnet sind. Es ist jedoch auch möglich, die Gräben nur in Teilflächen der Hauptoberflächen 12, 14 des Trägerwafers 10 anzuordnen.
Wie bereits erwähnt, können die Gräben 16, 18 in der ersten bzw. zweiten Hauptoberfläche 12, 14 des Trägerwafers 10 in frei wählbaren Abständen und mit frei wählbaren Breiten auf Teilflächen des Trägerwafers 10 oder ganzflächig auf dem Trägerwafer 10 erzeugt werden. Da die Gräben 16, 18 in den beiden Hauptoberflächen 12, 14 winkelversetzt sind, d. h. vorzugsweise um 90° winkelversetzt sind, entstehen Schnittbereiche 20 (Überlappungsbereiche) der Gräben, wobei diese Schnittbereiche 20 der Gräben 16, 18 den Wafer 10 durch- dringende Öffnungen 22 ergeben, wenn die Tiefe dl und die Tiefe d2 der Gräben 16, 18 geeignet gewählt sind.
Idealerweise entspricht die Tiefe dl, d2 der Gräben 16, 18 exakt der Hälfte der Dicke D des Wafers 10, wobei bei der praktischen Realisierung die Tiefe dl, d2 der Gräben 16, 18 vorzugsweise auf etwas mehr als die halbe Dicke des Halbleiterwafers eingestellt ist, um sicher die Öffnungen 22 zu bilden.
Für die jeweilige Wahl der Tiefe dl des Grabens 16 und der Tiefe d2 des Grabens 18 im Verhältnis zu der Materialdicke D des Trägerwafers 10 können beispielsweise bezugnehmend auf folgende Beziehung zwischen der Materialdicke D und der Tiefe dl, d2 der Gräben 16, 18 folgende denkbaren Bereiche für die Dicke dl, d2 der Gräben 16, 18 angegeben werden:
D < dl + d2 < 1,4D; und 0,3D < dl < 0,7D; und 0,3D ≤ d2 < 0,7D.
Der für den jeweiligen Trägerwafer 10 optimale Tiefenbereich der Gräben 16, 18 wird letztendlich in Verbindung mit den weiteren geometrischen Eigenschaften der Gräben 16, 18 eingestellt, um so beispielsweise optimale Anforderungen an die Stabilität, Haltbarkeit, Wiederverwendbarkeit usw. des Trägerwafers erfüllen zu können.
Es wird deutlich, daß über die Grabenbreite bl, b2 der Grä- ben 16, 18, d. h. beispielsweise über die Sägeblattdicke bzw. über den Ätzvorgang, die jeweilige Größe der Öffnung 22 (variabel) einstellbar ist, wobei andererseits die Anzahl von Öffnungen 22 pro Fläche auf dem Trägerwafer 10 ü- ber die Abstände m, n der Gräben 16, 18 einstellbar ist. Die Breite bl, b2 der Gräben 16, 18 und die Abstände der Gräben 16, 18 können beispielsweise in Abhängigkeit von dem Ort auf dem Trägerwafer 10 variiert werden, um abhängig von dem Ort auf dem Trägerwafer 10 die optimalen Öffnungsgrößen, die optimale Anzahl und die optimale Verteilung der Öffnungen 22 pro Flächeneinheit auf dem Trägerwafer 10 zu erhalten.
In diesem Zusammenhang sollte beachtet werden, daß bezüglich der Grabenanordnung beliebige Gräben eingesetzt werden können. Fig. 1 und 2 zeigen als bevorzugtes Ausführungsbeispiel linear angeordnete Gräben. Es sollte jedoch offensichtlich sein, daß die Gräben auch kreisförmig, spiralför- mig, oval usw., d. h. im wesentlichen in jeder denkbaren Form angeordnet sein können, um in Abhängigkeit von dem Ort auf dem Trägerwafer eine bestimmte Variation der Öffnungsgrößen bzw. Öffnungsformen und/oder eine Variation der Häufigkeit der Öffnungen vorsehen zu können.
Damit kann die Art und Dichte der Perforation des Trägerwafers 10 so eingestellt werden, um ein Auswaschen einer Verbindungsschicht, z. B. eines Klebstoffes, mittels eines Lösemittels in einer optimierten kurzen Zeitdauer zu ermögli- chen, wobei der Durchsatz mit dem Lösemittel abhängig vom Ort auf dem Trägerwafer 10 variiert und damit optimiert werden kann, um beispielsweise ein schnelles und gleichmäßige Auswaschen der Verbindungsschicht zu ermöglichen.
Falls die Gräben 16, 18 in dem Trägerwafer 10 mittels eines Sägevorgangs erzeugt werden, kann nach dem Sägevorgang zur Kantenglättung an dem perforierten Trägerwafer 10 oder auch zur Verringerung der Bruchgefahr desselben eine Anätzung der Kanten erfolgen.
Um den Trägerwafer beispielsweise bei einer prozeßtechni- scher Bearbeitung des Prozeßwafers resistent gegen mögliche Ätzprozeßschritte zu machen, kann für eine spätere Verwendung des perforierten Trägerwafers 10 mit einem an demselben angebrachten Prozeßwafer (nicht gezeigt) bei'" Ätzprozeßschritten der Trägerwafer mit einer als Schutzüberzug wirksamen Nitridschicht versehen werden.
Es ist zu beachten, daß das erfindungsgemäße Verfahren zur Herstellung eines Trägerwafers auch zur Stabilitätserhöhung auf gebondete Substrate mit doppelter oder mehrfacher Dicke angewendet werden kann. So kann das erfindungsgemäße Verfahren zur Herstellung eines perforierten Trägerwafers auch auf zwei oder mehrere durch Anodisches Bonden, Silicon- Fusion-Bonden oder Kleben verbundene Einzelwafer angewendet werden, die dann wie ein mehrfach dicker Trägerwafer mit der Gesamtdicke D2 (vgl. Fig. 2) behandelt werden.
Ein mit dem perforierten Trägerwafer 10 verbundener Prozeßwafer kann während der gesamten Dünnungssequenz bis zu einer Dicke von etwa 20 μm herab (und auch darunter) mit Standard-Handling-Systemen prozessiert und danach abgelöst werden. Der erfindungsgemäß hergestellte perforierte Trägerwafer 10 ist wiederholt verwendbar.
Ein mit dem erfindungsgemäßen Verfahren hergestellter Trä- gerwafer zum Anbringen an einem Prozeßwafer mittels einer Verbindungsschicht, wobei der Trägerwafer eine erste und eine zweite gegenüberliegende Hauptoberfläche aufweist, umfaßt eine Mehrzahl von Gräben in der ersten Hauptoberfläche und eine Mehrzahl von Gräben in der zweiten Hauptoberfläche des Wafers, wobei die Gräben in der ersten Hauptoberfläche und die Gräben in der zweiten Hauptoberfläche winkelversetzt zueinander und mit einer solchen Tiefe gebildet sind, daß in Schnittbereichen der Gräben den Wafer durchdringende Öffnungen gebildet sind.
Mit dem erfindungsgemäß hergestellten Trägerwafer- können die Eigenschaften der Gräben und kann die Form und die Ver- teilung der Öffnungen (Perforationen) des Trägerwafers exakt so eingestellt werden, um ein möglichst schnelles und gleichmäßiges Lösen und Auswaschen einer Verbindungsschicht zwischen dem Trägerwafer und dem Prozeßwafer in einem optimal kurzen Zeitraum zu ermöglichen. Da der Trägerwafer vor- zugsweise aus dem gleichen Halbleitermaterial wie der Prozeßwafer hergestellt ist, können keine Spuren von Fremdstoffen (wie z. B. Metallen), die auf einen Kontakt mit dem Trägerwafer zurückzuführen sind, auf dem Prozeßwafer zurückbleiben.
Natürlich können auch Materialien wie Glas, Keramik und Kombinationen derselben bei dem erfindungsgemäßen Herstellungsverfahren als Materialien für den Trägerwafer verwendet werden, wobei der thermische Ausdehnungskoeffizient des Trägerwafermaterials vorzugsweise übereinstimmend mit dem des Prozeßwafermaterials gewählt ist.
Mit dem erfindungsgemäßen Verfahren zur Herstellung eines Trägerwafers ist es ferner möglich, Trägerwafer mit ausrei- chend hoher Stabilität und trotzdem geringer Dicke herzustellen, wobei der Trägerwafer und der Prozeßwafer im wesentlichen keine Differenz bezüglich des thermischen Ausdehnungskoeffizienten aufweisen, so daß es bei der Prozes- sierung des Prozeßwafers bei Temperaturschwankungen zu keiner unerwünschten Durchbiegung des Verbundes aus Prozeß- und Trägerwafer kommen kann.
Mit der vorliegenden Erfindung kann also ein kostengünstiger und zuverlässiger, perforierter, wiederverwendbarer Trägerwafer für die Fertigung ultradünner Prozeßwafer oder Chips hergestellt werden.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Trägerwafers (10) mit folgenden Schritten:
Bereitstellen eines Wafers mit einer ersten Hauptoberfläche (12) und einer gegenüberliegenden zweiten Hauptoberfläche (14); und
Bilden einer Mehrzahl von Gräben (16) in der ersten Hauptoberfläche (12) und einer Mehrzahl von Gräben (18) in der zweiten Hauptoberfläche (14) des Wafers,
wobei die Gräben (16) in der ersten Hauptoberfläche (12) und die Gräben (18) in der zweiten Hauptoberfläche (14) winkelversetzt zueinander und mit einer solchen Tiefe (dl, d2) gebildet werden, daß in Schnittbereichen (20) der Gräben (16, 18) den Wafer durchdringende Öffnungen (22) gebildet werden.
2. Verfahren gemäß Anspruch 1, bei dem die Gräben (16, 18) in der ersten und der gegenüberliegenden zweiten Hauptoberfläche (12, 14) des Wafers mittels eines Sägevorgangs, eines Ätzvorgangs und/oder einer Laserbe- arbeitung gebildet werden.
3. Verfahren gemäß einem der Ansprüche 1 oder 2, bei dem die Gräben (16, 18) auf einer Teilfläche des Wafers angeordnet werden.
4. Verfahren gemäß einem der Ansprüche 1 oder 2, bei dem die Gräben (16, 18) auf dem gesamten Wafer angeordnet werden.
5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem der Trägerwafer (10) vorgesehen ist, um mit einem Prozeßwafer verbunden zu werden, wobei der Trägerwafer (10) und der Prozeßwafer ein Material aufweisen, das im wesentlichen miteinander übereinstimmt.
6. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem der Trägerwafer (10) vorgesehen ist, um mit einem Pro- zeßwafer verbunden zu werden, wobei der Trägerwafer (10) ein Glas- und/oder Keramik-Material aufweist.
7. Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem nach dem Schritt des Bildens einer Mehrzahl von Gräben (16, 18) ein Schritt des Glättens von Kanten des Trägerwafers (10) durchgeführt wird.
8. Verfahren gemäß Anspruch 7, bei dem der Schritt des Kantenglättens mit einem Ätzvorgang durchgeführt wird.
9. Verfahren gemäß einem der Ansprüche 1 bis 8, ferner mit folgendem Schritt:
ganzflächiges Aufbringen einer Nitridschicht auf dem Trägerwafer (10) .
10. Trägerwafer (10) zum Anbringen an einem Prozeßwafer mittels einer Verbindungsschicht, wobei der Trägerwafer (10) eine erste Hauptoberfläche (12) und eine zweite gegenüberliegende Hauptoberfläche (14) aufweist, mit folgenden Merkmalen: einer Mehrzahl von Gräben (16) in der ersten Hauptoberfläche (12) und einer Mehrzahl von Gräben (18) in der zweiten Hauptoberfläche (14) des Wafers,
wobei die Gräben (16) in der ersten Hauptoberfläche (12) und die Gräben (18) in der zweiten Hauptoberfläche (14) winkelversetzt zueinander und mit einer solchen Tiefe (dl, d2) gebildet sind, daß in Schnittbereichen (20) der Gräben (16, 18) den Wafer durchdrin- gende Öffnungen (22) gebildet sind.
11. Trägerwafer gemäß Anspruch 10, bei dem die Gräben (16, 18) in der ersten und der gegenüberliegenden zweiten Hauptoberfläche (12, 14) des Wafers mittels eines Sä- ge organgs, eines Ätzvorgangs und/oder einer Laserbearbeitung gebildet sind.
12. Trägerwafer gemäß Anspruch 10 oder 11, bei dem die Gräben (16, 18) auf einer Teilfläche des Wafers ange- ordnet sind.
13. Trägerwafer gemäß Anspruch 10 oder 11, bei dem die Gräben (16, 18) auf dem gesamten Wafer angeordnet sind.
14. Trägerwafer gemäß einem der Ansprüche 10 bis 13, bei dem der Trägerwafer (10) vorgesehen ist, um mit einem Prozeßwafer verbunden zu werden, wobei der Trägerwafer (10) und der Prozeßwafer ein Material aufweisen, das im wesentlichen miteinander übereinstimmt.
15. Trägerwafer gemäß einem der Ansprüche 10 bis 13, bei dem der Trägerwafer (10) vorgesehen ist, um mit einem Prozeßwafer verbunden zu werden, wobei der Trägerwafer (10) ein Glas- und/oder Keramik-Material aufweist.
16. Trägerwafer gemäß einem der Ansprüche 10 bis 15, bei dem der Trägerwafer (10) geglättete Kanten aufweist.
17. Trägerwafer gemäß einem der Ansprüche 10 bis 16, wobei eine Nitridschicht ganzflächig auf dem Trägerwafer (10) aufgebracht ist.
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