WO2003052803A1 - Masque, procede de fabrication correspondant, et procede de fabrication d'un dispositif a semiconducteur - Google Patents

Masque, procede de fabrication correspondant, et procede de fabrication d'un dispositif a semiconducteur Download PDF

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WO2003052803A1
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mask
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small area
small
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PCT/JP2002/012689
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Shinji Omori
Shigeru Moriya
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Sony Corporation
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    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking

Definitions

  • the present invention relates to a mask, a method of manufacturing the same, and a method of manufacturing a semiconductor device.
  • the present invention relates to a mask used for manufacturing a semiconductor device, a method for manufacturing the same, and a method for manufacturing a semiconductor device.
  • LEEPL low-energy electron proximity projection lithography
  • a stencil mask in which holes corresponding to a device pattern are formed in a membrane having a thickness of 100 nm is used.
  • a stainless mask is a mask in which holes are formed so as to penetrate the membrane. No material exists in the space inside the hole of the stencil mask.
  • the mask is placed just above the wafer so that the distance between the mask and the wafer is about several tens of ⁇ m.
  • the pattern is transferred to the wafer by scanning the pattern portion of the mask with an electron beam of several tens keV (T. Utsunii, Journal of Vacuum Science and Technology B 17, 2897 (1999).
  • the above-mentioned LEE PL mask has a problem that as the membrane size is increased, the membrane bends due to its own weight and the pattern is distorted due to internal stress.
  • One method of solving this problem is to use a substance having a high Young's modulus such as diamond for the membrane material (see Japanese Patent Application Laid-Open No. 2001-77016).
  • a substance having a high Young's modulus such as diamond for the membrane material.
  • Another method is to support the small section membrane with a beam structure (grid structure).
  • FIG. 1 shows a schematic diagram of the currently proposed EB stepper mask.
  • a membrane 11 is divided by a grid 11, and a grid 11 supports the membrane 12. Holes (not shown) are formed in the membrane 12 in a device pattern.
  • the mask shown in FIG. 1 is formed using, for example, an SOI (silicon on insulator or semiconductor on insulator) wafer in which a silicon active layer is formed on a silicon wafer via a silicon oxide film.
  • the silicon active layer on the front surface of the SOI wafer is used as the membrane 12, and the silicon wafer is etched from the rear surface side of the silicon active layer to form the dalid 11.
  • SOI silicon on insulator or semiconductor on insulator
  • the membrane 12 is divided into small sections and supported by the highly rigid grid 11. Therefore, the problem seen in the mask and the like described in Japanese Patent Application Laid-Open No. 2001-77016 does not occur that the deflection of the membrane increases as the membrane size increases.
  • LEEPL In LEEPL, first, a mask region corresponding to one or a plurality of chips is run with an electron beam.
  • the wafer stage is moved by a distance corresponding to the chip size or an integral multiple thereof, and exposure is performed again. By repeating this, Exposure is performed on chips placed on the entire surface of the wafer (step 'and' repeat exposure). As shown in FIG. 1, when the grids 11 are arranged in a square mesh shape, the area immediately below the dalid cannot be exposed.
  • the membrane of the mask 21 is divided into four small areas A to D, and meshes are mutually formed in these areas.
  • a method of forming a grid see Fig. 1) so that it is shifted can be considered.
  • each of the small areas A to D is a mask area (chip transfer area) corresponding to one or a plurality of chips, and the wafer stage uses these small areas as a unit of movement.
  • FIG. 3 shows an example in which grid 1.1 is arranged in the small regions A to D of the membrane in FIG.
  • the area forces divided by the orthogonal X-axis and y-axis correspond to the small areas A to D in FIG. 2, respectively.
  • each small area is assumed to be a 10 ⁇ 10 block square divided into a mesh.
  • a portion of a 5 ⁇ 5 block surrounded by a dotted line of each of the small regions A to D corresponds to one chip.
  • a portion surrounded by a dotted line is subjected to multiple exposure.
  • the arrangement of the grid 11 in each small area is obtained by repeating the arrangement of the grid 11 in the part (transfer area) surrounded by the dotted line.
  • a stencil mask for example, if a donut-shaped pattern is formed, the center part surrounded by the pattern cannot be supported, or if a pattern that is long in one direction is formed, the membrane will be distorted, and the positional accuracy of the pattern will be reduced. Drops low. Therefore, the pattern is divided, and the pattern is formed on a plurality of complementary masks. Multi-exposure is performed using an acquisition mask, and the pattern is transferred complementarily.
  • a sone mask is a part of a pattern obtained by dividing a pattern of a certain region, and refers to a plurality of masks on which different patterns (complementary divided patterns) are formed.
  • each block can form a pattern in at least two small regions. Therefore, two or more small regions can correspond to an arbitrary position on the chip. Any device pattern including a donut-shaped pattern can be transferred to a wafer by multiple exposure in which four small areas on the same mask are overlapped.
  • the TTR (through the reticle) alignment method shown in FIG. 4 (Patent No. 3101585) is used.
  • a wafer-side alignment mark 32 is formed on the surface of the wafer 31.
  • a mask-side alignment mark 34 is also formed on the mask 33.
  • the mask-side alignment mark 34 may be either an opening penetrating the membrane, or a recess formed only on the surface of the membrane.
  • the alignment light is incident on the wafer-side alignment mark 32 and the mask-side alignment mark 34, respectively.
  • the light Lw reflected by the wafer-side alignment mark 32 and the light L M reflected by the mask-side alignment mark 34 are detected. From the relative position of the light L W and the light L M, performs Araimento mask 3 3 and the wafer 3 1
  • FIG. 5 is a cross-sectional view showing one of the pattern formation areas surrounded by the grid 11.
  • the detection angle of the alignment light L measured from the mask normal direction z is 0.
  • the specific critical angle 6a determined by the distance and height of the grid 11 and the position of the alignment mark 34 is determined. If it exceeds, the grid 11 and the alignment light L (reflected light from the mask-side alignment mark 34) interfere, and the alignment light L cannot be detected. Disclosure of the invention
  • the present invention has been made in view of the above problems, and has as its object to provide a mask capable of transferring an alignment and a complementary division pattern by the TTR method and having a sufficient membrane strength, and a method of manufacturing the same. I do.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device which improves alignment accuracy in a lithography step and enables highly precise transfer of a fine pattern.
  • a mask of the present invention includes a support frame, a thin film which is formed thinner than the support frame and is surrounded by the support frame, and a reference point which is one point on the thin film.
  • a first straight line extending in a first direction; and a plurality of lines including a second straight line orthogonal to the first straight line at the reference point and extending in a second direction.
  • a first small area that is one of the divided areas; a second small area adjacent to the first small area in the first direction; and a first small area and a second direction.
  • a small area extending in the second direction on the small area, one end of which is connected to one of the third group of beams to capture the thin film
  • a third group comprising a beam and at least one beam extending in a first direction on the third small region and having one end connected to one of the beams of the fourth group to reinforce the thin film;
  • a beam of the third group including a beam that is in contact with a first straight line; and a beam extending in a second direction on the fourth small region, and one end of the beam of the second group.
  • the fourth group of beams including at least one beam connected to one to reinforce the thin film, wherein the fourth group of beams includes a beam that is in contact with a second straight line; and the first small region. Said in A first opening formed in a part of the part other than the beam; and a first opening formed in a part of the part other than the beam in at least one of the second to fourth small areas. And two openings.
  • the first opening and the second opening compose a pattern complementarily.
  • the beams are formed at equal intervals to each other, and the first to fourth small regions are squares or rectangles having the same shape and size.
  • at least one of the beams of the first to fourth groups is formed such that the other end is connected to the support frame.
  • the first and second openings are holes through which a charged particle beam passes.
  • the first to fourth sub-regions include at least one first dividing line parallel to the first straight line and at least one second dividing line parallel to the second straight line. At least one dividing line divides the chip into a plurality of chip transfer regions having the same shape and size.
  • it has an alignment mark formed in a part of the first to fourth small areas other than the beam, particularly in a part furthest from the reference point.
  • a method of manufacturing a mask according to the present invention includes: a step of forming a support frame around a thin film; and forming a thin film on a part of one surface of the thin film.
  • the thin film is divided into a plurality of small areas by a plurality of lines including a second straight line orthogonal to the first straight line and extending in the second direction.
  • the second small area is a small area adjacent to the first small area in a first direction
  • the third small area is the first small area
  • the fourth small region is adjacent to the second small region in the second direction
  • the third small region is adjacent to the first small region in the second direction.
  • the first group of beams extends in the second direction on the first small region, and has one end connected to one of the third group of beams.
  • At least one beam that reinforces the thin film including a beam that is in contact with a second straight line, the second group of beams extending in a first direction over the second subregion.
  • the fourth group of beams extends in the second direction on the fourth small area, and one end is connected to one of the second group of beams to supplement the thin film.
  • the step of forming the opening portion includes a beam that is in contact with a second straight line, and includes a beam that is in contact with a second straight line.
  • the alignment between the photosensitive surface and the mask is performed by the TTR method, it is possible to manufacture a mask in which the alignment light is not blocked by the beams.
  • the method of manufacturing a mask of the present invention it is possible to manufacture a mask that can transfer a fine pattern with high accuracy.
  • a method for manufacturing a semiconductor device includes a support frame, a thin film formed thinner than the support frame, and surrounded by the support frame, and one point on the thin film.
  • the thin film is formed by a first straight line passing through a reference point and extending in a first direction, and a plurality of lines including a second straight line orthogonal to the first straight line at the reference point and extending in a second direction.
  • a sub-region, extending in a second direction over the first sub-region, with one end connected to one of the third group of beams to reinforce the thin film A first group of beams including at least one beam, the first group of beams including a beam that is in contact with a second straight line, and extending in a first direction on the second small region; A second group of beams including at least one beam having one end connected to one of the first group of beams to reinforce the thin film, wherein the second group includes a beam in contact with a first straight line.
  • the fourth group of beams comprising at least one beam connected to one another to reinforce the thin film, the fourth group of beams including a beam in contact with a second straight line; In the area A first opening formed in a part of the portion other than Kihari, at least one small area of the second fourth subregion
  • the mask has a mask-side alignment mark at a part of a portion other than the beam in the first to fourth small regions, respectively, before the first exposure step, A wafer-side alignment mark that can be detected via the mask on a surface or below the photosensitive surface in advance, and the beam extending in the first direction is provided before each exposure step. Irradiating light in a first direction to a small area including the light, detecting the position of light reflected by the mask-side alignment mark and the position of light reflected by the photosensitive surface-side alignment mark, And aligning the photosensitive surface, and irradiating light in a second direction to a small area including the beam extending in a second direction, and light reflected by the mask-side alignment mark.
  • the position of light reflected by the alignment mark on the photosensitive surface side At least one of the steps of detecting the position and aligning the mask with the photosensitive surface.
  • the alignment is performed concurrently with the exposure.
  • the alignment beams can be accurately aligned because the alignment beams are not blocked by the beams of the mask.
  • FIG. 1 is a perspective view of a conventional mask.
  • FIG. 2 shows an example in which the membrane of the mask is divided into a plurality of small areas.
  • FIG. 3 is a diagram showing an example of a grid arrangement of a mask.
  • FIG. 4 is a schematic diagram showing the TTR alignment method.
  • FIG. 5 is a plan view showing an arrangement example of the alignment optical system.
  • FIG. 6 is a schematic diagram in a case where the alignment is performed using a conventional mask.
  • FIG. 7 is a top view of the mask of the present invention.
  • FIG. 8 is a cross-sectional view taken along aa ′ of FIG.
  • FIG. 9A is an enlarged view of the portion of the membrane 3 in FIG. 7, and FIGS. 9B and 9C are views showing examples of mask-side alignment marks.
  • Figure 10 shows the result of calculating the relationship between the membrane size and the maximum bending moment of the membrane.
  • FIG. 11 is a schematic diagram when an alignment is performed using the mask of the present invention.
  • FIG. 12 is a flowchart showing a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 13 is a top view of the mask of the present invention.
  • FIG. 14 is a top view showing an example of the arrangement of the small areas of the mask of the present invention.
  • FIG. 15 is a top view showing an example of the arrangement of the small areas of the mask of the present invention.
  • FIG. 16 is a top view showing an example of the arrangement of the small regions of the mask of the present invention.
  • FIG. 17 is a schematic view of an electron beam exposure apparatus to which the mask of the present invention is applied.
  • FIG. 18 is a schematic view of another electron beam exposure apparatus to which the mask of the present invention is applied.
  • FIG. 7 is a top view of the mask of the present embodiment.
  • the mask of this embodiment is suitably used for LEEPL.
  • the stencil mask 1 is formed using, for example, a silicon wafer 2, and a membrane 3 is formed at the center of the silicon wafer 2.
  • the stencil mask is a mask in which holes are formed so as to penetrate the membrane. No substance is present in the space inside the hole of the stencil mask.
  • the silicon wafer 2 around the membrane 3 is used as a support frame for reinforcing the strength of the membrane 3.
  • the membrane 3 includes a grid (beam) 4 integrated with the surrounding silicon wafer 2 and a pattern forming region 5 surrounded by the grid 4.
  • the grid 4 is a projection formed in a rod shape or a linear shape on the membrane 3, and the membrane 3 is substantially thickened at the portion where the grid 4 is formed. As a result, the membrane 3 is reinforced, and bending of the membrane 3 due to its own weight is prevented.
  • the material of the grid 4 does not necessarily need to be the same as that of the support frame. However, by performing dry etching on the silicon wafer 2, the support frame and the dalid 4 can be easily formed in the same process. Are the same.
  • FIG. 8 is a cross-sectional view taken along aa ′ of FIG. As shown in FIG. 8, holes 6 corresponding to the device patterns are formed in the pattern formation region of the membrane 3 surrounded by the grid 4. A mask-side alignment mark is formed in a part of the pattern formation region.
  • the stencil mask of the present embodiment shown in FIGS. 7 and 8 is formed using, for example, an SOI wafer in which a silicon layer (membrane 3) is formed on a silicon wafer 2 via a silicon oxide film 7.
  • the grid 4 is formed by etching the silicon wafer 2 from the back side of the membrane 3.
  • the silicon oxide film 7 is used as an etching stopper layer in etching the silicon wafer 2.
  • the holes 6 are formed by etching the membrane 3.
  • a stencil mask can be formed by a method other than the above.
  • the stencil mask of the present embodiment satisfies the following three conditions.
  • the first condition is that the membrane is reinforced by a grid.
  • the second condition is that the complementary divided pattern can be efficiently exposed by step-and-repeat exposure that is an integral multiple of the chip size.
  • the third condition is that the optical path of the alignment optical system that detects the alignment mark on the wafer through the membrane does not interfere with the dalid. / 12689
  • the first condition is satisfied.
  • the grid formation positions overlap in the four small regions. Therefore, complementary division patterns cannot be formed in the four small regions A to D, and the second condition is not satisfied.
  • the third condition is not satisfied.
  • FIG. 9A shows an enlarged grid arrangement in the stencil mask of the present embodiment.
  • 9A indicates the pattern forming region 5 in FIG. 7, and the portion sandwiched between the pattern forming regions 5 indicates the grid 4.
  • the exposure area is divided into four small areas A to D by the X axis and the y axis.
  • the grid 4 is arranged symmetrically with respect to the origin O.
  • the grids 4 of these small areas A and D extend in the X direction (first direction).
  • the dalid 4 is arranged point-symmetrically with respect to the origin O.
  • the grid 4 of these small areas B and C extends in the y direction (second direction).
  • the reason for dividing the mask into four small areas is as follows.
  • Masks without grids are difficult to use as masks because the radius of the membrane due to its own weight is large and the pattern is thereby displaced. Therefore, it is necessary to form a grid on the membrane, but when a dalid is formed, it is necessary to secure an area for forming the pattern that was originally placed on the grid at another position on the mask Occurs. This requires at least two areas on the mask.
  • stencil masks are based on presumption of splitting, and as described above, one pattern requires two or more regions.
  • the stencil mask of this embodiment is divided into four small areas. Dividing the mask into four sub-regions and placing grid 4 in the X or y direction in these sub-regions is because the alignment light by the TTR method is blocked by the dalid 4. This is not only for eliminating but also for equalizing the arrangement of the dalids 4 and for suppressing the distortion of the entire mask.
  • the grid 4 extends only in the minus direction, forming a striped rooster.
  • the grid is placed in a mesh shape, and Compared to the case where the positions of are shifted from each other in the four small regions, the dalid 4 and the other region (pattern forming region 5) are more simply divided.
  • each small area in each small area, grids 4 and band-shaped pattern formation areas 5 are alternately arranged, and the total number of grids 4 and pattern formation areas 5 (N in small areas A and D, small area In B and C, M) is even.
  • the size of each small area determined by X and Y in FIG. 9A is an integral multiple of the size of the chip transfer area Ac shown in the small area A. That is, each small area includes one or more chip transfer areas Ac.
  • a mask-side alignment mark 8 is provided at a portion corresponding to the four corners of the exposure castle.
  • 9B and 9C are examples of the mask-side alignment mark 8.
  • the shape of the force-mask-side alignment mark 8 is not limited to these.
  • the mask-side alignment mark 8 may be an opening penetrating the membrane, or a concave portion formed only on the surface of the membrane.
  • the width of the dalid 4 and the width of the pattern forming area 5 do not need to be the same, but the total is 1 / the length of one side of the chip transfer area Ac, and the width of the grid 4 is the membrane. Need to be sufficient to support 4 ⁇ La Imento optics in the corner ⁇ exposure area, ⁇ 2, ⁇ , ⁇ 2 are arranged.
  • the width of grid 4 extending in the X direction (grid 4 of small areas B and C) and the width of grid 4 extending in the y direction (grid 4 of small areas A and D) need not be the same. Ray.
  • the width of the pattern forming region 5 extending in the x direction (pattern forming region 5 of small regions B and C) and the width of the pattern forming region 5 extending in the y direction (pattern forming region 5 of small regions A and D) are It doesn't have to be the same.
  • the shape of the membrane in the portion surrounded by the grid is rectangular.
  • this structure tends to give the impression that it is disadvantageous in terms of strength, but is incorrect.
  • the grid structure of the present embodiment is based on a material dynamics theory that "the maximum bending moment applied to a rectangular membrane is proportional to the square of the short side.”
  • M c (b / a) Xa2 at the midpoint of the long side.
  • a is the length of the short side of the rectangle
  • b is the length of the long side of the rectangle.
  • the proportionality factor c can be regarded as a constant because the dependence on the power ratio bZa, which is a function of the ratio bZa, is weak.
  • the stripes parallel to the y-axis of MXN blocks are obtained by superimposing stripes parallel to the x-axis in regions B and C.
  • Each block can form a pattern in two small areas. Therefore, two small areas can be made to correspond to an arbitrary position of the chip.
  • the complementary divided pattern is divided into two small areas to be exposed among the four small areas on the same mask. Multiple device exposures, including donut-shaped patterns, can be transferred to a wafer by multiple exposures that overlap four small areas. That is, according to the stencil mask of the present embodiment, the above-described second condition is satisfied.
  • FIG. 11 is a cross-sectional view showing one of the pattern forming regions surrounded by the dalide 4. As shown in FIG.
  • the method for manufacturing a semiconductor device of the present embodiment includes one lithography step using the stencil mask of the present embodiment.
  • the wafer stage is moved by X or Y shown in FIG. 9 and exposure is repeated each time it is moved.
  • the wafer stage is moved by the length (X) of the small area in the X-axis direction.
  • the pattern of the small areas A to D is exposed on the wafer by the second exposure
  • the pattern of the small area B is exposed on the portion where the pattern of the small area A is exposed by the first exposure.
  • the pattern of the small area D is exposed on the portion where the pattern of the small area C is exposed in the first exposure.
  • the wafer stage is moved by, for example, the length (Y) of the small region in the y-axis direction.
  • the patterns of small areas A to D are When the wafer is exposed, the pattern of the small area C is exposed by the first exposure, and the pattern of the small area B is exposed on the portion where the pattern of the small area D is exposed by the second exposure.
  • the pattern of the small area A is exposed by performing the fourth exposure while moving the wafer by 1X. That is, the first to fourth exposures expose all the patterns in the small areas A to D.
  • the wafer stage In the actual manufacture of semiconductor devices, a large number of chips are arranged in a matrix on a wafer. Therefore, instead of moving the wafer stage in the order of X, ⁇ , and 1X as described above, the wafer stage is moved from end to end by X in one direction (for example, the X direction), and only ⁇ is moved in the y direction. The wafer stage may be moved, and again the wafer stage may be moved from end to end by one X in the X direction.
  • the moving path of the wafer stage can be appropriately selected so that the time required for moving the wafer stage is reduced. As described above, if the patterns in the small areas A to D are exposed each time the wafer is moved, the outermost chips on the wafer must be exposed with the patterns in all the small areas superimposed. No, only one or two small area patterns are exposed. These chips should be eliminated.
  • the complementary division patterns formed in the four small areas A to D are subjected to multiple exposure. Also, the device pattern can be efficiently transferred to the same number of chips as the number of chip transfer areas Ac included in one small area. According to the stencil mask of the present embodiment, the above-described third condition is satisfied.
  • FIG. 12 is a flowchart illustrating the method for manufacturing a semiconductor device according to the present embodiment.
  • step 1 a pattern in a first small area is exposed by a first exposure.
  • the first small area is one of the four small areas on the mask.
  • the flowchart of FIG. 12 shows the processing performed on a specific portion of the resist applied on the wafer. In the first exposure, the patterns of the first to fourth small areas are formed. All are exposed to the resist which is the photosensitive surface on the wafer You.
  • step 2 the pattern of the second small area is exposed by the second exposure.
  • the second small area is one of the three small areas other than the first small area. Note that, similarly to the first exposure, all the patterns of the first to fourth small regions are also exposed to the resist on the wafer in the second exposure.
  • step 3 the pattern of the third small area is exposed by the third exposure.
  • the third small area is one of two small areas other than the first and second small areas. Note that, similarly to the first and second exposures, in the third exposure, the patterns in the first to fourth small areas are all exposed to the resist on the wafer.
  • step 4 the pattern of the fourth small region is exposed by the fourth exposure.
  • the fourth small area is a remaining small area other than the first to third small areas. Note that, similarly to the first to third exposures, all the patterns of the first to fourth small regions are also exposed to the resist on the wafer in the fourth exposure.
  • step 5 the resist is developed. As a result, the pattern before the complementary division is restored is transferred to the resist.
  • pattern transfer for each small area can be performed efficiently, and exposure can be performed at high throughput while suppressing mask distortion.
  • the striped membrane is formed, for example, on a SCALPEL mask described in JP-A-2000-91227.
  • a SCALPEL mask described in JP-A-2000-91227.
  • the membrane when scanning a charged particle beam for exposure such as an electron beam, the membrane is made rectangular in order to reduce the number of times the beam is skipped by the dalid.
  • the direction of the stripe of the membrane is parallel to the scanning direction of the charged particle beam.
  • the membrane is formed in a rectangular shape for a purpose different from that of the mask described in JP-A-2000-91227.
  • the allowable range of the detection angle of the alignment light varies according to the height of the dalid. did JP02 / 12689 Accordingly, the length of the long side of the rectangular membrane is determined accordingly.
  • the Darlid 4 does not interfere with the alignment light, and the degree of freedom in designing an optical system is increased. Therefore, it is possible to further increase the signal strength by using an optical system having a large numerical aperture NA.
  • NA numerical aperture
  • the force to change the optical system and the membrane are enlarged to avoid interference between the alignment light and the grid 11 There is a need to.
  • the mask strength is significantly reduced as shown in FIG. Also, it is difficult to change the optical system. According to the stencil mask of the present embodiment, the optical system does not need to be changed, and the mask strength does not decrease.
  • FIG. 3 is a top view of the mask when the singular number is “/”. Also in the mask 1 in FIG. 13, the membrane 3 is divided into four small regions by a straight line (not shown) orthogonal to the center of the mask. At a boundary portion where two small regions are adjacent to each other, a grid 4 extending along the boundary is formed in one small region. This connects all grids 4 to each other.
  • the number of grids formed in each small area may be plural as shown in FIG. 7, or may be singular as shown in FIG.
  • each small area may not necessarily be the same when the number of grids in each small area is plural or singular.
  • the size of each small area is limited as long as all points in the area are included in the pattern formation area by at least two small areas.
  • the pod shape may be different.
  • P painting 2/12689 P painting 2/12689
  • each small area has the same size and a grid is formed point-symmetrically in the small area on the diagonal line.
  • the complementary mask is a part of a pattern obtained by dividing a pattern of a certain region, and refers to a plurality of masks on which different patterns (phase-divided patterns) are formed.
  • complementary division patterns are formed in different small regions in the same mask. Therefore, when exposing the complementary division pattern, it is not necessary to replace the mask attached to the exposure apparatus, and the chip can be subjected to multiple exposure simply by moving the wafer stage. Therefore, the exposure throughput can be significantly improved as compared with the case where complementary division patterns are formed on different masks.
  • the number of small regions formed on the stencil mask of the present embodiment is not limited to four.
  • the membrane is divided into 16 small regions, as shown in Fig. 15, the membrane is divided into 9 small regions, and as shown in Fig. 16, You can also split the membrane into six pieces.
  • the direction in which the beams extend between adjacent sub-regions is orthogonal to each other.
  • the complementary regions divided into the same regions as the four small regions A to D are formed in the increased small region, and other complementary regions are formed.
  • an exposure pattern other than the complementary division pattern may be formed, and either may be used.
  • the alignment light is blocked by the dalid. Don't refuse! / ,. Therefore, even in LEEPL where the wafer and the mask are in close proximity, it is possible to perform alignment with high accuracy. Further, according to the mask manufacturing method of the embodiment of the present invention, it is possible to manufacture a mask suitable for both the alignment by the TTR method and the transfer of the complementary division pattern.
  • FIG. 17 is a schematic view of an exposure apparatus used for LEEPL, showing an electron beam projection optical system.
  • the stencil mask of this embodiment can be suitably used for electron beam exposure using an exposure apparatus as shown in FIG.
  • the exposure apparatus 111 shown in FIG. 17 includes an electron gun 113 for generating a low-acceleration electron beam 112, an aperture 114, a condenser lens 115, a pair of main deflectors 116, 117, and a fine pair. Adjustment deflectors 118 and 119 are provided.
  • the aperture 114 restricts the electron beam 1 12.
  • the condenser lens 115 turns the electron beam 112 into a parallel beam.
  • the cross-sectional shape of the electron beam 112 focused by the condenser lens 115 is generally circular, but may be another cross-sectional shape.
  • the main deflectors 116 and 117 and the deflectors 118 and 119 for fine adjustment are deflection coils, and the main deflectors 116 and 117 receive the electron beam 112 basically perpendicularly to the surface of the stencil mask 120. To deflect the electron beam 112.
  • the fine-tuning deflectors 118 and 119 deflect the electron beam 112 so that the electron beam 112 is incident on the surface of the stencil mask 120 perpendicularly or obliquely with a force from the vertical direction.
  • the incident angle of the electron beam 112 is optimized according to the pattern position on the stencil mask 120, but the incident angle of the electron beam 112 is at most about 1 Omrad, and the electron beam 112 is almost perpendicular to the stencil mask 120. Inject into
  • the electron beams 112 a to c in FIG. 17 show that the electron beam 112 scanning the stencil mask is incident almost vertically on each position on the stencil mask, and the electron beams 112 a to c simultaneously enter the stencil mask 120. It does not indicate that it is incident.
  • Electronic The scanning of the lines 112 can be either raster scanning or vector scanning.
  • the resist 123 on the wafer 122 is exposed to the electron beam transmitted through the hole 121 of the stencil mask 120.
  • a 1: 1 mask is used for L E E P L, and the stencil mask 120 and the ueno and 122 are arranged close to each other.
  • the stencil mask of this embodiment is used as the stencil mask 120.
  • the stencil mask of the present embodiment since the membrane is strengthened by the dalid, the deflection of the membrane is stopped in the P direction, and the displacement of the transfer pattern in electron beam exposure is reduced.
  • the exposure can be performed by overlapping the complementary division patterns without replacing the stencil mask 120.
  • the stencil mask having the grid arrangement shown in the above embodiment can be applied to an electron beam exposure apparatus other than L E EPL, such as the electron beam exposure apparatus shown in FIG.
  • the pattern of the mask 201 is reduced and transferred at a predetermined magnification to a sample 202 such as a wafer using an electron beam.
  • the trajectory of the electron beam is the condenser lens 203, the first projection lens 204, the second projection lens 205, the crossover aperture 206, the sample lens 207 and the multiple deflectors 208. It is controlled by a ⁇ 208i.
  • a plurality of deflectors 208 allow the electron beam transmitted through the mask 201 to pass through the cross aperture 206 and enter the sample 202 perpendicularly.
  • a deflection magnetic field is generated.
  • the mask of the present embodiment can be applied to an exposure apparatus using a charged particle beam such as an ion beam. Further, the mask of the present embodiment can be applied to an exposure apparatus that uses X-rays, radiation, or light rays.
  • Embodiments of the mask, the method for manufacturing the same, and the method for manufacturing a semiconductor device of the present invention are not limited to the above description.
  • the mask only needs to have a grid formed in a stripe shape, and the material and configuration of the mask can be appropriately changed.
  • the membrane A conductive layer for preventing charge-up may be provided, or a mask may be manufactured by a method other than the above.
  • the stencil mask of the present embodiment can be used for a semiconductor device manufacturing process other than lithography, for example, ion implantation.
  • various changes can be made without departing from the gist of the present invention.
  • the alignment and complementary division pattern can be transferred by the TTR method, and a sufficient membrane strength can be obtained.
  • the alignment and the phase capture separation pattern can be transferred by the TTR method, and a mask having a sufficient membrane strength can be manufactured.
  • the alignment accuracy in the lithography step is improved, and the transfer of a fine pattern can be performed with high accuracy.

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Description

明 細 書 マスクおよびその製造方法と半導体装置の製造方法 技術分野
本発明は、 半導体装置の製造に用いられるマスクおよびその製造方法と、 半導 体装置の製造方法に関する。 背景技術
フォトリソグラフィ一に代わる次世代露光技術の一つとして、 低速電子線近接 転写リソグラフィー (L E E P L ; low energy electron proximity projection lithography) がある。 LEEPLには、厚さ数 1 00 nmのメンブレンにデバイ スパターンに相当する孔が形成されたステンシルマスクが用いられる。 ステンシ ノレマスクとは、 メンブレンを貫通するような孔が形成されたマスクをいう。 ステ ンシルマスクの孔内部の空間には、 物質が存在しない。
LEEP Lでは、 マスクとゥェハーとの間隔が数 10 μ m程度となるように、 マスクをウェハー直上に設置する。 数 10 k eVの電子線でマスクのパターン部 分を走查することにより、パターンをウェハーに転写する(T. Utsunii, Journal of Vacuum Science and Technology B 17, 2897 (1999》。
し力 しながら、 上記の LEE PL用マスクには、 メンブレンサイズを大きくす ると自重によりメンプレンがたわみ、 内部応力によってパターンが歪むという問 題がある。 この問題を解決する一つの方法は、 ダイヤモンド等のヤング率の高い 物質をメンブレン材料に用いることである (特開 2001— 7701 6号公報参 照)。 自重によるメンブレンのたわみを小さくするためには、メンプレンサイズの 増加に合わせて、 メンブレンの内部応力を高める必要がある。 したがって、 メン ブレンの大区画ィ匕には自ずと上限がある。 別の方法は、 小区画メンブレンを梁構造 (グリッド構造) で支持する方法であ り 、 S CA L P E L ( scattering with angular limitation m projection electron-beam lithography) P REVA I L (projection exposure with variable axis immersion lenses)およぴ EBステッパーのマスクに用いられてい る (f列えば、 L. R. Harriott, Journal of Vacuum Science and Technology B 15, 2130 (1997); H. C. Pfeiffer, Japanese Journal of Applied Physics 34, 6658 (1995》。
図 1に、 現在提案されている EBステッパー用マスクの模式図を示した。 図 1 に示すように、 グリッド 11によりメンブレン 12が分割されており、 グリツド 11はメンブレン 12を支持している。 メンブレン 12にはデバイスパターンで 孔 (不図示) が形成されている。 ' 図 1に示すマスクは、 例えば、 シリコンウェハー上にシリコン酸化膜を介して シリコン活个生層が形成された S O I (silicon on insulatorまたは semiconductor on insulator) ウェハーを用いて形成される。 SO Iウェハー表面のシリコン活 性層がメンブレン 12として用いられ、 シリコン活性層の裏面側からシリコンゥ ェハーをエッチングしてダリッド 1 1が形成される。
図 1に示すマスク構造によれば、 メンプレン 12が小区画に分割され、 剛性の 高いグリッド 1 1で支持される。 したがって、 メンプレンサイズの増加に伴い、 メンブレンのたわみが増大するとレヽう、 特開 2001— 77016号公報記載の マスク等で見られる問題は起こらない。
し力 しながら、 図 1に示すようにダリッド 11が正方形のメッシュ状に規則的 に配列されたマスク構造を、 そのまま LEEPLに適用することはできない。 L E E P Lでは、 まず、 1個または複数個のチップに相当するマスク領域を電子線 で走查する。
この露光が終了したら、 チップサイズに相当する距離あるいはその整数倍だけ ウェハーステージを移動させて、 再び露光を行う。 この繰り返しによって、 ゥェ ハー全面に配置されたチップに対して露光を行う (ステップ'アンド' リピート 露光)。図 1に示すように、グリッド 1 1が正方形のメッシュ状に配置された場合、 ダリッド直下の領域を露光できない。
そこで、 すべてのマスク領域を一様にメッシュ状に分割するのではなく、 図 2 に示すように、 マスク 2 1のメンブレンを 4つの小領域 A〜Dに分割し、 これら の領域で互いにメッシュがずれるようにしてグリッド (図 1参照) を形成する方 法が考えられる。 ここで、 小領域 A〜Dはそれぞれ 1個あるいは複数個のチップ に相当するマスク領域 (チップ転写用領域) であり、 ウェハーステージはこれら の小領域を移動単位とする。
図 3は、 図 2のメンブレンの小領域 A〜Dにグリツド 1 .1を配置した一例を示 す。 図 3において、 直交する X軸および y軸によって分割された領域力 それぞ れ図 2の小領域 A~Dに対応する。 図 3に示すように、 便宜的に各小領域をメッ シュ状に分割された 1 0 X 1 0プロックの正方形と仮定する。
図 3に示す例では、 各小領域 A〜Dの点線で囲まれた 5 X 5ブロックの部分が チップ 1個分に相当する。 ウェハーステージを小領域 A〜Dにそれぞれ移動させ たとき、 点線で囲まれた部分が多重露光される。 各小領域におけるグリッド 1 1 の配置は、 点線で囲まれた部分 (転写用領域) のグリッド 1 1の配置を繰り返し たものとなっている。
前述したように、 グリッド直下の領域を露光できないことから、 点線で囲まれ た 5 X 5ブロックを 5行 X 5歹 IJの表に対応させ、 各ブロックでどの小領域が露光 されるか (すなわち、 どの小領域にパターンを形成できる力) をまとめると、 表 1のようになる。 A D A B A B D B D A B D
A C A B C A B C B C A B
A C D A B C A B C D B C D A B D
C D B C B C D B C D B D
A C D A C A C D C D A D
ステンシルマスクの場合、 例えばドーナツ状のパターンを形成すると、 パター ンで囲まれた中央部を支持できなかったり、 あるいは、 一方向に長いパターン等 を形成したときにメンブレンが歪み、 パターンの位置精度が低くなつたりする。 したがって、 パターンを分割し、 複数の相補マスクにパターンが形成される。 相 捕マスクを用いて多重露光を行い、 相補的にパターンが転写される 湘補分割)。 ここで、 相ネ翁マスクとは、 ある領域のパターンを分割したパターンのうちの一 部であって、 互いに異なるパターン (相補分割パターン) が形成された複数のマ スクをいう。 各相捕マスクの特定の領域を、 露光対象物 (通常はウェハー) の同 —の箇所に重ねて露光することにより、 分割前のパターンが露光対象物に復元さ れて転写される。 2 12689 例えば、 図 3に示すダリッド配置とした場合、 表 1に示すように、 各プロック で少なくとも 2つの小領域にパターンを形成できる。 したがって、 チップの任意 の位置に対して 2つ以上の小領域を対応させることができる。 同一のマスク上の 4つの小領域を重ね合わせる多重露光により、 ドーナツ状のパターンを含む任意 のデバイスパターンをゥェハーに転写できる。
し力 しながら、 図 3に示すようにグリッドが配置されたマスクを、 ある種のァ ライメント法と組み合わせると、 問題が生じる可能性がある。 L E E P Lではマ スクとウェハーが数 1 0 / mの間隔に近接しているため、 ァライメント光学系を マスクとゥヱハーとの間に配置できない。
そこで、 図 4に示すような T T R (through the reticle)ァライメント方式 (特 許第 3 1 0 1 5 8 2号) が用いられる。 図 4に示すように、 ウェハー 3 1の表面 にウェハー側位置合わせ (ァライメント) マーク 3 2が形成される。 一方、 マス ク 3 3にもマスク側ァライメントマーク 3 4が形成される。 マスク側ァライメン トマーク 3 4はメンブレンを貫通する開口部であっても、 あるいはメンブレンの 表面のみに形成された凹部であっても、 いずれでもよい。
ァライメント光はウェハー側ァライメントマーク 3 2およびマスク側ァライメ ントマーク 3 4にそれぞれ入射する。 ウェハー側ァライメントマーク 3 2で反射 された光 Lwと、 マスク側ァライメントマーク 3 4で反射された光 LMを検出す る。 光 LWと光 LMの相対位置から、 マスク 3 3とウェハー 3 1のァライメント を行う
図 5に示すように、 4個のァライメント検出系 (Χ Χ2、 Χ3、 Χ4) をマスク の 4隅に配置して、 図 4に示すようなァライメントを行うことにより、 チップに 相当するマスク領域の歪みを完全に決定することができる。 このような T T Rァ ライメント方式によれば、 ァライメント光学系がマスクとウェハーとの間に配置 されないため、 電子線露光中も常時ァライメントマークを検出し、 リアルタイム '。歪み補正を行うことができる。 図 1あるいは図 3に示すように正方形のメッシュ状でマスクにダリッドを形成 した場合、 T T Rァライメント方式でァライメントを行うと、 特定の条件の下で はァライメントが不可能となる。 図 6はグリッド 1 1で囲まれたパターン形成領 域の一つを示す断面図である。
図 6に示すように、 マスク法線方向 zから測ったァライメント光 Lの検出角度 0力 グリッド 1 1の間隔および高さとァライメントマーク 3 4の位置とで決定 される特定の臨界角 6 aを超えると、 グリッド 1 1とァライメント光 L (マスク 側ァライメントマーク 3 4からの反射光) が干渉し、 ァライメント光 Lが検出で きなくなる。 発明の開示
本発明は上記の問題点に鑑みてなされたものであり、 T T R方式によるァライ メントと相補分割パターンの転写が可能であり、 十分なメンプレン強度を有する マスクおよびその製造方法を提供することを目的とする。
また、 本発明は、 リソグラフィー工程におけるァライメント精度を向上させ、 微細パターン 高精度な転写を可能とする半導体装置の製造方法を提供すること を目的とする。
上記の目的を達成するため、 本発明のマスクは、 支持枠と、 前記支持枠より薄 く形成され、 前記支持枠で囲まれた薄膜と、 前記薄膜上の 1点である基準点を通 り、 第 1の方向に延びる第 1の直線と、 前記基準点で前記第 1の直線と直交し、 第 2の方向に延びる第 2の直線を含む複数の線によつて前記薄膜が複数の小領域 に分割されたうちの一つである第 1の小領域と、 前記第 1の小領域と第 1の方向 において隣接する第 2の小領域と、 前記第 1の小領域と第 2の方向において隣接 する第 3の小領域と、 前記第 2の小領域と第 2の方向において隣接し、 前記第 3 の小領域と第 1の方向において隣接する第 4の小領域と、 前記第 1の小領域上で 第 2の方向に延在し、 一端が第 3群の梁の一つに接続して前記薄膜を捕強する少 なくとも一つの梁からなる第 1群の梁であって、 第 2の直線に接する梁を含む前 記第 1群の梁と、 前記第 2の小領域上で第 1の方向に延在し、 一端が前記第 1群 の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からなる第 2群の 梁であって、 第 1の直線に接する梁を含む前記第 2群の粱と、 前記第 3の小領域 上で第 1の方向に延在し、 一端が第 4群の梁の一つに接続して前記薄膜を補強す る少なくとも一つの梁からなる前記第 3群の梁であって、 第 1の直線に接する梁 を含む前記第 3群の梁と、 前記第 4の小領域上で第 2の方向に延在し、 一端が前 記第 2群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からなる 前記第 4群の梁であって、 第 2の直線に接する梁を含む前記第 4群の梁と、 前記 第 1の小領域内の前記梁以外の部分の一部に形成された第 1の開口部と、 前記第 2から第 4の小領域のうちの少なくとも一つの小領域内の前記梁以外の部分の一 部に形成された第 2の開口部とを有することを特徴とする。
好適には、 前記第 1の開口部と前記第 2の開口部は相補的にパターンを構成す る。 好適には、 各小領域内において、 前記梁は互いに等間隔に形成され、 前記第 1から第 4の小領域は形状おょぴ大きさが互いに等しい正方形または矩形である。 また、 好適には、 前記第 1から第 4群の梁のうちの少なくとも一つの群の粱は、 他端が前記支持枠と接続するように形成されている。 好適には、 前記第 1および 第 2の開口部は荷電粒子線が透過する孔である。 好適には、 前記第 1から第 4の 小領域は第 1の直線に平行な少なくとも 1本の第 1の分割線と、 第 2の直線に平 行な少なくとも 1本の第 2の分割線の少なくとも一方の分割線によって、 形状お よび大きさが等しい複数のチップ転写用領域に分割されている。 好適には、 前記 第 1から第 4の小領域内の前記梁以外の部分の一部、 特に前記基準点から最も遠 い部分に形成された位置合わせマークを有する。
これにより、 T T R方式により感光面とマスクとのァライメントを行ったとき、 梁によってァライメント光が遮られ、 ァライメントが不可能となる問題が解消さ れる。 したがって、 例えば L E E P Lにより、 微細パターンを高精度に転写する ことが可能となる。
また、 上記の目的を達成するため、 本発明のマスクの製造方法は、 薄膜の周囲 に支持枠を形成する工程と、 前記薄膜の一方の面の一部に、 前記薄膜をネ甬強する 梁を形成する工程と、 前記梁以外の部分の前記薄膜に開口部を形成する工程とを 有するマスクの製造方法であって、 前記梁を形成する工程は、 前記薄膜の第 1の 小領域に第 1群の梁を形成し、 前記薄膜の第 2の小領域に第 2群の梁を形成し、 前記薄膜の第 3の小領域に第 3群の梁を形成し、 前記薄膜の第 4の小領域に第 4 群の梁を形成する工程を含み、 前記第 1の小領域は前記薄膜上の 1点である基準 点を通り、 第 1の方向に延びる第 1の直線と、 前記基準点で前記第 1の直線と直 交し、 第 2の方向に延びる第 2の直線を含む複数の線によって前記薄膜が複数の 小領域に分割されたうちの一つの小領域であり、 前記第 2の小領域は前記第 1の 小領域と第 1の方向において隣接する小領域であり、 前記第 3の小領域は前記第 1の小領域と第 2の方向にぉレ、て隣接する小領域であり、 前記第 4の小領域は前 記第 2の小領域と第 2の方向において隣接し、 前記第 3の小領域と第 1の方向に おいて隣接する小領域であり、 前記第 1群の梁は、 前記第 1の小領域上で第 2の 方向に延在し、 一端が前記第 3群の梁の一つに接続して前記薄膜を補強する少な くとも一つの梁からなり、力つ第 2の直線に接する梁を含み、前記第 2群の梁は、 前記第 2の小領域上で第 1の方向に延在し、 一端が前記第 1群の梁の一つに接続 して前記薄膜を補強する少なくとも一つの梁からなり、 かつ第 1の直線に接する 梁を含み、 前記第 3群の梁は、 前記第 3の小領域上で第 1の方向に延在し、 一端 が前記第 4群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁から なり、 力つ第 1の直線に接する梁を含み、 前記第 4群の梁は、 前記第 4の小領域 上で第 2の方向に延在し、 一端が前記第 2群の梁の一つに接続して前記薄膜を補 強する少なくとも一つの梁からなり、 力、つ第 2の直線に接する梁を含み、 前記開 口部を形成する工程は、 前記第 1の小領域内の前記梁以外の部分の一部に第 1の 開口部を形成し、 前記第 2から第 4の小領域のうちの少なくとも一つの小領域内 の前記粱以外の部分の一部に第 2の開口部を形成する工程を含むことを特徴とす る。
これにより、 T T R方式により感光面とマスクとのァライメントを行ったとき、 梁によってァライメント光が遮られなレ、マスクを製造することが可能となる。 本 発明のマスクの製造方法によれば、 微細パターンを高精度に転写できるマスクを 製造することが可能となる。
さらに、 上記の目的を達成するため、 本発明の半導体装置の製造方法は、 支持 枠と、 前記支持枠より薄く形成され、 前記支持枠で囲まれた薄膜と、 前記薄膜上 の 1点である基準点を通り、 第 1の方向に延びる第 1の直線と、 前記基準点で前 記第 1の直線と直交し、 第 2の方向に延びる第 2の直線を含む複数の線によって 前記薄膜が複数の小領域に分割されたうちの一つである第 1の小領域と、 前記第 1の小領域と第 1の方向において隣接する第 2の小領域と、 前記第 1の小領域と 第 2の方向におレヽて隣接する第 3の小領域と、 前記第 2の小領域と第 2の方向に おいて隣接し、前記第 3の小領域と第 1の方向において隣接する第 4の小領域と、 前記第 1の小領域上で第 2の方向に延在し、 一端が第 3群の梁の一つに接続して 前記薄膜を補強する少なくとも一つの梁からなる第 1群の梁であって、 第 2の直 線に接する梁を含む前記第 1群の梁と、 前記第 2の小領域上で第 1の方向に延在 し、 一端が前記第 1群の梁の一つに接続して前記薄膜を補強する少なくとも一つ の梁からなる第 2群の梁であって、 第 1の直線に接する梁を含む前記第 2群の梁 と、 前記第 3の小領域上で第 1の方向に延在し、 一端が第 4群の梁の一つに接続 して前記薄膜を補強する少なくとも一つの梁からなる前記第 3群の梁であって、 第 1の直線に接する梁を含む前記第 3群の梁と、 前記第 4の小領域上で第 2の方 向に延在し、 一端が前記第 2群の梁の一つに接続して前記薄膜を補強する少なく とも一つの梁からなる前記第 4群の梁であって、 第 2の直線に接する梁を含む前 記第 4群の梁と、 前記第 1の小領域内の前記梁以外の部分の一部に形成された第 1の開口部と、 前記第 2から第 4の小領域のうちの少なくとも一つの小領域内の
9 前記梁以外の部分の一部に形成された第 2の開口部とを有するマスクを介して、 感光面に荷電粒子線、 放射線または光線を照射する露光工程であって、 前記第 1 の小領域を前記感光面の所定箇所に重ねて第 1の露光を行い、 前記第 1の開口部 を前記所定箇所内に転写する第 1の露光工程と、 前記第 2の開口部を含む小領域 の一つを前記所定箇所に重ねて第 2の露光を行い、 前記第 2の開口部を前記所定 箇所内に転写する第 2の露光工程とを有することを特徴とする。
好適には、 前記マスクは前記第 1から第 4の小領域内の前記梁以外の部分の一 部にそれぞれマスク側位置合わせマークを有し、 前記第 1の露光工程の前に、 前 記感光面または前記感光面下部に、 前記マスクを介して検出できるウェハー側位 置合わせマークを予め形成する工程をさらに有し、 各露光工程の前に、 第 1の方 向に延在する前記梁を含む小領域に、 第 1の方向で光を照射し、 前記マスク側位 置合わせマークで反射される光と、 前記感光面側位置合わせマークで反射される 光の位置を検出して、 前記マスクと前記感光面の位置合わせを行う工程と、 第 2 の方向に延在する前記梁を含む小領域に、 第 2の方向で光を照射し、 前記マスク 側位置合わせマークで反射される光と、 前記感光面側位置合わせマークで反射さ れる光の位置を検出して、 前記マスクと前記感光面の位置合わせを行う工程の少 なくとも一方を有する。 好適には、 前記位置合わせを前記露光と同時に並行して 行う。
これにより、 リソグラフィー工程において、 T T R方式による感光面とマスク とのァライメントが可能となる。 本発明によれば、 マスクの梁により、 ァライメ ント光が遮られないため、 高精度にァライメントを行うことができる。 図面の簡単な説明
図 1は従来のマスクの斜視図である。
図 2はマスクのメンプレンを複数の小領域に分割する例である。 . 図 3はマスクのグリツド配置の一例を示す図である。 図 4は T T Rァライメント方式を示す概略図である。
図 5はァライメント光学系の配置例を示す平面図である。
図 6は従来のマスクでァライメントを行う場合の模式図である。
図 7は本発明のマスクの上面図である。
図 8は図 7の a— a ' における断面図である。
図 9 Aは図 7のメンプレン 3部分の拡大図であり、 図 9 Bおよぴ図 9 Cはマス ク側ァライメントマークの例を示す図である。
図 1 0はメンブレンサイズとメンブレンの最大曲げモーメントとの関係を計算 した結果を示す。
図 1 1は本発明のマスクでァライメントを行う場合の模式図である。
図 1 2は本発明の半導体装置の製造方法を示すフローチャートである。
図 1 3は本発明のマスクの上面図である。
図 1 4は本発明のマスクの小領域の配置例を示す上面図である。
図 1 5は本発明のマスクの小領域の配置例を示す上面図である。
図 1 6は本発明のマスクの小領域の配置例を示す上面図である。
図 1 7は本発明のマスクが適用される電子線露光装置の概略図である。
図 1 8は本発明のマスクが適用される他の電子線露光装置の概略図である。 発明を実施するための最良の形態
以下に、 本発明のマスクおよびその製造方法と半導体装置の製造方法の実施の 形態について、 図面を参照して説明する。
図 7は本実施形態のマスクの上面図である。 本実施形態のマスクは L E E P L に好適に用いられる。 図 7に示すように、 ステンシルマスク 1は例えばシリコン ウェハー 2を用いて形成され、 シリコンウェハー 2の中央部にメンプレン 3が形 成される。 ステンシルマスクとは、 メンブレンを貫通するような孔が形成された マスクをいう。 ステンシルマスクの孔内部の空間には、 物質が存在しない。 メンブレン 3周囲のシリコンウェハー 2はメンブレン 3の強度を補強する支持 枠として用いられる。 メンプレン 3は周囲のシリコンウェハー 2と一体ィヒしたグ リツド (梁) 4と、 グリッド 4で囲まれたパターン形成領域 5とを含む。 グリツ ド 4はメンブレン 3上に棒状または線状で形成された突起部分であり、 グリツド 4が形成された部分ではメンプレン 3が実質的に厚くなる。 これにより、 メンブ レン 3が補強され、 メンプレン 3の自重による撓みが防止される。 グリッド 4の 材質は必ずしも支持枠と同じである必要はないが、 シリコンウェハー 2にドライ エッチングを行うことにより、 支持枠とダリッド 4を同一の工程で簡便に形成で き、 この場合、 これらの材質が同一となる。
図 8は図 7の a— a ' における断面図である。 図 8に示すように、 グリッド 4 で囲まれたメンブレン 3のパターン形成領域には、 デバイスパターンに対応した 孔 6が形成される。 また、 パターン形成領域の一部には、 マスク側ァライメント マークが形成される。
図 7および図 8に示す本実施形態のステンシルマスクは、 例えばシリコンゥェ ハー 2上にシリコン酸ィ匕膜 7を介してシリコン層 (メンプレン 3 ) が形成された S O Iウェハーを用いて形成される。 シリコンウェハー 2をメンブレン 3の裏面 側からエッチングして、 グリッド 4が形成される。 シリコン酸化膜 7はシリコン ウェハー 2のエッチングでエッチングストッパー層として用いられる。 孔 6はメ ンブレン 3にエッチングを行って形成される。 また、 上記以外の方法でステンシ ルマスクを形成することも可能である。
本実施形態のステンシルマスクは、 次の 3条件を満たす。 第 1の条件は、 メン プレンがグリッドにより補強されていることである。 第 2の条件は、 相補分割さ れたパターンをチップサイズの整数倍のステップ .アンド. リピート露光で効率 よく露光できることである。 第 3の条件は、 メンプレンを通してウェハー上のァ ライメントマークを検出するァライメント光学系の光路がダリッドと干渉しない ことである。 /12689 前述した図 1に示すようなマスク構造の場合、 第 1の条件は満たされる。 しか しながら、 図 1に示す構造で図 2に示すようにメンプレンを 4つの小領域に分割 した場合、 グリッドの形成位置が 4つの小領域で重なり合う。 したがって、 4つ の小領域 A〜Dに相補分割パターンを形成できず、 第 2の条件が満たされない。 また、 図 6に示したように、 第 3の条件も満たされない。
図 3に示すようなマスク構造とした場合は、 第 1の条件と第 2の条件が満たさ れる。 しかしながら、 図 6に示すように、 第 3の条件が満たされない。
図 9 Aに、 本実施形態のステンシルマスクにおけるグリッドの配置を拡大して 示す。 図 9 Aの斜線部分は図 7のパターン形成領域 5を示し、 パターン形成領域 5で挟まれた部分がグリツド 4を示す。 露光領域は X軸おょぴ y軸により 4つの 小領域 A〜Dに分割され、 対角線上にある小領域 A、 Dでは原点 Oに対して点対 称にグリッド 4が配置される。 これらの小領域 A、 Dのグリッド 4は X方向 (第 1の方向) に延在する。 同様に、 小領域 B、 Cでは原点 Oに対して点対称にダリ ッド 4が配置される。 これらの小領域 B、 Cのグリッド 4は y方向 (第 2の方向) に延在する。
マスクを 4つの小領域に分割した理由は、 以下の通りである。 グリッドが存在 しないマスクは、 メンプレンの自重による橈みが大きく、 これによりパターンが 変位するため、 マスクとしての使用が難しい。 そこで、 メンブレン上にグリッド を形成する必要が生じるが、 ダリッドを形成した場合、 本来、 グリッドの部分に 配置されていたパターンを形成するための領域を、 マスク上の他の位置に確保す る必要が生じる。 これにより、 マスク上に少なくとも 2つの領域が必要となる。 さらに、 ステンシルマスクでは相捕分割が前提となり、 前述したように、' 1つ のパターンにっき 2つ以上の領域が必要となる。 すなわち、 ダリッドを有するス テンシノレマスクでは、グリッドと重なるパターンを形成するための領域の確保と、 相補分割の必要性の観点から、 少なくとも 2 X 2 = 4個の小領域が必要となる。 したがって、 本実施形態のステンシルマスクは 4つの小領域に分割される。 マスクを 4つの小領域に分割し、 これらの小領域で X方向または y方向にグリ ッド 4を酉 B置するのは、 T T R方式によるァライメントでァライメント光がダリ ッド 4で遮られる問題を解消するためだけでなく、 ダリッド 4の配置を均等とし て、 マスク全体での歪みを抑えるためでもある。
また、 各小領域内において、 グリッド 4がー方向のみに延在し、 ストライプ状 の酉己置となることから、 例えば図 3に示すように、 グリッドがメッシュ状に酉己置 され、 かつメッシュの位置が 4つの小領域で互いにずれるような場合と比較する と、 ダリッド 4とそれ以外の領域 (パターン形成領域 5 ) がより単純に分割され る。
図 9 Aに示すように、 各小領域ではグリッド 4と帯状のパターン形成領域 5が 交互に並び、 グリッド 4の本数とパターン形成領域 5の本数の合計 (小領域 A、 Dでは N、 小領域 B、 Cでは M) は偶数である。 図 9 Aの Xと Yで決定される各 小領域のサイズは、 小領域 Aに示したチップ転写用領域 Acのサイズの整数倍と なっている。 すなわち、 各小領域は 1個または複数個のチップ転写用領域 Acを 含む。
各小領域には、 露光領城の 4隅に対応する部分にマスク側ァライメントマーク 8が設けられる。 図 9 Bおよぴ図 9 Cは、 マスク側ァライメントマーク 8の例で ある力 マスク側ァライメントマーク 8の形状はこれらに限定されない。 また、 マスク側ァライメントマーク 8はメンプレンを貫通する開口部であっても、 ある いはメンプレンの表面のみに形成された凹部であっても、 いずれでもよレ、。 ダリッド 4の幅とパターン形成領域 5の幅は同じである必要はないが、 その合 計がチップ転写用領域 Acの 1辺の長さの整数分の 1であり、 かつグリッド 4の 幅がメンプレンを支持するのに十分である必要がある。 露光領域の 4隅にはァラ ィメント光学系 Χι、 Χ2、 Υι、 Υ2が配置される。
また、 X方向に延びるグリッド 4 (小領域 B、 Cのグリッド 4 ) の幅と、 y方 向に延びるグリッド 4 (小領域 A、 Dのグリッド 4 ) の幅は同じである必要はな レヽ。 同様に、 x方向に延びるパターン形成領域 5 (小領域 B、 Cのパターン形成 領域 5 ) の幅と、 y方向に延びるパターン形成領域 5 (小領域 A、 Dのパターン 形成領域 5 ) の幅は同じである必要はない。
図 1あるいは図 3に示すマスクと異なり、 本実施形態のステンシルマスクでは グリッドで囲まれた部分のメンプレンの形状が長方形である。 この構造は、 一見 すると強度的に不利という印象を受けやすいが、 誤りである。 本実施形態のグリ ッド構造は、 「矩形メンブレンにかかる最大曲げモーメントは短辺の 2乗に比例 する」 という材料力学的理論に基づいている。
周辺を固定されたメンブレンに加わる曲げモーメントは、 長辺の中点で最大値 M= c ( b / a ) X a 2をとる。 ここで、 aは矩形の短辺の長さであり、 bは矩 形の長辺の長さである。 比例係数 cは比 b Z aの関数である力 比 b Z aに対す る依存性は弱いため、 定数とみなせる。 これらは、 材料力学の著名な教科書であ る heory of Plates and Shells (S. P. Timishenko and S. Womwsky-Krieger)等 に記載されている。
この理論に基づき、 正方形メンブレンの辺の長さ b (= a ) を変化させた場合 の最大曲げモーメント、 および一辺の長さ aを 2 mmに固定して他辺の長さ bを 変化させた場合の最大曲げモーメントを計算した。 計算結果を図 1 0に示す。 図 1 0に示すように、 正方-形メンブレンの場合、 サイズが増大するとともに、 メン プレンにかかる負荷は急激に増大する。
一方、 長方形メンブレンの場合、 一辺が小さい限り、 長辺を大きくしてもメン ブレンにかかる負荷は一定の値で飽和する。 以上のように、 短辺の長さが aの長 方形メンブレンの力学的強度は、 長辺の長さ bに関わらず、 一辺の長さ aの正方 形メンブレンの力学的強度とほぼ同等である。 したがって、 本実施形態のマスク によれば、 前述した第 1の条件が満たされる。
本実施形態のステンシルマスクを露光に用いる場合、 グリッド直下の領域を露 光できない。 図 9 Aにおいて、 小領域 A、 Dの y軸に平行なストライプと、 小領 域 B、 Cの x軸に平行なストライプとを重ね合わせると、 MXN個のブロックが 得られる。図 9 Aの例では、 M=N=8である。 MXNブロックを M行 XN列 (= 8行 X 8歹 の表に対応させ、 各ブロックでどの小領域が露光されるか (すなわ ち、 どの小領域にパターンを形成できる力) をまとめると、 表 2のようになる。
表 2
Figure imgf000019_0001
本実施形態 ( ッド配置によれば、 表 2に示すように、 各ブロックで 2つの小領域にパターンを形成できる。 したがって、 チップの任意 の位置に対して 2つの小領域を対応させることができる。 相補分割したパターン を同一のマスク上の 4つの小領域のうち、 露光される 2つの小領域に振り分けて 形成する。 4つの小領域を重ね合わせる多重露光により、 ドーナツ状のパターン を含む任意のデバイスパターンをウェハーに転写できる。 すなわち、 本実施形態 のステンシルマスクによれば、 前述した第 2の条件が満たされる。
各小領域のァライメント光学系の方向は、 その小領域内のダリッド 4の長手方 向と平行になっている。 したがって、 図 1 1の断面図に示すように、 ァライメン ト光学系の光路はダリッド 4と干渉しない。 図 1 1は、 ダリッド 4で囲まれたパ ターン形成領域の一つを示す断面図である。
図 1 1に示すように、 マスク法線方向 zから測ったァライメント光 Lの検出角 度 Θが大きくなつた場合にも、 図 9に示す光学系の配置によれば、 ァライメント 光し (マスク側ァライメントマーク 8からの反射光) はグリッド 4によって遮ら れない。 したがって、 T T R方式によるァライメントを高精度に行うことができ る。
本実施形態の半導体装置の製造方法は、 本実施形態のステンシルマスクを用い たリソグラフィ一工程を含む。 このリソグラフィー工程において、 ウエハーステ 一ジを図 9に示す Xあるいは Yずつ移動させ、 移動させる毎に露光を繰り返す。 例えば、 第 1の露光により小領域 A〜Dのパターンをウェハーに露光した後、 ゥ ェハーステージを小領域の X軸方向の長さ (X) だけ移動させる。 この状態で第 2の露光により小領域 A〜Dのパターンをウェハーに露光すると、 第 1の露光で 小領域 Aのパターンが露光された部分に、 小領域 Bのパターンが露光される。 ま た、 第 1の露光で小領域 Cのパターンが露光された部分に、 小領域 Dのパターン が露光される。
'第 2の露光を行った後、 ウェハーステージを例えば小領域の y軸方向の長さ (Y) だけ移動させる。 この状態で第 3の露光により小領域 A〜Dのパターンを ウェハーに露光すると、 第 1の露光で小領域 Cのパターンが露光され、 第 2の露 光で小領域 Dのパターンが露光された部分に、小領域 Bのパターンが露光される。 この部分には、 ウェハーをさらに一 Xだけ移動させて第 4の露光を行うことによ り、 小領域 Aのパターンが露光される。 すなわち、 第 1〜第 4の露光により、 小 領域 A〜Dのパターンがすべて露光される。
実際の半導体装置の製造においては、 ウェハー上に多数のチップがマトリタス 状に配置される。 したがって、 上記のように X、 Υ、 一Xの順にウェハーステー ジを移動させるかわりに、 一方向 (例えば X方向) に Xずつウェハーステージを 端から端まで移動させた後、 y方向に Υだけウェハーステージを移動させ、 再び X方向に一 Xずつウェハーステージを端から端まで移動させてもよい。
ウェハーステージの移動経路は、 ウェハーステージの移動のための所要時間が 少なくなるように、 適宜選択できる。 なお、 上記のように、 ウェハーを移動させ る毎に小領域 A〜Dのパターンを露光すると、 ウェハー上で最も外側に配置され るチップには、 すべての小領域のパターンを重ねて露光することはできず、 1つ または 2つの小領域のパターンのみ露光される。 これらのチップは排除すればよ レ、。
以上のように、 4つの小領域 A〜Dに形成された相補分割パターンが多重露光 される。 また、 一つの小領域に含まれるチップ転写用領域 Acの数と同数のチッ プに効率よくデバイスパターンを転写できる。 本実施形態のステンシルマスクに よれば、 前述した第 3の条件が満たされる。
図 1 2は、 本実施形態の半導体装置の製造方法を示すフローチャートである。 図 1 2に示すように、 ステップ 1 ( S T 1 ) では、 第 1の露光により第 1の小領 域のパターンを露光する。 第 1の小領域は、 マスク上の 4つの小領域のうちの一 つとする。 なお、 図 1 2のフローチャートは、 ウェハー上に塗布されたレジスト のある特定の箇所に施される処理を示したものであり、 第 1の露光では、 第 1〜 第 4の小領域のパターンがすべてウェハー上の感光面であるレジストに露光され る。
ステップ 2 (ST 2) では、 第 2の露光により第 2の小領域のパターンを露光 する。 第 2の小領域は、 第 1の小領域以外の 3つの小領域のうちの一つとする。 なお、 第 1の露光と同様に、 第 2の露光でも第 1〜第 4の小領域のパターンがす ベてゥヱハー上のレジストに露光される。
ステップ 3 (ST3) では、 第 3の露光により第 3の小領域のパターンを露光 する。 第 3の小領域は、 第 1および第 2の小領域以外の 2つの小領域のうちの一 方とする。 なお、 第 1およぴ第 2の露光と同様に、 第 3の露光でも第 1〜第 4の 小領域のパターンがすべてウェハー上のレジストに露光される。
ステップ 4 (ST4) では、 第 4の露光により第 4の小領域のパターンを露光 する。 第 4の小領域は、 第 1〜第 3の小領域以外の残りの小領域である。 なお、 第 1〜第 3の露光と同様に、 第 4の露光でも第 1〜第 4の小領域のパターンがす ベてウェハー上のレジストに露光される。
ステップ 5 (ST5) では、 レジストの現像を行う。 これにより、 相補分割を 行う前のパターンが復元されて、 レジストに転写される。
上記の本実施形態の半導体装置の製造方法によれば、 小領域ごとのパターン転 写を効率よく行うことができ、 マスクの歪みを抑えながら、 高いスループットで 露光を行うことができる。
ストライプ状のメンプレンは、 例えば、 特開 2000— 91227号公報記載 の SCALPEL用マスクに形成される。 このマスクにおいては、 電子線等の露 光用の荷電粒子ビームを走査するとき、 ダリッドでビームをスキップさせる回数 を減らす目的で、メンプレンが矩形にされる。メンプレンのストライプの方向は、 荷電粒子ビームの走查方向と平行である。
本実施形態のマスクは、 上記の特開 2000— 91227号公報記載のマスク とは異なる目的でメンプレンが矩形にされる。例えば、本実施形態のマスクでは、 ダリッドの高さに応じてァライメント光の検出角度の許容範囲が変動する。 した JP02/12689 がって、 それに応じて矩形のメンプレンの長辺の長さも適宜決定される。
それに対し、 上記の公報に記載された S C A L P E L用マスクでは、 そのよう な条件は考慮されない。 また、 本実施形態のマスクの小領域 A〜Dのような、 相 補分割パターンを形成するためのマスク領域の分割も行われなレ、。
本実施形態のマスクによれば、 ダリッド 4がァライメント光と干渉しないこと 力^、 光学系を設計する上での自由度が高くなる。 したがって、 開口数 NAの大 きな光学系を用いて、 信号強度をより高くすることも可能である。 図 1に示すよ うに、ダリッド 1 1が正方形のメッシュ状に形成された従来のマスク構造の場合、 ァライメント光とグリッド 1 1との干渉を避けるには光学系を変更する力、 メン プレンを拡大する必要がある。
し力 しながら、 正方形のメンプレンの面積を拡大すると、 図 1 0に示したよう に、 マスク強度が著しく低下する。 また、 光学系の変更も困難である。 本実施形 態のステンシルマスクによれば、 光学系の変更が不要であり、 マスク強度も低下 しない。
図 1 3は、 グリッドが各小領域にお!/、て単数である場合のマスクの上面図であ る。 図 1 3のマスク 1においても、 マスクの中心で直交する直線 (不図示) によ つてメンプレン 3が 4つの小領域に分割されている。 2つの小領域が隣接する境 界部分では、 境界に沿って延びるグリッド 4が、 一方の小領域内に形成される。 これにより、 すべてのグリッド 4が互いに接続する。 各小領域に形成されるグリ ッドの数は、 図 7に示すように複数であっても、 図 1 3に示すように単数であつ ても、 いずれでもよい。
また、 各小領域内のグリッドの数が複数の場合と単数の場合のレ、ずれも、 各小 領域の大きさは必ずしも同一でなくてもよい。 各小領域のうち、 ウェハーの同一 の箇所に重ねて転写される領域内において、 その領域内のすべての点が少なくと も 2つの小領域でパターン形成領域に含まれる限り、 各小領域の大きさや形状は 異なっていてもよい。 但し、 マスク全体の歪みを少なくするという観点からは、 P 画 2/12689
図 1あるいは図 1 3に示すように、 各小領域を同一の大きさとし、 対角線上の小 領域に点対称にグリッドを形成することが望ましい。
相補分割されたパターンを複数の相補マスクに形成し、 相補マスクを用いた多 重露光により相補的にパターンを転写する場合、 露光装置に取り付けた相補マス ' クを交換する必要がある。 ここで、 相捕マスクとは、 ある領域のパターンを分割 したパターンのうちの一部であって、互いに異なるパターン(相ネ 分割パターン) が形成された複数のマスクをいう。各相補マスクの特定の領域を、露光対象物(通 常はゥ; nハー) の同一の箇所に重ねて露光することにより、 分割前のパターンが 露光対象物に復元されて転写される。
それに対し、 本実施形態のステンシルマスクによれば、 同一のマスク内の異な る小領域に相補分割パターンが形成される。 したがって、 相補分割パターンを露 光する際、 露光装置に取り付けたマスクの交換は不要であり、 ウェハーステージ を移動させるのみでチップに多重露光を行うことができる。 したがって、 異なる マスクに相補分割パターンを形成する場合に比較して、 露光のスループットを大 幅に向上させることができる。
また、 本実施形態のステンシルマスクに形成される小領域の数は 4個に限定さ れない。 例えば、 図 1 4に示すように、 メンプレンを 1 6個の小領域に分割した り、 図 1 5に示すように、 メンプレンを 9個の小領域に分割したり、 図 1 6に示 すように、 メンプレンを 6個に分割したりしてもよレ、。
メンブレンを 4個以外の小領域に分割する場合も、 隣接する小領域同士では、 梁が延在する方向を互いに直交させる。 小領域の数を 4個よりも多くした場合、 増加した分の小領域には、 4つの小領域 A〜Dと同様の相補分割パターンを形成 しても、 他の相補分割パターンを形成しても、 相補分割パターン以外の露光用パ ターンを形成しても、 いずれでもよい。
上記の本発明の実施形態のマスクおよび半導体装置の製造方法によれば、 T T R方式によりァライメントを行ったとき、 ァライメント光がダリッドによって遮 断されな!/、。したがつて、ゥェハーとマスクを近接させる L E E P Lにおレ、ても、 高精度にァライメントを行うことが可能となる。 また、 本発明の実施形態のマス クの製造方法によれば、 TTR方式によるァライメントと相捕分割パターンの転 写の両方に適したマスクを製造することが可能となる。
図 17は、 LEEPLに用いられる露光装置の概略図であり、 電子線の投影光 学系を示す。 本実施形態のステンシルマスクは、 図 17に示すような露光装置に よる電子線露光に好適に用いることができる。
図 17の露光装置 1 11は、 低加速の電子線 112を生成する電子銃 113の 他、 アパーチャ一 1 14、 コンデンサレンズ 1 15、 1対のメインデフレクタ一 116、 1 1 7および 1対の微調整用デフレクタ一 1 18、 119を有する。 アパーチャ一 114は電子線 1 12を制限する。 コンデンサレンズ 1 15は電 子線 112を平行なビームにする。 コンデンサレンズ 115により集光される電 子線 1 12の断面形状は通常、 円形であるが、 他の断面形状であってもよい。 メ インデフレクタ一 1 16、 117および微調整用デフレクタ一 118、 1 19は 偏向コイルであり、 メインデフレクタ一 116、 117は電子線 1 12がステン シルマスク 120の表面に対して基本的に垂直に入射するように、 電子線 112 を偏向させる。
微調整用デフレクター 118、 1 19は電子線 112がステンシルマスク 12 0の表面に対して垂直に、 または垂直方向からわず力に傾いて入射するように、 電子線 112を偏向させる。 電子線 112の入射角は、 ステンシルマスク 120 上のパターン位置等に応じて最適化するが、 電子線 112の入射角は最大でも 1 Omr a d程度であり、 電子線 112はステンシルマスク 120にほぼ垂直に入 射する。
図 17の電子線 112 a〜cは、ステンシルマスクを走査する電子線 112が、 ステンシルマスク上の各位置にほぼ垂直に入射する様子を示し、 電子線 1 12 a 〜 cがステンシルマスク 120に同時に入射することを示すものではない。 電子 線 1 1 2の走査はラスタ走査とベクタ走査のいずれも可能である。
図 1 7において、 ステンシルマスク 1 2 0の孔 1 2 1部分を透過した電子線に より、 ウェハ 1 2 2上のレジスト 1 2 3が露光される。 L E E P Lには等倍マス クが用いられ、 ステンシルマスク 1 2 0とウエノ、 1 2 2は近接して配置される。 上記の露光装置 1 1 1で電子線露光を行う際に、 ステンシルマスク 1 2 0とし て本実施形態のステンシルマスクを用いる。本実施形態のステンシルマスクでは、 メンブレンがダリッドによってネ甫強されていることから、 メンブレンのたわみが P方止され、 電子線露光での転写パターンの位置ずれが低減される。 また、 ウェハ 一を移動させることにより、 ステンシルマスク 1 2 0を交換せずに、 相補分割パ ターンを重ね合わせて露光できる。 , 上記の実施形態に示したグリッド配置を有するステンシルマスクを、 L E E P L以外の電子線露光装置、 例えば図 1 8に示す電子線露光装置に適用することも できる。 図 1 8に示す投影光学系によれば、 マスク 2 0 1のパターンが電子線を 用いてウェハー等の試料 2 0 2に、 所定の倍率で縮小転写される。 電子線の軌道 はコンデンサレンズ 2 0 3、 第 1投影レンズ 2 0 4、 第 2投影レンズ 2 0 5、 ク ロスオーバアパーチャ 2 0 6、 試科下レンズ 2 0 7および複数の偏向器 2 0 8 a 〜2 0 8 iによって制御される。
図 1 8に示す投影光学系では、 マスク 2 0 1を透過した電子線が、 クロスォー パアパーチャ 2 0 6を通過して試料 2 0 2に垂直に入射するように、 複数の偏向 器 2 0 8から偏向磁界を発生させる。 上記の投影光学系を有する電子線露光装置 以外に、 ィオンビーム等の荷電粒子ビームを用いる露光装置に本実施形態のマス クを適用することもできる。 また、 X線や放射線あるいは光線を用いる露光装置 に本実施形態のマスクを適用することもできる。
本発明のマスクおよびその製造方法と半導体装置の製造方法の実施形態は、 上 記の説明に限定されない。 例えば、 マスクはグリッドがストライプ状に形成され ていればよく、 マスクの材料や構成は適宜変更できる。 具体的には、 メンプレン にチャージアップを防止するための導電層を設けたり、 上記以外の方法でマスク を作製したりしてもよい。 また、 本実施形態のステンシルマスクは、 リソグラフ ィー以外の半導体装置製造プロセス、 例えばイオン注入等にも用いることができ る。 その他、 本発明の要旨を逸脱しない範囲で、 種々の変更が可能である。 本発明のマスクによれば、 T T R方式によるァライメントと相補分割パタ一ン の転写が可能であり、十分なメンプレン強度も得られる。
本発明のマスクの製造方法によれば、 T T R方式によるァライメントと相捕分 割パターンの転写が可能であり、 十分なメンブレン強度を有するマスクを製造で きる。
本発明の半導体装置の製造方法によれば、 リソグラフィー工程におけるァライ メント精度が向上し、 微細パターンの高精度な転写が可能となる。

Claims

請 求 の 範 囲
1 . 支持枠と、
前記支持枠より薄く形成され、 前記支持枠で囲まれた薄膜と、 前記薄膜上の 1点である基準点を通り、 第 1の方向に延びる第 1の直!! と、 前記基準点で前記第 1の直線と直交し、 第 2の方向に延びる第 2の直線を含 む複数の線によって前記薄膜が複数の小領域に分割されたうちの一つである第 1 の小領域と、
前記第 1の小領域と第 1の方向において隣接する第 2の小領域と、 前記第 1の小領域と第 2の方向において隣接する第 3の小領域と、 前記第 2の小領域と第 2の方向において隣接し、 前記第 3の小領域と第 1の方向において隣接する第 4の小領域と、
前記第 1の小領域上で第 2の方向に延在し、 一端が第 3群の梁の一つに 接続して前記薄膜を捕強する少なくとも一つの梁からなる第 1群の梁であって、 第 2の直線に接する梁を含む前記第 1群の梁と、
前記第 2の小領域上で第 1の方向に延在し、 一端が前記第 1群の梁の一 つに接続して前記薄膜を補強する少なくとも一つの梁からなる第 2群の梁であつ て、 第 1の直線に接する梁を含む前記第 2群の梁と、
前記第 3の小領域上で第 1の方向に延在し、 一端が第 4群の梁の一つに 接続して前記薄膜を補強する少なくとも一つの梁からなる前記第 3群の梁であつ て、 第 1の直線に接する梁を含む前記第 3群の梁と、
前記第 4の小領域上で第 2の方向に延在し、 一端が前記第 2群の梁の一 つに接続して俞記薄膜を補強する少なくとも一つの梁からなる前記第 4群の梁で あって、 第 2の直線に接する梁を含む前記第 4群の梁と、
前記第 1の小領域内の前記梁以外の部分の一部に形成された第 1の開 口部と、 前記第 2から第 4の小領域のうちの少なくとも一つの小領域内の前記 梁以外の部分の一部に形成された第 2の開口部とを有する
マスク。
2 . 前記第 1の開口部と前記第 2の開口部は相補的にパターンを構成する 請求項 1記載のマスク。
3 . 前記第 1から第 4の小領域ごとに、 前記梁は互いに等間隔に形成されて いる
請求項 1記載のマスク。
4 . 前記第 3群の梁の互!/、の間隔は前記第 2群の梁の互レ、の間隔と等しい 請求項 3記載のマスク。
5 . 前記第 4群の梁の互いの間隔は前記第 1群の梁の互いの間隔と等しい 請求項 4記載のマスク。
6 . 前記第 1力 ら第 4の小領域は形状おょぴ大きさが互レ、に等し!/、正方形ま たは矩形である
請求項 1記載のマスク。
7 . 前記第 1から第 4群の梁のうちの少なくとも一つの群の梁は、 他端が前 記支持枠と接続するように形成されている
請求項 1記載のマスク。
8 . 前記第 1および第 2の開口部は荷電粒子線が透過する孔である
請求項 1記載のマスク。
9 . 前記第 1から第 4の小領域は第 1の直線に平行な少なくとも 1本の第 1 の分割線と、 第 2の直線に平行な少なくとも 1本の第 2の分割線の少なくとも一 方の分割線によって、 形状および大きさが等しい複数のチップ転写用領域に分割 されている
請求項 1記載のマスク。
1 0 . 前記第 1力ゝら第 4の小領域内の前記梁以外の部分の一部に形成された位 置合わせマークを有する
請求項 1記載のマスク。
1 1 . 前記位置合わせマークは各小領域内で、 前記基準点から最も遠い部分に 形成されている
' 請求項 1 0記載のマスク。
1 2. 薄膜の周囲に支持枠を形成する工程と、
前記薄膜の一方の面の一部に、 前記薄膜を捕強する梁を形成する工程と、 前記梁以外の部分の前記薄膜に開口部を形成する工程とを有するマス クの製造方法であって、
前記梁を形成する工程は、 前記薄膜の第 1の小領域に第 1群の梁を形成 し、 前記薄膜の第 2の小領域に第 2群の梁を形成し、 前記薄膜の第 3の小領域に 第 3群の梁を形成し、 前記薄膜の第 4の小領域に第 4群の梁を形成する工程を含 み、
前記第 1の小領域は前記薄膜上の 1点である基準点を通り、 第 1の方向 に延びる第 1の直線と、 前記基準点で前記第 1の直線と直交し、 第 2の方向に延 びる第 2の直線を含む複数の線によって前記薄膜が複数の小領域に分割されたう ちの一つの小領域であり、
前記第 2の小領域は前記第 1の小領域と第 1の方向において隣接する 小領域であり、
前記第 3の小領域は前記第 1の小領域と第 2の方向において隣接する 小領域であり、
前記第 4の小領域は前記第 2の小領域と第 2の方向において隣接し、 前 記第 3の小領域と第 1の方向において隣接する小領域であり、
前記第 1群の梁は、 前記第 1の小領域上で第 2の方向に延在し、 一端が 前記第 3群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からな り、 力つ第 2の直線に接する梁を含み、 前記第 2群の梁は、 前記第 2の小領域上で第 1の方向に延在し、 一端が 前記第 1群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からな り、 かつ第 1の直線に接する梁を含み、
前記第 3群の梁は、 前記第 3の小領域上で第 1の方向に延在し、 一端が 前記第 4群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からな り、 かつ第 1の直線に接する梁を含み、
前記第 4群の梁は、 前記第 4の小領域上で第 2の方向に延在し、 一端が 前記第 2群の梁の一つに接続して前記薄膜を補強する少なくとも一つの梁からな り、 かつ第 2の直線に接する梁を含み、
前記開口部を形成する工程は、 前記第 1の小領域内の前記梁以外の部分 の一部に第 1の開口部を形成し、 前記第 2力ら第 4の小領域のうちの少なくとも —つの小領域内の前記梁以外の部分の一部に第 2の開口部を形成する工程を含む マスクの製造方法。
1 3 . マスクを介して感光面に荷電粒子線、 放射線または光線を照射する露光 工程を含む半導体装置の製造方法であって、
支持枠と、
前記支持枠より薄く形成され、 前記支持枠で囲まれた薄膜と、 前記薄膜上の 1点である基準点を通り、 第 1の方向に延びる第 1の直線 と、 前記基準点で前記第 1の直線と直交し、 第 2の方向に延びる第 2の直線を含 む複数の線によって前記薄膜が複数の小領域に分割されたうちの一つである第 1 の小領域と、
前記第 1の小領域と第 1の方向において隣接する第 2の小領域と、 前記第 1の小領域と第 2の方向において隣接する第 3の小領域と、 前記第 2の小領域と第 2の方向において隣接し、 前記第 3の小領域と第 1の方向において隣接する第 4の小領域と、
前記第 1の小領域上で第 2の方向に延在し、 一端が第 3群の梁の一つに 接続して前記薄膜を補強する少なくとも一つの梁からなる第 1群の梁であって、 第 2の直線に接する梁を含む前記第 1群の梁と、
前記第 2の小領域上で第 1の方向に延在し、 一端が前記第 1群の梁の一 つに接続して前記薄膜を補強する少なくとも一つの梁からなる第 2群の梁であつ て、 第 1の直線に接する梁を含む前記第 2群の梁と、
前記第 3の小領域上で第 1の方向に延在し、 一端が第 4群の梁の一つに 接続して前記薄膜を補強する少なくとも一つの梁からなる前記第 3群の梁であつ て、 第 1の直線に接する梁を含む前記第 3群の梁と、
前記第 4の小領域上で第 2の方向に延在し、 一端が前記第 2群の梁の一 つに接続して前記薄膜を補強する少なくとも一つの梁からなる前記第 4群の梁で あって、 第 2の直線に接する梁を含む前記第 4群の梁と、
前記第 1の小領域内の前記梁以外の部分の一部に形成された第 1の開
P咅 15と、
前記第 2から第 4の小領域のうちの少なくとも一つの小領域内の前記 梁以外の部分の一部に形成された第 2の開口部とを有するマスクを介して、 感光 面に荷電粒子線、 放射線または光線を照射する露光工程であって、 前記第 1の小 領域を前記感光面の所定箇所に重ねて第 1の露光を行い、 前記第 1の開口部を前 記所定箇所内に転写する第 1の露光工程と、
前記第 2の開口部を含む小領域の一つを前記所定箇所に重ねて第 2の 露光を行レヽ、 前記第 2の開口部を前記所定箇所内に転写する第 2の露光工程とを 有する
半導体装置の製造方法。
1 4 . 前記第 1および第 2の露光で前記所定箇所に重ねられていなレ、小領域で あって、 第 3の開口部を有する前記小領域を前記所定箇所に重ねて第 3の露光を 行い、 前記第 3の開口部を前記所定箇所内に転写する第 3の露光工程と、
前記第 1から第 3の露光で前記所定箇所に重ねられていない小領域で あって、 第 4の開口部を有する前記小領域を前記所定箇所に重ねて第 4の露光を 行レ、、 前記第 4の開口部を前記所定箇所内に転写する第 4の露光工程とをさらに 有する
請求項 1 3記載の半導体装置の製造方法。
1 5 · 前記マスクは前記第 1から第 4の小領域内の前記梁以外の部分の一部に それぞれマスク側位置合わせマークを有し、
前記第 1の露光工程の前に、 前記感光面または前記感光面下部に、 前記 マスクを介して検出できるゥェハー側位置合わせマークを予め形成する工程をさ らに有し、
各露光工程の前に、 第 1の方向に延在する前記梁を含む小領域に、 第 1 の方向で光を照射し、 前記マスク側位置合わせマークで反射される光と、 前記感 光面側位置合わせマークで反射される光の位置を検出して、 前記マスクと前記感 光面の位置合わせを行う工程と、
第 2の方向に延在する前記梁を含む小領域に、 第 2の方向で光を照射し、 前記マスク側位置合わせマークで反射される光と、 前記感光面側位置合わせマー クで反射される光の位置を検出して、 前記マスクと前記感光面の位置合わせを行 う工程の少なくとも一方を有する
請求項 1 3記載の半導体装置の製造方法。
1 6 . 前記マスクは前記第 1力 ら第 4の小領域内の前記梁以外の部分の一部に それぞれマスク側位置合わせマークを有し、
前記第 1の露光工程の前に、 前記感光面または前記感光面下部に、 前記 マスクを介して検出できるウェハー側位置合わせマークを予め形成する工程をさ らに有し、
各露光工程の前に、 第 1の方向に延在する前記梁を含む小領域に、 第 1 の方向で光を照射し、 前記マスク側位置合わせマークで反射される光と、 前記感 光面側位置合わせマークで反射される光の位置を検出して、 前記マスクと前記感 光面の位置合わせを行う工程と、
第 2の方向に延在する前記梁を含む小領域に、 第 2の方向で光を照射し、 前記マスク側位置合わせマークで反射される光と、 前記感光面側位置合わせマー クで反射される光の位置を検出して、 前記マスクと前記感光面の位置合わせを行 う工程の少なくとも一方を有する
請求項 1 4記載の半導体装置の製造方法。
1 7 . 前記位置合わせマークは各小領域内で、 前記基準点から最も遠い部分に 形成されている
請求項 1 3記載の半導体装置の製造方法。
1 8 . 前記位置合わせを前記露光と同時に並行して行う
請求項 1 3記載の半導体装置の製造方法。
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